JP4772553B2 - データ送受信装置及びデータ送受信方法 - Google Patents

Description

本発明は、例えば、無線、あるいは高速ＰＬＣ（Ｐｏｗｅｒ Ｌｉｎｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）などのネットワークシステムにおけるデータ送受信装置及びデータ送受信方法に関し、特に、データ送受信装置における再送制御装置及びデータ送受信方法における再送制御方法に関するものである。

無線、あるいは高速ＰＬＣなどのネットワークシステムでは、その伝送路の特性は時々刻々と変化する。そのため、一般的に伝送路で送信パケット中に誤りが発生した場合、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）レイヤーレベルでのパケットの再送信が実施される。また、無線、あるいは高速ＰＬＣなどのネットワークシステムでは、映像、あるいは音声などのリアルタイム性を要求されるデータの送受信のためＴＤＭＡ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式を採用しデータを伝送する方式なども導入されつつある。具体的には、例えば、ＡＲＩＢ（社団法人電波産業会：Ａｓｓｏｃｉａｔｉｏｎ ｏｆ Ｒａｄｉｏ Ｉｎｄｕｓｔｒｉｅｓ ａｎｄ Ｂｕｓｉｎｅｓｓｅｓ）にて標準規格化されたＨｉＳＷＡＮａ（ＡＲＩＢ ＳＴＤ−Ｔ７０ １．０版）などがある。

以下、ＨｉＳＷＡＮａ規格に採用されたＴＤＭＡ方式の概要を簡単に説明する。ＨｉＳＷＡＮａ規格で採用されたＴＤＭＡ方式では、管理端末と呼ばれる１台の端末によりネットワーク内の各端末は管理される。管理端末は、ネットワーク全体の時刻同期を管理するためＢｅａｃｏｎ信号と呼ばれるパケットデータ（以下「ＢＣＨ」と記す。）をあらかじめ定められた周期（ＨｉＳＷＡＮａ規格では、２ｍｓ周期）で同報通信する。

ネットワーク内に配置された各端末はＢＣＨを受信すると、それを基準に、端末内の基準時刻情報をリセットするとともに、管理端末より送信される各種制御パケットの受信準備を開始する。管理端末は、ＢＣＨ送出後、次にネットワークに接続された各端末のデータ送信スケジュールを含むネットワークシステム制御用のパケットデータ（以下「ＦＣＨ」と記す。）をネットワークに接続された各端末に対して同報通信する。上記ＦＣＨには、ネットワークに接続された各端末のデータ送信、及び受信のスケジュール（データの送受信スロット情報（送受信開始タイミング情報、データ送受信時間情報）など）が付加され送信される。各端末は、ＦＣＨを受信すると、自端末がデータを受信するタイミングと自端末がデータを送信するタイミングを検出する。

管理端末は、ＦＣＨ送信に引き続き、端末に対して送信要求受信通知（以下「ＡＣＨ」と記す。）を送信する。管理端末より、上記ＢＣＨ、ＦＣＨ、ＡＣＨの各パケットデータの送信が完了すると、ＦＣＨにて通知されたスケジュールに基づき、各端末は、パケットデータの受信、及び送信動作を開始する。以下、各端末間でデータの送受信を行う期間を「ＴＣＨ」と記す。ＴＤＭＡ方式では、管理端末は、送信したいデータを持つ端末についてのみデータ送信スロットをスケジューリングする。従って、送信したいデータを持つ端末は、管理端末に対して自端末のデータを送信するためのスロットを割り振るよう要求する必要がある。ＨｉＳＷＡＮａ規格で採用されたＴＤＭＡ方式では、各端末より送信リクエストを受け付けるため、１Ｂｅａｃｏｎ周期内（以下「１フレーム」と記す。）の最後に、各端末からの上記送信スロット要求リクエスト（帯域割り当て要求）を受け付けるためのＣＳＭＡ（Ｃａｒｒｉｅｒ Ｓｅｎｓｅ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）期間（以下「ＲＣＨ期間」と記す。）を準備している。管理端末は、ＲＣＨ期間に送信スロット要求リクエストを受け取った端末に対しては、次のＢｅａｃｏｎ周期内のＡＣＨにて、帯域割り当て要求を受け取った旨を通知する。

以下、ＨｉＳＷＡＮａ規格に採用されたＴＤＭＡ方式を、例えば、高速ＰＬＣに適用した場合の例を元に、従来のデータ送受信装置におけるデータ再送制御方法について説明する。電灯線を用いたデータ通信では、コンセントに接続された機器の動作状況に応じて伝送路の特性は時々刻々と変化する。従って、従来の高速ＰＬＣモデムでは、刻々と変化する伝送路特性に合わせて、伝送路に送出するデータに施す変調方式を切り換える。また、高速ＰＬＣモデムでは、無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）などと同様に、受信したパケットが伝送路で混入された誤りなどにより消失した場合、ＭＡＣレイヤーにて再送制御が実施される。その際、高速ＰＬＣシステムとしての伝送効率などを考慮し、再送制御方式として、ＳＲ（Ｓｅｌｅｃｔｉｖｅ Ｒｅｐｅａｔ）、あるいはＧｏ−Ｂａｃｋ−Ｎ再送制御方式が用いられる。無線ＬＡＮなどに採用されている再送制御方式（Ｓｔｏｐ ＆ Ｗａｉｔ）では、データを受信した端末は、受信直後に送信端末に対してＡＣＫパケット（データが正常受信できたことを通知するパケット）を送出する。無線ＬＡＮの場合、物理層における変調方式として最大６４ポイントのＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）変調方式を採用しているとともに、シンボル長が短い。それに対して、高速ＰＬＣなどに用いられる物理層における変調方式は、最大１０２４ポイントのＯＦＤＭ変調方式を採用しており、シンボル長が長い。従って、高速ＰＬＣは、無線ＬＡＮと比較して、データを受信した際の、物理層における受信データの復調処理に時間がかかる。よって、ＴＤＭＡ方式を採用する高速ＰＬＣでは、効率よくデータ通信を実施するため、管理端末は上記物理層におけるデータ処理時間を考慮し、送受信スケジュールを決定する。よって、ＴＤＭＡ方式を採用する高速ＰＬＣでは、受信端末が、受信直後にＡＣＫパケットを送出するとは限らない。

具体的には、１フレーム内に同一端末に対して複数回に分けてデータを送信する場合（複数のＭＡＣフレームデータを送信する場合）、複数のＭＡＣフレームデータが受信端末に入力された後に、受信端末より送信端末へ、受信した各々のＭＡＣフレームデータが正常受信されたか、正常受信されなかったかをまとめて１つのＡＣＫパケットを用いて通知される。一方、上述のような高速ＰＬＣで、無線ＬＡＮに採用されている再送制御方式（Ｓｔｏｐ ＆ Ｗａｉｔ）を使用した場合、物理層における受信データの復調時間を考慮しスケジュールを組むため、送信パケットデータとＡＣＫパケットデータの間隔を大きく取る必要があり、データの伝送効率が落ちる。例えば、ＯＦＤＭのシンボル長が５０μｓで、物理層における処理時間が４ＯＦＤＭシンボル必要である場合は、送信パケットデータとＡＣＫパケットデータの間隔を２００μｓ以上あける必要がある。

よって、ＴＤＭＡ方式を採用する、例えば、高速ＰＬＣでは、送信データの効率を上げるため、再送制御方式として、ＳＲ、あるいはＧｏ−Ｂａｃｋ−Ｎ再送制御方式が用いられる。特許文献１、及び２は、ＳＲ、及びＧｏ−Ｂａｃｋ−Ｎ再送制御方式について説明している。また、特許文献３は、データを受信した端末は、送信端末に対して、データが正常受信できたかをＡＣＫ／ＮＡＣＫフレーム（Ａｃｋｎｏｗｌｅｄｇｍｅｎｔ ｆｒａｍｅ又はＮｅｇａｔｉｖｅ Ａｃｋｎｏｗｌｅｄｇｍｅｎｔ ｆｒａｍｅ）を使用して通知し、送信端末は受信したＡＣＫ／ＮＡＣＫフレームを使用して再送制御を実施する方式が記載されている。

また、無線ＬＡＮや高速ＰＬＣなどを使用したネットワークを用いて、音声、あるいは映像などのリアルタイム性が要求されるデータを送受信する場合は、ＭＡＣレイヤーにおける再送制御を実施しない場合がある。例えば、ＴＤＭＡ方式を採用した高速ＰＬＣネットワークでは、上述したように、ＡＣＫパケットが受信されるまで１フレーム以上の遅延が発生する場合がある。特に、ＶｏＩＰ（Ｖｏｉｃｅ ｏｖｅｒ ＩＰ）などの電話関連のアプリケーションはパケットの遅延量を最小限に抑える必要がある。ＨｉＳＷＡＮａ規格などに採用されているＴＤＭＡ方式を採用するＭＡＣ制御方式では、送信端末がＮＡＣＫフレームを受信した後、再送パケットを送出する場合、ＮＡＣＫフレーム受信から少なくとも１フレーム程度送信タイミングが遅れる。具体的には、再送パケットに対する帯域割り当ては、ＮＡＣＫパケットを受信した次のフレーム以降になるため、１フレーム程度送信タイミングが遅れる。特に、高速ＰＬＣでは、上述したように、無線ＬＡＮとは異なり１ＯＦＤＭのシンボル長が長いため、データの伝送効率を考慮し、１フレームのデータ長が、例えば、２０ｍｓと非常に長い（ＨｉＳＷＡＮａ規格の場合の１０倍程度）。よって、ＶｏＩＰデータの伝送されるＭＡＣフレームに誤りが発生し、再送制御を実施した場合、パケットは２フレーム程度（４０ｍｓ程度）遅れる。従って、高速ＰＬＣでは、ＭＡＣレイヤーにおける再送制御を用いたとしても、再送パケットは２フレーム程度遅れるので、ＶｏＩＰなどデータ遅延量の制約の厳しいデータについては再送制御を実施しない場合がある。特許文献４は、ＶｏＩＰなどの送達確認（ＡＣＫ／ＮＡＣＫフレームの送信）を行わないフレームデータが送信データ内に存在する場合の制御方法について記載している。

特開平１０−２４７９０１号公報 特開平１１−２１５１９２号公報 特開２００１−６９１５６号公報 特開２００５−６４５９４号公報

しかしながら、上記特許文献３に開示されるＡＣＫ／ＮＡＣＫフレームを用いた送達確認制御方式を用いて、特許文献１、及び２記載の再送制御方式（ＳＲ、あるいはＧｏ−Ｂａｃｋ−Ｎ再送制御方式）を実装した場合、送達確認不要の上記ＶｏＩＰなどが含まれるパケットが伝送路で発生した誤りにより受信できなかった場合、受信端末は、当該フレームの受信データが誤りにより受信できなかったとして、ＮＡＣＫパケットを送出し、ＳＲ、あるいはＧｏ−Ｂａｃｋ−Ｎ再送制御を実施する。受信端末は、受信データを受信できなかったので、ＮＡＣＫパケットを送信端末に対して出力する。しかし、上記ＮＡＣＫパケットが誤りにより送信端末に対して送信されなかった場合、送信端末は、送信パケットが正常送信されたと判断する。その際、受信端末がＧｏ−Ｂａｃｋ−Ｎ再送制御方式を実装していたならば、受信端末は、受信端末自信が誤りと判断したデータ（パケット）を受信するまで、送信端末より送信されてくるすべてのパケットデータを破棄してしまうといった問題点があった。同様に、受信端末がＳＲ再送制御方式を実装していた場合には、送信端末より受信エラーの発生した送達確認不要フレームが再送されてこないので、受信端末内の再送用フレームバッファがオーバーフローを起こしてしまうといった問題点があった。

そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、再送制御を実施する際、データ受信装置内におけるデータの不必要な滞留時間を抑えることができ、再送制御を破綻させることなく実施することが可能なデータ送受信装置、及びデータ送受信方法を提供することにある。

本発明のデータ送受信装置は、管理端末より定期的に出力されるスケジュールに基づき、ネットワークに接続された機器間の通信を行い、少なくとも送信データの連続性を示すシーケンスナンバーと、送達確認が必要であるかを示す情報を含むヘッダ情報が付加されたデータを送受信するデータ送受信装置であって、管理端末より出力されたスケジュールに基づき、上記データの送信、及び受信タイミングを生成するタイミング生成手段と、上記タイミング生成手段より出力される受信タイミングにて受信した上記受信データが正常受信されたか判断するデータ受信判断手段と、上記受信タイミングで、上記受信データに付加されたヘッダ情報より上記シーケンスナンバー、及び上記送達確認が必要であるかを示す情報を抽出する受信ヘッダ解析手段と、上記データ受信判断手段より出力される判断結果、及び上記受信ヘッダ解析手段より出力されるヘッダ解析結果に基づき、データ送信元に対して正常受信、あるいは再送要求のための応答メッセージデータを生成する受信応答メッセージ生成手段と、少なくとも上記受信応答メッセージ生成手段より出力される応答メッセージデータを含む第二の送信データを生成する送信データ生成手段とを有し、上記データ受信判断手段により今回受信したデータが正常受信でないと判断されたときに、少なくとも管理端末より出力される次回のスケジュール内に正常受信、あるいは再送要求のパケットを送信するためのスケジューリングされていなかった場合、今回受信したデータは再送が不要であったパケットと判断するよう制御することを特徴とするものである。

また、本発明のデータ送受信方法は、管理端末より定期的に出力されるスケジュールに基づき、ネットワークに接続された機器間の通信を行い、少なくとも送信データの連続性を示すシーケンスナンバーと、送達確認が必要であるかを示す情報を含むヘッダ情報が付加されたデータを送受信するデータ送受信方法であって、管理端末より出力されたスケジュールに基づき、上記データの送信、及び受信タイミングを生成する受信タイミング生成ステップと、上記受信タイミング生成ステップにて生成された受信タイミング情報を元に受信データを受信し、上記受信データが正常受信されたか判断するデータ正常受信判断ステップと、上記受信タイミングで、上記受信データに付加されたヘッダ情報より上記シーケンスナンバー、及び上記送達確認が必要であるかを示す情報を抽出する受信ヘッダ解析ステップと、上記データ正常受信判断ステップにおける判断結果、及び受信ヘッダ解析ステップにおけるヘッダ解析結果に基づき、データ送信元に対して正常受信、あるいは再送要求のための応答メッセージデータを生成する受信応答メッセージ生成ステップと、少なくとも上記受信応答メッセージ生成ステップより出力される応答メッセージデータを含む第二の送信データを生成する送信データ生成ステップとを有し、上記データ正常受信判断ステップにおいて今回受信したデータが正常受信でないと判断されたときに、少なくとも管理端末より出力される次回のスケジュール内に正常受信、あるいは再送要求のパケットを送信するためのスケジューリングされていなかった場合、今回受信したデータは再送が不要であったパケットと判断するよう制御することを特徴とするものである。

以上に説明したように、本発明のデータ送受信装置又はデータ送受信方法を用いれば、管理端末より定期的に出力されるスケジュールに基づき、受信端末で、誤りなどが発生し受信できなかったデータが送達確認不要（再送制御不要）のデータであるか判断できるので、送信されてくるパケットデータをすべて破棄する、あるいは受信端末内の再送制御用フレームバッファがオーバーフローを起こすことなく、データの送受信を実施することができるという効果が得られる。

実施の形態１．
図１は、本発明の実施の形態１に係るデータ送受信方法を実施する高速ＰＬＣネットワークシステムの構成を概略的に示す図である。図において、１は高速ＰＬＣネットワークの全体を管理する管理端末、２は管理端末１と電灯線９を接続するコンセント、３はＰＬＣネットワークシステムに接続された端末（Ａ）、４は端末（Ａ）３と電灯線を接続するコンセント、５はＰＬＣネットワークシステムに接続された端末（Ｂ）、６は端末（Ｂ）５と電灯線を接続するコンセント、７はＰＬＣネットワークシステムに接続された端末（Ｃ）、８は端末（Ｃ）７と電灯線を接続するコンセントである。図１に示すように、実施の形態１においては、管理端末１、端末（Ａ）３、端末（Ｂ）５、及び端末（Ｃ）７で高速ＰＬＣネットワークシステムを構成している。なお、図１に示された高速ＰＬＣネットワークシステムの構成は、本発明のデータ送受信方法及びデータ送受信装置が適用できるシステム構成の一例として高速ＰＬＣを用いた場合について示したものであり、本発明のデータ送受信方法及びデータ送受信装置は、他の構成を持つ高速ＰＬＣネットワークシステム、無線ＬＡＮを用いたネットワークシステム、Ｅｔｈｅｒｎｅｔを用いたネットワークシステムなどの他のシステムにも適用できる。

次に、図１を用いて高速ＰＬＣネットワーク内における管理端末１の動作について説明する。実施の形態１においては、ＭＡＣ制御方式として、従来例で説明したＨｉＳＷＡＮａ規格で用いられているＴＤＭＡ方式を採用した場合を例に説明する。管理端末１は、まずはじめに、ネットワーク全体の時刻同期を管理するためＢＣＨ（Ｂｅａｃｏｎ信号）をあらかじめ定められた周期で同報通信する。ＢＣＨ送信後、管理端末１は、高速ＰＬＣネットワーク内の各端末のデータ受信、及びデータ送信タイミング情報（ＦＣＨ）を同報通信する。管理端末１は、ＦＣＨ送信後、前フレームで各端末より出力される送信スロット要求リクエスト（ＲＣＨ）を受信した場合、ＲＣＨを送信した送信端末に対して、ＲＣＨを正常受信したことを通知する送信要求受信通知（ＡＣＨ）を出力する。

ＡＣＨ送信後は、ＦＣＨにて送信されたスケジュールに基づき、管理端末１、端末（Ａ）３、端末（Ｂ）５、及び端末（Ｃ）７は、各端末間でデータの送受信を実施する。なお、ＦＣＨの詳細については後述する。ＦＣＨにおけるスケジュールに基づくデータの送受信が終了すると、各端末は、送信データを持っている場合は、ＲＣＨ期間（各端末からの送信スロット要求リクエストを受け付けるためのＣＳＭＡ期間）に、管理端末１に対して帯域割り当て要求を出力する。なお、ＴＤＭＡ方式を用いた上記ＢＣＨ、ＦＣＨ、ＡＣＨ、ＲＣＨ信号の送受信タイミングの詳細については後述する。

次に、各端末の動作について説明する。各端末は、管理端末１より出力されるＢＣＨ信号を受信すると、その受信タイミングを元に端末内の基準時刻の補正を実施する。ＢＣＨを用いた基準時刻補正実施後、各端末は、管理端末１より出力されるＦＣＨを元に、各端末のデータ送信タイミング、及びデータ受信タイミングを、ＭＡＣ部（図示せず）、及び変復調部（図示せず）に通知する。データ送信、及び受信タイミングの通知を受けると、変復調部は、ＢＣＨにより補正された基準時刻情報を元にデータの送信、及び受信準備を開始する。具体的には、データ受信の場合は、ＦＣＨに基づく受信時間になると、高速ＰＬＣデータ復調回路部（図示せず）は、データ受信動作を開始し、データの先頭にあらかじめ付加されているプリアンブル情報の検出を実施する。プリアンブル情報が所定のタイミングで検出されると、高速ＰＬＣデータ復調回路部は、検出したプリアンブル情報を元に受信データの先頭を検出し、受信データを復調し、復調したデータをＭＡＣ部に出力する。なお、ＭＡＣ部の詳細動作は後述する。一方、所定のタイミングでプリアンプルが検出できない場合は、高速ＰＬＣデータ復調回路部は、ＭＡＣ部に対して受信できなかった旨を通知する。

また、データ送信の場合は、ＦＣＨに基づく送信時刻が近づくと、ＭＡＣ部は送信データの生成を開始する。ＭＡＣ部にて送信データの生成が完了すると、ＭＡＣ部は、送信データを高速ＰＬＣデータ変調回路部（図示せず）にあらかじめ定められたタイミングで出力する。高速ＰＬＣデータ変調回路部は、ＭＡＣ部より出力される送信データに対して変調を施すとともに、プリアンブル情報を付加して、所定のタイミングで電灯線９に送信データを送出する。なお、ＭＡＣ部の送信動作の詳細は後述する。

次に、図２から図５までを用いて高速ＰＬＣ端末の構成を説明する。図２は、本発明の実施の形態１において高速ＰＬＣネットワークシステムの端末として用いることができるデータ送受信装置の構成を概略的に示すブロック図である。図２において、１０は本発明の一実施の形態であるデータ送受信装置、１１はＣＰＵ、１２はＥｔｈｅｒｎｅｔインターフェイス回路、１３はＥｔｈｅｒｎｅｔインターフェイス回路１２より入力されるＥｔｈｅｒｎｅｔフレームデータ、Ｅｔｈｅｒｎｅｔインターフェイス回路１２へ出力されるＥｔｈｅｒｎｅｔフレームデータ、ＰＬＣモデム回路１５へ出力されるＥｔｈｅｒｎｅｔフレームデータ、ＰＬＣモデム回路１５から入力されるＥｔｈｅｒｎｅｔフレームデータをブリッジするブリッジインターフェイス回路である。一般に、高速ＰＬＣネットワークでは、電灯線９に接続された各端末に関して、論理ポートという概念が用いられ、ブリッジインターフェイス回路１３は、あて先（図１中の管理端末１、端末（Ａ）３、端末（Ｂ）５、及び端末（Ｃ）７）ごとにデータを振り分け、ブリッジ用メモリ１４内にキューイングする。具体的には、ブリッジインターフェイス回路１３は、Ｅｔｈｅｒｎｅｔインターフェイス回路１２より入力されるＥｔｈｅｒｎｅｔフレームデータを、その行き先ごとにブリッジ用メモリ１４内に振り分けて記憶させる。また、図２において、１４はブリッジインターフェイス回路１３に入力されたＥｔｈｅｒｎｅｔフレームをあて先ごとに振り分け記憶するブリッジ用メモリ、１５はＰＬＣモデム回路、１６は電灯線を介して送出するＭＡＣフレームデータを記憶するＰＬＣ送信用メモリ、１７は電灯線を介して受信したＭＡＣフレームデータを記憶するＰＬＣ受信用メモリである。また、図２において、１８はＣＰＵバス、２０はＥｔｈｅｒｎｅｔインターフェイス回路１２への入力端子、２１はＥｔｈｅｒｎｅｔインターフェイス回路１２からの出力端子、２２はＰＬＣモデム回路１５からの出力端子、２３はＰＬＣモデム回路１５への入力端子である。図２に示されるように、本発明の一実施の形態であるデータ送受信装置１０は、ＣＰＵ１１、Ｅｔｈｅｒｎｅｔインターフェイス回路１２、ブリッジインターフェイス回路１３、ブリッジ用メモリ１４、ＰＬＣモデム回路１５、ＰＬＣ送信用メモリ１６、及びＰＬＣ受信用メモリ１７にて構成される。

図３は、図２に示す高速ＰＬＣネットワークシステムの端末として用いることができるデータ送受信装置１０内のＰＬＣモデム回路１５の構成を概略的に示すブロック図である。図３において、４０は、ブリッジインターフェイス回路１３より入力されるＥｔｈｅｒｎｅｔデータを複数個連結し、ＰＬＣ用のＭＡＣフレームを生成するＰＬＣ送信制御回路、５０は、電灯線９を介して受信したＰＬＣＭＡＣフレームデータからＥｔｈｅｒｎｅｔフレームを分離し出力するＰＬＣ受信制御回路である。図３に示されるように、本発明の一実施の形態であるＰＬＣモデム回路１５は、ＰＬＣ送信制御回路４０、及びＰＬＣ受信制御回路５０で構成される。

図４は、図３に示すＰＬＣ送信制御回路４０の構成を概略的に示すブロック図である。図４において、４０１はＰＬＣフレームに付加するＭＡＣヘッダを生成するＰＬＣヘッダ生成回路、４０２はブリッジインターフェイス回路１３から入力されるＥｔｈｅｒｎｅｔフレームデータを複数個集めて送信データを生成するパケットデータ生成回路、４０３はパケットデータ生成回路４０２から出力されるデータに暗号化を施す暗号化回路、４０４は後述するＰＬＣネットワーク制御データ生成回路４０８より出力されるＢｅａｃｏｎフレームデータ、スケジュールデータなどと暗号化回路４０３より出力される暗号化されたデータとを切り換えるセレクタ、４０５はセレクタ４０４より出力されるデータの先頭にＰＬＣヘッダ生成回路４０１にて生成されたＰＬＣＭＡＣヘッダを付加するＰＬＣヘッダ付加回路、４０６はＰＬＣヘッダ付加回路４０５より出力されるデータと、後述するＰＬＣ送信用メモリ制御回路４０９より出力されるデータを切り換えるセレクタである。また、図４において、４０７はデータ送受信装置１０よりＰＬＣネットワークへ出力するデータの送出タイミングを生成するＰＬＣ送信タイミング生成回路、４０８は送信するデータに付加するシーケンスナンバー、ＡＣＫ／ＮＡＣＫの要否フラグ情報、前回受信データが正常受信されたかを示すＡＣＫ／ＮＡＣＫ情報、Ｂｅａｃｏｎフレームに付加するＢｅａｃｏｎ制御データ、１フレーム内のスケジュールデータなどを生成し出力するＰＬＣネットワーク制御データ生成回路、４０９は再送制御時に使用する送信フレームをＰＬＣ送信用メモリ１６に記憶する際の書き込み制御信号を発生するとともに、再送時にＰＬＣ送信用メモリ１６内に記憶されているデータを読み出す読み出し制御信号を発生するＰＬＣ送信用メモリ制御回路、４１０は送信するＰＬＣフレームにＣＲＣ符号（誤り検出符号）を付加するＣＲＣ符号付加回路である。図４に示されるように、ＰＬＣ送信制御回路４０は、ＰＬＣヘッダ生成回路４０１、パケットデータ生成回路４０２、暗号化回路４０３、セレクタ４０４、及び４０６、ＰＬＣヘッダ付加回路４０５、ＰＬＣ送信タイミング生成回路４０７、ＰＬＣネットワーク制御データ生成回路４０８、ＰＬＣ送信用メモリ制御回路４０９、及びＣＲＣ符号付加回路４１０で構成される。

図５は、図３に示すＰＬＣ受信制御回路５０の構成を概略的に示すブロック図である。図５において、５０１は受信されたＰＬＣフレームよりＭＡＣヘッダを分離しその内容を解析するＰＬＣヘッダ解析回路、５０２は受信されたＰＬＣフレームに送信時に付加されたＣＲＣ情報を元に受信ＰＬＣフレーム内に発生した誤りを検出するＣＲＣ復号回路、５０３はヘッダ解析回路５０１より出力される暗号化の施されたデータを復号する暗号復号回路である。また、図５において、５０４はＰＬＣフレームに付加されているスケジュール情報などを分離するＰＬＣ制御フレーム分離回路、５０５はＰＬＣ制御フレーム分離回路５０４により分離されたＰＬＣ制御フレーム情報を一旦記憶するＰＬＣ制御フレームデータ記憶回路である。また、図５において、５０６はＰＬＣ制御フレーム分離回路５０４より出力されるデータよりＥｔｈｅｒｎｅｔフレームデータを再構成し、一旦ＰＬＣ受信用メモリ１７に記憶する制御信号を生成するとともに、ＣＲＣ復号回路５０２より出力される誤り検出結果に基づきＰＬＣ受信用メモリ１７に格納されているＥｔｈｅｒｎｅｔフレームデータの読み出し制御を実施するＰＬＣ受信用メモリ制御回路、５０７はＰＬＣ制御フレームデータ記憶回路５０５に記憶されたスケジュールデータをＣＰＵ１１を介して読み込みＰＬＣからのデータ受信タイミングを生成するＰＬＣ受信タイミング生成回路である。図５に示されるように、ＰＬＣ受信制御回路５０は、ＰＬＣヘッダ解析回路５０１、ＣＲＣ復号回路５０２、暗号復号回路５０３、ＰＬＣ制御フレーム分離回路５０４、ＰＬＣ制御フレームデータ記憶回路５０５、ＰＬＣ受信用メモリ制御回路５０６、及びＰＬＣ受信タイミング生成回路５０７で構成される。

次に、図２から図４まで、及び図６から図１１までを用いて、本発明の一実施の形態であるデータ送受信装置１０の送信時の動作を説明する。入力端子２０を介して入力されたＥｔｈｅｒｎｅｔフレームデータは、Ｅｔｈｅｒｎｅｔインターフェイス回路１２にて、あらかじめデータに付加されているＥｔｈｅｒｎｅｔ用ＭＡＣヘッダ情報を元にデータ長などの情報が分離解析され、ブリッジインターフェイス回路１３へ入力される。Ｅｔｈｅｒｎｅｔインターフェイス回路１２よりＥｔｈｅｒｎｅｔフレームデータが入力されると、ブリッジインターフェイス回路１３は、Ｅｔｈｅｎｅｔ用のＭＡＣヘッダより、入力されたデータの優先度情報を分離する。同様に、ブリッジインターフェイス回路１３は、送信先ＭＡＣアドレス情報を用いて、送り先ポートアドレスを検索する。Ｅｔｈｅｒｎｅｔフレームに付加されているＭＡＣヘッダ情報の解析が終了すると、ブリッジインターフェイス回路１３は、受信したＥｔｈｅｒｎｅｔフレームデータを、上記優先度情報、及び送り先ポートの検出結果を元にブリッジ用メモリ１４内に記憶させる。

ブリッジインターフェイス回路１３は、ＰＬＣモデム回路１５内のＰＬＣ送信制御回路４０より出力される送り先ポート情報、及びＥｔｈｅｒｎｅｔフレームデータ要求信号に基づきブリッジ用メモリ１４内に上記要領でキューイングされたＥｔｈｅｒｎｅｔフレームデータを優先順位の高い順に読み出し、ＰＬＣモデム回路１５内のＰＬＣ送信制御回路４０へ出力する。以下、図４、及び図６から図９までを用いて管理端末１のＰＬＣ送信制御回路４０の動作を説明する。なお、実施の形態１においては、従来例と同様に、ＰＬＣネットワークにおけるＭＡＣ制御方式としてＴＤＭＡ方式を採用する場合を説明する。

管理端末１は、従来例でも述べたように、周期的にＢＣＨ（Ｂｅａｃｏｎフレーム）、及びＦＣＨ（スケジュール情報）を出力してＰＬＣネットワークを管理する。図６に１フレーム内の各種データの送信タイミングを示す。なお、実施の形態１においては、従来例と同様に、ＢＣＨなどのＰＬＣネットワーク管理情報は２０ｍｓ周期で出力されるものとする。よって、管理端末１内のＰＬＣ送信制御回路４０は、Ｂｅａｃｏｎフレーム、及びスケジュール情報を２０ｍｓに一度生成する。実施の形態１においては、Ｂｅａｃｏｎフレーム情報としては、Ｂｅａｃｏｎフレームを送出する際の管理端末１の時刻情報をペイロード情報として送出するものとする。具体的には、ＰＬＣネットワーク制御データ生成回路４０８は、Ｂｅａｃｏｎフレームデータ送出時のＰＬＣネットワーク制御データ生成回路４０８内の基準時刻情報を、ペイロードとしてセレクタ４０４に出力する。受信端末は、Ｂｅａｃｏｎフレーム情報を受信すると、内部の受信基準時刻をＢｅａｃｏｎフレームに付加された送信側基準時刻にあわせる。管理端末１は、ＢＣＨの送信に引き続き、ＦＣＨ（スケジュール情報）の送信を実施する。

以下、図６、及び図８を用いてスケジュール情報の生成方法について説明する。図６に、ＦＣＨ内のスケジュール情報の一実施の形態を示す。ＦＣＨは、図６に示すように、受信時に受信データの先頭位置、及びクロック位相を検出するためのプリアンブル情報に続きスケジュール情報が付加され伝送される。スケジュール情報には、データ送受信期間に設けられた通信スロットごとに送信開始時間、送信時間、どの端末（送信端末）からどの端末（受信端末）へのデータ送信かを示す端末情報、及びデータを送受信する際の関連情報を送信する。なお、実施の形態１においては、送信端末情報、及び受信端末情報として、各機器の持つＭＡＣアドレス情報（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ Ａｄｄｒｅｓｓ：メディア アクセス コントロール アドレス）を用いるものとする。なお、ＭＡＣアドレス情報以外に、例えば、そのＰＬＣネットワーク内の論理ポート番号、あるいはネットワーク内でプライベートに定められた識別情報を用いても、同様の効果を奏することができる。ＦＣＨ内のスケジュール情報は、図６に示すように、通信スロットごとに上記情報が付加され伝送される。なお、通信スロットについては、データを持つ各端末が管理端末１に対して従来例と同様に、ＲＣＨ情報、あるいは実際にデータの送信を行っている端末に関しては、そのＭＡＣヘッダ部に帯域割り当て要求を付加し伝送することにより送信スロットを割り当てる。

次に、図８を用いてＦＣＨ内のスケジュール情報の生成フローを説明する。スケジュール情報の生成が開始される（ステップＳ１０）と、管理端末１内のＣＰＵ１１は、前回管理端末１が割り当てた上記送信スロットに対するＡＣＫ／ＮＡＣＫフレーム送信のための帯域、及び前フレームに各端末より受信したデータに対するＡＣＫ／ＮＡＣＫフレーム送信のための帯域割り当てを実施する（ステップＳ１１）。管理端末１内のＣＰＵ１１は、ＡＣＫ／ＮＡＣＫフレーム用の送信スロット割り当てが完了すると次に、各端末からの再送要求、及び各端末への再送要求があるかを確認する（ステップＳ１２）。再送要求がある場合は、管理端末１内のＣＰＵ１１は、再送用のタイムスロットを割り当てる（ステップＳ１３）。この再送用タイムスロットの割り当てが終了すると、管理端末１内のＣＰＵ１１は、ＲＣＨにより帯域割り当て要求を実施してきた新規通信要求端末が存在するかを確認する（ステップＳ１４）。新規送信要求端末がある場合は、管理端末１内のＣＰＵ１１は、その端末に対する送信タイムスロットを割り当てる（ステップＳ１５）。新規通信要求への送信タイムスロットの割り当てが完了すると、管理端末１内のＣＰＵ１１は、管理端末１の送信タイムスロットを割り当てる（ステップＳ１６）。そして最後に、管理端末１内のＣＰＵ１１は、各端末の送信タイムスロットを割り当てる（ステップＳ１７）。この送信タイムスロットの割り当てが完了すると、ＰＬＣネットワーク制御データ生成回路４０８は、割り当てた送信タイムスロット情報を元にＦＣＨフレームを生成する（ステップＳ１８）。ＰＬＣネットワーク制御データ生成回路４０８内に生成されたＦＣＨフレームは、ＰＬＣ送信タイミング生成回路４０７より出力されるタイミング情報に基づき、セレクタ４０４に出力される（ステップＳ１９）。また、ＰＬＣネットワーク制御データ生成回路４０８は、ＦＣＨフレームの送信時に、本フレームで各端末に送信するデータのスケジュール（送信タイムスロット情報）をＰＬＣ送信タイミング生成回路４０７に出力する。なお、実施の形態１においては、ＢＣＨ、ＦＣＨなどの固定スロットの送受信タイミングについては、あらかじめＰＬＣ送信タイミング生成回路４０７、及びＰＬＣ受信タイミング生成回路５０７内にセットされているものとする。また、データ受信タイミングスロット情報は、ＰＬＣ受信制御回路５０内の後述するＰＬＣ受信タイミング生成回路５０７へＣＰＵ１１を介してセットされる。

次に、ブリッジインターフェイス回路１３より入力されるＥｔｈｅｒｎｅｔフレーム情報の送信時の動作について、図２から４まで、及び図９に示すＭＡＣフレーム生成フローを用いて説明する。なお、以下の動作は、管理端末１では、上述したように、ＦＣＨ送信時にＰＬＣネットワーク制御データ生成回路４０８からスケジュール情報がＰＬＣ送信タイミング生成回路４０７にセットされる。一方、ＰＬＣネットワークに参加している各端末では、ＦＣＨを受信すると、ＣＰＵ１１にて自分自身がデータを送信、あるいは受信するタイムスロット情報を分離し、送信タイムスロットに関してはＰＬＣネットワーク制御データ生成回路４０８を介してＰＬＣ送信タイミング生成回路４０７にセットする。受信タイムスロットに関しては、ＣＰＵ１１から直接ＰＬＣ受信タイミング生成回路５０７に受信スケジュールをセットする。ＰＬＣ送信タイミング生成回路４０７への送信タイムスロットのセット動作以外は、管理端末１、及び通常の端末におけるＥｔｈｅｒｎｅｔフレームデータのＰＬＣネットワークへの送信動作は同様であるので、管理端末１の送信動作についてのみ以下詳細に説明する。

ＰＬＣ送信タイミング生成回路４０７は、まずはじめに、ＰＬＣネットワーク制御データ生成回路４０８より出力されるスケジュール情報より、次に送信するあて先端末情報、及び送信時間より送信可能バイト数を算出する（ステップＳ３０）。ＰＬＣネットワークでは、無線ＬＡＮと同様に、接続する端末ごとに送信データのＰＨＹ速度（ＰＨＹ変復調パラメータ）が異なる。送信バイト数の算出が終了すると、ＰＬＣ送信タイミング生成回路４０７は、ブリッジインターフェイス回路１３に対してブリッジ用メモリ１４内に記憶されている、送信端末宛のＥｔｈｅｒｎｅｔフレームを、優先度の高い順にその長さを通知するよう要求する。ＰＬＣ送信タイミング生成回路１３は、ブリッジインターフェイス回路１３より出力される上記Ｅｔｈｅｒｎｅｔフレームのバイト数情報を元に今回送信するＥｔｈｅｒｎｅｔフレームの連結数を決定する（ステップＳ３１）。

実施の形態１においては、ＰＬＣネットワーク上に効率よくデータを流すために、ＰＬＣＭＡＣフレームを生成する場合は、図７に示すように、複数のＥｔｈｅｒｎｅｔフレームを連結し１つのＰＬＣＭＡＣフレームとして伝送する。よって、ＰＬＣＭＡＣフレームは、図７に示すように、ＰＬＣＭＡＣヘッダに引き続きＥｔｈｅｒｎｅｔフレームがＮ個（Ｎは１以上の整数）のＥｔｈｅｒｎｅｔフレームが連結され構成される。なお、Ｅｔｈｅｒｎｅｔフレームの連結数、連結された各Ｅｔｈｅｒｎｅｔフレームの長さ情報などはＰＬＣＭＡＣヘッダ内に付加され伝送される。

ＰＬＣ送信タイミング生成回路４０７は、Ｅｔｈｅｒｎｅｔフレームの連結数の決定が終了すると、ＰＬＣヘッダ生成回路４０１に対してＰＬＣＭＡＣフレームを生成するよう指示を出す。その際、上記Ｅｔｈｅｒｎｅｔフレームの連結情報を出力する。一方、ＰＬＣネットワーク制御データ生成回路４０８も、ＰＬＣヘッダ生成回路４０１に対して、シーケンスナンバー情報、及び送信データ種別を確認し、ＡＣＫ／ＮＡＣＫフレーム送信要求情報を出力する（ステップＳ３２）。ＰＬＣヘッダ生成回路４０１への指示を完了すると、ＰＬＣ送信タイミング生成回路４０７は、データの送信時刻になるまで待機する。ＰＬＣヘッダ生成回路４０１は、上記情報を元にＰＬＣヘッダ情報を生成し、データの送信時刻まで待機する。

データ送信時刻になると、ＰＬＣ送信タイミング生成回路４０７は、ＰＬＣヘッダ生成回路４０１及びパケットデータ生成回路４０２に対して送信用ＰＬＣＭＡＣフレームデータを生成するよう指示を出すとともに、ブリッジインターフェイス回路１３に対して、優先度の高い順にＥｔｈｅｒｎｅｔフレームデータを先ほど生成した連結情報に基づき出力するよう指示を出す（ステップＳ３３）。ブリッジインターフェイス回路１３は、ＰＬＣ送信タイミング生成回路４０７より出力されるデータ要求指示に従い、ブリッジ用メモリ１４より所定のＥｔｈｅｒｎｅｔフレームデータを読み出し、パケットデータ生成回路４０２に出力する。パケットデータ生成回路４０２は、ブリッジ用メモリ１４より読み出されたＥｔｈｅｒｎｅｔフレームデータを一旦内部のメモリに記憶し、あらかじめ定められた大きさのブロックに変換し（例えば、１２８ビット単位）、暗号化回路４０３へ出力する。暗号化回路４０３は、あらかじめ定められたサイズにブロック化されたデータに対して暗号化を施す（ステップＳ３４）。暗号化回路４０３にて暗号化の施されたデータは、セレクタ４０４に入力される。セレクタ４０４は、暗号化回路４０３より出力される上記暗号化の施されたＥｔｈｅｒｎｅｔフレームデータとＰＬＣネットワーク制御データ生成回路４０８で生成されたＢＣＨ、ＦＣＨなどのＰＬＣネットワーク制御データを切り換える。具体的には、図６に示すデータ送受信期間については暗号化回路４０３の出力を選択し、ＢＣＨ、ＦＣＨ、ＡＣＨ、及びＲＣＨの期間では、ＰＬＣネットワーク制御回路４０８の出力を選択する。（管理端末１は、ＢＣＨ、ＦＣＨ、ＡＣＨの期間、各端末ではＲＣＨの期間に相当する。）なお、セレクタ４０４のセレクト信号は、図４に示すように、ＰＬＣ送信タイミング生成回路４０７より出力される。

セレクタ４０４の出力は、ＰＬＣヘッダ付加回路４０５に入力される。ＰＬＣヘッダ付加回路４０５は、ＰＬＣ送信タイミング生成回路４０７より出力されるタイミング信号に基づきセレクタ４０４より出力されるペイロードデータの先頭に、ＰＬＣヘッダ生成回路４０１より出力されるＰＬＣＭＡＣヘッダ情報を付加する（ステップＳ３５）。なお、実施の形態１においては、パケットデータ生成回路４０２にてあらかじめ定められたサイズにブロック化されたＥｔｈｅｒｎｅｔフレームデータは、ＰＬＣヘッダ付加回路４０５内に設けられた図示していないメモリに一旦記憶され、Ｅｔｈｅｒｎｅｔフレームデータのサイズに復元される。なお、ＰＬＣネットワーク制御データ生成回路４０８より出力されるＰＬＣネットワーク制御データに関しても同様に、ＰＬＣヘッダ付加回路４０５にてＰＬＣＭＡＣヘッダが付加される。

ＰＬＣヘッダ付加回路４０５にてＰＬＣＭＡＣヘッダ情報の付加されたＰＬＣパケットデータは、セレクタ４０６とＰＬＣ送信用メモリ制御回路４０９に入力される。セレクタ４０６は、ＰＬＣ送信用メモリ制御回路４０９より出力される切り換え信号に基づき、ＰＬＣヘッダ付加回路４０５からの出力とＰＬＣ送信用メモリ制御回路４０９の出力を切り換える。なお、ＰＬＣ送信用メモリ制御回路４０９の制御の詳細は後述する。セレクタ４０６の出力は、ＣＲＣ符号付加回路４１０に入力される。ＣＲＣ符号付加回路４１０は、セレクタ４０６より入力されたＰＬＣＭＡＣヘッダの付加されたＭＡＣフレームに、ＰＬＣネットワークで発生した誤りを検出するためのＣＲＣ符号を付加した後、ＣＲＣ符号付加回路４１０内のＰＹＨヘッダ付加回路（図示せず）でＰＨＹヘッダを付加した後、ＰＨＹヘッダを含む送信データに、例えば、ＯＦＤＭ変調などのデジタル変調を施す。ＣＲＣ付加回路４１０内でデジタル変調の施された送信データは、ＣＲＣ符号付加回路４１０内のプリアンブル付加回路（図示せず）にて先頭に所定シンボル数のプリアンブルが付加され電灯線９上に送出される。ＭＡＣフレームデータの電灯線９への送出が完了すると、ＰＬＣネットワーク制御データ生成回路４０８は、シーケンスナンバーを１つインクリメントして（ステップＳ３６）、ＭＡＣフレーム生成動作を終了する。

次に、ＰＬＣ送信制御回路４０内のＰＬＣ送信用メモリ制御回路４０９の動作を説明する。実施の形態１においては、送信するＭＡＣフレームの種別により再送制御の有無を切り換える。具体的には、ＶｏＩＰのように遅延量をあらかじめ定められた時間以下に抑える必要のあるパケットの場合は、再送制御を実施したとしても上記時間内に再送処理が完了しないので再送制御は実施しない。例えば、Ｂｅａｃｏｎフレーム間隔が２０ｍｓで、ＳＲ再送制御方式を採用した場合、再送制御が発生すると、６０ｍｓ程度のデータ遅延が発生する。また、ＡＣＫ／ＮＡＣＫなど管理端末１と端末との間で実施されるＰＬＣのＭＡＣ制御などに使用されるプロトコルのみを送信する場合にも、同様に、再送制御は実施しない。よって、実施の形態１においては、ＶｏＩＰ以外のＥｔｈｅｒｎｅｔフレームについてのみ再送制御を実施するものとする。

次に、図１０を用いて、ＴＤＭＡ方式に再送制御方式としてＳｅｌｅｃｔｉｖｅ Ｒｅｐｅａｔ再送制御方式（以下「ＳＲ再送制御方式」と記す。）を採用した場合の再送制御を説明する。図１０は、ＴＤＭＡ方式において再送制御方式としてＳＲ再送制御方式を採用した場合の再送制御を説明するタイミングチャートである。図１０は、説明を簡単にするために、管理端末１から端末（Ａ）３へのデータ送信の場合について示す。管理端末１は、ＢＣＨ、ＦＣＨ、及びＡＣＨ送信後、端末（Ａ）３に向け、図９に示すＭＡＣフレーム生成フローに基づきＭＡＣフレームを生成し、端末（Ａ）３に出力する。端末（Ａ）３は、管理端末１から送出されたＭＡＣフレームを受信すると、ＭＡＣヘッダを解析し、シーケンスナンバーＳＮを分離する。これらの動作と並行して、端末（Ａ）３内のＰＬＣ受信制御回路５０は、受信したＭＡＣフレームに負荷されたＣＲＣ符号を用いて誤り検出を実施する。なお、データ受信動作の詳細は後述する。

端末（Ａ）３内のＰＬＣ受信制御回路５０は、ＣＲＣ符号を用いた誤り検出の結果、誤りなしと判断されたＭＡＣフレームについてのシーケンスナンバーＳＮを確認し、誤りなしと判断されたＭＡＣフレームがブリッジインターフェイス回路１３に出力可能かどうかを判断する。実施の形態１において、端末（Ａ）３内のＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３に最後に送出したＭＡＣフレームのシーケンスナンバーを記憶しておき、その連続性により出力可能かどうかを判断する。具体的には、Ｎ−１番のシーケンスナンバーを持つＭＡＣフレームを最後にブリッジインターフェイス回路１３に出力していた場合に、Ｎ番のシーケンスナンバーを持つＭＡＣフレームを受信した場合は、そのフレームデータをブリッジインターフェイス回路１３に出力する。一方、例えば、Ｎ＋１番目のシーケンスナンバーを受信した場合は、Ｎ番目のシーケンスナンバーを持つＭＡＣフレームが受信エラーで落ちたと判断し、ＰＬＣ受信用メモリ（詳細は後述する）にＮ＋１番目のＭＡＣフレームデータを記憶し、Ｎ番のＭＡＣフレームデータを受信するまで待機する。一方、例えば、Ｎ−２番目のシーケンスナンバーを持つＭＡＣフレームを受信した場合は、既にそのシーケンスナンバーを持つＭＡＣフレームはブリッジインターフェイス回路１３に送出しているので、受信したＭＡＣフレームは破棄する。このようなケースは、端末（Ａ）３が送信したＡＣＫフレームを管理端末１が受信できなかった場合に発生する。

図１０に示すタイミングチャートを元にＳＲ再送制御方式を採用した場合の動作を説明する。ＳＲ再送制御方式では、誤りが発生した場合、誤りを検出したＭＡＣフレームのみ再送制御を実施する。受信端末（Ａ）３は、管理端末１よりシーケンスナンバーがＮであるＭＡＣフレームを受信すると、上記要領でＭＡＣフレーム内の誤り検出を実施する。受信端末（Ａ）３は、誤り訂正の結果、正常受信したと判断した場合は、ブリッジインターフェイス回路１３に最後に送信したＭＡＣフレームのシーケンスナンバーを確認する。図１０においては、Ｎ−１番のＭＡＣフレームも正常受信しており、既にブリッジインターフェイス回路１３に出力されているものとする。よって、Ｎ番目のＭＡＣフレームのデータは、図１０に示すタイミングで、ブリッジインターフェイス回路１３へ出力する。それと同時に、ＰＬＣ受信制御回路５０は、ＰＬＣ送信制御回路４０に対して次のフレームでＡＣＫパケットを送出するよう指示を出す。

一方、管理端末１は、Ｎ番目のシーケンスナンバーを持つＭＡＣフレームデータ送信後、ＲＣＨの受信スロットで他の端末からの帯域割り当て要求があるか受信状態で待機する。ＲＣＨの受信スロット完了まで待機後、管理端末１は、次フレームのデータ送信を開始する。具体的には、ＢＣＨ、ＦＣＨ、及びＡＣＨ送出後、Ｎ＋１番目のＭＡＣフレームを送信する。図１０においては、受信端末（Ａ）３にてＮ＋１番目のＭＡＣフレームデータを受信した際、受信データに誤りが検出されたと判断された場合について示した。受信端末（Ａ）３内のＰＬＣ受信制御回路５０は、受信データに誤りがあると判断した場合は、受信したＭＡＣフレームデータを破棄するとともに、ＰＬＣ送信制御回路４０に対してＮＡＣＫパケットを送信するよう指示を出す。（シーケンスナンバーＮ＋１のＮＡＣＫパケットの送信は次フレームに実施される。）なお、図１０においては、Ｎ＋１番目のシーケンスナンバーのＭＡＣフレーム受信後、ＰＬＣ送信制御回路４０より前フレームで受信したＮ番目のシーケンスナンバーを持つＭＡＣフレームのＡＣＫパケットの送信タイミングも示している。管理端末１は、受信端末（Ａ）３よりシーケンスナンバーＮのＡＣＫパケットを受信すると、ＰＬＣ送信用メモリ１６内に記憶されているシーケンスナンバーＮのＭＡＣフレームのデータを破棄する。

ＡＣＫパケット受信後、管理端末１は、ＲＣＨ受信スロット完了まで待機した後、次フレームのデータ送信を開始する。具体的には、管理端末１は、ＢＣＨ、ＦＣＨ、及びＡＣＨ送出後、Ｎ＋２番目のＭＡＣフレームを送信する。図１０においては、シーケンスナンバーＮ＋２番目のデータは正常受信できているが、シーケンスナンバーＮ＋１番目のデータが正常受信できていないため、受信データは一旦ＰＬＣ受信用メモリ１７内に記憶される。その際、ＰＬＣ受信制御回路５０は、ＰＬＣ送信制御回路４０に対して、次のフレームでＡＣＫパケットを送出するよう指示を出す。一方、受信端末（Ａ）３内のＰＬＣ送信制御回路４０は、ＰＬＣ受信制御回路５０におけるＭＡＣフレームの受信が完了すると、ＦＣＨにて伝送されてきたスケジュールに基づきシーケンスナンバーＮ＋１番目のデータのＮＡＣＫパケットを管理端末１に出力する。

管理端末１は、受信端末（Ａ）３よりＮＡＣＫパケットを受信すると、シーケンスナンバーＮ＋１番目のＭＡＣフレームデータの再送を実施するためのシーケンスを起動する。実施の形態１においては、ＮＡＣＫパケット受信後、次々フレームにて再送用のスケジュールを実施するものとする。

上記ＮＡＣＫパケット受信後、管理端末１は、ＲＣＨ受信スロット完了まで待機した後、ＢＣＨ、ＦＣＨ、ＡＣＨ、及びＮ＋３番目のＭＡＣフレームを送信する。受信端末（Ａ）３は、受信したＭＡＣフレームが正常受信できたか判断する。図１０においては、シーケンスナンバーＮ＋３番目のデータは正常受信できているが、シーケンスナンバーＮ＋１番目のデータが正常受信できていないため、シーケンスナンバーＮ＋２番目の受信データと同様に、受信データは一旦ＰＬＣ受信用メモリ１７内に記憶される。その際、シーケンスナンバーＮ＋２番目の受信の際と同様に、ＰＬＣ受信制御回路５０は、ＰＬＣ送信制御回路４０に対して、次のフレームでＡＣＫパケットを送出するよう指示を出す。一方、受信端末（Ａ）３内のＰＬＣ送信制御回路４０は、ＰＬＣ受信制御回路５０におけるＭＡＣフレームの受信が完了すると、ＦＣＨにて伝送されてきたスケジュールに基づき、シーケンスナンバーＮ＋２番目のデータのＡＣＫパケットを管理端末１に出力する。管理端末１は、受信端末（Ａ）３よりシーケンスナンバーＮ＋２のＡＣＫを受信すると、ＰＬＣ送信用メモリ１６内に記憶されているシーケンスナンバーＮ＋２のＭＡＣフレームのデータを破棄する。

上記ＡＣＫパケット受信後、管理端末１は、ＲＣＨ受信スロット完了まで待機した後、ＢＣＨ、ＦＣＨ、ＡＣＨ、及びＮ＋１番目のＭＡＣフレームを再送信する。受信端末（Ａ）３は、受信したＭＡＣフレームが正常受信できたか判断する。図１０においては、再送によりシーケンスナンバーＮ＋１番目のデータは、正常受信できた場合を示している。シーケンスナンバーＮ＋１番目のデータが正常受信できたので、受信端末（Ａ）３内のＰＬＣ受信制御回路１７は、ブリッジインターフェイス回路１３に対して、図１０に示すように、受信したシーケンスナンバーＮ＋１、ＰＬＣ受信用メモリ１７内に記憶されている、シーケンスナンバーＮ＋２、及びＮ＋３のＭＡＣフレームを順番に出力する。また、これらの動作と並行して、受信端末（Ａ）３内のＰＬＣ送信制御回路４０は、ＰＬＣ受信制御回路５０におけるＭＡＣフレームの受信が完了すると、ＦＣＨにて伝送されてきたスケジュールに基づき、シーケンスナンバーＮ＋１番目のデータのＡＣＫパケットを管理端末１に出力する。管理端末１は、受信端末（Ａ）３よりシーケンスナンバーＮ＋１のＡＣＫを受信すると、ＰＬＣ送信用メモリ１６内に記憶されているシーケンスナンバーＮ＋１のＭＡＣフレームのデータを破棄する。ＳＲ再送制御方式では、上述のように再送制御が実施される。

同様に、図１１にＧｏ−Ｂａｃｋ−Ｎ再送制御方式を採用した場合の動作タイミングを示す。Ｇｏ−Ｂａｃｋ−Ｎ再送制御方式では、ＳＲ再送制御方式とは異なり、誤りを検出した場合、誤りの発生したＭＡＣフレームから再度すべてのＭＡＣフレームを再送する。従って、図１１に示すように、Ｎ＋１番目のシーケンスナンバーのＭＡＣフレームに誤りが検出された場合は、その直後に受信したＮ＋２、及びＮ＋３番目のシーケンスナンバーのＭＡＣフレームに関しては受信端末（Ａ）３内で破棄され、Ｎ＋１番目のシーケンスナンバーのデータより再送が開始される。

次に、図１２を用いて本発明の一実施の形態であるデータ送受信装置１０である各端末（端末（Ａ）３、端末（Ｂ）５、及び端末（Ｃ）７）の動作フローについて説明する。上述したように、ＴＤＭＡをベースとするＭＡＣ制御方式では、Ｂｅａｃｏｎフレーム（ＢＣＨ）により、管理端末１と各端末との間の時刻同期を確立する。Ｂｅａｃｏｎフレームにより時刻同期（基準時刻を合わせ）が確立すると、その基準時刻を元に管理端末１と各端末との間のＭＡＣフレームデータの送受信を実施する。よって、ＰＬＣネットワークを介したデータの送受信動作が開始されると、各端末は管理端末１より送出されるＢｅａｃｏｎフレーム（ＢＣＨ）の検出を開始する。ＢＣＨを検出する（ステップＳ４０）と、各端末は、Ｂｅａｃｏｎフレーム中に付加されている管理端末１の基準時刻情報を元に、各受信端末の基準時刻の補正を実施する（ステップＳ４１）。

上記基準時刻の補正が終了すると、各端末は、ＦＣＨの受信を開始する（ステップＳ４２）。各端末は、ＦＣＨを受信すると、各端末は自端末の送受信用のタイムスロットがスケジューリングされているかを確認する（ステップＳ４３）。上記スケジュールに受信スロットがある場合（ステップＳ４４）、端末は、受信時間を確認し、その時刻まで待機する（ステップＳ４５）。受信時間になると、端末は、電灯線９を介して入力されるデータの受信を開始する（ステップＳ４６）。ＭＡＣフレームの受信を開始すると、受信端末は、ＭＡＣヘッダ部に付加されているＥｔｈｅｒｎｅｔフレームの連結情報、及びＭＡＣフレーム長を分離し確認する。１ＭＡＣフレーム分のデータの受信が完了すると、端末は、次の受信スロットが上記スケジュールの中にないか確認する（ステップＳ４７）。受信スロットがあった場合は、端末は、次の受信時間を確認し（ステップＳ４５）、その時刻まで待機する。一方、スケジュールがない場合は、端末は、次に送信スロットが割り当てられていないか確認する。なお、ステップＳ４４において受信スロットが割り当てられていない場合についても、図１２に示すように、送信スロットが割り当てられていないか確認する（ステップＳ４８）。上記スケジュールに送信スロットがある場合（ステップＳ４８）、端末は、送信時刻を確認し、その時刻まで待機する（ステップＳ４９）。送信時刻になると、端末は、電灯線９を介してデータの送信を開始する（ステップＳ５０）。ＭＡＣフレームの送信が完了すると、端末は次の送信スロットが上記スケジュールの中にないか確認する（ステップＳ５１）。次の送信スロットがあった場合は、端末は、次の送信時刻を確認し、その時刻まで待機する（ステップＳ４９）。一方、スケジュールがない場合は、次に帯域割り当て要求を実施するか確認する。なお、ステップＳ４８で送信スロットが割り当てられていない場合についても図に示すように、帯域割り当て要求を実施するか確認する（ステップＳ５２）。帯域割り当て要求を実施する場合は、所定の時刻でＲＣＨを送信し（ステップＳ５３）、ＢＣＨ受信まで待機する。帯域割り当て要求を実施しない場合は、本フレームにおける動作を完了しＢＣＨ受信まで待機する。

次に、図２、図３、及び図５を用いて本発明の一実施の形態であるデータ送受信装置１０の各端末（管理端末１、端末（Ａ）３、端末（Ｂ）５、及び端末（Ｃ）７）の動作について説明する。電灯線９を介して受信したＭＡＣフレームデータは、データ送受信装置１０内の入力端子２３に入力される。入力端子２３に入力されたＭＡＣフレームデータは、ＰＬＣモデム回路１５中のＰＬＣ受信制御回路５０に入力される。ＰＬＣ受信制御回路５０に入力されたＭＡＣフレームデータは、図示されていないデジタル復調回路部で、送信時にあらかじめ付加されたプリアンブルを検出する。プリアンブル検出後、受信データにデジタル復調（例えば、ＯＦＤＭ）を施し、元のＭＡＣフレームデータに変換する。その際、デジタル復調回路部は、送信時に付加されたＰＨＹヘッダ情報を分離する。ＰＨＹヘッダにはデータ長などのパラメータが付加されており、その情報を元にデジタル復調などを施す。

上記デジタル復調回路部でデジタル復調されたＭＡＣフレームデータは、ＰＬＣヘッダ解析回路５０１、及びＣＲＣ復号回路５０２に入力される。ＣＲＣ復号回路５０２は、ＭＡＣフレームデータの送信時に、あらかじめ付加されたＣＲＣ情報を元に受信ＭＡＣフレーム内に発生した誤りの検出を実施する。一方、ＰＬＣヘッダ解析回路５０１は、入力されたＭＡＣフレームデータよりＭＡＣヘッダ部を分離し、ＭＡＣヘッダの解析を実施する。具体的には、送信時に付加されたＥｔｈｅｒｎｅｔフレームの連結情報、及びＭＡＣフレーム長などを分離し、ＰＬＣ制御フレーム分離回路５０４、ＰＬＣ制御フレームデータ記憶回路５０５、及びＰＬＣ受信タイミング生成回路５０７に出力する。一方、ＣＲＣ復号回路５０２で検出された誤り検出情報は、ＰＬＣ受信用メモリ制御回路５０６に入力される。なお、誤りを検出した場合は、その誤り検出情報は、ＰＬＣ制御フレーム分離回路５０４、ＰＬＣ制御フレームデータ記憶回路５０５、及びＰＬＣ受信タイミング生成回路５０７にも入力される。ＰＬＣヘッダ解析回路５０１にてＭＡＣヘッダが分離された受信データは、暗号復号回路５０３に入力される。なお、ＣＲＣ復号回路５０２にて誤りが検出された場合は、その旨を、図示していない割り込み制御線を介してＣＰＵ１１に、通知する。ＣＰＵ１１は、ＣＲＣ復号回路５０２にて誤り検出されると、その旨をＰＬＣネットワーク制御データ生成回路４０８に通知し、次のフレームで消失したシーケンスナンバー情報を含むＮＡＣＫパケットを出力するよう指示を出す。なお、再送制御に関する詳細な動作は後述する。また、受信したＭＡＣフレームのシーケンスナンバーの連続性を確認した際、シーケンスナンバーが抜けていた（飛んでいた）場合についても、そのシーケンスナンバー情報を含むＮＡＣＫパケットを送出するよう制御する。

暗号復号回路５０３は、送信時に施された暗号を復号し、ＰＬＣ制御フレーム分離回路５０４に入力する。ＰＬＣ制御フレーム分離回路５０４は、ＰＬＣヘッダ解析回路５０１より入力されるＥｔｈｅｒｎｅｔフレームの連結情報、ＭＡＣヘッダ解析情報を元に、ＡＣＫ／ＮＡＣＫなどのＰＬＣ制御フレーム情報とＥｔｈｅｒｎｅｔフレームを分離する。なお、ＦＣＨなどの管理端末１より出力されるスケジュール情報などのＰＬＣ制御フレーム、あるいは各端末から管理端末１に対して出力されるＲＣＨ情報なども、ＰＬＣ制御フレーム分離回路５０４にて分離される。

ＰＬＣ制御フレーム分離回路５０４にて分離されたＰＬＣ制御フレームは、一旦ＰＬＣ制御フレームデータ記憶回路５０５に記憶される。ＰＬＣ制御フレームデータ記憶回路５０５では、１ＭＡＣフレーム内のすべてのＰＬＣ制御フレームの記憶が終了すると、ＣＰＵ１１に対して割り込みを発生する。ＣＰＵ１１は、ＰＬＣ制御フレームデータ記憶回路５０５より割り込みが入力されると、一旦ＣＰＵ１１にてＰＬＣ制御フレームを取り込み、その解析結果を元に各回路に指示を出す。例えば、ＣＰＵ１１は、ＦＣＨのスケジュール情報を受信した場合には、取り込んだデータを解析した後に、ＰＬＣ受信タイミング生成回路５０７にその解析結果を元に、データの送受信スロット情報をセットする。同様に、ＣＰＵ１１は、ＡＣＫ／ＮＡＣＫ情報を受信した場合は、その受信結果に基づき各回路に指示を出す。具体的には、前フレームで送信したデータがＡＣＫであった場合は、ＣＰＵ１１は、ＰＬＣ送信用メモリ１６内に記憶されている対応するＭＡＣフレームのデータを消すよう指示を出す。一方、ＮＡＣＫであった場合は、ＣＰＵ１１は、正常送信されなかった旨を、ＰＬＣネットワーク制御データ生成回路４０８に通知し、再送制御の準備に入るよう指示する。

一方、ＰＬＣ制御フレーム分離回路５０４より出力されるＥｔｈｅｒｎｅｔフレームデータは、ＰＬＣ受信用メモリ制御回路５０６に入力される。ＰＬＣ受信用メモリ制御回路５０６は、ＰＬＣヘッダ解析回路５０１より出力されるＥｔｈｅｒｎｅｔフレームの連結情報を元に、入力されたＭＡＣフレームデータよりＥｔｈｅｒｎｅｔフレームを分離し、Ｅｔｈｅｒｎｅｔフレーム単位でＰＬＣ受信用メモリ１７に記憶させる。１ＭＡＣフレーム分のＥｔｈｅｒｎｅｔフレームのＰＬＣ受信用メモリ１７への記憶を終了すると、ＰＬＣ受信用メモリ制御回路５０６は、ＰＬＣヘッダ解析回路５０１より出力されるＭＡＣフレームに付加されているシーケンスナンバー情報を確認し、受信したＭＡＣフレームデータをブリッジインターフェイス回路１３に出力できるか確認する。なお、具体的な確認動作の詳細は上述したが、すでにブリッジインターフェイス回路１３に出力しているＭＡＣフレームのシーケンスナンバー情報と今回受信したＭＡＣフレームのシーケンスナンバーの連続性を確認し、連続していた場合は、受信したＭＡＣフレームデータを、ブリッジインターフェイス回路１３にＥｔｈｅｒｎｅｔフレーム単位で出力する。一方、連続していなかった場合は、再送データ受信待と判断し、ＰＬＣ受信用メモリ１７内からのデータの読み出しを実施しない。一方、ブリッジインターフェイス回路１３内に入力されたＥｔｈｅｒｎｅｔフレームデータは、ＦＤＢ（Ｆｏｒｗａｒｄｉｎｇ ＤａｔａＢａｓｅ）検索などを実施した後、ブリッジ用メモリ１４内に一旦記憶される。ブリッジ用メモリ１４内に記憶されたＥｔｈｅｒｎｅｔフレームデータは、Ｅｔｈｅｒｎｅｔインターフェイス回路１２から出力されるデータ送信準備完了信号に基づき、ブリッジ用メモリ１４より読み出され、Ｅｔｈｅｒｎｅｔインターフェイス回路１２にて所定のＥｔｈｅｒｎｅｔ用のＭＡＣヘッダ、ＰＨＹヘッダが付加され、出力端子２１を介してＥｔｈｅｒｎｅｔ網に出力される。

次に、再送時の際のデータ送受信装置１０の動作フローを、図１３、及び図１４に示されるフローチャートを用いて説明する。なお、以下の説明では、再送制御方式としてＳＲ再送制御方式を採用した場合について説明する。１フレーム内の受信タイミングがＰＬＣ受信タイミング生成回路５０７にセットされると、ＰＬＣ受信制御回路５０は、受信時間（受信タイミング）になるまで待機する（ステップＳ６０）。受信時間になりＭＡＣフレームが入力されると、ＰＬＣ受信制御回路５０は、ＰＬＣヘッダ解析回路５０１にてＭＡＣフレームを分離し、ＭＡＣヘッダ解析を実施し（ステップＳ６１）、自端末宛のデータか確認する（ステップＳ６２）。自端末宛データでなかった場合は、ＰＬＣ受信制御回路５０は、ＣＰＵ１１に対して自端末宛データでなかったことを通知するとともに、次のデータの受信まで待機する。ＣＰＵ１１は、上記割り込みが入力されると、スケジュールを確認し、自端末宛に対するタイムスロットであった場合は、ＰＬＣネットワーク制御データ生成回路４０８に対して自フレームにＮＡＣＫパケットを送信するよう指示を出す。

自端末宛データであった場合は、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームに誤りがなかったかをＣＲＣ復調回路５０２にて検出する（ステップＳ６３）。ＭＡＣフレームに誤りが検出された場合は、上述したようにＣＰＵ１１に通知し、各回路はＣＰＵ１１の指示に基づき再送制御処理を起動する（ステップＳ６４）。具体的には、ＣＰＵ１１は、ＰＬＣネットワーク制御データ生成回路４０８に対して自フレームにＮＡＣＫパケットを送信するよう指示するとともに、ＰＬＣ受信用メモリ制御回路５０６に対して再送制御処理に入ったことを通知する。再送制御処理を起動すると、データ送受信装置１０は、次のＭＡＣフレームの受信処理に入る。

一方、誤りが検出されなかった場合は、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームのシーケンスナンバーの連続性を確認する（ステップＳ６５）。ＰＬＣ受信制御回路５０は、確認の結果、シーケンスナンバーが連続していなかった場合、すでにブリッジインターフェイス回路１３に送出したＭＡＣフレーム番号と比較する（ステップＳ６６）。ＰＬＣ受信制御回路５０は、比較した結果、受信したＭＡＣフレームのシーケンスナンバーがすでにブリッジインターフェイス回路１３に出力したＭＡＣフレームのシーケンスナンバーより小さい場合は、すでに処理したＭＡＣフレームがさらに送信されてきたと判断し、受信したＭＡＣフレームを破棄する（ステップＳ６７）。一方、受信したＭＡＣフレームのシーケンスナンバーがすでにブリッジインターフェイス回路１３に出力したＭＡＣフレームのシーケンスナンバーより大きい場合は、ＰＬＣ受信制御回路５０は、再送制御待を実施するため伝送されてきたＭＡＣフレームデータを一旦ＰＬＣ受信用メモリ１７に記憶させる（ステップＳ６９）。受信用メモリ１７へのＭＡＣフレームデータの記憶を終了すると、ＰＬＣ受信制御回路５０は、送達不要判断を実施する（ステップＳ７０）。送達不要判断の詳細については後述する。

ステップＳ６５にて受信ＭＡＣフレームのシーケンスナンバーの連続性が確認できた場合も、伝送されてきたＭＡＣフレームデータを一旦ＰＬＣ受信用メモリ１７に記憶する（ステップＳ６８）。ＰＬＣ受信用メモリ１７内にＭＡＣフレームの記憶を終了すると、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームをブリッジインターフェイス回路１３に出力可能か確認する（ステップＳ７１）。ブリッジ用メモリ１４内に空き領域がなく送出不可の場合は、ＰＬＣ受信制御回路５０は、出力可能になるまで待機する。ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３への出力が可能になると、受信したＭＡＣフレームをＥｔｈｅｒｎｅｔフレーム単位でブリッジインターフェイス回路１３に出力する（ステップＳ７２）。ブリッジインターフェイス回路１３に１ＭＡＣフレーム分のデータの送信を終了すると、ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３への送信済みＭＡＣフレームのシーケンスナンバーをインクリメント（ステップＳ７３）し、ＰＬＣ受信用メモリ１７内に記憶されている受信データが無いか確認する（ステップＳ７４）。ＰＬＣ受信制御回路５０は、ＰＬＣ受信用メモリ１７内に受信データがある場合は、そのシーケンスナンバーを確認する。そして、ＰＬＣ受信制御回路５０は、先ほど転送したＭＡＣフレームのシーケンスナンバーとの連続性が確認された場合は、データが再送されるまで待機していたデータとしてブリッジインターフェイス回路１３へ出力するよう、制御する（ステップＳ７５）。ステップＳ７５にてシーケンスナンバーの連続性が確認された場合は、ステップＳ７１に戻り１ＭＡＣフレームのデータをブリッジインターフェイス回路１３へ出力するよう制御を実施する。一方、ＰＬＣ受信用メモリ１７内にデータが無い場合、あるいはシーケンスナンバーの連続性が確認できない場合は、ＰＬＣ受信制御回路５０は、次のＭＡＣフレーム受信のために待機する。

次に、図１４を用いて実施の形態１の送達確認不要判断の動作フローを説明する。実施の形態１においては、ＦＣＨにてスケジューリングされている受信スロットに送達確認用のＡＣＫ／ＮＡＣＫフレームのための受信スロットがスケジューリングされていなかった場合、前フレームに管理端末１より送信されたＭＡＣフレームデータが送達確認不要フレームであったと判断するように制御する。このように制御するのは、以下の理由による。例えば、端末（Ａ）３がＶｏＩＰで含む送達確認不要のＭＡＣフレームを受信する際、受信データに誤りが発生したとする。端末（Ａ）３は、次のフレームで送信するデータの先頭に前回受信したＭＡＣフレームが正常受信できなかった旨を、ＭＡＣヘッダに続くペイロードに付加した後、Ｅｔｈｅｒｎｅｔフレームを連結し出力する。管理端末１は、端末（Ａ）３よりＮＡＣＫパケットを受信した際、前フレームで送信したデータが送達確認不要パケットであった旨を、次のフレームで端末（Ａ）３に通知する。端末（Ａ）３は、上記管理端末１から受信した送達確認不要フレームを受信した後に、ＰＬＣ受信用メモリ１７内に記憶されているＭＡＣフレームデータを読み出すことになる。さらに、この受信ＭＡＣフレームが伝送路で発生した誤りで再度受信できなかった場合は、再送不要（送達確認不要）フレームであったにもかかわらず、ＰＬＣ受信制御回路５０は、端末（Ａ）３は、送達確認不要フレームが受信できないため、それ以降に受信したＭＡＣフレームデータをブリッジインターフェイス回路１３に出力することができず、受信データを不必要に端末（Ａ）３内に留めてしまうので、不必要な遅延を発生してしまうことになる。これにより、ＴＣＰ／ＩＰなどのプロトコルでデータを送受信する場合は、例えば、プロバイダーのサーバーにて非常に大きなデータ遅延が発生していると判断し（ネットワーク上でデータが輻輳していると判断し）、ネットワーク負荷がさほど高くないにもかかわらず、送信トラフィックをサーバー側で落とすといったことが発生する。実施の形態１においては送達確認不要（再送不要）フレームの受信をＦＣＨにてスケジューリングされている情報から判断するよう構成することにより、不必要に端末（Ａ）３内における受信ＭＡＣフレームデータの滞留を防止する。以下、図１４を用いて送達確認不要判定フローの詳細を説明する。

ＦＣＨを受信すると、ＣＰＵ１１は、前フレームにて受信したＭＡＣフレームデータに、誤りが発生したかを確認する（ステップＳ８０）。前フレームに受信したＭＡＣフレームデータに誤りが発生していなかった場合は、ＣＰＵ１１は、送達確認不要判断を終了する（ステップＳ８９）。一方、誤りが発生していた場合は、ＣＰＵ１１は、ＦＣＨ内に送達確認用の送信スロット（ＡＣＫ／ＮＡＣＫパケット用スロット）がスケジュールされているか確認する（ステップＳ８１）。スケジュールされている場合は、ＣＰＵ１１は、前フレームにて受信誤りが検出されたＭＡＣフレームデータは、送達確認が必要なＭＡＣフレームであったと判断し、送達確認不要判断を終了する。

ステップＳ８１にてＦＣＨに送達確認用の送信スロットが準備されていなかった場合は、ＣＰＵ１１は、前フレームにて受信誤りが発生したＭＡＣフレームは送達確認不要フレームと判断する。ＣＰＵ１１は、前フレームで受信したＭＡＣフレームが送達確認不要フレームと判断するとともに、そのＭＡＣフレームデータのシーケンスナンバーの推定を行う。具体的には、ＣＰＵ１１は、対象とするＭＡＣフレームデータの１つ前に受信したＭＡＣフレームに付加されているシーケンスナンバー情報より、ＭＡＣフレームのシーケンスナンバーの推定を行う。その際、ＣＰＵ１１は、ＰＬＣネットワーク制御データ生成回路４０８に対して、ＮＡＣＫパケットの送信を破棄するよう指示を出す。そして、ＣＰＵ１１は、上記ＭＡＣフレームのシーケンスナンバーの推定結果を、ＰＬＣ受信用メモリ制御回路５０６に通知する。ＰＬＣ受信用メモリ制御回路５０６は、ＣＰＵ１１より通知されたＭＡＣフレームのシーケンスナンバー情報と、自分の回路内で管理しているブリッジインターフェイス回路１３へ送出済みＭＡＣフレームのシーケンスナンバーの連続性を確認する（ステップＳ８２）。ＣＰＵ１１は、確認結果、連続性が確認できない場合は、送達不要と判断したＭＡＣフレームのシーケンスナンバーを記憶し（ステップＳ８３）、送達確認不要判断を終了する（ステップＳ８９）。

ステップＳ８２にてＭＡＣフレームのシーケンスナンバーの連続性が確認できた場合は、ＰＬＣ受信用メモリ制御回路５０６は、ブリッジインターフェイス回路１３へ送出済みのＭＡＣフレームのシーケンスナンバーを１つインクリメントする（ステップＳ８４）とともに、ＰＬＣ受信用メモリ１７内に受信したＭＡＣフレームが記憶されていないか確認する（ステップＳ８５）。ＭＡＣフレームデータが格納されていない場合は、送達確認不要判断を終了する（ステップＳ８９）。

ステップＳ８５にてＰＬＣ受信用メモリ１７内に受信したＭＡＣフレームが記憶されていると判断した場合は、ＰＬＣ受信用メモリ制御回路５０６は、ブリッジインターフェイス回路１３に対してＰＬＣ受信用メモリ１７内に記憶されているＭＡＣフレームデータが送信可能か確認する。ＰＬＣ受信用メモリ制御回路５０６は、送信不可の場合は、送信可能になるまで待機する（ステップＳ８６）。ブリッジインターフェイス回路１３へのデータ送信が可能になると、ＰＬＣ受信用メモリ制御回路５０６は、Ｅｔｈｅｒｎｅｔフレーム単位で、ＰＬＣ受信用メモリ１内に記憶されているデータをブリッジインターフェイス回路１３に送出する（ステップＳ８７）。１ＭＡＣフレーム分のデータのブリッジインターフェイス回路１３への送出が完了すると、ＰＬＣ受信用メモリ制御回路５０６は、回路内部に持つブリッジインターフェイス回路１３へ送出済みのＭＡＣフレームのシーケンスナンバーを１つインクリメントする（ステップＳ８８）。

ステップＳ８８にてブリッジインターフェイス回路１３へ送出済みのＭＡＣフレームのシーケンスナンバーのインクリメントが終了すると、ＰＬＣ受信用メモリ制御回路５０６は、次に、ブリッジインターフェイス回路１３に送出するべきＭＡＣフレームがＰＬＣ受信メモリ１７内に無いか確認する（ステップＳ９０）。ＭＡＣフレームデータが格納されていない場合は、送達確認不要判断を終了する（ステップＳ８９）。ＭＡＣフレームデータがある場合は、ＰＬＣ受信用メモリ制御回路５０６内で管理しているブリッジインターフェイス回路１３へ送出済みＭＡＣフレームのシーケンスナンバーの連続性を確認する（ステップＳ９１）。確認結果、連続性が確認できない場合は、送達確認不要判断を終了する（ステップＳ８９）。ステップＳ９１にて、ＭＡＣフレームのシーケンスナンバーの連続性が確認できた場合は、ＰＬＣ受信用メモリ制御回路５０６は、ステップＳ８６からのブリッジインターフェイス回路１３へのデータ送出フローを実施する。

以上に説明したように、実施の形態１のデータ送受信装置（データ送受信方法）を用いれば、ＦＣＨにてスケジューリングされている送達確認用のＡＣＫ／ＮＡＣＫフレームのための受信スロットにより、前フレームで受信したＭＡＣフレームデータの送達確認の必要／不必要が判別できるので、データ送受信装置１０がＶｏＩＰなどの送達確認不要のＭＡＣフレームを受信する際、受信ＭＡＣフレームデータに誤りが発生した場合でも、それに続く、他のＭＡＣフレームデータを不必要にデータ送受信装置内に留めることなく受信データを送出することができる。これにより、ＴＣＰ／ＩＰなどのプロトコルで再送制御に起因する送信データの遅延による、データの輻輳制御を抑えることができ、ネットワーク負荷がそれほど高くないにもかかわらず送信側サーバーにて送信トラフィックを落としてしまうなどの弊害を抑制することができる効果がある。また、ＰＬＣ受信用メモリ１７内に不必要にＭＡＣフレームデータが滞留しないので、再送制御に起因するＥｔｈｅｒｎｅｔパケット落ち（ＰＬＣ受信用メモリ１７がオーバーフローを起こしＥｔｈｅｒｎｅｔパケットデータが落ちてしまう現象）の発生も抑制することができる効果がある。

実施の形態２．
以下、本発明の実施の形態２におけるデータ送受信装置（データ送受信方法）の動作について説明する。実施の形態２においては、Ｇｏ−Ｂａｃｋ−Ｎ再送制御方式を採用した場合について説明する。Ｇｏ−Ｂａｃｋ−Ｎ再送制御方式では、ＰＬＣ受信用メモリ１７に記憶するＭＡＣフレームデータの削除（破棄）のタイミングが、実施の形態１で説明したＳＲ再送制御方式と異なる。図１５にＧｏ−Ｂａｃｋ−Ｎ再送制御方式を採用した際の、データ受信動作フローを示す。なお、実施の形態２で説明するデータ受信装置の回路構成は、実施の形態１と同様であるので詳細な動作の説明は、Ｇｏ−Ｂａｃｋ−Ｎ再送制御方式についてのみ実施する。

１フレーム内の受信タイミングがＰＬＣ受信タイミング生成回路５０７にセットされると、ＰＬＣ受信制御回路５０は、受信時間（受信タイミング）になるまで待機する（ステップＳ６０）。受信時間になりＭＡＣフレームが入力されると、ＰＬＣ受信制御回路５０は、ＭＡＣフレームを分離しヘッダ解析し（ステップＳ６１）、自端末宛のデータか確認する（ステップＳ６２）。自端末宛データでなかった場合は、ＰＬＣ受信制御回路５０は、次のデータの受信まで待機する。その際、ＣＰＵ１１は、受信スケジュールを確認し、自端末宛に対するタイムスロットであった場合は、ＰＬＣネットワーク制御データ生成回路４０８に対して自フレームにＮＡＣＫパケットを送信するよう指示を出す。

自端末宛データであった場合は、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームに誤りがなかったかを検出する（ステップＳ６３）。誤りが検出された場合は、ＰＬＣ受信制御回路５０は、上述したようにＣＰＵ１１に通知し、各回路はＣＰＵ１１の指示に基づき再送制御処理を起動する（ステップＳ６４）。一方、誤りが検出されなかった場合は、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームのシーケンスナンバーの連続性を確認する（ステップＳ６５）。確認の結果、受信ＭＡＣフレームのシーケンスナンバーの連続性が確認できた場合は、ＰＬＣ受信制御回路５０は、実施の形態１と同様に伝送されてきたＭＡＣフレームデータを一旦ＰＬＣ受信用メモリ１７に記憶させ（ステップＳ６８）、その後、ブリッジインターフェイス回路１３にて出力可能か確認する（ステップＳ７１）。ブリッジ用メモリ１４内に空き領域がなく送出不可の場合は、ＰＬＣ受信制御回路５０は、出力可能になるまで待機する。ブリッジインターフェイス回路１３への出力が可能になると、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームをＥｔｈｅｒｎｅｔフレーム単位でブリッジインターフェイス回路１３に出力する（ステップＳ７２）。ブリッジインターフェイス回路１３に１ＭＡＣフレーム分のデータの送信を終了すると、ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３への送信済みＭＡＣフレームのシーケンスナンバーをインクリメント（ステップＳ７３）し、ＰＬＣ受信用メモリ１７内に記憶されている受信データが無いか確認する（ステップＳ７４）。ＰＬＣ受信制御回路５０は、ＰＬＣ受信用メモリ１７内に受信データがある場合は、そのシーケンスナンバーを確認する。そして、ＣＰＵ１１は、先ほど転送したＭＡＣフレームのシーケンスナンバーとの連続性が確認された場合は、データが再送されるまで待機していたデータとしてブリッジインターフェイス回路１３へ出力するようＰＬＣ受信制御回路５０を制御する（ステップＳ７５）。ステップＳ７５にてシーケンスナンバーの連続性が確認された場合は、ステップＳ７１に戻り、ＰＬＣ受信制御回路５０は、１ＭＡＣフレームのデータをブリッジインターフェイス回路１３へ出力するよう制御を実施する。一方、ＰＬＣ受信用メモリ１７内にデータが無い場合、あるいはシーケンスナンバーの連続性が確認できない場合は、ＰＬＣ受信制御回路５０は次のＭＡＣフレーム受信のために待機する。

ステップＳ６５で、シーケンスナンバーが連続していなかった場合、ＰＬＣ受信制御回路５０は、すでにブリッジインターフェイス回路１３に送出したＭＡＣフレーム番号と比較する（ステップＳ６６）。比較した結果、受信したＭＡＣフレームのシーケンスナンバーがすでにブリッジインターフェイス回路１３に出力したＭＡＣフレームのシーケンスナンバーより小さい場合は、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームを破棄する（ステップＳ６７）。一方、受信したＭＡＣフレームのシーケンスナンバーがすでにブリッジインターフェイス回路１３に出力したＭＡＣフレームのシーケンスナンバーより大きい場合は、ＰＬＣ受信制御回路５０は、再送制御待を実施するため伝送されてきたＭＡＣフレームデータを一旦ＰＬＣ受信用メモリ１７に記憶させる（ステップＳ６９）。受信用メモリ１７へのＭＡＣフレームデータの記憶を終了すると、ＰＬＣ受信制御回路５０は、送達不要判断を実施する（ステップＳ７０）。送達不要判断の結果、前フレームにて誤りが発生したＭＡＣフレームが送達確認不要フレームであると判断した場合は、ＰＬＣ受信制御回路５０は、図１４に示すフローに従い、ＰＬＣ受信用メモリ１７よりデータを読み出す。ステップＳ７０における送達確認不要判定が終了すると、ＣＰＵ１１は、ＰＬＣ受信用メモリ制御回路５０６に対して、ＰＬＣ受信用メモリ１７内に記憶されているＭＡＣフレームデータが所定の期間（実施の形態１においては１フレーム期間）記憶されていたかを判断し（ステップＳ７６）、所定の期間記憶されていた場合は、ＰＬＣ受信用メモリ１７から削除するよう制御する（ステップＳ７７）。

以上に説明したように、実施の形態２のデータ送受信装置（データ送受信方法）を用いれば、ＦＣＨにてスケジューリングされている送達確認用のＡＣＫ／ＮＡＣＫフレームのための受信スロットにより、前フレームで受信したＭＡＣフレームデータの送達確認の必要／不必要が判別できるので、データ送受信装置がＶｏＩＰなどの送達確認不要のＭＡＣフレームを受信する際、受信ＭＡＣフレームデータに誤りが発生した場合でも、それに続く、他のＭＡＣフレームデータを不必要にデータ送受信装置内に留めることなく受信データの送出することができる。これにより、送達確認不要のＭＡＣフレームが受信できなかった場合、それを検出できるので、図１１に示すように、送達確認不要フレームまで再送制御を行う必要が無く、ネットワーク帯域を有効に活用できる効果がある。

なお、従来のＧｏ−Ｂａｃｋ−Ｎ再送制御方式では、受信側にＰＬＣ受信用メモリ１７を必要としていなかったが、実施の形態１に示すような送達確認不要フレームが存在する場合は、実施の形態２に示すように制御することにより、不要な再送フレームを発生することなく、ネットワーク帯域を有効に活用することができる効果がある。

また、受信データに対して不必要な遅延が発生しないので、ＴＣＰ／ＩＰなどのプロトコルを採用した場合でも、データの輻輳制御を抑えることができ、ネットワーク負荷がそれほど高くないにもかかわらず送信側サーバーにて送信トラフィックを落としてしまうなどの弊害を抑制することができる効果がある。

また、ＰＬＣ送信用メモリ１６内に不必要にＭＡＣフレームデータが滞留しないので、再送制御に起因するＥｔｈｅｒｎｅｔパケット落ち（ＰＬＣ送信用メモリ１６がオーバーフローを起こしＥｔｈｅｒｎｅｔパケットデータが落ちてしまう現象）の発生も抑制することができる効果がある。

変形例の説明．
上記実施の形態１及び２においては、データ送受信装置の一実施の形態として高速ＰＬＣを用いた場合について説明したが、これに限るものではなく、無線ＬＡＮ、あるいはＵＷＢ、あるいはＴＤＭＡ方式を採用する他の伝送方式を採用しても同様の効果を奏することができる。

また、実施の形態１においては、ＭＡＣフレームに付加されたシーケンスナンバーを用いて、データの連続性を確認したが、これに限るものではなく、受信したＭＡＣフレームの連続性が確認できる基準信号であれば同様の効果を奏することができる。

本発明の実施の形態１に係るデータ送受信方法を実施する高速ＰＬＣネットワークシステムの構成を概略的に示す図である。 図１に示される高速ＰＬＣネットワークシステムの端末として用いることができるデータ送受信装置の構成を概略的に示すブロック図である。 図２に示されるデータ送受信装置内のＰＬＣモデム回路の構成を概略的に示すブロック図である。 図３に示されるＰＬＣモデム回路内のＰＬＣ送信制御回路の構成を概略的に示すブロック図である。 図３に示されるＰＬＣモデム回路内のＰＬＣ受信制御回路の構成を概略的に示すブロック図である。 実施の形態１における高速ＰＬＣネットワークシステムの端末として用いることができるデータ送受信装置にてデータ送受信を行う際の１フレーム内のデータフォーマット、及びＦＣＨ内のスケジュールデータの構成を概略的に示す図である。 実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータの送受信を行う際の１ＭＡＣフレーム内のデータフォーマット構成を概略的に示す図である。 実施の形態１における管理端末で１フレーム内のデータ送受信スケジュールを生成する際の動作を示すフローチャートである。 実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によって送信用ＭＡＣフレームを生成する際の動作を示すフローチャートである。 実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置においてＳＲ再送制御方式を採用した場合の動作を示すタイミングチャートである。 実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置においてＧｏ−Ｂａｃｋ−Ｎ再送制御方式を採用した場合の動作を示すタイミングチャートである。 実施の形態１における高速ＰＬＣネットワークシステムの各端末における動作を示すフローチャートである。 実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータを受信する際の動作を示すフローチャートである。 実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によって受信したＭＡＣフレームデータが送達確認不要データであるかを判断する際の動作を示すフローチャートである。 本発明の実施の形態２における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータを受信する際の動作を示すフローチャートである。

符号の説明

１ 管理端末、 ２，４，６，８ コンセント、 ３ 端末（Ａ）、 ５ 端末（Ｂ）、 ６ 端末（Ｃ）、 ９ 電灯線、 １０ データ送受信装置、 １１ ＣＰＵ、 １２ Ｅｔｈｅｒｎｅｔインターフェイス回路、 １３ ブリッジインターフェイス回路、 １４ ブリッジ用メモリ、 １５ ＰＬＣモデム回路、 １６ ＰＬＣ送信用メモリ、 １７ ＰＬＣ受信用メモリ、 １８ ＣＰＵバス、 ２０ Ｅｔｈｅｒｎｅｔインターフェイス入力端子、 ２１ Ｅｔｈｅｒｎｅｔインターフェイス出力端子、 ２２ ＰＬＣモデム回路出力端子、 ２３ ＰＬＣモデム回路入力端子、 ３０ ＰＬＣ送信制御回路データ入力端子、 ３１ ＰＬＣ受信制御回路データ出力端子、 ４０ ＰＬＣ送信制御回路、 ５０ ＰＬＣ受信制御回路、 ４０１ ＰＬＣヘッダ生成回路、 ４０２ パケットデータ生成回路、 ４０３ 暗号化回路、 ４０４，４０６ セレクタ、 ４０５ ＰＬＣヘッダ付加回路、 ４０７ ＰＬＣ送信タイミング生成回路、 ４０８ ＰＬＣネットワーク制御データ生成回路、 ４０９ ＰＬＣ送信用メモリ制御回路、 ４１０ ＣＲＣ符号付加回路、 ５０１ ＰＬＣヘッダ解析回路、 ５０２ ＣＲＣ復号回路、 ５０３ 暗号復号回路、 ５０４ ＰＬＣ制御フレーム分離回路、 ５０５ ＰＬＣ制御フレームデータ記憶回路、 ５０６ ＰＬＣ受信用メモリ制御回路、 ５０７ ＰＬＣ受信タイミング生成回路。

Claims (10)

1. 管理端末より定期的に出力されるスケジュールに基づき、ネットワークに接続された機器間の通信を行い、少なくとも送信データの連続性を示すシーケンスナンバーと、送達確認が必要であるかを示す情報を含むヘッダ情報が付加されたデータを送受信するデータ送受信装置において、
   管理端末より出力されたスケジュールに基づき、上記データの送信、及び受信タイミングを生成するタイミング生成手段と、
   上記タイミング生成手段より出力される受信タイミングにて受信した上記受信データが正常受信されたか判断するデータ受信判断手段と、
   上記受信タイミングで、上記受信データに付加されたヘッダ情報より上記シーケンスナンバー、及び上記送達確認が必要であるかを示す情報を抽出する受信ヘッダ解析手段と、
   上記データ受信判断手段より出力される判断結果、及び上記受信ヘッダ解析手段より出力されるヘッダ解析結果に基づき、データ送信元に対して正常受信、あるいは再送要求のための応答メッセージデータを生成する受信応答メッセージ生成手段と、
   少なくとも上記受信応答メッセージ生成手段より出力される応答メッセージデータを含む第二の送信データを生成する送信データ生成手段とを有し、
   上記データ受信判断手段により今回受信したデータが正常受信でないと判断されたときに、少なくとも管理端末より出力される次回のスケジュール内に正常受信、あるいは再送要求のパケットを送信するためのスケジューリングされていなかった場合、今回受信したデータは再送が不要であったパケットと判断するよう制御することを特徴とするデータ送受信装置。
2. 上記受信ヘッダ解析手段より出力される受信データに付加されたシーケンスナンバー情報を管理するシーケンスナンバー管理手段と、
   受信データを記憶する受信データ記憶手段とを有し、
   上記シーケンスナンバー管理手段では、シーケンスナンバーの連続性によりデータが正常受信されたかを判断するとともに、正常受信されなかった受信データが存在する場合、上記受信応答メッセージ生成手段に対して、上記正常受信されなかった受信データに対応付けられたシーケンスナンバー情報を含むデータの再送要求を出力するよう制御することを特徴とする請求項１記載のデータ送受信装置。
3. 上記シーケンスナンバー管理手段より出力される、上記シーケンスナンバー情報に基づき、上記受信データ記憶手段内に記憶されている受信データをシーケンスナンバーの順番に並び替え出力するよう上記受信データ記憶手段のデータ読み出し制御信号を生成する受信メモリ制御手段を有し、
   上記管理端末より出力される次回のスケジュール内に正常受信、あるいは再送要求のパケットを送信するためのスケジューリングされておらず、受信データが再送不要データであると判断した場合は、上記受信メモリ制御手段は、再送不要と判断したシーケンスナンバーの受信データをスキップし、次のシーケンスナンバーの受信データよりデータを読み出すよう制御することを特徴とする請求項２記載のデータ送受信装置。
4. 上記シーケンスナンバー管理手段において、既に上記受信データ記憶手段より読み出した、あるいはスキップされたシーケンスナンバーのデータを受信した際、上記受信データ記憶手段に記憶された上記シーケンスナンバーの受信データを破棄するよう制御することを特徴とする請求項２記載のデータ送受信装置。
5. 上記データ受信判断手段により今回受信したデータが正常受信でないと判断されたときに、少なくとも管理端末より出力される次回のスケジュール内に正常受信、あるいは再送要求のパケットを送信するためのスケジューリングされておらず、今回受信したデータは再送が不要であったパケットと判断した際、上記受信応答メッセージ生成手段にて生成した再送要求のための応答メッセージデータを破棄するよう制御することを特徴とする請求項１記載のデータ送受信装置。
6. 管理端末より定期的に出力されるスケジュールに基づき、ネットワークに接続された機器間の通信を行い、少なくとも送信データの連続性を示すシーケンスナンバーと、送達確認が必要であるかを示す情報を含むヘッダ情報が付加されたデータを送受信するデータ送受信方法において、
   管理端末より出力されたスケジュールに基づき、上記データの送信、及び受信タイミングを生成する受信タイミング生成ステップと、
   上記受信タイミング生成ステップにて生成された受信タイミング情報を元に受信データを受信し、上記受信データが正常受信されたか判断するデータ正常受信判断ステップと、
   上記受信タイミングで、上記受信データに付加されたヘッダ情報より上記シーケンスナンバー、及び上記送達確認が必要であるかを示す情報を抽出する受信ヘッダ解析ステップと、
   上記データ正常受信判断ステップにおける判断結果、及び受信ヘッダ解析ステップにおけるヘッダ解析結果に基づき、データ送信元に対して正常受信、あるいは再送要求のための応答メッセージデータを生成する受信応答メッセージ生成ステップと、
   少なくとも上記受信応答メッセージ生成ステップより出力される応答メッセージデータを含む第二の送信データを生成する送信データ生成ステップとを有し、
   上記データ正常受信判断ステップにおいて今回受信したデータが正常受信でないと判断されたときに、少なくとも管理端末より出力される次回のスケジュール内に正常受信、あるいは再送要求のパケットを送信するためのスケジューリングされていなかった場合、今回受信したデータは再送が不要であったパケットと判断するよう制御することを特徴とするデータ送受信方法。
7. 上記受信ヘッダ解析ステップにて分離された受信データに付加されたシーケンスナンバー情報を管理するシーケンスナンバー管理ステップと、
   受信データを一時記憶する受信データ記憶ステップとを有し、
   上記シーケンスナンバー管理ステップでは、シーケンスナンバーの連続性によりデータが正常受信されたかを判断するとともに、正常受信されなかった受信データが存在する場合、上記受信応答メッセージ生成ステップを実行する受信応答メッセージ生成手段に対して、上記正常受信されなかった受信データに対応付けられたシーケンスナンバー情報を含むデータの再送要求のための応答メッセージを生成するよう通知することを特徴とする請求項６記載のデータ送受信方法。
8. 上記シーケンスナンバー管理ステップにて管理されている上記シーケンスナンバー情報に基づき、上記受信データ記憶ステップにて一時記憶されている受信データをシーケンスナンバーの順番に並び替え出力するよう受信データの読み出し制御を実施する受信メモリ制御ステップを有し、
   上記管理端末より出力される次回のスケジュール内に正常受信、あるいは再送要求のパケットを送信するためのスケジューリングされておらず、受信データが再送不要データであると判断した場合は、受信メモリ制御ステップにおいて、再送不要と判断したシーケンスナンバーの受信データをスキップし、次のシーケンスナンバーの受信データよりデータを読み出すよう制御することを特徴とする請求項７記載のデータ送受信方法。
9. 上記シーケンスナンバー管理ステップにおいて、既にデータ記憶ステップより読み出した、あるいはスキップされたシーケンスナンバーのデータを受信した際、上記受信データ記憶ステップにおいて記憶された上記シーケンスナンバーの受信データを破棄するよう制御することを特徴とする請求項７記載のデータ送受信方法。
10. 上記データ受信判断手段により今回受信したデータが正常受信でないと判断されたときに、少なくとも管理端末より出力される次回のスケジュール内に正常受信、あるいは再送要求のパケットを送信するためのスケジューリングされておらず、今回受信したデータは再送が不要であったパケットと判断した際、上記受信応答メッセージ生成ステップにて生成した再送要求のための応答メッセージデータを破棄するよう制御することを特徴とする請求項６記載のデータ送受信方法。

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