JP4769860B2

JP4769860B2 - ナノスケールクロスバーに対するマルチプレクサインターフェース

Info

Publication number: JP4769860B2
Application number: JP2008507874A
Authority: JP
Inventors: クエケス，フィリップ，ジェイ; ウィリアムズ，スタンレイ，アール
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2005-04-22
Filing date: 2006-04-19
Publication date: 2011-09-07
Anticipated expiration: 2026-04-19
Also published as: WO2006115980A1; CN101164117B; EP1872370B1; CN101164117A; KR100936858B1; TW200639862A; JP2008538645A; EP1872370A1; TWI413122B; US7447055B2; KR20070121782A; US20060238223A1

Description

本発明は電子デバイス及び電子回路に関し、特に、ナノワイヤクロスバーメモリに格納された情報を読み出し、ナノワイヤクロスバーをサブマイクロスケール及び／又はマイクロスケールの電子機器回路に接続するためのマルチプレクサに関する。

政府の権利に関する記載
本発明は、DARPA Moletronicsによって与えられた、契約＃ＭＤＡ９７２−０１−３−００５の下で政府の支援を受けて行われた。政府は本発明において特定の権利を有する。

発明の背景
近年、従来のフォトリソグラフィに基づく方法によって電子デバイス及び電子回路を設計及び製造することが、構成要素のサイズをさらに小さくすることに対する物理的な限界に近づき始めているため、ナノスケール電子回路を製造するための代替の方法が開発されている。ナノワイヤクロスバー技術は、フォトリソグラフィ法によって現時点で製造され得るサブマイクロスケールの回路及び構成要素よりもはるかに小さい寸法を有し、それに応じて高い構成要素密度を有する電子回路及び電子デバイスを製造するために特に有望である新たな手法である。

図１は例示的なナノワイヤクロスバーを示す。図１のナノワイヤクロスバーは、簡単なメモリデバイスを実現する。そのナノワイヤクロスバーは、（１）第１の組の平行なナノワイヤ１０２と、（２）双安定ビット記憶（bit-storage）層１０４と、（３）第１の層の平行なナノワイヤ１０２に対して垂直な第２の層の平行なナノワイヤ１０６とを含む。第１の層のナノワイヤ１０２のうちの１つのナノワイヤと、第２の層のナノワイヤ１０６のうちの１つのナノワイヤとが最小限に離隔している各点、即ち交差部分にある、ビット記憶層１０４の各小領域内に、１ビットの情報が格納される。例えば、図１において斜線で示される、ビット記憶層１０４の小領域１０８は、ナノワイヤ１１０の上にあり、且つナノワイヤ１１２の下にあり、その小領域と接触しているナノワイヤ１１０及び１１２の部分と共に、ナノスケールメモリ内の１ビット記憶素子１１４としての役割を果たすナノワイヤ接合部を形成する。

多くのナノスケールメモリの実施形態において、図１の１ビット記憶素子１１４のような１ビット記憶素子の内容は、固有抵抗のような、ナノワイヤ接合部内の双安定ビット記憶層の物理状態を変更するために、１ビット記憶素子を形成するために交差するナノワイヤの一方又は両方に電圧信号又は電流信号を加えることによって変更される。例えば、図１では、１ビット記憶素子１１４を変更するために、図１において矢印１１６のような矢印によって示されるような信号を、ナノワイヤ１１０及び１１２のうちの一方又は両方に加えることができる。一般に、アドレス指定された１ビット記憶素子を全ての他の１ビット記憶素子と区別するために、残りのナノワイヤには信号が加えられないか、又は異なる信号が加えられる。多くの実施形態において、書込み動作を実行するために、相対的に大きな信号が加えられて、物理状態を変更するのに対して、読出し動作を実行するために、相対的に小さな信号が加えられ、物理状態を一般に変更することなく、単に判定される。読出し動作では、ナノワイヤクロスバーのナノワイヤに１つ又は複数の信号を加えることによって、１ビット記憶素子を形成するために交差する２つのナノワイヤのうちの一方又は両方における信号の存否又は強度から、１ビット記憶素子の物理状態が判定される。ナノワイヤクロスバーによって実現されるナノスケールメモリは、１ビット記憶素子の２次元のアレイと見なすことができ、各１ビット記憶素子は、１ビット記憶素子を形成するために交差する２つのナノワイヤを通じて、別個に、且つ一意にアドレス指定可能である。場合によっては、２次元ナノスケールメモリ内の１ビット記憶素子の行全体、列全体、又はそれより大きなグループに、１回の動作でアクセスすることができる。

図１は、例示的なナノワイヤクロスバーの簡単な概略図を提供する。図１の個々のナノワイヤは長方形の断面を有するように示されるが、ナノワイヤは、円形の、楕円形の又はさらに複雑な断面を有することもでき、ナノワイヤは、多くの異なる幅又は直径、及び縦横比又は離心率を有することができる。ナノワイヤは、金属及び／又は半導体素子又は化合物、ドープされた有機ポリマー、複合材料、ナノチューブ及びドープされたナノチューブ、並びに多くのさらに別のタイプの導電性材料及び半導体材料から、インプリントリソグラフィを用いて、表面上での化学的な自己集合及び基板への転写によって、所定位置における化学合成によって、並びに種々の他の技術によって製造され得る。双安定ビット記憶層１０４は、図１において、２組の平行なナノワイヤ間にある連続層として示されるが、代案として、不連続にすることができるか、又は別個の層ではなく、ナノワイヤの周囲にある鞘のような分子コーティング、或いはナノワイヤ内の構成原子又は分子を構成することができる。また、双安定ビット記憶層１０４も、多種多様な異なる金属材料、半導体材料、ドープされたポリマー材料、及び複合材料から構成することができる。

従来の電子デバイスにナノワイヤクロスバーを組み込むために、ナノワイヤクロスバーの個々のナノワイヤリード線をサブマイクロスケール及びマイクロスケールの信号線に相互接続することに関して、個々のナノワイヤを特定し、及び操作することを含む、大きな問題に直面する場合がある。これらの問題に対する１つの解決策は、ナノワイヤクロスバーと一体化されるマイクロスケール又はサブマイクロスケールのアドレス線を有するデマルチプレクサを利用することである。図２は、ナノワイヤクロスバーメモリの個々のビット記憶素子がマイクロスケール又はサブマイクロスケールのアドレス線を介して一意にアクセスされることを可能にするために、ナノスケール／マイクロスケールのデマルチプレクサと一体化されるナノワイヤクロスバーメモリを示す。図２では、１６×１６ナノワイヤクロスバー２０２が、平行ナノワイヤ層を有し、それらの層において、ナノワイヤがナノワイヤクロスバーアレイ２０２の境界を通り越して延長され、第１のデマルチプレクサ２０４及び第２のデマルチプレクサ２０６が形成される。デマルチプレクサ２０４は、ナノワイヤ２０８のような、ナノワイヤクロスバーの第１の平行ナノワイヤ層から延長されたナノワイヤを含み、ナノワイヤ２０８には、垂直なマイクロスケール又はサブマイクロスケールの供給電圧線２１０、及び４つの対２１２〜２１５の垂直なマイクロスケール又はサブマイクロスケールのアドレス線が上又は下にある。第２のデマルチプレクサ２０６は、ナノワイヤクロスバーの第２の平行ナノワイヤ層の延長されたナノワイヤから同様に実現される。図２に示された具現化形態のような、或る特定のタイプの具現化形態では、アドレス線は、相補対として存在し、各対が多数ビットアドレスのうちの１ビットと、その反転したビットとを表しており、一方、他の具現化形態では、単一のアドレス線が使用され得る。４つの対のアドレス線２１２〜２１５を通じて入力される４ビットアドレスは、ナノワイヤ２０８のような、１６個のナノワイヤのそれぞれに一意のアドレスを与えるのに十分であり、２つのデマルチプレクサ２０４及び２０６のそれぞれの４つの対のアドレス線に同時に入力される２つの４ビットアドレスは、ナノワイヤクロスバーアレイ２０２内の２５６個のナノワイヤ接合部の中から、特定のナノワイヤ接合部を一意にアドレス指定することができる。

特定の１ビット記憶素子において交差するナノワイヤクロスバーメモリのナノワイヤ上に書込み信号を加えることによって、１ビット記憶素子の状態を、２値「０」及び「１」を符号化する２つの双安定状態のうちの所望の状態に設定することができる。しかしながら、読出し信号を加えることによって、所与の１ビット記憶素子において状態を判定することは、はるかに難しくなる可能性がある。ナノワイヤクロスバーメモリの設計者、製造業者、供給メーカー、及びそれを内蔵する製品の製造業者、並びに最終的にはそのようなデバイスの使用者は、ナノワイヤクロスバーメモリ内の１ビット記憶素子の状態を読み出すための信頼性が高く、且つ効率的に製造される手段が必要であることを認識しており、他のタイプのナノワイヤクロスバーによって実現されるデバイスの設計者、製造業者、供給メーカー、それを内蔵する製品の製造業者及び使用者は、ナノワイヤクロスバーによって実現されるデバイスをサブマイクロスケール及びマイクロスケールの電子機器回路に相互接続するための信頼性が高く、且つ効率的に製造されるインターフェースが必要であることを認識している。

発明の概要
本発明の種々の実施形態は、ナノワイヤクロスバーメモリの内容を読み出すための電子的手段を対象とする。本発明の一実施形態では、マイクロスケール又はサブマイクロスケールの信号線が、構成可能なナノワイヤ接合部スイッチによって、ナノワイヤクロスバーメモリから出る１組の平行なナノワイヤと相互接続される。マイクロスケール又はサブマイクロスケールの信号線は単線式マルチプレクサとしての役割を果たし、それによりナノワイヤクロスバーメモリ内の任意の特定の１ビット記憶素子の内容が、３サイクルの読出し動作で読み出されることが可能になる。

発明の詳細な説明
本発明の種々の実施形態は、ナノワイヤクロスバーメモリ内の選択された１ビット記憶素子の内容を読み出すための電子マルチプレクサを含む。ここでの説明において、用語「ナノワイヤ」は、従来のフォトリソグラフィ技術によって現時点で製造され得るサブマイクロスケールの信号線の幅よりも細く、５０ナノメートル未満、２０ナノメートル未満、又は１０ナノメートル未満の幅を有する信号線を意味する。用語「ナノワイヤ接合部」は、ナノワイヤと別の構成要素、即ち第２のナノワイヤ若しくは信号線、又はより大きいスケールの他の構成要素との間の相互接続部を意味する。図３Ａ〜図３Ｄは、第１の電子マルチプレクサ手段、その電子マルチプレクサ手段を利用する読出し動作、並びに電子マルチプレクサ手段の欠陥及び不利な点を示す。図３Ａは、図３Ａ〜図３Ｄの全てにおいて用いられる、図示する上での取り決めを用いる。図３Ａでは、６×６ナノワイヤクロスバーメモリ３０２が、第１の組の垂直な平行ナノワイヤ３０４〜３０９のナノワイヤと、第２の組の水平な平行ナノワイヤ３１０〜３１５のナノワイヤとを相互接続するナノワイヤ接合部に形成された３６個の１ビット記憶素子のそれぞれにおいて、１ビットの情報を格納する。図３Ａ〜図３Ｄにおいて、各ナノワイヤ接合部は、水平ナノワイヤを垂直ナノワイヤに一方向に相互接続する、ダイオード３１６のようなダイオードとして表される。ナノワイヤ接合部３１６の場合には、水平ナノワイヤ３１１及び垂直ナノワイヤ３０５が相互接続され、電流信号又は電圧信号が一般に、ナノワイヤ接合部３１６を通って、水平ナノワイヤ３１１から垂直ナノワイヤ３０５に伝えられるが、通常の動作条件下では、逆方向に伝えられない。ナノワイヤクロスバーの双安定メモリ層は、信号がダイオード記号内の矢印の方向によって示される順方向に進むことを可能にするが、逆方向に信号が進むのを阻止する半導体の副層、薄膜、或いは別の化学的又は物理的手段を含む。ダイオードのナノワイヤ接合部は、後述されるように、ナノワイヤクロスバーメモリ内の不要な回路をなくすので、ナノワイヤクロスバーメモリの応用形態において好ましい。

第１のデマルチプレクサ３１８が、水平な１組のナノワイヤ３１０〜３１５への電圧信号又は電流信号の入力を制御し、第２のデマルチプレクサ３２０が、垂直な１組のナノワイヤ３０４〜３０９への信号の入力を制御する。従って、デマルチプレクサ３１８によってナノワイヤ３１１に第１の書込み信号を加え、デマルチプレクサ３２０によってナノワイヤ３０５に、対応する第２の書込み信号を加えることによって、１ビット記憶素子３１６のような、特定の１ビット記憶素子に書込みを行うことができる。ナノワイヤクロスバーメモリの或る特定の実施形態では、第１の書込み信号は、相対的に大きな正の電圧信号とすることができ、第２の書込み信号は、相対的に大きな負の電圧信号とすることができる。第１及び第２の書込み信号を加える結果として、１ビット記憶素子の両端において大きな電圧降下が生じ、１ビット記憶素子が２つの安定した物理状態のうちの一方に設定される。水平ナノワイヤ３１１に第２の書込み信号を加え、垂直ナノワイヤ３０５に第１の書込み信号を加えることによって、即ち言い換えると、ナノワイヤに加えられる電圧信号の符号を逆にすることによって、１ビット記憶素子を２つの安定した物理状態のうちの他方に設定することができる。

図３Ａに示されるナノワイヤクロスバーメモリ内の選択された１ビット記憶素子の内容は、ダイオードのようなナノワイヤ接合部３２４〜３２９によって、水平な１組のナノワイヤ３１０〜３１５と相互接続される単線式マルチプレクサ３２２を用いて読み出される。単線式マルチプレクサ３２２は、読出し動作によって生成される信号を増幅するために、増幅器３３０に接続されることができ、及び抵抗器３３２を通じて接地３３４にも相互接続される。抵抗器３３２の抵抗は、信号、即ち水平ナノワイヤ３１０〜３１５から単線式マルチプレクサ３２２への入力が、増幅器３３０に向かうほど十分に高く、且つ入力信号が存在しない場合に、単線式マルチプレクサ３２２が低電圧状態又は低電流状態に引っ張られるほど十分に低くなるように注意深く選択される必要がある。さらに、その抵抗は、水平ナノワイヤ３１０〜３１５を単線式マルチプレクサ３２２と相互接続する、ダイオードのようなナノワイヤ接合部３２４〜３２９が望ましくない状態に変化する、即ち損傷するのを防ぐために、可変にする必要があるかもしれない。

図３Ｂは、単線式マルチプレクサによって容易にされる読出し動作を介して、ナノワイヤ接合部の高抵抗状態に対応する、１ビット記憶素子、即ちナノワイヤ接合部３１６の開いた状態を検出することを示す。水平ナノワイヤ３１１と垂直ナノワイヤ３０５との間の交差部分にある白丸３３６によって示されるように、１ビット記憶素子３１６が開いた状態にあり、図３Ｂにおいて記号「Ｈ」３３８によって、及びナノワイヤ３１１に対応する線上に重ね合わせられた太く濃い線３４０によって示される相対的に弱い電圧信号又は電流信号が、第１のデマルチプレクサ３１８によってナノワイヤ３１１に加えられる場合、入力信号が単線式マルチプレクサ３２２まで流れ、結果として、増幅器３３０から出力される信号線上に記号「Ｈ」３４２によって示されるように、単線式マルチプレクサによって信号が検出される。第２のマルチプレクサ３２０によって垂直ナノワイヤ３０４及び３０６〜３０９に加えられる相対的に弱い電圧信号又は電流信号が入力と一致する結果として、ダイオードのようなナノワイヤ接合部には順方向バイアスがかけられないので、水平ナノワイヤ３１１に加えられる相対的に弱い電圧信号又は電流信号はナノワイヤ接合部３４４〜３４８を通過する。第２のデマルチプレクサは、図３Ｂにおいて記号「Ｌ」３５０によって示されるように、垂直ナノワイヤ３０５に低電圧を印加するが、開いた状態にあるナノワイヤ接合部３１６の高抵抗に起因して、第１のデマルチプレクサ３１８によって水平ナノワイヤ３１１に加えられる弱い電圧信号又は電流信号は、デマルチプレクサ３２０によって低状態に保持された垂直ナノワイヤ３０５まで、ナノワイヤ接合部３１６を通って流れることができない。第１のデマルチプレクサ３１８は、水平ナノワイヤ３１０及び３１２〜３１５を低電圧状態に保持し、垂直ナノワイヤ３０４及び３０６〜３０９を水平ナノワイヤ３１０及び３１２〜３１５と相互接続する残りの全てのナノワイヤ接合部には、順方向にバイアスがかけられないので、これらのナノワイヤを通って、水平ナノワイヤ３１０及び３１２〜３１５まで、電流又は電圧が漏れることはできない。従って、第１のデマルチプレクサ３１８によって水平ナノワイヤ３１１に加えられる相対的に弱い電圧信号又は電流信号だけが単線式マルチプレクサ３２２に達する。留意すべきは、第１のデマルチプレクサ３１８によって水平ナノワイヤ３１１に加えられる信号が、接地３３４に逃がされるのではなく、大部分は増幅器３３０に送られるほど、抵抗器３３２の抵抗は十分に高い。

図３Ｃにおいて、水平ナノワイヤ３１１と垂直ナノワイヤ３０５との間の交差部分にある黒丸３５２によって示されるように、１ビット記憶素子３１６が低抵抗状態にあるとき、即ち閉じている場合、第１のデマルチプレクサ３１８によって水平ナノワイヤ３１１に加えられる相対的に弱い電流信号又は電圧信号は、単線式マルチプレクサ３２２まで流れるのではなく、第２のデマルチプレクサ３２０によって低電圧状態又は低電流状態に保持された垂直ナノワイヤ３０５まで、ナノワイヤ接合部３１６を通って流れる。従って、低レベル信号３５４が、単線式マルチプレクサ３２２と相互接続された増幅器３３０によって出力される。

残念なことに、図３Ａ〜図３Ｃに関して上述された単線式マルチプレクサの具現化形態に関連した問題が生じることがある。これらの問題は主に、ダイオードのようなナノワイヤ接合部３２４〜３２９が水平ナノワイヤ３１０〜３１５を単線式マルチプレクサ３２２に相互接続することに関連する。

上述の単線式マルチプレクサの具現化形態に関連する第１の問題は、水平ナノワイヤと単線式マルチプレクサとの間にダイオードのようなナノワイヤ接合部を形成することが、技術的に、又は経済的に実用的でない可能性があることである。単線式マルチプレクサは、部分的に、又は完全にナノワイヤクロスバーメモリの外部に、別個のステップで製造され得る。ナノワイヤとマイクロスケール又はサブマイクロスケールの単線式マルチプレクサとの間に信頼性があるダイオードのようなナノワイヤ接合部を形成することは、場合によっては、技術的に実現できないことがあるか、又は単線式マルチプレクサの具現化形態を大量生産するのに費用がかかりすぎるようにするほどの付加的な製造コストをもたらす可能性がある。場合によっては、ナノワイヤとマイクロスケール又はサブマイクロスケールの単線式マルチプレクサとの間の交差部分はもちろんのこと、ナノワイヤクロスバーメモリ内のどこであっても、信頼性の高いダイオードのようなナノワイヤ接合部を製造することが実用的でないか、又は不可能であることさえある。

上述の単線式マルチプレクサの具現化形態に関連する第２の問題は、水平ナノワイヤを単線式マルチプレクサと相互接続するダイオードのようなナノワイヤ接合部を製造することができる場合であっても、それらの接合部は、ナノワイヤクロスバーメモリ内に望ましくない回路が確実に発生しないようにするために、比較的精密な寸法公差の範囲内で製造されなければならないことである。図３Ｄは、ナノワイヤを単線式マルチプレクサと相互接続するダイオードのようなナノワイヤ接合部が、指定された一方向の信号伝送特性で動作しない場合の、読出し動作中のナノワイヤクロスバーメモリ内の望ましくない回路を示す。図３Ｄでは、１ビット記憶素子３１６が開いた状態にあり、結果として、第１のマルチプレクサ３１８によってナノワイヤ３１１に加えられる弱い電圧信号又は電流信号が、単線式マルチプレクサ３２２にまで伝えられる。しかしながら、それらの仕様に従って順方向にバイアスをかけられないにもかかわらず、ナノワイヤ接合部３２４及び３２６〜３２９が、単線式マルチプレクサ３２２から水平ナノワイヤ３１０及び３１２〜３１５まで戻るように、逆方向に電流を流す。従って、第１のデマルチプレクサ３１８によってナノワイヤ３１１に加えられる信号は、増幅器３３０まで流れるのではなく、ナノワイヤ３１０及び３１２〜３１５を介して、第１のデマルチプレクサに戻り、結果として、図３Ｂに関連して上述されたように、１ビット記憶素子が開いた状態にある際に検出されるべき高レベル信号ではなく、単線式マルチプレクサによって低レベル信号３５６が出力される。

上述の単線式マルチプレクサの具現化形態に関連する第３の問題は、水平ナノワイヤを単線式マルチプレクサに相互接続するダイオードのようなナノワイヤ接合部の電気的特性を、単線式マルチプレクサ、及びナノワイヤクロスバーメモリの他の電子部品の電気的特性に対して注意深くバランスをとる必要があることである。例えば、水平ナノワイヤを単線式マルチプレクサに相互接続するダイオードのようなナノワイヤ接合部は、第１のデマルチプレクサによって水平ナノワイヤに加えられる信号によって順方向にバイアスをかけられる必要があるが、信号が加えられない場合には、順方向にバイアスをかけられるべきではなく、即ち低抵抗状態になるべきではない。ダイオードのようなナノワイヤ接合部の特性と単線式マルチプレクサの特性とをマッチングさせることは困難である場合がある。

図４Ａ〜図４Ｅは、本発明の一実施形態を表す、ナノワイヤクロスバーメモリ内の選択された１ビット記憶素子を対象にする読出し動作を容易にするのに適した単線式マルチプレクサの一具現化形態を示す。図４Ａ〜図４Ｅは、図３Ａ〜図３Ｄにおいて用いられたのと同じような図示する上での取り決めを用いており、その取り決めは、簡略化のために、繰返し説明されない。本発明の一実施形態を表す、第２の単線式マルチプレクサの具現化形態では、上記で前述された具現化形態のように、ダイオードのようなナノワイヤ接合部を介して、水平ナノワイヤ３１０〜３１５が単線式マルチプレクサ４０２と相互接続されるのではなく、代わりに、スイッチのようなナノワイヤ接合部を通じて相互接続される。図４Ａにおいて、これらスイッチのようなナノワイヤ接合部が、水平ナノワイヤ３１０〜３１５と単線式マルチプレクサ４０２の交差部分にある、白丸４０４のような白丸によって示される。

スイッチのようなダイオード接合部は構成可能である。それらの接合部は、水平ナノワイヤを通じて第１のリセット信号を加え、且つ単線式マルチプレクサを通じて第２のリセット信号を加えることによって開かれることができ、水平ナノワイヤに第１のセット信号を加え、且つ単線式マルチプレクサに第２のセット信号を加えることによって閉じられ得る。リセット信号及びセット信号の符号及び大きさは、スイッチのようなナノワイヤ接合部の特定の化学的特性及び物理的特性に応じて異なることができる。例えば、場合によっては、第１のリセット信号は、ナノワイヤに印加される相対的に大きな正の電圧を構成することができ、第２のリセット信号は、単線式マルチプレクサ４０２に印加される相対的に大きな負の電圧を構成することができる。この場合、相対する第１及び第２のセット信号は同様の大きさを有するが、逆の極性を有することができる。

図４Ｂ〜図４Ｅは、ナノワイヤクロスバーメモリ内の選択された１ビット記憶素子の内容を読み出すために用いられる３サイクル読出し動作を示す。図４Ｂ〜図４Ｅに関連して説明される例では、１ビット記憶素子３１６の内容が読み出される。図４Ｂに示されるように、第１のステップでは、図４Ｂにおいて記号「Ｒ」によって示される第１のリセット信号（例えば、記号４０６）が、全ての水平ナノワイヤ３１０〜３１５に加えられ、第２のリセット信号４０８が、単線式マルチプレクサ４０２に加えられる。次に、図４Ｃに示される第２のステップでは、第１のデマルチプレクサ３１８によって水平ナノワイヤ３１１に第１のセット信号が加えられ、単線式マルチプレクサ４０２に第２のセット信号４１０が加えられる。次いで、図４Ｄ及び図４Ｅに示されるように、図３Ａ〜図３Ｃに関連して前述された、第１及び第２のデマルチプレクサによってナノワイヤに供給される低の弱い電圧信号又は電流信号のパターンが再び加えられ、１ビット記憶素子３１６の内容が読み出される。図４Ｄに示されるように、１ビット記憶素子３１６が開いた状態にある場合に、第１のデマルチプレクサ３１８によってナノワイヤ３１１に加えられる弱い電圧信号又は電流信号は、閉じたスイッチのようなダイオード４０４を通じて、単線式マルチプレクサ４０２まで流れる。その信号は、単線式マルチプレクサ４０４と相互接続された増幅器４１０によって増幅され、高レベル信号４１２が出力される。残りのスイッチのようなナノワイヤ接合部４０３及び４０５〜４０８は開いており、残りの水平ナノワイヤ３１０及び３１２〜３１５と単線式マルチプレクサ４０２との間では、いずれの方向にも電流は流れることができない。かくして、上述された、ナノワイヤと単線式マルチプレクサとの間にあるダイオードのようなナノワイヤ接合部に関連した問題は回避される。逆に、図４Ｅに示されるように、１ビット記憶素子３１６が閉じた状態にある場合、第１のデマルチプレクサ３１８によって水平ナノワイヤ３１１に加えられる弱い電圧信号又は電流信号は、その時点で低い抵抗状態にあるナノワイヤ接合部３１６を通じて、単線式マルチプレクサではなく、第２のデマルチプレクサ３２０まで流れ、結果として、単線式マルチプレクサによって低レベル信号４１４が出力される。残りの水平ナノワイヤ３１０及び３１２〜３１５を単線式マルチプレクサ４０２に相互接続するスイッチのようなダイオードは開いており、水平ナノワイヤ３１０及び３１２〜３１５を通って第１のデマルチプレクサ３１８までの意図していない任意の電流の逆流が防止される。

本発明は特定の実施形態に関して説明されてきたが、本発明は、これらの実施形態に限定されることは意図されていない。本発明の思想の範囲内にある変更が、当業者には明らかであろう。例えば、スイッチのようなナノワイヤ接合部を製造して、ナノワイヤクロスバー内の平行なナノワイヤの１つの面のナノワイヤを単線式マルチプレクサに相互接続するために、多数の異なる技術及び材料のいずれかを用いることができる。別の例として、単線式マルチプレクサを用いて、メモリを含む、ナノワイヤクロスバーによって実現される任意の数のデバイスから情報を取り出すことができる。スイッチのようなナノワイヤ接合部の具現化形態に応じて、代替の実施形態では、異なる読出しサイクルのシーケンスが使用され得る。さらなる実施形態では、マルチプレクサワイヤは、他のナノスケール、サブマイクロスケール又はマイクロスケールの部品と相互接続されるナノワイヤとすることもできる。

上記の説明では、本発明の完全な理解を提供するために、説明の目的上、特定の用語が使用された。しかしながら、本発明を実施するために、特定の細部が必要とされないことは、当業者には明らかであろう。本発明の具体的な実施形態の上記の説明は、例示及び説明のために提示される。それらの説明は、本発明を網羅的にすること、又は本発明を開示されたそのものずばりの形態に限定することは意図されていない。上記の教示に鑑みて、多数の修正及び変形が可能であることは明らかである。それらの実施形態は、本発明の原理及びその実用的な応用形態を最もわかりやすく説明し、それにより当業者が、本発明及び種々の実施形態を、企図された特定の用途に適するように種々の修正を加えて最大限に利用できるようにするために図示及び説明される。本発明の範囲は、添付の特許請求の範囲及びそれらの等価物によって規定されることが意図されている。

例示的なナノワイヤクロスバーを示す図である。ナノワイヤクロスバーメモリの個々の１ビット記憶素子がマイクロスケール又はサブマイクロスケールのアドレス線を介して一意にアクセスされることを可能にするために、ナノスケール／マイクロスケールのデマルチプレクサと一体化されたナノワイヤクロスバーメモリを示す図である。第１の電子マルチプレクサ手段、その電子マルチプレクサ手段を利用する読出し動作、並びに電子マルチプレクサ手段の欠陥及び不利な点を示す図である。第１の電子マルチプレクサ手段、その電子マルチプレクサ手段を利用する読出し動作、並びに電子マルチプレクサ手段の欠陥及び不利な点を示す図である。第１の電子マルチプレクサ手段、その電子マルチプレクサ手段を利用する読出し動作、並びに電子マルチプレクサ手段の欠陥及び不利な点を示す図である。第１の電子マルチプレクサ手段、その電子マルチプレクサ手段を利用する読出し動作、並びに電子マルチプレクサ手段の欠陥及び不利な点を示す図である。本発明の一実施形態を表す、ナノワイヤクロスバーメモリ内の選択された１ビット記憶素子を対象にする読出し動作を容易にするのに適した単線式マルチプレクサの一具現化形態を示す図である。本発明の一実施形態を表す、ナノワイヤクロスバーメモリ内の選択された１ビット記憶素子を対象にする読出し動作を容易にするのに適した単線式マルチプレクサの一具現化形態を示す図である。本発明の一実施形態を表す、ナノワイヤクロスバーメモリ内の選択された１ビット記憶素子を対象にする読出し動作を容易にするのに適した単線式マルチプレクサの一具現化形態を示す図である。本発明の一実施形態を表す、ナノワイヤクロスバーメモリ内の選択された１ビット記憶素子を対象にする読出し動作を容易にするのに適した単線式マルチプレクサの一具現化形態を示す図である。本発明の一実施形態を表す、ナノワイヤクロスバーメモリ内の選択された１ビット記憶素子を対象にする読出し動作を容易にするのに適した単線式マルチプレクサの一具現化形態を示す図である。

Claims

ナノワイヤクロスバーのためのマルチプレクサインターフェースであって、
マルチプレクサワイヤ（402）と、
第１の組の平行ナノワイヤ（304〜309）、及びナノワイヤ接合部によって前記第１の組の平行ナノワイヤ（304〜309）のそれぞれに相互接続された第２の組の平行ナノワイヤ（310〜315）を有するナノワイヤクロスバー（302）と、
ナノワイヤ接合部スイッチ（403〜408）であって、各スイッチが、前記ナノワイヤクロスバーにおける前記第１又は第２の組の平行ナノワイヤからの１つのナノワイヤ（311）を前記マルチプレクサワイヤ（402）と相互接続する、ナノワイヤ接合部スイッチ（403〜408）とを含み、
前記ナノワイヤ接合部スイッチ（403〜408）がそれぞれ、前記第１又は第２の組の平行ナノワイヤの中で前記ナノワイヤ接合部スイッチ（403〜408）において前記マルチプレクサワイヤ（402）と交差するナノワイヤに第１のリセット信号を加え、同時に前記マルチプレクサワイヤ（402）に第２のリセット信号を加えることによって、開いた状態にされることができ、
前記ナノワイヤ接合部スイッチ（404）がそれぞれ、前記第１又は第２の組の平行ナノワイヤの中で前記ナノワイヤ接合部スイッチ（403〜408）において前記マルチプレクサワイヤ（402）と交差するナノワイヤに第１のセット信号を加え、同時に前記マルチプレクサワイヤに第２のセット信号を加えることによって、閉じた状態にされることができる、
ナノワイヤクロスバーのためのマルチプレクサインターフェース。
前記マルチプレクサワイヤ（402）が、出力信号を生成する増幅器（410）に接続される、請求項１に記載のマルチプレクサインターフェース。
前記ナノワイヤクロスバー（302）内の選択されたナノワイヤ接合部（316）の現在の状態は、
前記ナノワイヤ接合部スイッチ（403〜408）を通じて前記マルチプレクサワイヤ（402）と相互接続された前記第１又は前記第２の組の平行ナノワイヤのそれぞれに前記第１のリセット信号を加え、及び前記マルチプレクサワイヤ（402）に前記第２のリセット信号を加え、
前記マルチプレクサワイヤ（402）及び前記選択されたナノワイヤ接合部（316）の両方と相互接続されたナノワイヤ（311）に前記第１のセット信号を加え、及び前記マルチプレクサワイヤ（402）に前記第２のセット信号を加え、
前記マルチプレクサワイヤ（402）及び前記選択されたナノワイヤ接合部（316）の両方と相互接続された前記ナノワイヤ（311）に弱い信号を加え、前記マルチプレクサワイヤと相互接続された前記ナノワイヤクロスバーの残りの全てのナノワイヤを低レベル状態に保持し、前記選択されたナノワイヤ接合部と相互接続されるけれども、前記マルチプレクサワイヤと相互接続されないナノワイヤを低レベル状態に保持し、前記マルチプレクサワイヤと相互接続されない残りのナノワイヤに弱い信号を加えることによって判定され得る、請求項１又は２に記載のマルチプレクサインターフェース。
電圧信号又は電流信号のうちの一方が前記ナノワイヤ（304〜315）及び前記マルチプレクサワイヤ（402）に加えられて、前記選択されたナノワイヤ接合部（316）の現在の状態が判定される、請求項３に記載のマルチプレクサインターフェース。
前記ナノワイヤクロスバー（302）内の前記ナノワイヤを相互接続する前記ナノワイヤ接合部が、ナノワイヤダイオード接合部スイッチであり、
前記ナノワイヤクロスバー（302）がメモリであり、前記ナノワイヤクロスバー（302）内の前記ナノワイヤ（304〜315）を相互接続する前記ナノワイヤ接合部の物理状態によって情報が格納される、請求項１〜４の何れかに記載のマルチプレクサインターフェース。
前記マルチプレクサワイヤ（402）がサブマイクロスケールの信号線、又はそれよりも大きな信号線である、請求項１〜５の何れかに記載のマルチプレクサインターフェース。
第１の組の平行ナノワイヤ（304〜309）、及びナノワイヤ接合部を通じて前記第１の組の平行ナノワイヤ（304〜309）のそれぞれに相互接続された第２の組の平行ナノワイヤ（310〜315）を有するナノワイヤクロスバー（302）において、選択されたナノワイヤ接合部（316）の現在の状態を判定するための方法であって、
ナノワイヤ接合部スイッチ（403〜408）を通じて、前記ナノワイヤクロスバー（302）における前記第１又は前記第２の組の平行ナノワイヤをマルチプレクサワイヤ（402）にそれぞれ相互接続し、
前記ナノワイヤ接合部スイッチ（403〜408）を通じて前記マルチプレクサワイヤ（402）と相互接続された前記第１又は前記第２の組の平行ナノワイヤのそれぞれに第１のリセット信号を加え、及び前記マルチプレクサワイヤ（402）に第２のリセット信号を加え、
前記マルチプレクサワイヤ（402）及び前記選択されたナノワイヤ接合部（316）の両方と相互接続されたナノワイヤ（311）に第１のセット信号を加え、及び前記マルチプレクサワイヤ（402）に第２のセット信号を加え、
前記マルチプレクサワイヤ（402）及び前記選択されたナノワイヤ接合部（316）の両方と相互接続された前記ナノワイヤ（311）に弱い信号を加え、前記マルチプレクサワイヤと相互接続された前記ナノワイヤクロスバーの残りの全てのナノワイヤを低レベル状態に保持し、前記選択されたナノワイヤ接合部（316）と相互接続されるけれども、前記マルチプレクサワイヤ（402）と相互接続されないナノワイヤを低レベル状態に保持し、前記マルチプレクサワイヤ（402）と相互接続されない残りのナノワイヤに弱い信号を加え、
前記マルチプレクサワイヤ（402）から出力される信号（412、414）によって、前記選択されたナノワイヤ接合部（316）の前記現在の状態を判定することを含む、方法。
電圧信号又は電流信号のうちの一方が前記ナノワイヤ（304〜315）及び前記マルチプレクサワイヤ（402）に加えられて、前記選択されたナノワイヤ接合部（316）の現在の状態が判定され、
前記ナノワイヤクロスバー内の前記ナノワイヤを相互接続する前記ナノワイヤ接合部が、ダイオードのナノワイヤ接合部であり、
前記マルチプレクサワイヤ（402）がサブマイクロスケールの信号線、又はそれよりも大きな信号線である、請求項７に記載の方法。
第１の組の平行ナノワイヤと、ナノワイヤ接合部によって前記第１の組の平行ナノワイヤのそれぞれに相互接続された第２の組の平行ナノワイヤとを有するナノワイヤクロスバー、及びマルチプレクサワイヤのためにナノワイヤ接合部スイッチを構成するための方法であって、前記第１の組の平行ナノワイヤのそれぞれが、前記ナノワイヤ接合部スイッチの１つを通じて前記マルチプレクサワイヤに相互接続されているものにおいて、
前記第１の組の平行ナノワイヤのナノワイヤに第１のリセット信号を加え、同時に前記マルチプレクサワイヤに第２のリセット信号を加えて、前記ナノワイヤと前記マルチプレクサワイヤとの間で相互接続する前記ナノワイヤ接合部スイッチが開いた状態にされ、
前記第１の組の平行ナノワイヤのナノワイヤに第１のセット信号を加え、同時に前記マルチプレクサワイヤに第２のセット信号を加えて、前記ナノワイヤと前記マルチプレクサワイヤとの間で相互接続する前記ナノワイヤ接合部スイッチが閉じた状態にされることを含む、方法。