JP4765854B2 - Current addition type high resolution D / A converter - Google Patents
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Description
本発明は、電流加算型高分解能D/Aコンバータに関し、特に高速スイッチングを必要とするレーザダイオード駆動等に用いて好適である。 The present invention relates to a current addition type high resolution D / A converter, and is particularly suitable for use in driving a laser diode that requires high speed switching.
従来より、デジタル信号をアナログ信号に変換する電流加算型D/Aコンバータが、例えば特許文献1で提案されている。具体的に、特許文献1では、複数の電流セル(256個)と、バイアス回路と、入力端子より入力されるデジタル信号をデコードするデコーダと、電流変換用抵抗と、電流/電圧変換抵抗と、を有する8bit電流加算型D/Aコンバータが提案されている。
Conventionally, a current addition type D / A converter for converting a digital signal into an analog signal has been proposed in
このうち、各電流セルは、電流を供給する電流源トランジスタと、その電流を電流/電圧変換抵抗に流入させるか、あるいはグランドに捨てるかをスイッチングすると共に差動対をなすスイッチングPMOSトランジスタと、を備えて構成されている。当該PMOSトランジスタはグランドコモンになっており、各PMOSトランジスタはデコーダによりそれぞれオン/オフ制御される。なお、トランジスタの選択はグランドコモンという設計上、Pチャネル型のものが用いられている。 Among these, each current cell includes a current source transistor that supplies a current, and a switching PMOS transistor that switches whether the current flows into the current / voltage conversion resistor or is discarded to the ground and forms a differential pair. It is prepared for. The PMOS transistor is a ground common, and each PMOS transistor is on / off controlled by a decoder. Note that a P-channel transistor is used for the selection of the transistor because of the design of ground common.
また、バイアス回路は、基準電圧を増幅して電流変換用抵抗に入力するものである。この電流変換用抵抗を流れる電流は、バイアス回路に備えられたトランジスタと電流セルに備えられたトランジスタとによって構成されるカレントミラー回路によって折り返されることで各電流セルに入力される。そして、カレントミラー回路によって電流セルに入力された電流は、上記スイッチングPMOSトランジスタによって電流/電圧変換抵抗またはグランドに出力される。 The bias circuit amplifies the reference voltage and inputs it to the current conversion resistor. The current flowing through the current conversion resistor is input to each current cell by being turned back by a current mirror circuit including a transistor provided in the bias circuit and a transistor provided in the current cell. The current input to the current cell by the current mirror circuit is output to the current / voltage conversion resistor or the ground by the switching PMOS transistor.
そして、各電流セルから電流が電流/電圧変換抵抗にそれぞれ流れ込み、それらの電流の合計値と電流/電圧変換抵抗の抵抗値との積によって得られた電圧値が電流加算型D/Aコンバータの出力として出力される。 The current flows from each current cell into the current / voltage conversion resistor, and the voltage value obtained by the product of the total value of these currents and the resistance value of the current / voltage conversion resistor is the current addition type D / A converter. Output as output.
上記のような電流加算型D/Aコンバータでは、電流セルを256個備えることで、8bitのデジタル信号をアナログ信号に変換することができるようになっている。
しかしながら、上記従来の技術では、電流セルにおいて電流を電流/電圧変換抵抗に流入させるか、あるいはグランドに捨てるかをスイッチングPMOSトランジスタでスイッチングしている。PMOSトランジスタの応答性は一般的に低いため、上記電流加算型D/Aコンバータを例えば高倍速のDVDレコーダ等において高速応答を必要とするレーザダイオードの駆動LSIとして用いることができない。 However, in the above conventional technique, switching is performed by a switching PMOS transistor in the current cell whether the current flows into the current / voltage conversion resistor or is discarded to the ground. Since the responsiveness of the PMOS transistor is generally low, the current addition type D / A converter cannot be used as a laser diode drive LSI that requires a high-speed response in, for example, a high-speed DVD recorder.
また、上記従来の技術では、最大8bitのデータを取り扱っているように、分解能が低く、8bitを超えるデータを取り扱うことができない。そこで、8bitを超えるデータ量を取り扱うようにするため、電流セルの数を拡大することが考えられる。しかし、電流セルの数の増加に伴い、各電流セルの相対ばらつきも増加してしまう。例えば10bitの場合、電流セルが1024個必要になる。このような電流セルの数の増加に伴い、各電流セルをそれぞれ精度良く制御することも困難になる。 Further, in the above conventional technique, as the maximum 8 bits data is handled, the resolution is low and the data exceeding 8 bits cannot be handled. Therefore, it is conceivable to increase the number of current cells in order to handle a data amount exceeding 8 bits. However, as the number of current cells increases, the relative variation of each current cell also increases. For example, in the case of 10 bits, 1024 current cells are required. As the number of current cells increases, it becomes difficult to control each current cell with high accuracy.
さらに、デコーダのロジックは、各電流セルに対応させるため256個必要になっている。これにより、D/A変換器のチップサイズが大きくなってしまい、ひいてはコストアップになってしまう。なお、上記のように、取り扱うデータ量を増やすことは、電流セルおよびそれに対応したデコーダのロジックも増やさなければならず、チップサイズが拡大してしまうという問題も生じる。 Further, 256 decoder logics are required to correspond to each current cell. This increases the chip size of the D / A converter, which in turn increases the cost. As described above, increasing the amount of data to be handled requires an increase in the number of current cells and the corresponding logic of the decoder, resulting in a problem that the chip size increases.
本発明は、上記点に鑑み、D/A変換の高速化、高分解能化、そしてチップサイズの低減を図ることができる電流加算型高分解能D/Aコンバータを提供することを目的とする。 An object of the present invention is to provide a current addition type high resolution D / A converter capable of achieving high speed D / A conversion, high resolution, and chip size reduction.
上記目的を達成するため、本発明は、電流加算型高分解能D/Aコンバータとして、Nch型のトランジスタ(31〜37)を複数備え、当該各トランジスタで構成される定電流カレントミラー回路を複数有し、増幅部(10)により変換された電流を入力用カレントミラー回路部(20)を介して入力すると共に、定電流カレントミラー回路にて折り返す定電流カレントミラー回路部(30)と、Nch型のトランジスタ(61a、61b〜68a、68b)で構成される差動対トランジスタを複数備え、差動対トランジスタを構成するうちの一方にデコーダ(40)の出力を入力し、他方に前記デコーダの反転出力を入力することで、定電流カレントミラー回路部(30)から入力される電流を電源から引くか、または出力するかをスイッチングするスイッチング部(60)と、出力用カレントミラー回路を複数備え、スイッチング部から入力される電流を出力用カレントミラー回路にて折り返し、各出力用カレントミラー回路の出力の合算を外部に出力する出力用カレントミラー回路部(70)と、を備えた構成とする。 In order to achieve the above object, the present invention is provided with a plurality of Nch type transistors (31 to 37) as a current addition type high resolution D / A converter, and a plurality of constant current current mirror circuits each including the transistors. The current converted by the amplifier unit (10) is input via the input current mirror circuit unit (20), and the constant current current mirror circuit unit (30) is turned back by the constant current current mirror circuit. The transistors (61a, 61b to 68a, 68b) are provided with a plurality of differential pair transistors, and the output of the decoder (40) is input to one of the differential pair transistors and the other is the inversion of the decoder. By inputting the output, it is possible to switch whether the current input from the constant current current mirror circuit section (30) is drawn from the power supply or output. A switching unit (60) that performs switching and a plurality of output current mirror circuits are provided. The current input from the switching unit is folded back by the output current mirror circuit, and the sum of the outputs of the output current mirror circuits is output to the outside. And an output current mirror circuit section (70).
ここで、定電流カレントミラー回路部、スイッチング部、出力用カレントミラー回路部には、bitの順位に対応した定電流カレントミラー回路、差動対トランジスタ、出力用カレントミラー回路がそれぞれ設けられ、これら定電流カレントミラー回路、差動対トランジスタ、出力用カレントミラー回路を構成する各トランジスタのゲート構造が統一されていると共に、それぞれがbitの順位に応じたトランジスタの数で構成されることで各定電流カレントミラー回路、各差動対トランジスタ、各出力用カレントミラー回路がbitの順位に応じて重み付けされている。 Here, the constant current current mirror circuit section, the switching section, and the output current mirror circuit section are each provided with a constant current current mirror circuit, a differential pair transistor, and an output current mirror circuit corresponding to the order of bits. The gate structure of each transistor constituting the constant current current mirror circuit, differential pair transistor, and output current mirror circuit is unified, and each constant is configured by the number of transistors according to the bit order. The current current mirror circuit, each differential pair transistor, and each output current mirror circuit are weighted according to the order of bits.
なお、bitの順位とは、データが複数のbitで構成される場合、「0bit目」や「4bit目」を示す。 The bit order indicates “0th bit” or “4th bit” when the data is composed of a plurality of bits.
さらに、定電流カレントミラー回路部、スイッチング部、出力用カレントミラー回路部は、これらを構成する各トランジスタを一定数でまとめたセルでそれぞれ構成されており、bitの順位に応じて各セルが組み合わされるようになっていることを特徴とする。 Furthermore, the constant current current mirror circuit unit, the switching unit, and the output current mirror circuit unit are each composed of a certain number of cells that constitute the transistors, and the cells are combined according to the order of the bits. It is characterized by being designed.
このように、定電流カレントミラー回路部における定電流カレントミラー回路、スイッチング部における差動対トランジスタを構成する各トランジスタをNch型のもので構成する。これにより、各トランジスタにおける応答速度を高速化することができる。 As described above, each transistor constituting the constant current current mirror circuit in the constant current current mirror circuit unit and the differential pair transistor in the switching unit is configured as an Nch type. Thereby, the response speed in each transistor can be increased.
また、定電流カレントミラー回路部、スイッチング部、出力用カレントミラー回路部それぞれを一定数のトランジスタで構成されるセルにて構成する。このとき、bitの順位を各トランジスタの数で重み付けすることにより、デコーダのロジック数を低減させ、全体として用いるトランジスタの数を低減させることができ、ひいてはD/A変換器をなすチップのサイズを低減させることができる。 Further, each of the constant current current mirror circuit unit, the switching unit, and the output current mirror circuit unit is configured by a cell including a certain number of transistors. At this time, by weighting the bit order by the number of each transistor, the number of logics of the decoder can be reduced, and the number of transistors used as a whole can be reduced. As a result, the size of the chip constituting the D / A converter can be reduced. Can be reduced.
さらに、上記のように各トランジスタをセルでまとめている。すなわち、bitの順位を複数のセルを組み合わせることにより対応させ、個々のセルにおける各トランジスタの相対ばらつきを低減する。これにより、目標微分直線性誤差を例えば±1LSBの範囲に収めることができ、D/A変換器の高分解能を実現することができる。取り扱うデータとしては、例えば10bit以上のデータを扱うことができる。 Further, as described above, the transistors are grouped in cells. That is, the bit order is matched by combining a plurality of cells, and the relative variation of each transistor in each cell is reduced. Thereby, the target differential linearity error can be kept within a range of ± 1 LSB, for example, and a high resolution of the D / A converter can be realized. As data to be handled, for example, data of 10 bits or more can be handled.
また、定電流カレントミラー回路部、スイッチング部、出力用カレントミラー回路部それぞれを、bitの順位が0bit〜4bitの場合、0bit〜4bitに対応した各トランジスタをまとめた1つのセルで構成し、bitの順位が5bitの場合、5bitに対応した各トランジスタが1つのセルで構成し、bitの順位が6bit以降の場合、5bitに対応したセルを複数組み合わせた構成とすることができる。 In addition, each of the constant current current mirror circuit unit, the switching unit, and the output current mirror circuit unit is configured by one cell in which each transistor corresponding to 0 bit to 4 bit is combined when the bit order is 0 bit to 4 bit. When the order of 5 bits is used, each transistor corresponding to 5 bits is configured by one cell, and when the order of bits is 6 bits or more, a plurality of cells corresponding to 5 bits can be combined.
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.
(第1実施形態)
以下、本発明の第1実施形態について図を参照して説明する。本実施形態で示される電流加算型高分解能D/Aコンバータは、例えばDVDレコーダにおいて書き込み等の際に高速スイッチングを必要とするレーザダイオード駆動等に用いられる。本実施形態では、10bitのデータをアナログ信号に変換するものについて説明する。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The current addition type high resolution D / A converter shown in the present embodiment is used for, for example, laser diode driving that requires high-speed switching at the time of writing or the like in a DVD recorder. In the present embodiment, a description will be given of what converts 10-bit data into an analog signal.
図1は、本発明の一実施形態に係る電流加算型高分解能D/Aコンバータの全体回路図である。この図に示されるように、電流加算型高分解能D/Aコンバータは、増幅部10と、入力用カレントミラー回路部20と、定電流カレントミラー回路部30と、デコーダ40と、インバータ部50と、スイッチング部60と、出力用カレントミラー回路部70と、を備えて構成されている。
FIG. 1 is an overall circuit diagram of a current addition type high resolution D / A converter according to an embodiment of the present invention. As shown in this figure, the current addition type high resolution D / A converter includes an
増幅部10は、基準電圧VAを増幅して電流に変換するものであり、非反転入力端子に基準電圧VAが入力されると共に反転入力端子にグランドが入力されるアンプ11と、当該アンプ11の出力がゲートに入力されるトランジスタ12と、トランジスタ12がオンすることで電流が流れる抵抗13と、を備えて構成されている。
The amplifying
入力用カレントミラー回路部20と、上記増幅部10の抵抗13に流れる電流を定電流カレントミラー回路部30に折り返して流すものである。このような入力用カレントミラー回路部20は、カレントミラー回路を構成する2つのトランジスタ21、22と、当該カレントミラー回路にて折り返された電流を定電流カレントミラー回路部30に流すトランジスタ23と、を備えて構成されている。
The current flowing through the input current
定電流カレントミラー回路部30は、入力用カレントミラー回路部20から入力された電流をスイッチング部60に折り返して入力するカレントミラー回路である。このような定電流カレントミラー回路部30は、Nch型のトランジスタであるNMOSトランジスタ31を備え、当該NMOSトランジスタ31と対をなすことで構成される定電流カレントミラー回路を複数有している。
The constant current current
このNMOSトランジスタ31を構成するゲート電極については、ソース領域とドレイン領域との間に形成されるチャネルの方向の長さをLとし、この長さLの方向に垂直な方向の長さをWとしたとき、上記定電流カレントミラー回路部30に備えられた各定電流カレントミラー回路を構成するトランジスタのW値はすべて同じ値になっている。なお、後で説明するスイッチング部60、出力用カレントミラー回路部70に備えられた各トランジスタのW値も定電流カレントミラー回路部30の各トランジスタのW値と同じである。
With respect to the gate electrode constituting the
そして、10bitのデータを取り扱うため、上記bitの順位に応じてW値の比率を調整することにより重み付けする。すなわち、0bit目を1個のトランジスタ32、1bit目を2個のトランジスタ33、2bit目を4個のトランジスタ34、3bit目を8個のトランジスタ35、4bit目を16個のトランジスタ36、5bit目を32個のトランジスタ37、そして6bit目以降を32個のトランジスタ37を複数組み合わせたものとして構成し、各bitの順位に応じた数の定電流カレントミラー回路を構成する。
In order to handle 10-bit data, weighting is performed by adjusting the ratio of the W value according to the order of the bits. That is, the 0 bit is one
なお、本実施形態では、5bitに相当する32個のトランジスタを1つのブロックにまとめたものをセルと呼ぶことにする。また、データの「0bit目」、「1bit目」等をbitの順位と言うこととする。 In the present embodiment, a group of 32 transistors corresponding to 5 bits is referred to as a cell. Further, “0th bit”, “1st bit”, etc. of the data are referred to as a bit order.
例えば図1に示される「×16」は、4bit目のデータを取り扱う部分であり、1個のトランジスタ31と16個のトランジスタによって定電流カレントミラー回路が構成されていることを示している。このような定電流カレントミラー回路部30の各定電流カレントミラー回路にて折り返された電流はそれぞれスイッチング部60に入力される。
For example, “× 16” shown in FIG. 1 is a part that handles the 4th bit data, and shows that a constant current current mirror circuit is constituted by one
このように、6bit目以降の定電流カレントミラー回路を32個のトランジスタ37のセルの数で調整しているのかというと、1セル当たりの出力誤差を小さくするためである。例えば、2進数で0000100000(10進数で32)の場合は32個のトランジスタ37で構成されるセルを1つオンさせることとなる。また、2進数で0001000000(10進数で64)の場合は32個のトランジスタ37で構成されるセルを2つオンさせることとなる。このように32個のトランジスタ37で1セルを構成することで、電流加算型高分解能D/Aコンバータにおいて素子の許容バラツキは、1セルで1/32ばらつくことになるので3.125%のばらつきとなり、目標微分直線性誤差(±1LSB)の保証が可能となる。
Thus, the reason why the constant current mirror circuit after the 6th bit is adjusted by the number of cells of 32
デコーダ40は、外部から入力される符号化されたデータ又は信号を元のデータ又は信号に復号するロジック回路が形成されたものである。このようなデコーダ40は、外部から10bitデータが入力されると、当該データをデコードして上記スイッチング部60の各カレントミラー回路およびインバータ部50に入力する。
The
インバータ部50は、デコーダ40から入力される信号を反転させてスイッチング部60の各差動対トランジスタに入力するものである。したがって、インバータ部50は、スイッチング部60の各差動対トランジスタに対応したインバータ51〜58を備えている。
The
スイッチング部60は、デコーダ40およびインバータ部50から入力される信号に応じて定電流カレントミラー回路部30から入力される電流を電源から流し込むか、または出力用カレントミラー回路部70に入力するかをスイッチングするものである。このスイッチング部60は、上記定電流カレントミラー回路部30、インバータ部50と同様に、各bitの順位に対応した差動対をなす差動対トランジスタを複数備えている。
The switching
具体的に、0bit目については、この0bit目に対応する差動対トランジスタ61a、61bのうちデコーダ40の出力が差動対トランジスタ61aに入力され、デコーダ40の反転出力が差動対トランジスタ61bに入力されることとなる。そして、本実施形態では、デコーダ40の出力に応じて差動対トランジスタ61bがオンになる場合、電流は差動対トランジスタ61bを介して出力用カレントミラー回路部70よりトランジスタ32に流れる。また、デコーダ40の出力に応じて差動対トランジスタ61aがオンになる場合、電流は差動対トランジスタ61aを介して電源よりトランジスタ32に流れる。
Specifically, for the 0th bit, the output of the
また、1bit目の場合では、それぞれ2つずつの差動対トランジスタ62a、62bで差動対が構成されている。同様に、2bit目の場合ではそれぞれ4つずつの差動対トランジスタ63a、63b、3bit目の場合ではそれぞれ8つずつの差動対トランジスタ64a、64bにてそれぞれ差動対が構成され、同様に上位bitも各差動対トランジスタ65a、65b〜68a、68bにて差動対が構成されている。そして、デコーダ40の出力に応じてそれぞれの差動対トランジスタの出力経路が選択される。
In the case of the first bit, each two
出力用カレントミラー回路部70は、スイッチング部60の各差動対トランジスタからの入力をそれぞれカレントミラー回路にて折り返し、各差動対トランジスタの出力の合算を電流加算型高分解能D/Aコンバータの出力として出力するものである。
The output current
このような出力用カレントミラー回路部70は、各bitの順位に対応した出力用カレントミラー回路を複数有しており、当該出力用カレントミラー回路はPch型のトランジスタで構成されている。具体的には、0bit目の場合では、PMOSトランジスタ71a、71bで出力用カレントミラー回路が構成されている。これにより、スイッチング部60のトランジスタ61bから入力された電流は上記トランジスタ71a、71bで折り返されて出力される。
Such an output current
同様に、各上位bitも同様に、PMOSトランジスタ72a、72b〜78a、78bにて出力用カレントミラー回路が構成されている。そして、出力用カレントミラー回路部70の各出力用カレントミラー回路はスイッチング部60の各差動対トランジスタの出力に応じて入力された電流をそれぞれ出力に出力する。
Similarly, each higher order bit similarly forms an output current mirror circuit with
また、出力用カレントミラー回路部70の各PMOSトランジスタ71b〜78bは、N値(整数)の設定によってゲインを調整できる機能も有している。
Each of the
出力用カレントミラー回路部70の出力は、負荷として例えばDVDレコーダのレーザダイオードに入力され、DVDへのデータの書き込みが行われるようになっている。以上が、本実施形態に係る電流加算型高分解能D/Aコンバータの全体回路構成である。
The output of the output current
次に、上記電流加算型高分解能D/Aコンバータの回路レイアウトについて説明する。図2は、上記図1に示される電流加算型高分解能D/Aコンバータの回路レイアウトを示した図である。この図に示されるように、まず、上述のように、定電流カレントミラー回路部30において、32個の各トランジスタはセルごとに配置される。0bit〜4bitに対応する各トランジスタ61a、61b〜65a、65bは、まとめて1つのセル81に納められている。そして、5〜9bitに対応する各トランジスタ66a、66b〜68a、68bは31個のセル82にそれぞれ納められている。つまり、本実施形態では32個のトランジスタがまとめられたセルが一直線上に32個並べられている。
Next, a circuit layout of the current addition type high resolution D / A converter will be described. FIG. 2 is a diagram showing a circuit layout of the current addition type high resolution D / A converter shown in FIG. As shown in the figure, first, as described above, in the constant current current
上述のように、各トランジスタのW値とL値は全て同じ値であり、同じW値とL値の各トランジスタがセル内に4×8の配列で並べられている。また、図2において各トランジスタに書き込まれた数値は、bitの順位に対応したトランジスタを示している。例えば「8」と記入されているものについては、3bitに対応したトランジスタ35を示したものであり、8個のトランジスタ35が並べられている。
As described above, the W value and the L value of each transistor are all the same value, and the transistors having the same W value and L value are arranged in a 4 × 8 array in the cell. In FIG. 2, the numerical value written in each transistor indicates a transistor corresponding to the bit order. For example, what is written as “8” indicates a
また、スイッチング部60および出力用カレントミラー回路部70についても、上記と同様に、各セルに図示しない各トランジスタが配列され、図2に示されるように各セルが並べられた構成となっている。なお、スイッチング部60および出力用カレントミラー回路部70の各セル内に記入された数値は、上記と同様に、bitの順位に対応した値を示してある。
In addition, the switching
各セルについて、各トランジスタを囲むバックゲートの形状・ゲートラインの引き回しなど全て同じ形状であることが好ましい。また、バックゲートはすべてのセルで同じ形状になっていることが好ましい。 Each cell preferably has the same shape, such as the shape of the back gate surrounding each transistor and the routing of the gate line. Moreover, it is preferable that the back gate has the same shape in all the cells.
本実施形態では、並べられた各セルの端にダミーのトランジスタが備えられたダミーセル83を設けている。これは、両端の各セルにおけるトランジスタと内側の各セルのトランジスタとの特性ばらつきを低減させるためである。なお、各セルにおいては積層構造により各トランジスタの各ゲートが接続された状態になっている。
In this embodiment, a
そして、各セルは各配線91(図2において斜線で示した部分)によって接続されていり、配線91の材質として例えばアルミニウムが採用される。本実施形態では、配線91のうちグランドに接続されるものを太くしている。これは、グランドに電流を流しやすくするためであり、各セルとグランドとの距離を小さくすることで、各セルの応答速度に差を生じさせないようにするためである。
And each cell is connected by each wiring 91 (part shown with the oblique line in FIG. 2), and aluminum is employ | adopted as a material of the
また、図2に示されるように、0bit〜4bitに対応するトランジスタ61a、61b〜65a、65bが備えられたセル81は各セルが並べられた中央に配置されている。そして、入力用カレントミラー回路部20から出力された電流が、当該セル中のトランジスタ31に入力されるように配線92が形成されている。配線92については、入力用カレントミラー回路部20から先ずトランジスタ31につないだ後、トランジスタ31の根元から他のトランジスタ32〜37につなげなければならない。さらに、定電流カレントミラー回路部30の各カレントミラー回路の基準となるトトランジスタ31をセル内の中央部に配置させることで、定電流カレントミラー回路部30を構成する各トランジスタ(各セル)の応答性に差を生じさせないようにする。
In addition, as shown in FIG. 2, a
本実施形態では、出力までの配線91をできるだけ太く直線上に形成している。これは、各セルの応答速度に差を生じさせないようにするためである。また、出力(OUT)に接続される配線91のうち、並べられた各セルの両端側に接続される配線91の形状を直角形状にせずに、斜め45°に折り曲げた形状としている。これは、中央から離れた場所のセルに接続された配線91の電流の流れを妨げないようにするためである。これにより、D/A変換器の高速応答を実現できる。
In this embodiment, the
なお、インバータ部50やデコーダ40、増幅部10等は、図2に示されるように各セルに隣接する部分に配置され、各々が積層配線により接続された状態になっている。以上が、図1に示されるD/A変換器の回路レイアウトである。
As shown in FIG. 2, the
上記構成およびレイアウトを有する電流加算型高分解能D/Aコンバータの作動について説明する。図1に示されるように、基準電圧VAが増幅部10にて増幅されると共に、電流に変換される。変換された電流は、入力用カレントミラー回路部20を介して定電流カレントミラー回路部30のトトランジスタ31に入力される。
The operation of the current addition type high resolution D / A converter having the above configuration and layout will be described. As shown in FIG. 1, the reference voltage VA is amplified by the amplifying
また、外部からデコーダ40に10bitデータが入力され、デコードされてスイッチング部60およびインバータ部50に入力される。これにより、データの内容に応じてスイッチング部60の各差動対のオン/オフが制御され、定電流カレントミラー回路部30の各カレントミラー回路の出力がグランドまたは出力用カレントミラー回路部70に入力される。
Further, 10-bit data is input from the outside to the
ここで、非直線性誤差(INL)を向上させるため、定電流カレントミラー回路部30を構成する各セルに対するスイッチング順を内→外→内の順にすることが好ましい。すなわち、図2下部の表100に示される数値の順にスイッチングする。なお、0bit〜4bitに係るセル81を最初にオンすることになり、以下、表100に示される数値の順にスイッチングしていくこととなる。
Here, in order to improve the non-linearity error (INL), it is preferable to set the switching order for each cell constituting the constant current current
この後、出力用カレントミラー回路部70にて、スイッチング部60のカレントミラー回路から入力された電流が折り返されて合算され、外部に出力される。こうしてD/A変換が実行される。
Thereafter, in the output current
以上説明したように、本実施形態では、まず、定電流カレントミラー回路部30およびスイッチング部60にNch型のトランジスタを採用していることが特徴となっている。これにより、入力用カレントミラー回路部20から入力される電流に対する出力の高速化を図ることができる。
As described above, the present embodiment is characterized in that Nch type transistors are first adopted for the constant current current
また、定電流カレントミラー回路部30、スイッチング部60、出力用カレントミラー回路部70それぞれにおいて、0bit〜4bitに対応する各トランジスタを1つのセルにまとめ、5bitに対応するトランジスタ32個を1つのセルにまとめると共に、6bit目以降については上記セルを複数組み合わせることが特徴となっている。これにより、1つのセルに生じる微分直線性誤差を抑制することができ、各トランジスタの相対バラツキを低減することができる。したがって、目標微分直線性誤差を±1LSBの範囲内に納めることができる。これに伴い、取り扱うデータを大きくすることができ、10bitを超える高分解能を実現することができる。
Also, in each of the constant current current
さらに、デジタルデータのbitの順位をトランジスタの数で重み付けすることが特徴となっている。これにより、定電流カレントミラー回路部30、スイッチング部60、出力用カレントミラー回路部70を構成するトランジスタの数を低減することができ、ひいてはD/A変換器のチップサイズを低減することができる。
Further, the bit order of digital data is weighted by the number of transistors. As a result, the number of transistors constituting the constant current current
また、本実施形態では、D/A変換器の回路レイアウトによって高速応答を実現することが特徴となっている。すなわち、定電流カレントミラー回路部30、スイッチング部60、出力用カレントミラー回路部70の各トランジスタを32のセルとしてまとめ、定電流カレントミラー回路部30を構成する各セルをグランドに接続する配線91を太くしている。これにより、グランドに電流を流しやすくし、各セルとグランドとの距離に応じた各セルの応答速度のずれを生じさせないようにすることができる。
Further, the present embodiment is characterized in that high-speed response is realized by the circuit layout of the D / A converter. That is, the transistors of the constant current current
さらに、出力用カレントミラー回路部70を構成する各セルの出力を外部に出力するように形成された配線91においては、出力用カレントミラー回路部70を構成すると共に図2に示されるように並べられた各セルのうち中央から離れた場所に位置するセルから引き伸ばす配線91の形状については、直角部分を作らないようにし、配線91を折り曲げた形状としている。これにより、電流の流れをスムーズにし、各セルの応答速度に差が生じないようにすることができる。
Furthermore, in the
(第2実施形態)
本実施形態では、第1実施形態と異なる部分についてのみ説明する。上記第1実施形態では、0bit〜4bitに対応する出力用カレントミラー回路部70のセルは、32個のPMOSトランジスタ71a、71b〜74a、74bを用いて構成されていたが、本実施形態では1つのカレントミラー回路にまとめてしまうことが特徴になっている。
(Second Embodiment)
In the present embodiment, only different parts from the first embodiment will be described. In the first embodiment, the cell of the output current
図3は、本実施形態に係る電流加算型高分解能D/Aコンバータにおいて0bit〜4bitに対応するスイッチング部60および出力用カレントミラー回路部70の回路を示した図である。この図に示されるように、×1(0bit目)〜×16(4bit目)に対応する定電流カレントミラー回路部30の出力を出力用カレントミラー回路部70において×32とする1つにまとめたPMOSトランジスタ79a、79bによるカレントミラー回路とすることができる。これにより、出力用カレントミラー回路部70において0bit〜4bitに対応する各トランジスタに対する各配線をまとめることができ、各トランジスタの応答の誤差をなくすことができる。このように、出力用カレントミラー回路部70において0bit〜4bitに対応するカレントミラー回路を1つにまとめてしまっても構わない。
FIG. 3 is a diagram illustrating a circuit of the switching
(他の実施形態)
上記各実施形態では、10bitデータを取り扱う場合について説明したが、さらに高分解能である12bit以上を取り扱うこともできる。この場合、32個のトランジスタで構成されるセルの数をbit数に応じて増やせばよい。なお、デコーダ40やインバータ部50、スイッチング部60等も12bitに対応させれば良い。
(Other embodiments)
In each of the above embodiments, the case of handling 10-bit data has been described, but it is also possible to handle 12-bit or higher, which is a higher resolution. In this case, the number of cells composed of 32 transistors may be increased according to the number of bits. Note that the
また、上記各実施形態では、セル内においてトランジスタの配列を4×8としているが、例えば2×16という配列にしても構わない。 In each of the above embodiments, the arrangement of the transistors in the cell is 4 × 8, but may be an arrangement of 2 × 16, for example.
上記各実施形態では、負荷としてレーザダイオードを採用しているが、他の負荷にD/A変換した信号を入力させるような使用をしても構わない。 In each of the above embodiments, a laser diode is used as a load. However, it may be used such that a D / A converted signal is input to another load.
10…増幅部、20…入力用カレントミラー回路部、30…定電流カレントミラー回路部、40…デコーダ、60…スイッチング部、70…出力用カレントミラー回路部。
DESCRIPTION OF
Claims (2)
Nch型のトランジスタ(31〜37)を複数備え、当該各トランジスタで構成される定電流カレントミラー回路を複数有し、前記増幅部により変換された電流を入力用カレントミラー回路部(20)を介して入力すると共に、前記定電流カレントミラー回路にて折り返す定電流カレントミラー回路部(30)と、
Nch型のトランジスタ(61a、61b〜68a、68b)で構成される差動対トランジスタを複数備え、前記差動対トランジスタを構成するうちの一方にデコーダ(40)の出力を入力し、他方に前記デコーダの反転出力を入力することで、前記定電流カレントミラー回路部の前記各定電流カレントミラー回路から入力される電流をグランドに流すか、または出力するかをスイッチングするスイッチング部(60)と、
Pch型のトランジスタ(71a、71b〜78a、78b)を複数備えると共に、当該各トランジスタで構成される出力用カレントミラー回路を複数備え、前記スイッチング部から入力される電流を前記各出力用カレントミラー回路にて折り返し、前記各出力用カレントミラー回路の出力の合算を外部に出力する出力用カレントミラー回路部(70)と、を備えており、
前記定電流カレントミラー回路部、前記スイッチング部、前記出力用カレントミラー回路部には、bitの順位に対応した前記定電流カレントミラー回路、前記差動対トランジスタ、前記出力用カレントミラー回路がそれぞれ設けられ、これら前記定電流カレントミラー回路、前記差動対トランジスタ、前記出力用カレントミラー回路を構成する前記各トランジスタのゲート構造が統一されていると共に、それぞれがbitの順位に応じたトランジスタの数で構成されることで前記各定電流カレントミラー回路、前記各差動対トランジスタ、前記各出力用カレントミラー回路がbitの順位に応じて重み付けされており、
さらに、前記定電流カレントミラー回路部、前記スイッチング部、前記出力用カレントミラー回路部は、これらを構成する各トランジスタを一定数でまとめたセルでそれぞれ構成されており、bitの順位に応じて前記各セルが組み合わされるようになっていることを特徴とする電流加算型高分解能D/Aコンバータ。 A current addition type high resolution D / A converter that converts the reference voltage (VA) into a current by the amplifying unit (10) and D / A converts a signal input from the outside to the decoder (40) based on the current. There,
A plurality of Nch type transistors (31 to 37) are provided, a plurality of constant current current mirror circuits each including the transistors are provided, and the current converted by the amplifying unit is passed through the input current mirror circuit unit (20). And a constant current current mirror circuit section (30) that is turned back by the constant current current mirror circuit,
A plurality of differential pair transistors composed of Nch type transistors (61a, 61b to 68a, 68b) are provided, and the output of the decoder (40) is input to one of the differential pair transistors, and the other is A switching unit (60) for switching whether a current input from each of the constant current current mirror circuits of the constant current current mirror circuit unit is supplied to ground or output by inputting an inverted output of the decoder;
A plurality of Pch type transistors (71a, 71b to 78a, 78b) are provided, and a plurality of output current mirror circuits composed of the transistors are provided, and a current input from the switching unit is used as the output current mirror circuit. And an output current mirror circuit section (70) for outputting the sum of the outputs of the output current mirror circuits to the outside.
The constant current current mirror circuit unit, the switching unit, and the output current mirror circuit unit are provided with the constant current current mirror circuit, the differential pair transistor, and the output current mirror circuit corresponding to the order of bits, respectively. The gate structure of each of the transistors constituting the constant current current mirror circuit, the differential pair transistor, and the output current mirror circuit is unified, and the number of transistors according to the order of bits. Each constant current mirror circuit, each differential pair transistor, and each output current mirror circuit are weighted according to the order of bits by being configured,
Furthermore, the constant current current mirror circuit unit, the switching unit, and the output current mirror circuit unit are each configured by a cell in which each of the transistors constituting them is gathered in a certain number, and according to the order of bits, A current addition type high resolution D / A converter characterized in that each cell is combined.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006246587A JP4765854B2 (en) | 2006-09-12 | 2006-09-12 | Current addition type high resolution D / A converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006246587A JP4765854B2 (en) | 2006-09-12 | 2006-09-12 | Current addition type high resolution D / A converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008072189A JP2008072189A (en) | 2008-03-27 |
JP4765854B2 true JP4765854B2 (en) | 2011-09-07 |
Family
ID=39293433
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006246587A Expired - Fee Related JP4765854B2 (en) | 2006-09-12 | 2006-09-12 | Current addition type high resolution D / A converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4765854B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023110110A1 (en) * | 2021-12-16 | 2023-06-22 | Telefonaktiebolaget Lm Ericsson (Publ) | Current-steering digital to analog converter |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5832917B2 (en) * | 2012-02-06 | 2015-12-16 | 株式会社メガチップス | Semiconductor integrated circuit and current cell arrangement method |
JP5950647B2 (en) * | 2012-03-22 | 2016-07-13 | エスアイアイ・セミコンダクタ株式会社 | Reference voltage circuit |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6017261B2 (en) * | 1979-07-31 | 1985-05-01 | 日本電気株式会社 | Digital-analog conversion circuit |
JP3039791B2 (en) * | 1990-06-08 | 2000-05-08 | 富士通株式会社 | DA converter |
JP2002009623A (en) * | 2000-06-27 | 2002-01-11 | Nec Corp | Digital/analog conversion circuit |
US7456767B2 (en) * | 2004-03-29 | 2008-11-25 | Rohm Co., Ltd. | D/A converter circuit, organic EL drive circuit, and organic EL display |
-
2006
- 2006-09-12 JP JP2006246587A patent/JP4765854B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023110110A1 (en) * | 2021-12-16 | 2023-06-22 | Telefonaktiebolaget Lm Ericsson (Publ) | Current-steering digital to analog converter |
Also Published As
Publication number | Publication date |
---|---|
JP2008072189A (en) | 2008-03-27 |
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