JP4761691B2

JP4761691B2 - Semiconductor device

Info

Publication number: JP4761691B2
Application number: JP2002183402A
Authority: JP
Inventors: 直樹熊谷; 祐一原田; 信一神保; 巧裕伊倉; 和彦吉田; 龍彦藤平
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-06-24
Filing date: 2002-06-24
Publication date: 2011-08-31
Anticipated expiration: 2022-06-24
Also published as: JP2004031519A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体スイッチングデバイス、特に単位面積当たりのオン抵抗が低い絶縁ゲート型電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）に関する。
【０００２】
【従来の技術】
図８は、従来のスイッチングデバイスの一つであるｎチャネル横型ＭＯＳＦＥＴの断面図である。一点鎖線の左側部分が単位の半導体装置である。なお、以下において、ｎまたはｐを冠した層または領域は、それぞれ電子、正孔を多数キャリアとする層または領域である。また⁺は比較的高濃度であることを意味している。
【０００３】
図８において、ｐ型半導体基板1の表面層にｎウェル領域2が形成され、そのｎウェル領域2の表面に接するｎウェル電極14が設けられている。さらにｎウェル領域2の表面層にｐウェル領域3が形成され、そのｐウェル領域3の表面層にはｎ⁺ソース領域4とｐ⁺コンタクト領域5とが形成されている。ｎ⁺ソース領域4とｐ⁺コンタクト領域5との表面には共通に接触するソース電極10が設けられている。また、ｐウェル領域3の表面層のｎ⁺ソース領域4と離れた部分にｎ⁺ドレイン領域8が形成され、その表面にドレイン電極11が設けられている。このドレイン電極11は通常ｎウェル電極14と同電位に接続される。ｎ⁺ドレイン領域8とｎ⁺ソース領域4との間のｐウェル領域3の表面層にはｎ⁺ドレイン領域8を含むようにｎオフセット領域9が形成されている。
【０００４】
ｎ⁺ソース領域4とｎオフセット領域9に挟まれたｐウェル領域3の表面にはゲート酸化膜6を介してゲート電極7が形成されている。また、ゲート電極7のドレイン側端からｎ⁺ドレイン領域8までの間にはｎ⁺ドレイン領域8側のゲート電極直下の電界を緩和する等の目的でLOCOS酸化膜12が形成されている。更に、ｐ型半導体基板1の裏面には通常ソース電極12と同電位に接続される裏面電極13が形成されている。
【０００５】
図８において、ソース電極10に対しドレイン電極11に正の電圧が印加された状態でゲート電極7にゲート閥値以下の電圧が印加されている場合には、ｐウェル領域3とｎオフセット領域9間のｐｎ接合が逆バイアスされた状態であるため電流は流れない。
一方、ゲート電極7にゲート閥値以上の電圧を印加すると、ゲート電極7直下のｐウェル領域3表面には反転層が形成され、ｎ⁺ドレイン領域8→ｎオフセット領域9→ｐウェル領域3の表面反転層→ｎ⁺ソース領域4の経路で電流が流れ、よく知られたＭＯＳＦＥＴのスイッチング動作を行うことができる。
【０００６】
なお、この様な構造のＭＯＳＦＥＴはｐウエル領域3内のｎオフセット領域9をＭＯＳＦＥＴの主電流の流れるドリフト領域として使用するが、逆バイアス時には空乏化する必要があるため、ドリフト領域の深さを十分にとることが困難である。したがって、数１００V以上の高耐圧の場合はもとより、数１０V以下の比較的低耐圧の場合でも、単位面積あたりの不純物総量を適量にするいわゆるリサーフ（ＲＥＳＵＲＦ）構造を適用することが有効である。すなわちその場合のｎオフセット領域9の単位面積あたりの不純物総量は所謂ＲＥＳＵＲＦ条件１×１０¹²/cm²程度とする。
【０００７】
またｐウェル領域3も十分深く形成できない場合は、ｐウェル領域3−ｎオフセット領域9間と、ｐウェル領域3−ｎウェル領域2間のｐｎ接合から伸びる空乏層によりｎオフセット領域9直下のｐウェル領域3を完全に空乏化する所謂ダブルＲＥＳＵＲＦ条件にすることが有効である。
その場合ｎオフセット領域9直下のｐウェル領域3の不純物総量は２×１０¹²/cm²程度とする。
【０００８】
この様な横造の横型ＭＯＳＦＥＴはｎウェル領域2で基板と電位的に分離することが可能で、ドレイン電極11及びソース電極10の電位に対する自由度が高いため複数のハイサイドＭＯＳＦＥＴ、ローサイドＭＯＳＦＥＴ等を同一チップ内に集積する場合などに有効である。
【０００９】
【発明が解決しようとする課題】
上記の様な横型ＭＯＳＦＥＴは、先に述べた様にドリフト領域の深さを十分にとることが困難であるため、オフセット領域の不純物総量をＲＥＳＵＲＦ条件にするのが良い。
しかしながら、ＲＥＳＵＲＦ構造を適用した場合単位断面積あたりのオフセット領域の不純物総量は耐圧にかかわらずＲＥＳＵＲＦ条件である約１×１０¹²/cm²、例えばオフセット領域の厚さを０．５μmとしたときその不純物濃度は２×１０¹⁶/cm³となり、特に比較的低耐圧の領域で低いオン抵抗を得るには不向きである。
【００１０】
以上の問題に鑑み本発明の目的は、ＲＥＳＵＲＦ構造を適用しつつ、なおかつ低いオン抵抗の得られる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題解決のため本発明の発明者らは、通常の電流経路の他に別の電流経路を設けることを考えた、例えばｎチャネル形ＭＯＳＦＥＴの場合、ｎ⁺ソース領域とｎオフセット領域に挟まれたｐウェル領域表面にゲート電極を形成し、ゲート電極直下のチャネル領域を経由してｎオフセット領域からソース領域に流れる通常の電流経路を形成するとともに、第１導電型半導体層すなわちｎウェル領域とｎ⁺ソース領域に挟まれたｐウェル領域の表面上にも第２のゲート絶縁膜を介して第２のゲート電極を形成し、その第２のゲート電極直下のチャネル領域を経由してｎウェル領域からｎ⁺ソース領域に流れる電流経路を形成するものである。つまり、ｐウェル領域上のｎオフセット領域を流れる電流経路と、ｐウェル領域下のｎウェル領域を流れる電流経路を形成するものである。
【００１２】
具体的には、第１導電型半導体層の上面に選択的に形成された第２導電型ウェル領域と、該第２導電型ウェル領域内に形成された第１と第２の第１導電型ソース領域と、該第１と第２の第１導電型ソース領域と前記第２導電型ウェル領域に電気的に接続されたソース電極と、前記第１の第１導電型ソース領域から離れて第２導電型ウェル領域の表面層に形成された第１導電型オフセット領域と、該第１導電型オフセット領域と前記第１の第１導電型ソース領域とに挟まれた前記第２導電型ウェル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記第１導電型オフセット領域に接して形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に電気的に接続されたドレイン電極とを備え、該第１導電型ドレイン領域が直接または前記第１導電型オフセット領域を介して前記第１導電型半導体層に接するとともに、前記第２の第１導電型ソース領域と前記第１導電型半導体層とに挟まれた前記第２導電型ウェル領域の表面上に第２ゲート絶縁膜を介して形成された第２ゲート電極を備え、第１導電型オフセット領域を第１ドリフト領域とし、前記ゲート電極を有する第１導電型チャネルの横型ＭＯＳＦＥＴと、第１導電型半導体層を第２ドリフト領域とし、前記第２ゲート電極を有する第１導電型チャネルの第２横型ＭＯＳＦＥＴを有し、前記第１ドリフト領域と前記第２ドリフト領域が前記第２導電型ウェル領域によって上下に分離された異なる電流経路であるものとする。
【００１３】
そのようにすれば、第１導電型オフセット領域と第１導電型半導体層との両方をＭＯＳＦＥＴのドリフト領域として利用できるため、オン電圧を増加させないで単位面積あたりの電流密度を増加することができる。なお、ゲート電極と第２ゲート電極とが電気的に接続していてもよい。
【００１４】
また、前記第１の第１導電型ソース領域と前記第２の第１導電型ソース領域とが接続していてもよい。
【００１５】
【００１６】
【００１７】
更に、前記第１導電型オフセット領域の単位面積当たり不純物総量を約１×１０¹²/cm²とし、第２導電型ウェル領域の単位面積当たり不純物総量を約２×１０¹²/cm²とし、第１導電型半導体層の単位面積当たり不純物総量を約２×１０¹²/cm²とする。
これらはいずれもＲＥＳＵＲＦ条件を満たす値であり、空乏層を広げて耐圧をできるだけ高め、かつ低いオン抵抗を得るためである。
【００１８】
第１導電型半導体層が第２導電型ウェル基板上に形成されているか、或いは第１導電型半導体層が絶縁層を介し半導体基板上に形成されていれば、複数の半導体装置を各素子ごとに絶縁することが出来るので、多数の半導体素子を集積できる。
【００１９】
【発明の実施の形態】
以下実施例に基づき図を参照しながら詳しく説明する。なお以下の例はｎチャネル形ＭＯＳＦＥＴとするが、ｐチャネル形ＭＯＳＦＥＴでにも適用できることはいうまでも無い。
［実施例１］
図１は本発明の第１の実施例における横型ＭＯＳＦＥＴの断面図である。
【００２０】
図１において、ｐ型半導体基板1の表面層にｎウェル領域2が形成され、そのｎウェル領域2の表面層に選択的にｐウェル領域3が形成されている。ｐウェル領域3の端部にｎ⁺ドレイン領域8が形成され、その表面にドレイン電極11が設けられている。ｐウェル領域3の表面層のｎ⁺ドレイン領域8から遠い部分に第１、第２ｎ⁺ソース領域4−1、4−2とｐ⁺コンタクト領域5とが形成されている。ｎ⁺ソース領域4−1、4−2とｐ⁺コンタクト領域5との表面には共通に接触するソース電極10が設けられている。ｎ⁺ドレイン領域8と第１ｎ⁺ソース領域4−1との間のｐウェル領域3の表面層にはｎ⁺ドレイン領域8を含むようにｎオフセット領域9が形成されている。第１ｎ⁺ソース領域4−1とｎオフセット領域9間のｐウェル領域3の表面上には第１ゲート絶縁膜6−1を介して第１ゲート電極7−1が設けられ、第２ｎ⁺ソース領域4−2とｎウェル領域2の表面露出部との間のｐウェル領域3の表面上には第２ゲート絶縁膜6−2を介して第２ゲート電極7−2が設けられている。
【００２１】
また、第１ゲート電極7−1のドレイン側端からｎ⁺ドレイン領域8までの間にはｎ⁺ドレイン領域8側のゲート電極直下の電界を緩和する等の目的でLOCOS酸化膜12が形成されている。更に、ｐ型半導体基板1の裏面には通常ソース電極10と同電位に接続される裏面電極13が形成されている。
図８の従来のＭＯＳＦＥＴの断面図と異なるのは二点あり、その一点はｎ⁺ソース領域が二つあり、第１ｎ⁺ソース領域4−1に対しｎオフセット領域9と反対側にも第２ｎ⁺ソース領域4−2が設けられ、ｎウェル領域2の表面露出部表面及びその表面露出部と第２ｎ⁺ソース領域4−2とに挟まれたｐウェル領域3の表面に第２ゲート絶縁膜6−2を介して第２ゲート電極7−2が形成されている点で、もう一点はｐウェル領域3がｎ⁺ドレイン領域8部で終端し、ｎウェル領域2がｎオフセット領域9を介してｎ⁺ドレイン領域8に接続されている点である。
【００２２】
なお、第１、第２ｎ⁺ソース領域4−1、4−2は必ず分離されていなければならないわけではなく、別の断面では接続していても良い。ゲート絶縁膜6−1、6−2、ゲート電極7−1、7−2についても同様である。
このようにすることにより、従来と同じｎ⁺ドレイン領域8→ｎオフセット領域9→ゲート電極7−1直下のｐウェル反転層→ｎ⁺ソース領域4−1の電流経路の他に、新しくｎ⁺ドレイン領域8→ドレイン領域下のｎオフセット領域9−ｐウェル領域3直下のｎウェル領域2→第２ゲート電極7−2直下のｐウェル3反転層→第２ｎ⁺ソース領域4−2の電流経路ができる。そのため、同じオン電圧で多くの電流を流すことができる。
【００２３】
オフセット領域９の単位面積当たり不純物総量を約１×１０ ¹² /cm ² とし、ｐウェル領域３の単位面積当たり不純物総量を約２×１０ ¹² /cm ² とし、ｎウェル領域２の単位面積当たり不純物総量を約２×１０ ¹² /cm ² とする。これらはいずれもＲＥＳＵＲＦ条件を満たす値であり、空乏層を広げて耐圧をできるだけ高め、かつ低いオン抵抗を得るためである。
ＲＥＳＵＲＦ条件に従うとすれば、例えばｎオフセット領域9の不純物濃度は２×１０¹⁶/cm³、深さは０．５μmである。先に述べたようにｎウェル領域2を十分深くできない場合でも、ｐ型半導体基板1とｎウェル領域2の間のｐｎ接合と、ｐウェル領域3とｎウェル領域2間のｐｎ接合から伸びる空乏層がつながり、ｐウェル領域3直下のｎウェル領域2が完全に空乏化する所謂ダブルＲＥＳＵＲＦ条件にすることにより、ｎウェル領域2において、ＲＥＳＵＲＦ条件である単位面積あたり不純物総量１×１０¹²/cm²のｎオフセット領域9に対し２倍の導電率が得られ、ｎオフセット領域9のみをドリフト領域として使用する従来に比べ約３倍の導電率が得られる。
【００２４】
ダブルＲＥＳＵＲＦ条件とすれば例えば、ｐウェル領域3の不純物濃度は２×１０¹⁶/cm³、深さは１．５μm、ｎウェル領域2の不純物濃度は４．４×１０¹⁵/cm³、深さは６．０μmである。
この導電率の増加は、構造が複雑化することに起因するセルピッチの増加を考慮しても優位である。実際に試作した半導体装置では、耐圧６０Vクラスで導電率が約１．５倍に、６００Vクラスで導電率が約２倍になった。すなわち電流容量がそれだけ大きくなったわけである。また、ｎウェル領域2を十分深くできれば、表面付近のｎウェル濃度を増加させないようにし、ｐウエル領域3との接合耐圧を素子耐圧（ソースドレイン間耐圧）より高くすることによりｐウェル領域3直下のｎウェル領域2の不純物総量をさらに増やすことも可能である。この場合はｐ型半導体基板1は必ずしも必要ではない。このことは、本実施例にかぎらず他の実施例においても共通である。
【００２５】
なお、裏面電極13は必ずしも必要ではなく、図示されていないｎウェル領域2が形成されていない個所を設け、ｐ型半導体基板1が表面に露出している場所でコンタクトを取り、ソース電極10と接続しても良い。このことは図８の従来のＭＯＳＦＥＴも含め全ての実施例でも同様である。
［参考例１］
図２は本発明の参考例１における横型ＭＯＳＦＥＴの断面図である。
【００２６】
図２において、ｐ型半導体基板1の表面層にｎウェル領域2が形成され、そのｎウェル領域2の表面層に選択的に第１、第２ｐウェル領域3−1、3−2が形成されている。第２ｐウェル領域3−2の端部にｎ⁺ドレイン領域8が形成され、その表面にドレイン電極11が設けられている。ｎ⁺ドレイン領域8から遠い側の第１ｐウェル領域3−1の表面層にｎ⁺ソース領域4とｐ⁺コンタクト領域5とが形成されている。ｎ⁺ソース領域は二つに分割されている必要は無い。ｎ⁺ソース領域4とｐ⁺コンタクト領域5との表面には共通に接触するソース電極10が設けられている。ｎ⁺ドレイン領域8とｎウェル領域2の表面露出部との間の第２ｐウェル領域3−2の表面層にはｎ⁺ドレイン領域8を含むようにｎオフセット領域9が形成されている。ｎ⁺ソース領域4からｎオフセット領域9までの表面上にはゲート絶縁膜6を介してゲート電極7が設けられている。
【００２７】
図８の従来の横型ＭＯＳＦＥＴと異なるのはｎ⁺ソース領域4とｎオフセット領域9とにはさまれたゲート電極7直下で、ｐウェル領域が3-1と3-2とに分割されていて、ｎウェル領域2が表面に達している部分がある点と、実施例１の場合と同様ｐウェル領域3がｎ⁺ドレイン領域8部で終端し、ｎウェル領域2がｎオフセット領域9を介してｎ⁺ドレイン領域8に接続されている点である。但し別の断面では破線のように第１、第２ｐウェル領域3-1、3-2が繋がっていても良い。
【００２８】
図３は本参考例１の半導体表面の状態を示す平面図である。
ｐウェル領域が3−1、3−2に分割され、その間に挟まれた領域にｎウェル領域2が表面に露出した部分が存在する図２の実線は、図３におけるＡ−Ａ'線に沿った断面であり、3-1と3-2とが繋がっている図２の破線は、図３におけるＢ−Ｂ'線に沿った断面である。
【００２９】
このような横造とすることにより、オン状態において、ｎ⁺ドレイン領域8→ｎオフセット領域9→ｎオフセット領域9とnウェル領域2の表面露出部とに挟まれたゲート電極7直下のｐウェル領域3−2表面の反転層→ゲート電極7直下のｎウェル領域2表面の蓄積層→ｎウェル領域2とｎ⁺ソース領域4とに挟まれたｐウェル領域3−1表面の反転層→ｎ⁺ソース領域4へと流れる電流パスと、ｎ⁺ドレイン領域8→ドレイン領域下のｎオフセット領域９→ｐウェル領域3直下のｎウェル領域2→nウェル領域2の表面露出部→ｎウェル領域2とｎ⁺ソース領域4とに挟まれたｐウェル領域3−1表面の反転層→ｎ⁺ソース領域4を経由して流れる電流パスと2つの電流パスが形成されるので、同一のオン電圧でより多くの電流を流すことができる。勿論ｐウェル領域が3−1、3−2に分割されていない部分では、ゲート電極7の下のｐウェル領域3表面の反転層を通して電流が流れる。
【００３０】
この場合にもｎオフセット領域9がＲＥＳＵＲＦ条件、ｐウェル領域3、ｎウェル領域2をダブルＲＥＳＵＲＦ条件とすることで、浅い拡散においても耐圧を確保した上で低いオン抵抗を得ることが可能となる。本構造では、ゲート電極直下にnウェル領域2とつながる経路を設けることにより、セルピッチの増加を小さく抑え、実施例１の場合に比較してさらに単位面積あたりの電流を増加させることができる。
【００３１】
［参考例２］
図４は本実施例における参考例２の横型ＭＯＳＦＥＴの断面図である。
ｎ⁺ソース領域4とｎオフセット領域9とにはさまれたゲート電極7直下で、ｐウェル領域が3-1と3-2とに分割されていて、その間にｎウェル領域2が表面に達している。
【００３２】
参考例１の図３と異なるのは、ｐウェル領域が3-1と3-2とに分割されていて、接続されている領域（破線部分）が無い点である。
図５は本発明の参考例２の半導体表面の状態を示す平面図である。
ｐウェル領域3−1と3−2は必ずしも接続されている必要はなく、実際にはオフ時においてｎウェル領域2とｐウェル領域3−1との間のｐｎ接合が逆バイアスされることにより、ｐウェル領域3−1と3−2とに挟まれたnウェル領域2がパンチスルーし、ｐウェル領域3−1と3−2とが実質的に接続された状態になり、参考例１と同様の効果を得ることができる。
【００３３】
しかも、本参考例２では参考例１の図２の破線部分のようなｎウェル領域2からの電流パスが無い部分がないため、同一のオン電圧でさらに電流を増加することができる。
また、オフ時にパンチスルーするｎウェル領域2がソースドレイン間電圧の一部を保持するため、ｎオフセット領域9の長さを短縮することが可能で、参考例１に比較してセルピッチを短縮することも可能であるため、更に単位面積あたりの電流を増加させることができる。
【００３４】
なお、図４ではｎオフセット領域9がｐウェル領域3内で終端しており、ｎウェル領域2が直接ｎ⁺ドレイン領域4と接している点でも図２と異なるがどちらでも大きな差はない。
［参考例３］
図６は本発明の参考例３における横型ＭＯＳＦＥＴの断面図である。
【００３５】
前の参考例２の図４と異なるのは、ｐウェル領域3−1と3−2に挟まれたｎウェル領域2の表面層に、ｎウェル領域2より高濃度のｎ副領域17が形成されている点である。
このｎ副領域17は次の３つの効果を合わせもつものである。第一は、参考例２で述べたパンチスルー電圧を上げ、ｎオフセット領域9の長さを短縮する。第二はゲート電極7直下のｐウェル領域3−1，3−2のチャネル長を短縮する。第三はｐウェル領域3−1、3−2に挟まれたｎウェル領域2の部分のＪＦＥＴ（接合型電界効果トランジスタ）効果を低減する。
【００３６】
従って、耐圧を低下させない範囲でｎ副領域17を形成することによりさらに単位面積あたりの電流を増加させることができる。
［実施例２］
図７は本発明の第２の実施例における横型ＭＯＳＦＥＴの断面図である。
前の参考例２の図４と異なるのは、ｐ型半導体基板１が無くて、半導体基板15上に誘電体分離層16を介してｎウェル領域2が形成されている点である。
【００３７】
本実施例では誘電体分離基板上にＭＯＳＦＥＴが形成されているため、寄生効果による誤動作、破壊の危険性が少ない長所を持っている。
本実施例の場合にも、半導体基板15をｎウェル領域2に対して低電位にすることにより誘電体分離層16から空乏層をのばして、ｐウエル領域3直下のｎウェル領域2を完全に空乏化し所謂ダブルＲＥＳＵＲＦの効果を得ることも可能である。
【００３８】
【発明の効果】
以上説明したように本発明によれば、例えばｎチャネル形ＭＯＳＦＥＴの場合、ｎ⁺ソース領域とｎオフセット領域に挟まれたｐウェル領域表面にゲート電極を形成し、ゲート電極直下のチャネル領域を経由してｎオフセット領域からソース領域に流れる通常の電流経路を形成するとともに、第１導電型半導体層すなわちｎウェル領域とｎ⁺ソース領域に挟まれたｐウェル領域の表面上にも第２のゲート絶縁膜を介して第２のゲート電極を形成し、その第２のゲート電極直下のチャネル領域を経由してｎウエル領域からｎ⁺ソース領域に流れる電流経路を形成する構造で、オフセット領域とｎウエル領域の両方をｐウェル領域によって分離された異なる電流経路とし、ＭＯＳＦＥＴのドリフト領域として利用できるようにしたため、セルピッチを大きく増加すること無しに二つの電流経路を設けることが可能になる。
【００３９】
従って、同じオン電圧で単位面積あたりの電流密度の高い、所謂Ron・Aの低い横型ＭＯＳＦＥＴを形成することができる。
特に、関与する領域をＲＥＳＵＲＦ条件、或いはダブルＲＥＳＵＲＦ条件を満足するような不純物濃度とすることにより、最大従来の３倍の電流密度とすることができる画期的な発明である。
【図面の簡単な説明】
【図１】本発明の実施例１における横型MOSFET断面図
【図２】本発明の参考例１における横型MOSFET断面図
【図３】本発明の参考例１における横型MOSFETSi表面の平面図
【図４】本発明の参考例２における横型MOSFET断面図
【図５】本発明の参考例２における横型MOSFETSi表面の平面図
【図６】本発明の参考例３における横型MOSFET断面図
【図７】本発明の実施例２における横型MOSFET断面図
【図８】従来の横型MOSFETの断面図
【符号の説明】
1：ｐ型半導体基板
2：ｎウェル領域
3：ｐウェル領域
3-1：第１ｐウェル領域
3-2：第２ｐウェル領域
4：ｎ⁺ソース領域
4-1：第１ｎ⁺ソース領域
4-2：第２ｎ⁺ソース領域
5：ｐ⁺コンタクト領域
6：ゲート絶縁膜
6-1：第１ゲート絶縁膜
6-2：第２ゲート絶縁膜
7：ゲート電極
7-1：第１ゲート電極
7-2：第２ゲート電極
8：ｎ⁺ドレイン領域
9：ｎオフセット領域
10：ソース電極
11：ドレイン電極
12：LOCOS酸化膜
13：裏面電極
14：ｎウェル電極
15：半導体基板
16：誘電体分離層
17：ｎ副領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor switching device, and more particularly to an insulated gate field effect transistor (hereinafter referred to as a MOSFET) having a low on-resistance per unit area.
[0002]
[Prior art]
FIG. 8 is a cross-sectional view of an n-channel lateral MOSFET which is one of conventional switching devices. A left side portion of the alternate long and short dash line is a unit semiconductor device. In the following, a layer or region bearing n or p is a layer or region having majority carriers of electrons and holes, respectively. ⁺ Means a relatively high concentration.
[0003]
In FIG. 8, an n-well region 2 is formed on the surface layer of a p-type semiconductor substrate 1, and an n-well electrode 14 in contact with the surface of the n-well region 2 is provided. Further, a p-well region 3 is formed in the surface layer of the n-well region 2, and an n ⁺ source region 4 and a p ⁺ contact region 5 are formed in the surface layer of the p-well region 3. A source electrode 10 in common contact is provided on the surfaces of the n ⁺ source region 4 and the p ⁺ contact region 5. Further, an n ⁺ drain region 8 is formed in a portion of the surface layer of the p well region 3 away from the n ⁺ source region 4, and a drain electrode 11 is provided on the surface thereof. This drain electrode 11 is normally connected to the same potential as the n-well electrode 14. An n offset region 9 is formed in the surface layer of the p well region 3 between the n ⁺ drain region 8 and the n ⁺ source region 4 so as to include the n ⁺ drain region 8.
[0004]
A gate electrode 7 is formed on the surface of the p well region 3 sandwiched between the n ⁺ source region 4 and the n offset region 9 via a gate oxide film 6. Between the drain side edge of the gate electrode 7 to the n ⁺ drain region 8 LOCOS oxide film 12 for the purpose of mitigating the electric field just below the gate electrode of the n ⁺ drain region 8 side. Further, a back electrode 13 is formed on the back surface of the p-type semiconductor substrate 1 and is usually connected to the same potential as the source electrode 12.
[0005]
In FIG. 8, when a positive voltage is applied to the drain electrode 11 with respect to the source electrode 10 and a voltage equal to or lower than the gate threshold value is applied to the gate electrode 7, the p well region 3 and the n offset region 9 are applied. No current flows because the pn junction between them is reverse-biased.
On the other hand, when a voltage higher than the gate threshold value is applied to the gate electrode 7, an inversion layer is formed on the surface of the p well region 3 immediately below the gate electrode 7, and the n ⁺ drain region 8 → n offset region 9 → p well region 3 A current flows through the path of the surface inversion layer → n ⁺ source region 4, and the well-known switching operation of the MOSFET can be performed.
[0006]
In the MOSFET having such a structure, the n offset region 9 in the p-well region 3 is used as a drift region through which the main current of the MOSFET flows. It is difficult to take enough. Therefore, it is effective to apply a so-called RESURF structure that makes the total amount of impurities per unit area appropriate even in the case of a relatively low breakdown voltage of several tens of volts or less as well as a high breakdown voltage of several hundreds of volts or more. That is, in this case, the total amount of impurities per unit area of the n offset region 9 is set to a so-called RESURF condition of about 1 × 10 ¹² / cm ² .
[0007]
If the p-well region 3 cannot be formed sufficiently deep, the p-type region immediately below the n-offset region 9 is formed by a depletion layer extending from the pn junction between the p-well region 3 and the n-off region 9 and between the p-well region 3 and the n-well region 2. It is effective to use a so-called double RESURF condition in which the well region 3 is completely depleted.
In this case, the total amount of impurities in the p well region 3 immediately below the n offset region 9 is about 2 × 10 ¹² / cm ² .
[0008]
Such a lateral lateral MOSFET can be separated from the substrate in the n-well region 2 and has a high degree of freedom with respect to the potentials of the drain electrode 11 and the source electrode 10, so that a plurality of high-side MOSFETs, low-side MOSFETs, etc. This is effective in the case of integrating them in the same chip.
[0009]
[Problems to be solved by the invention]
In the lateral MOSFET as described above, it is difficult to obtain a sufficient depth of the drift region as described above. Therefore, the total amount of impurities in the offset region is preferably set to the RESURF condition.
However, when the RESURF structure is applied, the total amount of impurities in the offset region per unit cross-sectional area is about 1 × 10 ¹² / cm ² , which is the RESURF condition, regardless of the breakdown voltage, for example, when the thickness of the offset region is 0.5 μm. The impurity concentration is 2 × 10 ¹⁶ / cm ³ , and is not suitable for obtaining a low on-resistance particularly in a relatively low breakdown voltage region.
[0010]
In view of the above problems, an object of the present invention is to provide a semiconductor device that can obtain a low on-resistance while applying a RESURF structure.
[0011]
[Means for Solving the Problems]
In order to solve the above problem, the inventors of the present invention considered providing another current path in addition to the normal current path. For example, in the case of an n-channel MOSFET, the n ⁺ source region and the n offset region are sandwiched. Forming a gate electrode on the surface of the p-well region, forming a normal current path that flows from the n-offset region to the source region via the channel region immediately below the gate electrode, and the first conductivity type semiconductor layer, that is, the n-well region A second gate electrode is also formed on the surface of the p well region sandwiched between the n ⁺ source region via the second gate insulating film, and n via the channel region immediately below the second gate electrode. A current path that flows from the well region to the n ⁺ source region is formed. That is, a current path that flows through the n offset region above the p well region and a current path that flows through the n well region below the p well region are formed.
[0012]
Specifically, a second conductivity type well region selectively formed on the upper surface of the first conductivity type semiconductor layer , and first and second first conductivity types formed in the second conductivity type well region. A source region; a source electrode electrically connected to the first and second first conductivity type source regions; and the second conductivity type well region; and a first electrode spaced apart from the first first conductivity type source region. A first conductivity type offset region formed in a surface layer of the two conductivity type well region; and the second conductivity type well region sandwiched between the first conductivity type offset region and the first first conductivity type source region A gate electrode formed on the surface of the first conductive type via a gate insulating film, a first conductive type drain region formed in contact with the first conductive type offset region, and electrically connected to the first conductive type drain region And a drain region of the first conductivity type. Or the second conductivity sandwiched between the second first conductivity type source region and the first conductivity type semiconductor layer and in contact with the first conductivity type semiconductor layer via the first conductivity type offset region. A lateral type of a first conductivity type channel having a second gate electrode formed on the surface of the type well region via a second gate insulating film, the first conductivity type offset region as a first drift region, and the gate electrode. MOSFET and a first conductive semiconductor layer and the second drift region, have a second lateral MOSFET of the first conductivity type channel having a second gate electrode, the first drift region and the second drift region is the It is assumed that the different current paths are vertically separated by the second conductivity type well region .
[0013]
By doing so, since both the first conductivity type offset region and the first conductivity type semiconductor layer can be used as the drift region of the MOSFET, the current density per unit area can be increased without increasing the on-voltage. . Note that the gate electrode and the second gate electrode may be electrically connected.
[0014]
The first first conductivity type source region and the second first conductivity type source region may be connected.
[0015]
[0016]
[0017]
Further, the total impurity amount per unit area of the first conductivity type offset region is about 1 × 10 ¹² / cm ² , the total impurity amount per unit area of the second conductivity type well region is about 2 × 10 ¹² / cm ² , The total amount of impurities per unit area of one conductivity type semiconductor layer is about 2 × 10 ¹² / cm ² .
These are values that satisfy the RESURF condition, in order to widen the depletion layer to increase the breakdown voltage as much as possible and to obtain a low on-resistance.
[0018]
If the first conductivity type semiconductor layer is formed on the second conductivity type well substrate, or if the first conductivity type semiconductor layer is formed on the semiconductor substrate via the insulating layer, a plurality of semiconductor devices are arranged for each element. Therefore, it is possible to integrate a large number of semiconductor elements.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, it will be described in detail with reference to the drawings based on examples. The following example is an n-channel MOSFET, but it goes without saying that it can also be applied to a p-channel MOSFET.
[Example 1]
FIG. 1 is a cross-sectional view of a lateral MOSFET according to a first embodiment of the present invention.
[0020]
In FIG. 1, an n-well region 2 is formed in the surface layer of a p-type semiconductor substrate 1, and a p-well region 3 is selectively formed in the surface layer of the n-well region 2. An n ⁺ drain region 8 is formed at the end of the p-well region 3, and a drain electrode 11 is provided on the surface thereof. first the portion far from the n ⁺ drain region 8 of the surface layer of the p-well region 3, and the 2 n ⁺ source regions 4-1, 4-2 and p ⁺ contact region 5 is formed. A source electrode 10 in common contact is provided on the surfaces of the n ⁺ source regions 4-1 and 4-2 and the p ⁺ contact region 5. An n offset region 9 is formed in the surface layer of the p well region 3 between the n ⁺ drain region 8 and the first n ⁺ source region 4-1 so as to include the n ⁺ drain region 8. The on p surface of the well region 3 between the first n ⁺ source regions 4-1 and n offset region 9 the first gate electrode 7-1 provided via a first gate insulating film 6-1, the 2 n ⁺ is on p surface of the well region 3 between the exposed surface of the source regions 4-2 and n-well region 2 second gate electrode 7-2 is formed through a second gate insulating film 6-2 Yes.
[0021]
Further, LOCOS oxide film 12 is formed for the purpose of mitigating the electric field just below the gate electrode of the n ⁺ drain region 8 side between the drain side edge of the first gate electrode 7-1 to n ⁺ drain region 8 ing. Further, a back electrode 13 connected to the same potential as the source electrode 10 is formed on the back surface of the p-type semiconductor substrate 1.
There conventional cross section is different from the two points of the MOSFET of FIG. 8, it is the one point There are two n ⁺ source region, on the opposite side with respect to the 1 n ⁺ source regions 4-1 and n offset region 9 first 2 n ⁺ source regions 4-2 is provided, the second to the n-well exposed surface surface of the region 2 and the exposed surface and the p surface of the well region 3 sandwiched between the second n ⁺ source regions 4-2 The second gate electrode 7-2 is formed via the gate insulating film 6-2. The other point is that the p-well region 3 terminates at the n ⁺ drain region 8 and the n-well region 2 is the n-offset region. This is connected to the n ⁺ drain region 8 through 9.
[0022]
The first and second n ⁺ source regions 4-1 and 4-2 do not necessarily have to be separated, and may be connected in different cross sections. The same applies to the gate insulating films 6-1 and 6-2 and the gate electrodes 7-1 and 7-2.
By doing so, in addition to the current path of n ⁺ drain region 8 → n offset region 9 → p well inversion layer immediately below gate electrode 7-1 → n ⁺ source region 4-1, which is the same as the conventional one, a new n ⁺ Drain region 8 → n offset region 9 below drain region 9−n well region 2 just below p well region 3 → p well 3 inversion layer just below second gate electrode 7-2 → current of second n ⁺ source region 4-2 A route is made. Therefore, a large amount of current can flow with the same on-voltage.
[0023]
The total amount of impurities per unit area of the offset region 9 is about 1 × 10 ¹² / cm ² , the total amount of impurities per unit area of the p-well region 3 is about 2 × 10 ¹² / cm ^2, and the impurities per unit area of the n-well region 2 The total amount is about 2 × 10 ¹² / cm ² . These are values that satisfy the RESURF condition, in order to widen the depletion layer to increase the breakdown voltage as much as possible and to obtain a low on-resistance.
According to the RESURF condition, for example, the impurity concentration of the n offset region 9 is 2 × 10 ¹⁶ / cm ³ and the depth is 0.5 μm. As described above, even when the n-well region 2 cannot be sufficiently deep, the depletion extending from the pn junction between the p-type semiconductor substrate 1 and the n-well region 2 and the pn junction between the p-well region 3 and the n-well region 2 By making the so-called double RESURF condition that the layers are connected and the n-well region 2 immediately below the p-well region 3 is completely depleted, the total amount of impurities per unit area that is the RESURF condition is 1 × 10 ¹² / cm in the n-well region 2. twice the conductivity with respect to ^second n offset region 9 is obtained, approximately three times the electrical conductivity compared only n offset region 9 to the conventional use as a drift region is obtained.
[0024]
Under the double RESURF condition, for example, the impurity concentration of the p-well region 3 is 2 × 10 ¹⁶ / cm ³ and the depth is 1.5 μm, and the impurity concentration of the n-well region 2 is 4.4 × 10 ¹⁵ / cm ³ and the depth The height is 6.0 μm.
This increase in conductivity is advantageous even in consideration of an increase in cell pitch due to a complicated structure. In the actually fabricated semiconductor device, the conductivity was about 1.5 times in the withstand voltage 60V class, and the conductivity was about twice in the 600V class. That is, the current capacity has increased accordingly. Also, if the n-well region 2 can be made sufficiently deep, the n-well concentration near the surface is not increased, and the junction breakdown voltage with the p-well region 3 is made higher than the device breakdown voltage (source-drain breakdown voltage). It is possible to further increase the total amount of impurities in the n-well region 2. In this case, the p-type semiconductor substrate 1 is not always necessary. This is not limited to the present embodiment but is common to other embodiments.
[0025]
Note that the back electrode 13 is not necessarily required. A portion where the n-well region 2 (not shown) is not formed is provided, a contact is made where the p-type semiconductor substrate 1 is exposed on the surface, and the source electrode 10 and You may connect. This is Ru similarly der in all embodiments, including conventional MOSFET of Figure 8.
[ Reference Example 1 ]
FIG. 2 is a cross-sectional view of a lateral MOSFET in Reference Example 1 of the present invention.
[0026]
In FIG. 2, an n-well region 2 is formed in a surface layer of a p-type semiconductor substrate 1, and first and second p-well regions 3-1 and 3-2 are selectively formed in the surface layer of the n-well region 2. Has been. An n ⁺ drain region 8 is formed at the end of the second p well region 3-2, and a drain electrode 11 is provided on the surface thereof. An n ⁺ source region 4 and a p ⁺ contact region 5 are formed in the surface layer of the first p well region 3-1 on the side far from the n ⁺ drain region 8. The n ⁺ source region need not be divided into two. A source electrode 10 in common contact is provided on the surfaces of the n ⁺ source region 4 and the p ⁺ contact region 5. An n offset region 9 is formed in the surface layer of the second p well region 3-2 between the n ⁺ drain region 8 and the exposed surface of the n well region 2 so as to include the n ⁺ drain region 8. A gate electrode 7 is provided on the surface from the n ⁺ source region 4 to the n offset region 9 via a gate insulating film 6.
[0027]
8 is different from the conventional lateral MOSFET of FIG. 8 in that the p-well region is divided into 3-1 and 3-2 just under the gate electrode 7 sandwiched between the n ⁺ source region 4 and the n offset region 9. The p-well region 3 terminates at the n ⁺ drain region 8 and the n-well region 2 passes through the n-offset region 9 in the same manner as in the first embodiment. This is a point connected to the n ⁺ drain region 8. However, in another cross section, the first and second p-well regions 3-1 and 3-2 may be connected as indicated by a broken line.
[0028]
FIG. 3 is a plan view showing the state of the semiconductor surface of the first reference example .
The solid line in FIG. 2 in which the p-well region is divided into 3-1 and 3-2, and the n-well region 2 is exposed on the surface between the regions is sandwiched between the solid lines in FIG. 2 is a cross section taken along the line BB ′ in FIG. 3.
[0029]
With this lateral structure, in the ON state, the p well under the gate electrode 7 sandwiched between the n ⁺ drain region 8 → the n offset region 9 → the n offset region 9 and the exposed surface portion of the n well region 2. Inversion layer on the surface of the region 3-2 → Storage layer on the surface of the n-well region 2 immediately below the gate electrode 7 → Inversion layer on the surface of the p-well region 3-1 sandwiched between the n-well region 2 and the n ⁺ source region 4 → n ⁺ Current path flowing to the source region 4; n ⁺ drain region 8 → n offset region 9 below the drain region → n well region 2 immediately below the p well region 3 → surface exposed portion of the n well region 2 → n well region 2 And an n ⁺ source region 4 sandwiching an inversion layer on the surface of the p well region 3-1 → a current path flowing through the n ⁺ source region 4 and two current paths are formed. More current can flow. Of course, in the portion where the p-well region is not divided into 3-1, 3-2, current flows through the inversion layer on the surface of the p-well region 3 below the gate electrode 7.
[0030]
Also in this case, by setting the n offset region 9 to the RESURF condition and the p well region 3 and the n well region 2 to the double RESURF condition, it is possible to obtain a low on-resistance while ensuring a breakdown voltage even in shallow diffusion. . In this structure, by providing a path connected to the n-well region 2 immediately below the gate electrode, an increase in cell pitch can be suppressed, and the current per unit area can be further increased compared to the case of the first embodiment.
[0031]
[ Reference Example 2 ]
FIG. 4 is a cross-sectional view of the lateral MOSFET of Reference Example 2 in this example.
Immediately below the gate electrode 7 sandwiched between the n ⁺ source region 4 and the n offset region 9, the p well region is divided into 3-1 and 3-2, while the n well region 2 reaches the surface. ing.
[0032]
The difference from FIG. 3 of Reference Example 1 is that the p-well region is divided into 3-1 and 3-2, and there is no connected region (dashed line portion).
FIG. 5 is a plan view showing the state of the semiconductor surface of Reference Example 2 of the present invention.
The p-well regions 3-1 and 3-2 do not necessarily have to be connected. Actually, the pn junction between the n-well region 2 and the p-well region 3-1 is reverse-biased when off. , n-well region 2 between the p-well region 3-1 and 3-2 are punch-through, ready for the p-well region 3-1 and 3-2 are substantially connected, reference example 1 The same effect can be obtained.
[0033]
Moreover, in the present Reference Example 2 , since there is no portion without a current path from the n-well region 2 as shown by the broken line in FIG. 2 of Reference Example 1 , it is possible to further increase the current with the same ON voltage.
In addition, since the n-well region 2 punch-through at the off state holds a part of the source-drain voltage, the length of the n-offset region 9 can be shortened, and the cell pitch is shortened compared to the reference example 1. It is also possible to increase the current per unit area.
[0034]
4 is different from FIG. 2 in that the n offset region 9 is terminated in the p well region 3 and the n well region 2 is in direct contact with the n ⁺ drain region 4.
[ Reference Example 3 ]
FIG. 6 is a cross-sectional view of a lateral MOSFET in Reference Example 3 of the present invention.
[0035]
A difference from FIG. 4 of the previous reference example 2 is that an n sub-region 17 having a higher concentration than the n well region 2 is formed in the surface layer of the n well region 2 sandwiched between the p well regions 3-1 and 3-2. It is a point that has been.
The n sub-region 17 are those having both the following three effects. First, the punch-through voltage described in the reference example 2 is increased and the length of the n offset region 9 is shortened. Second, the channel lengths of the p-well regions 3-1 and 3-2 immediately below the gate electrode 7 are shortened. Third, the JFET (junction field effect transistor) effect in the portion of the n-well region 2 sandwiched between the p-well regions 3-1 and 3-2 is reduced.
[0036]
Therefore, the current per unit area can be further increased by forming the n subregion 17 within a range that does not lower the breakdown voltage.
[Example 2 ]
FIG. 7 is a cross-sectional view of a lateral MOSFET according to the second embodiment of the present invention.
The difference from FIG. 4 of the previous reference example 2 is that the p-type semiconductor substrate 1 is not provided, and the n-well region 2 is formed on the semiconductor substrate 15 via the dielectric isolation layer 16.
[0037]
In this embodiment, since the MOSFET is formed on the dielectric isolation substrate, there is an advantage that there is less risk of malfunction and destruction due to parasitic effects.
Also in this embodiment, the depletion layer is extended from the dielectric isolation layer 16 by setting the semiconductor substrate 15 to a low potential with respect to the n-well region 2, and the n-well region 2 immediately below the p-well region 3 is completely removed. It is possible to deplete and obtain the so-called double RESURF effect.
[0038]
【The invention's effect】
As described above, according to the present invention, for example, in the case of an n-channel MOSFET, a gate electrode is formed on the surface of a p-well region sandwiched between an n ⁺ source region and an n offset region, and passes through a channel region immediately below the gate electrode. Thus, a normal current path flowing from the n offset region to the source region is formed, and the second gate is also formed on the surface of the first conductivity type semiconductor layer, that is, the p well region sandwiched between the n well region and the n ⁺ source region. in the structure of the second gate electrode formed through an insulating film, forming a current path that flows through the channel region immediately below the second gate electrode from the n-well region to the n ⁺ source region, the offset region and the n Both well regions have different current paths separated by the p-well region and can be used as the drift region of the MOSFET. It is possible to provide two current paths without greatly increasing.
[0039]
Accordingly, a lateral MOSFET having a high current density per unit area and a low so-called Ron · A can be formed with the same on-voltage.
In particular, the present invention is an epoch-making invention in which the current density can be increased to a maximum of three times the conventional density by making the region involved an impurity concentration that satisfies the RESURF condition or the double RESURF condition.
[Brief description of the drawings]
Plan view of a lateral MOSFETSi surface in Example 1 of the lateral MOSFET sectional view [FIG 3] The present invention in reference example 1 disclosed exemplary lateral MOSFET sectional view of the first embodiment of the invention the present invention; FIG 4 ] Cross-sectional view of the lateral MOSFET in Reference Example 2 of the present invention [FIG. 5] Plan view of the surface of the lateral MOSFET Si in Reference Example 2 of the present invention [FIG. 6] Cross-sectional view of the lateral MOSFET in Reference Example 3 of the present invention [FIG. Cross-sectional view of a lateral MOSFET in Example 2 of the present invention [FIG. 8] Cross-sectional view of a conventional lateral MOSFET [Explanation of symbols]
1: p-type semiconductor substrate
2: n-well region
3: p-well region
3-1: No. 1 p-well region
3-2: Second p-well region
4: n ⁺ source region
4-1: 1st n ⁺ source region
4-2: 2nd n ⁺ source region
5: p ⁺ contact area
6: Gate insulation film
6-1: The first gate insulating film
6-2: Second gate insulating film
7: Gate electrode
7-1: the first gate electrode
7-2: Second gate electrode
8: n ⁺ drain region
9: n offset region
10: Source electrode
11: Drain electrode
12: LOCOS oxide film
13: Back electrode
14: n-well electrode
15: Semiconductor substrate
16: Dielectric separation layer
17: n sub-region

Claims

A second conductivity type well region selectively formed on the upper surface of the first conductivity type semiconductor layer; first and second first conductivity type source regions formed in the second conductivity type well region; First and second first conductivity type source regions, a source electrode electrically connected to the second conductivity type well region, and a second conductivity type well region apart from the first first conductivity type source region And a gate on the surface of the second conductivity type well region sandwiched between the first conductivity type offset region and the first first conductivity type source region. A gate electrode formed through an insulating film; a first conductivity type drain region formed in contact with the first conductivity type offset region; and a drain electrode electrically connected to the first conductivity type drain region; The drain region of the first conductivity type directly or before The second conductivity type well region which is in contact with the first conductivity type semiconductor layer via the first conductivity type offset region and is sandwiched between the second first conductivity type source region and the first conductivity type semiconductor layer A first-conductivity-type channel lateral MOSFET having a first-conductivity-type offset region as a first drift region, and having the gate electrode; the first conductive type semiconductor layer and the second drift region, the second have a second lateral MOSFET of the first conductivity type channel having a gate electrode, the said first drift region second drift region is the second conductive A semiconductor device comprising different current paths separated vertically by a mold well region .

2. The semiconductor device according to claim 1, wherein the gate electrode and the second gate electrode are connected.

3. The semiconductor device according to claim 1, wherein the first first conductivity type source region is connected to the second first conductivity type source region. 4.

4. The semiconductor device according to claim 1, wherein a total amount of impurities per unit area of the first conductivity type offset region is about 1 * 10 < ¹² > / cm < ² >.

5. The semiconductor device according to claim 1, wherein a total amount of impurities per unit area of the second conductivity type well region is about 2 × 10 ¹² / cm ² .

6. The semiconductor device according to claim 1, wherein a total amount of impurities per unit area of the first conductivity type semiconductor layer is about 2 × 10 ¹² / cm ² .

The semiconductor device according to claim 1, wherein the first conductive semiconductor layer is formed on a second conductive semiconductor substrate.

7. The semiconductor device according to claim 1, wherein the first conductivity type semiconductor layer is formed on a semiconductor substrate via an insulating layer.