JP4754918B2 - A method for manufacturing a semiconductor device - Google Patents

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舜平 山崎
将文 森末
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本発明は、結晶性半導体膜で形成される逆スタガ型薄膜トランジスタを有する液晶表示装置の作製方法に関するものである。 The present invention relates to a method for manufacturing a liquid crystal display device having an inverted staggered thin film transistor formed in the crystalline semiconductor film.

近年、液晶ディスプレイ(LCD)やELディスプレイに代表されるフラットパネルディスプレイ(FPD)は、これまでのCRTに替わる表示装置として注目を集めている。 Recently, a flat panel display typified by a liquid crystal display (LCD) or an EL display (FPD) is attracting attention as a display device to replace the CRT far. 特にアクティブマトリクス駆動の大型液晶パネルを搭載した大画面液晶テレビの開発は、液晶パネルメーカーにとって注力すべき重要な課題になっている。 In particular, the development of large-screen LCD TVs equipped with a large-sized liquid crystal panel of the active matrix drive, has become an important problem to be focused for LCD panel manufacturers. また、近年液晶テレビに追随し、大画面ELテレビの開発も行われている。 In addition, in recent years to follow the LCD TV, it has also been the development of large-screen EL television.

従来の液晶装置において、各画素を駆動する半導体素子としてはアモルファスシリコンを用いた薄膜トランジスタ(以下、TFTと示す。)が用いられている。 In the conventional liquid crystal device, the semiconductor device for driving each pixel thin film transistor using amorphous silicon (hereinafter, referred to as TFT.) Is used.

一方、従来の液晶テレビにおいては、視野角特性の限界、液晶材料等が原因の高速動作の限界による画像のぼやけが欠点であったが、近年それを解消する新たな表示モードとして、OCBモードが提案されている(非特許文献1)。 On the other hand, in the conventional liquid crystal television, the viewing angle characteristic limit, but blurring liquid crystal material or the like of an image due to limitations of the high-speed operation causes have a drawback, as a new display mode in recent years to eliminate it, the OCB mode It has been proposed (non-Patent Document 1).

一方、LCDの画質を向上させるために高速動作が可能なスイッチング素子が必要とされている。 On the other hand, high-speed operation is possible switching element in order to improve the LCD image quality is required. しかしながら、非晶質半導体膜を用いたTFTでは限界がある。 However, there is a limit in the TFT using an amorphous semiconductor film. 例えば、OCBモードの液晶表示装置を実現することが困難となる。 For example, it is difficult to realize a liquid crystal display device of the OCB mode.

また、従来のフォトリソグラフィー工程を用いた逆スタガ型TFTの形成工程においては、CVD法、PVD法等により基板上全面に成膜された膜上にレジストを塗布し、露光現像して、配線や半導体領域を形成していた。 Further, in the step of forming the inverted stagger type TFT using a conventional photolithography process, CVD process, a resist is coated on the film formed on the entire surface of the substrate by a PVD method or the like, is exposed and developed, wiring Ya It was to form a semiconductor region. しかしながら、この場合、CVD法、PVD法等により基板上全面に成膜された膜、レジスト等の材料の大部分が無駄になると共に、配線や半導体領域を形成するための工程数が多く、スループットが低下するという問題がある。 However, in this case, CVD method, film is deposited on the entire surface of the substrate by a PVD method or the like, the majority of the material such as a resist with is wasted, the number of steps for forming a wiring and a semiconductor region, throughput but there is a problem of a decrease.

また、フォトリソグラフィー工程に用いられる露光装置は、大面積基板を一度に露光処理することが困難である。 The exposure apparatus used in photolithography processes, it is difficult to exposure processing a large area substrate at a time. このため、大面積基板を用いた表示装置の作製方法においては、複数の露光回数を必要としていた。 Therefore, in the method for manufacturing a display device using a large substrate, it has required a plurality of exposure times. このため、隣り合うパターンとの不整合が生じ、歩留まりが低下するという問題がある。 Therefore, there is a problem that mismatch between the adjacent patterns occurs, the yield is lowered. この問題は、大型テレビジョンに代表される大型液晶表示装置に対して顕著である。 This problem is pronounced for large liquid crystal display device typified by a large television.

本発明は、このような状況に鑑みなされたものであり、しきい値のずれが生じにくく、高速動作が可能な逆スタガ型TFTを有する半導体装置の作製方法を提供する。 The present invention has been made in view of such circumstances, hardly shift threshold occurs, to provide a method for manufacturing a semiconductor device having an inverted staggered TFT capable of high-speed operation. また、スイッチング特性が高く、コントラストがすぐれた表示が可能な液晶表示装置の作製方法を提供する。 The switching characteristic is high, to provide a method for manufacturing a liquid crystal display device capable of displaying the contrast is excellent. 更には、少ない原料でコスト削減が可能であり、且つ歩留まりが高い半導体装置、及び液晶表示装置の作製方法を提供する。 Furthermore, it is possible to reduce costs with fewer raw materials, and the yield is high semiconductor device, and provides a method for manufacturing a liquid crystal display device.

本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜、非晶質半導体膜の結晶化を促進する触媒元素を有する層、及びドナー型元素又は希ガス元素を有する層を形成し加熱して、非晶質半導体膜を結晶化すると共に触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続するゲート配線を形成して、逆スタガ型TFTを形成することを要旨とする。 The present invention has after forming a gate electrode in a material having high heat resistance, the amorphous semiconductor film, a layer having a catalytic element which promotes crystallization of the amorphous semiconductor film, and a donor element or a rare gas element by heating to form a layer, after removing the catalyst element from the crystalline semiconductor film with crystallizing the amorphous semiconductor film, a semiconductor region is formed by using a part of the crystalline semiconductor film, the semiconductor region a source electrode and a drain electrode in electrical contact formed on, and forming a gate wiring connected to the gate electrode, and summarized in that to form a reverse stagger type TFT.

本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第1の半導体領域を形成し、前記第1の半導体領域上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層及び前記第2の半導体領域の一部をエッチングして、ソース電極及びドレイン電極、並びにソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線 One aspect of the present invention, a gate electrode is formed over an insulating surface, wherein the forming a gate insulating film over the gate electrode, the gate insulating film layer having a catalytic element is formed on a layer on having the catalyst element first to form a semiconductor region, the second heating after forming a semiconductor region having an impurity element into the first semiconductor region, a first conductive layer which is in contact with the heated second semiconductor regions in It was formed by a droplet discharge method, the first conductive layer and the etched part of the second semiconductor region, a source electrode and a drain electrode, and forming a source region and a drain region, the gate insulating film and an insulating film is formed on the source electrode and the drain electrode, by etching a portion of the insulating film and the gate insulating film, after exposing a portion of the gate electrode, a gate wiring connected to the gate electrode 液滴吐出法により形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 Formed by a droplet discharge method, said after a part of the insulating film is etched to expose a part of the source electrode or the drain electrode, forming a first electrode connected to the source electrode or the drain electrode a method for manufacturing a liquid crystal display device according to claim.

本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第1の半導体領域を形成し、前記第1の半導体領域上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層及び前記第2の半導体領域の一部をエッチングして、ソース電極及びドレイン電極、並びにソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜を液滴吐出法により形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ソース電極又はドレイン電 One aspect of the present invention, a gate electrode is formed over an insulating surface, wherein the forming a gate insulating film over the gate electrode, the gate insulating film layer having a catalytic element is formed on a layer on having the catalyst element first to form a semiconductor region, the second heating after forming a semiconductor region having an impurity element into the first semiconductor region, a first conductive layer which is in contact with the heated second semiconductor regions in was formed by a droplet discharge method, by etching a portion of the first conductive layer and the second semiconductor region, a source electrode and a drain electrode, and forming a source region and a drain region, the source electrode or one of at least a portion covering the insulating film on the drain electrode is formed by a droplet discharge method, by etching a portion of the gate insulating film, after exposing a portion of the gate electrode, the source electrode and the drain collector の一方の少なくとも一部を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を液滴吐出法により形成し、前記ソース電極又はドレイン電極の他方に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 On one of at least a portion covering the insulating film and the gate insulating film, a gate wiring connected to the gate electrode is formed by a droplet discharge method, a first electrode in contact with the other of the source electrode and the drain electrode a manufacturing method of a liquid crystal display device, and forming.

本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第1の半導体領域を形成し、前記第1の半導体領域上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層及び前記第2の半導体領域の一部をエッチングして、ソース電極及びドレイン電極、並びにソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜を液滴吐出法により形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ソース電極又はドレイン電 One aspect of the present invention, a gate electrode is formed over an insulating surface, wherein the forming a gate insulating film over the gate electrode, the gate insulating film layer having a catalytic element is formed on a layer on having the catalyst element first to form a semiconductor region, the second heating after forming a semiconductor region having an impurity element into the first semiconductor region, a first conductive layer which is in contact with the heated second semiconductor regions in was formed by a droplet discharge method, by etching a portion of the first conductive layer and the second semiconductor region, a source electrode and a drain electrode, and forming a source region and a drain region, the source electrode or one of at least a portion covering the insulating film on the drain electrode is formed by a droplet discharge method, by etching a portion of the gate insulating film, after exposing a portion of the gate electrode, the source electrode and the drain collector の一方の少なくともを覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を液滴吐出法により形成し、前記ソース電極又はドレイン電極の他方に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 On at least one of the covering insulating film and the gate insulating film, a gate wiring connected to the gate electrode is formed by a droplet discharge method to form a first electrode in contact with the other of the source electrode and the drain electrode it is a method for manufacturing a liquid crystal display device according to claim.

本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層及び前記第2の半導体領域の一部をエッチングして、ソース電極及びドレイン電極、並びにソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜を液滴吐出法により形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ソース電極又はドレイン電 One aspect of the present invention, a gate electrode is formed over an insulating surface, wherein the forming a gate insulating film on the gate electrode, the first to form a semiconductor region on the gate insulating layer, said first semiconductor region to form a layer having a catalyst element, said second heating after forming a semiconductor region having an impurity element on the layer having the catalyst element, a first conductive layer which is in contact with the heated second semiconductor regions was formed by a droplet discharge method, by etching a portion of the first conductive layer and the second semiconductor region, a source electrode and a drain electrode, and forming a source region and a drain region, the source electrode or one of at least a portion covering the insulating film on the drain electrode is formed by a droplet discharge method, by etching a portion of the gate insulating film, after exposing a portion of the gate electrode, the source electrode and the drain collector の一方の少なくとも一部を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を液滴吐出法により形成し、前記ソース電極又はドレイン電極の他方に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 On one of at least a portion covering the insulating film and the gate insulating film, a gate wiring connected to the gate electrode is formed by a droplet discharge method, a first electrode in contact with the other of the source electrode and the drain electrode a manufacturing method of a liquid crystal display device, and forming.

本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第1の半導体領域を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第1の半導体領域が重畳する領域上に保護層を形成し、前記第1の半導体領域及び前記保護層上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層及び前記第2の半導体領域の一部をエッチングして、ソース電極及びドレイン電極、並びにソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜 One aspect of the present invention, a gate electrode is formed over an insulating surface, wherein the forming a gate insulating film over the gate electrode, the gate insulating film layer having a catalytic element is formed on a layer on having the catalyst element in the first semiconductor region is formed, the gate electrode, the layer having the catalyst element, and a protective layer formed on a region where the first semiconductor region is superimposed, said first semiconductor region and the protective layer heated after the formation of the second semiconductor region having an impurity element on the first conductive layer in contact with the heated second semiconductor regions formed by a droplet discharge method, the first conductive layer and wherein by etching a part of the second semiconductor region, a source electrode and a drain electrode, and forming a source region and a drain region, an insulating film is formed on the gate insulating film and the source electrode and the drain electrode, wherein insulating film び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を液滴吐出法により形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 Some of the fine the gate insulating film is etched to expose a portion of the gate electrode, a gate wiring connected to the gate electrode is formed by a droplet discharge method, etching a portion of the insulating film after exposing a portion of the source electrode or the drain electrode Te is a method for manufacturing a liquid crystal display device, and forming a first electrode connected to the source electrode or the drain electrode.

本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第1の半導体領域を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第1の半導体領域が重畳する領域上に保護層を形成し、前記半導体領域及び前記保護層上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層及び前記第2の半導体領域の一部をエッチングして、ソース電極及びドレイン電極、並びにソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜を液滴吐出法により形成 One aspect of the present invention, a gate electrode is formed over an insulating surface, wherein the forming a gate insulating film over the gate electrode, the gate insulating film layer having a catalytic element is formed on a layer on having the catalyst element the first to form a semiconductor region, said gate electrode, said layer having a catalytic element, and forming a protective layer on the first semiconductor region are overlapped region, the impurity in the semiconductor region and the protective layer element is heated after forming the second semiconductor region having a first conductive layer in contact with the heated second semiconductor regions formed by a droplet discharge method, the first conductive layer and the second a part of the semiconductor region of etched formed, a source electrode and a drain electrode, and forming a source region and a drain region, one of at least a portion covering the insulating film of the source electrode and the drain electrode by a droplet discharge method 、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ソース電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を液滴吐出法により形成し、前記ソース電極又はドレイン電極の他方に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 , By etching a portion of the gate insulating film, wherein after exposing the portion of the gate electrode, the source electrode and the drain while at least a portion of the insulating film covering the electrode and the gate insulating film, the gate the gate wiring connected to the electrode formed by a droplet discharge method, a manufacturing method of a liquid crystal display device, and forming a first electrode in contact with the other of the source electrode or the drain electrode.

本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域上に触媒元素を有する層を形成し、前記ゲート電極、前記第1の半導体領域、及び前記触媒元素を有する層が重畳する領域上に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層及び前記第2の半導体領域の一部をエッチングして、ソース電極及びドレイン電極、並びにソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜 One aspect of the present invention, a gate electrode is formed over an insulating surface, wherein the forming a gate insulating film on the gate electrode, the first to form a semiconductor region on the gate insulating layer, said first semiconductor region to form a layer having a catalyst element, the gate electrode, the first semiconductor region, and forming a protective layer on a region where the layer having the catalyst element are overlapped, the layer having the protective layer and the catalyst element heated after the formation of the second semiconductor region having an impurity element on the first conductive layer in contact with the heated second semiconductor regions formed by a droplet discharge method, the first conductive layer and wherein by etching a part of the second semiconductor region, a source electrode and a drain electrode, and forming a source region and a drain region, an insulating film is formed on the gate insulating film and the source electrode and the drain electrode, wherein insulating film び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を液滴吐出法により形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 Some of the fine the gate insulating film is etched to expose a portion of the gate electrode, a gate wiring connected to the gate electrode is formed by a droplet discharge method, etching a portion of the insulating film after exposing a portion of the source electrode or the drain electrode Te is a method for manufacturing a liquid crystal display device, and forming a first electrode connected to the source electrode or the drain electrode.

本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域上に触媒元素を有する層を形成し、前記ゲート電極、前記第1の半導体領域、及び前記触媒元素を有する層が重畳する領域上に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層及び前記第2の半導体領域の一部をエッチングして、ソース電極及びドレイン電極、並びにソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜を液滴吐出法によ One aspect of the present invention, a gate electrode is formed over an insulating surface, wherein the forming a gate insulating film on the gate electrode, the first to form a semiconductor region on the gate insulating layer, said first semiconductor region to form a layer having a catalyst element, the gate electrode, the first semiconductor region, and forming a protective layer on a region where the layer having the catalyst element are overlapped, the layer having the protective layer and the catalyst element heated after the formation of the second semiconductor region having an impurity element on the first conductive layer in contact with the heated second semiconductor regions formed by a droplet discharge method, the first conductive layer and and etching a portion of said second semiconductor region, a source electrode and a drain electrode, and forming a source region and a drain region, one of at least a portion covering the insulating film of the source electrode or the drain electrode droplet discharge the law 形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ソース電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を液滴吐出法により形成し、前記ソース電極又はドレイン電極の他方に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 Formed, by etching a portion of the gate insulating film, after exposing a portion of the gate electrode, the source electrode or at least a portion of one of the drain electrode to cover the insulating film and the gate insulating film, said gate wiring connected to the gate electrode is formed by a droplet discharge method, a manufacturing method of a liquid crystal display device, and forming a first electrode in contact with the other of the source electrode or the drain electrode.

本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第1の半導体領域を形成し、前記第1の半導体領域上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを液滴吐出法により形成し、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲ One aspect of the present invention, a gate electrode is formed on a substrate, wherein forming a gate insulating film over the gate electrode, the gate layer is formed having a catalyst element on an insulating film, in a layer on having the catalyst element first to form a semiconductor region, the first second heating after forming a semiconductor region having an impurity element over the semiconductor region, the heated second source region and a drain semiconductor region by etching forming a region, by etching a portion of the gate insulating film, wherein after exposing the portion of the gate electrode, a gate wiring connected to the gate electrode, a source electrode and a drain contact to the source region and the drain region and an electrode formed by a droplet discharge method, the gate insulating film, a gate wiring, an insulating film is formed on the source electrode and the drain electrode, by etching a portion of the insulating film, the gate ト配線の一部を露出した後、前記ゲート配線に接続する導電層を液滴吐出法により形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 After exposing a portion of the bets wire, after a conductive layer connected to the gate line is formed by a droplet discharge method, by etching a portion of the insulating film to expose a portion of the source electrode and the drain electrode a manufacturing method of a liquid crystal display device, and forming a first electrode in contact with the source electrode or the drain electrode.

本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第1の半導体領域を形成し、前記第1の半導体領域上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを液滴吐出法により形成し、前記ソース電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方の少なくと One aspect of the present invention, a gate electrode is formed on a substrate, wherein forming a gate insulating film over the gate electrode, the gate layer is formed having a catalyst element on an insulating film, in a layer on having the catalyst element first to form a semiconductor region, the first second heating after forming a semiconductor region having an impurity element over the semiconductor region, the heated second source region and a drain semiconductor region by etching forming a region, by etching a portion of the gate insulating film, wherein after exposing the portion of the gate electrode, a gate wiring connected to the gate electrode, a source electrode and a drain contact to the source region and the drain region and an electrode formed by a droplet discharge method, one forms at least part of the insulating film covering the source electrode or the drain electrode, the one of least of the source electrode and the drain electrode 一部を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を液滴吐出法により形成し、前記ソース電極又はドレイン電極の他方に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 Characterized in that on the insulating film and the gate electrode partially covers the conductive layer connected to the gate line is formed by a droplet discharge method to form a first electrode in contact with the other of the source electrode and the drain electrode a method for manufacturing a liquid crystal display device according to.

本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを液滴吐出法により形成し、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲ One aspect of the present invention, a gate electrode is formed on a substrate, wherein forming a gate insulating film on the gate electrode, the first to form a semiconductor region on the gate insulating layer, said first semiconductor region to form a layer having a catalytic element, the second heating after the formation of the semiconductor region, the heated second source region and a drain semiconductor region by etching with an impurity element on the layer having the catalyst element forming a region, by etching a portion of the gate insulating film, wherein after exposing the portion of the gate electrode, a gate wiring connected to the gate electrode, a source electrode and a drain contact to the source region and the drain region and an electrode formed by a droplet discharge method, the gate insulating film, a gate wiring, an insulating film is formed on the source electrode and the drain electrode, by etching a portion of the insulating film, the gate ト配線の一部を露出した後、前記ゲート配線に接続する導電層を液滴吐出法により形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 After exposing a portion of the bets wire, after a conductive layer connected to the gate line is formed by a droplet discharge method, by etching a portion of the insulating film to expose a portion of the source electrode and the drain electrode a manufacturing method of a liquid crystal display device, and forming a first electrode in contact with the source electrode or the drain electrode.

本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを液滴吐出法により形成し、前記ソース電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方の少なくと One aspect of the present invention, a gate electrode is formed on a substrate, wherein forming a gate insulating film on the gate electrode, the first to form a semiconductor region on the gate insulating layer, said first semiconductor region to form a layer having a catalytic element, the second heating after the formation of the semiconductor region, the heated second source region and a drain semiconductor region by etching with an impurity element on the layer having the catalyst element forming a region, by etching a portion of the gate insulating film, wherein after exposing the portion of the gate electrode, a gate wiring connected to the gate electrode, a source electrode and a drain contact to the source region and the drain region and an electrode formed by a droplet discharge method, one forms at least part of the insulating film covering the source electrode or the drain electrode, the one of least of the source electrode and the drain electrode 一部を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を液滴吐出法により形成し、前記ソース電極又はドレイン電極の他方に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 Characterized in that on the insulating film and the gate electrode partially covers the conductive layer connected to the gate line is formed by a droplet discharge method to form a first electrode in contact with the other of the source electrode and the drain electrode a method for manufacturing a liquid crystal display device according to.

本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第1の半導体領域を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第1の半導体領域が重畳する領域上に保護層を形成し、前記第1の半導体領域及び前記保護層上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを液滴吐出法により形成し、前記ゲー One aspect of the present invention, a gate electrode is formed on a substrate, wherein forming a gate insulating film over the gate electrode, the gate layer is formed having a catalyst element on an insulating film, in a layer on having the catalyst element forming a first semiconductor region, said gate electrode, the layer having the catalyst element, and a protective layer formed on a region where the first semiconductor region is superimposed, said first semiconductor region and the protective layer the heating after the formation of the second semiconductor region having an impurity element, heating said second semiconductor regions to form a source region and a drain region etch and etching a portion of the gate insulating film the after exposing a portion of the gate electrode, a gate wiring connected to the gate electrode, a source electrode and a drain electrode in contact with the source region and the drain region is formed by a droplet discharge method, the gate 絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を液滴吐出法により形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 Insulating film, a gate wiring, an insulating film is formed on the source electrode and the drain electrode, by etching a portion of the insulating film, after exposing a portion of the gate line, the conductive layer connected to the gate line was formed by a droplet discharge method, the after part of the insulating film is etched to expose a part of the source electrode or the drain electrode, forming a first electrode in contact with the source electrode or the drain electrode a method for manufacturing a liquid crystal display device according to claim.

本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第1の半導体領域を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第1の半導体領域が重畳する領域上に保護層を形成し、前記第1の半導体領域及び前記保護層上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを液滴吐出法により形成し、前記ソー One aspect of the present invention, a gate electrode is formed on a substrate, wherein forming a gate insulating film over the gate electrode, the gate layer is formed having a catalyst element on an insulating film, in a layer on having the catalyst element forming a first semiconductor region, said gate electrode, the layer having the catalyst element, and a protective layer formed on a region where the first semiconductor region is superimposed, said first semiconductor region and the protective layer the heating after the formation of the second semiconductor region having an impurity element, heating said second semiconductor regions to form a source region and a drain region etch and etching a portion of the gate insulating film the after exposing a portion of the gate electrode, a gate wiring connected to the gate electrode, a source electrode and a drain electrode in contact with the source region and the drain region is formed by a droplet discharge method, the saw 電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を液滴吐出法により形成し、前記ソース電極又はドレイン電極の他方に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 Electrode or form one cover at least a portion of a dielectric layer of the drain electrode, the source electrode or at least a portion of one of the drain electrode to cover the insulating film and the gate electrode, a conductive layer connected to the gate line formed by a droplet discharge method, a manufacturing method of a liquid crystal display device, and forming a first electrode in contact with the other of the source electrode or the drain electrode.

本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域上に触媒元素を有する層を形成し、前記ゲート電極、前記第1の半導体領域、及び前記触媒元素を有する層が重畳する領域上に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを液滴吐出法により形成し、前記ゲー One aspect of the present invention, a gate electrode is formed on a substrate, wherein forming a gate insulating film on the gate electrode, the first to form a semiconductor region on the gate insulating layer, said first semiconductor region to form a layer having a catalyst element, the gate electrode, the first semiconductor region, and forming a protective layer on a region which overlaps the layer having the catalyst element, the protective layer and the layer on having the catalyst element the heating after the formation of the second semiconductor region having an impurity element, heating said second semiconductor regions to form a source region and a drain region etch and etching a portion of the gate insulating film the after exposing a portion of the gate electrode, a gate wiring connected to the gate electrode, a source electrode and a drain electrode in contact with the source region and the drain region is formed by a droplet discharge method, the gate 絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を液滴吐出法により形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 Insulating film, a gate wiring, an insulating film is formed on the source electrode and the drain electrode, by etching a portion of the insulating film, after exposing a portion of the gate line, the conductive layer connected to the gate line was formed by a droplet discharge method, the after part of the insulating film is etched to expose a part of the source electrode or the drain electrode, forming a first electrode in contact with the source electrode or the drain electrode a method for manufacturing a liquid crystal display device according to claim.

本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域上に触媒元素を有する層を形成し、前記ゲート電極、前記第1の半導体領域、及び前記触媒元素を有する層が重畳する領域上に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第2の半導体領域を形成した後加熱し、加熱された前記第2の半導体領域をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを液滴吐出法により形成し、前記ソー One aspect of the present invention, a gate electrode is formed on a substrate, wherein forming a gate insulating film on the gate electrode, the first to form a semiconductor region on the gate insulating layer, said first semiconductor region to form a layer having a catalyst element, the gate electrode, the first semiconductor region, and forming a protective layer on a region which overlaps the layer having the catalyst element, the protective layer and the layer on having the catalyst element the heating after the formation of the second semiconductor region having an impurity element, heating said second semiconductor regions to form a source region and a drain region etch and etching a portion of the gate insulating film the after exposing a portion of the gate electrode, a gate wiring connected to the gate electrode, a source electrode and a drain electrode in contact with the source region and the drain region is formed by a droplet discharge method, the saw 電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方の少なくとも一部を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を液滴吐出法により形成し、前記ソース電極又はドレイン電極の他方に接する第1の電極を形成することを特徴とする液晶表示装置の作製方法である。 Electrode or form one cover at least a portion of a dielectric layer of the drain electrode, the source electrode or at least a portion of one of the drain electrode to cover the insulating film and the gate electrode, a conductive layer connected to the gate line formed by a droplet discharge method, a manufacturing method of a liquid crystal display device, and forming a first electrode in contact with the other of the source electrode or the drain electrode.

なお、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に形成される絶縁膜に代えて、ソース電極又はドレイン電極の一部を覆う絶縁膜を形成しても良い。 Incidentally, the gate insulating film, a gate wiring, the place of the insulating film formed on the source electrode and the drain electrode, an insulating film may be formed to cover a part of the source electrode and the drain electrode.

触媒元素としては、タングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、チタン(Ti)、銅(Cu)、ニッケル(Ni)、白金(Pt)等の一つ又は複数を用いて形成することができる。 As the catalyst element, tungsten (W), molybdenum (Mo), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta), chromium (Cr), cobalt (Co), titanium (Ti), copper (Cu), nickel (Ni), it can be formed using one or more, such as platinum (Pt).

また、ソース電極又はドレイン電極に接する第1の電極を形成した後、ゲート電極に接続するゲート配線を形成してもよい。 Further, after forming the first electrode in contact with the source electrode or the drain electrode may be formed of the gate wiring connected to the gate electrode. また、ゲート電極に接続するゲート配線を形成した後、ソース電極又はドレイン電極に接する第1の電極を形成してもよい。 Further, after forming a gate wiring connected to the gate electrode may be formed first electrode in contact with the source electrode or the drain electrode.

また、ゲート配線は、3つ以上のゲート電極に接続されている。 The gate wiring is connected to three or more gate electrodes. この場合、ゲート配線は低抵抗材料で形成されていることが好ましい。 In this case, it is preferable that the gate wiring is formed of a low resistance material. 一方、ゲート配線は、2つのゲート電極に接続されていてもよい。 On the other hand, the gate wiring may be connected to the two gate electrodes. この場合は、ゲート配線の材料は特に問われない。 In this case, the material of the gate wiring is not particularly limited.

また、ゲート電極は、絶縁表面上に導電膜を形成し、導電膜上に感光性樹脂を吐出又は塗布し、感光性樹脂の一部にレーザ光を照射してマスクを形成した後、マスクを用いて導電膜をエッチングして形成してもよい。 The gate electrode, a conductive film is formed over an insulating surface, a conductive film of a photosensitive resin discharged or coated on, after forming a mask by irradiating a laser beam to a portion of the photosensitive resin, a mask the conductive film may be formed by etching using.

また、ゲート電極は、耐熱性を有する導電層で形成されており、代表的には、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム(Cr)、コバルト、ニッケル、白金、リンを含有する結晶性珪素膜、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズで形成される。 The gate electrode is formed of a conductive layer having heat resistance, typically, tungsten, molybdenum, zirconium, hafnium, vanadium, niobium, tantalum, chromium (Cr), cobalt, nickel, platinum, phosphorus crystalline silicon film containing indium tin oxide, zinc oxide, indium zinc oxide, formed by indium tin oxide containing zinc oxide added with gallium, or a silicon oxide.

また、不純物元素はリン、ヒ素、アンチモン、ビスマスから選ばれた元素である。 Further, the impurity element is an element selected phosphorus, arsenic, antimony, bismuth.

また、上記構成において、第1の電極を、画素電極として用いることができる。 In the above structure, the first electrode can be used as a pixel electrode.

なお、ゲート絶縁膜として窒化珪素膜を有する層を形成してもよい。 It is also possible to form a layer having a silicon nitride film as the gate insulating film. また、窒化珪素膜を成膜した後、前記窒化珪素膜に接するように前記触媒元素を有する層又は第1の半導体領域を形成してもよい。 Further, after forming a silicon nitride film, it may form a layer or a first semiconductor region having the catalyst element in contact with the silicon nitride film.

また、本発明の一は、上記半導体装置を有する液晶テレビジョン装置である。 Another aspect of the present invention is a liquid crystal television device having the semiconductor device.

また、本発明において、半導体装置としては、半導体素子で構成された集積回路、表示装置、無線チップ、ICタグ、表示装置等が挙げられる。 Further, in the present invention, as the semiconductor device, an integrated circuit including a semiconductor element, a display device, a wireless chip, IC tag, and a display device or the like. 表示装置としては、代表的には液晶表示装置、DMD(Digital Micromirror Device;デジタルマイクロミラーデバイス)、PDP(Plasma Display Panel;プラズマディスプレイパネル)、FED(Field Emission Display;フィールドエミッションディスプレイ)、電気泳動表示装置(電子ペーパー)等の表示装置があげられる。 As the display device, a liquid crystal display device typically, DMD (Digital Micromirror Device; DMD), PDP (Plasma Display Panel; plasma display panel), FED (Field Emission Display; field emission display), an electrophoretic display a display device such as a device (electronic paper), and the like.

なお、本発明において、液晶表示装置とは、液晶表示素子を用いたデバイス、即ち画像表示デバイスを指す。 In the present invention, the liquid crystal display device means a device using a liquid crystal display device, i.e., an image display device. また、液晶表示パネルにコネクター、例えばフレキシブルプリント配線(FPC:Flexible Printed Circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)やCPUが直接実装されたモジュールも全て表示装置に含むものとする。 Further, the connector on the liquid crystal display panel, for example, a flexible printed circuit (FPC: Flexible Printed Circuit) or TAB (Tape Automated Bonding) tape or a TCP (Tape Carrier Package) is attached modules, a printed wiring board of the TAB tape or a TCP IC (integrated circuit) or a CPU is also included in all the display directly mounted modules by COG (Chip on Glass) method in a module provided or the display device.

本発明により、結晶性半導体膜で形成される逆スタガ型TFTを形成することができる。 The present invention makes it possible to form an inverted staggered TFT formed of a crystalline semiconductor film. 本発明の逆スタガ型TFTは、非晶質半導体膜の結晶化工程と、非晶質半導体膜の結晶化を促進するための触媒元素のゲッタリング工程とを同時に行うことが可能であり、工程数の削減が可能であるため、スループットを向上させることができる。 Inverted staggered TFT of the present invention can be carried out crystallization and process of the amorphous semiconductor film, and a gettering process of the catalytic element for promoting the crystallization of the amorphous semiconductor film at the same time, step since it is possible to reduce the number, thereby improving the throughput. また、加熱処理数を削減できるため、省エネルギー化が可能である。 Moreover, since it is possible to reduce the number of heat treatment, it is possible to save energy.

また、本発明の逆スタガ型TFTは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いて信号線、走査線等の配線を形成している。 Further, an inverted staggered TFT of the present invention uses a highly heat-resistant material for the gate electrode, also activating step, the gettering step, after the heat treatment such as crystallization step, using a low resistance material forming a signal line, wirings such as scanning lines Te. このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いTFTを形成することが可能である。 Therefore, having a crystallinity less impurity metal elements, it is possible to form a low wiring resistance TFT. また、本発明の液晶表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。 The liquid crystal display device of the present invention, it is possible to form a pixel electrode on the insulating film, it is possible to increase the aperture ratio.

このため、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型TFTと比較して数10〜50倍程度、移動度が高い。 Therefore, the number 10 to 50 times compared to the inverted staggered TFT formed using an amorphous semiconductor film to be formed in the crystalline semiconductor film, a high mobility. また、ソース領域及びドレイン領域には、アクセプター型元素又はドナー型元素に加え、触媒元素をも含む。 Also, the source and drain regions, in addition to the acceptor element or a donor element, including a catalytic element. このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。 Therefore, low source region and a drain region of the contact resistance with the semiconductor region can be formed. この結果、高速動作が必要な半導体装置を作製することが可能である。 As a result, it is possible to operate at high speed to produce a semiconductor device required. 代表的には、OCBモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。 Typically, it is possible to produce a liquid crystal display device capable of displaying a fast and wide viewing angle response speed such as OCB mode.

また、液晶表示装置の周辺部に、画素領域内のTFTと同時に走査線駆動回路を形成することが可能である。 Further, the periphery of the liquid crystal display device, it is possible to form a TFT at the same time as the scanning line driving circuit in the pixel region. このため、小型化された液晶表示装置を作製することが可能である。 Therefore, it is possible to produce a liquid crystal display device which is miniaturized.

更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能であり、代表的には6桁以上のON/OFF比を有するTFTを形成することが可能である。 Furthermore, the gettering process, for gettering also a metal element to be mixed into the semiconductor film during the film deposition step, it is possible to reduce the off current, representative ON / OFF ratio of 6 or more digits in the it is possible to form a TFT having a. このようなTFTを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。 By providing such a TFT switching element for a liquid crystal display device, it is possible to improve the contrast.

また、本発明では、このため、基板全面に薄膜を成膜せずとも、液滴吐出法を用いて所定の場所に薄膜原料やレジストを吐出すればよく、フォトマスクを用いずとも、TFTを形成することができる。 In the present invention, Therefore, without forming a thin film on the entire surface of the substrate, it may be discharged a thin film material and the resist in place by a droplet discharge method, without using a photomask, a TFT it can be formed. このため、スループットや歩留まりを向上させると共に、コストダウンを図ることが可能となる。 Therefore, while improving the throughput and yield, it is possible to reduce the cost.

さらには、上記の作製工程により形成された半導体装置、又は液晶表示装置を有する液晶テレビジョンを、スループットや歩留まりを向上させることが可能であり、低コストで作製することができる。 Furthermore, the semiconductor device manufactured by the above manufacturing process, or a liquid crystal television having a liquid crystal display device, it is possible to improve throughput and yield can be manufactured at low cost.

以下、発明を実施するための最良の形態について図面を参照しながら説明する。 Hereinafter, will be described with reference to the drawings best mode for carrying out the invention. 但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。 However, the present invention can be implemented in many different modes, it may be various changes and modifications without departing from the spirit and scope of the present invention is easily understood by those skilled in the art It is. 従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。 Accordingly, the present invention is not to be construed as being limited to the description of the present embodiment. また、各図面において共通の部分は同じ符号を付して詳しい説明を省略する。 The common parts in the drawings and detailed description thereof is omitted with the same reference numerals.

(実施形態1) (Embodiment 1)
本実施形態においては、結晶性半導体膜を有する逆スタガ型TFTの作製工程を、図1〜図3及び図39を用いて説明する。 In the present embodiment, a manufacturing process of a reversed stagger type TFT having a crystalline semiconductor film, will be described with reference to FIGS. 1 to 3 and 39.

図1(A)に示すように、基板101上に第1の導電層102を形成し、第1の導電層上に感光性材料103、104を塗布又は吐出し乾燥焼成する。 As shown in FIG. 1 (A), the first conductive layer 102 is formed over a substrate 101, a photosensitive material 103, 104 is applied or discharged drying and firing the first conductive layer. 次に、感光性材料103、104にレーザビーム105、106を照射して、図1(B)に示すような第1のマスク111、112を形成する。 Then, by irradiating a laser beam 105 and 106 in the light-sensitive material 103 and 104, a first mask 111 and 112 as shown in FIG. 1 (B).

基板101としては、ガラス基板、石英基板、アルミナなどのセラミック等絶縁物質で形成される基板、シリコンウェハ、金属板等を用いることができる。 The substrate 101 may be a glass substrate, a quartz substrate, a substrate formed of a ceramic or the like insulating material such as alumina, silicon wafer, a metal plate or the like. また、基板101として、320mm×400mm、370mm×470mm、550mm×650mm、600mm×720mm、680mm×880mm、1000mm×1200mm、1100mm×1250mm、1150mm×1300mmのような大面積基板を用いることができる。 Further, as the substrate 101, it can be used 320mm × 400mm, 370mm × 470mm, 550mm × 650mm, 600mm × 720mm, 680mm × 880mm, 1000mm × 1200mm, 1100mm × 1250mm, large area substrates, such as 1150 mm × 1300 mm.

第1の導電層102は、膜厚500〜1000nmの液滴吐出法、印刷法、無電界メッキ法等により所定の領域に形成する。 The first conductive layer 102, a droplet discharge method with a thickness of 500 to 1000 nm, a printing method, an electroless plating method, or the like is formed in a predetermined region. また、PVD法(Physical Vapor Deposition)、CVD法(Chemical Vapor Deposition)、蒸着法等により基板全面に形成しても良い。 Also, PVD method (Physical Vapor Deposition), CVD method (Chemical Vapor Deposition), may be formed on the entire substrate surface by vapor deposition or the like. なお、ここで、液滴吐出法、印刷法、を用いることにより、所定の領域に形成するため、後のエッチング工程により除去する領域が少なく、原料を削減することが可能である。 Here, a droplet discharge method, by using a printing method, to form a predetermined region, less area is removed by etching process after, it is possible to reduce the raw material.

第1の導電層102は、高融点材料を用いて形成することが好ましい。 The first conductive layer 102 is preferably formed using a refractory material. 高融点材料を用いることにより、後の結晶化工程、ゲッタリング工程、活性化工程等の加熱工程が可能となる。 By using a high-melting material, the crystallization step after the gettering step, it is possible to heating process such as activation process. 高融点材料としては、タングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、白金(Pt)等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。 As the refractory material, tungsten (W), molybdenum (Mo), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta), chromium (Cr), cobalt (Co) , nickel (Ni), may be used titanium (Ti), platinum (Pt) or the like of a metal or an alloy, or a metal nitride thereof as appropriate. また、これら複数の層を積層して形成しても良い。 Further, it may be formed by stacking a plurality of layers. 代表的には、基板表面側から窒化タンタル膜及びその上に形成されるタングステン膜、窒化タンタル膜及びその上に形成されるモリブデン膜、窒化チタン膜及びその上に形成されるタングステン膜、窒化チタン膜及びその上に形成されるモリブデン膜等の積層構造としてもよい。 Typically, a tungsten film formed from the substrate surface side on the tantalum film and nitride, molybdenum film, a tungsten film formed on the titanium film and nitride is formed on the tantalum film and nitride, titanium nitride or a stacked structure such as molybdenum film formed on the film and. また、リンを含有する珪素膜(非晶質半導体膜、結晶性半導体膜を含む)、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズを用いることもできる。 Further, the silicon film containing phosphorus (amorphous semiconductor film comprises a crystalline semiconductor film), indium tin oxide, zinc oxide, indium oxide, zinc oxide, zinc was added gallium, or indium tin oxide containing silicon oxide It can also be used.

感光性材料103、104の材料としては、紫外光から赤外光に感光する材料ネガ型感光性材料又はポジ型感光性材料を用いる。 As the material of the photosensitive material 103 and 104, a material negative photosensitive material or a positive photosensitive material sensitive to infrared light from ultraviolet light. 感光性材料の代表例としては、エポキシ樹脂、クリル樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の感光性を示す樹脂材料を用いる。 Representative examples of the photosensitive material, an epoxy resin, acrylic resin, phenol resin, novolac resin, an acrylic resin, a melamine resin, a resin material that exhibits photosensitivity such as urethane resin is used. また、ベンゾシクロブテン、パリレン、フレア、ポリイミドなどの感光性を示す有機材料等を用いることができる。 Further, it is possible to use benzocyclobutene, parylene, flare, a photosensitive organic materials such as polyimide or the like. また、代表的なポジ型感光性樹脂として、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物を有する感光性樹脂が挙げられ、ネガ型感光性樹脂として、ベース樹脂、ジフェニルシランジオール及び酸発生剤などを有する感光性樹脂が挙げられる。 Further, as a typical positive photosensitive resins, it includes a photosensitive resin having a naphthoquinone diazide compound which is a novolac resin and a photosensitive agent, a negative photosensitive resin, the base resin, and diphenylsilanediol, an acid generating agent photosensitive resin having the like. ここでは、ネガ型感光性材料を用いる。 Here, a negative photosensitive material.

次に、感光性材料103、104にレーザビーム直接描画装置を用いてレーザビーム105、106を照射する。 Then, irradiating the laser beam 105, 106 by using the photosensitive material 103 and 104 the laser beam direct writing system.

レーザビーム描画装置について、図39を用いて説明する。 The laser beam drawing apparatus will be described with reference to FIG. 39. 図39に示すように、レーザビーム描画装置1001は、レーザビームを照射する際の各種制御を実行するパーソナルコンピュータ(以下、PCと示す。)1002と、レーザビームを出力するレーザ発振器1003と、レーザ発振器1003の電源1004と、レーザビームを減衰させるための光学系(NDフィルタ)1005と、レーザビームの強度を変調するための音響光学変調器(AOM)1006と、レーザビームの断面の拡大又は縮小をするためのレンズ、光路の変更するためのミラー等で構成される光学系1007、Xステージ及びYステージを有する基板移動機構1009と、PCから出力される制御データをデジタルーアナログ変換するD/A変換部1010と、D/A変換部から出力されるアナログ電圧に応じて音響光 As shown in FIG. 39, the laser beam drawing device 1001 may be a personal computer (hereinafter, referred to as PC.) To perform various controls in irradiation with a laser beam and 1002, a laser oscillator 1003 which outputs a laser beam, a laser a power supply 1004 of the oscillator 1003, an optical system for attenuating the laser beam and (ND filter) 1005, and an acousto-optic modulator (AOM) 1006 for modulating the intensity of the laser beam, enlargement or reduction of the laser beam cross-section lens for a substrate transfer mechanism 1009 having an optical system 1007, X-stage and Y stage constituted by a mirror or the like for changing the optical path, digital-analog converting the control data output from the PC D / a conversion unit 1010, the acoustic beam in response to the analog voltage outputted from the D / a converter 変調器1006を制御するドライバ1011と、基板移動機構1009を駆動するための駆動信号を出力するドライバ1012とを備えている。 A driver 1011 for controlling the modulator 1006, and a driver 1012 for outputting a driving signal for driving the substrate moving mechanism 1009.

レーザ発振器1003としては、紫外光、可視光、又は赤外光を発振することが可能なレーザ発振器を用いることができる。 As the laser oscillator 1003, ultraviolet light, visible light, or infrared light can be a laser oscillator capable of oscillating. レーザ発振器としては、KrF、ArF、KrF、XeCl、Xe等のエキシマレーザ発振器、He、He−Cd、Ar、He−Ne、HF等の気体レーザ発振器、YAG、GdVO 4 、YVO 4 、YLF、YAlO 3などの結晶にCr、Nd、Er、Ho、Ce、Co、Ti又はTmをドープした結晶を使った固体レーザ発振器、GaN、GaAs、GaAlAs、InGaAsP等の半導体レーザ発振器を用いることができる。 As the laser oscillator, KrF, ArF, KrF, XeCl , excimer laser oscillator such as Xe, He, He-Cd, Ar , He-Ne, a gas laser oscillator such as HF, YAG, GdVO 4, YVO 4 , YLF, YAlO Cr crystal such as 3, Nd, Er, Ho, Ce, Co, solid-state laser oscillator using a crystal doped with Ti or Tm, can be used GaN, GaAs, GaAlAs, a semiconductor laser oscillator of InGaAsP or the like. なお、固体レーザ発振器においては、基本波の第1高調波〜第5高調波を適用するのが好ましい。 In the solid-state laser oscillator, it is preferable to apply the first to fifth harmonics of the fundamental wave.

次に、レーザビーム直接描画装置を用いた感光性材料の感光方法について述べる。 It will now be described photosensitive method of the photosensitive material using a laser beam direct writing system. 基板1008が基板移動機構1009に装着されると、PC1002は図外のカメラによって、基板に付されているマーカの位置を検出する。 When the substrate 1008 is mounted on a substrate moving mechanism 1009, PC 1002 by a camera which is not shown detects the position of a marker that is attached to the substrate. 次いで、PC1002は、検出したマーカの位置データと、予め入力されている描画パターンデータとに基づいて、基板移動機構1009を移動させるための移動データを生成する。 Then, PC 1002 includes position data of the detected marker, on the basis of the drawing pattern data which are input in advance, it generates movement data for moving the substrate moving mechanism 1009. この後、PC1002が、ドライバ1011を介して音響光学変調器1006の出力光量を制御することにより、レーザ発振器1003から出力されたレーザビームは、光学系1005によって減衰された後、音響光学変調器1006によって所定の光量になるように光量が制御される。 After this, PC 1002 is, by controlling the amount of output light of the acousto-optic modulator 1006 through the driver 1011, the laser beam outputted from the laser oscillator 1003 is attenuated by the optical system 1005, an acousto-optic modulator 1006 amount of light is controlled to a predetermined amount by. 一方、音響光学変調器1006から出力されたレーザビームは、光学系1007で光路及びビーム形を変化させ、レンズで集光した後、基板上に塗布された感光性材料に該ビームを照射して、感光性材料を感光する。 On the other hand, the laser beam outputted from the acousto-optic modulator 1006 alters the optical path and the beam-shaped by the optical system 1007, after condensed by the lens, and irradiating the beam on a photosensitive material coated on the substrate , it exposes a photosensitive material. このとき、PC1002が生成した移動データに従い、基板移動機構1009をX方向及びY方向に移動制御する。 At this time, in accordance with movement data PC1002 is generated to control the movement of the board moving mechanism 1009 in the X and Y directions. この結果、所定の場所にレーザビームが照射され、感光性材料の露光が行われる。 As a result, the laser beam is irradiated to a predetermined location, the exposure of the photosensitive material is performed.

この結果、図1(B)に示すように、レーザビームが照射された領域に第1のマスク111、112が形成される。 As a result, as shown in FIG. 1 (B), the first mask 111 is formed in a region where the laser beam is irradiated. ここでは、感光性材料としてネガ型を用いているため、レーザビームが照射された領域がレジストマスクとなる。 Here, the use of the negative type as the photosensitive material, the area where the laser beam is irradiated is a resist mask. レーザ光のエネルギーの一部は、レジストで熱に変換され、レジストの一部を反応させるため、レジストマスクの幅は、レーザビームの幅より若干大きくなる。 Some of the laser beam energy, the resist is transformed into heat, for reacting a portion of the resist, the width of the resist mask is slightly larger than the width of the laser beam. また、短波長のレーザ光のほど、ビーム径を短く集光することが可能であるため、微細な幅のレジストマスクを形成するためには、短波長のレーザビームを照射することが好ましい。 Further, as the short wavelength laser beam, since it is possible to shorten focusing the beam diameter, to form a resist mask fine width, it is preferable to irradiate the laser beam of short wavelength.

また、レーザビームの感光性材料表面でのスポット形状は、点状、円形、楕円形、矩形、または線状(厳密には細長い長方形状)となるように光学系で加工されている。 Further, the spot shape at the photosensitive material surface of the laser beam is point-like, circular, elliptical, and is processed by an optical system such that the (elongated rectangular shape in the strict sense) rectangular or linear. なお、スポット形状は円形であっても構わないが、線状にした方が、幅が均一なレジストマスクを形成することができる。 Incidentally, the spot shape is not may be circular, is better linearized, can range to form a uniform resist mask.

また、図39に示した装置は、基板の表面側からレーザ光を照射して露光する例を示したが、光学系や基板移動機構を適宜変更し、基板の裏面側からレーザ光を照射して露光するレーザビーム描画装置としてもよい。 Further, the apparatus shown in FIG. 39, an example of exposing the surface of the substrate is irradiated with a laser beam, by appropriately changing the optical system and the substrate moving mechanism, a laser beam is irradiated from the back side of the substrate it may be a laser beam drawing apparatus which exposes Te.

なお、ここでは、基板を移動して選択的にレーザビームを照射しているが、これに限定されず、レーザビームをXY軸方向に走査してレーザビームを照射することができる。 Here, although selectively irradiated with the laser beam by moving the substrate is not limited thereto, it can be irradiated with the laser beam by scanning the laser beam in the XY-axis direction. この場合、光学系1007にポリゴンミラーやガルバノミラーを用いることが好ましい。 In this case, it is preferable to use a polygon mirror or a galvanometer mirror optical system 1007.

次に、図1(C)に示すように、第1のマスクを用いて、第1の導電層102をエッチングして、第2の導電層121a、121bを形成する。 Next, as shown in FIG. 1 (C), using a first mask, the first conductive layer 102 is etched, the second conductive layer 121a, forming a 121b. 第2の導電層121aは、ゲート電極として機能し、第2の導電層121bは、ゲート電極においてゲート配線と接続する領域(以下、ゲート電極の接続部と示す。)である。 The second conductive layer 121a functions as a gate electrode, a second conductive layer 121b are regions that are connected to the gate wiring in the gate electrode (hereinafter, referred to as connecting portions of the gate electrode.) It is. なお、図1(C)においては、第2の導電層121a、121bは分断された状態で表示されているが、実際には図3(C)に示すように、接続された同一の領域である。 In the FIG. 1 (C), the second conductive layer 121a, 121b is displayed in a state of being separated, actually, as shown in FIG. 3 (C), in the connected identical regions is there.

次に、第1のマスクを除去した後、第1の絶縁膜を形成する。 Next, after removing the first mask, forming a first insulating film. ここで第1の絶縁膜として膜厚50〜100nmの絶縁膜123a及び膜厚50〜100nmの絶縁膜123b及び膜厚0.3〜5nmの絶縁膜123cを積層させて形成する。 Here are stacked insulating film 123c of the insulating film 123b and the thickness 0.3~5nm insulating film 123a and the thickness 50~100nm thickness 50~100nm as a first insulating film formed. その後第1の絶縁膜上に触媒元素を有する層125を形成する。 Then to form a layer 125 having a catalyst element on the first insulating film.

第1の絶縁膜である絶縁膜123a、123b、123cは、ゲート絶縁膜として機能する。 The first insulating film is a dielectric film 123a, 123b, 123c functions as a gate insulating film. 絶縁膜123a、123bは、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などを適宜用いることができる。 Insulating film 123a, 123b is silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), can be used as appropriate, such as silicon nitride oxide (SiNxOy) (x> y). 更には、第2の導電層121a、121bを陽極酸化して、絶縁膜123a、123bの代わりに、陽極酸化膜を形成しても良い。 Furthermore, the second conductive layer 121a, the 121b by anodizing, an insulating film 123a, in place of 123b, may be formed anodic oxide film. なお、基板側から不純物などの拡散を防止するため、基板側に接する絶縁膜123aとしては、窒化珪素(SiNx)、窒化酸化珪素(SiNxOy)(x>y)などを用いて形成することが望ましい。 In order to prevent the diffusion of impurities from the substrate side, as the insulating film 123a which is in contact with the substrate side, silicon nitride (SiNx), it is preferably formed using a silicon nitride oxide (SiNxOy) (x> y) . また絶縁性や膜中欠陥が及ぼすデバイス特性の影響を低減するために、絶縁膜123bとしては、酸化珪素(SiOx)、酸化窒化珪素(SiOxNy)(x>y)などを用いて形成することが望ましい。 In order to reduce the effect of device characteristics on the insulating and film defects, as the insulating film 123b, such as silicon oxide (SiOx), be formed by using a silicon oxynitride (SiOxNy) (x> y) desirable. しかしながら、該構造に限定されず、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)等のいずれかを適宜組み合わせて積層構造としてもよい。 However, not limited to the structure, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), any of such silicon nitride oxide (SiNxOy) (x> y) as appropriate or a stacked structure in combination. なお、酸化珪素(SiOx)膜には、水素が含まれている。 Note that the silicon oxide (SiOx) film contains hydrogen.

半導体膜に接する絶縁膜123cは、膜厚0.3nm〜5nmの窒化珪素膜、あるいは窒化珪素酸化膜を形成すると好ましい。 Insulating film 123c in contact with the semiconductor film is preferably formed of a silicon nitride film or a silicon nitride oxide film, a thickness 0.3Nm~5nm. 本実施の形態では、半導体膜に結晶化を促進する金属元素(本実施の形態ではニッケルを用いる)を添加し、その後ゲッタリング処理を行って除去する。 In this embodiment, adding a metal element which promotes crystallization on a semiconductor film (nickel is used in the present embodiment), followed by removal by performing a gettering process. 酸化珪素膜と珪素膜とは界面状態は良好であるが、界面において珪素膜中の金属元素と酸化珪素中の酸素が反応し、酸化金属物(本実施の形態では酸化ニッケル(NiOx))になりやすく、金属元素がゲッタリングされにくくなる場合がある。 Although the interface is established between the silicon oxide film and a silicon film is good, oxygen of metal elements and in the silicon oxide in the silicon film react at the interface, the metal oxide material (nickel oxide in this embodiment (NiOx)) tends to be, there is a case in which the metal element is less likely to be gettered. また、窒化珪素膜は、窒化珪素膜の応力や、トラップの影響により、半導体膜との界面状態に悪影響を与える恐れがある。 The silicon nitride film, the stress and the silicon nitride film, due to the influence of the trap, which may adversely affect the interface state with the semiconductor film. よって、半導体膜に接する絶縁層の最上層に、膜厚0.3〜5nmの窒化珪素膜、あるいは窒化酸化珪素膜を形成する。 Therefore, the uppermost layer of the insulating layer in contact with the semiconductor film, a silicon nitride film having a thickness 0.3~5nm or a silicon nitride oxide film. 本実施の形態では、基板101及び、第2の導電層121a、121b上に絶縁膜123aとして窒化酸化珪素膜さらに絶縁膜123bとして酸化窒化珪素膜を積層した後、酸化窒化珪素膜上に膜厚0.1nm〜10nm、好ましくは1〜3nmの絶縁膜123cとして窒化酸化珪素膜を形成し、3層の積層構造とする。 In this embodiment, the substrate 101 and the second conductive layer 121a, after stacking a silicon oxynitride film as a silicon nitride oxide film an insulating film 123b as an insulating film 123a on 121b, the thickness on the silicon oxynitride film 0.1 nm to 10 nm, preferably form a silicon nitride oxide film as the insulating film 123c of 1 to 3 nm, a stacked structure of three layers. このような構造であると、半導体膜中の金属元素のゲッタリング効率も上がり、かつ半導体膜への窒化珪素膜の悪影響も軽減できる。 With such a structure, also increases the gettering efficiency of the metal element in the semiconductor film, and can also reduce the adverse effects of the silicon nitride film on the semiconductor film. また積層される絶縁層は同チャンバー内で真空を破らずに同一温度下で、反応ガスを切り変えながら連続的に形成するとよい。 The insulating layer to be laminated at the same temperature without breaking the vacuum in the same chamber, may be continuously formed while changing off reaction gas. 真空を破らずに連続的に形成すると、積層する膜同士の界面が汚染されるのを防ぐことができる。 When continuously formed without breaking the vacuum, it is possible to prevent the interface between the stacked films are contaminated.

触媒元素を有する層125の形成方法としては、PVD法、CVD法、蒸着法等により第1の絶縁膜表面に、触媒元素又は触媒元素の珪化物の薄膜を形成する方法、第1の絶縁膜表面に触媒元素を含む溶液を塗布する方法などがある。 The method for forming the layer 125 having a catalyst element, PVD method, CVD method, the first insulating film surface by vapor deposition or the like, a method of forming a thin film of a silicide of the catalytic element or the catalyst element, a first insulating film and a method of applying a solution containing a catalytic element on the surface. 触媒元素としては、タングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、銅(Cu)、チタン(Ti)、ニッケル(Ni)、白金(Pt)等の一つ又は複数を用いて形成することができる。 As the catalyst element, tungsten (W), molybdenum (Mo), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta), chromium (Cr), cobalt (Co), copper (Cu), titanium (Ti), nickel (Ni), it can be formed using one or more, such as platinum (Pt). また、上記触媒元素で形成される電極を用いて、半導体膜表面をプラズマ処理してもよい。 Further, by using the electrode formed by the catalytic element, the surface of the semiconductor film may be a plasma treatment. ここでは、1〜200ppm、10〜150ppmのニッケルを含む溶液を塗布する。 Here, applying a solution containing 1 to 200 ppm, a nickel 10~150Ppm. なお、ここでは触媒元素とは半導体膜の結晶化を促進又は助長させる元素のことである。 Here, the catalytic element is that the element for promoting or accelerating crystallization of the semiconductor film.

次に図1(D)に示すように、触媒元素を有する層125上に膜厚50〜250nmの第1の半導体膜124を形成し、第1の半導体膜124上にドナー型元素が含まれる膜厚80〜250nmの第2の半導体膜132を形成する。 Next, as shown in FIG. 1 (D), a first semiconductor film 124 having a thickness of 50~250nm formed over the layer 125 having the catalytic element include donor element over the first semiconductor film 124 forming a second semiconductor film 132 having a thickness of 80 to 250 nm.

第1の半導体膜124としては、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体(SASとも表記する)、非晶質半導体中に0.5nm〜20nmの結晶粒を観察することができる微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜で形成する。 As the first semiconductor film 124, an amorphous semiconductor, an amorphous state and a crystalline state are semi-amorphous semiconductor (also SAS hereinafter) were mixed, the crystal grains of 0.5nm~20nm in the amorphous semiconductor microcrystalline semiconductor can observe, and formed of a film having any state selected from crystalline semiconductor. 特に、0.5nm〜20nmの結晶を粒観察することができる微結晶状態はいわゆるマイクロクリスタル(μc)と呼ばれている。 In particular, microcrystalline state capable of grains observed crystals 0.5nm~20nm are so-called microcrystal ([mu] c). いずれも、シリコン、シリコン・ゲルマニウム(SiGe)等を主成分とする膜厚は半導体膜を用いることができる。 Both the thickness of silicon, a silicon germanium (SiGe) or the like as a main component may be a semiconductor film.

なお、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、第1の半導体膜124の膜中に含まれる酸素、窒素などの不純物濃度を5×10 18 /cm 3 (以下、濃度はすべて二次イオン質量分析法(SIMS)にて測定した原子濃度として示す。)以下に低減させておくと良い。 In order to obtain a semiconductor film having a good crystal structure in crystallization later, oxygen contained in the film of the first semiconductor film 124, the impurity concentration 5 × 10 18 / cm 3, such as nitrogen (hereinafter concentration represents all the atomic concentration measured by secondary ion mass spectrometry (SIMS).) good idea is reduced to below. これらの不純物は、触媒元素と反応しやすく、後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。 These impurities tend to react with the catalytic element, be a factor that interferes with subsequent crystallization, also becomes a cause of an increase in the density of the trap centers or recombination centers after crystallization.

第2の半導体膜132としては、珪化物気体にリン、ヒ素のようなドナー型元素を有する気体を加えたプラズマCVD法で成膜する。 The second semiconductor film 132 is deposited by a plasma CVD method by adding a gas having phosphorus silicide gas, the donor element such as arsenic. このような手法により第2の半導体膜を形成することで、第1の半導体膜と第2の半導体膜との界面が形成される。 Such technique by forming the second semiconductor film, the interface between the first semiconductor film and the second semiconductor film is formed. また、ドナー型元素が含まれる第2の半導体膜132としては、第1の半導体膜と同様の半導体膜を形成した後、ドナー型元素をイオンドープ法又はイオン注入法により添加して形成することができる。 As the second semiconductor layer 132 that contains a donor element, after forming the first semiconductor film and the same semiconductor film, forming a donor-type element is added by ion doping or ion implantation can. このときの、第2の半導体膜132では、リンの濃度が1×10 19 〜3×10 21 /cm 3であることが好ましい。 In this case, the second semiconductor film 132, it is preferable that the concentration of phosphorus is 1 × 10 19 ~3 × 10 21 / cm 3.

さらには、上記プラズマCVD法、又はイオンドープ法、イオン注入法を用いて、第1の半導体膜124に接する側に、低濃度領域(以下、n -領域と示す。)、その上に高濃度領域(以下、n +領域と示す。)の積層構造としても良い。 Furthermore, the plasma CVD method, or an ion doping method, by ion implantation, the side in contact with the first semiconductor film 124, the low concentration region (hereinafter, n -. The area to show), high density thereon region (hereinafter referred to as n + regions.) of or a stacked structure. このとき、n -領域のドナー型元素の濃度は、1×10 17 〜3×10 19 /cm 3 、好ましくは1×10 18 〜1×10 19 /cm 3とし、n +領域のドナー型元素の濃度は、n -領域のドナー型元素の10〜100倍とする。 At this time, n - concentration of donor element region, 1 × 10 17 ~3 × 10 19 / cm 3, preferably between 1 × 10 18 ~1 × 10 19 / cm 3, donor element in the n + region the concentration, n - 10 to 100 times the donor element of the region. また、n -領域の膜厚は50〜200nmであり、n +領域の膜厚は30〜100nm好ましくは40〜60nmである。 Further, n - the thickness of the region is 50 to 200 nm, the film thickness of the n + region is 30~100nm preferably 40 to 60 nm. ここでは、第2の半導体膜132として、破線より第1の半導体膜124側の領域をn -領域とし、その表面にn +領域を示す。 Here, as the second semiconductor film 132, a first semiconductor film 124 side of the area of the broken line n - and region, indicating the n + region on the surface thereof.

このときのドナー型元素が含まれる第2の半導体膜の不純物のプロファイルを図19に示す。 The profile of the impurity of the second semiconductor film including the donor element in this case is shown in FIG. 19. 図19(A)は、第1の半導体膜124上に、プラズマCVD法によりドナー型元素が含まれる第2の半導体膜132aを形成した時の、ドナー型元素のプロファイル150aを示す。 19 (A) is shown on the first semiconductor film 124, when forming the second semiconductor film 132a containing the donor element by the plasma CVD method, the profile 150a of the donor element. なお、第2の半導体膜132aは、表面からn +領域144a及びn -領域144bの界面までは、膜の深さ方向に対して一定の濃度(第1の濃度)のドナー型元素が分布している。 Note that the second semiconductor layer 132a, from the surface n + region 144a and the n - to the interface region 144b is a donor element of a constant concentration in the depth direction of the film (the first concentration) is distributed ing. また、n +領域144a及びn -領域144bの界面から、第1の半導体膜124の界面までは、膜の深さ方向に対して一定の濃度(第2の濃度)のドナー型元素が分布している。 Further, n + region 144a and the n - from the interface region 144b, to the interface between the first semiconductor film 124, donor element of constant concentration with respect to the depth direction of the film (second concentration) is distributed ing. このとき、第1の濃度は第2の濃度より高い。 At this time, the first concentration is higher than the second concentration.

一方、図19(B)は、第1の半導体膜124上に、非晶質半導体、SAS、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して第2の半導体膜132bを形成した時の、ドナー型元素のプロファイル150bを示す。 On the other hand, FIG. 19 (B) on the first semiconductor film 124, an amorphous semiconductor, SAS, microcrystalline semiconductor, and the semiconductor film of the film is formed having any state selected from crystalline semiconductor shows by ion doping or ion implantation when forming the second semiconductor film 132b by adding a donor element to said semiconductor film, the profile 150b of the donor element. 図19(B)に示すように、第2の半導体膜の表面付近は、ドナー型元素濃度が比較的高い。 As shown in FIG. 19 (B), near the surface of the second semiconductor layer has a relatively high donor element concentration. この領域をn +領域144aと示す。 This area indicates the n + region 144a. 一方、第1の半導体膜124に近づくにつれ、ドナー型元素濃度が比較的濃度が減少している。 On the other hand, as it approaches the first semiconductor film 124, the donor element concentration relatively density is decreasing. ドナー型元素濃度が1×10 17 〜3×10 19 /cm 3の領域、好ましくは1×10 18 〜1×10 19 /cm 3の領域をn -領域144bと示す。 Region of donor element concentration 1 × 10 17 ~3 × 10 19 / cm 3, preferably a region of 1 × 10 18 ~1 × 10 19 / cm 3 n - shows the region 144b. また、n +領域144aのドナー型元素の濃度は、n -領域のドナー型元素の10〜100倍である。 The concentration of the donor element in the n + region 144a is, n - 10 to 100 times the donor element of the region.

+領域144aは後にソース領域及びドレイン領域として機能し、n -領域144bはLDD領域として機能する。 n + region 144a functions as a source region and a drain region after, n - region 144b functions as an LDD region. なお、n +領域とn -領域それぞれの界面は存在せず、相対的なドナー型元素濃度の濃度の大小によって変化する。 Incidentally, n + regions and the n - region of each interface is not present, it varies depending on the relative donor element density of the density of large and small. このようにイオンドープ法又はイオン注入法により形成されたドナー型元素が含まれる第2の半導体膜は、添加条件によって濃度プロファイルを制御することが可能であり、n +領域とn -領域の膜厚を適宜制御することが可能である。 A second semiconductor film that contains this manner donor element formed by an ion doping method or an ion implantation method, it is possible to control the density profile by adding conditions, n + regions and the n - region of the membrane the thickness can be suitably controlled.

なお、ドナー型元素が含まれる第2の半導体膜132は、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。 Note that the second semiconductor film 132 containing the donor element contains a rare gas element, by argon is added typically in the gettering process distortion of the crystal lattice is formed, is carried out after, more catalyst element it is possible to gettering.

なお、第1の半導体膜124を形成後、TFTのチャネル領域となる領域に3族元素(13族元素、以下、アクセプター型元素と示す。)、または5族元素(15族元素、以下、ドナー型元素と示す。)を低濃度に添加するチャネルドープ工程を全面または選択的に行ってもよい。 Note that after forming the first semiconductor film 124, Group 3 element in a region to be a channel region of the TFT (13 group element, hereinafter referred to as acceptor element.), Or V element (a Group 15 element, or less, the donor shows a mold element.) may be performed on the entire surface or selectively channel doping step of adding a low concentration. このチャネルドープ工程は、TFTしきい値電圧を制御するための工程である。 The channel dope process is a process for controlling the TFT threshold voltage. なお、ここではジボラン(B 26 )を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。 Here, boron is added by an ion doping method in which plasma excited without mass separation of diborane (B 2 H 6). なお、質量分離を行うイオン注入法を用いてもよい。 It is also possible to use an ion implantation method that performs mass separation.

次に、第1の半導体膜と第2の半導体膜とを加熱して、図1(E)に示すように、第1の結晶性半導体膜141を形成する。 Next, by heating the first semiconductor film and the second semiconductor film, as shown in FIG. 1 (E), forming a first crystalline semiconductor film 141. この場合、結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する共に、図1(E)の矢印で示すように、第1の半導体膜を結晶化した触媒元素を第2の半導体膜132に移動させて、触媒元素のゲッタリングを行う。 In this case, a silicide is formed in a portion of the semiconductor film metal element for promoting crystallization is in contact both crystallization proceeds it as a nucleus, as shown by the arrows in FIG. 1 (E), a first semiconductor the crystallized catalyst element the film is moved to the second semiconductor film 132, it performs the gettering of the catalytic element. この工程により、触媒元素の濃度をデバイス特性に影響を与えない程度まで低減することができる。 This process can reduce the concentration of the catalytic element to the extent that does not affect the device characteristics. 即ち、膜中のニッケル濃度が1×10 18 /cm 3以下、望ましくは1×10 17 /cm 3以下となる第1の結晶性半導体膜141を形成することができる。 That is, the nickel concentration in the film 1 × 10 18 / cm 3 or less, desirably to form a first crystalline semiconductor film 141 serving as a 1 × 10 17 / cm 3 or less. また、ゲッタリング後の触媒元素が移動した第2の半導体膜も同様に結晶化されているため、第2の結晶性半導体膜142と示す。 Moreover, since the catalytic element after gettering is crystallized Similarly, the second semiconductor film is moved, it referred to as the second crystalline semiconductor film 142.

ここでは、脱水素化のための熱処理(400〜550℃、0.5〜2時間)の後、結晶化のための熱処理(550℃〜650℃で1〜24時間)を行う。 Here, after heat treatment for dehydrogenation (400 to 550 ° C., 0.5 to 2 hours), a heat treatment for crystallization (550 ° C. to 650 ° C. in 1 to 24 hours). また、RTA、GRTAにより結晶化を行っても良い。 In addition, RTA, crystallization may be performed by GRTA. ここで、レーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるTFTのばらつきを抑制することが可能である。 Here, by crystallization without laser beam irradiation, it is possible to reduce variation in crystallinity, it is possible to suppress variations of a TFT to be formed later. また、結晶表面で突起上に結晶成長するリッジ(凸凹部)が形成されにくいため、半導体領域表面が比較的平坦であり、ゲート絶縁膜と介してゲート電極との間に流れるリーク電流を抑制することが可能である。 Also, since the ridges crystal grown on the protrusions at the crystal surface (uneven portion) is not easily formed, the semiconductor region surface is relatively flat, to suppress the leakage current flowing between the gate electrode through a gate insulating film It is possible.

なお、本実施形態においては、ゲッタリング工程と共に、第2の結晶性半導体膜142中のドナー型元素の活性化を行っている。 In the present embodiment, the gettering process is performed to activate the donor element in the second crystalline semiconductor film 142.

次に、図2(A)に示すように、第2の結晶性半導体膜142上に第2のマスク143を形成し、該第2のマスクを用いて第2の結晶性半導体膜142及び第1の結晶性半導体膜141をエッチングして、図2(B)に示すような第1の半導体領域152及び第2の半導体領域151を形成する。 Next, as shown in FIG. 2 (A), the second mask 143 is formed over the second crystalline semiconductor film 142, and the second crystalline semiconductor film 142 by using a second mask the the first crystalline semiconductor film 141 is etched to form a first semiconductor region 152 and the second semiconductor region 151, as shown in FIG. 2 (B).

第2のマスク143は、液滴吐出法、印刷法等により、有機樹脂を所定の領域に形成する。 The second mask 143, a droplet discharge method, a printing method, or the like, to form an organic resin in a predetermined area. また、第1のマスクのように、感光性材料を塗布又は吐出した後、レーザ光を感光性材料に照射して露光した後、現像して形成することができる。 Also, as in the first mask, a photosensitive material is applied, or discharge, was exposed by irradiating a laser beam to the photosensitive material, can be formed and developed. 該手法により第2のマスクを形成することで、後に形成される半導体領域の面積を縮小することが可能であり、半導体素子の高集積化や透過型液晶表示装置の開口率を高めることが可能である。 By forming a second mask by 該手 method, after it is possible to reduce the area of ​​the semiconductor regions to be formed can be increased and the aperture ratio of the high integration and transmission type liquid crystal display device of a semiconductor device it is.

なお、以下の実施形態及び実施例のマスク形成工程において、半導体材料で形成される膜又は領域上に感光性材料を塗布する前には、半導体膜又は領域表面に、膜厚が数nm程度の絶縁膜を形成することが好ましい。 Note that in the mask formation process of the following embodiments and examples, before the photosensitive material is applied to the film or on a region formed in a semiconductor material, the semiconductor film or region surface, the film thickness of about several nm it is preferable to form the insulating film. この工程により半導体材料と感光性材料とが直接接触すること回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。 This process is capable of a semiconductor material and the photosensitive material to avoid possible direct contact, impurities can be prevented from entering a semiconductor film. なお、絶縁膜の形成方法としては、オゾン水等の酸化力のある溶液を塗布する方法、酸素プラズマ、オゾンプラズマを照射する方法等が挙げられる。 Incidentally, as a method of forming the insulating film, a method of applying a solution having an oxidizing power of ozone water or the like, an oxygen plasma process or the like for irradiating ozone plasma.

第2の結晶性半導体膜及び第1の結晶性半導体膜は、Cl 2 、BCl 3 、SiCl 4もしくはCCl 4などを代表とする塩素系ガス、CF 4 、SF 6 、NF 3 、CHF 3などを代表とするフッ素系ガス、あるいはO 2を用いてエッチングすることができる。 The second crystalline semiconductor film and the first crystalline semiconductor film, Cl 2, BCl 3, SiCl 4 or a chlorine-based gas typified by CCl 4, CF 4, SF 6 , NF 3, CHF 3 , etc. can be etched using a fluorine-based gas or O 2, is representative. 第2の結晶性半導体膜をエッチングして、第1の半導体領域152を形成し、第1の結晶性半導体膜をエッチングして第2の半導体領域151を形成する。 The second crystalline semiconductor film by etching, the first semiconductor region 152 is formed, the first crystalline semiconductor film to form a second semiconductor region 151 is etched.

次に、第2のマスクを除去した後、図2(C)に示すように、膜厚500〜1500nm、好ましくは500〜1000nmの第3の導電層153を成膜する。 Next, after removing the second mask, as shown in FIG. 2 (C), thickness 500 to 1500 nm, preferably forming a third conductive layer 153 of 500 to 1000 nm. 次に、第3の導電層上に感光性材料154を塗布又は吐出し、レーザビーム直接描画装置を用いてレーザ光155を感光性材料154に照射し露光した後、現像して、図2(D)に示すような第3のマスク161を形成する。 Next, the photosensitive material 154 to a third conductive layer on the coating or discharging, after using the laser beam direct writing system is irradiated with laser light 155 to the photosensitive material 154 exposed and developed, Figure 2 ( forming a third mask 161, as shown in D). ここでは、感光性材料154として、ポジ型感光性材料を用いる。 Here, as the photosensitive material 154, using a positive type photosensitive material.

第3の導電層153の材料としては、導電体を溶媒に溶解又は分散させたものを用いる。 The material of the third conductive layer 153, the conductor used as dissolved or dispersed in a solvent. 導電体としては、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba等の金属、又はハロゲン化銀等の微粒子、若しくは分散性ナノ粒子を用いることができる。 As the conductive, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, and Ba and metal, or, for example, of a silver halide particles or dispersible nanoparticles can be used. または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。 Or it may be formed using a semiconductor material typified by polycrystalline silicon doped with an impurity element such as phosphorus. さらには、上記金属の微粒子又は分散ナノ粒子を複数種有してもよい。 It may further include a plurality of kinds of fine particles or dispersed nanoparticles of the metal. これらの材料からなる導電層を積層して第3の導電層を形成することができる。 It is possible to form the third conductive layer by stacking a conductive layer made of these materials. 第3の導電層153は配線として機能する。 The third conductive layer 153 serves as a wiring. また、配線抵抗を低下させるため、低抵抗材料を用いることが好ましい。 Moreover, to reduce the wiring resistance, it is preferable to use a low resistance material.

なお、吐出口から吐出する組成物は、比抵抗値を考慮して、金、銀、銅のいずれかの材料を溶媒に溶解又は分散させたものを用いることが好ましい。 Incidentally, the composition to be discharged from the discharge opening, taking into account the specific resistance value, gold, silver, or copper be used as dissolved or dispersed in a solvent preferably. より好ましくは、低抵抗且つ安価な銀又は銅を用いるとよい。 More preferably, it may be used to lower resistance and inexpensive silver or copper. 但し、銅を用いる場合には、不純物対策のため、合わせてバリア膜を設けるとよい。 However, when copper is used, a countermeasure against impurities, may be provided with barrier films combined. 溶媒は、酢酸ブチル、酢酸エチル等のエステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチルケトン、アセトン等の有機溶剤等を用いればよい。 Solvents, butyl acetate, esters such as ethyl acetate, isopropyl alcohol, and ethyl alcohol, methyl ethyl ketone, may be used an organic solvent such as acetone, or the like.

ここで、銅を配線として用いる場合のバリア膜としては、窒化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化チタン、窒化タンタル(TaN:Tantalum Nitride)など窒素を含む絶縁性又は導電性の物質を用いると良く、これらを液滴吐出法で形成しても良い。 Here, the barrier film in the case of using copper as a wiring, silicon nitride, silicon oxynitride, aluminum nitride, titanium nitride, tantalum nitride (TaN: Tantalum Nitride) When using an insulating or conductive material containing nitrogen, such as it may may be formed them by a droplet discharge method.

なお、液滴吐出法に用いる組成物の粘度は5〜20mPa・sが好適であり、これは、乾燥が起こることを防止し、吐出口から組成物を円滑に吐出できるようにするためである。 The viscosity of the composition used for a droplet discharge method is preferably 5 to 20 mPa · s, which prevents the drying takes place, is in order to smoothly discharge the composition from the discharge port . また、表面張力は40mN/m以下が好ましい。 The surface tension is preferably not more than 40 mN / m. なお、用いる溶媒や用途に合わせて、組成物の粘度等は適宜調整するとよい。 Incidentally, in accordance with the solvent or the intended use, the viscosity of the composition and the like may be appropriately adjusted. 銀を溶媒に溶解又は分散させた組成物の粘度は5〜20mPa・s、金を溶媒に溶解又は分散させた組成物の粘度は10〜20mPa・sである。 The viscosity of the composition in which silver is dissolved or dispersed in a solvent viscosity of 5 to 20 mPa · s, gold is dissolved or dispersed in a solvent composition is 10 to 20 MPa · s.

組成物を吐出する工程は、減圧下で行っても良い。 Step of discharging the composition may be performed under reduced pressure. これは、組成物を吐出して被処理物に着弾するまでの間に、該組成物の溶媒が揮発し、後の乾燥と焼成の工程を省略又は短くすることができるためである。 This and before landing by discharging a composition to be treated, the solvent is volatilized in the composition is for the subsequent steps of drying and baking can be omitted or shortened. 溶液の吐出後は、溶液の材料により、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール、加熱炉等により、乾燥と焼成の一方又は両方の工程を行う。 After discharge of the solution, of a material solution, performed at normal pressure or under reduced pressure laser light irradiation, rapid thermal annealing, heating furnace or the like, either or both steps of drying and baking. 乾燥と焼成の工程は、両工程とも加熱処理の工程であるが、例えば、乾燥は100度で3分間、焼成は200〜350度で15分間〜120分間で行うもので、その目的、温度と時間が異なるものである。 Drying and baking step is a step of heat treatment both steps, for example, dried for 3 minutes at 100 degrees, baking is carried out for 15 minutes to 120 minutes at 200 to 350 degrees, its purpose, temperature and time is different. 乾燥と焼成の工程を良好に行うためには、基板を加熱しておいてもよく、そのときの温度は、基板等の材質に依存するが、100〜800度(好ましくは200〜350度)とする。 To perform the steps of drying and baking favorably may be heated substrate, the temperature at that time depends on the material of the substrate or the like, 100 to 800 degrees (preferably 200 to 350 degrees) to. 本工程により、溶液中の溶媒の揮発又は化学的に分散剤を除去し、周囲の樹脂が硬化収縮することで、融合と融着を加速する。 By this step, volatilization or chemically removing the dispersant of solvent in the solution, that by hardening and shrinking a peripheral resin and fusion and welding are accelerated. 雰囲気は、酸素雰囲気、窒素雰囲気又は空気で行う。 Atmosphere is performed in an oxygen atmosphere, nitrogen atmosphere or air. 但し、金属元素を分解又は分散している溶媒が除去されやすい酸素雰囲気下で行うことが好適である。 However, it is preferable to carry out the metal element degradation or Dispersed is in an oxygen atmosphere easily removed solvent.

レーザ光の照射は、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。 Irradiation may be used for laser light gas laser or solid-state laser of a continuous oscillation or pulse oscillation. 前者の気体レーザとしては、エキシマレーザ、YAGレーザ等が挙げられ、後者の固体レーザとしては、Cr、Nd等がドーピングされたYAG、YVO 4等の結晶を使ったレーザ等が挙げられる。 As the former gas laser, excimer laser, YAG laser and the like, as the latter solid laser, Cr, YAG Nd and the like are doped, laser and the like using the crystal such as YVO 4. なお、レーザ光の吸収率の関係から、連続発振のレーザを用いることが好ましい。 Incidentally, in relation to the absorptance of laser light, it is preferable to use a continuous wave laser. また、パルス発振と連続発振を組み合わせた所謂ハイブリッドのレーザ照射方法を用いてもよい。 It may also be used a so-called hybrid laser irradiation method which combines a pulsed wave and a continuous wave. 但し、基板の耐熱性に依っては、レーザ光の照射による加熱処理は、数マイクロ秒から数十秒の間で瞬間に行うとよい。 However, depending on the heat resistance of the substrate, the heat treatment by laser light irradiation is preferably performed instantaneously for several microseconds to several tens of seconds. 瞬間熱アニール(RTA)は、不活性ガスの雰囲気下で、紫外光乃至赤外光を照射する赤外ランプやハロゲンランプなどを用いて、急激に温度を上昇させ、数マイクロ秒から数分の間で瞬間的に熱を加えて行う。 Rapid thermal annealing (RTA) is in an atmosphere of an inert gas, such as by using an infrared lamp or a halogen lamp for irradiating ultraviolet light to infrared light, rapidly raising the temperature, a fraction from a few microseconds instantaneously performed by applying heat between. この処理は瞬間的に行うために、実質的に最表面の薄膜のみを加熱することができ、下層の膜には影響を与えないという利点がある。 Since the treatment is performed instantaneously, substantially can be heated only an outermost thin film, the lower layer of the film has the advantage that no influence.

ここでは、Agを含む組成物(以下「Agペースト」という。)を選択的に吐出し、上記に示すようなレーザビーム照射又は熱処理による乾燥及び焼成を適宜行い膜厚600〜800nmの第3の導電層153を形成する。 Here, a composition containing Ag (hereinafter referred to as "Ag paste".) Selectively ejecting a third film thickness 600~800nm ​​performed appropriately dried and fired by laser beam irradiation or thermal treatment, as shown above forming a conductive layer 153. このとき導電層は、導電体である微粒子が3次元に不規則に重なり合って形成されている。 In this case the conductive layer, fine particles are formed irregularly overlap in three dimensions is a conductor. 即ち、3次元凝集体粒子で構成されている。 That is constituted by three-dimensional aggregate particles. このため、表面は微細な凹凸を有する。 Therefore, the surface has fine irregularities. また、導電層が加熱される温度及びその時間により、微粒子が焼成され、粒子の粒径が増大するため、表面の高低差が大きい層となる。 Further, the temperature and the time the conductive layer is heated, fine particles are fired, since the size of the particles is increased, the height difference between the surfaces is large layer.

なお、この焼成をO 2雰囲気中で行うと、Agペースト内に含まれているバインダ(熱硬化性樹脂)などの有機物が分解され、有機物をほとんど含まないAg膜を得ることができる。 Incidentally, the sintering is performed in an O 2 atmosphere, organic substances such as binders contained in the Ag paste (thermosetting resin) is decomposed, it is possible to obtain a Ag film containing little organic matter. また、プレス機等を用いて膜表面を平滑にすることができる。 Further, it is possible to smooth the film surface using a press machine or the like.

なお、実施形態及び実施例の導電膜形成工程において、感光性樹脂の塗布又は吐出工程時に半導体膜表面に絶縁膜を形成した場合は、コンタクト抵抗を下げるため、導電膜を成膜する前に該絶縁膜をエッチングすることが好ましい。 Incidentally, in the conductive film forming step of embodiments and examples, the case of forming the semiconductor film surface with the insulating film at the time of coating or the discharge process of the photosensitive resin in order to reduce the contact resistance, the before forming the conductive film it is preferable to etch the insulating film.

次に、第3のマスク161を用いて第3の導電層153を所望の形状にエッチングして、第4の導電層162、163を形成する。 Next, a third conductive layer 153 using a third mask 161 is etched into a desired shape to form a fourth conductive layer 162 and 163. 第4の導電層162、163は、ソース電極及びドレイン電極として機能する。 Fourth conductive layers 162 and 163, serving as a source electrode and a drain electrode. このとき、第3の導電層を分断して、ソース電極及びドレイン電極を形成すると共に、ソース配線として機能するソース電極、又はドレイン配線として機能するドレイン電極の幅が細くなるようにエッチングすることで、後に形成される液晶表示装置の開口率を高めることが可能である。 At this time, the by dividing the third conductive layer, and forming a source electrode and a drain electrode is etched so that the width of the drain electrode serving as a source electrode or a drain wiring serves as a source wiring becomes narrower , it is possible to increase the aperture ratio of the liquid crystal display device to be formed later.

次に、第3のマスク161を用いて、第1の半導体領域152の露出部をエッチングして、ソース領域及びドレイン領域として機能する第3の半導体領域164、165を形成する。 Then, by using the third mask 161, the exposed portion of the first semiconductor region 152 is etched to form the third semiconductor region 164 and 165 functioning as a source region and a drain region. このとき、第2の半導体領域151の一部がオーバーエッチングされても良い。 At this time, part of the second semiconductor region 151 may be over-etched. このときのオーバーエッチングされた第2の半導体領域を第4の半導体領域166と示す。 A second semiconductor region which is over-etched at this time is shown as the fourth semiconductor region 166. 第4の半導体領域166はチャネル形成領域として機能する。 The fourth semiconductor region 166 functions as a channel formation region.

次に、第3のマスクを除去した後、図2(E)に示すように、第4の導電層162、163及び第4の半導体領域166表面上に、パッシベーション膜として機能する膜厚100〜300nmの第2の絶縁膜171を成膜することが好ましい。 Next, after removing the third mask, as shown in FIG. 2 (E), the fourth conductive layer 162 and the fourth semiconductor region 166 on the surface, the thickness 100 which functions as a passivation film it is preferable that the second insulating film 171 of 300 nm. パッシベーション膜は、プラズマCVD法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素(CN)、その他の絶縁性材料を用いて形成することができる。 Passivation film, using a thin film formation method such as a plasma CVD method or a sputtering method, silicon nitride, silicon oxide, silicon nitride oxide, silicon oxynitride, aluminum oxynitride, or aluminum oxide, diamond-like carbon (DLC), nitrogen-containing carbon (CN), it can be formed using other insulating materials. なお、パッシベーション膜は単層でも積層構造でもよい。 Incidentally, the passivation film or a lamination structure may be used in a single layer. ここでは、第4の半導体領域166の界面特性から酸化珪素、又は酸化窒化珪素を形成し、その上に窒化珪素膜、又は窒化酸化珪素膜を成膜することが好ましい。 Here, silicon oxide from the interface characteristics of the fourth semiconductor region 166, or a silicon oxynitride, is preferably formed silicon nitride film, or a silicon nitride oxide film is formed thereon.

この後、第4の半導体領域を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。 After this, it is preferable to hydrogenation the fourth semiconductor region is heated in a hydrogen atmosphere or a nitrogen atmosphere. なお、窒素雰囲気で加熱する場合は、第2の絶縁膜に水素を含む絶縁膜を形成することが好ましい。 In the case of heating in a nitrogen atmosphere, it is preferable that the second insulating film to form an insulating film containing hydrogen.

以上の工程により、結晶性半導体膜を有する逆スタガ型TFTを形成することができる。 Through the above steps, it is possible to form the inverted stagger type TFT having a crystalline semiconductor film.

次に、第2の絶縁膜171上に、膜厚500〜1500nmの第3の絶縁膜172を形成する。 Then, on the second insulating film 171, a third insulating film 172 having a thickness of 500 to 1500 nm. 第3の絶縁膜としては、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)などの耐熱性高分子、又はシリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちSi−O−Si結合を含む無機シロキサンポリマー、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素上の水素がメチルやフェニルのよう As the third insulating film, silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, aluminum nitride, aluminum oxynitride or another inorganic insulating material; acrylic acid, methacrylic acid, or polyimide (polyimide) , Si-O-of aromatic polyamide, polybenzimidazole (polybenzimidazole) heat-resistant polymer, or silicon formed using a siloxane polymer-based material typified by silica glass as a starting material, such as, oxygen, consisting of hydrogen compound inorganic siloxane polymer including a Si bond, alkyl siloxane polymer, such alkyl silsesquioxane polymer, hydrogenated silsesquioxane polymer, the hydrogen on silicon typified by hydrogenated alkyl silsesquioxane polymer methyl or phenyl 有機基によって置換された有機シロキサンポリマー系の絶縁材料を用いることができる。 Organosiloxane polymer based insulating material which is substituted by an organic group can be used. 形成方法としては、CVD法、塗布法、印刷法等公知の手法を用いて形成する。 As forming method, CVD method, a coating method is formed by a known method such as printing method. なお、塗布法で形成することにより、第3の絶縁層の表面を平坦化することが可能である。 Note that by forming a coating method, it is possible to flatten the surface of the third insulating layer. ここでは、塗布法によりアクリル樹脂を塗布し焼成して、第3の絶縁膜を形成する。 Here, calcined coating an acrylic resin by a coating method to form a third insulating film. また、反射型液晶表示装置や半透過型液晶表示装置の場合、第3の絶縁膜は凹凸を有することで、光をより外部に反射することが可能となる。 In addition, in the case of the reflection type liquid crystal display device or a transflective liquid crystal display device, the third insulating film to have a concavo-convex, it is possible to reflect light more to the outside. この場合、第3の絶縁膜を液滴吐出法、印刷法等を用いることで、凹凸を有する絶縁層を形成することが可能である。 In this case, a droplet discharge method, or the third insulating film, by using a printing method or the like, it is possible to form an insulating layer having an uneven.

なお、第2の絶縁膜171が、後に形成される第5の導電層173と第4の導電層162、163との間に寄生容量が生じない程度の膜厚を有する場合、第3の絶縁膜172は必ずしも必要ではない。 In the case having a thickness that parasitic capacitance is not generated between the second insulating film 171, a fifth conductive layer formed after 173 and the fourth conductive layer 162 and 163, the third insulating film 172 is not necessarily required.

次に、第3の絶縁膜172上に第4のマスク(図示しない。)を形成した後、第3の絶縁膜172、第2の絶縁膜171、及び第1の絶縁膜である絶縁膜123a、123b、123cの一部をエッチングして、ゲート電極の接続部として機能する第2の導電層122bを露出する。 Then, after forming a fourth mask (not shown.) Over the third insulating film 172, the third insulating film 172, the second insulating film 171, and a first insulating film insulating film 123a , 123b, by etching a portion of 123c, exposing the second conductive layer 122b functioning as a connection portion of the gate electrode. 次に、第4のマスクを除去した後、ゲート配線として機能する膜厚500〜1500nm、好ましくは500〜1000nmの第5の導電層173を形成する。 Next, after removing the fourth mask, the film thickness functioning as a gate wiring 500 to 1500 nm, preferably forms a fifth conductive layer 173 of 500 to 1000 nm. 第4のマスクは、第2のマスク143と同様の手法及び材料を適宜用いることが可能である。 Fourth mask may be used a similar approach and material as the second mask 143 as appropriate. 第5の導電層173の材料及び形成方法は、第3の導電層153と同様の材料及び形成方法を適宜選択すればよい。 Materials and forming methods of the fifth conductive layer 173, the third conductive layer 153 and the similar material and forming method may be selected as appropriate. なお、配線抵抗を抑制するため、低抵抗材料を用いることが好ましい。 In order to suppress the wiring resistance, it is preferable to use a low resistance material. また、第5の導電層173を、第1の導電層のようにレーザビーム直接描画装置を用いて形成したマスクによりエッチングして、線幅を細くしても良い。 Further, the fifth conductive layer 173 is etched by a mask formed using a laser beam direct writing system as the first conductive layer may be thinner line width. この工程により、画素内に占める配線面積を低減することが可能であり、透過型液晶表示装置において開口率を向上させることが可能である。 This process, it is possible to reduce the wiring area occupied within the pixel, it is possible to improve the aperture ratio in a transmissive type liquid crystal display device. ここでは、Agペーストを吐出し、乾燥焼成させて第5の導電層173を形成する。 Here, ejecting Ag paste to form a fifth conductive layer 173 and dried calcined.

次に、第5の導電層173及び第3の絶縁膜172上に第4の絶縁膜174を形成する。 Next, a fourth insulating film 174 on the fifth conductive layer 173 and the third insulating film 172. 第4の絶縁膜174としては、第3の絶縁膜172と同様の材料を適宜用いることが可能である。 The fourth insulating film 174, it is possible to use the same material as the third insulating film 172 as appropriate. また、反射型液晶表示装置又は半透過型液晶表示装置を形成する場合、第4の絶縁膜は凹凸を有することで、光をより外部に反射することが可能となる。 In the case of forming a reflection type liquid crystal display device or a transflective liquid crystal display device, the fourth insulating film that has an uneven, it is possible to reflect light more to the outside. この場合、第3の絶縁膜を液滴吐出法、印刷法等を用いることで、凹凸を有する絶縁層を形成することが可能である。 In this case, a droplet discharge method, or the third insulating film, by using a printing method or the like, it is possible to form an insulating layer having an uneven.

次に、第4の絶縁膜174上に第5のマスク(図示しない。)を形成した後、第4の絶縁膜174、第3の絶縁膜172及び第2の絶縁膜171の一部をエッチングして、第4の導電層163の一部を露出する。 Next, a fourth insulating film 174 (not shown.) The fifth mask over after forming the fourth insulating film 174, etching a portion of the third insulating film 172 and the second insulating film 171 and to expose a portion of the fourth conductive layer 163. 次に、第5のマスクを除去した後、画素電極として機能する膜厚100〜200nmの第6の導電層175を形成する。 Next, after removing the fifth mask to form a sixth conductive layer 175 of a thickness of 100~200nm serving as a pixel electrode. 第5のマスクは、第2のマスク143と同様の手法及び材料を適宜用いることが可能である。 The fifth mask, it is possible to use similar techniques and material as the second mask 143 as appropriate. 第6の導電層175の代表的な材料としては、透光性を有する導電膜、又は反射性を有する導電膜がある。 Exemplary materials of the sixth conductive layer 175, there is a conductive film having a conductive film, or reflective having a light-transmitting property. 透光性を有する導電膜の材料としては、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)、酸化珪素を含む酸化インジウムスズ等が挙げられる。 As a material for the conductive film having a light transmitting property, indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), zinc oxide added with gallium (GZO), indium tin oxide containing silicon oxide and the like. また、反射性を有する導電膜の材料としては、アルミニウム(Al)、チタン(Ti)、銀(Ag)、タンタル(Ta)などの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン(TiN)、窒化タンタル(TaN)、若しくは1〜20%のニッケルを含むアルミニウムなどが挙げられる。 Further, as the material of the conductive film having reflectivity, aluminum (Al), titanium (Ti), silver (Ag), a metal such as tantalum (Ta), or in the metal and the stoichiometric composition following concentrations metal material containing nitrogen, or titanium nitride is a nitride of the metal (TiN), tantalum nitride (TaN), or aluminum containing 1 to 20% nickel and the like. さらには、半透過型液晶表示装置の場合、第6の導電層を透光性を有する導電膜と、反射性を有する導電膜とで形成すれば良い。 Furthermore, the semi-case of a transmission type liquid crystal display device, and a light-transmitting conductive film of the sixth conductive layer may be formed by a conductive film having reflectivity.

第6の導電層175の形成方法としては、液滴吐出法、スパッタリング法、蒸着法、CVD法、塗布法等を適宜用いる。 As a method of forming the sixth conductive layer 175, using a droplet discharge method, a sputtering method, an evaporation method, CVD method, a coating method, or the like as appropriate. 液滴吐出法を用いることで、選択的に第6の導電層を形成することが可能である。 By using a droplet discharge method, it is possible to form a conductive layer selectively sixth. また、スパッタリング法、蒸着法、CVD法、塗布法等を用いた場合、第2の導電層と同様にマスクを形成した後、該マスクを用いて導電膜をエッチングして第6の導電層を形成する。 Further, a sputtering method, an evaporation method, CVD method, the case of using the coating method, after forming a mask similarly to the second conductive layer, the sixth conductive layer of the conductive film is etched using the mask Form.

なお、ここでは第5の導電層173としてはゲート配線として機能する導電層を形成し、第6の導電層175としては画素電極として機能する導電層を形成したが、これに限定されない。 Here, a conductive layer serving as a gate wiring as a fifth conductive layer 173, the sixth conductive layer 175 was formed a conductive layer serving as a pixel electrode is not limited thereto. 画素電極として機能する導電層を形成した後、ゲート配線として機能する導電層を形成してもよい。 After forming the conductive layer serving as a pixel electrode may be formed a conductive layer serving as a gate wiring.

以上の工程により、アクティブマトリクス基板を形成することが可能である。 Through the above steps, it is possible to form the active matrix substrate.

本実施形態で形成される逆スタガ型TFTは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、及び結晶化工程を同時に行う加熱処理を行った後、低抵抗材料を用いて信号線、走査線等の配線を形成している。 Inversely staggered TFT formed in this embodiment, the gate electrode and using a material having high heat resistance, also after the activation step, the gettering process, and simultaneously heating the crystallization step, low signal line by using a resistor material to form a wiring such as the scanning lines. このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いTFTを形成することが可能である。 Therefore, having a crystallinity less impurity metal elements, it is possible to form a low wiring resistance TFT. また、本発明の液晶表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。 The liquid crystal display device of the present invention, it is possible to form a pixel electrode on the insulating film, it is possible to increase the aperture ratio.

このため、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型TFTと比較して移動度が高い。 Therefore, a higher mobility than an inversely staggered TFT formed using an amorphous semiconductor film to be formed of a crystalline semiconductor film. また、ソース領域及びドレイン領域には、ドナー型元素に加え、触媒元素をも含む。 Also, the source and drain regions, in addition to the donor element, including a catalytic element. このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。 Therefore, low source region and a drain region of the contact resistance with the semiconductor region can be formed. この結果、高速動作が必要な半導体装置を作製することが可能である。 As a result, it is possible to operate at high speed to produce a semiconductor device required.

また、非晶質半導体膜で形成されるTFTと比較して、しきい値のずれが生じにくく、TFT特性のバラツキを低減することが可能である。 Further, as compared with a TFT formed using an amorphous semiconductor film, hardly shift threshold occurs, it is possible to reduce variations in TFT characteristics. このため、非晶質半導体膜で形成されるTFTをスイッチング素子として用いた液晶表示装置と比較して、表示ムラを低減することが可能であり、信頼性の高い半導体装置を作製することが可能である。 Therefore, as compared with the liquid crystal display device using a TFT formed using an amorphous semiconductor film as a switching element, it is possible to reduce display unevenness, it can be manufactured highly reliable semiconductor device it is.

更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。 Furthermore, the gettering process, for gettering also a metal element to be mixed into the semiconductor film during the film deposition step, it is possible to reduce the off current. このようなTFTを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。 By providing such a TFT switching element for a liquid crystal display device, it is possible to improve the contrast.

また、本実施形態では、このため、基板全面に薄膜を成膜せずとも、液滴吐出法を用いて所定の場所に薄膜原料やレジストを吐出すればよく、フォトマスクを用いずとも、TFTを形成することができる。 Further, in the present embodiment, Therefore, without forming a thin film on the entire surface of the substrate, it may be discharged a thin film material and the resist in place by a droplet discharge method, without using a photomask, TFT it can be formed. このため、スループットや歩留まりを向上させると共に、コストダウンを図ることが可能となる。 Therefore, while improving the throughput and yield, it is possible to reduce the cost.

(実施形態2) (Embodiment 2)
本実施形態では、実施形態1で示したアクティブマトリクス基板のソース配線、ゲート配線、及び画素電極の積層の構造について、図3を用いて説明する。 In the present embodiment, the source lines of the active matrix substrate shown in embodiment 1, the gate wiring, and the structure of lamination of the pixel electrode will be described with reference to FIG.

図3(A)は、本実施形態における逆スタガ型TFTと、ゲート配線として機能する第5の導電層との積層構造を示す図であり、図2(E)の断面構造及び図3(C)のA−Bの断面構造に相当する。 3 (A) is a diagram showing an inverted staggered TFT in this embodiment, the stacked structure of the fifth conductive layer serving as a gate interconnection, cross-sectional structure and the diagram of FIG 2 (E) 3 (C ) corresponds to a cross-sectional structure of a-B in.

図3(B)は、ソース配線として機能する第4の導電層、ゲート配線として機能する第5の導電層、ゲート電極の接続部として機能する第2の導電層、及び画素電極として機能のする第6の導電層の積層構造を示す図であり、図3(C)のC−Dの断面構造に相当する。 FIG. 3 (B), the fourth conductive layer serving as a source wiring, a fifth conductive layer serving as a gate wiring, the second conductive layer serving as a connection portion of the gate electrode, and a function as a pixel electrode is a diagram showing a laminated structure of the sixth conductive layer, corresponds to the cross-sectional structure of the C-D in FIG. 3 (C). 以下、ソース配線として機能する第4の導電層をソース配線162a、162b、ドレイン電極として機能する第4の導電層をドレイン電極163aのゲート配線として機能する第5の導電層をゲート配線173a、ゲート電極の接続部として機能する第2の導電層をゲート電極の接続部122a、122b、及び画素電極として機能する第6の導電層を画素電極175aと示す。 Hereinafter, the fourth conductive layer source wiring 162a, 162b, a fifth conductive layer of the gate wiring 173a which serves the fourth conductive layer as the gate wiring of the drain electrode 163a which functions as a drain electrode serving as a source wiring, a gate It shows the second conductive layer serving as a connecting portion of the electrode connecting portion 122a of the gate electrode, 122b, and the sixth conductive layer serving as a pixel electrode and the pixel electrode 175a.

図3(B)に示すように、ゲート電極の接続部122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線181、ソース配線162b、ドレイン電極163aが形成される。 As shown in FIG. 3 (B), the first insulating film 123 is formed on the gate electrode connecting portion on 122b, on the first insulating film 123, the capacitor wiring 181, the source wiring 162b, the drain electrode 163a is formed It is. また、容量配線181、ソース配線162b、ドレイン電極163a、第1の絶縁膜123の上に第2の絶縁膜171、第3の絶縁膜172が形成され、第3の絶縁膜172上にゲート配線173aが形成される。 Further, the capacitor wiring 181, the source wiring 162b, the drain electrode 163a, the second insulating film 171 on the first insulating film 123, the third insulating film 172 is formed, a gate wiring on the third insulating film 172 173a is formed. 即ち、ソース配線、容量配線は、第2の絶縁膜171、第3の絶縁膜172を介してゲート配線173aと交差している。 That is, the source wiring, capacitor wiring, a second insulating film 171, through a third insulating film 172 crosses the gate line 173a. なお、図3(A)及び図3(B)においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 Note that in FIG. 3 (A) and 3 FIG. 3 (B), the illustrated insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

図3(B)に示すように、ゲート配線173a及び第3の絶縁膜172全ての上に第4の絶縁膜174が形成され、第4の絶縁膜174上に画素電極175aが形成されている。 As shown in FIG. 3 (B), the fourth insulating film 174 is formed on the gate wiring 173a and the third insulating film 172 all of which pixel electrode 175a is formed on the fourth insulating film 174 . 即ち、第4の絶縁膜174を介して、ゲート配線173aの一部を画素電極175aが覆っている。 That is, through the fourth insulating film 174, a part of the gate wiring 173a pixel electrode 175a covers. 画素電極175aが形成される第4の絶縁膜174は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。 The fourth insulating film 174 where the pixel electrode 175a is formed, it is possible to suppress the disturbance of the orientation of the liquid crystal material filled since it is formed in the planarization layer, after between the pixel electrodes, a liquid crystal display it is possible to improve the contrast of the device.

なお、ここでは、第4の絶縁膜174を、ゲート配線173a及び第3の絶縁膜172全ての上に形成したが、ゲート配線173a及びその周辺の第3の絶縁膜172を覆うように設けてもよい。 Here, the fourth insulating film 174 has been formed on the gate wirings 173a and the third insulating film 172 all provided so as to cover the third insulating film 172 of the gate lines 173a and the periphery thereof it may be. この場合、液滴吐出法や印刷法で部分的に第4の絶縁膜を形成する。 In this case, partially forming a fourth insulating film by a droplet discharging method or a printing method. この構造の場合、部分的に第4の絶縁膜を形成するため、原材料を削減することが可能であり、低コスト化が可能である。 In this structure, to form a partially fourth insulating film, it is possible to reduce the raw material cost reduction is possible.

また、本実施形態では、図3(C)のE―Fで示すように、ソース配線上に画素電極の端部が形成されている。 Further, in the present embodiment, as shown in E-F in FIG. 3 (C), the edge of the pixel electrode is formed on the source wiring. このため、透過型液晶表示装置の場合、画素電極端部で液晶材料の配向乱れが生じたとしても、その領域をソース配線が覆っているため、表示ムラを低減することが可能である。 Therefore, in the case of a transmissive liquid crystal display device, as the alignment disorder of the liquid crystal material occurs in a pixel electrode end, for the area source wiring covers, it is possible to reduce the display unevenness.

(実施形態3) (Embodiment 3)
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図4を用いて説明する。 In the present embodiment, different active matrix substrate having the laminated structure of the gate and source lines will be described with reference to FIG.

図4(A)は、本実施形態における逆スタガ型TFTとゲート配線との積層構造を示す図であり、図4(C)のA−Bの断面構造に相当する。 4 (A) is a diagram showing the layered structure of the inverted staggered TFT and the gate wiring in this embodiment, it corresponds to a cross-sectional structure of A-B in FIG. 4 (C). 第1の絶縁膜123上には、第4の半導体領域、ドレイン電極として機能する第4の導電層(以下、ドレイン電極163aと示す。)163、画素電極1112、ゲート配線1113が形成される。 On the first insulating film 123, the fourth semiconductor region, the fourth conductive layer serving as a drain electrode (hereinafter. Referred to as the drain electrode 163a) 163, a pixel electrode 1112, the gate wiring 1113 is formed. ドレイン電極163aと画素電極1112は絶縁膜を介さないで接続されている。 A drain electrode 163a and the pixel electrode 1112 is connected without interposing the insulating film. また、ゲート電極の接続部122aとゲート配線1113とは、第1の絶縁膜123を介して接続されている。 Further, a connecting portion 122a and the gate wiring 1113 of the gate electrode is connected via a first insulating film 123. また、ソース配線162a、ドレイン電極163a、画素電極1112、第1の絶縁膜123、ゲート配線1113上にはパッシベーション膜として機能する絶縁膜1114が形成される。 Further, the source wiring 162a, the drain electrode 163a, the pixel electrode 1112, a first insulating film 123, on the gate wiring 1113 insulating film 1114 which functions as a passivation film is formed. なお、図4(A)及び図4(B)においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 In FIG. 4 (A) and 4 FIG. 4 (B), the illustrated insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

図4(B)は、ソース配線162b、ゲート配線1113、ゲート電極の接続部122b、及び画素電極1112の積層構造を示す図であり、図4(C)のC−Dの断面構造に相当する。 FIG. 4 (B), the source wiring 162b, the gate wiring 1113, a view showing the connection portion 122b of the gate electrode, and a laminated structure of the pixel electrode 1112 corresponds to the cross-sectional structure of C-D shown in FIG. 4 (C) .

図4(B)に示すように、ゲート電極の接続部122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線181、ソース配線162b、ドレイン電極163a、ドレイン電極163aに接続する画素電極1112が形成される。 As shown in FIG. 4 (B), the first insulating film 123 is formed on the gate electrode connecting portion on 122b, on the first insulating film 123, the capacitor wiring 181, the source wiring 162b, the drain electrode 163a, the drain pixel electrode 1112 to be connected to the electrode 163a is formed. また、容量配線181、ソース配線162b上に第2の絶縁膜1111が形成され、第2の絶縁膜1111上にゲート配線1113が形成される。 Further, the capacitor wiring 181, the second insulating film 1111 is formed over the source wiring 162b, the gate wiring 1113 is formed on the second insulating film 1111. 即ち、ソース配線、容量配線は、第2の絶縁膜1111を介してゲート配線1113と交差している。 That is, the source wiring, capacitor wiring intersects with the gate wiring 1113 through the second insulating film 1111. ここでは、第2の絶縁膜1111を液滴吐出法、又は印刷法で形成する。 Here, the second insulating film 1111 is formed by a droplet discharge method, or a printing method.

本実施形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第2の絶縁膜1111を設けている。 In the present embodiment, the source lines are provided the capacitor wiring, a second insulating film 1111 only in a region where the gate wiring intersect. このため、実施形態2と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。 Therefore, unlike the second embodiment, since the forming only a portion, it is possible to reduce the raw material cost reduction is possible.

また、ゲート配線1113と画素電極1112とが重なる領域に第3の絶縁膜を液滴吐出法又は印刷法で形成してもよい。 Further, a third insulating film may be formed by a droplet discharging method or a printing method in a region where the gate wiring 1113 and the pixel electrode 1112 overlaps. この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。 In this case, it is possible to enlarge the region where the pixel electrode is formed, it is possible to increase the aperture ratio.

(実施形態4) (Embodiment 4)
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図5を用いて説明する。 In the present embodiment, different active matrix substrate having the laminated structure of the gate and source lines will be described with reference to FIG.

図5(A)は、本実施形態における逆スタガ型TFTとゲート配線との積層構造を示す図であり、及び図5(C)のA−Bの断面構造に相当する。 5 (A) is a diagram showing the layered structure of the inverted staggered TFT and the gate wiring in the present embodiment, and corresponds to a cross-sectional structure of A-B in FIG. 5 (C).

図5(B)は、ソース配線162b、ゲート配線1121b、ゲート電極の接続部122b、及び画素電極1122の積層構造を示す図であり、図5(C)のC−Dの断面構造に相当する。 FIG. 5 (B) is a diagram showing the source wiring 162b, the gate wiring 1121 b, the connecting portion 122b of the gate electrode, and a laminated structure of the pixel electrode 1122 corresponds to the cross-sectional structure of C-D shown in FIG. 5 (C) .

図5(B)に示すように、ゲート電極の接続部122a、122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線181、ソース配線162b、ドレイン電極163aが形成される。 As shown in FIG. 5 (B), the gate electrode connecting portion 122a, the first insulating film 123 is formed on 122b, on the first insulating film 123, the capacitor wiring 181, the source wiring 162b, the drain electrodes 163a There is formed. また、容量配線181、ソース配線162b、ドレイン電極163a、及び第1の絶縁膜123の上に第2の絶縁膜171、第3の絶縁膜172が形成され、第3の絶縁膜172上にゲート配線1121bが形成される。 Further, the capacitor wiring 181, the source wiring 162b, the second insulating film 171 on the drain electrode 163a, and the first insulating film 123, the third insulating film 172 is formed, a gate over the third insulating film 172 wiring 1121b is formed. 即ち、ソース配線162b、容量配線181は、第2の絶縁膜171、第3の絶縁膜172を介してゲート配線1121bと交差している。 That is, the source wiring 162b, the capacitor wiring 181, a second insulating film 171, through a third insulating film 172 intersects with the gate wiring 1121 b. なお、図5(A)及び図5(B)においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 In FIG. 5 (A) and 5 FIG. 5 (B), the illustrated insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

なお、ここでは、図5(C)に示すように、ゲート配線1121bは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極の接続部122a、122bに接続されている。 Here, as shown in FIG. 5 (C), the gate wiring 1121b is formed in each pixel, the connecting portion 122a of the gate provided in the adjacent pixel electrodes are connected to 122b. このため、ゲート配線1121bの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。 Therefore, the material of the gate wiring 1121b is not specifically required to be low-resistance material, a wider range of choices of materials.

また、第3の絶縁膜172上に第4の絶縁膜174が形成され、第4の絶縁膜174上に画素電極1122が形成されている。 The fourth insulating film 174 is formed on the third insulating film 172, a pixel electrode 1122 on the fourth insulating film 174 is formed. 即ち、第4の絶縁膜174を介して、ゲート配線1121bの一部を画素電極1122が覆ってもよい。 That is, through the fourth insulating film 174, a part of the gate wiring 1121b is the pixel electrode 1122 may be covered. 画素電極1122が形成される第4の絶縁膜174は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。 The fourth insulating film 174 where the pixel electrode 1122 is formed, it is possible to suppress the disturbance of the orientation of the liquid crystal material filled since it is formed in the planarization layer, after between the pixel electrodes, a liquid crystal display it is possible to improve the contrast of the device.

なお、ここでは、第4の絶縁膜174を、ゲート配線1121b及び第3の絶縁膜172の上に形成したが、ゲート配線1121b及びその周辺の第3の絶縁膜172を覆うように設けてもよい。 Here, the fourth insulating film 174 has been formed over the gate wiring 1121b and the third insulating film 172, be provided to cover the third insulating film 172 of the gate lines 1121b and the periphery thereof good. この場合、液滴吐出法や印刷法で部分的に第4の絶縁膜を形成する。 In this case, partially forming a fourth insulating film by a droplet discharging method or a printing method. この構造の場合、部分的に第4の絶縁膜を形成するため、原材料を削減することが可能であり、低コスト化が可能である。 In this structure, to form a partially fourth insulating film, it is possible to reduce the raw material cost reduction is possible.

(実施形態5) (Embodiment 5)
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図6を用いて説明する。 In the present embodiment, different active matrix substrate having the laminated structure of the gate and source lines will be described with reference to FIG.

図6(A)は、本実施形態における逆スタガ型TFTとゲート配線との積層構造を示す図であり、図6(C)のA−Bの断面構造に相当する。 6 (A) is a diagram showing the layered structure of the inverted staggered TFT and the gate wiring in this embodiment, it corresponds to a cross-sectional structure of A-B in FIG. 6 (C). 第1の絶縁膜123上には、第4の半導体領域166、ドレイン電極163a、画素電極1132、ゲート配線1133aが形成される。 On the first insulating film 123, the fourth semiconductor region 166, the drain electrode 163a, the pixel electrode 1132, the gate wiring 1133a is formed. ドレイン電極163aと画素電極1132は絶縁膜を介さないで接続されている。 A drain electrode 163a and the pixel electrode 1132 is connected without interposing the insulating film.

図6(B)は、ソース配線162b、ゲート配線1133b、ゲート電極の接続部122b、及び画素電極1132の積層構造を示す図であり、図6(C)のC−Dの断面構造に相当する。 FIG. 6 (B) a source wiring 162b, the gate wiring 1133b, a view showing the connecting portion 122b of the gate electrode, and a laminated structure of the pixel electrode 1132 corresponds to the cross-sectional structure of C-D shown in FIG. 6 (C) .

図6(B)に示すように、ゲート電極の接続部122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線181、ソース配線162b、ドレイン電極163a、ドレイン電極163aに接続する画素電極1132が形成される。 As shown in FIG. 6 (B), the first insulating film 123 is formed on the gate electrode connecting portion on 122b, on the first insulating film 123, the capacitor wiring 181, the source wiring 162b, the drain electrode 163a, the drain pixel electrode 1132 to be connected to the electrode 163a is formed. また、容量配線181、ソース配線162b上に第2の絶縁膜1131が形成され、第2の絶縁膜1131上にゲート配線1133bが形成される。 Further, the capacitor wiring 181, the second insulating film 1131 is formed over the source wiring 162b, the gate wiring 1133b is formed on the second insulating film 1131. 即ち、ソース配線、容量配線は、第2の絶縁膜1131を介してゲート配線1133bと交差している。 That is, the source wiring, capacitor wiring intersects with the gate wiring 1133b via the second insulating film 1131. ここでは、第2の絶縁膜1131を液滴吐出法、又は印刷法で形成する。 Here, the second insulating film 1131 is formed by a droplet discharge method, or a printing method. なお、図6(A)及び図6(B)においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 In the FIGS. 6 (A) and 6 FIG. 6 (B), the illustrated insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

本実施形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第2の絶縁膜1131を設けている。 In the present embodiment, the source lines are provided the capacitor wiring, a second insulating film 1131 only in a region where the gate wiring intersect. このため、実施形態4と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。 Therefore, unlike the fourth embodiment, since the forming only a portion, it is possible to reduce the raw material cost reduction is possible.

また、ゲート配線1133bと画素電極1132とが重なる領域に第3の絶縁膜を液滴吐出法又は印刷法で形成してよい。 Further, a third insulating film may be formed by a droplet discharging method or a printing method in a region where the gate wiring 1133b and the pixel electrode 1132 overlaps. この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。 In this case, it is possible to enlarge the region where the pixel electrode is formed, it is possible to increase the aperture ratio.

(実施形態6) (Embodiment 6)
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図7を用いて説明する。 In the present embodiment, different active matrix substrate having the laminated structure of the gate and source lines will be described with reference to FIG.

図7(A)は、本実施形態における逆スタガ型TFTとゲート配線として機能する第5の導電層との積層構造を示す図であり、図7(C)のA−Bの断面構造に相当する。 7 (A) is a diagram showing the layered structure of the fifth conductive layer which functions as a reverse stagger type TFT and the gate wiring in this embodiment, corresponds to a cross-sectional structure of A-B in FIG. 7 (C) to.

図7(B)は、ソース配線1143b、ゲート配線1145a、1145b、ゲート電極の接続部122b、及び画素電極1142の積層構造を示す図であり、図7(C)のC−Dの断面構造に相当する。 7 (B) shows a source wiring 1143b, the gate wiring 1145a, a diagram showing 1145b, the connecting portion 122b of the gate electrode, and a laminated structure of the pixel electrode 1142, the cross-sectional structure of the C-D in FIG. 7 (C) Equivalent to.

図7(B)に示すように、ゲート電極の接続部122a、122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線1144、ソース配線1143b、ドレイン電極1147、ゲート配線1145a、1145bが形成される。 As shown in FIG. 7 (B), the connecting portion 122a of the gate electrode, the first insulating film 123 is formed on 122b, on the first insulating film 123, the capacitor wiring 1144, the source wire 1143b, the drain electrode 1147 , the gate wiring 1145a, 1145b are formed. なお、ゲート配線1145a、1145bは、それぞれ第1の絶縁膜123を介してゲート電極の接続部122a、122bに接続されている。 Note that the gate wiring 1145a, 1145b, the first insulating film of the gate electrode through a 123 connection portion 122a, respectively, are connected to 122b. なお、図7(A)及び図7(B)においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 In FIG. 7 (A) and FIG. 7 (B), shows an insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

また、図7(C)に示すように、ゲート配線1145a、1145bは、各画素にそれぞれ設けられている。 Further, as shown in FIG. 7 (C), the gate wiring 1145a, 1145b are provided to each pixel. ここでは、ゲート配線1145a、1145bとソース配線1143b、ドレイン電極1147、容量配線1144それぞれは、交差していない。 Here, the gate wiring 1145a, 1145b and a source wiring 1143b, the drain electrode 1147, each capacitor wiring 1144, do not intersect. このためこれらの電極及び配線を液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。 Therefore when forming these electrodes and wiring by a droplet discharge method, since it formed simultaneously, it is possible to improve mass productivity.

また、ゲート配線1145a、1145bとソース配線1143b、ドレイン電極1147、容量配線1144の上に第2の絶縁膜171、第3の絶縁膜172が形成され、第3の絶縁膜172上に導電層1146a、1146bが形成される。 Further, the gate wirings 1145a, 1145b and a source wiring 1143b, the drain electrode 1147, the second insulating film 171 on the capacitor wiring 1144, the third insulating film 172 is formed, the third insulating film 172 conductive layer over 1146a , 1146b is formed. また、導電層1146bは、第2の絶縁膜171、第3の絶縁膜172を介して、ゲート配線1145a、1145bと接続している。 The conductive layer 1146b, a second insulating film 171, through a third insulating film 172, the gate wiring 1145a, is connected to the 1145b. このため、各画素に設けられたゲート配線は、導電層1146a、1146bを介して電気的に接続している。 Therefore, the gate wiring provided in each pixel, the conductive layer 1146a, through 1146b are electrically connected. また、ソース配線は、第2の絶縁膜171、第3の絶縁膜172を介して導電層1146a、1146bと交差している。 Further, the source wiring, the second insulating film 171, the third insulating film 172 via the conductive layer 1146a, intersects the 1146b.

なお、ここでは、導電層1146a、1146bは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極の接続部122a、122bに接続されている。 Here, the conductive layer 1146a, 1146b is formed in each pixel, the connecting portion 122a of the gate provided in the adjacent pixel electrodes are connected to 122b. このため、導電層1146a、1146bの材料の選択の幅が広がる。 Therefore, the conductive layer 1146a, the range of selection of materials 1146b spread.

また、第3の絶縁膜172上に第4の絶縁膜174が形成され、第4の絶縁膜174上に画素電極1142が形成されている。 The fourth insulating film 174 is formed on the third insulating film 172, a pixel electrode 1142 on the fourth insulating film 174 is formed. 即ち、第4の絶縁膜174を介して、導電層1146bの一部を画素電極1142が覆っている。 That is, through the fourth insulating film 174, a part of the conductive layer 1146b is the pixel electrode 1142 is covered. 画素電極1142が形成される第4の絶縁膜174は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。 The fourth insulating film 174 where the pixel electrode 1142 is formed, it is possible to suppress the disturbance of the orientation of the liquid crystal material filled since it is formed in the planarization layer, after between the pixel electrodes, a liquid crystal display it is possible to improve the contrast of the device.

なお、ここでは、第4の絶縁膜174を、導電層1146a、1146b及び第3の絶縁膜172全ての上に形成したが、導電層1146a、1146b及びその周辺の第3の絶縁膜172を覆うように設けてもよい。 Here, the fourth insulating film 174, the conductive layer 1146a, has been formed on the 1146b and the third insulating film 172 all, the conductive layer 1146a, a third insulating film 172 of 1146b and around cover it may be provided so as to.

(実施形態7) (Embodiment 7)
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図8を用いて説明する。 In the present embodiment, different active matrix substrate having the laminated structure of the gate and source lines will be described with reference to FIG.

図8(A)は、本実施形態における逆スタガ型TFTとゲート配線との積層構造を示す図であり、図8(C)のA−Bの断面構造に相当する。 8 (A) is a diagram showing the layered structure of the inverted staggered TFT and the gate wiring in this embodiment, it corresponds to a cross-sectional structure of A-B in FIG. 8 (C). 第1の絶縁膜123上には、ソース配線1153a、第4の半導体領域166、ドレイン電極1157、画素電極1152、ゲート配線1155aが形成される。 On the first insulating film 123, source wiring 1153a, the fourth semiconductor region 166, the drain electrode 1157, the pixel electrode 1152, the gate wiring 1155a is formed. ドレイン電極1157と画素電極1132は絶縁膜を介さないで接続されている。 Drain electrode 1157 and the pixel electrode 1132 is connected without interposing the insulating film.

図8(B)は、ソース配線1153b、ゲート配線1155a、1155b、ゲート電極の接続部122b、及び画素電極1152の積層構造を示す図であり、図8(C)のC−Dの断面構造に相当する。 FIG. 8 (B) a source wiring 1153b, the gate wiring 1155a, 1155B, the gate electrode connecting portion 122b, and a diagram showing the layered structure of the pixel electrode 1152, the cross-sectional structure of C-D shown in FIG. 8 (C) Equivalent to.

図8(B)に示すように、ゲート電極の接続部122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線1154、ソース配線1153b、ドレイン電極1154a、ドレイン電極1157に接続する画素電極1152、ゲート配線1155a、1155bが形成される。 As shown in FIG. 8 (B), the first insulating film 123 is formed on the gate electrode connecting portion on 122b, on the first insulating film 123, the capacitor wiring 1154, the source wire 1153b, the drain electrode 1154a, the drain pixel electrode 1152 to be connected to the electrode 1157, the gate wiring 1155a, 1155B are formed. また、容量配線1154、ソース配線1153b上に第2の絶縁膜1151が形成され、第2の絶縁膜1151上に導電層1156bが形成される。 Further, the capacitor wiring 1154, the second insulating film 1151 is formed over the source wiring 1153b, the conductive layer 1156b is formed on the second insulating film 1151. ゲート配線1155a、1155bは、各画素にそれぞれ設けられている。 Gate wiring 1155a, 1155B are provided to each pixel. ここでは、ゲート配線1155a、1155bとソース配線1153b、ドレイン電極1157、容量配線1154それぞれは、交差していない。 Here, the gate wiring 1155a, 1155B and source wiring 1153b, the drain electrode 1157, each capacitor wiring 1154, do not intersect. このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。 If formed in this order droplet discharge method, since it formed simultaneously, it is possible to improve mass productivity. なお、図8(A)及び図8(B)においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 In the FIGS. 8 (A) and 8 FIG. 8 (B), the illustrated insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

また、導電層1156bは、第2の絶縁膜1151を介して、それぞれゲート配線1155a、1155bと接続している。 The conductive layer 1156b via a second insulating film 1151, respectively connected gate wiring 1155a, and 1155B. このため、各画素に設けられたゲート配線は、導電層1156a、1156bを介して電気的に接続している。 Therefore, the gate wiring provided in each pixel, the conductive layer 1156a, through 1156b are electrically connected. また、ソース配線、容量配線は、第2の絶縁膜1151を介してゲート配線1155a、1155b及び導電層1156a、1156bと交差している。 Further, the source wiring, capacitor wiring, the gate wiring 1155a via the second insulating film 1151, 1155B and the conductive layer 1156a, intersects the 1156b.

本実施形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第2の絶縁膜1151を設けている。 In the present embodiment, the source lines are provided the capacitor wiring, a second insulating film 1151 only in a region where the gate wiring intersect. このため、実施形態6と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。 Therefore, unlike the embodiment 6, because it formed only in a portion, it is possible to reduce the raw material cost reduction is possible.

また、導電層と画素電極1152とが重なる領域に第3の絶縁膜を液滴吐出法又は印刷法で形成してよい。 Further, in a region where the conductive layer and the pixel electrode 1152 overlaps may the third insulating film is formed by a droplet discharging method or a printing method. この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。 In this case, it is possible to enlarge the region where the pixel electrode is formed, it is possible to increase the aperture ratio.

(実施形態8) (Embodiment 8)
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図36を用いて説明する。 In the present embodiment, different active matrix substrate having the laminated structure of the gate and source lines will be described with reference to FIG. 36.

図36(A)は、本実施形態における逆スタガ型TFTとゲート配線との積層構造を示す図であり、図36(C)のA−Bの断面構造に相当する。 Figure 36 (A) is a diagram showing the layered structure of the inverted staggered TFT and the gate wiring in this embodiment, corresponds to a cross-sectional structure of A-B in FIG. 36 (C). 第1の絶縁膜123上には、第4の半導体領域166、ドレイン電極1157、画素電極1152が形成される。 On the first insulating film 123, the fourth semiconductor region 166, the drain electrode 1157, the pixel electrode 1152 is formed. ドレイン電極1157と画素電極1152は絶縁膜を介さないで接続されている。 Drain electrode 1157 and the pixel electrode 1152 is connected without interposing the insulating film. また、ゲート電極の接続部722a上の第1の絶縁膜は除去されており、その上にゲート配線1165aが形成されている。 The first insulating film on the connection portion 722a of the gate electrode is removed, the gate wiring 1165a is formed thereon. このような構造により、ゲート電極の接続部とゲート配線との接触抵抗を低減することが可能である。 This structure, it is possible to reduce the contact resistance between the gate electrode connecting portion and the gate wiring. また、本実施形態のようなゲート電極の接続部722aとゲート配線1165aとの接続構造を、実施形態2乃至実施形態7それぞれに適用することが可能である。 Further, the connection structure between the connection portion 722a and the gate wiring 1165a of the gate electrode as in the present embodiment, can be applied to each embodiment 2 to embodiment 7.

図36(B)は、ソース配線1163b、ゲート配線1165a、1165b、導電層1166b、及び画素電極1152の積層構造を示す図であり、図36(C)のC−Dの断面構造に相当する。 Figure 36 (B), the source line 1163B, the gate wiring 1165a, a diagram showing 1165B, conductive layer 1166B, and a laminated structure of the pixel electrode 1152 corresponds to the cross-sectional structure of the C-D in FIG. 36 (C).

図36(B)に示すように、ゲート電極721a、ゲート電極の接続部722aと同様の工程で形成された導電層1166bが基板表面には、形成されている。 As shown in FIG. 36 (B), the gate electrode 721a, the connecting portion 722a and the same conductive layer 1166b formed in the step of the gate electrode on the substrate surface, are formed. また、ゲート電極の接続部722a表面の第1の絶縁膜を除去するときに、導電層1166bの表面上の第1の絶縁膜を除去する。 Also, when removing the first insulating film of the connecting portions 722a surface of the gate electrode, removing the first insulating film on the surface of the conductive layer 1166B. この後、導電層1166b上に第2の絶縁膜1161形成する。 Thereafter, the second insulating film 1161 is formed over the conductive layer 1166B. このとき、導電層1166bの両端部が露出するように、第2の絶縁膜1161を形成することが好ましい。 In this case, as both end portions of the conductive layer 1166b is exposed, it is preferable to form a second insulating film 1161.

次に、第1の絶縁膜上にドレイン電極1157を形成すると同時に、導電層1166b上にゲート配線1165a、1165bを形成し、また同時に第2の絶縁膜1161上にソース配線1163b、容量配線1164を形成する。 Next, on the drain electrode 1157 on the first insulating film, a gate wiring 1165a on the conductive layer 1166B, to form a 1165B, and at the same time the source wiring 1163b on the second insulating film 1161, a capacitor wiring 1164 Form. ここでは、これらの導電層は、交差していない。 Here, these conductive layers are not crossed. このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。 If formed in this order droplet discharge method, since it formed simultaneously, it is possible to improve mass productivity.

また、本実施形態では、画素ごとに形成されたゲート配線1165a、1165bが導電層1166a、1166bを介して電気的に接続されている。 Further, in the present embodiment, the gate wiring 1165a formed in each pixel, 1165B conductive layer 1166A, and is electrically connected via 1166B. また、導電層1166b上に形成された第2の絶縁膜1161を介して、ゲート配線とソース配線とが交差している。 Further, via a second insulating film 1161 which is formed over the conductive layer 1166B, a gate and source lines intersect.

本実施形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第2の絶縁膜1161を設けている。 In the present embodiment, the source lines are provided the capacitor wiring, a second insulating film 1161 only in a region where the gate wiring intersect. このため、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。 Therefore, because it formed only in a portion, it is possible to reduce the raw material cost reduction is possible.

また、ゲート配線1165a、1165b、容量配線1164、及びソース配線1163a、1163bと画素電極1152とが重なる領域に、第3の絶縁膜を液滴吐出法又は印刷法で形成してよい。 Further, the gate wirings 1165a, 1165B, capacitor wiring 1164, and the source wiring 1163A, in the overlapping region and 1163b and the pixel electrode 1152, may the third insulating film is formed by a droplet discharging method or a printing method. この場合、画素電極を形成する領域を拡大することが可能であり、開口率を増加させることが可能である。 In this case, it is possible to expand a region for forming the pixel electrode, it is possible to increase the aperture ratio.

(実施形態9) (Embodiment 9)
本実施形態においては、実施形態1における結晶化及びゲッタリング工程の変形例について、図9を用いて説明する。 In the present embodiment, modification of crystallization and gettering process in the first embodiment will be described with reference to FIG.

図9(A)に示すように、実施形態1と同様の工程に従って、第1の導電層221a、222aを形成し、第1の絶縁膜123を形成する。 As shown in FIG. 9 (A), according to the same process as in Embodiment 1, the first conductive layer 221a, forming the 222a, forming a first insulating film 123. ここで、第1の絶縁膜123とは、実施形態1の第1の絶縁膜と同様の構成であり、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 Here, the first insulating film 123 has the same configuration as the first insulating film of Embodiment 1, the insulating film 123a shown in Embodiment 1, 123b, the 123c, the first insulating film as a representative It is shown as 123.

次に、図9(B)に示すように、実施形態1と同様の工程により、第1の半導体膜124、その上に触媒元素を有する層125、その上に第2の半導体膜132を形成する。 Next, as shown in FIG. 9 (B), the same process as in Embodiment 1, the first semiconductor film 124, a layer 125 having a catalyst element thereon, a second semiconductor film 132 thereon formed to.

なお、第1の半導体膜124を形成した後、全面あるいは選択的にチャネルドープ工程を行ってもよい。 After forming the first semiconductor film 124 may be performed entirely or selectively channel doping step.

次に、図9(C)に示すように、実施形態1と同様の工程により、第1の半導体膜と第2の半導体膜とを加熱し、第1の結晶性半導体膜141及び第2の結晶性半導体膜142を形成する。 Next, as shown in FIG. 9 (C), the same process as in Embodiment 1, and heating the first semiconductor film and the second semiconductor film, the first crystalline semiconductor film 141 and the second to form a crystalline semiconductor film 142. 結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。 Crystallization silicide is formed in a portion of the semiconductor film in contact the metal element for promoting semiconductor crystallization, crystallization proceeds it as a nucleus.

結晶化が進行すると同時に図9(C)の矢印で示すように、第1の半導体膜の結晶化に寄与した触媒元素は第2の半導体膜132に移動されて、ゲッタリングされる。 As shown by the arrow at the same time the crystallization proceeds FIG. 9 (C), the catalytic element contributing to the crystallization of the first semiconductor film is moved to the second semiconductor layer 132 is gettered. 触媒元素の濃度が低減されて第1の結晶性半導体膜141が形成されると共に、ゲッタリング後の触媒元素が移動した第2の半導体膜が結晶化されて第2の結晶性半導体膜142が形成される。 Together with the first crystalline semiconductor film 141 is the concentration of the catalyst element is reduced can be formed, the second crystalline semiconductor film 142 second semiconductor film catalytic element after gettering is moved is crystallized It is formed.

本実施形態では第1の半導体膜上に触媒元素を含む層を形成している。 In the present embodiment, by forming a layer containing a catalytic element on the first semiconductor film. このため、実施形態1と異なり、第1の絶縁膜と第1の半導体膜とを連続成膜することで、第1の半導体膜中の酸素濃度を低減することが可能である。 Therefore, unlike the first embodiment, by a first insulating film and the first semiconductor film are continuously formed, it is possible to reduce the oxygen concentration in the first semiconductor film. 例えば、第1の絶縁膜として、シラン及びアンモニアガスを原料としたCVD法により窒化珪素膜を成膜し、次にアンモニアガスから酸化窒素(N 2 O)に切り替えてCVD法により、酸化珪素膜を成膜して、第1の絶縁膜を形成する。 For example, as the first insulating film, the silane and ammonia gases to deposit a silicon nitride film by a CVD method using a raw material, by a CVD method from then ammonia gas is switched to nitrogen oxide (N 2 O), a silicon oxide film the was deposited to form a first insulating film. 次ぎに、プラズマを発生させずにシランガスのみをチャンバー内に流す。 Next, the flow only silane gas into the chamber without generating plasma. このことにより、チャンバー内の酸素濃度を低減することが可能である。 Thus, it is possible to reduce the oxygen concentration in the chamber. この後、シランガスを原料としてCVD法により第1の半導体膜を形成することで、酸素濃度の低い第1の半導体膜を形成することが可能となる。 Thereafter, by forming the first semiconductor film by the CVD method a silane gas as a raw material, it is possible to form a low oxygen concentration first semiconductor film.

なお、実施形態1乃至実施形態8のいずれかにも、本実施形態を適用することが可能である。 Incidentally, in any of Embodiments 1 to 8 it is also possible to apply the present embodiment.

(実施形態10) (Embodiment 10)
本実施形態では、実施形態1と同様のゲッタリング工程を経て、チャネル保護型TFTを形成する工程について図10を用いて説明する。 In the present embodiment, through the same gettering process as in Embodiment 1, the step of forming a channel protective type TFT is explained with reference to FIG. 10.

図10(A)に示すように、実施形態1と同様の工程により、第1の導電層221a、222aを形成し、第1の絶縁膜123を形成し、触媒元素を有する層125を形成し、第1の半導体膜124を形成する。 As shown in FIG. 10 (A), the same process as in Embodiment 1, the first conductive layer 221a to form a 222a, the first insulating film 123 is formed, a layer 125 having a catalyst element to form a first semiconductor layer 124. 次に第1の半導体膜124上に第2の絶縁膜128を形成した後、第2の絶縁膜上に第2のマスク119を形成する。 Then after forming the second insulating film 128 on the first semiconductor film 124 to form a second mask 119 on the second insulating film. なお、図10においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 Incidentally, in FIG. 10 shows an insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

ここで第2の絶縁膜128としては、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)等のいずれかの単層で形成された絶縁膜である。 Here, as the second insulating film 128, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), or the like silicon nitride oxide (SiNxOy) (x> y) of an insulating film formed of a single layer. また、該絶縁膜を適宜組み合わせて積層構造としてもよい。 Also, or a stacked structure in combination of insulating film appropriately.

第2のマスク119は液滴吐出法または、レーザビーム直接描画装置を用いて形成する。 The second mask 119 is a droplet discharge method, or is formed using a laser beam direct writing system.

次に、第2のマスク119を用いて第2の絶縁膜128をエッチングして、図10(B)に示すような、第1の絶縁領域129を形成する。 Next, by etching the second insulating film 128 by using the second mask 119, as shown in FIG. 10 (B), to form the first insulating region 129. 第1の絶縁領域129はチャネル保護層として機能する。 The first insulating region 129 serves as a channel protective layer.

図10(C)に示すように、第1の半導体膜124及び第1の絶縁領域129上に第2の半導体膜132を形成し、実施形態1と同様の工程により第1の半導体膜124および第2の半導体膜132を加熱する。 Figure 10 (C), the second semiconductor film 132 is formed over the first semiconductor film 124 and the first insulating region 129, the first semiconductor film 124 and the same process as in Embodiment 1 heating the second semiconductor film 132. この結果、触媒元素の濃度が低下された第1の結晶性半導体膜141、触媒元素を有する第2の結晶性半導体膜142を形成する。 As a result, forming a first crystalline semiconductor film 141, the second crystalline semiconductor film 142 having a catalytic element concentration of the catalytic element is lowered. 加熱に伴い、図10(D)の矢印で示すように触媒元素はゲッタリングされる。 With the heating, the catalyst element as indicated by an arrow shown in FIG. 10 (D) is gettered.

その後、実施形態1と同様の工程に従ってチャネル保護型TFTを形成することができる。 Then, it is possible to form a channel protective type TFT according to the same process as in Embodiment 1. なお、実施形態1乃至実施形態8のいずれかにも、本実施形態を適用することが可能である。 Incidentally, in any of Embodiments 1 to 8 it is also possible to apply the present embodiment.

(実施形態11) (Embodiment 11)
本実施形態では実施形態12と同様のゲッタリング工程に従いチャネル保護型TFTを作成する方法について図11を用いて説明する。 How to create a channel protective type TFT in accordance with the same gettering step in Embodiment 12 in the present embodiment will be explained with reference to FIG. 11.

図11(A)にしめすように、実施形態1と同様の工程に従い、第1の導電層221a、222aを形成し、第1の絶縁膜123を形成し、第1の半導体膜124を形成し、触媒元素を有する層125を形成し、第2の絶縁膜128を形成し、吐出法、またはレーザビーム直描装置を用いて第2のマスク119を形成する。 As show in FIG. 11 (A), according to the same process as in Embodiment 1, the first conductive layer 221a to form a 222a, the first insulating film 123 is formed, to form a first semiconductor film 124 , a layer 125 having a catalyst element, the second insulating film 128 is formed, a second mask 119 is formed by using a discharging method or a laser beam direct drawing apparatus. なお、図11においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 Incidentally, in FIG. 11 shows an insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

次に第2のマスク119を用いて第2の絶縁膜128をエッチングし、図11(B)に示すように、第1の絶縁領域129を形成する。 Then by etching the second insulating film 128 by using the second mask 119, as shown in FIG. 11 (B), to form the first insulating region 129. 第1の絶縁領域129はエッチング保護膜として機能する。 The first insulating region 129 functions as an etching protective film.

次に図11(C)に示すように、触媒元素を有する層125及び第1の絶縁領域129上に第2の半導体膜132を形成し、実施形態1と同様の工程により第1の半導体膜および第2の半導体膜を加熱することで、触媒元素の濃度が低減された第1の結晶性半導体膜141、及び触媒元素を有する第2の結晶性半導体膜142を形成する。 Next, as shown in FIG. 11 (C), the second semiconductor film 132 is formed over the layer 125 and the first insulating region 129 having a catalyst element, the first semiconductor film by the same process as in Embodiment 1 and by heating the second semiconductor film, forming a first crystalline semiconductor film 141 and the second crystalline semiconductor film 142 having a catalyst element, the concentration of the catalytic element is reduced. 加熱に伴い、図10(D)の矢印で示すように触媒元素はゲッタリングされる。 With the heating, the catalyst element as indicated by an arrow shown in FIG. 10 (D) is gettered.

その後、実施形態10と同様の工程に従うことで、チャネル保護型TFTを形成することができる。 Thereafter, by following the same process as in Embodiment 10, it is possible to form a channel protective type TFT. なお、実施形態1乃至実施形態8のいずれかにも、本実施形態を適用することが可能である。 Incidentally, in any of Embodiments 1 to 8 it is also possible to apply the present embodiment.

(実施形態12) (Embodiment 12)
本実施形態では、ドナー型元素を有する半導体膜の代わりに、希ガス元素を有する半導体膜を用いて触媒元素をゲッタリングしてTFTを形成する工程について、図12を用いて説明する。 In the present embodiment, instead of the semiconductor film having a donor element, for step a catalyst element by gettering to form a TFT using a semiconductor film having a rare gas element, it will be described with reference to FIG. 12.

図12(A)及び図12(B)に示すように、実施形態1と同様の工程により第1の導電層221aを形成し、第1の絶縁膜123を形成し、触媒元素を有する層125を形成し、第1の半導体膜124を形成する。 Figure 12 (A) and as shown in FIG. 12 (B), the first conductive layer 221a was formed by the same process as in Embodiment 1, to form a first insulating film 123, a layer 125 having a catalytic element It is formed and forming a first semiconductor film 124. 次いで、第1の半導体膜表面に膜厚1〜5nmの酸化膜を形成してもよい。 Then, an oxide film may be formed with a thickness of 1~5nm the first surface of the semiconductor film. ここでは、結晶性半導体膜の表面にオゾン水を塗布して酸化膜を形成する。 Here, the ozone water is applied to form an oxide film on the surface of the crystalline semiconductor film. なお、第1の半導体膜124を形成後、チャネルドープ工程を行っても良い。 Note that after forming the first semiconductor film 124 may be performed channel doping process. また、図12においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 Further, in FIG. 12 shows an insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

次に、第1の半導体膜124上にPVD法、CVD法等の公知の手法により希ガス元素を有する第2の半導体膜232を形成する。 Next, PVD method on the first semiconductor film 124, a second semiconductor film 232 having a rare gas element by a known method such as CVD. 第2の半導体膜232としては、非晶質半導体膜であることが好ましい。 The second semiconductor film 232 is preferably an amorphous semiconductor film.

次に、第1の半導体膜124及び第2の半導体膜232を実施形態1と同様の手法により加熱して、結晶化と共に、図12(C)の矢印で示すように、第1の半導体膜を結晶化した触媒元素を第2の結晶性半導体膜242に移動させて、触媒元素をゲッタリングする。 Next, a first semiconductor film 124 and the second semiconductor film 232 is heated in the same manner as Embodiment 1, the crystallization, as shown by the arrows in FIG. 12 (C), the first semiconductor film the move the crystallized catalyst element in the second crystalline semiconductor film 242, for gettering a catalyst element. この結果、触媒元素の濃度が低減された第1の結晶性半導体膜241、及び触媒元素を有する第2の結晶性半導体膜242を形成する。 As a result, the first crystalline semiconductor film 241 in which the concentration of the catalytic element is reduced, and a second crystalline semiconductor film 242 having a catalyst element. この工程により、実施形態1と同様に第1の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中の触媒元素濃度が1×10 18 /cm 3以下、望ましくは1×10 17 /cm 3以下とすることができる。 By this step, the concentration of the catalyst element does not affect the device characteristics in the first crystalline semiconductor film as in the first embodiment, that is, the catalytic element concentration in the film 1 × 10 18 / cm 3 or less, preferably It may be 1 × 10 17 / cm 3 or less.

次に、図12(D)に示すように、第2の結晶性半導体膜242を除去した後、導電性を有する第3の半導体膜243を成膜する。 Next, as shown in FIG. 12 (D), after removing the second crystalline semiconductor film 242, forming a third semiconductor film 243 having conductivity. ここで、第2の半導体膜としては、珪化物気体にボロン、リン、ヒ素のような13属又は15属の元素を有する気体を加えたプラズマCVD法で成膜する。 Here, the second semiconductor film is deposited on the silicide gas boron, phosphorus, by a plasma CVD method by adding a gas having a Group 13 or Group 15 elements such as arsenic. なお、第3の半導体膜は、非晶質半導体、SAS、結晶性半導体、μcから選ばれたいずれかの状態を有する膜で形成すればよい。 Note that the third semiconductor film is an amorphous semiconductor, SAS, a crystalline semiconductor may be formed of a film having any state selected from [mu] c. なお、第3の半導体膜が導電性を有する非晶質半導体膜、SAS、又はμcのいずれかである場合は、この後、不純物を活性化する加熱処理を行う。 Note that the amorphous semiconductor film third semiconductor film is conductive, if either of the SAS, or μc After this, heat treatment is performed to activate the impurity. 一方、第3の半導体膜が導電性を有する結晶性半導体である場合、加熱処理は行わなくとも良い。 On the other hand, if the third semiconductor film is a crystalline semiconductor having conductivity, the heat treatment may not take place. ここでは、プラズマCVD法により、膜厚100nmのリンが含まれる非晶質珪素膜を成膜した後、550度2時間で加熱して、不純物を活性化する。 Here, by a plasma CVD method, after forming an amorphous silicon film containing the phosphorus film thickness 100 nm, and heated at 550 ° for 2 hours to activate the impurities.

次に、図12(E)に示すように、実施形態1と同様の工程により第1の半導体領域252、第2の半導体領域251、第3の導電層153を形成する。 Next, as shown in FIG. 12 (E), the first semiconductor region 252 by the same process as in Embodiment 1, the second semiconductor region 251, a third conductive layer 153. 次に、感光性材料254を塗布又は吐出した後、感光性材料の一部にレーザ光255を照射して、図12(F)に示すようなマスク260を形成する。 Then, after applying or discharging a photosensitive material 254, it is irradiated with a laser beam 255 to a portion of the photosensitive material to form a mask 260 as shown in FIG. 12 (F).

次に、図12(F)に示すように、ソース電極156及びドレイン電極157を形成する。 Next, as shown in FIG. 12 (F), to form the source electrode 156 and drain electrode 157. また、実施形態1と同様の工程により、第2の半導体領域及び第1の半導体領域をエッチングしてソース領域及びドレイン領域として機能する第3の半導体領域262、及びチャネル形成領域として機能する第4の半導体領域261を形成することができる。 Further, the same process as in Embodiment 1, the function as the third semiconductor region 262, and a channel formation region functioning a second semiconductor region and the first semiconductor region is etched as a source region and a drain region 4 it is possible to form the semiconductor region 261.

この後、実施形態1と同様の工程により、逆スタガ型TFT及びアクティブマトリクス基板を形成することができる。 Thereafter, the same process as in Embodiment 1, it is possible to form the inverted staggered TFT and an active matrix substrate. 本実施形態で形成されるTFTを用いることにより実施形態1と同様の効果を得ることができる。 It is possible to obtain the same effect as Embodiment 1 by using the TFT formed in this embodiment. また、実施形態1乃至実施形態8のいずれかにも、本実施形態を適用することが可能である。 Further, in any of Embodiments 1 to 8 it is also possible to apply the present embodiment.

(実施形態13) (Embodiment 13)
本実施形態では、nチャネルTFTとpチャネルTFTとを同一基板に形成する工程を図13を用いて形成する。 In the present embodiment, the step of forming an n-channel TFT and a p-channel TFT on the same substrate formed with reference to FIG.

図13(A)に示すように、実施形態1と同様に基板101上に第1の導電層301、302を形成し、第1の導電層上に第1の絶縁膜123、次に、実施形態1と同様の工程により、触媒元素を有する層、第1の半導体膜、及びその上にドナー型元素が含まれる第2の半導体膜を形成する。 As shown in FIG. 13 (A), was formed in the same manner as in the first conductive layer 301 and 302 on the substrate 101 as in Embodiment 1, the first insulating film 123 over the first conductive layer, then implementation the same steps as embodiment 1, a layer having a catalyst element, a first semiconductor film, and a second semiconductor film including the donor element thereon. 次に、液滴吐出法又はレーザビーム直接描画装置を用いて形成されたマスクを用いて、第1の結晶性半導体膜及び第2の半導体膜を所望の形状にエッチングして、第1の半導体領域、第2の半導体領域を形成する。 Next, using a mask formed by a droplet discharge method or a laser beam direct writing system, and the first crystalline semiconductor film and the second semiconductor film is etched into a desired shape, the first semiconductor region to form a second semiconductor region. なお、図13においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 Incidentally, in FIG. 13 shows an insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

次に、第1の半導体領域及び第2の半導体領域を加熱して、第2の半導体領域を結晶化すると共に、第2の半導体領域を結晶化した触媒元素を第1の半導体領域に移動させて、触媒元素をゲッタリングする。 Next, by heating the first semiconductor region and the second semiconductor region, thereby crystallizing the second semiconductor region, by moving the second semiconductor region crystallized catalyst element in the first semiconductor region Te, to getter a catalytic element. ここでは、ゲッタリング後の触媒元素が移動した第1の半導体領域を第3の半導体領域313、134と示し、金属元素濃度が低減された第2の半導体領域を第4の半導体領域311、312と示す。 Here, the first semiconductor region show a third semiconductor regions 313,134, the second semiconductor region where the metal element concentration is reduced fourth semiconductor regions catalytic element after gettering is moved 311, 312 the show. なお、第3の半導体領域及び第4の半導体領域は、それぞれゲッタリング工程の加熱により結晶性化されている。 Note that the third semiconductor region and the fourth semiconductor region is crystalline by heating each gettering step.

本実施形態では、各半導体領域を形成した後、結晶化及びゲッタリング工程を行ったが、実施形態1のように、各半導体膜のゲッタリング工程を行った後、半導体膜を所望の形状にエッチングして、各半導体領域を形成しても良い。 In the present embodiment, after forming the respective semiconductor regions, were subjected to crystallization and gettering step, as in the embodiment 1, after the gettering step of the semiconductor film, a semiconductor film into a desired shape by etching, it may be formed the semiconductor regions.

次に、第3の半導体領域313、134及び第4の半導体領域311、312表面に酸化膜を形成した後、液滴吐出法又はレーザビーム直接描画装置を用いて、図13(B)に示すように、第1のマスク321、第1のマスク322を形成する。 Next, after forming an oxide film on the third semiconductor regions 313,134 and the fourth semiconductor regions 311 and 312 surface by a droplet discharge method or a laser beam direct writing system, shown in FIG. 13 (B) as such, the first mask 321, to form a first mask 322. 第1のマスク321は、後にnチャネル型TFTとなる第3の半導体領域313、第4の半導体領域311の全部を覆っている。 The first mask 321, the third semiconductor region 313 serving as the n-channel type TFT later and covers the whole of the fourth semiconductor region 311. 一方、第1のマスク322は、後にpチャネル型TFTとなる第3の半導体領域134の一部を覆っている。 On the other hand, the first mask 322 covers a portion of the third semiconductor region 134 serving as a p-channel TFT. このとき、第1のマスク322は、後に形成されるpチャネル型TFTのチャネル長よりも狭いことが好ましい。 In this case, the first mask 322, narrower than the channel length of the p-channel type TFT to be formed later is preferable.

次に、第3の半導体領域134の露出部に、3族元素(13族元素、以下、アクセプター型元素323と示す。)を添加し、p型不純物領域324を形成する。 Next, the exposed portion of the third semiconductor region 134, group III element (group 13 element, hereinafter referred to as acceptor element 323.) Was added to form a p-type impurity region 324. このとき第1のマスク322に覆われる領域は、n型不純物領域325として残存する。 In this case the area covered by the first mask 322 remain as n-type impurity regions 325. このとき、n型不純物領域となる第3の半導体領域134の2〜10倍の濃度となるようにアクセプター型元素を添加することにより、p型不純物領域を形成することができる。 At this time, by adding the acceptor element such that 2-10 times the concentration of the third semiconductor region 134 serving as the n-type impurity regions, it is possible to form the p-type impurity regions.

図20に、p型不純物領域の不純物元素のプロファイルを示す。 Figure 20 shows a profile of an impurity element in the p-type impurity regions.

図20(A)は、CVD法により、n -領域濃度及びn +領域濃度を有する第2の半導体膜を形成した後、アクセプター型元素を添加したときの、各元素のプロファイルを示す。 FIG. 20 (A) by a CVD method, n - after forming the second semiconductor film having a area density and the n + region concentration, indicating when adding the acceptor element, the profile of each element. ドナー型元素のプロファイル150aは図19(A)と同様に、第1の濃度及び第2の濃度を示す。 Profile 150a of donor element is similar to FIG. 19 (A), it shows a first concentration and the second concentration. また、アクセプター型元素のプロファイル603は、第2の半導体膜表面付近では、濃度が高く、第4の半導体領域312に近づくにつれ、濃度が減少している。 Also, the profile 603 of the acceptor element is in the second semiconductor film near the surface, high density, as it approaches the fourth semiconductor region 312, the concentration is reduced. +領域に含まれるドナー型元素の2〜10倍の濃度のアクセプター型元素を有する領域をp +領域602aと示し、n―領域のドナー型元素の2〜10倍の濃度のアクセプター型元素を有する領域をp―領域602bと示す。 a region having a 2-10 fold concentration of the acceptor element of donor element contained in the n + region indicated as p + region 602a, for 2 to 10 times the concentration of the donor element of the n- region acceptor element a region having shown the p- region 602b.

図20(B)は、非晶質半導体、SAS、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して、n -領域濃度及びn +領域濃度を有する第2の半導体膜を形成した後、アクセプター型元素を添加したときの、各元素のプロファイルを示す。 FIG. 20 (B) an amorphous semiconductor, SAS, microcrystalline semiconductor, and the semiconductor film of the film is formed having any state selected from crystalline semiconductor, the semiconductor by ion doping or ion implantation by adding donor element to the film, n - after forming the second semiconductor film having a area density and the n + region concentration, indicating when adding the acceptor element, the profile of each element. ドナー型元素のプロファイル150bは図19(A)のドナー型元素のプロファイル150aと同様である。 Profile 150b of the donor element is similar to the profile 150a of the donor element of FIG. 19 (A). また、アクセプター型元素のプロファイル613は、図20(A)のアクセプター型元素のプロファイル603と同様である。 Also, the profile 613 of the acceptor element is the same as the profile 603 of the acceptor element of FIG. 20 (A). +領域に含まれるドナー型元素の2〜10倍の濃度のアクセプター型元素を有する領域をp +領域612aと示し、n―領域のドナー型元素の2〜10倍の濃度のアクセプター型元素を有する領域をp―領域612bと示す。 a region having a 2-10 fold concentration of the acceptor element of donor element contained in the n + region indicated as p + region 612a, for 2 to 10 times the concentration of the donor element of the n- region acceptor element a region having shown the p- region 612b.

なお、ドナー型元素が含まれる第2の半導体膜は、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。 Note that the second semiconductor film including the donor element contains a rare gas element, by argon is added typically in the gettering process distortion of the crystal lattice is formed, is carried out after, more catalyst element the it is possible to gettering.

つぎに、第1のマスク321、322を除去した後、第3の半導体領域313及び1アクセプター元素が添加された第3の半導体領域134を加熱して、不純物元素を活性化する。 Next, after removing the first mask 321 and 322, by heating the third semiconductor region 313 and one third semiconductor region 134 the acceptor element is added, to activate the impurity element. 加熱の方法としては、LRTA、GRTA、ファーネスアニール等を適宜用いることができる。 As the method of heating may be used LRTA, GRTA, furnace annealing or the like as appropriate. ここでは、550度で1時間加熱する。 Here, it heated for 1 hour at 550 degrees.

次に、図13(C)に示すように、実施形態1と同様に、第2の導電層331、332を形成する。 Next, as shown in FIG. 13 (C), as in Embodiment 1, to form a second conductive layer 331, 332. 次に、マスク333を形成して、図13(D)に示すように、ソース領域及びドレイン領域として機能する第5の半導体領域343、344と、第3の導電層351、352を形成する。 Next, a mask 333, as shown in FIG. 13 (D), to form a fifth semiconductor regions 343 and 344 functioning as a source region and a drain region, a third conductive layer 351, 352. 次に、マスク333を除去した後第3の導電層351、352及び第5の半導体領域343、344表面上に、パッシベーション膜を成膜することが好ましい。 Then, the third conductive layer 351 and the fifth semiconductor regions 343 and 344 on the surface after removing the mask 333, it is preferable to deposit the passivation film.

以上の工程により、同一基板上にnチャネル型TFTとpチャネル型TFTとを形成することができる。 Through the above steps, it is possible to form an n-channel TFT and a p-channel TFT on the same substrate. 本実施形態で形成されるTFTを用いることにより実施形態1と同様の効果を得ることができる。 It is possible to obtain the same effect as Embodiment 1 by using the TFT formed in this embodiment. また、単チャネルTFTで形成される駆動回路と比較して、低電圧駆動が可能なCMOSを形成することが可能である。 Further, as compared with the driving circuit formed in the single-channel TFT, it is possible to form a low voltage driving possible CMOS. 更には、ドナー型元素(例えば、リン)と比較してアクセプター型元素(例えば、ボロン)は原子半径が小さいため、比較的低い加速電圧及び濃度で、半導体膜中にアクセプター型元素を添加することが可能である。 Furthermore, donor element (e.g., phosphorus) compared to the acceptor element (e.g., boron) for the small atomic radius, at a relatively low acceleration voltage and concentration, adding the acceptor element into the semiconductor film it is possible. 本実施形態では、アクセプター型元素のみ半導体膜に添加しているため、従来のCMOS回路の作製工程と比較して、短時間で、かつ省エネルギー作製することが可能であり、この結果低コスト化が可能である。 In the present embodiment, since the added to the semiconductor film only acceptor element, as compared to the manufacturing process of a conventional CMOS circuit, it is possible in a short time, and to save energy produced, as a result cost reduction possible it is.

また、実施形態1乃至実施形態8のいずれかにも、本実施形態を適用することが可能である。 Further, in any of Embodiments 1 to 8 it is also possible to apply the present embodiment.

(実施形態14) (Embodiment 14)
本実施形態では、実施形態13と異なるゲッタリング工程により形成された結晶性半導体膜を有するnチャネル型TFT及びpチャネル型の作製工程について、図14を用いて説明する。 In this embodiment, a manufacturing process of the n-channel type TFT and p-channel type having a crystalline semiconductor film formed by different gettering process as in Embodiment 13 will be described with reference to FIG. 14.

実施形態1に従って、基板101上に第1の導電層301、302を形成し、第1の絶縁膜123を形成する。 In accordance with an embodiment 1, the first conductive layer 301 and 302 is formed on the substrate 101, a first insulating film 123. 次に触媒元素を含んだ層を形成し、第1の半導体膜を形成した後、第1の半導体膜表面に数nmの絶縁膜を形成する。 Then a layer containing a catalytic element, after forming the first semiconductor film, forming a number nm of the insulating film on the first surface of the semiconductor film. 次に、液滴吐出法又はレーザビーム直接描画装置を用いて第1のマスクを形成し、第1の結晶性半導体膜を所望の形状にエッチングして、第1の半導体領域401、402、第1の触媒元素領域125a、125bを形成する。 Next, a first mask is formed by a droplet discharge method or a laser beam direct writing system, and the first crystalline semiconductor film is etched into a desired shape, the first semiconductor region 401 and 402, the 1 of the catalytic element regions 125a, to form a 125b. 図14においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 14 shows an insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

次に、図14(B)に示すように、第1の半導体領域401、402上に、液滴吐出法又はレーザビーム直接描画装置を用いて、第2のマスク403、404を形成した後、第1の半導体領域の露出部にドナー型元素405を添加する。 Next, as shown in FIG. 14 (B), on the first semiconductor regions 401 and 402, a droplet discharge method or a laser beam direct writing system, after forming the second mask 403 and 404, adding donor element 405 to the exposed portion of the first semiconductor region. このとき、ドナー型元素が添加された領域をn型不純物領域406、407と示す。 In this case, it indicates an area donor element is added as the n-type impurity regions 406 and 407. ここでは、イオンドーピング法によりリンを添加する。 Here, phosphorus is added by an ion doping method. なお、第2のマスクに覆われた第1の半導体領域には、リンは添加されないが触媒元素は含まれている。 Note that the first semiconductor region covered with the second mask, phosphorus is not added are contained in the catalytic element.

次に、第1の半導体領域を加熱して、第1の半導体領域401、402を結晶化させるとともに、図14(C)の矢印で示すように、第1の半導体領域に含まれる触媒元素を、n型不純物領域406、407に移動させて、触媒元素をゲッタリングする。 Next, by heating the first semiconductor region, with crystallizing the first semiconductor regions 401 and 402, as indicated by the arrows in FIG. 14 (C), the catalytic element contained in the first semiconductor region , it is moved to the n-type impurity regions 406 and 407, to getter a catalytic element. ここでは、ゲッタリング後の触媒元素が移動した第1の半導体領域をソース領域及びドレイン領域となる第3の半導体領域413、414と示し、金属元素濃度が低減された第1の半導体領域をチャネル形成領域411、412と示す。 Here, indicates the third semiconductor region 413, 414 of the first semiconductor region in which the catalyst element has moved after the gettering be a source region and a drain region, the channel of the first semiconductor region where the metal element concentration is reduced shows the formation region 411 and 412. なお、第3の半導体領域413,414及び第4の半導体領域(チャネル形成領域411、412)は、それぞれゲッタリング工程の加熱により結晶性化されており、また、n型不純物領域406、407中に含まれるドナー型元素は活性化されている。 Note that the third semiconductor region 413, 414 and the fourth semiconductor region (channel forming region 411, 412), respectively are crystalline by heating the gettering process, also, n-type impurity regions in the 406 and 407 donor element contained in is activated.

次に、液滴吐出法又はレーザビーム直接描画装置を用いて、図14(D)に示すように、第3のマスク421、422を形成する。 Next, a droplet discharge method or a laser beam direct writing system, as shown in FIG. 14 (D), to form a third mask 421 and 422. 第3のマスク421は、後にnチャネル型TFTとなるチャネル形成領域411及びn型を呈する第3の半導体領域413の全部を覆っている。 The third mask 421 covers the whole of the third semiconductor region 413 exhibiting a channel forming region 411 and the n-type as the n-channel TFT. 一方、第3のマスク422は、後にpチャネル型TFTとなるチャネル形成領域412の一部又は全部を覆っている。 On the other hand, the third mask 422 covers a portion or the whole of the channel forming region 412 which is a p-channel TFT. このとき、第3のマスク422は、後に形成されるpチャネル型TFTのチャネル長よりも狭いことが好ましい。 In this case, the third mask 422 is narrower than the channel length of the p-channel type TFT to be formed later is preferable.

次に、n型不純物領域である第3の半導体領域414及びチャネル形成領域412の露出部に、アクセプター型元素423を添加し、p型不純物領域424を形成する。 Next, the exposed portion of the third semiconductor region 414 and a channel forming region 412 is an n-type impurity regions, the addition of acceptor element 423 to form a p-type impurity region 424. このとき、n型不純物領域である第3の半導体領域414の2〜10倍の濃度となるようにアクセプター型元素423を添加することにより、p型不純物領域を形成することができる。 At this time, by adding the acceptor element 423 so as to be 2 to 10 times the concentration of the third semiconductor region 414 is an n-type impurity regions, it is possible to form the p-type impurity regions.

つぎに、第3のマスク421、422を除去した後、n型不純物領域である第3の半導体領域413及びp型不純物領域424を加熱して、不純物元素を活性化する。 Next, after removing the third mask 421, by heating the third semiconductor region 413 and a p-type impurity region 424 is an n-type impurity region, to activate the impurity element. 加熱の方法としては、LRTA、GRTA、ファーネスアニール等を適宜用いることができる。 As the method of heating may be used LRTA, GRTA, furnace annealing or the like as appropriate. ここでは、550度で1時間加熱する。 Here, it heated for 1 hour at 550 degrees.

次に、図14(E)に示すように、実施形態1と同様に、第5の導電層341、342を形成する。 Next, as shown in FIG. 14 (E), similarly to Embodiment 1, to form a fifth conductive layer 341 and 342. このとき、チャネル形成領域411、412の一部をエッチングしてもよい。 At this time, a part of the channel forming region 411, 412 may be etched. 次に、第5の導電層341、342及びチャネル形成領域411、412の表面上に、パッシベーション膜を成膜することが好ましい。 Next, on the surface of the fifth conductive layer 341, 342 and a channel forming region 411 and 412, it is preferable to deposit the passivation film.

以上の工程により、同一基板上にnチャネル型TFTとpチャネル型TFTとを形成することができる。 Through the above steps, it is possible to form an n-channel TFT and a p-channel TFT on the same substrate. 本実施形態で形成されるTFTを用いることにより実施形態1と同様の効果を得ることができる。 It is possible to obtain the same effect as Embodiment 1 by using the TFT formed in this embodiment. 更には、実施形態3と比較して、成膜工程が削減できるため、スループットを向上させることが可能である。 Furthermore, compared to Embodiment 3, since the film formation process can be reduced, it is possible to improve the throughput.

なお、実施形態1乃至実施形態8のいずれかにも、本実施形態を適用することが可能である。 Incidentally, in any of Embodiments 1 to 8 it is also possible to apply the present embodiment.

(実施形態15) (Embodiment 15)
本実施形態においては、実施形態12を用いてゲッタリング工程を行った結晶性半導体膜を用いてnチャネルTFTとpチャネルTFTとを同一基板に形成する工程を図15を用いて形成する。 In the present embodiment, the step of forming on the same substrate and the n-channel TFT and p-channel TFT using a crystalline semiconductor film subjected to gettering process using embodiments 12 to form with reference to FIG.

実施形態1の工程にしたがって、基板101上に第1の導電層301、302を形成する。 According to Step embodiment 1, a first conductive layer 301 and 302 on the substrate 101. 次に、実施形態12の工程にしたがって、第1の絶縁膜123、触媒元素を有する層、第1の半導体膜と、希ガス元素を有する第2の半導体膜を形成する。 Then, in accordance with procedure of Embodiment 12, the first insulating film 123 is formed a layer having a catalyst element, a first semiconductor film, the second semiconductor film having a rare gas element. 次に、第1の半導体膜及び第2の半導体膜を実施形態1と同様の手法により加熱して、図15(A)の矢印で示すように、第1の半導体膜を結晶化して第1の結晶性半導体膜501を形成するとともに、第1の結晶性半導体膜501に含まれる触媒元素を第2の半導体膜に移動させて、触媒元素をゲッタリングする。 Next, a first semiconductor film and the second semiconductor film is heated in the same manner as Embodiment 1, as indicated by the arrows in FIG. 15 (A), the first semiconductor film is crystallized first thereby forming a crystalline semiconductor film 501, a catalyst element contained in the first crystalline semiconductor film 501 is moved to the second semiconductor film, to getter a catalytic element. 触媒元素がゲッタリングされた第1の結晶性半導体膜を501と示す。 The first crystalline semiconductor film catalyst element is gettered shown as 501. また、ゲッタリング後の触媒元素が移動した第2の半導体膜も同様に結晶化されているため、第2の結晶性半導体膜502と示す。 Moreover, since the catalytic element after gettering is crystallized Similarly, the second semiconductor film is moved, it referred to as the second crystalline semiconductor film 502. 図15においては、実施形態1で示す絶縁膜123a、123b、123cを、代表して第1の絶縁膜123として示す。 15 shows an insulating film 123a shown in Embodiment 1, 123b, and 123c, as the first insulating film 123 as a representative.

次に、図15(B)に示すように、第2の結晶性半導体膜502をエッチングした後、第1の結晶性半導体膜501表面に数nmの絶縁膜を成膜する。 Next, as shown in FIG. 15 (B), after the second crystalline semiconductor film 502 is etched, forming a number nm of the insulating film to the first crystalline semiconductor film 501 surface. 次に、液滴吐出法又はレーザビーム直接描画装置を用いて、第1のマスクを形成して第2の結晶性半導体膜をエッチングして第1の半導体領域511、512を形成する。 Next, a droplet discharge method or a laser beam direct writing system, the second crystalline semiconductor film to form a first mask to form a first semiconductor region 511 and 512 is etched. 次に、液滴吐出法又はレーザビーム直接描画装置を用いて、第2のマスク513、514を形成する。 Next, a droplet discharge method or a laser beam direct writing system, to form a second mask 513 and 514. 第2のマスク513は、後にnチャネル型TFTのチャネル形成領域となる部分を覆っている。 The second mask 513 covers a portion to be a channel formation region of the n-channel TFT. 一方、第2のマスク514は、後にpチャネル型TFTとなる第1の半導体領域512の全部を覆っている。 On the other hand, the second mask 514 covers the whole of the first semiconductor region 512 serving as a p-channel TFT. 次に、第1の半導体領域511の露出部にドナー型元素515を添加する。 Then added donor element 515 to the exposed portion of the first semiconductor region 511. このとき、ドナー型元素515が添加された領域をn型不純物領域516と示す。 In this case, it indicates an area donor element 515 is added as n-type impurity regions 516. また、第2のマスク513に覆われた領域はチャネル形成領域517として機能する。 The region covered with the second mask 513 functions as a channel forming region 517.

次に、第2のマスク513、514を除去した後、新たに第3のマスク521、522を形成する。 Next, after removing the second mask 513 and 514, to form a new third mask 521 and 522. 第3のマスク521は、後にnチャネル型TFTとなるチャネル形成領域517及びn型を呈する第3の半導体領域(n型不純物領域516)の全部を覆っている。 The third mask 521 covers the whole of the third semiconductor region exhibiting a channel forming region 517 and n-type as the n-channel type TFT (n-type impurity regions 516) after. 一方、第3のマスク522は、後にpチャネル型TFTのチャネル形成領域となる領域を覆う。 On the other hand, the third mask 522 covers the region to be a channel formation region of the p-channel TFT.

次に、第1の半導体領域512の露出部に、アクセプター型元素523を添加し、p型不純物領域524を形成する。 Next, the exposed portion of the first semiconductor region 512, the addition of acceptor element 523 to form a p-type impurity region 524. また、第3のマスク522に覆われた領域はチャネル形成領域525として機能する。 The area covered by the third mask 522 functions as a channel forming region 525. つぎに、第3のマスク521、522を除去した後、n型不純物領域516及びp型不純物領域524を加熱して、不純物元素を活性化する。 Next, after removing the third mask 521, 522, by heating the n-type impurity regions 516 and p-type impurity regions 524, to activate the impurity element. 加熱の方法としては、LRTA、GRTA、ファーネスアニール等を適宜用いることができる。 As the method of heating may be used LRTA, GRTA, furnace annealing or the like as appropriate.

次に、図15(D)に示すように、実施形態1と同様に、第5の導電層341、342を形成する。 Next, as shown in FIG. 15 (D), as in Embodiment 1, to form a fifth conductive layer 341 and 342. このとき、チャネル形成領域517、525の一部をエッチングしてもよい。 At this time, a part of the channel forming region 517,525 may be etched. 次に、第5の導電層341、342及びチャネル形成領域517、525の表面上に、パッシベーション膜を成膜することが好ましい。 Next, on the surface of the fifth conductive layer 341, 342 and a channel forming region 517,525, it is preferable to deposit the passivation film.

以上の工程により、同一基板上にnチャネル型TFTとpチャネル型TFTとを形成することができる。 Through the above steps, it is possible to form an n-channel TFT and a p-channel TFT on the same substrate. 本実施形態で形成されるTFTを用いることにより実施形態1と同様の効果を得ることができる。 It is possible to obtain the same effect as Embodiment 1 by using the TFT formed in this embodiment.

なお、実施形態1乃至実施形態8のいずれかにも、本実施形態を適用することが可能である。 Incidentally, in any of Embodiments 1 to 8 it is also possible to apply the present embodiment.

(実施形態16) (Embodiment 16)
本実施形態では実施形態13の変形例を用いて、nチャネルTFTとpチャネルTFTとを同一基板に形成する工程を、図16を用いて形成する。 In the present embodiment by using a modification of the embodiment 13, the step of forming an n-channel TFT and a p-channel TFT on the same substrate to form with reference to FIG.

実施形態13にしたがって、図16(A)に示すように、触媒元素及びドナー型元素を有する第3の半導体領域313、314及び第4の半導体領域311、312を形成する。 In accordance with an embodiment 13, as shown in FIG. 16 (A), to form a third semiconductor regions 313 and 314 and the fourth semiconductor regions 311 and 312 having a catalytic element and a donor element. 次に、図16(B)に示すように、第1のマスク321を形成した後、第3の半導体領域314にアクセプター型元素323を添加してp型不純物領域601を形成する。 Next, as shown in FIG. 16 (B), after forming the first mask 321, the third semiconductor region 314 with the addition of acceptor element 323 to form a p-type impurity region 601. このとき、n型不純物領域である第3の半導体領域314の2〜10倍の濃度となるようにアクセプター型元素323を添加することにより、p型不純物領域を形成することができる。 At this time, by adding the acceptor element 323 so as to be 2 to 10 times the concentration of the third semiconductor region 314 is an n-type impurity regions, it is possible to form the p-type impurity regions. また、アクセプター型元素としてボロンを用いた場合、分子半径が小さいため、第3の半導体領域より深いところまで添加される。 In the case of using boron as acceptor element, since the molecular radius is small, it is added to the point deeper than the third semiconductor region. このため、添加条件によっては、第4の半導体領域の上部にボロンが添加される。 Therefore, depending on the adding conditions, boron is added to the top of the fourth semiconductor region. この後、第3の半導体領域313及びp型不純物領域601を加熱して、アクセプター型元素及びドナー型元素を活性化する。 Thereafter, by heating the third semiconductor region 313 and a p-type impurity regions 601, to activate the acceptor element and a donor element. なお、ここでは、第4の半導体領域312のまでアクセプター元素を添加しないように、ドーピング条件を制御する。 Here, up to the fourth semiconductor region 312 so as not to add an acceptor element, to control the doping conditions.

次に、実施形態14にしたがって第2の導電層331、332を形成する。 Next, a second conductive layer 331 and 332 in accordance with an embodiment 14. 次に、マスクを用いて、第2の導電層331、332、第3の半導体領域313及びp型不純物領域601の露出部をエッチングして、図16(D)に示すようなソース領域及びドレイン領域として機能する第5の半導体領域343、621、及びチャネル形成領域として機能する第6の半導体領域345、622を形成することができる。 Next, using a mask, the second conductive layer 331 and 332, by etching the exposed portion of the third semiconductor region 313 and a p-type impurity region 601, a source region and a drain as shown in FIG. 16 (D) it is possible to form the sixth semiconductor regions 345,622 functioning as the fifth semiconductor regions 343,621, and a channel formation region serving as a region. この後、第5の導電層341、342及び第6の半導体領域345、622の表面上に、パッシベーション膜を成膜することが好ましい。 Thereafter, on the surface of the fifth conductive layer 341 and the sixth semiconductor regions 345,622, it is preferable to deposit the passivation film.

以上の工程により、同一基板上にnチャネル型TFTとpチャネル型TFTとを形成することができる。 Through the above steps, it is possible to form an n-channel TFT and a p-channel TFT on the same substrate. 本実施形態で形成されるTFTを用いることにより実施形態1と同様の効果を得ることができる。 It is possible to obtain the same effect as Embodiment 1 by using the TFT formed in this embodiment. 更には、実施形態13と同様に、アクセプター型元素のみ半導体膜に添加しているため、従来のCMOS回路の作製工程と比較して、短時間で、かつ省エネルギー作製することが可能であり、この結果低コスト化が可能である Furthermore, similarly to Embodiment 13, since the added to the semiconductor film only acceptor element, as compared to the manufacturing process of a conventional CMOS circuit, it is possible in a short time, and to save energy produced, the is the result cost reduction is possible

なお、実施形態1乃至実施形態8のいずれかにも、本実施形態を適用することが可能である。 Incidentally, in any of Embodiments 1 to 8 it is also possible to apply the present embodiment.

(実施形態17) (Embodiment 17)
本実施形態では、上記実施形態において、ゲート電極とソース電極及びドレイン電極との端部の位置関係、即ちゲート電極の幅とチャネル長の大きさの関係について、図17及び図18を用いて説明する。 In the present embodiment, in the above embodiment, the positional relationship of the ends of the gate electrode and the source electrode and the drain electrode, that is, the magnitude of the relationship between the width and the channel length of the gate electrode, with reference to FIGS. 17 and 18 described to.

図17(A)は、ゲート電極202上をソース電極及びドレイン電極の端部がz1だけ重なっている。 FIG. 17 (A) an upper gate electrode 202 edge portions of the source and drain electrodes are overlapped by z1. ここでは、ゲート電極202と、ソース電極及びドレイン電極とが重なっている領域をオーバーラップ領域と呼ぶ。 Here, the gate electrode 202, a region that overlaps the source electrode and the drain electrode is referred to as the overlap region. 即ち、ゲート電極の幅y1がチャネル長x1よりも大きい。 That is, the width y1 of the gate electrode is larger than the channel length x1. オーバーラップ領域の幅z1は、(y1−x1)/2で表される。 Width z1 overlap region is represented by (y1-x1) / 2. このようなオーバーラップ領域を有するnチャネルTFTは、ソース電極及びドレイン電極と、半導体領域との間に、図1(D)で示すようなn+領域とn−領域とを有することが好ましい。 n-channel TFT having such overlapping region, a source electrode and a drain electrode, between the semiconductor region preferably has a n + region and the n- region as shown in FIG. 1 (D). この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。 This structure, relaxation effect of the electric field is increased, it is possible to enhance the hot carrier resistance.

図17(B)は、ゲート電極202の端部と、ソース電極及びドレイン電極の端部が一致している。 FIG. 17 (B) is an end portion of the gate electrode 202, an end portion of the source electrode and the drain electrode are matched. 即ち、ゲート電極の幅y2とチャネル長x2とが等しい。 That is, it is equal to the width y2 and channel length x2 of the gate electrode.

図17(C)は、ゲート電極202とソース電極及びドレイン電極の端部とがz3だけ離れている。 Figure 17 (C) is an end portion of the gate electrode 202 and the source electrode and the drain electrode are separated by z3. ここでは、ここでは、ゲート電極202と、ソース電極及びドレイン電極とが離れている領域をオフセット領域と呼ぶ。 Here, here, the gate electrode 202 is called a region where apart source and drain electrodes and the offset region. 即ち、ゲート電極の幅y3がチャネル長x3よりも小さい。 That is, the width y3 of the gate electrode is smaller than the channel length x3. オフセット領域の幅z3は、(x3−y3)/2で表される。 Width z3 of the offset region is represented by (x3-y3) / 2. このような構造のTFTは、オフ電流を低減することができるため、該TFTを表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。 TFT having such a structure, it is possible to reduce the off current, in the case of using the TFT as a switching element of a display device, it is possible to improve the contrast.

図18(A)は、ゲート電極の幅y4は、チャネル長x4よりも大きい。 FIG. 18 (A) width y4 of the gate electrode is larger than the channel length x4. また、ゲート電極202の第1の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極202の第2の端部とソース電極又はドレイン電極の他方の端部とがz4だけ重なっている。 Also, consistent with one end of the first end and the source electrode or the drain electrode of the gate electrode 202, and the other end portion of the second end and the source electrode or the drain electrode of the gate electrode 202 is z4 It overlaps only. オーバーラップ領域の幅z4は、(y4−x4)で表される。 Width z4 overlap region is represented by (y4-x4).

図18(B)は、ゲート電極の幅y5は、チャネル長x5よりも大きい。 FIG. 18 (B) is a width y5 of the gate electrode is larger than the channel length x5. また、ゲート電極202の第1の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極202の第2の端部とソース電極又はドレイン電極の他方の端部とがz5だけ離れている。 Also, consistent with one end of the first end and the source electrode or the drain electrode of the gate electrode 202, and the other end portion of the second end and the source electrode or the drain electrode of the gate electrode 202 is z5 only away. オフセット領域の幅z5は、(x5−y5)で表される。 Width z5 of the offset region is represented by (x5-y5). ゲート電極202の第1の端部と端部が一致する電極をソース電極とし、オフセット領域を有する電極をドレイン電極とすることで、ドレイン電極付近での電界緩和が可能となる。 The electrode of the first end portion and the end portion of the gate electrode 202 is coincident to the source electrode, by an electrode having an offset region and the drain electrode, it is possible to field relaxation in the vicinity of the drain electrode.

さらには、半導体領域が複数のゲート電極を覆ういわゆるマルチゲート構造のTFTとしても良い。 Further, it may be a TFT of the so-called multi-gate structure semiconductor region covers a plurality of gate electrodes. この様な構造のTFTも、オフ電流を低減することができる。 TFT of such a structure also, it is possible to reduce the off current.

なお、実施形態1乃至実施形態16のいずれかにも、本実施形態を適用することが可能である。 Incidentally, in any of Embodiments 1 to 16 also, it is possible to apply the present embodiment.

(実施形態18) (Embodiment 18)
上記実施形態において、チャネル形成領域表面に対して垂直な端部を有するソース電極及びドレイン電極を示したが、この構造に限定されない。 In the above embodiment, although the source electrode and the drain electrode having a vertical end to the channel formation region surface, is not limited to this structure. 図21に示すように、チャネル形成領域表面に対して90度より大きく、180度未満、好ましくは135〜145度を有する端部であってもよい。 As shown in FIG. 21, greater than 90 degrees with respect to the channel formation region surface, less than 180 degrees, preferably may be an end portion having a 135-145 degree. また、ソース電極とチャネル形成領域表面との角度をθ1、ドレイン電極とチャネル形成領域表面との角度をθ2とすると、θ1とθ2が等しくてもよい。 Further, the angle between the source electrode and the channel formation region surface .theta.1, when the angle between the drain electrode and the channel formation region surface and .theta.2, may be equal .theta.1 and .theta.2. また、異なっていてもよい。 In addition, it may be different. このような形状のソース電極及びドレイン電極は、ドライエッチング法により形成することが可能である。 A source electrode and a drain electrode having such a shape can be formed by a dry etching method.

また、図22に示すように、ソース電極とドレイン電極2149a、2149bの端部が湾曲面2150a、2150bを有していても良い。 Further, as shown in FIG. 22, the source electrode and the drain electrode 2149A, the ends of 2149b curved surface 2150a, may have 2150b.

なお、実施形態1乃至実施形態16のいずれかにも、本実施形態を適用することが可能である。 Incidentally, in any of Embodiments 1 to 16 also, it is possible to apply the present embodiment.

(実施形態19) (Embodiment 19)
本実施形態では、上記実施形態に適用可能な半導体膜の結晶化工程について図23を用いて説明する。 The present embodiment will be described with reference to FIG. 23 for the crystallization step of a semiconductor film applicable to the above embodiments.

また、図23(A)に示すように、マスクを用いず、液滴吐出法により選択的に触媒元素を有する触媒元素層2805を形成し、次にドナー元素を含んだ第2の半導体膜132を形成し結晶化を行っても良い。 Further, as shown in FIG. 23 (A), without using a mask, selectively forming a catalyst element layer 2805 having a catalyst element by a droplet discharge method, then a second semiconductor film containing donor element 132 it may be performed to form crystallized. 図23(B)は、図23(A)の上面図である。 Figure 23 (B) is a top view of FIG. 23 (A). また、図23(D)は、図23(C)の上面図である。 Further, FIG. 23 (D) is a top view of FIG. 23 (C). 第1の半導体膜124を加熱すると、図23(C)及び(D)の矢印で示すように、触媒元素層2805と第1の半導体膜124との接触部分から、基板の表面に平行な方向へ結晶成長が発生し、結晶性半導体膜2806を形成する。 Heating the first semiconductor film 124, as indicated by the arrows in FIG. 23 (C) and (D), from the contact portion of the catalytic element layer 2805 and the first semiconductor film 124, a direction parallel to the surface of the substrate crystal growth occurs to form a crystalline semiconductor film 2806. また、それと同時に矢印の方向に従ってドナー元素を含む半導体膜に触媒元素はゲッタリングをされる。 Further, the catalytic element in the semiconductor film containing donor element according to the direction of the same time an arrow is gettering. なお、触媒元素層2805から、かなり離れた部分では結晶化は行われず、非晶質部分2807が残存する。 Incidentally, the catalytic element layer 2805, the crystallization is not performed in the fairly distant portion, the amorphous portion 2807 remains.

このように、基板に平行な方向への結晶成長を横成長またはラテラル成長と称する。 Thus, it referred to as lateral growth of the crystal growth in the direction parallel to the substrate. 横成長により大粒径の結晶粒を形成することができるため、より高い移動度を有するTFTを形成することができる。 It is possible to form a large crystal grains by the lateral growth, it is possible to form a TFT having higher mobility.

なお、実施形態1乃至実施形態18のいずれかにも、本実施形態を適用することが可能である。 Incidentally, in any of Embodiments 1 to 18 also, it is possible to apply the present embodiment.

次に、アクティブマトリクス基板及びそれを有する液晶表示装置の作製方法について図24〜図26を用いて説明する。 It will now be described with reference to FIGS. 24 to 26 a method for manufacturing a liquid crystal display device having the active matrix substrate and it. 図24〜図26は、アクティブマトリクス基板における縦断面構造図であり、駆動回路部A−A'、及び画素部B−B'を模式的に示す。 24-26 are longitudinal sectional structural view of an active matrix substrate, a driver circuit portion A-A ', and a pixel portion B-B' schematically shows a.

図24(A)に示すように、基板800上に膜厚100〜200nmの第1の導電膜を成膜する。 As shown in FIG. 24 (A), forming a first conductive film having a thickness of 100~200nm on the substrate 800. ここでは、基板800にガラス基板を用い、その表面上に第1の導電膜として、膜厚150nmの酸化珪素を有する酸化インジウム膜をスパッタリング法により成膜する。 Here, a glass substrate used as the substrate 800, as the first conductive film on its surface, forming an indium oxide film having a silicon oxide with a thickness of 150nm by sputtering. 次に、感光性材料を第1の導電膜上に吐出又は塗布し、レーザビーム直接描画装置を用いて感光性材料を露光、現像して、第1のマスクを形成する。 Next, the photosensitive material discharged or applied on the first conductive film, exposing the photosensitive material with a laser beam direct writing system, and developed to form a first mask. 次に、第1のマスクを用いて第1の導電膜をエッチングして第1の導電層801〜804を形成する。 Next, a first conductive film to form the first conductive layer 801 to 804 is etched using the first mask. ここでは、ウェットエッチング法により酸化珪素を含む酸化インジウム膜をエッチングして、第1の導電層801〜804である酸化珪素を含む酸化インジウム層を形成する。 Here, by etching the indium oxide film containing silicon oxide by wet etching to form an indium oxide layer containing silicon oxide as the first conductive layer 801 to 804. なお、第1の導電層801〜803はゲート電極として機能し、第1の導電層804はゲート電極の接続部として機能する。 Note that the first conductive layer 801 to 803 functions as a gate electrode, a first conductive layer 804 serves as a connection portion of the gate electrode.

次に、基板800及び第1の導電層801〜804表面上に、第1の絶縁膜を形成する。 Next, the substrate 800 and the first conductive layer 801 to 804 on the surface to form a first insulating film. ここでは、第1の絶縁膜805、806として、膜厚50nm〜100nmの窒化珪素膜及び膜厚50〜100nmの酸化窒化珪素膜(SiON(O>N)を、CVD法により積層させて形成する。なお、第1の絶縁膜はゲート絶縁膜として機能する。このとき、窒化珪素膜と酸化窒化珪素膜とを、大気に解放せず原料ガスの切り替えのみで連続成膜することが好ましい。また、実施形態1と同様に3層構造にしてもよい。 Here, as the first insulating film 805 and 806, a silicon oxynitride film of a silicon nitride film and the film thickness 50~100nm the thickness 50nm~100nm (SiON (O> N), formed by stacking a CVD method . Note that the first insulating film functions as a gate insulating film. at this time, the silicon nitride film silicon oxynitride film is preferably formed successively only by switching the material gas without releasing to the atmosphere. the , it may be similarly three-layer structure as in embodiment 1.

次に触媒元素を有する層808をPVD法、CVD法、蒸着法等の公知の方法にて形成する。 Next a layer 808 having a catalyst element PVD method, CVD method, by a known method of vapor deposition or the like. ここでは100ppmのニッケル触媒を含む溶液をスピンコート法により塗布する。 Here applying a solution containing 100ppm of a nickel catalyst by a spin coating method.

次に、図24(B)に示すように、膜厚10〜100nmの非晶質半導体膜807を形成する。 Next, as shown in FIG. 24 (B), to form an amorphous semiconductor film 807 having a thickness of 10 to 100 nm. ここでは、膜厚100nmのアモルファスシリコン膜をCVD法により成膜する。 Here, the amorphous silicon film having a film thickness of 100nm is deposited by a CVD method. 次に、後のTFTのチャネル領域となる領域にp型またはn型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。 Next, channel doping step of adding a p-type or n-type impurity element at a low concentration in a region to be a channel region after the TFT performed entirely or selectively. 次に膜厚100nmのドナー型元素を含む半導体膜812を成膜する。 Then a semiconductor film 812 containing a donor element having a film thickness of 100 nm. ここでは、シランガスと、0.5%フォスフィンガス(流量比シラン/フォスフィンが10/17)とを用いて、リンを有するアモルファスシリコン膜を成膜する。 Here, the silane gas, using a 0.5% phosphine gas (flow ratio silane / phosphine is 10/17), forming an amorphous silicon film having phosphorus.

次に、非晶質半導体膜807を加熱して図24(C)に示すような、結晶性半導体膜813を形成する。 Next, as shown in FIG. 24 (C) heating the amorphous semiconductor film 807 to form a crystalline semiconductor film 813. ここでは、電気炉を用い、500度で1時間加熱して半導体膜膜中の水素出しを行った後、550度で4時間加熱してニッケルを含む結晶性シリコン膜を形成する。 Here, using an electric furnace, after dehydrogenation in the semiconductor film film by heating 1 hour at 500 ° and heated at 550 ° for 4 hours to form a crystalline silicon film containing nickel.

この加熱によって触媒元素はドナー型元素を含む半導体膜812に移動しゲッタリングされるとともに、ドナー型元素は活性化する。 With a catalyst element is gettered moves into the semiconductor film 812 containing a donor element by the heating, donor element is activated. 即ち、触媒元素を含む結晶性半導体膜中の触媒元素を、ドナー型元素を含む半導体膜812へ移動させる。 That is, the catalytic element in the crystalline semiconductor film containing a catalytic element, is moved to the semiconductor film 812 containing a donor element. このときの触媒元素濃度が低減された結晶性半導体膜を図24(C)の813で示す。 Shows a crystalline semiconductor film catalyst element concentration is reduced at this time is 813 in FIG. 24 (C). ここでは、結晶性シリコン膜となる。 Here, the crystalline silicon film. また、触媒元素が移動した、ドナー型元素を含む半導体膜も加熱により結晶性半導体膜814となる。 Further, the catalytic element has moved, the semiconductor film becomes a crystalline semiconductor film 814 by heating, including a donor element. 即ち、触媒元素及びドナー型元素を含む結晶性半導体膜となる。 In other words, the crystalline semiconductor film containing a catalytic element and a donor element. これを、図24(C)の814で示す。 This is illustrated in 814 of FIG. 24 (C). ここでは、ニッケル及びリンを含む結晶性シリコン膜となる。 Here, a crystalline silicon film containing nickel and phosphorus.

次に、図25(A)に示すように、触媒元素及びドナー型元素を含む結晶性半導体膜814及び結晶性半導体膜813を、第2のマスク815〜817を用いて所望の形状にエッチングする。 Next, as shown in FIG. 25 (A), a crystalline semiconductor film 814 and a crystalline semiconductor film 813 containing a catalytic element and a donor element is etched into a desired shape using a second mask 815-817 . 第2のマスク815〜817は、液滴吐出法によって、有機樹脂を滴下乾燥して形成することができる。 The second mask 815-817 is by a droplet discharge method, it can be formed by dropping drying the organic resin. また、第1のマスクと同様、感光性材料をレーザビーム直接描画装置により露光現像して形成することができる。 Also, as in the first mask can be formed by a photosensitive material is exposed and developed through a laser beam direct writing system. ここでは、液滴吐出法により、ポリイミドを選択的に吐出し、乾燥焼成して第2のマスク815〜817を形成する。 Here, by a droplet discharge method, polyimide selectively discharged, thereby forming a second mask 815-817 was dried baking. エッチングされた触媒元素及びドナー型元素を含む結晶性半導体膜は、図25(B)に示す第1の半導体領域824〜826となり、エッチングされた結晶性半導体膜813は、第2の半導体領域821〜823となる。 Crystalline semiconductor film including an etched catalytic element and a donor element includes a first semiconductor region 824 to 826, and the etched crystalline semiconductor film 813 shown in FIG. 25 (B), the second semiconductor region 821 the ~823.

次に、駆動回路において、一部のTFTのゲート電極とソース電極又はドレイン電極とを接続させるために、第3のマスクを用いて第1の絶縁膜805、806の一部をエッチングして、図29に示すようなコンタクトホール850を形成する。 Then, in the driving circuit, in order to connect the gate electrode and the source electrode or the drain electrode of the portion of the TFT, a portion of the first insulating film 805 and 806 are etched using the third mask, forming a contact hole 850 as shown in FIG. 29. なお、後に形成される第4の導電層831〜833は破線で示す。 The fourth conductive layer 831 to 833 to be formed later is shown by a broken line. 第3のマスクは、第1のマスク又は第2のマスクと同様の形成方法を適宜用いることができる。 The third mask may be used a first mask or similar forming method and the second mask appropriately. 該コンタクトホールを介してゲート電極として機能する第1の導電層802と、後に形成されるソース電極又はドレイン電極として機能する第4の導電層833を接続することにより、抵抗を形成することが可能となり、隣り合うTFTと接続されることで、インバータを形成することが可能である。 By connecting the fourth conductive layer 833 functioning as the first conductive layer 802, a source electrode or a drain electrode is formed after functioning as a gate electrode through the contact hole, it is possible to form a resistor next, it is connected with the adjacent TFT, it is possible to form an inverter.

次に、図25(B)に示すように、第1の半導体領域824〜826及び第2の半導体領域821〜823表面に、膜厚500〜1000nm第2の導電層827、828を形成する。 Next, as shown in FIG. 25 (B), the first semiconductor region 824 to 826 and the second semiconductor regions 821 to 823 surface to form a film thickness 500~1000nm second conductive layer 827 and 828. ここでは、液滴吐出法によりAgペーストを吐出し、焼成して第3の導電層を形成する。 Here, ejecting an Ag paste by a droplet discharge method to form a third conductive layer by firing.

次に、感光性材料829を塗布又は吐出し、レーザビーム直接描画装置を用いて該感光性材料を露光、現像して第4のマスクを形成した後、第3の導電層をエッチングして、図25(C)に示すような、ソース電極及びソース配線、並びにドレイン電極として機能する第4の導電層831〜836を形成する。 Next, coating or discharging a photosensitive material 829, exposing the photosensitive material with a laser beam direct writing system, after forming a fourth mask is developed, and a third conductive layer are etched, as shown in FIG. 25 (C), to form the fourth conductive layer 831 to 836 functioning as a source electrode and a source wiring, and the drain electrode. また、この工程において、第3の導電層を分断して、ソース電極及びドレイン電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される液晶表示装置の開口率を高めることが可能である。 Further, in this step, by dividing the third conductive layer, and forming a source electrode and a drain electrode, by etching so that the width of the source wiring or the drain wiring becomes thin, the liquid crystal display device formed later it is possible to increase the aperture ratio of. ここでは、感光性材料829として、ポジ型感光性材料を用い、レーザ光830を照射して第4のマスクを形成する。 Here, as the photosensitive material 829, using a positive type photosensitive material, forming a fourth mask is irradiated with a laser beam 830.

次に、第4のマスクを残したまま、第1の半導体領域824〜826をエッチングして、ソース領域及びドレイン領域837〜843を形成する。 Then, leaving the fourth mask, and the first semiconductor region 824 to 826 are etched to form the source and drain regions 837 to 843. このとき、第2の半導体領域821〜823の一部もエッチングされる。 At this time, also etched portion of the second semiconductor regions 821 to 823. エッチングされた半導体領域を第3の半導体領域844〜846は、チャネル形成領域として機能する。 The etched semiconductor regions third semiconductor regions 844 to 846 functions as a channel formation region.

次に、第4のマスクを除去した後、第4の導電層及び第3の半導体領域表面上に第2の絶縁膜851及び第3の絶縁膜852を形成する。 Next, after removing the fourth mask to form the second insulating film 851 and the third insulating film 852 to the fourth conductive layer and the third semiconductor regions on the surface. ここでは、第2の絶縁膜として水素を含む膜厚の150nm酸化窒化珪素膜(SiON(O>N)をCVD法により形成する。また、第3の絶縁膜として膜厚200nmの窒化珪素膜を、CVD法により成膜する。窒化珪素膜は、外部からの不純物をブロッキングする保護膜として機能する。 Here, 150 nm thick silicon oxynitride film containing hydrogen (SiON (O> N) is formed by CVD as the second insulating film. Further, a third insulating film as a film thickness 200nm silicon nitride film is deposited by CVD. the silicon nitride film functions as a protective film for blocking the impurities from the outside.

次に、第3の半導体領域844〜846を加熱して水素化する。 Next, hydrogenated by heating the third semiconductor regions 844 to 846. ここでは、窒素雰囲気で410℃1時間の加熱を行うことで、第2の絶縁膜851に含まれる水素が第3の半導体領域844〜846に添加され、水素化される。 Here, by performing the heating of 410 ° C. 1 hour in a nitrogen atmosphere, hydrogen contained in the second insulating film 851 is added to the third semiconductor region 844 to 846, are hydrogenated.

以上の工程により、nチャネル型TFT861、862で形成される駆動回路A−A'と、ダブルゲートの電極として機能する第1の導電層803を有するnチャネル型TFT863を有する画素部B−B'とで構成される、液晶表示装置のアクティブマトリクス基板を形成することができる。 Through the above steps, the drive circuit A-A formed by the n-channel type TFT861,862 'and a pixel portion B-B with n-channel type TFT863 having a first conductive layer 803 functioning as an electrode of the double gate' composed of a, it is possible to form the active matrix substrate of a liquid crystal display device. 本実施例では、nチャネルTFTで駆動回路が形成されているため、pチャネルTFTを形成する必要がなく、工程数を削減することが可能である。 In this embodiment, since the driving circuit in n-channel TFT is formed, there is no need to form a p-channel TFT, it is possible to reduce the number of processes. なお、nチャネル型TFTでなく、pチャネル型TFTのみで駆動回路及び画素TFTを構成してもよい。 Instead an n-channel type TFT, may be formed a drive circuit and a pixel TFT only p-channel type TFT.

次に、図26(A)に示すように、第3の絶縁膜852上に第4の絶縁膜871を形成する。 Next, as shown in FIG. 26 (A), a fourth insulating film 871 on the third insulating film 852. ここでは、アクリルを塗布し焼成して第4の絶縁膜871を形成する。 Here, a fourth insulating film 871 by baking coated with acrylic. 次に、第4の絶縁膜871上に第5のマスクを形成した後、第4の絶縁膜871、第3の絶縁膜852、第2の絶縁膜851、第1の絶縁膜805、806をそれぞれエッチングして、ゲート電極の接続部となる第1の導電層804の一部を露出する。 Then, after forming a fifth mask on the fourth insulating film 871, the fourth insulating film 871, the third insulating film 852, the second insulating film 851, the first insulating film 805 and 806 each etched to expose a portion of the first conductive layer 804 serving as a connection portion of the gate electrode. 次に、ゲート電極の接続部となる第1の導電層804に接続するゲート配線として機能する第5の導電層872を形成する。 Next, a fifth conductive layer 872 which functions as a gate wiring connected to the first conductive layer 804 serving as a connection portion of the gate electrode. ここでは、液滴吐出法により、Agペースト吐出し焼成した後、レーザビーム直接描画装置で形成されるマスクを用いてAgペーストの一部をエッチングして配線幅を細くして、第5の導電層872を形成する。 Here, by a droplet discharge method, and baked discharged Ag paste is then partially etching the Ag paste by using a mask formed by a laser beam direct writing system narrowed wiring width, a fifth conductive to form a layer 872.

次に、第5の絶縁膜873を形成する。 Then, a fifth insulating film 873. 第5の絶縁膜873も第4の絶縁膜と同様の材料を適宜用いることが可能である。 Fifth insulating film 873 can also be used a fourth insulating film and the same material as appropriate. ここでは、第5の絶縁膜873にアクリルを用いる。 Here, an acrylic fifth insulating film 873. 次に、第5の絶縁膜873上に第6のマスクを形成した後、第5の絶縁膜873〜第2の絶縁膜851をエッチングして、第4の導電層836の一部を露出する。 Then, after forming a sixth mask on the fifth insulating film 873, the fifth insulating film 873~ second insulating film 851 is etched to expose a portion of the fourth conductive layer 836 .

次に、第4の導電層836に接するように、膜厚100〜300nmの第6の導電層874を成膜する。 Next, in contact with the fourth conductive layer 836, depositing a sixth conductive layer 874 having a thickness of 100 to 300 nm. 第6の導電層874の材料としては、透光性を有する導電膜、又は反射性を有する導電膜があげられる。 As a material of the sixth conductive layer 874, a conductive film having a light transmitting property or the conductive film having reflectivity and the like. 透光性を有する導電膜の材料としては、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)、酸化珪素を含む酸化インジウムスズ等が挙げられる。 As a material for the conductive film having a light transmitting property, indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), zinc oxide added with gallium (GZO), indium tin oxide containing silicon oxide and the like. また、反射性を有する導電膜の材料としては、アルミニウム(Al)、チタン(Ti)、銀(Ag)、タンタル(Ta)などの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン(TiN)、窒化タンタル(TaN)などが挙げられる。 Further, as the material of the conductive film having reflectivity, aluminum (Al), titanium (Ti), silver (Ag), a metal such as tantalum (Ta), or in the metal and the stoichiometric composition following concentrations metal material containing nitrogen, or titanium nitride is a nitride of the metal (TiN), and the like tantalum nitride (TaN). また、第6の導電層874の形成方法としては、液滴吐出法、塗布法、スパッタリング法、蒸着法、CVD法等を適宜用いる。 Further, as a formation method of the sixth conductive layer 874, using a droplet discharge method, a coating method, a sputtering method, an evaporation method, a CVD method, or the like as appropriate. なお、塗布法、スパッタリング法、蒸着法、CVD法等を用いる場合、液滴吐出法、レーザビーム直接描画装置を用いた露光等によりマスクを形成した後、導電膜をエッチングして導電層を形成する。 The coating method, a sputtering method, an evaporation method, when using a CVD method, a droplet discharge method, after forming a mask by such exposure using a laser beam direct writing system, the conductive layer and the conductive film is etched formed to. ここでは、膜厚110nmの酸化珪素を含むインジウム錫酸化物(ITO)をスパッタリング法により成膜し、所望の形状にエッチングして画素電極として機能する第6の導電層874を形成する。 Here, indium tin oxide containing silicon oxide with a thickness of 110nm (ITO) is deposited by a sputtering method to form the sixth conductive layer 874 serving as a pixel electrode is etched into a desired shape.

次に、図26(B)に示すように、第5の絶縁膜873を覆うように印刷法やスピンコート法により、絶縁膜を成膜し、ラビングを行って配向膜881を形成する。 Next, as shown in FIG. 26 (B), the fifth insulating film 873 a printing method or a spin coating method so as to cover the insulating film is formed, to form an alignment film 881 are subjected to a rubbing. なお、斜方蒸着法により配向膜881を形成することで、低温で形成することが可能であり、耐熱性の低いプラスチック上に配向膜881を形成することが可能である。 Incidentally, by forming the orientation film 881 by an oblique deposition method, it is possible to form at a low temperature, it is possible to form an alignment film 881 on the low heat-resistant plastic.

対向基板882上に第2の画素電極(対向電極)883及び配向膜884を形成する。 A second pixel electrode (counter electrode) 883 and an alignment film 884 is formed on the counter substrate 882. 次に、対向基板882上に閉ループ状のシール材を形成する。 Next, a closed loop-shaped sealing member on the opposing substrate 882. このとき、シール材は画素部の周辺の領域に液滴吐出法を用いて形成する。 In this case, the sealing member is formed by a droplet discharge method in the region of the periphery of the pixel portion. 次に、ディスペンサ式(滴下式)により、シール材で形成された閉ループ内側に、液晶材料を滴下する。 Then, by a dispenser method (dripping method), a closed loop inside which is formed by the sealant, liquid crystal is dropped material.

シール材には、フィラーが混入されていてもよく、さらに、対向基板882にはカラーフィルタや遮蔽膜(ブラックマトリクス)などが形成されていても良い。 The sealing material may be filler are mixed, further, the color filter or a shielding film (black matrix) or the like may be formed on the counter substrate 882.

次に、真空中で、配向膜884及び第2の画素電極(対向電極)883が設けられた対向基板882とアクティブマトリクス基板とを貼り合わせ、紫外線硬化を行って、液晶材料が充填された液晶層885を形成する。 Next, in a vacuum, bonding the counter substrate 882 alignment film 884 and the second pixel electrode (counter electrode) 883 is provided with an active matrix substrate, performing a UV curable liquid crystal material is filled a liquid crystal to form a layer 885. なお、液晶層885を形成する方法として、ディスペンサ式(滴下式)の代わりに、対向基板を貼り合わせてから毛細管現象を用いて液晶材料を注入するディップ式(汲み上げ式)を用いることができる。 As a method of forming a liquid crystal layer 885, instead of the dispenser method (dripping method), dipping method of injecting a liquid crystal material after attaching the opposite substrate by using a capillary phenomenon (pumping method) may be used.

以上の工程により液晶表示パネルを作製することができる。 It can be manufactured liquid crystal display panel by the above steps. なお、静電破壊防止のための保護回路、代表的にはダイオードなどを、接続端子とソース配線(ゲート配線)の間または画素部に設けてもよい。 Incidentally, the electrostatic breakdown preventing protection circuit for, and typically a diode, may be provided between a pixel portion of the connection terminal and the source wiring (gate wiring). この場合、上記したTFTと同様の工程で作製し、画素部のゲート配線層とダイオードのドレイン又はソース配線層とを接続することにより、ダイオードとして動作させることができる。 In this case, prepared by the same process as the TFT described above, by connecting the drain or source wiring layer of the gate wiring layer and the diode of the pixel portion can be operated as a diode.

以上の工程により液晶表示装置を形成することができる。 It is possible to form the liquid crystal display device by the above steps. なお、実施形態1乃至実施形態19のいずれをも本実施例に適用することができる。 Incidentally, any of Embodiment Modes 1 to 19 can be applied to this embodiment.

次に、実施例1において、駆動回路がCMOS回路で形成されるアクティブマトリクス基板及びそれを有する液晶表示装置の作製方法について図27、図28、図30を用いて説明する。 Then, in Example 1, the drive circuit 27 a method for manufacturing a liquid crystal display device having the active matrix substrate and which is formed of a CMOS circuit, FIG. 28 will be described with reference to FIG. 30. 図30は、アクティブマトリクス基板の駆動回路の平面図である。 Figure 30 is a plan view of a drive circuit of an active matrix substrate. また、駆動回路部A−A'、及び画素部のB−B'の縦断面構造を図27、及び図28に模式的に示す。 Further, FIG. 27, and schematically shown in FIG. 28 a longitudinal section structure of the drive circuit section A-A ', and the pixel portion B-B'.

実施例1と同様の工程により、図27(A)に示すように、基板800上にゲート電極として機能する第1の導電層801〜804、第1の絶縁膜805、806、第1の半導体領域824〜826、第2の半導体領域821〜823を形成する。 The same process as in Example 1, as shown in FIG. 27 (A), the first conductive layer 801 to 804 functioning as a gate electrode over a substrate 800, a first insulating film 805, the first semiconductor forming a region from 824 to 826, the second semiconductor regions 821 to 823. 次に、後のnチャネル型TFTとなる領域にマスク891を形成する。 Next, the region to be the n-channel type TFT after forming the mask 891. ここでは、液滴吐出法により、ポリイミドを吐出し、乾燥して、後のnチャネル型TFTとなる第1の半導体領域824、826及び第2の半導体領域821、823を覆うマスク891を形成する。 Here, by a droplet discharge method, discharging a polyimide, dried to form a first semiconductor region 824, 826 and a second mask 891 which covers the semiconductor regions 821, 823 to be the n-channel type TFT after .

次に、後にpチャネル型TFTとなる第1の半導体領域825に、アクセプター型元素892を添加し、図27(B)に示すように、p型半導体領域893を形成する。 Next, the first semiconductor region 825 to be a p-channel type TFT later added acceptor element 892, as shown in FIG. 27 (B), to form a p-type semiconductor region 893.

この後、実施例1と同様の工程により、ソース電極及びソース配線、並びにドレイン電極として機能する第4の導電層831〜836を形成する(図27(C))。 Thereafter, the same process as in Example 1, the source electrode and the source wiring, and forming a fourth conductive layer 831 to 836 functioning as a drain electrode (FIG. 27 (C)). また、ソース領域及びドレイン領域837〜843、チャネル形成領域として機能する第3の半導体領域844〜846を形成する。 Further, a third semiconductor region 844 to 846 which function source and drain regions 837 to 843, as a channel formation region. このときの上面図を図30に示す。 It shows a top view at this time is shown in FIG 30. また、第2の絶縁膜851及び第3の絶縁膜852を形成した後、第3の半導体領域844〜846を加熱して水素化する。 Further, after forming the second insulating film 851 and the third insulating film 852, hydrogenated by heating the third semiconductor regions 844 to 846.

次に、図28(A)に示すように、第4の絶縁膜871を形成した後、ゲート電極として機能する第1の導電層804の一部を露出し、ゲート電極と接続し、ゲート配線として機能する第5の導電層を形成する。 Next, as shown in FIG. 28 (A), after forming the fourth insulating film 871 to expose a portion of the first conductive layer 804 functioning as a gate electrode, connected to the gate electrode, a gate wiring forming a fifth conductive layer serving as a. この後、実施例1と同様に第5の絶縁膜873を形成した後、第4の導電層836に接続する第6の導電層874を形成する。 Then, after an insulating film 873 of the fifth in the same manner as in Example 1 to form a sixth conductive layer 874 to be connected to the fourth conductive layer 836.

以上の工程により、図28(A)に示すような、nチャネル型TFT896及びpチャネル型TFT897のCMOS回路で形成される駆動回路A−A'と、ダブルゲートとして機能第1の導電層803を有するnチャネル型TFT863を有する画素部B−B'とで構成される、液晶表示装置のアクティブマトリクス基板を形成することができる。 Through the above steps, as shown in FIG. 28 (A), a drive circuit A-A 'which is formed of a CMOS circuit of n-channel type TFT896 and p-channel type TFT897, the first conductive layer 803 functions as a double-gate composed out with the pixel portion B-B 'having an n-channel type TFT863 with, it is possible to form the active matrix substrate of a liquid crystal display device.

この後、実施例1と同様の工程により、図28(B)に示すような液晶表示装置を形成することが可能である。 Thereafter, the same process as in Example 1, it is possible to form a liquid crystal display device as shown in FIG. 28 (B).

本実施例では、本発明の半導体装置の一形態に相当する液晶表示装置パネルの外観について、図31を用いて説明する。 In this embodiment, the appearance of the liquid crystal display device panel, which is one embodiment of a semiconductor device of the present invention will be described with reference to FIG. 31. 図31(A)は、第1の基板1600と、第2の基板1604との間を第1のシール材1605及び第2のシール材1606によって封止されたパネルの上面図であり、図31(B)は、図31(A)のA−A'、及びB−B'それぞれにおける断面図に相当する。 FIG. 31 (A) and the first substrate 1600, a top view of a sealed panel by first sealing material 1605 and the second sealant 1606 between the first substrate and a second substrate 1604, FIG. 31 (B) is a cross-sectional view along a-a ', and B-B' respectively in Fig. 31 (a). また、第1の基板1600に、実施例1または2で形成されたアクティブマトリクス基板を用いることが可能である。 Further, the first substrate 1600, it is possible to use an active matrix substrate formed in Example 1 or 2.

図31(A)において、点線で示された1602は画素部、1603は走査線駆動回路である。 In FIG. 31 (A), 1602 indicated by a dotted line denotes a pixel portion, 1603 is a scan line driver circuit. また、実線で示された1601は信号線(ゲート線)駆動回路である。 Further, indicated by the solid line 1601 signal lines (gate lines) is a drive circuit. 本実施例において、画素部1602、及び走査線駆動回路1603は第1のシール材及び第2のシール材で封止されている領域内にある。 In this embodiment, the pixel portion 1602, and the scan line driver circuit 1603 is in the region sealed with the first sealant and the second sealant. また、1601は信号線(ソース線)駆動回路であり、チップ状の信号線駆動回路が第1の基板1600上に設けられている。 Also, 1601 is a signal line (source line) driving circuit, a chip-shaped signal line driver circuit is provided over the first substrate 1600.

また、1600は第1の基板、1604は第2の基板、1605及び1606はそれぞれ、密閉空間の間隔を保持するためのギャップ材が含有されている第1のシール材及び第2のシール材である。 Further, 1600 the first substrate, the 1604 second substrate, 1605 and 1606, respectively, in the first sealant and the second sealant gap material for maintaining a gap of the closed space is contained is there. 第1の基板1600と第2の基板1604とは第1のシール材1605及び第2のシール材1606によって封止されており、それらの間には液晶材料が充填されている。 A first substrate 1600 and the second substrate 1604 are sealed by the first sealant 1605 and the second sealant 1606, the liquid crystal material between them is filled.

次に、断面構造について図31(B)を用いて説明する。 It will now be described with reference to FIG. 31 (B) cross-sectional structure. 第1の基板1600上には駆動回路及び画素部が形成されており、TFTを代表とする半導体素子を複数有している。 The over the first substrate 1600 are formed a drive circuit and a pixel portion has a plurality of semiconductor elements typified by a TFT. 第2の基板1604表面には、カラーフィルタ1621が設けられている。 The second substrate 1604 surface, the color filter 1621 is provided. 駆動回路として走査線駆動回路1603と画素部1602とを示す。 It shows a scanning line driver circuit 1603 and the pixel portion 1602 as a drive circuit. なお、走査線駆動回路1603はnチャネル型TFT1612からなる回路が形成される。 Note that the scan line driver circuit 1603 circuit consisting of n-channel type TFT1612 is formed. なお、実施例2と同様に、CMOS回路によって駆動回路を形成しても良い。 As in Example 2, it may be formed driver circuit by CMOS circuits.

本実施例においては、同一基板上に走査線駆動回路、及び画素部のTFTが形成されている。 In the present embodiment, the scanning line driver circuit, and the TFT of the pixel portion are formed on the same substrate. このため、表示装置の容積を縮小することができる。 Therefore, it is possible to reduce the volume of the display device.

画素部1602には、複数の画素が形成されており、各画素には液晶素子1615が形成されている。 The pixel portion 1602, a plurality of pixels are formed, the liquid crystal element 1615 is formed in each pixel. 液晶素子1615は、第1の電極1616、第2の電極1618及びその間に充填されている液晶材料1619が重なっている部分である。 The liquid crystal element 1615, a first electrode 1616, a portion of the liquid crystal material 1619 is overlapped filled in the second electrode 1618 and between. 液晶素子1615が有する第1の電極1616は、配線1617を介して画素駆動用TFT1611と電気的に接続されている。 First electrode 1616 included in the liquid crystal element 1615 is electrically connected to the pixel driving TFT1611 through a wiring 1617. また、ゲート電極の接続部1625は、コンタクトホールを介してゲート配線1626と接続されている。 The connection portion 1625 of the gate electrode is connected to the gate wiring 1626 through a contact hole. ここでは、ゲート配線1626を形成した後、第1の電極1616を形成しているが、第1の電極1616を形成した後、ゲート配線1626を形成してもよい。 Here, after forming the gate wiring 1626, but form a first electrode 1616, after forming the first electrode 1616 may be formed of the gate wiring 1626. 液晶素子1615の第2の電極1618は、第2の基板1604側に形成される。 The second electrode 1618 of the liquid crystal element 1615 is formed on the second substrate 1604 side. また、各画素電極表面には配向膜1630、1631が形成されている。 The alignment film 1630,1631 are formed in each pixel electrode surface.

1622は柱状のスペーサであり、第1の電極1616と第2の電極1618との間の距離(セルギャップ)を制御するために設けられている。 1622 denotes a columnar spacer, is provided to control the distance (cell gap) between the first electrode 1616 and the second electrode 1618. 絶縁膜を所望の形状にエッチングして形成されている。 Is formed by an insulating film is etched into a desired shape. なお、球状スペーサを用いていても良い。 It should be noted, may be using the spherical spacers. 信号線駆動回路1601または画素部1602に与えられる各種信号及び電位は、接続配線1623を介して、FPC1609から供給されている。 Variety of signals and potentials are supplied to the signal line driver circuit 1601 or the pixel portion 1602 via a connection wiring 1623 is supplied from the FPC 1609. なお、接続配線1623とFPC1609とは、異方性導電膜1627、又は異方性導電樹脂で電気的に接続されている。 Note that the connection wiring 1623 and FPC 1609, and is electrically connected to each other by an anisotropic conductive film 1627, or anisotropic conductive resin. なお、異方性導電膜又は異方性導電樹脂の代わりに半田等の導電性ペーストを用いてもよい。 It is also possible to use a conductive paste such as solder in place of the anisotropic conductive film or anisotropic conductive resin.

図示しないが、第1の基板1600及び第2の基板1604の一方又は両方の表面には、接着剤によって偏光板が固定されている。 Although not shown, on one or both surfaces of the first substrate 1600 and second substrate 1604, a polarizing plate is fixed by an adhesive. なお、偏光板の他に位相差板を設けてもよい。 Incidentally, in addition to be provided with a phase difference plate of the polarizing plate.

本実施例では、基板周辺部に設けられた走査線入力端子部と信号線入力端子部の構造について、図37を用いて説明する。 In this embodiment, the structure of the scanning line input terminal portion provided on the periphery of the substrate and the signal line input terminal portion is explained with reference to FIG. 37. 図37(A)、(C)及び(E)は、それぞれ基板周辺部の平面図であり、図37(B)、(D)及び(F)は、それぞれ図37(A)、(C)及び(E)のK−L、及びM−Nの縦断面図である。 Figure 37 (A), (C) and (E) is a plan view of the substrate peripheral portion, respectively, FIG. 37 (B), (D) and (F) are respectively views 37 (A), (C) and is a longitudinal sectional view of the K-L, and M-N of the (E). なお、K−Lは走査線入力端子部の縦断面図を示し、M−Nはと信号線入力端子部の縦断面図を示す。 Incidentally, K-L is a longitudinal sectional view of a scanning line input terminal portion, a longitudinal sectional view of the M-N dove signal line input terminal portion.

図37(A)及び図37(B)に示すように、第1の基板11及び第2の基板21は、シール材20を用いて封止されており、これらの内部には、液晶材料27が充填されている。 Figure 37 (A) and FIG. 37 (B), the first substrate 11 and second substrate 21 are sealed with a sealant 20, these internal, the liquid crystal material 27 There has been filled. また、シール材内部には、画素電極19及び画素TFT1が配列された画素部が形成されている。 Inside the sealing member, the pixel portion are formed of the pixel electrode 19 and the pixel TFT1 are arranged.

図37(A)及び図37(B)においては、走査線入力端子13と信号線入力端子26は、画素TFT1のゲート電極12と同様の工程により形成されている。 In FIG. 37 (A) and FIG. 37 (B), the scan line input terminal 13 and a signal line input terminal 26 is formed by the same process as the gate electrode 12 of the pixel TFT 1. また、走査線入力端子13は、第1の層間絶縁膜16上に形成されたゲート配線17を介して各ゲート電極と接続されている。 The scanning line input terminal 13 is connected to the gate electrode through the gate line 17 formed on the first interlayer insulating film 16. また、信号線入力端子26は、ソース配線14と接続されている。 Further, the signal line input terminal 26 is connected to the source wiring 14.

また、画素電極19は第1の層間絶縁膜16上に形成された第2の層間絶縁膜18上に形成されている。 The pixel electrode 19 is formed on the second interlayer insulating film 18 formed on the first interlayer insulating film 16. なお、第1の層間絶縁膜16及び第2の層間絶縁膜18を介して、ドレイン電極15と接続されている。 Incidentally, through the first interlayer insulating film 16 and the second interlayer insulating film 18, and it is connected to the drain electrode 15.

走査線入力端子13と信号線入力端子26は、それぞれ接続層22、23を介してFPC24、25に接続されている。 Scan line input terminal 13 and a signal line input terminal 26 is connected to FPC24,25 via respective connection layers 22, 23. なお、図37(A)においては、接続層22、23及びFPC24、25は破線で示している。 In FIG. 37 (A), the connection layer 22, 23 and FPC24,25 are indicated by broken lines.

図37(C)及び図37(D)においては、走査線入力端子33はソース配線14と同様の工程で形成され、信号線入力端子は、ソース配線14の一部である。 In FIG. 37 (C) and FIG. 37 (D), the scanning line input terminal 33 is formed in the same step as the source wiring 14, the signal line input terminal is part of the source wiring 14. 即ち、ソース配線14と同時に各入力端子が形成されている。 That is, the input terminals at the same time as the source wiring 14 is formed. また、走査線入力端子33とゲート電極12とは、第1の層間絶縁膜16上に形成されたゲート配線17で接続されている。 Further, a scanning line input terminal 33 and the gate electrode 12 is connected with a first interlayer insulating film gate wiring 17 formed on the 16.

その他の構造は、図37(A)及び図37(B)と同様である。 Other structures are the same as FIG. 37 (A) and FIG. 37 (B).

図37(E)及び図37(F)においては、走査線入力端子はゲート配線43の一部であり、信号線入力端子44は、ゲート配線43と同時に形成される。 In FIG. 37 (E) and FIG. 37 (F), the scanning line input terminal is part of the gate line 43, the signal line input terminal 44 is the gate wiring 43 formed simultaneously. 即ち、ゲート配線43と同時に各入力端子が形成されている。 That is, the input terminals at the same time as the gate wiring 43 is formed. また、信号線入力端子44は、ソース配線14上に形成された第1の層間絶縁膜が除去された後、露出されたソース配線14上に形成される。 Further, the signal line input terminal 44, after being removed first interlayer insulating film formed over the source wiring 14, is formed on the source wiring 14 exposed.

その他の構造は、図37(A)及び図37(B)と同様である。 Other structures are the same as FIG. 37 (A) and FIG. 37 (B).

なお、本実施例は、実施形態1に示されるTFTの構造を用いて説明したが、適宜実施形態2乃至実施形態19に適用することが可能である。 The present embodiment has been described with reference to the structure of the TFT shown in Embodiment 1, it can be applied as appropriate Embodiment 2 to Embodiment 19.

本発明の半導体装置に具備される保護回路の一例について説明する。 An example of a semiconductor device protective circuit included in the present invention will be described. 保護回路は、TFT、ダイオード、抵抗素子及び容量素子等から選択された1つ又は複数の素子によって構成されるものであり、以下にはいくつかの保護回路の構成とその動作について説明する。 Protection circuit, TFT, diode, which is constituted by one or more elements selected from resistor, a capacitor, and the like, in the following a description will be given of the configuration and operation of several protection circuits. まず、外部回路と内部回路の間に配置される保護回路であって、1つの入力端子に対応した保護回路の等価回路図の構成について、図38を用いて説明する。 First, a protection circuit is disposed between an external circuit and an internal circuit, the configuration of the equivalent circuit diagram of the protection circuit corresponding to one of the input terminals, will be described with reference to FIG. 38. 図38(A)に示す保護回路は、P型TFT7220、7230、容量素子7210、7240、抵抗素子7250を有する。 Protection circuit shown in FIG. 38 (A) has P-type TFT7220,7230, capacitive elements 7210,7240, the resistive element 7250. 抵抗素子7250は2端子の抵抗であり、一端には入力電圧Vin(以下、Vinと表記)が、他端には低電位電圧VSS(以下、VSSと表記)が与えられる。 Resistive element 7250 is a two-terminal resistance, the input voltage Vin (hereinafter, Vin the drawing) in one end, the other end low-level voltage VSS (hereinafter, VSS and) results.

図38(B)に示す保護回路は、P型TFT7220、7230を、整流性を有するダイオード7260、7270で代用した等価回路図である。 Protection circuit shown in FIG. 38 (B) is a P-type TFT7220,7230, an equivalent circuit diagram replaced by diodes 7260,7270 having a rectifying property. 図38(C)に示す保護回路は、P型TFT7220、7230を、TFT7350、7360、7370、7380で代用した等価回路図である。 Protection circuit shown in FIG. 38 (C) is a P-type TFT7220,7230, an equivalent circuit diagram substituted by TFT7350,7360,7370,7380. また、上記とは別の構成の保護回路として、図38(D)に示す保護回路は、抵抗7280、7290と、N型TFT7300を有する。 Also, as a protection circuit for a different structure from the above, the protection circuit shown in FIG. 38 (D) includes a resistor 7280,7290, having N-type TFT7300. 図38(E)に示す保護回路は、抵抗7280、7290、P型TFT7310及びN型TFT7320を有する。 Protection circuit shown in FIG. 38 (E) is resistance 7280,7290, having P-type TFT7310 and N-type TFT7320. なお、上記保護回路を構成する素子は、耐圧に優れた非晶質半導体により構成することが好ましい。 Note that an element having the above protective circuit is preferably formed using an amorphous semiconductor having excellent withstand voltage. 本実施例は、上記の実施の形態と自由に組み合わせることが可能である。 This embodiment can be freely combined with the above embodiment.

本実施例では、上記実施例に示した液晶パネルへの駆動回路の実装について、図32を用いて説明する。 In this embodiment, the implementation of the drive circuit to the liquid crystal panel shown in the above embodiment will be described with reference to FIG. 32.

図32(A)に示すように、画素部1401の周辺に信号線駆動回路1402、及び走査線駆動回路1403a、1403bを実装する。 As shown in FIG. 32 (A), near to the signal line driver circuit 1402, and the scan line driver circuit 1403a of the pixel portion 1401, implementing 1403b. 図32(A)では、信号線駆動回路1402、及び走査線駆動回路1403a、1403b等として、公知の異方性導電接着剤、及び異方性導電フィルムを用いた実装方法、COG方式、ワイヤボンディング方法、並びに半田バンプを用いたリフロー処理等により、基板1400上にICチップ1405を実装する。 In FIG. 32 (A), the signal line driver circuit 1402, and the scan line driver circuit 1403a, as 1403b, etc., mounting method using known anisotropic conductive adhesive, and an anisotropic conductive film, COG method, wire bonding the method, as well as such a reflow treatment using a solder bump, an IC chip is mounted 1405 on the substrate 1400. ここでは、COG方式を用いる。 Here, a COG method. そして、FPC(フレキシブルプリントサーキット)1406を介して、ICチップと外部回路とを接続する。 Then, FPC via (flexible printed circuit) 1406 to connect the IC chip and external circuits.

なお、信号線駆動回路1402の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ICチップで実装してもよい。 Note that a part of the signal line driver circuit 1402, for example, an analog switch formed integrally on the substrate, and the other portions may be separately mounted in the IC chip.

また、図32(B)に示すように、SASや結晶性半導体でTFTを代表とする半導体素子を形成する場合、画素部1401と走査線駆動回路1403a、1403b等を基板上に一体形成し、信号線駆動回路1402等を別途ICチップとして実装する場合がある。 Further, as shown in FIG. 32 (B), the case of forming a semiconductor element typified by a TFT in SAS or a crystalline semiconductor, a pixel portion 1401 and the scan line driver circuit 1403a, the 1403b or the like is formed integrally on a substrate, it may implement a signal line driver circuit 1402 such as a separate IC chip. 図32(B)において、信号線駆動回路1402として、COG方式により、基板1400上にICチップ1405を実装する。 In FIG. 32 (B), as the signal line driver circuit 1402 by a COG method, mounting the IC chip 1405 on the substrate 1400. そして、FPC1406を介して、ICチップと外部回路とを接続する。 Then, through the FPC1406, to connect the IC chip and external circuits.

なお、信号線駆動回路1402の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ICチップで実装してもよい。 Note that a part of the signal line driver circuit 1402, for example, an analog switch formed integrally on the substrate, and the other portions may be separately mounted in the IC chip.

さらに、図32(C)に示すように、COG方式に代えて、TAB方式により信号線駆動回路1402等を実装する場合がある。 Furthermore, as shown in FIG. 32 (C), instead of the COG method, there is a case of mounting the signal line driver circuit 1402 and the like by a TAB method. そして、FPC1406を介して、ICチップと外部回路とを接続する。 Then, through the FPC1406, to connect the IC chip and external circuits. 図32(C)において、信号線駆動回路をTAB方式により実装しているが、走査線駆動回路をTAB方式により実装してもよい。 In FIG. 32 (C), but are mounted by a TAB method a signal line driving circuit, the scanning line driver circuit may be mounted by a TAB method.

ICチップをTAB方式により実装すると、基板に対して画素部を大きく設けることができ、狭額縁化を達成することができる。 When an IC chip is mounted by a TAB method can be provided increasing the pixel unit with respect to the substrate, it is possible to achieve a narrower frame.

なお、信号線駆動回路1402の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ICチップで実装してもよい。 Note that a part of the signal line driver circuit 1402, for example, an analog switch formed integrally on the substrate, and the other portions may be separately mounted in the IC chip.

ICチップは、シリコンウェハを用いて形成するが、ICチップの代わりにガラス基板上に集積回路を形成したIC(以下、ドライバICと表記する)を設けてもよい。 IC chip is formed using a silicon wafer, an IC chip IC in which an integrated circuit is formed on a glass substrate instead of (hereinafter referred to as a driver IC) may be provided. ICチップは、円形のシリコンウェハからICチップを取り出すため、母体基板形状に制約がある。 IC chips, for taking out the IC chips from a circular silicon wafer, the shape of a mother substrate is limited. 一方ドライバICは、母体基板がガラスであり、形状に制約がないため、生産性を高めることができる。 On the other hand, the driver IC is a mother substrate is glass, there is no limitation on the shape, it is possible to enhance the productivity. そのため、ドライバICの形状寸法は自由に設定することができる。 Therefore, the geometry of the driver IC can be set freely. 例えば、ドライバICの長辺の長さを15〜80mmとして形成すると、ICチップを実装する場合と比較し、必要な数を減らすことができる。 For example, the length of a long side of the driver IC to form a 15~80Mm, compared to the case of mounting the IC chip, it is possible to reduce the required number. その結果、接続端子数を低減することができ、製造上の歩留まりを向上させることができる。 As a result, it is possible to reduce the number of connection terminals, thereby improving the manufacturing yield.

ドライバICは、基板上に形成された結晶性半導体を用いて形成することができ、結晶性半導体は連続発振型のレーザ光を照射することで形成するとよい。 The driver IC may be formed using a crystalline semiconductor formed over a substrate, the crystalline semiconductor may be formed by irradiating a continuous wave laser light. 連続発振型のレーザ光を照射して得られる半導体膜は、結晶欠陥が少なく、大粒径の結晶粒を有する。 A semiconductor film obtained by continuous wave laser light irradiation has few crystal defects and has a large crystal grains. その結果、このような半導体膜を有するトランジスタは、移動度や応答速度が良好となり、高速駆動が可能となり、ドライバICに好適である。 Accordingly, a transistor having such a semiconductor film, mobility and response speed is improved, enabling high-speed driving, it is suitable for driver IC.

本実施例では、表示モジュールについて説明する。 In this embodiment, a description will be given of the display module. ここでは、表示モジュールの一例として、液晶モジュールを、図33を用いて示す。 Here, as an example of a display module, a liquid crystal module is shown with reference to FIG. 33.

図33(A)は、白色ライト及びカラーフィルタを用いてカラー表示をする液晶モジュールの断面図を示す。 Figure 33 (A) shows a cross-sectional view of a liquid crystal module to a color display using white light and a color filter.

図33(A)に示すように、アクティブマトリクス基板1201と対向基板1202とが、シール材1200により固着され、それらの間には画素部1203と液晶層1204とが設けられ表示領域を形成している。 As shown in FIG. 33 (A), the active matrix substrate 1201 and a counter substrate 1202 are fixed to each other with a sealant 1200, to form a display region provided with the pixel portion 1203 and a liquid crystal layer 1204 between them there.

着色層1205は、カラー表示を行う場合に必要であり、RGB方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。 Coloring layer 1205 is necessary to perform color display. In the case of the RGB system, the red, green, colored layers corresponding to each color of blue are provided for respective pixels. アクティブマトリクス基板1201と対向基板1202との外側には、光学フィルム(偏光板、位相差板など)1206、1207が配設されている。 On the outside of the active matrix substrate 1201 and the counter substrate 1202, an optical film (a polarizing plate, a retardation plate, etc.) 1206 and 1207 are disposed. また、偏光板として機能する光学フィルム1206の表面には、保護膜1216が形成されており、外部からの衝撃を緩和している。 The surface of the optical film 1206 which functions as a polarizing plate, a protective film 1216 is formed, and alleviate the impact from the outside.

アクティブマトリクス基板1201に設けられた接続端子1208には、FPC1209を介して配線基板1210が接続されている。 The connection terminal 1208 provided on the active matrix substrate 1201, a wiring board 1210 via the FPC1209 is connected. 配線基板1210には、画素駆動回路(ICチップ、ドライバIC等)、コントロール回路や電源回路などの外部回路1212が組み込まれている。 The wiring substrate 1210, a pixel driver circuit (IC chip, a driver IC, etc.), an external circuit 1212 such as a control circuit and a power supply circuit is incorporated.

冷陰極管1213、反射板1214、及び光学フィルム1215、インバータ(図示しない。)はバックライトユニットであり、これらが光源となって液晶表示パネルへ光を投射する。 Cold cathode tube 1213, a reflecting plate 1214, and an optical film 1215, an inverter (not shown.) Is a backlight unit, they project light become a light source to the liquid crystal display panel. 液晶パネル、光源、配線基板、FPC等は、ベゼル1217で保持及び保護されている。 Liquid crystal panel, a light source, the wiring substrate, FPC and the like are retained and protected in a bezel 1217.

このような構造の液晶モジュールとしては、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、MVA(Multi−domain Vertical Alignment)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Bend)モード等を適宜適用することが可能である。 As the liquid crystal module of this structure, TN (Twisted Nematic) mode, IPS (In-Plane-Switching) mode, MVA (Multi-domain Vertical Alignment) mode, ASM (Axially Symmetric aligned Micro-cell) mode, OCB ( the Optical Compensated Bend) mode, and the like may be appropriately applied.

図33(B)は、カラーフィルタを用いず、カラー表示を行うことが可能なフィールドシーケンシャル方式の駆動方法を用いる液晶モジュールを示す。 Figure 33 (B) does not use a color filter, a liquid crystal module using the driving method of the field sequential system capable of performing a color display. フィールドシーケンシャル方式の駆動方法は、液晶パネルによって光シャッタを行って、RGBの3色のバックライトを高速で点灯させてカラー表示を行い、人間の目の時間的な分解能力の限界を利用し、連続時間的な加法混色によってカラー表示を実現するものである。 The driving method of a field sequential method, by performing the optical shutter by the liquid crystal panel, the RGB three color backlight is lit at a high speed performs color display, utilizing a limitation of temporal resolution power of the human eye, by continuous temporal additive color realizes the color display. バックライトとしては、R(赤)、G(緑)、B(青)の光を発する冷陰極管またはダイオード(LED)を用いることができる。 The backlight, R (red), G (green), emit light of B (blue) can be used cold-cathode tube or diode (LED).

ここでは、いわゆるπセル構造を有しており、OCB(Optically Compensated Bend)モードという表示モードを用いる。 Here has a so-called π cell structure, using the display mode called OCB (Optically Compensated Bend) mode. πセル構造とは、液晶分子のプレチルト角がアクティブマトリクス基板と対向基板との基板間の中心面に対して面対称の関係で配向された構造である。 The π cell structure is a pretilt angle of the liquid crystal molecules are oriented in relation symmetrical with respect to the center plane between the active matrix substrate and the opposite substrate structure. πセル構造の配向状態は、基板間に電圧が印加されていない時はスプレイ配向となり、電圧を印加するとベンド配向に移行する。 Orientation state of the π cell structure, when no voltage is applied between the substrates becomes splay alignment, and shifts into a bend orientation when the voltage is applied. さらに電圧を印加するとベンド配向の液晶分子が両基板と垂直に配向し、光が透過する状態となる。 Further the liquid crystal molecules of the bend orientation when the voltage is applied aligned perpendicular to the substrates, which light is transmitted. なお、OCBモードにすると、従来のTNモードより約10倍速い高速応答性を実現できる。 Incidentally, when the OCB mode can be achieved approximately 10 times faster speed response than a conventional TN mode.

また、液晶層1224に充填される材料としては、ネマチック液晶、スメクチック液晶、強誘電性液晶、又は反強誘電性液晶、若しくはこれらの材料を複数混合した材料を用いることができる。 The material to be filled into the liquid crystal layer 1224, may be used nematic liquid crystals, smectic liquid crystal, ferroelectric liquid crystal, or anti-ferroelectric liquid crystal, or a mixture of plural materials of these materials.

また、OCBモードによる表示においては、液晶パネルを挟持する一対の光学フィルム(偏光板、位相差板など)1206、1207は、リタデーションの視角依存性を3次元的に補償するため、2軸性位相差板を用いることが好ましい。 In the display by the OCB mode, a pair of optical films that sandwich the liquid crystal panel (polarizing plate, a retardation plate, etc.) 1206 and 1207, in order to compensate the viewing angle dependence of the retardation in three dimensions, biaxial position it is preferable to use a retardation plate.

ここでは、R(赤)、G(緑)、B(青)それぞれに発光するLED1221〜1223が反射板1214内に設けられている。 Here, R (red), G (green), B (blue) emitting light respectively LED1221~1223 is provided in the reflecting plate 1214. また、これらのLEDの発光を制御するコントローラ(図示しない。)が設けられている。 The controller for controlling light emission of these LED (not shown.) Is provided. フィールドシーケンシャル駆動方法においては、LED点灯期間TR期間、TG期間およびTB期間に、それぞれR、G、BのLEDが順に点灯する。 In the field sequential driving method, LED lighting period TR period, TG period and TB period, R respectively, G, LED of B is turned sequentially. 赤のLEDの点灯期間(TR)には、赤に対応したビデオ信号(R1)が液晶パネルに供給され、液晶パネルに赤の画像1画面分が書き込まれる。 A lighting period of the red LED (TR), the video signals corresponding to red (R1) is supplied to the liquid crystal panel, one screen red image is written into the liquid crystal panel. また、緑のLEDの点灯期間(TG)には、緑に対応したビデオデータ(G1)が液晶パネルに供給され、液晶パネルに緑の画像1画面分が書き込まれる。 Further, in the lighting period of the green LED (TG), video data corresponding to the green (G1) is supplied to the liquid crystal panel, one screen of green image is written to the liquid crystal panel. また、青のLEDの点灯期間(TB)には、青に対応したビデオデータ(B1)が液晶表示装置に供給され、液晶表示装置に青の画像1画面分が書き込まれる。 Further, in the lighting period of the blue LED (TB), the video data corresponding to the blue (B1) is supplied to the liquid crystal display device, the blue image one screen is written in the liquid crystal display device. これらの3回の画像の書き込みにより、1フレームが形成される。 Writing these three images, one frame is formed.

なお、実施形態1乃至実施形態19のいずれをも本実施例に適用することができる。 Incidentally, any of Embodiment Modes 1 to 19 can be applied to this embodiment.

上記実施例に示される半導体装置又は液晶表示装置を筺体に組み込んだ電子機器として、テレビジョン装置(単にテレビ、又はテレビジョン受信機ともよぶ)、デジタルカメラ、デジタルビデオカメラ、携帯電話装置(単に携帯電話機、携帯電話ともよぶ)、PDA等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。 The semiconductor device or a liquid crystal display device shown in the above embodiments as an electronic device incorporating a housing (also referred to as simply a TV, or a television receiver) television device, a digital camera, a digital video camera, a mobile phone (simply portable telephone, also referred to as a mobile phone), a portable information terminal such as a PDA, a portable game machine, a computer monitor, a computer, an audio reproducing device such as a car audio, an image reproducing device provided with a recording medium such as a home game machine or the like and the like. その具体例について、図34を参照して説明する。 Specific examples thereof will be described with reference to FIG. 34.

図34(A)に示す携帯情報端末は、本体9201、表示部9202等を含んでいる。 Portable information terminal shown in FIG. 34 (A) includes a main body 9201, a display portion 9202, and the like. 表示部9202は、実施形態1〜19、及び実施例1〜7で示すものを適用することができる。 Display unit 9202 can be applied to those shown in the embodiments 1 to 19, and Examples 1-7. 本発明の一である液晶表示装置を用いることにより、高画質な表示が可能な携帯情報端末を安価に提供することができる。 By using a liquid crystal display device which is one of the present invention, it is possible to provide an inexpensive portable information terminal capable of high-quality display.

図34(B)に示すデジタルビデオカメラは、表示部9701、表示部9702等を含んでいる。 A digital video camera shown in FIG. 34 (B) includes a display portion 9701, a display portion 9702, and the like. 表示部9701は、実施形態1〜19、及び実施例1〜7で示すものを適用することができる。 Display unit 9701 can be applied to those shown in the embodiments 1 to 19, and Examples 1-7. 本発明の一である液晶表示装置を用いることにより、高画質な表示が可能なデジタルビデオカメラを安価に提供することができる。 By using a liquid crystal display device which is one of the present invention, it is possible to provide an inexpensive digital video camera capable of high-quality display.

図34(C)に示す携帯端末は、本体9101、表示部9102等を含んでいる。 Mobile terminal shown in FIG. 34 (C) includes a main body 9101, a display portion 9102, and the like. 表示部9102は、実施形態1〜19、及び実施例1〜7で示すものを適用することができる。 Display unit 9102 can be applied to those shown in the embodiments 1 to 19, and Examples 1-7. 本発明の一である液晶表示装置を用いることにより、高画質な表示が可能な携帯端末を安価に提供することができる。 By using a liquid crystal display device which is one of the present invention, it is possible to provide an inexpensive mobile terminal capable of high-quality display.

図34(D)に示す携帯型のテレビジョン装置は、本体9801、表示部9802等を含んでいる。 A portable television device shown in FIG. 34 (D) includes a main body 9801 includes a like display unit 9802. 表示部9802は、実施形態1〜19、及び実施例1〜7で示すものを適用することができる。 Display unit 9802 can be applied to those shown in the embodiments 1 to 19, and Examples 1-7. 本発明の一である液晶表示装置を用いることにより、高画質な表示が可能な携帯型のテレビジョン装置を安価に提供することができる。 By using a liquid crystal display device which is one of the present invention, it is possible to provide an inexpensive portable television device capable of high-quality display. このようなテレビジョン装置は携帯電話などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの(例えば40インチ以上)まで、幅広く適用することができる。 Such a television device is compact to be mounted on a portable terminal such as a mobile phone as, a medium can be a portable, hand, large ones (for example, 40 inches or more), it can be widely applied .

図34(E)に示す携帯型のコンピュータは、本体9401、表示部9402等を含んでいる。 A portable computer shown in FIG. 34 (E) includes a main body 9401, a display portion 9402, and the like. 表示部9402は、実施形態1〜19、及び実施例1〜7で示すものを適用することができる。 Display unit 9402 can be applied to those shown in the embodiments 1 to 19, and Examples 1-7. 本発明の一である液晶表示装置を用いることにより、高画質な表示が可能な携帯型のコンピュータを安価に提供することができる。 By using a liquid crystal display device which is one of the present invention, it is possible to provide an inexpensive high-quality display of the portable capable computer.

図34(F)に示すテレビジョン装置は、本体9501、表示部9502等を含んでいる。 Television device shown in FIG. 34 (F) includes a main body 9501, a display portion 9502, and the like. 表示部9502は、実施形態1〜19、及び実施例1〜7で示すものを適用することができる。 Display unit 9502 can be applied to those shown in the embodiments 1 to 19, and Examples 1-7. 本発明の一である液晶表示装置を用いることにより、高画質な表示が可能なテレビジョン装置を安価に提供することができる。 By using a liquid crystal display device which is one of the present invention, it is possible to inexpensively provide a television device capable of high-quality display.

上記に挙げた電子機器において、二次電池を用いているものは、消費電力を削減した分、電子機器の使用時間を長持ちさせることができ、二次電池を充電する手間を省くことができる。 In the electronic apparatus mentioned above, those using a secondary battery, minute with a reduced power consumption, it is possible to preserve the use time of the electronic apparatus, it is possible to avoid having to charge the secondary battery.

図35に示す大型テレビジョンは、本体9601、表示部9602等を含んでいる。 Large television shown in FIG 35 includes a main body 9601 includes a like display unit 9602. また、本体の裏又は上部には、壁掛用の支持体が設けられている。 Furthermore, the back or top of the main body, a support for wall hanging are provided. 図35では、大型テレビジョンの代表例として、壁掛けテレビジョンを示す。 In Figure 35, as a typical example of a large television, showing the wall-mounted television. 図35に示すように壁9603にかけて表示することができる。 It can be displayed over the wall 9603 as shown in FIG. 35. また、鉄道の駅や空港などにおける情報表示板や、街頭における広告表示板など特に大面積の表示媒体として様々な用途に適用することができる。 Further, it can be applied and the information display board at a train station or airport, a variety of applications as a large display medium especially advertising display board on the street. 表示部9602は、実施形態1〜19、及び実施例1〜7で示すものを適用することができる。 Display unit 9602 can be applied to those shown in the embodiments 1 to 19, and Examples 1-7. 本発明の一である液晶表示装置を用いることにより、高画質な表示が可能な携帯情報端末を安価に提供することができる。 By using a liquid crystal display device which is one of the present invention, it is possible to provide an inexpensive portable information terminal capable of high-quality display.

本発明により無線チップ(無線プロセッサ、無線メモリ、無線タグともよぶ)として機能する半導体装置を形成することができる。 The present invention can be formed a semiconductor device functioning as a wireless chip (wireless processor, a wireless memory, referred to as a wireless tag). 無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図40(A)参照)、包装用容器類(包装紙やボトル等、図40(C)参照)、記録媒体(DVDソフトやビデオテープ等、図40(B)参照)、乗物類(自転車等、図40(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札(図40(E)、図40(F)参照)等の物品に設けて使用することができる。 Wireless chip applications, but over a wide range, for example, paper money, coins, securities, bearer bonds, certificates, (driver's license or resident card, etc., see Fig. 40 (A)), packaging containers (wrapping paper Ya bottles, FIG 40 (C) see), the recording medium reference (DVD software or video tapes, and the like, FIG. 40 (B)), vehicles, reference (bicycle, FIG. 40 (D)), personal belongings (bags or glasses, etc. ), foods, plant acids, animal class, the human body, clothing, life outfit, tag of goods and luggage of an electronic device or the like (Fig. 40 (e), to use provided in the article such as Fig. 40 (F) reference) be able to. 電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ)及び携帯電話等を指す。 The electronic appliances include a liquid crystal display device, EL display devices, television devices (also simply a TV, a TV receiver, also referred to as a television receiver), a cellular phone, and the like.

無線チップは、物品の表面に貼ったり、物品に埋め込んだりして、物品に固定される。 Wireless chip is attached to a surface of an object, or incorporated into the article, is fixed to the article. 例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。 For example, embed the paper of a book, it is preferable to or embedded in the package if an organic resin. 紙幣、硬貨、有価証券類、無記名債券類、証書類等に無線チップを設けることにより、偽造を防止することができる。 Banknotes, coins, securities, bearer bonds, by providing the wireless chip to the certificates, and the like, forgery can be prevented. また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に無線チップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。 Further, containers for wrapping, recording media, personal belongings, foods, clothes, commodities such, by providing the wireless chip to the electronic device or the like, it is possible to improve the efficiency of an inspection system, rental system. 本発明より形成することが可能な無線チップは、基板上に形成した薄膜集積回路を、公知の剥離工程により剥離した後、カバー材に設けるため、小型、薄型、軽量であり、物品に実装しても、デザイン性を損なうことがない。 Wireless chip which can be formed from the present invention, a thin film integrated circuit formed on a substrate, after separating by known stripping processes, for providing a cover material, small, thin, light in weight, and mounted on the article also, it does not degrade the quality of design. 更には、可とう性を有するため、瓶やパイプなど曲面を有するものにも用いることが可能である。 Furthermore, because of its flexibility, it can be used even one having a curved surface, such as bottles and pipes.

また、本発明より形成することが可能な無線チップを、物の管理や流通のシステムに応用することで、システムの高機能化を図ることができる。 Further, a wireless chip capable of forming from the present invention is applied to product management and distribution system, it is possible to achieve high performance of the system. 例えば、荷札に設けられる無線チップに記録された情報を、ベルトコンベアの脇に設けられたリーダライタで読み取ることで、流通過程及び配達先等の情報が読み出され、商品の検品や荷物の分配を簡単に行うことができる。 For example, the information recorded in the wireless chip provided in a tag is read by a reader-writer provided near a conveyor belt, read information such as distribution process and delivery destination, inspection of merchandise or distribution of goods it can be carried out easily.

本発明より形成することが可能な無線チップの構造について図41を用いて説明する。 The structure of the wireless chip can be formed from the present invention will be described with reference to FIG. 41. 無線チップは、薄膜集積回路9303及びそれに接続されるアンテナ9304とで形成される。 Wireless chip is formed with the thin film integrated circuit 9303 and an antenna 9304 connected thereto. また、薄膜集積回路9303及びアンテナ9304は、カバー材9301、9302により挟持される。 Further, the thin film integrated circuit 9303 and the antenna 9304 is sandwiched by the cover member 9301,9302. 薄膜集積回路9303は、接着剤を用いてカバー材に接着してもよい。 Thin film integrated circuit 9303 may be attached to the cover member with an adhesive. 図41においては、薄膜集積回路9303の一方が、アンテナ9304及び接着剤9305を介してカバー材9301に接着されている。 In Figure 41, one of the thin film integrated circuit 9303 is bonded to the cover member 9301 via the antenna 9304 and adhesive 9305.

薄膜集積回路9303は、実施形態1〜19のいずれかで示されるTFTを用いて形成した後、公知の剥離工程により剥離してカバー材に設ける。 Thin film integrated circuit 9303 is formed by forming with a TFT shown in any of embodiments 1 to 19, provided in the cover member is peeled off by a known separation step. また、薄膜集積回路9303に用いられる半導体素子はこれに限定されない。 Further, the semiconductor element used for the thin film integrated circuit 9303 is not limited thereto. 例えば、TFTの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどを用いることができる。 For example, in addition to the TFT, a memory element, a diode, a photoelectric conversion element, a resistor element, a coil, a capacitor, an inductor, or the like can be used.

図41で示すように、薄膜集積回路9303のTFT上には層間絶縁膜9311が形成され、層間絶縁膜9311を介してTFTに接続するアンテナ9304が形成される。 As shown in Figure 41, is on the TFT of the thin film integrated circuit 9303 interlayer insulating film 9311 is formed, an antenna 9304 connected to the TFT through an interlayer insulating film 9311 is formed. また、層間絶縁膜9311及びアンテナ9304上には、窒化珪素膜等からなるバリア膜9312が形成されている。 Further, on the interlayer insulating film 9311 and the antenna 9304, the barrier film 9312 made of silicon nitride film or the like is formed.

アンテナ9304は、金、銀、銅等の導電体を有する液滴を液滴吐出法により吐出し、乾燥焼成して形成する。 Antenna 9304, gold, silver, droplets having a conductor such as copper discharged by a droplet discharge method is formed by drying and firing. 液滴吐出法によりアンテナを形成することで、工程数の削減が可能であり、それに伴うコスト削減が可能である。 By forming the antenna by a droplet discharge method, a number of steps can be reduced, cost can be reduced with it.

カバー材9301、9302は、ラミネートフィルム(ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる)、繊維質な材料からなる紙、基材フィルム(ポリエステル、ポリアミド、無機蒸着フィルム、紙類等)と、接着性合成樹脂フィルム(アクリル系合成樹脂、エポキシ系合成樹脂等)との積層フィルムなどを用いることが好ましい。 Cover material 9301,9302 is a laminate film (polypropylene, polyester, vinyl, polyvinyl fluoride, vinyl chloride, or the like), paper of a fibrous material, a base film (polyester, polyamide, an inorganic vapor deposition film, paper, or the like ) and, adhesive synthetic resin film (acrylic synthetic resin, etc. is preferably used a laminated film of an epoxy-based synthetic resin, etc.). ラミネートフィルムは、熱圧着により、被処理体とラミネート処理が行われるものであり、ラミネート処理を行う際には、ラミネートフィルムの最表面に設けられた接着層か、又は最外層に設けられた層(接着層ではない)を加熱処理によって溶かし、加圧により接着する。 The laminate film by thermocompression bonding, which object to be processed and the laminating process is performed, in performing the lamination process, or the adhesive layer is provided on the outermost surface of the laminate film, or a layer provided on the outermost layer melted by heat treatment (not an adhesive layer), it is attached by applying pressure.

また、カバー材に紙、繊維、カーボングラファイト等の焼却無公害素材を用いることにより、使用済み無線チップの焼却、又は裁断することが可能である。 Also, paper cover material, fibers, by using the incineration nonpolluting material such as carbon graphite, incineration of used wireless chip, or can be cut. また、これらの材料を用いた無線チップは、焼却しても有毒ガスを発生しないため、無公害である。 Further, the wireless chip using these materials, since the incinerated without generating toxic gas, it is pollution-free.

なお、図41では、アンテナ9304及び接着剤9305を介してカバー材9301に無線チップを設けているが、該カバー材9301の代わりに、物品に無線チップを貼付けて、使用しても良い。 In FIG. 41, through the antenna 9304 and adhesive 9305 is a wireless chip provided on the cover member 9301, but instead of the cover member 9301, and pasted the wireless chip to the article, may be used.

本発明に係る液晶表示装置の作製工程を説明する断面図。 Cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の構造を説明する断面図。 Sectional view illustrating a structure of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の構造を説明する平面図及び断面図。 Plan view and a cross-sectional view illustrating a structure of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の構造を説明する平面図及び断面図。 Plan view and a cross-sectional view illustrating a structure of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の構造を説明する平面図及び断面図。 Plan view and a cross-sectional view illustrating a structure of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の構造を説明する平面図及び断面図。 Plan view and a cross-sectional view illustrating a structure of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の構造を説明する平面図及び断面図。 Plan view and a cross-sectional view illustrating a structure of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の構造を説明する平面図及び断面図。 Plan view and a cross-sectional view illustrating a structure of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する断面図 Cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention 本発明に係る液晶表示装置の作製工程を説明する断面図 Cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention 本発明に係る液晶表示装置の作製工程を説明する断面図 Cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention 本発明に係る液晶表示装置の作製工程を説明する断面図。 Cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する断面図。 Cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する断面図。 Cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する断面図。 Cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する断面図。 Cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の構造を説明する断面図。 Sectional view illustrating a structure of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の構造を説明する断面図。 Sectional view illustrating a structure of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の不純物濃度を説明する断面図。 Sectional view illustrating an impurity concentration of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の不純物濃度を説明する断面図。 Sectional view illustrating an impurity concentration of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の構造を説明する断面図。 Sectional view illustrating a structure of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する断面図。 Cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する断面図。 Cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する段面図。 -Sectional view illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する段面図。 -Sectional view illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する段面図。 -Sectional view illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する段面図。 -Sectional view illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の作製工程を説明する段面図。 -Sectional view illustrating a manufacturing process of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の駆動回路の接続を説明する平面図。 Plan view illustrating the connection of the drive circuit of the liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の駆動回路の接続を説明する平面図。 Plan view illustrating the connection of the drive circuit of the liquid crystal display device according to the present invention. 本発明に係る液晶表示パネルの構成を説明する平面図及び断面図。 Plan view and a cross-sectional view illustrating a structure of a liquid crystal display panel according to the present invention. 本発明に係る液晶表示装置の駆動回路の実装方法を説明する平面図。 Plan view illustrating a mounting method of a driver circuit of a liquid crystal display device according to the present invention. 本発明に係る液晶表示モジュールの構成を説明する図。 It illustrates a structure of a liquid crystal display module according to the present invention. 電子機器の一例を説明する図。 Diagram illustrating an example of an electronic device. 電子機器の一例を説明する図。 Diagram illustrating an example of an electronic device. 本発明に係る液晶表示装置の構造を説明する平面図及び断面図。 Plan view and a cross-sectional view illustrating a structure of a liquid crystal display device according to the present invention. 本発明に係る液晶表示装置の周辺部の構成を説明する平面図及び断面図。 Plan view and a cross-sectional view illustrating a structure of a peripheral portion of the liquid crystal display device according to the present invention. 保護回路を説明する回路図。 Circuit diagram illustrating a protection circuit. 本発明に適用可能なレーザビーム直接描画装置を説明する図。 Diagram for explaining the applicable laser beam direct writing system of the present invention. 本発明の半導体装置の応用例を説明する図。 Diagram for explaining an application example of the semiconductor device of the present invention. 本発明の半導体装置の応用例を説明する図。 Diagram for explaining an application example of the semiconductor device of the present invention.

Claims (7)

  1. 第1のゲート電極上にゲート絶縁膜を形成し、 Forming a gate insulating film on the first gate electrode,
    前記ゲート絶縁膜上に半導体の結晶化を促進する触媒元素を有する触媒元素層を形成し、 Forming a catalyst element layer having a catalyst element that promotes semiconductor crystallization on the gate insulating film,
    前記触媒元素層上に第1の半導体膜を形成し、 A first semiconductor film is formed on the catalyst based on arsenide layer,
    前記第1の半導体膜上にn型を付与する第1の不純物元素が添加された第2の半導体膜を形成し、 Wherein the first second semiconductor film to which an impurity element is added that imparts n-type is formed on the first semiconductor film,
    前記第1の半導体膜と前記第2の半導体膜とを加熱処理し、 Heat treatment and said second semiconductor film and the first semiconductor film,
    前記第2の半導体膜をエッチングして第1の半導体領域を形成し、且つ、前記第1の半導体膜をエッチングして前記第1の半導体領域と重なる第2の半導体領域を形成し、 Wherein the second semiconductor film to form a first semiconductor region by etching, and to form a second semiconductor region which overlaps with the first semiconductor film is etched first semiconductor region,
    前記第1の半導体領域上に第1のソース電極及び第1のドレイン電極を形成し、 A first source electrode and first drain electrode formed in the first semiconductor region,
    前記第1の半導体領域をエッチングして第1のソース領域及び第1のドレイン領域を形成し、 Said first semiconductor region is formed by etching with the first source region and first drain region,
    前記加熱処理によって、前記触媒元素層から前記第1の半導体膜へ前記触媒元素を移動させて前記第1の半導体膜を結晶化し、前記第1の半導体膜から前記第2の半導体膜へ前記触媒元素を移動させて前記第2の半導体膜を結晶化し、 By the heat treatment, wherein the catalyst element layer to the first semiconductor film by moving the catalyst element to crystallize the first semiconductor layer, said catalyst from said first semiconductor layer into the second semiconductor film element is moved by crystallizing the second semiconductor film,
    前記第1のソース領域及び前記第1のドレイン領域は結晶性を有し且つ前記触媒元素が含まれることを特徴とする半導体装置の作製方法。 The first source region and the first drain region is a method for manufacturing a semiconductor device, characterized in that it is included and the catalyst element has a crystallinity.
  2. 第1のゲート電極上にゲート絶縁膜を形成し、 Forming a gate insulating film on the first gate electrode,
    前記ゲート絶縁膜上に第1の半導体膜を形成し、 A first semiconductor film is formed on the gate insulating film,
    前記第1の半導体膜上に半導体の結晶化を促進する触媒元素を有する触媒元素層を形成し、 Forming a catalyst element layer having a catalyst element that promotes semiconductor crystallization on the first semiconductor film,
    前記第1の半導体膜上及び前記触媒元素層上にn型を付与する第1の不純物元素が添加された第2の半導体膜を形成し、 It said second semiconductor film is formed in which the first impurity element imparting n type is added to the first semiconductor film and the catalyst element layer,
    前記第1の半導体膜と前記第2の半導体膜とを加熱処理し、 Heat treatment and said second semiconductor film and the first semiconductor film,
    前記第2の半導体膜をエッチングして第1の半導体領域を形成し、且つ、前記第1の半導体膜をエッチングして前記第1の半導体領域と重なる第2の半導体領域を形成し、 Wherein the second semiconductor film to form a first semiconductor region by etching, and to form a second semiconductor region which overlaps with the first semiconductor film is etched first semiconductor region,
    前記第1の半導体領域上に第1のソース電極及び第1のドレイン電極を形成し、 A first source electrode and first drain electrode formed in the first semiconductor region,
    前記第1の半導体領域をエッチングして第1のソース領域及び第1のドレイン領域を形成し、 Said first semiconductor region is formed by etching with the first source region and first drain region,
    前記加熱処理によって、前記触媒元素層から前記第1の半導体膜へ前記触媒元素を移動させて前記第1の半導体膜を結晶化し、前記第1の半導体膜から前記第2の半導体膜へ前記触媒元素を移動させて前記第2の半導体膜を結晶化し、 By the heat treatment, wherein the catalyst element layer to the first semiconductor film by moving the catalyst element to crystallize the first semiconductor layer, said catalyst from said first semiconductor layer into the second semiconductor film element is moved by crystallizing the second semiconductor film,
    前記第1のソース領域及び前記第1のドレイン領域は結晶性を有し且つ前記触媒元素が含まれることを特徴とする半導体装置の作製方法。 The first source region and the first drain region is a method for manufacturing a semiconductor device, characterized in that it is included and the catalyst element has a crystallinity.
  3. 第1のゲート電極上及び第2のゲート電極上にゲート絶縁膜を形成し、 Forming a gate insulating film on the first gate electrode and the second gate electrode,
    前記ゲート絶縁膜上に半導体の結晶化を促進する触媒元素を有する触媒元素層を形成し、 Forming a catalyst element layer having a catalyst element that promotes semiconductor crystallization on the gate insulating film,
    前記触媒元素層上に第1の半導体膜を形成し、 A first semiconductor film is formed on the catalyst element layer,
    前記第1の半導体膜上にn型を付与する第1の不純物元素が添加された第2の半導体膜を形成し、 Wherein the first second semiconductor film to which an impurity element is added that imparts n-type is formed on the first semiconductor film,
    前記第1の半導体膜と前記第2の半導体膜とを加熱処理し、 Heat treatment and said second semiconductor film and the first semiconductor film,
    前記第2の半導体膜をエッチングして第1の半導体領域と第3の半導体領域とを形成し、且つ、前記第1の半導体膜をエッチングして前記第1の半導体領域と重なる第2の半導体領域と前記第3の半導体領域と重なる第4の半導体領域とを形成し、 Wherein the second semiconductor film to form a first semiconductor region and the third semiconductor region is etched, and a second semiconductor overlapping with the etching the first semiconductor film of the first semiconductor region forming a fourth semiconductor region overlapping the region and the third semiconductor region,
    前記第1の半導体領域の全部を覆う第1のマスクと、前記第3の半導体領域の一部を覆う第2のマスクと、を形成し、 Forming a first mask covering the whole of the first semiconductor region, and a second mask covering a portion of said third semiconductor region,
    前記第1のマスク及び前記第2のマスクが形成された状態で、前記第3の半導体領域にp型を付与する第2の不純物元素を添加し、 In a state where the first mask and the second mask is formed, adding a second impurity element imparting p-type to the third semiconductor region,
    前記第1のマスク及び前記第2のマスクを除去し、 Removing said first mask and said second mask,
    前記第1の半導体領域上に第1のソース電極及び第1のドレイン電極を形成し、且つ、前記第3の半導体領域上に第2のソース電極及び第2のドレイン電極を形成し、 First forming a source electrode and a first drain electrode, and the second source electrode and second drain electrode formed on said third semiconductor region on said first semiconductor region,
    前記第1の半導体領域をエッチングして第1のソース領域及び第1のドレイン領域を形成し、且つ、前記第3の半導体領域をエッチングして第2のソース領域及び第2のドレイン領域を形成し、 Wherein the first semiconductor region to form the first source region and first drain region is etched, and forming the third semiconductor region by etching the second source region and second drain region and,
    前記第2のマスクは、第2のソース領域と前記第2のドレイン領域との間の位置に形成され、 Said second mask is formed in a position between said second source region a second drain region,
    前記加熱処理によって、前記触媒元素層から前記第1の半導体膜へ前記触媒元素を移動させて前記第1の半導体膜を結晶化し、前記第1の半導体膜から前記第2の半導体膜へ前記触媒元素を移動させて前記第2の半導体膜を結晶化し、 By the heat treatment, wherein the catalyst element layer to the first semiconductor film by moving the catalyst element to crystallize the first semiconductor layer, said catalyst from said first semiconductor layer into the second semiconductor film element is moved by crystallizing the second semiconductor film,
    前記第1のソース領域及び前記第1のドレイン領域は結晶性を有し且つ前記触媒元素が含まれ、且つ、前記第2のソース領域及び前記第2のドレイン領域は結晶性を有し且つ前記触媒元素が含まれることを特徴とする半導体装置の作製方法。 The first source region and the first drain region includes and the catalyst element has a crystallinity, and the second source region and said second drain region and has a crystallinity wherein the method for manufacturing a semiconductor device, characterized in that that contains the catalytic element.
  4. 第1のゲート電極上及び第2のゲート電極上にゲート絶縁膜を形成し、 Forming a gate insulating film on the first gate electrode and the second gate electrode,
    前記ゲート絶縁膜上に第1の半導体膜を形成し、 A first semiconductor film is formed on the gate insulating film,
    前記第1の半導体膜上に半導体の結晶化を促進する触媒元素を有する触媒元素層を形成し、 Forming a catalyst element layer having a catalyst element that promotes semiconductor crystallization on the first semiconductor film,
    前記第1の半導体膜上及び前記触媒元素層上にn型を付与する第1の不純物元素が添加された第2の半導体膜を形成し、 It said second semiconductor film is formed in which the first impurity element imparting n type is added to the first semiconductor film and the catalyst element layer,
    前記第1の半導体膜と前記第2の半導体膜とを加熱処理し、 Heat treatment and said second semiconductor film and the first semiconductor film,
    前記第2の半導体膜をエッチングして第1の半導体領域と第3の半導体領域とを形成し、且つ、前記第1の半導体膜をエッチングして前記第1の半導体領域と重なる第2の半導体領域と前記第3の半導体領域と重なる第4の半導体領域とを形成し、 Wherein the second semiconductor film to form a first semiconductor region and the third semiconductor region is etched, and a second semiconductor overlapping with the etching the first semiconductor film of the first semiconductor region forming a fourth semiconductor region overlapping the region and the third semiconductor region,
    前記第1の半導体領域の全部を覆う第1のマスクと、前記第3の半導体領域の一部を覆う第2のマスクと、を形成し、 Forming a first mask covering the whole of the first semiconductor region, and a second mask covering a portion of said third semiconductor region,
    前記第1のマスク及び前記第2のマスクが形成された状態で、前記第3の半導体領域にp型を付与する第2の不純物元素を添加し、 In a state where the first mask and the second mask is formed, adding a second impurity element imparting p-type to the third semiconductor region,
    前記第1のマスク及び前記第2のマスクを除去し、 Removing said first mask and said second mask,
    前記第1の半導体領域上に第1のソース電極及び第1のドレイン電極を形成し、且つ、前記第3の半導体領域上に第2のソース電極及び第2のドレイン電極を形成し、 First forming a source electrode and a first drain electrode, and the second source electrode and second drain electrode formed on said third semiconductor region on said first semiconductor region,
    前記第1の半導体領域をエッチングして第1のソース領域及び第1のドレイン領域を形成し、且つ、前記第3の半導体領域をエッチングして第2のソース領域及び第2のドレイン領域を形成し、 Wherein the first semiconductor region to form the first source region and first drain region is etched, and forming the third semiconductor region by etching the second source region and second drain region and,
    前記第2のマスクは、第2のソース領域と前記第2のドレイン領域との間の位置に形成され、 Said second mask is formed in a position between said second source region a second drain region,
    前記加熱処理によって、前記触媒元素層から前記第1の半導体膜へ前記触媒元素を移動させて前記第1の半導体膜を結晶化し、前記第1の半導体膜から前記第2の半導体膜へ前記触媒元素を移動させて前記第2の半導体膜を結晶化し、 By the heat treatment, wherein the catalyst element layer to the first semiconductor film by moving the catalyst element to crystallize the first semiconductor layer, said catalyst from said first semiconductor layer into the second semiconductor film element is moved by crystallizing the second semiconductor film,
    前記第1のソース領域及び前記第1のドレイン領域は結晶性を有し且つ前記触媒元素が含まれ、且つ、前記第2のソース領域及び前記第2のドレイン領域は結晶性を有し且つ前記触媒元素が含まれることを特徴とする半導体装置の作製方法。 The first source region and the first drain region includes and the catalyst element has a crystallinity, and the second source region and said second drain region and has a crystallinity wherein the method for manufacturing a semiconductor device, characterized in that that contains the catalytic element.
  5. 請求項2又は請求項4において、 According to claim 2 or claim 4,
    前記触媒元素層を選択的に形成することを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device characterized by selectively forming the catalytic element layer.
  6. 請求項2、請求項4、又は請求項5のいずれか一項において、 Claim 2, in claim 4, or any one of claims 5,
    前記ゲート絶縁膜は、窒化珪素膜と、前記窒化珪素膜上に設けられた酸化珪素膜と、の積層で構成され、 The gate insulating film includes a silicon nitride film, a silicon oxide film formed on the silicon nitride film, is composed of the laminate,
    チャンバー内でシランガス及びアンモニアガスを原料としたCVD法により前記窒化珪素膜を形成する第1の工程と、 A first step of forming the silicon nitride film by a CVD method using a raw material silane gas and ammonia gas in the chamber,
    前記第1の工程の後、前記チャンバー内でシランガス及び酸化窒素を原料としたCVD法により前記酸化珪素膜を形成する第2の工程と、 After the first step, a second step of forming the silicon oxide film by a CVD method using a raw material silane gas and nitrogen oxide in the chamber,
    前記第2の工程の後、プラズマを発生させずにシランガスのみを前記チャンバー内に流す第3の工程と、 After the second step, a third step of flowing only silane gas into the chamber without generating plasma,
    前記第3の工程の後、シランガスを原料としたCVD法により前記第1の半導体膜を形成する第4の工程と、を有し、 After the third step, anda fourth step of forming the first semiconductor film by the CVD method using silane gas as a raw material,
    前記第1乃至前記第4の工程は連続して行われることを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device which comprises carrying out said first through said fourth step sequentially.
  7. 請求項1乃至請求項6のいずれか一項において、 In the claims 1 to any one of claims 6,
    前記第2の半導体膜に希ガスが含まれていることを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device characterized in that it contains a rare gas into the second semiconductor film.
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