JP4750876B2 - Sensor circuit and sensor node - Google Patents

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Description

本発明は、センサノードに用いるセンサ回路に関するものであり、特にセンサ回路の低電力化技術に関するものである。   The present invention relates to a sensor circuit used for a sensor node, and particularly to a technique for reducing the power consumption of the sensor circuit.

振動検出を行う振動センサ用のセンサ回路が使用される従来のセンサノードシステムの構成を図９に示す（例えば、特許文献１参照）。センサノードシステムは、センサノードチップ５０と、受信装置６０とから構成される。センサノードチップ５０は、計測の対象となる物理量を検知するセンサ素子５１と、センサ素子５１が検知した信号を増幅するセンサ回路５２と、センサ回路５２の出力信号をＡ／Ｄ変換して検知データとして出力するＡ／Ｄ変換部５３と、例えば検知データを圧縮する処理や検知データにチップの識別情報を付加する処理等を行うＣＰＵ５４と、ＣＰＵ５４のプログラムを記憶するメモリ５５と、ＣＰＵ５４から出力される検知データを受信装置６０に無線送信する無線部５６と、センサノードチップ５０の各構成に電力を供給する電源５７とを備えている。   FIG. 9 shows a configuration of a conventional sensor node system in which a sensor circuit for a vibration sensor that performs vibration detection is used (see, for example, Patent Document 1). The sensor node system includes a sensor node chip 50 and a receiving device 60. The sensor node chip 50 includes a sensor element 51 for detecting a physical quantity to be measured, a sensor circuit 52 for amplifying a signal detected by the sensor element 51, and detection data obtained by A / D converting the output signal of the sensor circuit 52. Output from the A / D converter 53, the CPU 54 for performing processing for compressing the detection data, for example, processing for adding chip identification information to the detection data, the memory 55 for storing the program of the CPU 54, and the CPU 54. A wireless unit 56 that wirelessly transmits detection data to the receiving device 60, and a power source 57 that supplies power to each component of the sensor node chip 50.

従来のセンサ素子５１とセンサ回路５２の回路図を図１０に示す。センサ素子５１の等価回路は、差動構成の可変容量素子Ｃ５１０，Ｃ５１１と２つの容量素子Ｃ５１２，Ｃ５１３とで表される。可変容量素子Ｃ５１０とＣ５１１とが接続される接点は接地電位に接続され、可変容量素子Ｃ５１０，Ｃ５１１のもう一方の接点はそれぞれ容量素子Ｃ５１２，Ｃ５１３を介して電源電位に接続されている。可変容量素子Ｃ５１０と容量素子Ｃ５１２との接点は、センサ回路５２を構成する差動増幅器Ａ５２０の非反転入力端子に接続され、可変容量素子Ｃ５１１と容量素子Ｃ５１３との接点は、差動増幅器Ａ５２０の反転入力端子に接続されている。   A circuit diagram of a conventional sensor element 51 and sensor circuit 52 is shown in FIG. The equivalent circuit of the sensor element 51 is represented by variable capacitance elements C510 and C511 having a differential configuration and two capacitance elements C512 and C513. A contact point where the variable capacitance elements C510 and C511 are connected is connected to the ground potential, and the other contact points of the variable capacitance elements C510 and C511 are connected to the power supply potential via the capacitance elements C512 and C513, respectively. A contact point between the variable capacitance element C510 and the capacitance element C512 is connected to a non-inverting input terminal of the differential amplifier A520 constituting the sensor circuit 52, and a contact point between the variable capacitance element C511 and the capacitance element C513 is connected to the differential amplifier A520. It is connected to the inverting input terminal.

このセンサ素子５１とセンサ回路５２の動作について説明する。可変容量素子Ｃ５１０，Ｃ５１１は、ＭＥＭＳプロセスによりシリコンチップ上に微細構造で形成される。具体的には、固定電極と可動電極とを有する。外部から加えられる振動により可動電極が動いて電極間距離が変化すると、静電容量が変化する。ここで、２つの可変容量素子Ｃ５１０，Ｃ５１１の静電容量は、差動で変化する。可変容量素子Ｃ５１０と容量素子Ｃ５１２との接点の電圧は、可変容量素子Ｃ５１０と容量素子Ｃ５１２のそれぞれの容量値により電源電圧が分圧された電圧となる。同様に、可変容量素子Ｃ５１１と容量素子Ｃ５１３との接点の電圧は、可変容量素子Ｃ５１１と容量素子Ｃ５１３のそれぞれの容量値により電源電圧が分圧された電圧となる。可変容量素子Ｃ５１０，Ｃ５１１の静電容量は差動で変化するため、差動信号が差動増幅器Ａ５２０に入力されることになり、増幅された信号が差動増幅器Ａ５２０から出力される。   Operations of the sensor element 51 and the sensor circuit 52 will be described. The variable capacitance elements C510 and C511 are formed with a fine structure on the silicon chip by a MEMS process. Specifically, it has a fixed electrode and a movable electrode. When the movable electrode moves due to vibration applied from the outside and the distance between the electrodes changes, the capacitance changes. Here, the electrostatic capacitances of the two variable capacitance elements C510 and C511 change in a differential manner. The voltage at the contact point between the variable capacitance element C510 and the capacitance element C512 is a voltage obtained by dividing the power supply voltage by the respective capacitance values of the variable capacitance element C510 and the capacitance element C512. Similarly, the voltage at the contact point between the variable capacitance element C511 and the capacitance element C513 is a voltage obtained by dividing the power supply voltage by the respective capacitance values of the variable capacitance element C511 and the capacitance element C513. Since the capacitances of the variable capacitance elements C510 and C511 change differentially, the differential signal is input to the differential amplifier A520, and the amplified signal is output from the differential amplifier A520.

特開２００４−０２４５５１号公報Japanese Patent Laid-Open No. 2004-024551

図９に示したセンサノードシステムに図１０に示したセンサ回路を適用すると、外部の振動などの物理量を検出している間、センサ回路に定常電流が流れ続けるため、限られたエネルギー源で動作するセンサノードチップの動作時間が短くなってしまうという問題があった。   When the sensor circuit shown in FIG. 10 is applied to the sensor node system shown in FIG. 9, a steady current continues to flow through the sensor circuit while detecting a physical quantity such as an external vibration, so that it operates with a limited energy source. There is a problem that the operation time of the sensor node chip to be shortened.

本発明は、上記課題を解決するためになされたもので、センサ回路を低消費電力化することを目的とする。   The present invention has been made to solve the above-described problems, and an object thereof is to reduce the power consumption of a sensor circuit.

本発明のセンサ回路（第１、第２の実施の形態）は、入力端子が第１の共通電位に接続され、物理量に応じて静電容量が変化するセンサ素子を構成する可変容量素子に出力端子が接続されたダイオードと、制御端子が前記可変容量素子および前記ダイオードの出力端子に接続され、入力端子が前記第１の共通電位に接続され、出力端子がセンサ回路の出力端子に接続された第１極性トランジスタと、第１の端子が前記可変容量素子、前記ダイオードの出力端子および前記第１極性トランジスタの制御端子に接続され、第２の端子が第２の共通電位に接続された第１の電流制限部と、第１の端子が前記第１極性トランジスタの出力端子および前記センサ回路の出力端子に接続され、第２の端子が前記第２の共通電位に接続された第２の電流制限部とを備えることを特徴とするものである。   The sensor circuit of the present invention (first and second embodiments) is output to a variable capacitance element that constitutes a sensor element in which the input terminal is connected to the first common potential and the capacitance changes according to the physical quantity. A diode having a terminal connected thereto, a control terminal connected to the output terminal of the variable capacitance element and the diode, an input terminal connected to the first common potential, and an output terminal connected to the output terminal of the sensor circuit A first polarity transistor, a first terminal connected to the variable capacitance element, an output terminal of the diode, and a control terminal of the first polarity transistor, and a second terminal connected to a second common potential; A second current limiter having a first terminal connected to the output terminal of the first polarity transistor and the output terminal of the sensor circuit, and a second terminal connected to the second common potential. It is characterized in further comprising and.

また、本発明のセンサ回路（第３の実施の形態）は、入力端子が第１の共通電位に接続され、物理量に応じて静電容量が差動で変化するセンサ素子を構成する第１、第２の可変容量素子のうち第１の可変容量素子に出力端子が接続された第１のダイオードと、入力端子が前記第１の共通電位に接続され、出力端子が前記第２の可変容量素子に接続された第２のダイオードと、第１の入力端子が前記第１の可変容量素子および前記第１のダイオードの出力端子に接続され、第２の入力端子が前記第２の可変容量素子および前記第２のダイオードの出力端子に接続され、出力端子がセンサ回路の出力端子に接続され、電源端子が前記第１の共通電位に接続された差動信号増幅回路と、第１の端子が前記第１の可変容量素子、前記第１のダイオードの出力端子および前記差動信号増幅回路の第１の入力端子に接続され、第２の端子が第２の共通電位に接続された第１の電流制限部と、第１の端子が前記第２の可変容量素子、前記第２のダイオードの出力端子および前記差動信号増幅回路の第２の入力端子に接続され、第２の端子が前記第２の共通電位に接続された第２の電流制限部と、第１の端子が前記差動信号増幅回路の接地端子に接続され、第２の端子が前記第２の共通電位に接続された第３の電流制限部とを備えることを特徴とするものである。   In the sensor circuit (third embodiment) of the present invention, the input terminal is connected to the first common potential, and the first and second sensor elements that change the capacitance in a differential manner according to the physical quantity are provided. A first diode whose output terminal is connected to the first variable capacitor among the second variable capacitors, an input terminal is connected to the first common potential, and an output terminal is the second variable capacitor And a second input terminal connected to the first variable capacitance element and an output terminal of the first diode, and a second input terminal connected to the second variable capacitance element and A differential signal amplifier circuit connected to an output terminal of the second diode, an output terminal connected to an output terminal of a sensor circuit, and a power supply terminal connected to the first common potential; and a first terminal connected to the first common potential A first variable capacitance element, the first diode; A first current limiter connected to an output terminal and a first input terminal of the differential signal amplifier circuit; a second terminal connected to a second common potential; and a first terminal connected to the second input terminal. A second current limiting unit connected to the variable capacitance element, the output terminal of the second diode, and the second input terminal of the differential signal amplifier circuit, the second terminal being connected to the second common potential And a third current limiter having a first terminal connected to a ground terminal of the differential signal amplifier circuit and a second terminal connected to the second common potential. It is.

また、本発明のセンサ回路の１構成例（第４の実施の形態）において、前記差動信号増幅回路は、制御端子が前記差動信号増幅回路の第１の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第１極性トランジスタと、制御端子が前記差動信号増幅回路の第２の入力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２極性トランジスタとから構成されることを特徴とするものである。
また、本発明のセンサ回路の１構成例（第５の実施の形態）において、前記差動信号増幅回路は、制御端子が前記差動信号増幅回路の第１の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続された第１の第１極性トランジスタと、制御端子が前記差動信号増幅回路の第２の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２の第１極性トランジスタと、制御端子および出力端子が前記第１の第１極性トランジスタの出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続された第１の第２極性トランジスタと、制御端子が前記第１の第２極性トランジスタの制御端子および出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２の第２極性トランジスタとから構成されることを特徴とするものである。 In one configuration example (fourth embodiment) of the sensor circuit of the present invention, the differential signal amplifier circuit has a control terminal connected to the first input terminal of the differential signal amplifier circuit, and an input terminal. Is connected to the power supply terminal of the differential signal amplifier circuit, the output terminal is connected to the output terminal of the differential signal amplifier circuit, and the control terminal is the second input of the differential signal amplifier circuit. And a second polarity transistor having an input terminal connected to a ground terminal of the differential signal amplifier circuit and an output terminal connected to an output terminal of the differential signal amplifier circuit. To do.
In one configuration example (fifth embodiment) of the sensor circuit of the present invention, the differential signal amplifier circuit has a control terminal connected to the first input terminal of the differential signal amplifier circuit, and an input terminal. Has a first first polarity transistor connected to the power supply terminal of the differential signal amplifier circuit, a control terminal connected to a second input terminal of the differential signal amplifier circuit, and an input terminal connected to the differential signal amplifier. A second first polarity transistor connected to a power supply terminal of the circuit, an output terminal connected to the output terminal of the differential signal amplifier circuit, and a control terminal and an output terminal of the first first polarity transistor; A first second polarity transistor having an input terminal connected to a ground terminal of the differential signal amplifier circuit, and a control terminal connected to a control terminal and an output terminal of the first second polarity transistor, Input terminal is front Is connected to the ground terminal of the differential signal amplification circuit, it is characterized in that the output terminal is composed of a second second polarity transistor connected to an output terminal of the differential signal amplification circuit.

また、本発明のセンサ回路の１構成例において、前記ダイオードは、出力端子と制御端子が接続された第１極性トランジスタで構成されることを特徴とするものである。
また、本発明のセンサ回路の１構成例（第６、第７の実施の形態）において、前記電流制限部は、制御端子が前記第２の共通電位から第２極性トランジスタの閾値電圧以下の範囲で設定された参照電位または前記第２の共通電位に接続された第２極性トランジスタで構成されることを特徴とするものである。
また、本発明のセンサノードは、センサ回路を搭載したことを特徴とするものである。 Moreover, in one configuration example of the sensor circuit of the present invention, the diode is configured by a first polarity transistor in which an output terminal and a control terminal are connected.
In one configuration example (sixth and seventh embodiments) of the sensor circuit according to the present invention, the current limiting unit has a control terminal in a range from the second common potential to a threshold voltage of the second polarity transistor or less. And a second polarity transistor connected to the reference potential set in step 1 or the second common potential.
The sensor node of the present invention is characterized by mounting a sensor circuit.

本発明によれば、センサ素子の可変容量素子の容量変化をダイオードにより微小な電圧信号に変換し、この電圧信号を極めて大きな出力抵抗の第１極性トランジスタで増幅する。本発明では、第１極性トランジスタを流れる直流電流の経路に第２の電流制限部を挿入することで、第１の共通電位から第２の共通電位に流れる直流電流をサブマイクロアンペア以下に低減することができる。その結果、本発明のセンサ回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。したがって、センサノードチップの電源部の発電量を大きくする必要がなく、発電機構の体積を小さくすることができる。そのため、センサノードチップの小型化が達成され、いままでサイズの制約で埋め込むことができなかった物や人の部分にもセンサノードチップを埋め込むことができる。さらには、センサノードシステムを用いたユビキタスネットワークサービスの範囲を広げることができ、ユーザの利便性を高めたサービスを提供することができ、効果大である。   According to the present invention, the capacitance change of the variable capacitance element of the sensor element is converted into a minute voltage signal by the diode, and this voltage signal is amplified by the first polarity transistor having an extremely large output resistance. In the present invention, the DC current flowing from the first common potential to the second common potential is reduced to sub-microamperes or less by inserting the second current limiting unit into the path of the DC current flowing through the first polarity transistor. be able to. As a result, if the sensor circuit of the present invention is used, the power consumption of the sensor node chip can be reduced to the nanowatt level limit. Therefore, it is not necessary to increase the power generation amount of the power supply unit of the sensor node chip, and the volume of the power generation mechanism can be reduced. Therefore, downsizing of the sensor node chip is achieved, and the sensor node chip can be embedded also in an object or a human part that could not be embedded due to size restrictions until now. Furthermore, the range of ubiquitous network services using the sensor node system can be expanded, and services with improved user convenience can be provided, which is highly effective.

また、本発明では、センサ素子の第１、第２の可変容量素子の容量変化を第１、第２のダイオードにより微小な差動の電圧信号に変換し、この差動の電圧信号を差動信号増幅回路で増幅する。本発明では、差動信号増幅回路を流れる直流電流の経路に第３の電流制限部を挿入することで、第１の共通電位から第２の共通電位に流れる直流電流をサブマイクロアンペア以下に低減することができる。その結果、本発明のセンサ回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。   In the present invention, the capacitance change of the first and second variable capacitance elements of the sensor element is converted into a minute differential voltage signal by the first and second diodes, and the differential voltage signal is converted to the differential voltage signal. Amplify by signal amplification circuit. In the present invention, the DC current flowing from the first common potential to the second common potential is reduced to sub-microamperes or less by inserting a third current limiting unit in the path of the DC current flowing through the differential signal amplifier circuit. can do. As a result, if the sensor circuit of the present invention is used, the power consumption of the sensor node chip can be reduced to the nanowatt level limit.

また、本発明では、差動信号増幅回路を第１、第２の第１極性トランジスタと、第１、第２の第２極性トランジスタとから構成することにより、差動信号増幅回路の出力端子に現れるオフセット電圧を制御しやすくすることができ、後段の閾値回路の閾値設定を容易にすることができる。   In the present invention, the differential signal amplifier circuit includes the first and second first polarity transistors and the first and second second polarity transistors, so that the output terminal of the differential signal amplifier circuit is connected. The appearing offset voltage can be easily controlled, and the threshold setting of the subsequent threshold circuit can be facilitated.

また、本発明では、電流制限部を、制御端子が第２の共通電位から第２極性トランジスタの閾値電圧以下の範囲で設定された参照電位または第２の共通電位に接続された第２極性トランジスタで構成することにより、第２極性トランジスタの制御端子を参照電位に接続する場合には、センサ回路のセンシング時間を制御することができ、第２極性トランジスタの制御端子を第２の共通電位に接続する場合には、回路面積を小さくすることができる。   Further, in the present invention, the current limiting unit includes the second polarity transistor whose control terminal is connected to the reference potential or the second common potential that is set in the range from the second common potential to the threshold voltage of the second polarity transistor or less. When the control terminal of the second polarity transistor is connected to the reference potential, the sensing time of the sensor circuit can be controlled, and the control terminal of the second polarity transistor is connected to the second common potential. In this case, the circuit area can be reduced.

本発明の第１の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。It is a circuit diagram showing composition of a sensor element and a sensor circuit concerning a 1st embodiment of the present invention. 本発明の第１の実施の形態に係るセンサ回路における信号増幅の原理を説明する図である。It is a figure explaining the principle of signal amplification in the sensor circuit which concerns on the 1st Embodiment of this invention. 本発明の第２の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the sensor element and sensor circuit which concern on the 2nd Embodiment of this invention. 本発明の第３の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the sensor element and sensor circuit which concern on the 3rd Embodiment of this invention. 本発明の第４の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the sensor element and sensor circuit which concern on the 4th Embodiment of this invention. 本発明の第５の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the sensor element and sensor circuit which concern on the 5th Embodiment of this invention. 本発明の第６の実施の形態に係る電流制限部の構成を示す回路図である。It is a circuit diagram which shows the structure of the current limiting part which concerns on the 6th Embodiment of this invention. 本発明の第７の実施の形態に係る電流制限部の構成を示す回路図である。It is a circuit diagram which shows the structure of the current limiting part which concerns on the 7th Embodiment of this invention. 従来のセンサノードシステムの構成を示すブロック図である。It is a block diagram which shows the structure of the conventional sensor node system. 従来のセンサ素子とセンサ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional sensor element and sensor circuit.

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
図１に示す可変容量素子ＶＣ１は、センサ素子１を構成している。可変容量素子ＶＣ１の一端はセンサ素子１の出力端子１０に接続され、他端は接地電位に接続されている。可変容量素子ＶＣ１は、例えば特許文献１に開示されているように周知の素子であり、ＭＥＭＳプロセスによりシリコンチップ上に微細構造で形成され、固定電極と可動電極とを有する。外部から加えられる振動により可動電極が動いて電極間距離が変化すると、静電容量が変化する。 [First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a sensor element and a sensor circuit according to the first embodiment of the present invention.
A variable capacitance element VC1 shown in FIG. One end of the variable capacitance element VC1 is connected to the output terminal 10 of the sensor element 1, and the other end is connected to the ground potential. The variable capacitance element VC1 is a well-known element as disclosed in, for example, Patent Document 1, is formed with a fine structure on a silicon chip by a MEMS process, and includes a fixed electrode and a movable electrode. When the movable electrode moves due to vibration applied from the outside and the distance between the electrodes changes, the capacitance changes.

センサ回路２は、アノード端子（入力端子）が電源電位ＶＤＤに接続され、カソード端子（出力端子）がセンサ素子１の出力端子１０に接続されたダイオードＤ１と、ゲート端子（制御端子）がセンサ素子１の出力端子１０およびダイオードＤ１のカソード端子に接続され、ソース端子（入力端子）が電源電位ＶＤＤに接続され、ドレイン端子（出力端子）がセンサ回路２の出力端子ＯＵＴに接続されたＰＭＯＳトランジスタＱ１と、第１の端子がセンサ素子１の出力端子１０、ダイオードＤ１のカソード端子およびＰＭＯＳトランジスタＱ１のゲート端子に接続され、第２の端子が接地電位に接続され、第１の端子から第２の端子に流れる電流を制限する第１の電流制限部Ｉ１と、第１の端子がＰＭＯＳトランジスタＱ１のドレイン端子およびセンサ回路２の出力端子ＯＵＴに接続され、第２の端子が接地電位に接続され、第１の端子から第２の端子に流れる電流を制限する第２の電流制限部Ｉ２とから構成される。電流制限部Ｉ１，Ｉ２としては、サブマイクロアンペア以下の電流を流す電流源が使用される。なお、サブマイクロアンペア以下の電流とは、１００ｎＡ以下の電流のことを意味する。   The sensor circuit 2 has an anode terminal (input terminal) connected to the power supply potential VDD, a cathode terminal (output terminal) connected to the output terminal 10 of the sensor element 1, and a gate terminal (control terminal) sensor element. The PMOS transistor Q1 is connected to the output terminal 10 of 1 and the cathode terminal of the diode D1, the source terminal (input terminal) is connected to the power supply potential VDD, and the drain terminal (output terminal) is connected to the output terminal OUT of the sensor circuit 2. The first terminal is connected to the output terminal 10 of the sensor element 1, the cathode terminal of the diode D1, and the gate terminal of the PMOS transistor Q1, the second terminal is connected to the ground potential, and the second terminal is connected to the second terminal. A first current limiter I1 for limiting the current flowing through the terminal, and the first terminal is the drain terminal of the PMOS transistor Q1. And a second current limiter I2 that is connected to the output terminal OUT of the sensor circuit 2, has a second terminal connected to the ground potential, and limits a current flowing from the first terminal to the second terminal. . As the current limiting units I1 and I2, a current source that supplies a current of sub-microamperes or less is used. Note that the current below sub-microampere means a current below 100 nA.

本実施の形態の動作について説明する。図９に示したセンサノードチップに本実施の形態のセンサ素子１およびセンサ回路２を適用する場合、外部振動が入力される前の初期状態において、ダイオードＤ１と第１の電流制限部Ｉ１との接点の電圧は、電源電位ＶＤＤからダイオードＤ１の閾値電圧分降下した電圧となる。   The operation of this embodiment will be described. When the sensor element 1 and the sensor circuit 2 of the present embodiment are applied to the sensor node chip shown in FIG. 9, the diode D1 and the first current limiting unit I1 are in an initial state before external vibration is input. The voltage at the contact is a voltage that is lowered from the power supply potential VDD by the threshold voltage of the diode D1.

外部からセンサノードチップに振動が加えられると、センサ素子１の可変容量素子ＶＣ１の静電容量が変化する。静電容量の変化により生じた電流値が第１の電流制限部Ｉ１の電流値よりも大きい場合に、ダイオードＤ１と第１の電流制限部Ｉ１との接点において振動の周期と同じ周期の交流の微小な電圧信号が発生する。この信号をＰＭＯＳトランジスタＱ１と第２の電流制限部Ｉ２で増幅する。   When vibration is applied to the sensor node chip from the outside, the capacitance of the variable capacitance element VC1 of the sensor element 1 changes. When the current value generated by the change in the capacitance is larger than the current value of the first current limiting unit I1, an alternating current having the same cycle as the vibration cycle is generated at the contact point between the diode D1 and the first current limiting unit I1. A minute voltage signal is generated. This signal is amplified by the PMOS transistor Q1 and the second current limiter I2.

この増幅原理について図２を用いて説明する。図２はＰＭＯＳトランジスタＱ１のソース−ドレイン間の電流と電圧の関係を示している。ＰＭＯＳトランジスタＱ１のソース−ドレイン間電流は、第２の電流制限部Ｉ２の電流値に制限される。図２において、Ｉは第２の電流制限部Ｉ２の電流値である。   This amplification principle will be described with reference to FIG. FIG. 2 shows the relationship between the current and voltage between the source and drain of the PMOS transistor Q1. The source-drain current of the PMOS transistor Q1 is limited to the current value of the second current limiting unit I2. In FIG. 2, I is the current value of the second current limiting unit I2.

ＰＭＯＳトランジスタＱ１のソース−ゲート間の電圧は、ダイオードの閾値電圧程度に設定されるため、ＰＭＯＳトランジスタＱ１の出力抵抗は極めて大きく、飽和領域でのドレイン電圧に対するドレイン電流の傾きは極めて小さい。したがって、外部から振動が加えられたことにより、ＰＭＯＳトランジスタＱ１のゲート電圧が例えばΔＶGだけ微小に増加して、ＰＭＯＳトランジスタＱ１のドレイン電流特性が図２の２００から２０１に変化すると、ゲート電圧の微小な変化ΔＶGがＰＭＯＳトランジスタＱ１の極めて大きな出力抵抗によりソース−ドレイン間電圧の変化ΔＶDとして増幅される。以上が、ＰＭＯＳトランジスタＱ１と第２の電流制限部Ｉ２とによる信号の増幅原理である。なお、ＰＭＯＳトランジスタＱ１を流れる直流電流の経路には第２の電流制限部Ｉ２が挿入されているため、直流電流はサブマイクロアンペア以下に抑制される。 Since the voltage between the source and gate of the PMOS transistor Q1 is set to about the threshold voltage of the diode, the output resistance of the PMOS transistor Q1 is extremely large, and the slope of the drain current with respect to the drain voltage in the saturation region is extremely small. Accordingly, by external vibration is applied, the gate voltage of the PMOS transistor Q1 increases by minutely example [Delta] V G, the drain current characteristics of the PMOS transistor Q1 is changed from 200 to 201 in FIG. 2, the gate voltage A minute change ΔV G is amplified as a source-drain voltage change ΔV D by the extremely large output resistance of the PMOS transistor Q1. The above is the signal amplification principle by the PMOS transistor Q1 and the second current limiting unit I2. Since the second current limiting unit I2 is inserted in the path of the direct current flowing through the PMOS transistor Q1, the direct current is suppressed to sub-microamperes or less.

以上のように、本実施の形態では、センサ素子１の容量変化をダイオードＤ１により微小な電圧信号に変換し、この電圧信号を極めて大きな出力抵抗のＰＭＯＳトランジスタＱ１で増幅する。本実施の形態では、ＰＭＯＳトランジスタＱ１を流れる直流電流の経路に第２の電流制限部Ｉ２を挿入することで、電源電位ＶＤＤから接地電位に流れる直流電流をサブマイクロアンペア以下に低減することができる。   As described above, in the present embodiment, the capacitance change of the sensor element 1 is converted into a minute voltage signal by the diode D1, and this voltage signal is amplified by the PMOS transistor Q1 having an extremely large output resistance. In the present embodiment, the DC current flowing from the power supply potential VDD to the ground potential can be reduced to sub-microamperes or less by inserting the second current limiting unit I2 into the path of the DC current flowing through the PMOS transistor Q1. .

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第１の実施の形態のダイオードＤ１の具体例として、ゲート端子とドレイン端子を接続したＰＭＯＳトランジスタＱ２を用いたものである。ＰＭＯＳトランジスタＱ２のソース端子は電源電位ＶＤＤに接続され、ゲート端子およびドレイン端子はセンサ素子１の出力端子１０および第１の電流制限部Ｉ１の第１の端子に接続されている。その他の構成は第１の実施の形態と同じである。こうして、本実施の形態では、第１の実施の形態で説明した効果を得ることができる。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 3 is a circuit diagram showing a configuration of a sensor element and a sensor circuit according to the second embodiment of the present invention.
In the present embodiment, a PMOS transistor Q2 in which a gate terminal and a drain terminal are connected is used as a specific example of the diode D1 in the first embodiment. The source terminal of the PMOS transistor Q2 is connected to the power supply potential VDD, and the gate terminal and the drain terminal are connected to the output terminal 10 of the sensor element 1 and the first terminal of the first current limiting unit I1. Other configurations are the same as those of the first embodiment. Thus, in this embodiment, the effects described in the first embodiment can be obtained.

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
図４に示す差動構成の可変容量素子ＶＣ２とＶＣ３とは、センサ素子１を構成している。可変容量素子ＶＣ２とＶＣ３とが接続される接点は接地電位に接続されている。可変容量素子ＶＣ２，ＶＣ３の他端は、それぞれセンサ素子１の第１の出力端子１１、第２の出力端子１２に接続されている。可変容量素子ＶＣ２，ＶＣ３は、ＭＥＭＳプロセスによりシリコンチップ上に微細構造で形成され、それぞれ固定電極と可動電極とを有する。外部から加えられる振動により可動電極が動いて電極間距離が変化すると、静電容量が変化する。２つの可変容量素子ＶＣ２，ＶＣ３の静電容量は、外部から加えられる振動に応じて差動で変化する。 [Third Embodiment]
Next, a third embodiment of the present invention will be described. FIG. 4 is a circuit diagram showing a configuration of a sensor element and a sensor circuit according to the third embodiment of the present invention.
The variable capacitance elements VC2 and VC3 having a differential configuration shown in FIG. A contact point to which the variable capacitance elements VC2 and VC3 are connected is connected to the ground potential. The other ends of the variable capacitance elements VC2 and VC3 are connected to the first output terminal 11 and the second output terminal 12 of the sensor element 1, respectively. The variable capacitance elements VC2 and VC3 are formed in a fine structure on the silicon chip by a MEMS process, and each have a fixed electrode and a movable electrode. When the movable electrode moves due to vibration applied from the outside and the distance between the electrodes changes, the capacitance changes. The capacitances of the two variable capacitance elements VC2 and VC3 change in a differential manner according to vibration applied from the outside.

本実施の形態のセンサ回路２は、ソース端子が電源電位ＶＤＤに接続され、ゲート端子およびドレイン端子がセンサ素子１の第１の出力端子１１に接続されたＰＭＯＳトランジスタＱ３と、ソース端子が電源電位ＶＤＤに接続され、ゲート端子およびドレイン端子がセンサ素子１の第２の出力端子１２に接続されたＰＭＯＳトランジスタＱ４と、非反転入力端子がセンサ素子１の第１の出力端子１１とＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子に接続され、反転入力端子がセンサ素子１の第２の出力端子１２とＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子に接続され、電源端子が電源電位ＶＤＤに接続された差動信号増幅回路Ａ１と、第１の端子がセンサ素子１の第１の出力端子１１とＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子に接続され、第２の端子が接地電位に接続され、第１の端子から第２の端子に流れる電流を制限する第１の電流制限部Ｉ３と、第１の端子がセンサ素子１の第２の出力端子１２とＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子に接続され、第２の端子が接地電位に接続され、第１の端子から第２の端子に流れる電流を制限する第２の電流制限部Ｉ４と、第１の端子が差動信号増幅回路Ａ１の接地端子に接続され、第２の端子が接地電位に接続され、第１の端子から第２の端子に流れる電流を制限する第３の電流制限部Ｉ５とから構成される。電流制限部Ｉ３〜Ｉ５としては、サブマイクロアンペア以下の電流を流す電流源が使用される。   The sensor circuit 2 of the present embodiment includes a PMOS transistor Q3 having a source terminal connected to the power supply potential VDD, a gate terminal and a drain terminal connected to the first output terminal 11 of the sensor element 1, and a source terminal connected to the power supply potential. A PMOS transistor Q4 connected to VDD, a gate terminal and a drain terminal connected to the second output terminal 12 of the sensor element 1, and a non-inverting input terminal of the first output terminal 11 of the sensor element 1 and the PMOS transistor Q3. A differential signal in which the gate terminal and the drain terminal are connected, the inverting input terminal is connected to the second output terminal 12 of the sensor element 1, the gate terminal and the drain terminal of the PMOS transistor Q4, and the power supply terminal is connected to the power supply potential VDD. The amplifier circuit A1, the first terminal is the first output terminal 11 of the sensor element 1, and the PMOS transistor A first current limiting portion I3 connected to the gate terminal and the drain terminal of the third terminal, a second terminal connected to the ground potential, and a current flowing from the first terminal to the second terminal; Is connected to the second output terminal 12 of the sensor element 1 and the gate terminal and drain terminal of the PMOS transistor Q4, the second terminal is connected to the ground potential, and the current flowing from the first terminal to the second terminal is limited. The second current limiter I4 and the first terminal are connected to the ground terminal of the differential signal amplifier circuit A1, the second terminal is connected to the ground potential, and flows from the first terminal to the second terminal. A third current limiting unit I5 that limits the current is included. As the current limiting units I3 to I5, a current source that supplies a current of sub-microamperes or less is used.

本実施の形態の動作について説明する。可変容量素子ＶＣ２の可動電極は外部から加えられる振動に応じて固定電極に近づいたり固定電極から遠ざかったりするので、可変容量素子ＶＣ２の静電容量は増加と減少を交互に繰り返すことになる。ＰＭＯＳトランジスタＱ３と第１の電流制限部Ｉ３の動作、およびＰＭＯＳトランジスタＱ４と第２の電流制限部Ｉ４の動作は、第１の実施の形態におけるダイオードＤ１と第１の電流制限部Ｉ１の動作と同様である。したがって、ＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子と第１の電流制限部Ｉ３との接点に生じる電圧信号は、振動の周期と同じ周期の交流の電圧信号となる。同様に、ＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子と第２の電流制限部Ｉ４との接点に生じる電圧信号も、交流の電圧信号となる。   The operation of this embodiment will be described. Since the movable electrode of the variable capacitance element VC2 approaches or moves away from the fixed electrode in response to vibration applied from the outside, the capacitance of the variable capacitance element VC2 repeats increasing and decreasing alternately. The operations of the PMOS transistor Q3 and the first current limiting unit I3 and the operations of the PMOS transistor Q4 and the second current limiting unit I4 are the same as the operations of the diode D1 and the first current limiting unit I1 in the first embodiment. It is the same. Therefore, the voltage signal generated at the contact point between the gate terminal and the drain terminal of the PMOS transistor Q3 and the first current limiting unit I3 is an AC voltage signal having the same cycle as the oscillation cycle. Similarly, the voltage signal generated at the contact point between the gate terminal and drain terminal of the PMOS transistor Q4 and the second current limiting unit I4 is also an AC voltage signal.

上記のとおり、可変容量素子ＶＣ２，ＶＣ３の静電容量は差動で変化するので、ＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子と第１の電流制限部Ｉ３との接点に生じる電圧信号と、ＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子と第２の電流制限部Ｉ４との接点に生じる電圧信号とは、位相が１８０°異なる。つまり、これら２つの接点に差動の電圧信号が生じる。   As described above, since the capacitances of the variable capacitance elements VC2 and VC3 change differentially, the voltage signal generated at the contact point between the gate terminal and drain terminal of the PMOS transistor Q3 and the first current limiting unit I3, and the PMOS transistor The phase of the voltage signal generated at the contact point between the gate terminal and the drain terminal of Q4 and the second current limiting unit I4 is 180 °. That is, a differential voltage signal is generated at these two contacts.

この差動の電圧信号が差動信号増幅回路Ａ１に入力されることになり、増幅された出力信号が差動信号増幅回路Ａ１から出力される。このとき、第３の電流制限部Ｉ５で差動信号増幅回路Ａ１の電流を制限することによって、回路内部のトランジスタの出力抵抗を高めることができ、微小な差動信号を増幅することができる。
本実施の形態では、センサ素子１の可変容量素子ＶＣ２，ＶＣ３を差動構成とすることにより、第１、第２の実施の形態に比べて小さい容量変化でも、振動を検出することができる。 This differential voltage signal is input to the differential signal amplifier circuit A1, and the amplified output signal is output from the differential signal amplifier circuit A1. At this time, by limiting the current of the differential signal amplifier circuit A1 by the third current limiter I5, the output resistance of the transistor in the circuit can be increased, and a minute differential signal can be amplified.
In the present embodiment, by making the variable capacitance elements VC2 and VC3 of the sensor element 1 have a differential configuration, vibration can be detected even with a small capacitance change compared to the first and second embodiments.

［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は本発明の第４の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第３の実施の形態において、差動信号増幅回路Ａ１をＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６で構成し、ＰＭＯＳトランジスタＱ５のドレイン端子とＮＭＯＳトランジスタＱ６のドレイン端子との接点から出力信号を取り出すものである。 [Fourth Embodiment]
Next, a fourth embodiment of the present invention will be described. FIG. 5 is a circuit diagram showing a configuration of a sensor element and a sensor circuit according to the fourth embodiment of the present invention.
In this embodiment, in the third embodiment, the differential signal amplifier circuit A1 is composed of a PMOS transistor Q5 and an NMOS transistor Q6, and is output from the contact point between the drain terminal of the PMOS transistor Q5 and the drain terminal of the NMOS transistor Q6. The signal is taken out.

ＰＭＯＳトランジスタＱ５のソース端子は電源電位ＶＤＤに接続され、ゲート端子はセンサ素子１の第１の出力端子１１とＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子に接続されている。ＮＭＯＳトランジスタＱ６のゲート端子はセンサ素子１の第２の出力端子１２とＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子に接続され、ソース端子は第３の電流制限部Ｉ５の第１の端子に接続されている。   The source terminal of the PMOS transistor Q5 is connected to the power supply potential VDD, and the gate terminal is connected to the first output terminal 11 of the sensor element 1 and the gate terminal and drain terminal of the PMOS transistor Q3. The gate terminal of the NMOS transistor Q6 is connected to the second output terminal 12 of the sensor element 1, the gate terminal and the drain terminal of the PMOS transistor Q4, and the source terminal is connected to the first terminal of the third current limiting unit I5. Yes.

第１の実施の形態と同様に、第３の電流制限部Ｉ５でＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６の電流を制限することによって、ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６のソース−ゲート間の電圧を閾値電圧付近に設定して出力抵抗を高めることができ、微小な差動信号を増幅することができる。
本実施の形態では、第３の実施の形態と同様に、センサ素子１の可変容量素子ＶＣ２，ＶＣ３を差動構成とすることにより、第１、第２の実施の形態に比べて小さい容量変化でも、振動を検出することができる。 Similar to the first embodiment, the current between the PMOS transistor Q5 and the NMOS transistor Q6 is limited by the third current limiting unit I5, so that the voltage between the source and gate of the PMOS transistor Q5 and the NMOS transistor Q6 is a threshold voltage. The output resistance can be increased by setting it in the vicinity, and a minute differential signal can be amplified.
In the present embodiment, similarly to the third embodiment, the variable capacitance elements VC2 and VC3 of the sensor element 1 have a differential configuration, so that the capacitance change is smaller than that in the first and second embodiments. But vibration can be detected.

［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図６は本発明の第５の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第３の実施の形態において、差動信号増幅回路Ａ１をＰＭＯＳトランジスタＱ７，Ｑ８とＮＭＯＳトランジスタＱ９，Ｑ１０で構成したものである。 [Fifth Embodiment]
Next, a fifth embodiment of the present invention will be described. FIG. 6 is a circuit diagram showing a configuration of a sensor element and a sensor circuit according to the fifth embodiment of the present invention.
In this embodiment, in the third embodiment, the differential signal amplifier circuit A1 is composed of PMOS transistors Q7 and Q8 and NMOS transistors Q9 and Q10.

ＰＭＯＳトランジスタＱ７のゲート端子はセンサ素子１の第１の出力端子１１とＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子に接続され、ソース端子は電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＱ８のゲート端子はセンサ素子１の第２の出力端子１２とＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子に接続され、ソース端子は電源電位ＶＤＤに接続され、ドレイン端子はセンサ回路２の出力端子ＯＵＴに接続されている。ＮＭＯＳトランジスタＱ９のゲート端子およびドレイン端子はＰＭＯＳトランジスタＱ７のドレイン端子に接続され、ソース端子は第３の電流制限部Ｉ５の第１の端子に接続されている。ＮＭＯＳトランジスタＱ１０のゲート端子はＮＭＯＳトランジスタＱ９のゲート端子およびドレイン端子とＰＭＯＳトランジスタＱ７のドレイン端子に接続され、ドレイン端子はセンサ回路２の出力端子ＯＵＴに接続され、ソース端子は第３の電流制限部Ｉ５の第１の端子に接続されている。   The gate terminal of the PMOS transistor Q7 is connected to the first output terminal 11 of the sensor element 1, the gate terminal and the drain terminal of the PMOS transistor Q3, and the source terminal is connected to the power supply potential VDD. The gate terminal of the PMOS transistor Q8 is connected to the second output terminal 12 of the sensor element 1, the gate terminal and the drain terminal of the PMOS transistor Q4, the source terminal is connected to the power supply potential VDD, and the drain terminal is the output terminal of the sensor circuit 2. Connected to OUT. The gate terminal and drain terminal of the NMOS transistor Q9 are connected to the drain terminal of the PMOS transistor Q7, and the source terminal is connected to the first terminal of the third current limiting unit I5. The gate terminal of the NMOS transistor Q10 is connected to the gate terminal and drain terminal of the NMOS transistor Q9 and the drain terminal of the PMOS transistor Q7, the drain terminal is connected to the output terminal OUT of the sensor circuit 2, and the source terminal is the third current limiting unit. It is connected to the first terminal of I5.

本実施の形態では、外部から加えられた振動によって生じた差動信号がＰＭＯＳトランジスタＱ７，Ｑ８に入力され、ＰＭＯＳトランジスタＱ３の電流がＮＭＯＳトランジスタＱ１０の電流に反映されるため、第３の実施の形態に比べて出力端子ＯＵＴに現れるオフセット電圧を制御しやすく、後段の閾値回路（図９の例ではＡ／Ｄ変換部５３）の閾値設定が容易になるという効果がある。   In the present embodiment, the differential signal generated by the externally applied vibration is input to the PMOS transistors Q7 and Q8, and the current of the PMOS transistor Q3 is reflected in the current of the NMOS transistor Q10. Compared to the configuration, the offset voltage appearing at the output terminal OUT can be easily controlled, and the threshold value setting of the subsequent-stage threshold circuit (A / D conversion unit 53 in the example of FIG. 9) is facilitated.

［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図７は本発明の第６の実施の形態に係る電流制限部の構成を示す回路図である。
本実施の形態は、第１〜第５の実施の形態における電流制限部Ｉ１〜Ｉ５の構成を示すものであり、電流制限部Ｉ１〜Ｉ５の各々をそれぞれＮＭＯＳトランジスタＱ１１で構成するものである。ＮＭＯＳトランジスタＱ１１のドレイン端子が電流制限部Ｉ１〜Ｉ５の第１の端子に相当し、ソース端子が電流制限部Ｉ１〜Ｉ５の第２の端子に相当する。また、ＮＭＯＳトランジスタＱ１１のゲート端子には、参照電圧端子ＲＥＦからＮＭＯＳトランジスタＱ１１の閾値電圧以下の参照電圧が入力される。 [Sixth Embodiment]
Next, a sixth embodiment of the present invention will be described. FIG. 7 is a circuit diagram showing a configuration of a current limiting unit according to the sixth embodiment of the present invention.
This embodiment shows the configuration of the current limiting units I1 to I5 in the first to fifth embodiments, and each of the current limiting units I1 to I5 is configured by an NMOS transistor Q11. The drain terminal of the NMOS transistor Q11 corresponds to the first terminal of the current limiting units I1 to I5, and the source terminal corresponds to the second terminal of the current limiting units I1 to I5. A reference voltage equal to or lower than the threshold voltage of the NMOS transistor Q11 is input from the reference voltage terminal REF to the gate terminal of the NMOS transistor Q11.

本実施の形態では、図示しない参照電圧発生回路から参照電圧を制御することで、電流制限部Ｉ１〜Ｉ５の電流を変化させることができるため、センサ回路のセンシング時間を制御することができるという効果がある。   In the present embodiment, by controlling the reference voltage from a reference voltage generation circuit (not shown), the current of the current limiting units I1 to I5 can be changed, and thus the sensing time of the sensor circuit can be controlled. There is.

［第７の実施の形態］
次に、本発明の第７の実施の形態について説明する。図８は本発明の第７の実施の形態に係る電流制限部の構成を示す回路図である。
本実施の形態は、第１〜第５の実施の形態における電流制限部Ｉ１〜Ｉ５の構成を示すものであり、電流制限部Ｉ１〜Ｉ５の各々をそれぞれＮＭＯＳトランジスタＱ１２で構成するものである。ＮＭＯＳトランジスタＱ１２のドレイン端子が電流制限部Ｉ１〜Ｉ５の第１の端子に相当し、ソース端子が電流制限部Ｉ１〜Ｉ５の第２の端子に相当する。また、ＮＭＯＳトランジスタＱ１２のゲート端子は、接地されている。
本実施の形態では、第６の実施の形態に比べて参照電圧を必要としないため、参照電圧発生回路の分だけ回路面積を小さくすることができる。 [Seventh Embodiment]
Next, a seventh embodiment of the present invention will be described. FIG. 8 is a circuit diagram showing a configuration of a current limiting unit according to the seventh embodiment of the present invention.
This embodiment shows the configuration of the current limiting units I1 to I5 in the first to fifth embodiments, and each of the current limiting units I1 to I5 is configured by an NMOS transistor Q12. The drain terminal of the NMOS transistor Q12 corresponds to the first terminal of the current limiting units I1 to I5, and the source terminal corresponds to the second terminal of the current limiting units I1 to I5. The gate terminal of the NMOS transistor Q12 is grounded.
In the present embodiment, a reference voltage is not required as compared with the sixth embodiment, so that the circuit area can be reduced by the amount of the reference voltage generation circuit.

なお、第１〜第７の実施の形態では、センサ素子１およびセンサ回路２を振動検出に用いる場合について説明しているが、これに限るものではなく、本発明を振動検出以外に適用することも可能である。   In the first to seventh embodiments, the case where the sensor element 1 and the sensor circuit 2 are used for vibration detection is described. However, the present invention is not limited to this, and the present invention is applied to other than vibration detection. Is also possible.

本発明は、センサノードに用いるセンサ回路に適用することができる。   The present invention can be applied to a sensor circuit used for a sensor node.

１…センサ素子、２…センサ回路、ＶＣ１，ＶＣ２，ＶＣ３…可変容量素子、Ｄ１…ダイオード、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ７，Ｑ８…ＰＭＯＳトランジスタ、Ｑ６，Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２…ＮＭＯＳトランジスタ、Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５…電流制限部、Ａ１…差動信号増幅回路。   DESCRIPTION OF SYMBOLS 1 ... Sensor element, 2 ... Sensor circuit, VC1, VC2, VC3 ... Variable capacitance element, D1 ... Diode, Q1, Q2, Q3, Q4, Q5, Q7, Q8 ... PMOS transistor, Q6, Q9, Q10, Q11, Q12 ... NMOS transistor, I1, I2, I3, I4, I5... Current limiting unit, A1.

Claims (7)

入力端子が第１の共通電位に接続され、物理量に応じて静電容量が変化するセンサ素子を構成する可変容量素子に出力端子が接続されたダイオードと、
制御端子が前記可変容量素子および前記ダイオードの出力端子に接続され、入力端子が前記第１の共通電位に接続され、出力端子がセンサ回路の出力端子に接続された第１極性トランジスタと、
第１の端子が前記可変容量素子、前記ダイオードの出力端子および前記第１極性トランジスタの制御端子に接続され、第２の端子が第２の共通電位に接続された第１の電流制限部と、
第１の端子が前記第１極性トランジスタの出力端子および前記センサ回路の出力端子に接続され、第２の端子が前記第２の共通電位に接続された第２の電流制限部とを備えることを特徴とするセンサ回路。 A diode in which an input terminal is connected to a first common potential, and an output terminal is connected to a variable capacitance element that constitutes a sensor element whose capacitance changes according to a physical quantity;
A first polarity transistor having a control terminal connected to the output terminal of the variable capacitance element and the diode, an input terminal connected to the first common potential, and an output terminal connected to the output terminal of the sensor circuit;
A first current limiter having a first terminal connected to the variable capacitance element, an output terminal of the diode, and a control terminal of the first polarity transistor, and a second terminal connected to a second common potential;
And a second current limiting unit having a first terminal connected to the output terminal of the first polarity transistor and the output terminal of the sensor circuit, and a second terminal connected to the second common potential. A characteristic sensor circuit. 入力端子が第１の共通電位に接続され、物理量に応じて静電容量が差動で変化するセンサ素子を構成する第１、第２の可変容量素子のうち第１の可変容量素子に出力端子が接続された第１のダイオードと、
入力端子が前記第１の共通電位に接続され、出力端子が前記第２の可変容量素子に接続された第２のダイオードと、
第１の入力端子が前記第１の可変容量素子および前記第１のダイオードの出力端子に接続され、第２の入力端子が前記第２の可変容量素子および前記第２のダイオードの出力端子に接続され、出力端子がセンサ回路の出力端子に接続され、電源端子が前記第１の共通電位に接続された差動信号増幅回路と、
第１の端子が前記第１の可変容量素子、前記第１のダイオードの出力端子および前記差動信号増幅回路の第１の入力端子に接続され、第２の端子が第２の共通電位に接続された第１の電流制限部と、
第１の端子が前記第２の可変容量素子、前記第２のダイオードの出力端子および前記差動信号増幅回路の第２の入力端子に接続され、第２の端子が前記第２の共通電位に接続された第２の電流制限部と、
第１の端子が前記差動信号増幅回路の接地端子に接続され、第２の端子が前記第２の共通電位に接続された第３の電流制限部とを備えることを特徴とするセンサ回路。 The input terminal is connected to the first common potential, and the output terminal is connected to the first variable capacitance element of the first and second variable capacitance elements constituting the sensor element in which the capacitance varies in a differential manner according to the physical quantity. A first diode connected to
A second diode having an input terminal connected to the first common potential and an output terminal connected to the second variable capacitance element;
A first input terminal is connected to the output terminal of the first variable capacitance element and the first diode, and a second input terminal is connected to the output terminal of the second variable capacitance element and the second diode. A differential signal amplifier circuit having an output terminal connected to the output terminal of the sensor circuit and a power supply terminal connected to the first common potential;
A first terminal is connected to the first variable capacitance element, an output terminal of the first diode, and a first input terminal of the differential signal amplifier circuit, and a second terminal is connected to a second common potential. A first current limiting unit,
The first terminal is connected to the second variable capacitance element, the output terminal of the second diode, and the second input terminal of the differential signal amplifier circuit, and the second terminal is set to the second common potential. A connected second current limiter;
A sensor circuit comprising: a third current limiter having a first terminal connected to a ground terminal of the differential signal amplifier circuit and a second terminal connected to the second common potential. 請求項２記載のセンサ回路において、
前記差動信号増幅回路は、
制御端子が前記差動信号増幅回路の第１の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第１極性トランジスタと、
制御端子が前記差動信号増幅回路の第２の入力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２極性トランジスタとから構成されることを特徴とするセンサ回路。 The sensor circuit according to claim 2,
The differential signal amplifier circuit includes:
A control terminal is connected to a first input terminal of the differential signal amplifier circuit, an input terminal is connected to a power supply terminal of the differential signal amplifier circuit, and an output terminal is connected to an output terminal of the differential signal amplifier circuit. A first polarity transistor;
The control terminal is connected to the second input terminal of the differential signal amplifier circuit, the input terminal is connected to the ground terminal of the differential signal amplifier circuit, and the output terminal is connected to the output terminal of the differential signal amplifier circuit. And a second polarity transistor. 請求項２記載のセンサ回路において、
前記差動信号増幅回路は、
制御端子が前記差動信号増幅回路の第１の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続された第１の第１極性トランジスタと、
制御端子が前記差動信号増幅回路の第２の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２の第１極性トランジスタと、
制御端子および出力端子が前記第１の第１極性トランジスタの出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続された第１の第２極性トランジスタと、
制御端子が前記第１の第２極性トランジスタの制御端子および出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２の第２極性トランジスタとから構成されることを特徴とするセンサ回路。 The sensor circuit according to claim 2,
The differential signal amplifier circuit includes:
A first first polarity transistor having a control terminal connected to a first input terminal of the differential signal amplifier circuit and an input terminal connected to a power supply terminal of the differential signal amplifier circuit;
The control terminal is connected to the second input terminal of the differential signal amplifier circuit, the input terminal is connected to the power supply terminal of the differential signal amplifier circuit, and the output terminal is connected to the output terminal of the differential signal amplifier circuit. A second first polarity transistor;
A first second polarity transistor having a control terminal and an output terminal connected to an output terminal of the first first polarity transistor, and an input terminal connected to a ground terminal of the differential signal amplifier circuit;
The control terminal is connected to the control terminal and the output terminal of the first second polarity transistor, the input terminal is connected to the ground terminal of the differential signal amplifier circuit, and the output terminal is connected to the output terminal of the differential signal amplifier circuit. A sensor circuit comprising a second second polarity transistor connected thereto. 請求項１乃至４のいずれか１項に記載のセンサ回路において、
前記ダイオードは、出力端子と制御端子が接続された第１極性トランジスタで構成されることを特徴とするセンサ回路。 The sensor circuit according to any one of claims 1 to 4,
The diode is composed of a first polarity transistor having an output terminal and a control terminal connected to each other. 請求項１乃至５のいずれか１項に記載のセンサ回路において、
前記電流制限部は、制御端子が前記第２の共通電位から第２極性トランジスタの閾値電圧以下の範囲で設定された参照電位または前記第２の共通電位に接続された第２極性トランジスタで構成されることを特徴とするセンサ回路。 The sensor circuit according to any one of claims 1 to 5,
The current limiting unit includes a reference potential set in a range where the control terminal is less than or equal to a threshold voltage of the second polarity transistor from the second common potential or a second polarity transistor connected to the second common potential. A sensor circuit. 請求項１乃至６のいずれか１項に記載のセンサ回路を搭載したことを特徴とするセンサノード。   A sensor node comprising the sensor circuit according to claim 1.
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