JP4750876B2 - Sensor circuit and sensor node - Google Patents
Sensor circuit and sensor node Download PDFInfo
- Publication number
- JP4750876B2 JP4750876B2 JP2009135934A JP2009135934A JP4750876B2 JP 4750876 B2 JP4750876 B2 JP 4750876B2 JP 2009135934 A JP2009135934 A JP 2009135934A JP 2009135934 A JP2009135934 A JP 2009135934A JP 4750876 B2 JP4750876 B2 JP 4750876B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- output terminal
- differential signal
- signal amplifier
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
- Measurement Of Mechanical Vibrations Or Ultrasonic Waves (AREA)
Description
本発明は、センサノードに用いるセンサ回路に関するものであり、特にセンサ回路の低電力化技術に関するものである。 The present invention relates to a sensor circuit used for a sensor node, and particularly to a technique for reducing the power consumption of the sensor circuit.
振動検出を行う振動センサ用のセンサ回路が使用される従来のセンサノードシステムの構成を図9に示す(例えば、特許文献1参照)。センサノードシステムは、センサノードチップ50と、受信装置60とから構成される。センサノードチップ50は、計測の対象となる物理量を検知するセンサ素子51と、センサ素子51が検知した信号を増幅するセンサ回路52と、センサ回路52の出力信号をA/D変換して検知データとして出力するA/D変換部53と、例えば検知データを圧縮する処理や検知データにチップの識別情報を付加する処理等を行うCPU54と、CPU54のプログラムを記憶するメモリ55と、CPU54から出力される検知データを受信装置60に無線送信する無線部56と、センサノードチップ50の各構成に電力を供給する電源57とを備えている。
FIG. 9 shows a configuration of a conventional sensor node system in which a sensor circuit for a vibration sensor that performs vibration detection is used (see, for example, Patent Document 1). The sensor node system includes a
従来のセンサ素子51とセンサ回路52の回路図を図10に示す。センサ素子51の等価回路は、差動構成の可変容量素子C510,C511と2つの容量素子C512,C513とで表される。可変容量素子C510とC511とが接続される接点は接地電位に接続され、可変容量素子C510,C511のもう一方の接点はそれぞれ容量素子C512,C513を介して電源電位に接続されている。可変容量素子C510と容量素子C512との接点は、センサ回路52を構成する差動増幅器A520の非反転入力端子に接続され、可変容量素子C511と容量素子C513との接点は、差動増幅器A520の反転入力端子に接続されている。
A circuit diagram of a
このセンサ素子51とセンサ回路52の動作について説明する。可変容量素子C510,C511は、MEMSプロセスによりシリコンチップ上に微細構造で形成される。具体的には、固定電極と可動電極とを有する。外部から加えられる振動により可動電極が動いて電極間距離が変化すると、静電容量が変化する。ここで、2つの可変容量素子C510,C511の静電容量は、差動で変化する。可変容量素子C510と容量素子C512との接点の電圧は、可変容量素子C510と容量素子C512のそれぞれの容量値により電源電圧が分圧された電圧となる。同様に、可変容量素子C511と容量素子C513との接点の電圧は、可変容量素子C511と容量素子C513のそれぞれの容量値により電源電圧が分圧された電圧となる。可変容量素子C510,C511の静電容量は差動で変化するため、差動信号が差動増幅器A520に入力されることになり、増幅された信号が差動増幅器A520から出力される。
Operations of the
図9に示したセンサノードシステムに図10に示したセンサ回路を適用すると、外部の振動などの物理量を検出している間、センサ回路に定常電流が流れ続けるため、限られたエネルギー源で動作するセンサノードチップの動作時間が短くなってしまうという問題があった。 When the sensor circuit shown in FIG. 10 is applied to the sensor node system shown in FIG. 9, a steady current continues to flow through the sensor circuit while detecting a physical quantity such as an external vibration, so that it operates with a limited energy source. There is a problem that the operation time of the sensor node chip to be shortened.
本発明は、上記課題を解決するためになされたもので、センサ回路を低消費電力化することを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to reduce the power consumption of a sensor circuit.
本発明のセンサ回路(第1、第2の実施の形態)は、入力端子が第1の共通電位に接続され、物理量に応じて静電容量が変化するセンサ素子を構成する可変容量素子に出力端子が接続されたダイオードと、制御端子が前記可変容量素子および前記ダイオードの出力端子に接続され、入力端子が前記第1の共通電位に接続され、出力端子がセンサ回路の出力端子に接続された第1極性トランジスタと、第1の端子が前記可変容量素子、前記ダイオードの出力端子および前記第1極性トランジスタの制御端子に接続され、第2の端子が第2の共通電位に接続された第1の電流制限部と、第1の端子が前記第1極性トランジスタの出力端子および前記センサ回路の出力端子に接続され、第2の端子が前記第2の共通電位に接続された第2の電流制限部とを備えることを特徴とするものである。 The sensor circuit of the present invention (first and second embodiments) is output to a variable capacitance element that constitutes a sensor element in which the input terminal is connected to the first common potential and the capacitance changes according to the physical quantity. A diode having a terminal connected thereto, a control terminal connected to the output terminal of the variable capacitance element and the diode, an input terminal connected to the first common potential, and an output terminal connected to the output terminal of the sensor circuit A first polarity transistor, a first terminal connected to the variable capacitance element, an output terminal of the diode, and a control terminal of the first polarity transistor, and a second terminal connected to a second common potential; A second current limiter having a first terminal connected to the output terminal of the first polarity transistor and the output terminal of the sensor circuit, and a second terminal connected to the second common potential. It is characterized in further comprising and.
また、本発明のセンサ回路(第3の実施の形態)は、入力端子が第1の共通電位に接続され、物理量に応じて静電容量が差動で変化するセンサ素子を構成する第1、第2の可変容量素子のうち第1の可変容量素子に出力端子が接続された第1のダイオードと、入力端子が前記第1の共通電位に接続され、出力端子が前記第2の可変容量素子に接続された第2のダイオードと、第1の入力端子が前記第1の可変容量素子および前記第1のダイオードの出力端子に接続され、第2の入力端子が前記第2の可変容量素子および前記第2のダイオードの出力端子に接続され、出力端子がセンサ回路の出力端子に接続され、電源端子が前記第1の共通電位に接続された差動信号増幅回路と、第1の端子が前記第1の可変容量素子、前記第1のダイオードの出力端子および前記差動信号増幅回路の第1の入力端子に接続され、第2の端子が第2の共通電位に接続された第1の電流制限部と、第1の端子が前記第2の可変容量素子、前記第2のダイオードの出力端子および前記差動信号増幅回路の第2の入力端子に接続され、第2の端子が前記第2の共通電位に接続された第2の電流制限部と、第1の端子が前記差動信号増幅回路の接地端子に接続され、第2の端子が前記第2の共通電位に接続された第3の電流制限部とを備えることを特徴とするものである。 In the sensor circuit (third embodiment) of the present invention, the input terminal is connected to the first common potential, and the first and second sensor elements that change the capacitance in a differential manner according to the physical quantity are provided. A first diode whose output terminal is connected to the first variable capacitor among the second variable capacitors, an input terminal is connected to the first common potential, and an output terminal is the second variable capacitor And a second input terminal connected to the first variable capacitance element and an output terminal of the first diode, and a second input terminal connected to the second variable capacitance element and A differential signal amplifier circuit connected to an output terminal of the second diode, an output terminal connected to an output terminal of a sensor circuit, and a power supply terminal connected to the first common potential; and a first terminal connected to the first common potential A first variable capacitance element, the first diode; A first current limiter connected to an output terminal and a first input terminal of the differential signal amplifier circuit; a second terminal connected to a second common potential; and a first terminal connected to the second input terminal. A second current limiting unit connected to the variable capacitance element, the output terminal of the second diode, and the second input terminal of the differential signal amplifier circuit, the second terminal being connected to the second common potential And a third current limiter having a first terminal connected to a ground terminal of the differential signal amplifier circuit and a second terminal connected to the second common potential. It is.
また、本発明のセンサ回路の1構成例(第4の実施の形態)において、前記差動信号増幅回路は、制御端子が前記差動信号増幅回路の第1の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第1極性トランジスタと、制御端子が前記差動信号増幅回路の第2の入力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第2極性トランジスタとから構成されることを特徴とするものである。
また、本発明のセンサ回路の1構成例(第5の実施の形態)において、前記差動信号増幅回路は、制御端子が前記差動信号増幅回路の第1の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続された第1の第1極性トランジスタと、制御端子が前記差動信号増幅回路の第2の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第2の第1極性トランジスタと、制御端子および出力端子が前記第1の第1極性トランジスタの出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続された第1の第2極性トランジスタと、制御端子が前記第1の第2極性トランジスタの制御端子および出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第2の第2極性トランジスタとから構成されることを特徴とするものである。
In one configuration example (fourth embodiment) of the sensor circuit of the present invention, the differential signal amplifier circuit has a control terminal connected to the first input terminal of the differential signal amplifier circuit, and an input terminal. Is connected to the power supply terminal of the differential signal amplifier circuit, the output terminal is connected to the output terminal of the differential signal amplifier circuit, and the control terminal is the second input of the differential signal amplifier circuit. And a second polarity transistor having an input terminal connected to a ground terminal of the differential signal amplifier circuit and an output terminal connected to an output terminal of the differential signal amplifier circuit. To do.
In one configuration example (fifth embodiment) of the sensor circuit of the present invention, the differential signal amplifier circuit has a control terminal connected to the first input terminal of the differential signal amplifier circuit, and an input terminal. Has a first first polarity transistor connected to the power supply terminal of the differential signal amplifier circuit, a control terminal connected to a second input terminal of the differential signal amplifier circuit, and an input terminal connected to the differential signal amplifier. A second first polarity transistor connected to a power supply terminal of the circuit, an output terminal connected to the output terminal of the differential signal amplifier circuit, and a control terminal and an output terminal of the first first polarity transistor; A first second polarity transistor having an input terminal connected to a ground terminal of the differential signal amplifier circuit, and a control terminal connected to a control terminal and an output terminal of the first second polarity transistor, Input terminal is front Is connected to the ground terminal of the differential signal amplification circuit, it is characterized in that the output terminal is composed of a second second polarity transistor connected to an output terminal of the differential signal amplification circuit.
また、本発明のセンサ回路の1構成例において、前記ダイオードは、出力端子と制御端子が接続された第1極性トランジスタで構成されることを特徴とするものである。
また、本発明のセンサ回路の1構成例(第6、第7の実施の形態)において、前記電流制限部は、制御端子が前記第2の共通電位から第2極性トランジスタの閾値電圧以下の範囲で設定された参照電位または前記第2の共通電位に接続された第2極性トランジスタで構成されることを特徴とするものである。
また、本発明のセンサノードは、センサ回路を搭載したことを特徴とするものである。
Moreover, in one configuration example of the sensor circuit of the present invention, the diode is configured by a first polarity transistor in which an output terminal and a control terminal are connected.
In one configuration example (sixth and seventh embodiments) of the sensor circuit according to the present invention, the current limiting unit has a control terminal in a range from the second common potential to a threshold voltage of the second polarity transistor or less. And a second polarity transistor connected to the reference potential set in
The sensor node of the present invention is characterized by mounting a sensor circuit.
本発明によれば、センサ素子の可変容量素子の容量変化をダイオードにより微小な電圧信号に変換し、この電圧信号を極めて大きな出力抵抗の第1極性トランジスタで増幅する。本発明では、第1極性トランジスタを流れる直流電流の経路に第2の電流制限部を挿入することで、第1の共通電位から第2の共通電位に流れる直流電流をサブマイクロアンペア以下に低減することができる。その結果、本発明のセンサ回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。したがって、センサノードチップの電源部の発電量を大きくする必要がなく、発電機構の体積を小さくすることができる。そのため、センサノードチップの小型化が達成され、いままでサイズの制約で埋め込むことができなかった物や人の部分にもセンサノードチップを埋め込むことができる。さらには、センサノードシステムを用いたユビキタスネットワークサービスの範囲を広げることができ、ユーザの利便性を高めたサービスを提供することができ、効果大である。 According to the present invention, the capacitance change of the variable capacitance element of the sensor element is converted into a minute voltage signal by the diode, and this voltage signal is amplified by the first polarity transistor having an extremely large output resistance. In the present invention, the DC current flowing from the first common potential to the second common potential is reduced to sub-microamperes or less by inserting the second current limiting unit into the path of the DC current flowing through the first polarity transistor. be able to. As a result, if the sensor circuit of the present invention is used, the power consumption of the sensor node chip can be reduced to the nanowatt level limit. Therefore, it is not necessary to increase the power generation amount of the power supply unit of the sensor node chip, and the volume of the power generation mechanism can be reduced. Therefore, downsizing of the sensor node chip is achieved, and the sensor node chip can be embedded also in an object or a human part that could not be embedded due to size restrictions until now. Furthermore, the range of ubiquitous network services using the sensor node system can be expanded, and services with improved user convenience can be provided, which is highly effective.
また、本発明では、センサ素子の第1、第2の可変容量素子の容量変化を第1、第2のダイオードにより微小な差動の電圧信号に変換し、この差動の電圧信号を差動信号増幅回路で増幅する。本発明では、差動信号増幅回路を流れる直流電流の経路に第3の電流制限部を挿入することで、第1の共通電位から第2の共通電位に流れる直流電流をサブマイクロアンペア以下に低減することができる。その結果、本発明のセンサ回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。 In the present invention, the capacitance change of the first and second variable capacitance elements of the sensor element is converted into a minute differential voltage signal by the first and second diodes, and the differential voltage signal is converted to the differential voltage signal. Amplify by signal amplification circuit. In the present invention, the DC current flowing from the first common potential to the second common potential is reduced to sub-microamperes or less by inserting a third current limiting unit in the path of the DC current flowing through the differential signal amplifier circuit. can do. As a result, if the sensor circuit of the present invention is used, the power consumption of the sensor node chip can be reduced to the nanowatt level limit.
また、本発明では、差動信号増幅回路を第1、第2の第1極性トランジスタと、第1、第2の第2極性トランジスタとから構成することにより、差動信号増幅回路の出力端子に現れるオフセット電圧を制御しやすくすることができ、後段の閾値回路の閾値設定を容易にすることができる。 In the present invention, the differential signal amplifier circuit includes the first and second first polarity transistors and the first and second second polarity transistors, so that the output terminal of the differential signal amplifier circuit is connected. The appearing offset voltage can be easily controlled, and the threshold setting of the subsequent threshold circuit can be facilitated.
また、本発明では、電流制限部を、制御端子が第2の共通電位から第2極性トランジスタの閾値電圧以下の範囲で設定された参照電位または第2の共通電位に接続された第2極性トランジスタで構成することにより、第2極性トランジスタの制御端子を参照電位に接続する場合には、センサ回路のセンシング時間を制御することができ、第2極性トランジスタの制御端子を第2の共通電位に接続する場合には、回路面積を小さくすることができる。 Further, in the present invention, the current limiting unit includes the second polarity transistor whose control terminal is connected to the reference potential or the second common potential that is set in the range from the second common potential to the threshold voltage of the second polarity transistor or less. When the control terminal of the second polarity transistor is connected to the reference potential, the sensing time of the sensor circuit can be controlled, and the control terminal of the second polarity transistor is connected to the second common potential. In this case, the circuit area can be reduced.
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
図1に示す可変容量素子VC1は、センサ素子1を構成している。可変容量素子VC1の一端はセンサ素子1の出力端子10に接続され、他端は接地電位に接続されている。可変容量素子VC1は、例えば特許文献1に開示されているように周知の素子であり、MEMSプロセスによりシリコンチップ上に微細構造で形成され、固定電極と可動電極とを有する。外部から加えられる振動により可動電極が動いて電極間距離が変化すると、静電容量が変化する。
[First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a sensor element and a sensor circuit according to the first embodiment of the present invention.
A variable capacitance element VC1 shown in FIG. One end of the variable capacitance element VC1 is connected to the
センサ回路2は、アノード端子(入力端子)が電源電位VDDに接続され、カソード端子(出力端子)がセンサ素子1の出力端子10に接続されたダイオードD1と、ゲート端子(制御端子)がセンサ素子1の出力端子10およびダイオードD1のカソード端子に接続され、ソース端子(入力端子)が電源電位VDDに接続され、ドレイン端子(出力端子)がセンサ回路2の出力端子OUTに接続されたPMOSトランジスタQ1と、第1の端子がセンサ素子1の出力端子10、ダイオードD1のカソード端子およびPMOSトランジスタQ1のゲート端子に接続され、第2の端子が接地電位に接続され、第1の端子から第2の端子に流れる電流を制限する第1の電流制限部I1と、第1の端子がPMOSトランジスタQ1のドレイン端子およびセンサ回路2の出力端子OUTに接続され、第2の端子が接地電位に接続され、第1の端子から第2の端子に流れる電流を制限する第2の電流制限部I2とから構成される。電流制限部I1,I2としては、サブマイクロアンペア以下の電流を流す電流源が使用される。なお、サブマイクロアンペア以下の電流とは、100nA以下の電流のことを意味する。
The sensor circuit 2 has an anode terminal (input terminal) connected to the power supply potential VDD, a cathode terminal (output terminal) connected to the
本実施の形態の動作について説明する。図9に示したセンサノードチップに本実施の形態のセンサ素子1およびセンサ回路2を適用する場合、外部振動が入力される前の初期状態において、ダイオードD1と第1の電流制限部I1との接点の電圧は、電源電位VDDからダイオードD1の閾値電圧分降下した電圧となる。
The operation of this embodiment will be described. When the
外部からセンサノードチップに振動が加えられると、センサ素子1の可変容量素子VC1の静電容量が変化する。静電容量の変化により生じた電流値が第1の電流制限部I1の電流値よりも大きい場合に、ダイオードD1と第1の電流制限部I1との接点において振動の周期と同じ周期の交流の微小な電圧信号が発生する。この信号をPMOSトランジスタQ1と第2の電流制限部I2で増幅する。
When vibration is applied to the sensor node chip from the outside, the capacitance of the variable capacitance element VC1 of the
この増幅原理について図2を用いて説明する。図2はPMOSトランジスタQ1のソース−ドレイン間の電流と電圧の関係を示している。PMOSトランジスタQ1のソース−ドレイン間電流は、第2の電流制限部I2の電流値に制限される。図2において、Iは第2の電流制限部I2の電流値である。 This amplification principle will be described with reference to FIG. FIG. 2 shows the relationship between the current and voltage between the source and drain of the PMOS transistor Q1. The source-drain current of the PMOS transistor Q1 is limited to the current value of the second current limiting unit I2. In FIG. 2, I is the current value of the second current limiting unit I2.
PMOSトランジスタQ1のソース−ゲート間の電圧は、ダイオードの閾値電圧程度に設定されるため、PMOSトランジスタQ1の出力抵抗は極めて大きく、飽和領域でのドレイン電圧に対するドレイン電流の傾きは極めて小さい。したがって、外部から振動が加えられたことにより、PMOSトランジスタQ1のゲート電圧が例えばΔVGだけ微小に増加して、PMOSトランジスタQ1のドレイン電流特性が図2の200から201に変化すると、ゲート電圧の微小な変化ΔVGがPMOSトランジスタQ1の極めて大きな出力抵抗によりソース−ドレイン間電圧の変化ΔVDとして増幅される。以上が、PMOSトランジスタQ1と第2の電流制限部I2とによる信号の増幅原理である。なお、PMOSトランジスタQ1を流れる直流電流の経路には第2の電流制限部I2が挿入されているため、直流電流はサブマイクロアンペア以下に抑制される。 Since the voltage between the source and gate of the PMOS transistor Q1 is set to about the threshold voltage of the diode, the output resistance of the PMOS transistor Q1 is extremely large, and the slope of the drain current with respect to the drain voltage in the saturation region is extremely small. Accordingly, by external vibration is applied, the gate voltage of the PMOS transistor Q1 increases by minutely example [Delta] V G, the drain current characteristics of the PMOS transistor Q1 is changed from 200 to 201 in FIG. 2, the gate voltage A minute change ΔV G is amplified as a source-drain voltage change ΔV D by the extremely large output resistance of the PMOS transistor Q1. The above is the signal amplification principle by the PMOS transistor Q1 and the second current limiting unit I2. Since the second current limiting unit I2 is inserted in the path of the direct current flowing through the PMOS transistor Q1, the direct current is suppressed to sub-microamperes or less.
以上のように、本実施の形態では、センサ素子1の容量変化をダイオードD1により微小な電圧信号に変換し、この電圧信号を極めて大きな出力抵抗のPMOSトランジスタQ1で増幅する。本実施の形態では、PMOSトランジスタQ1を流れる直流電流の経路に第2の電流制限部I2を挿入することで、電源電位VDDから接地電位に流れる直流電流をサブマイクロアンペア以下に低減することができる。
As described above, in the present embodiment, the capacitance change of the
[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。図3は本発明の第2の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第1の実施の形態のダイオードD1の具体例として、ゲート端子とドレイン端子を接続したPMOSトランジスタQ2を用いたものである。PMOSトランジスタQ2のソース端子は電源電位VDDに接続され、ゲート端子およびドレイン端子はセンサ素子1の出力端子10および第1の電流制限部I1の第1の端子に接続されている。その他の構成は第1の実施の形態と同じである。こうして、本実施の形態では、第1の実施の形態で説明した効果を得ることができる。
[Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 3 is a circuit diagram showing a configuration of a sensor element and a sensor circuit according to the second embodiment of the present invention.
In the present embodiment, a PMOS transistor Q2 in which a gate terminal and a drain terminal are connected is used as a specific example of the diode D1 in the first embodiment. The source terminal of the PMOS transistor Q2 is connected to the power supply potential VDD, and the gate terminal and the drain terminal are connected to the
[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。図4は本発明の第3の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
図4に示す差動構成の可変容量素子VC2とVC3とは、センサ素子1を構成している。可変容量素子VC2とVC3とが接続される接点は接地電位に接続されている。可変容量素子VC2,VC3の他端は、それぞれセンサ素子1の第1の出力端子11、第2の出力端子12に接続されている。可変容量素子VC2,VC3は、MEMSプロセスによりシリコンチップ上に微細構造で形成され、それぞれ固定電極と可動電極とを有する。外部から加えられる振動により可動電極が動いて電極間距離が変化すると、静電容量が変化する。2つの可変容量素子VC2,VC3の静電容量は、外部から加えられる振動に応じて差動で変化する。
[Third Embodiment]
Next, a third embodiment of the present invention will be described. FIG. 4 is a circuit diagram showing a configuration of a sensor element and a sensor circuit according to the third embodiment of the present invention.
The variable capacitance elements VC2 and VC3 having a differential configuration shown in FIG. A contact point to which the variable capacitance elements VC2 and VC3 are connected is connected to the ground potential. The other ends of the variable capacitance elements VC2 and VC3 are connected to the
本実施の形態のセンサ回路2は、ソース端子が電源電位VDDに接続され、ゲート端子およびドレイン端子がセンサ素子1の第1の出力端子11に接続されたPMOSトランジスタQ3と、ソース端子が電源電位VDDに接続され、ゲート端子およびドレイン端子がセンサ素子1の第2の出力端子12に接続されたPMOSトランジスタQ4と、非反転入力端子がセンサ素子1の第1の出力端子11とPMOSトランジスタQ3のゲート端子およびドレイン端子に接続され、反転入力端子がセンサ素子1の第2の出力端子12とPMOSトランジスタQ4のゲート端子およびドレイン端子に接続され、電源端子が電源電位VDDに接続された差動信号増幅回路A1と、第1の端子がセンサ素子1の第1の出力端子11とPMOSトランジスタQ3のゲート端子およびドレイン端子に接続され、第2の端子が接地電位に接続され、第1の端子から第2の端子に流れる電流を制限する第1の電流制限部I3と、第1の端子がセンサ素子1の第2の出力端子12とPMOSトランジスタQ4のゲート端子およびドレイン端子に接続され、第2の端子が接地電位に接続され、第1の端子から第2の端子に流れる電流を制限する第2の電流制限部I4と、第1の端子が差動信号増幅回路A1の接地端子に接続され、第2の端子が接地電位に接続され、第1の端子から第2の端子に流れる電流を制限する第3の電流制限部I5とから構成される。電流制限部I3〜I5としては、サブマイクロアンペア以下の電流を流す電流源が使用される。
The sensor circuit 2 of the present embodiment includes a PMOS transistor Q3 having a source terminal connected to the power supply potential VDD, a gate terminal and a drain terminal connected to the
本実施の形態の動作について説明する。可変容量素子VC2の可動電極は外部から加えられる振動に応じて固定電極に近づいたり固定電極から遠ざかったりするので、可変容量素子VC2の静電容量は増加と減少を交互に繰り返すことになる。PMOSトランジスタQ3と第1の電流制限部I3の動作、およびPMOSトランジスタQ4と第2の電流制限部I4の動作は、第1の実施の形態におけるダイオードD1と第1の電流制限部I1の動作と同様である。したがって、PMOSトランジスタQ3のゲート端子およびドレイン端子と第1の電流制限部I3との接点に生じる電圧信号は、振動の周期と同じ周期の交流の電圧信号となる。同様に、PMOSトランジスタQ4のゲート端子およびドレイン端子と第2の電流制限部I4との接点に生じる電圧信号も、交流の電圧信号となる。 The operation of this embodiment will be described. Since the movable electrode of the variable capacitance element VC2 approaches or moves away from the fixed electrode in response to vibration applied from the outside, the capacitance of the variable capacitance element VC2 repeats increasing and decreasing alternately. The operations of the PMOS transistor Q3 and the first current limiting unit I3 and the operations of the PMOS transistor Q4 and the second current limiting unit I4 are the same as the operations of the diode D1 and the first current limiting unit I1 in the first embodiment. It is the same. Therefore, the voltage signal generated at the contact point between the gate terminal and the drain terminal of the PMOS transistor Q3 and the first current limiting unit I3 is an AC voltage signal having the same cycle as the oscillation cycle. Similarly, the voltage signal generated at the contact point between the gate terminal and drain terminal of the PMOS transistor Q4 and the second current limiting unit I4 is also an AC voltage signal.
上記のとおり、可変容量素子VC2,VC3の静電容量は差動で変化するので、PMOSトランジスタQ3のゲート端子およびドレイン端子と第1の電流制限部I3との接点に生じる電圧信号と、PMOSトランジスタQ4のゲート端子およびドレイン端子と第2の電流制限部I4との接点に生じる電圧信号とは、位相が180°異なる。つまり、これら2つの接点に差動の電圧信号が生じる。 As described above, since the capacitances of the variable capacitance elements VC2 and VC3 change differentially, the voltage signal generated at the contact point between the gate terminal and drain terminal of the PMOS transistor Q3 and the first current limiting unit I3, and the PMOS transistor The phase of the voltage signal generated at the contact point between the gate terminal and the drain terminal of Q4 and the second current limiting unit I4 is 180 °. That is, a differential voltage signal is generated at these two contacts.
この差動の電圧信号が差動信号増幅回路A1に入力されることになり、増幅された出力信号が差動信号増幅回路A1から出力される。このとき、第3の電流制限部I5で差動信号増幅回路A1の電流を制限することによって、回路内部のトランジスタの出力抵抗を高めることができ、微小な差動信号を増幅することができる。
本実施の形態では、センサ素子1の可変容量素子VC2,VC3を差動構成とすることにより、第1、第2の実施の形態に比べて小さい容量変化でも、振動を検出することができる。
This differential voltage signal is input to the differential signal amplifier circuit A1, and the amplified output signal is output from the differential signal amplifier circuit A1. At this time, by limiting the current of the differential signal amplifier circuit A1 by the third current limiter I5, the output resistance of the transistor in the circuit can be increased, and a minute differential signal can be amplified.
In the present embodiment, by making the variable capacitance elements VC2 and VC3 of the
[第4の実施の形態]
次に、本発明の第4の実施の形態について説明する。図5は本発明の第4の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第3の実施の形態において、差動信号増幅回路A1をPMOSトランジスタQ5とNMOSトランジスタQ6で構成し、PMOSトランジスタQ5のドレイン端子とNMOSトランジスタQ6のドレイン端子との接点から出力信号を取り出すものである。
[Fourth Embodiment]
Next, a fourth embodiment of the present invention will be described. FIG. 5 is a circuit diagram showing a configuration of a sensor element and a sensor circuit according to the fourth embodiment of the present invention.
In this embodiment, in the third embodiment, the differential signal amplifier circuit A1 is composed of a PMOS transistor Q5 and an NMOS transistor Q6, and is output from the contact point between the drain terminal of the PMOS transistor Q5 and the drain terminal of the NMOS transistor Q6. The signal is taken out.
PMOSトランジスタQ5のソース端子は電源電位VDDに接続され、ゲート端子はセンサ素子1の第1の出力端子11とPMOSトランジスタQ3のゲート端子およびドレイン端子に接続されている。NMOSトランジスタQ6のゲート端子はセンサ素子1の第2の出力端子12とPMOSトランジスタQ4のゲート端子およびドレイン端子に接続され、ソース端子は第3の電流制限部I5の第1の端子に接続されている。
The source terminal of the PMOS transistor Q5 is connected to the power supply potential VDD, and the gate terminal is connected to the
第1の実施の形態と同様に、第3の電流制限部I5でPMOSトランジスタQ5とNMOSトランジスタQ6の電流を制限することによって、PMOSトランジスタQ5とNMOSトランジスタQ6のソース−ゲート間の電圧を閾値電圧付近に設定して出力抵抗を高めることができ、微小な差動信号を増幅することができる。
本実施の形態では、第3の実施の形態と同様に、センサ素子1の可変容量素子VC2,VC3を差動構成とすることにより、第1、第2の実施の形態に比べて小さい容量変化でも、振動を検出することができる。
Similar to the first embodiment, the current between the PMOS transistor Q5 and the NMOS transistor Q6 is limited by the third current limiting unit I5, so that the voltage between the source and gate of the PMOS transistor Q5 and the NMOS transistor Q6 is a threshold voltage. The output resistance can be increased by setting it in the vicinity, and a minute differential signal can be amplified.
In the present embodiment, similarly to the third embodiment, the variable capacitance elements VC2 and VC3 of the
[第5の実施の形態]
次に、本発明の第5の実施の形態について説明する。図6は本発明の第5の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第3の実施の形態において、差動信号増幅回路A1をPMOSトランジスタQ7,Q8とNMOSトランジスタQ9,Q10で構成したものである。
[Fifth Embodiment]
Next, a fifth embodiment of the present invention will be described. FIG. 6 is a circuit diagram showing a configuration of a sensor element and a sensor circuit according to the fifth embodiment of the present invention.
In this embodiment, in the third embodiment, the differential signal amplifier circuit A1 is composed of PMOS transistors Q7 and Q8 and NMOS transistors Q9 and Q10.
PMOSトランジスタQ7のゲート端子はセンサ素子1の第1の出力端子11とPMOSトランジスタQ3のゲート端子およびドレイン端子に接続され、ソース端子は電源電位VDDに接続されている。PMOSトランジスタQ8のゲート端子はセンサ素子1の第2の出力端子12とPMOSトランジスタQ4のゲート端子およびドレイン端子に接続され、ソース端子は電源電位VDDに接続され、ドレイン端子はセンサ回路2の出力端子OUTに接続されている。NMOSトランジスタQ9のゲート端子およびドレイン端子はPMOSトランジスタQ7のドレイン端子に接続され、ソース端子は第3の電流制限部I5の第1の端子に接続されている。NMOSトランジスタQ10のゲート端子はNMOSトランジスタQ9のゲート端子およびドレイン端子とPMOSトランジスタQ7のドレイン端子に接続され、ドレイン端子はセンサ回路2の出力端子OUTに接続され、ソース端子は第3の電流制限部I5の第1の端子に接続されている。
The gate terminal of the PMOS transistor Q7 is connected to the
本実施の形態では、外部から加えられた振動によって生じた差動信号がPMOSトランジスタQ7,Q8に入力され、PMOSトランジスタQ3の電流がNMOSトランジスタQ10の電流に反映されるため、第3の実施の形態に比べて出力端子OUTに現れるオフセット電圧を制御しやすく、後段の閾値回路(図9の例ではA/D変換部53)の閾値設定が容易になるという効果がある。
In the present embodiment, the differential signal generated by the externally applied vibration is input to the PMOS transistors Q7 and Q8, and the current of the PMOS transistor Q3 is reflected in the current of the NMOS transistor Q10. Compared to the configuration, the offset voltage appearing at the output terminal OUT can be easily controlled, and the threshold value setting of the subsequent-stage threshold circuit (A /
[第6の実施の形態]
次に、本発明の第6の実施の形態について説明する。図7は本発明の第6の実施の形態に係る電流制限部の構成を示す回路図である。
本実施の形態は、第1〜第5の実施の形態における電流制限部I1〜I5の構成を示すものであり、電流制限部I1〜I5の各々をそれぞれNMOSトランジスタQ11で構成するものである。NMOSトランジスタQ11のドレイン端子が電流制限部I1〜I5の第1の端子に相当し、ソース端子が電流制限部I1〜I5の第2の端子に相当する。また、NMOSトランジスタQ11のゲート端子には、参照電圧端子REFからNMOSトランジスタQ11の閾値電圧以下の参照電圧が入力される。
[Sixth Embodiment]
Next, a sixth embodiment of the present invention will be described. FIG. 7 is a circuit diagram showing a configuration of a current limiting unit according to the sixth embodiment of the present invention.
This embodiment shows the configuration of the current limiting units I1 to I5 in the first to fifth embodiments, and each of the current limiting units I1 to I5 is configured by an NMOS transistor Q11. The drain terminal of the NMOS transistor Q11 corresponds to the first terminal of the current limiting units I1 to I5, and the source terminal corresponds to the second terminal of the current limiting units I1 to I5. A reference voltage equal to or lower than the threshold voltage of the NMOS transistor Q11 is input from the reference voltage terminal REF to the gate terminal of the NMOS transistor Q11.
本実施の形態では、図示しない参照電圧発生回路から参照電圧を制御することで、電流制限部I1〜I5の電流を変化させることができるため、センサ回路のセンシング時間を制御することができるという効果がある。 In the present embodiment, by controlling the reference voltage from a reference voltage generation circuit (not shown), the current of the current limiting units I1 to I5 can be changed, and thus the sensing time of the sensor circuit can be controlled. There is.
[第7の実施の形態]
次に、本発明の第7の実施の形態について説明する。図8は本発明の第7の実施の形態に係る電流制限部の構成を示す回路図である。
本実施の形態は、第1〜第5の実施の形態における電流制限部I1〜I5の構成を示すものであり、電流制限部I1〜I5の各々をそれぞれNMOSトランジスタQ12で構成するものである。NMOSトランジスタQ12のドレイン端子が電流制限部I1〜I5の第1の端子に相当し、ソース端子が電流制限部I1〜I5の第2の端子に相当する。また、NMOSトランジスタQ12のゲート端子は、接地されている。
本実施の形態では、第6の実施の形態に比べて参照電圧を必要としないため、参照電圧発生回路の分だけ回路面積を小さくすることができる。
[Seventh Embodiment]
Next, a seventh embodiment of the present invention will be described. FIG. 8 is a circuit diagram showing a configuration of a current limiting unit according to the seventh embodiment of the present invention.
This embodiment shows the configuration of the current limiting units I1 to I5 in the first to fifth embodiments, and each of the current limiting units I1 to I5 is configured by an NMOS transistor Q12. The drain terminal of the NMOS transistor Q12 corresponds to the first terminal of the current limiting units I1 to I5, and the source terminal corresponds to the second terminal of the current limiting units I1 to I5. The gate terminal of the NMOS transistor Q12 is grounded.
In the present embodiment, a reference voltage is not required as compared with the sixth embodiment, so that the circuit area can be reduced by the amount of the reference voltage generation circuit.
なお、第1〜第7の実施の形態では、センサ素子1およびセンサ回路2を振動検出に用いる場合について説明しているが、これに限るものではなく、本発明を振動検出以外に適用することも可能である。
In the first to seventh embodiments, the case where the
本発明は、センサノードに用いるセンサ回路に適用することができる。 The present invention can be applied to a sensor circuit used for a sensor node.
1…センサ素子、2…センサ回路、VC1,VC2,VC3…可変容量素子、D1…ダイオード、Q1,Q2,Q3,Q4,Q5,Q7,Q8…PMOSトランジスタ、Q6,Q9,Q10,Q11,Q12…NMOSトランジスタ、I1,I2,I3,I4,I5…電流制限部、A1…差動信号増幅回路。
DESCRIPTION OF
Claims (7)
制御端子が前記可変容量素子および前記ダイオードの出力端子に接続され、入力端子が前記第1の共通電位に接続され、出力端子がセンサ回路の出力端子に接続された第1極性トランジスタと、
第1の端子が前記可変容量素子、前記ダイオードの出力端子および前記第1極性トランジスタの制御端子に接続され、第2の端子が第2の共通電位に接続された第1の電流制限部と、
第1の端子が前記第1極性トランジスタの出力端子および前記センサ回路の出力端子に接続され、第2の端子が前記第2の共通電位に接続された第2の電流制限部とを備えることを特徴とするセンサ回路。 A diode in which an input terminal is connected to a first common potential, and an output terminal is connected to a variable capacitance element that constitutes a sensor element whose capacitance changes according to a physical quantity;
A first polarity transistor having a control terminal connected to the output terminal of the variable capacitance element and the diode, an input terminal connected to the first common potential, and an output terminal connected to the output terminal of the sensor circuit;
A first current limiter having a first terminal connected to the variable capacitance element, an output terminal of the diode, and a control terminal of the first polarity transistor, and a second terminal connected to a second common potential;
And a second current limiting unit having a first terminal connected to the output terminal of the first polarity transistor and the output terminal of the sensor circuit, and a second terminal connected to the second common potential. A characteristic sensor circuit.
入力端子が前記第1の共通電位に接続され、出力端子が前記第2の可変容量素子に接続された第2のダイオードと、
第1の入力端子が前記第1の可変容量素子および前記第1のダイオードの出力端子に接続され、第2の入力端子が前記第2の可変容量素子および前記第2のダイオードの出力端子に接続され、出力端子がセンサ回路の出力端子に接続され、電源端子が前記第1の共通電位に接続された差動信号増幅回路と、
第1の端子が前記第1の可変容量素子、前記第1のダイオードの出力端子および前記差動信号増幅回路の第1の入力端子に接続され、第2の端子が第2の共通電位に接続された第1の電流制限部と、
第1の端子が前記第2の可変容量素子、前記第2のダイオードの出力端子および前記差動信号増幅回路の第2の入力端子に接続され、第2の端子が前記第2の共通電位に接続された第2の電流制限部と、
第1の端子が前記差動信号増幅回路の接地端子に接続され、第2の端子が前記第2の共通電位に接続された第3の電流制限部とを備えることを特徴とするセンサ回路。 The input terminal is connected to the first common potential, and the output terminal is connected to the first variable capacitance element of the first and second variable capacitance elements constituting the sensor element in which the capacitance varies in a differential manner according to the physical quantity. A first diode connected to
A second diode having an input terminal connected to the first common potential and an output terminal connected to the second variable capacitance element;
A first input terminal is connected to the output terminal of the first variable capacitance element and the first diode, and a second input terminal is connected to the output terminal of the second variable capacitance element and the second diode. A differential signal amplifier circuit having an output terminal connected to the output terminal of the sensor circuit and a power supply terminal connected to the first common potential;
A first terminal is connected to the first variable capacitance element, an output terminal of the first diode, and a first input terminal of the differential signal amplifier circuit, and a second terminal is connected to a second common potential. A first current limiting unit,
The first terminal is connected to the second variable capacitance element, the output terminal of the second diode, and the second input terminal of the differential signal amplifier circuit, and the second terminal is set to the second common potential. A connected second current limiter;
A sensor circuit comprising: a third current limiter having a first terminal connected to a ground terminal of the differential signal amplifier circuit and a second terminal connected to the second common potential.
前記差動信号増幅回路は、
制御端子が前記差動信号増幅回路の第1の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第1極性トランジスタと、
制御端子が前記差動信号増幅回路の第2の入力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第2極性トランジスタとから構成されることを特徴とするセンサ回路。 The sensor circuit according to claim 2,
The differential signal amplifier circuit includes:
A control terminal is connected to a first input terminal of the differential signal amplifier circuit, an input terminal is connected to a power supply terminal of the differential signal amplifier circuit, and an output terminal is connected to an output terminal of the differential signal amplifier circuit. A first polarity transistor;
The control terminal is connected to the second input terminal of the differential signal amplifier circuit, the input terminal is connected to the ground terminal of the differential signal amplifier circuit, and the output terminal is connected to the output terminal of the differential signal amplifier circuit. And a second polarity transistor.
前記差動信号増幅回路は、
制御端子が前記差動信号増幅回路の第1の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続された第1の第1極性トランジスタと、
制御端子が前記差動信号増幅回路の第2の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第2の第1極性トランジスタと、
制御端子および出力端子が前記第1の第1極性トランジスタの出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続された第1の第2極性トランジスタと、
制御端子が前記第1の第2極性トランジスタの制御端子および出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第2の第2極性トランジスタとから構成されることを特徴とするセンサ回路。 The sensor circuit according to claim 2,
The differential signal amplifier circuit includes:
A first first polarity transistor having a control terminal connected to a first input terminal of the differential signal amplifier circuit and an input terminal connected to a power supply terminal of the differential signal amplifier circuit;
The control terminal is connected to the second input terminal of the differential signal amplifier circuit, the input terminal is connected to the power supply terminal of the differential signal amplifier circuit, and the output terminal is connected to the output terminal of the differential signal amplifier circuit. A second first polarity transistor;
A first second polarity transistor having a control terminal and an output terminal connected to an output terminal of the first first polarity transistor, and an input terminal connected to a ground terminal of the differential signal amplifier circuit;
The control terminal is connected to the control terminal and the output terminal of the first second polarity transistor, the input terminal is connected to the ground terminal of the differential signal amplifier circuit, and the output terminal is connected to the output terminal of the differential signal amplifier circuit. A sensor circuit comprising a second second polarity transistor connected thereto.
前記ダイオードは、出力端子と制御端子が接続された第1極性トランジスタで構成されることを特徴とするセンサ回路。 The sensor circuit according to any one of claims 1 to 4,
The diode is composed of a first polarity transistor having an output terminal and a control terminal connected to each other.
前記電流制限部は、制御端子が前記第2の共通電位から第2極性トランジスタの閾値電圧以下の範囲で設定された参照電位または前記第2の共通電位に接続された第2極性トランジスタで構成されることを特徴とするセンサ回路。 The sensor circuit according to any one of claims 1 to 5,
The current limiting unit includes a reference potential set in a range where the control terminal is less than or equal to a threshold voltage of the second polarity transistor from the second common potential or a second polarity transistor connected to the second common potential. A sensor circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009135934A JP4750876B2 (en) | 2009-06-05 | 2009-06-05 | Sensor circuit and sensor node |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009135934A JP4750876B2 (en) | 2009-06-05 | 2009-06-05 | Sensor circuit and sensor node |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010281716A JP2010281716A (en) | 2010-12-16 |
JP4750876B2 true JP4750876B2 (en) | 2011-08-17 |
Family
ID=43538580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009135934A Expired - Fee Related JP4750876B2 (en) | 2009-06-05 | 2009-06-05 | Sensor circuit and sensor node |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4750876B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4963504B2 (en) * | 2009-06-08 | 2012-06-27 | 日本電信電話株式会社 | Sensor circuit and sensor node |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60222737A (en) * | 1984-04-20 | 1985-11-07 | Yokogawa Hokushin Electric Corp | Pressure transmitter |
US5122755A (en) * | 1990-05-11 | 1992-06-16 | New Sd, Inc. | Capacitive position detector |
JP2004024551A (en) * | 2002-06-26 | 2004-01-29 | Renesas Technology Corp | Semiconductor device for sensor system |
JP2008157917A (en) * | 2006-11-28 | 2008-07-10 | Toshiba Corp | Circuit for detecting capacity difference |
-
2009
- 2009-06-05 JP JP2009135934A patent/JP4750876B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010281716A (en) | 2010-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106017710B (en) | Integrated electronic device comprising a temperature sensor and sensing method | |
US10627436B2 (en) | Capacitance sensing circuits | |
KR101851052B1 (en) | Thermal detection circuit | |
JP6993569B2 (en) | Regulator circuit and semiconductor device and power supply device | |
KR101445424B1 (en) | Detection circuit and sensor device | |
KR102105034B1 (en) | Magnetic sensor circuit | |
JP3805543B2 (en) | Semiconductor integrated circuit | |
JP2010147835A (en) | Power-on resetting circuit | |
JP2010193036A (en) | Comparator circuit | |
CN100458385C (en) | Temp. sensor | |
JP4750876B2 (en) | Sensor circuit and sensor node | |
JP5281556B2 (en) | Physical quantity sensor | |
JP2015146497A (en) | amplifier circuit | |
JP2011007545A (en) | Temperature sensor | |
JP2011059991A (en) | Sensor node chip | |
JP5129302B2 (en) | Sensor threshold value determination circuit | |
JP4963504B2 (en) | Sensor circuit and sensor node | |
JP2004274207A (en) | Bias voltage generator circuit and differential amplifier | |
JPH085590A (en) | Humidity sensor | |
JP2015211345A (en) | Power supply voltage monitoring circuit, and electronic circuit including the same | |
JP2015122635A (en) | Amplification circuit | |
JP7186134B2 (en) | Semiconductor device and semiconductor system with the same | |
JP4851560B2 (en) | Threshold circuit | |
JP6717715B2 (en) | Regulator circuit and sensor circuit | |
JP5856557B2 (en) | Sensor threshold value determination circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110425 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110517 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110519 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4750876 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |