JP4749454B2 - Thin film magnetic memory device - Google Patents
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Description
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合(MTJ:Magnetic Tunnel Junction)を有するメモリセルを備えたランダムアクセスメモリに関する。 The present invention relates to a thin film magnetic memory device, and more particularly to a random access memory including a memory cell having a magnetic tunnel junction (MTJ).
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、MRAM(Magnetic Random Access Memory)デバイスが注目されている。MRAMデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。 An MRAM (Magnetic Random Access Memory) device has attracted attention as a storage device that can store nonvolatile data with low power consumption. An MRAM device is a storage device that performs non-volatile data storage using a plurality of thin film magnetic bodies formed in a semiconductor integrated circuit and allows random access to each of the thin film magnetic bodies.
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、MRAMデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたMRAMデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。 In particular, in recent years, it has been announced that the performance of MRAM devices will be dramatically improved by using a thin film magnetic body using a magnetic tunnel junction as a memory cell. For MRAM devices with memory cells with magnetic tunnel junctions, see “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb 2000. and “Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.
図11は、トンネル接合部を有するメモリセル(以下、単に「MTJメモリセル」とも称する)の構成を示す概略図である。 FIG. 11 is a schematic diagram showing a configuration of a memory cell having a tunnel junction (hereinafter also simply referred to as “MTJ memory cell”).
図11を参照して、MTJメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子TMRと、アクセストランジスタATRとを含む。アクセストランジスタATRは、ライトビット線WBLおよびリードビット線RBLの間に、トンネル磁気抵抗素子TMRと直列に接続される。代表的には、アクセストランジスタATRとして、半導体基板上に形成された電界効果型トランジスタが適用される。 Referring to FIG. 11, the MTJ memory cell includes a tunnel magnetoresistive element TMR whose electric resistance changes according to the data level of magnetically written storage data, and an access transistor ATR. Access transistor ATR is connected in series with tunneling magneto-resistance element TMR between write bit line WBL and read bit line RBL. Typically, a field effect transistor formed on a semiconductor substrate is applied as access transistor ATR.
MTJメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのライトビット線WBLおよびライトディジット線WDLと、データ読出を指示するためのワード線WLと、データ読出電流の供給を受けるリードビット線RBLとが設けられる。データ読出時においては、アクセストランジスタATRのターンオンに応答して、トンネル磁気抵抗素子TMRは、接地電圧GNDに設定されたライトビット線WBLと、リードビット線RBLとの間に電気的に結合される。 For MTJ memory cells, write bit line WBL and write digit line WDL for flowing data write currents in different directions during data write, word line WL for instructing data read, and data read A read bit line RBL that receives supply of current is provided. At the time of data reading, in response to turn-on of access transistor ATR, tunneling magneto-resistance element TMR is electrically coupled between write bit line WBL set to ground voltage GND and read bit line RBL. .
図12は、MTJメモリセルに対するデータ書込動作を説明する概念図である。
図12を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部かの印加磁界に応じた方向に磁化される強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対(反平行)方向に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって、磁気トンネル接合が形成される。
FIG. 12 is a conceptual diagram illustrating a data write operation for the MTJ memory cell.
Referring to FIG. 12, tunneling magneto-resistance element TMR corresponds to a ferromagnetic layer (hereinafter also simply referred to as “fixed magnetization layer”) FL having a fixed fixed magnetization direction and an externally applied magnetic field. A ferromagnetic layer (hereinafter, also simply referred to as “free magnetic layer”) VL that is magnetized in the direction. A tunnel barrier (tunnel film) TB formed of an insulator film is provided between the fixed magnetic layer FL and the free magnetic layer VL. Free magnetic layer VL is magnetized in the same direction as fixed magnetic layer FL or in the opposite (antiparallel) direction to fixed magnetic layer FL according to the level of stored data to be written. A magnetic tunnel junction is formed by these fixed magnetic layer FL, tunnel barrier TB and free magnetic layer VL.
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLの磁化方向と自由磁化層VLの磁化方向とが平行である場合に最小値Rminとなり、両者の磁化方向が反対(反平行)方向である場合に最大値Rmaxとなる。 The electric resistance of tunneling magneto-resistance element TMR changes according to the relative relationship between the magnetization directions of fixed magnetic layer FL and free magnetic layer VL. Specifically, the electrical resistance of the tunnel magnetoresistive element TMR becomes the minimum value Rmin when the magnetization direction of the fixed magnetization layer FL and the magnetization direction of the free magnetization layer VL are parallel, and the magnetization directions of both are opposite (reverse) In the case of the (parallel) direction, the maximum value Rmax is obtained.
データ書込時においては、ワード線WLが非活性化されて、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを磁化するためのデータ書込電流は、ライトビット線WBLおよびライトディジット線WDLのそれぞれにおいて、書込データのレベルに応じた方向に流される。 At the time of data writing, word line WL is deactivated and access transistor ATR is turned off. In this state, the data write current for magnetizing free magnetic layer VL flows in the direction corresponding to the level of the write data in each of write bit line WBL and write digit line WDL.
図13は、データ書込におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。 FIG. 13 is a conceptual diagram showing the relationship between the data write current and the magnetization direction of the tunnel magnetoresistive element in data write.
図13を参照して、横軸H(EA)は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸(EA:Easy Axis)方向に印加される磁界を示す。一方、縦軸H(HA)は、自由磁化層VLにおいて磁化困難軸(HA:Hard Axis)方向に作用する磁界を示す。磁界H(EA)およびH(HA)は、ライトビット線WBLおよびライトディジット線WDLをそれぞれ流れる電流によって生じる2つの磁界の一方ずつにそれぞれ対応する。 Referring to FIG. 13, the horizontal axis H (EA) indicates a magnetic field applied in the easy axis (EA) direction in free magnetic layer VL in tunneling magneto-resistance element TMR. On the other hand, the vertical axis H (HA) indicates a magnetic field that acts in the hard magnetization axis (HA) direction in the free magnetic layer VL. Magnetic fields H (EA) and H (HA) correspond to one of the two magnetic fields generated by the currents flowing through write bit line WBL and write digit line WDL, respectively.
MTJメモリセルにおいては、固定磁化層FLの固定された磁化方向は、自由磁化層VLの磁化容易軸に沿っており、自由磁化層VLは、記憶データのレベル(“1”および“0”)に応じて、磁化容易軸方向に沿って、固定磁化層FLと平行あるいは反平行(反対)方向に磁化される。MTJメモリセルは、自由磁化層VLの2通りの磁化方向と対応させて、1ビットのデータ(“1”および“0”)を記憶することができる。 In the MTJ memory cell, the fixed magnetization direction of the fixed magnetization layer FL is along the easy magnetization axis of the free magnetization layer VL, and the free magnetization layer VL has the stored data level (“1” and “0”). Accordingly, it is magnetized in the direction parallel to the fixed magnetic layer FL or in the antiparallel (opposite) direction along the easy axis direction. The MTJ memory cell can store 1-bit data (“1” and “0”) corresponding to the two magnetization directions of the free magnetic layer VL.
自由磁化層VLの磁化方向は、印加される磁界H(EA)およびH(HA)の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。 The magnetization direction of the free magnetic layer VL can be newly rewritten only when the sum of the applied magnetic fields H (EA) and H (HA) reaches a region outside the asteroid characteristic line shown in the figure. it can. That is, when the applied data write magnetic field has a strength corresponding to the region inside the asteroid characteristic line, the magnetization direction of the free magnetic layer VL does not change.
アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。 As indicated by the asteroid characteristic line, by applying a magnetic field in the hard axis direction to the free magnetic layer VL, the magnetization threshold required to change the magnetization direction along the easy axis is lowered. be able to.
図13に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるMTJメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ライトビット線WBLまたはライトディジット線WDLを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSW+ΔHで示される。 When the operating point at the time of data writing is designed as in the example shown in FIG. 13, in the MTJ memory cell that is the target of data writing, the data write magnetic field in the easy axis direction has an intensity of HWR. Designed to be That is, the value of the data write current flowing through write bit line WBL or write digit line WDL is designed so that this data write magnetic field HWR is obtained. Generally, data write magnetic field H WR is the switching magnetic field H SW necessary for switching the magnetization direction is indicated by the sum of the margin [Delta] H. That is, H WR = H SW + ΔH.
MTJメモリセルの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えるためには、ライトディジット線WDLとライトビット線WBLとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子TMR中の自由磁化層VLは、磁化容易軸(EA)に沿ったデータ書込磁界の向きに応じて、固定磁化層FLと平行もしくは、反対(反平行)方向に磁化される。トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちMTJメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。 In order to rewrite the storage data of the MTJ memory cell, that is, the magnetization direction of the tunnel magnetoresistive element TMR, it is necessary to pass a data write current of a predetermined level or more to both the write digit line WDL and the write bit line WBL. Thus, free magnetic layer VL in tunneling magneto-resistance element TMR is parallel to fixed magnetic layer FL or in the opposite (anti-parallel) direction according to the direction of the data write magnetic field along the easy axis (EA). Magnetized. The magnetization direction once written in tunneling magneto-resistance element TMR, that is, data stored in the MTJ memory cell is held in a nonvolatile manner until new data writing is executed.
図14は、MTJメモリセルからのデータ読出を説明する概念図である。
図14を参照して、データ読出時においては、アクセストランジスタATRは、ワード線WLの活性化に応答してターンオンする。また、ライトビット線WBLは、接地電圧GNDに設定される。これにより、トンネル磁気抵抗素子TMRは、接地電圧GNDでプルダウンされた状態でリードビット線RBLと電気的に結合される。
FIG. 14 is a conceptual diagram illustrating data reading from the MTJ memory cell.
Referring to FIG. 14, at the time of data reading, access transistor ATR is turned on in response to activation of word line WL. Write bit line WBL is set to ground voltage GND. Thereby, tunneling magneto-resistance element TMR is electrically coupled to read bit line RBL while being pulled down by ground voltage GND.
この状態で、リードビット線RBLを所定電圧でプルアップすれば、リードビット線RBLおよびトンネル磁気抵抗素子TMRを含む電流経路を、トンネル磁気抵抗素子TMRの電気抵抗に応じた、すなわちMTJメモリセルの記憶データのレベルに応じたメモリセル電流Icellが通過する。たとえば、このメモリセル電流Icellを所定の基準電流と比較することにより、MTJメモリセルから記憶データを読出すことができる。 In this state, if the read bit line RBL is pulled up with a predetermined voltage, the current path including the read bit line RBL and the tunnel magnetoresistive element TMR is changed according to the electric resistance of the tunnel magnetoresistive element TMR, that is, the MTJ memory cell. A memory cell current Icell corresponding to the level of stored data passes. For example, the stored data can be read from the MTJ memory cell by comparing the memory cell current Icell with a predetermined reference current.
このようにトンネル磁気抵抗素子TMRは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子TMRの電気抵抗Rmax/Rminと、記憶データのレベル(“1”/ “0”)とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。このように、MRAMデバイスでは、トンネル磁気抵抗素子TMRにおける、記憶データレベルの違いに対応する接合抵抗の差(ΔR=Rmax−Rmin)を利用してデータ記憶が実行される。
一般的には、データ記憶を実行するための正規のMTJメモリセルとは別に、メモリセル電流Icellと比較される基準電流を生成するためのリファレンスセルが設けられる。リファレンスセルによって生成される基準電流は、MTJメモリセルの2種類の電気抵抗RmaxおよびRminにそれぞれ対応する2種類のメモリセル電流Icellの中間値となるように設計する必要がある。基本的には、これらのリファレンスセルについても、正規のMTJメモリセルと同様のトンネル磁気抵抗素子TMRを含むように設計される。 In general, a reference cell for generating a reference current to be compared with the memory cell current Icell is provided in addition to a normal MTJ memory cell for performing data storage. The reference current generated by the reference cell needs to be designed to be an intermediate value between the two types of memory cell currents Icell respectively corresponding to the two types of electrical resistances Rmax and Rmin of the MTJ memory cell. Basically, these reference cells are also designed to include a tunnel magnetoresistive element TMR similar to a normal MTJ memory cell.
トンネル磁気抵抗素子TMRの通過電流は、トンネル膜として用いられる絶縁膜の膜厚に大きな影響を受ける。このため、正規のMTJメモリセルおよびリファレンスセルの間でトンネル膜厚実績に差異が生じれば、基準電流が所望のレベルに設定されなくなってしまう。このような理由から、リファレンスセルを用いて生成される基準電流のレベルを、上述したような微小電流差を検知可能なレベルに正確に設定することは困難であり、基準電流のばらつきによってデータ読出精度が低下するおそれがある。 The passing current of tunneling magneto-resistance element TMR is greatly affected by the thickness of the insulating film used as the tunneling film. For this reason, if the tunnel film thickness results differ between the regular MTJ memory cell and the reference cell, the reference current is not set to a desired level. For this reason, it is difficult to accurately set the level of the reference current generated using the reference cell to a level that can detect the minute current difference as described above. The accuracy may be reduced.
特に、一般的なMTJメモリセルにおいては、記憶データレベルに応じて生じる抵抗差ΔRはそれほど大きくはならない。代表的には、電気抵抗Rminは、Rmaxの数十%程度に留まっている。このため、記憶データレベルに応じたメモリセル電流Icellの変化もそれほど大きくなく、マイクロアンペア(μA:10-6A)オーダに留まる。したがって、正規のMTJメモリセルおよびリファレンスにおける、トンネル膜厚製造工程を高精度化する必要がある。 In particular, in a general MTJ memory cell, the resistance difference ΔR generated according to the storage data level is not so large. Typically, the electrical resistance Rmin remains around several tens of percent of Rmax. For this reason, the change of the memory cell current Icell according to the stored data level is not so large and remains in the order of microamperes (μA: 10 −6 A). Therefore, it is necessary to increase the accuracy of the tunnel film thickness manufacturing process in the regular MTJ memory cell and reference.
しかし、製造プロセスにおけるトンネル膜厚精度を厳格化すれば、製造歩留の低下等による製造コストの上昇が懸念される。このような背景から、MRAMデバイスにおいて、MTJメモリセルでの上述した抵抗差ΔRに基いたデータ読出を、製造工程の厳格化を招くことなく、高精度に実行するための構成が求められる。 However, if the tunnel film thickness accuracy in the manufacturing process is tightened, there is a concern about an increase in manufacturing cost due to a decrease in manufacturing yield or the like. Against this background, there is a demand for a configuration for executing data reading based on the above-described resistance difference ΔR in the MTJ memory cell with high accuracy without causing a strict manufacturing process in the MRAM device.
このような問題点を解決するために、リファレンスセルを用いることなく選択メモリセルに対するアクセスのみでデータ読出を実行する、いわゆる「セルフリファレンス方式」のデータ読出を実行するMRAMデバイスの構成が、米国特許第6,317,376B1号に開示されている。 In order to solve such a problem, a configuration of an MRAM device that performs data reading by only accessing a selected memory cell without using a reference cell, that performs data reading of a so-called “self-reference method” is disclosed in US Pat. No. 6,317,376B1.
当該米国特許に開示された従来のセルフリファレンス読出では、1回のデータ読出動作は、連続的に実行される、(1)選択メモリセルからの記憶データ読出、(2)当該選択メモリセルへの“0”データの強制書込後のデータ読出、(3)当該選択メモリセルへの“1”データの強制書込後のデータ読出、(4)上記(1)〜(3)の読出結果に基づいた読出データ生成、および(5)当該選択メモリセルへの読出データ再書込(リストア)によって構成されている。このようなデータ読出動作によれば、選択メモリセルに対するアクセスのみでデータ読出を実行することができるため、リファレンスセルの製造ばらつきに左右されず高精度のデータ読出を実行できる。 In the conventional self-reference read disclosed in the US patent, one data read operation is continuously executed, (1) reading stored data from the selected memory cell, and (2) reading to the selected memory cell. Data reading after forced writing of “0” data, (3) Data reading after forced writing of “1” data to the selected memory cell, (4) Reading results of (1) to (3) above Read data generation based on this and (5) read data rewrite (restore) to the selected memory cell. According to such a data reading operation, data reading can be executed only by accessing the selected memory cell, so that high-precision data reading can be executed regardless of manufacturing variations of the reference cell.
しかしながら、従来のセルフリファレンス読出では、1回のデータ読出動作において、強制的なデータ書込およびデータ読出を繰返して実行する必要があること、および、選択メモリセルの記憶データを破壊することに伴って再書込が必要であることから、データ読出動作の高速化が妨げられるという問題点があった。 However, in the conventional self-reference reading, it is necessary to repeatedly execute forced data writing and data reading in one data reading operation, and the stored data of the selected memory cell is destroyed. Since rewriting is necessary, there is a problem that the speeding up of the data reading operation is hindered.
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、セルフリファレンス方式に基づいた高速および高精度のデータ読出を実行する薄膜磁性体記憶装置の構成を提供することである。 The present invention has been made to solve such problems, and an object of the present invention is to configure a thin film magnetic memory device that performs high-speed and high-precision data reading based on a self-reference method. Is to provide.
この発明による薄膜磁性体記憶装置は、各々が、磁気的に書込まれた記憶データに応じた方向に磁化容易軸に沿って磁化されて、磁化方向に応じた電気抵抗を有する複数のメモリセルと、データ読出時に、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルを介して固定電圧と電気的に結合されるデータ線と、少なくともデータ読出時にデータ線を所定電圧と結合する電流供給回路と、第1の電源電圧を受けて、データ書込時にデータ書込対象となるメモリセルに対して磁化困難軸に沿ったデータ書込磁界を印加するための磁界印加部と、第2の電源電圧および固定電圧を受けて、選択メモリセルの記憶データに応じた読出データを生成するデータ読出回路とを備え、第1の電源電圧と固定電圧との差は、第2の電源電圧と固定電圧との差よりも大きい。 A thin-film magnetic memory device according to the present invention includes a plurality of memory cells each magnetized along an easy magnetization axis in a direction corresponding to magnetically written storage data and having an electric resistance corresponding to the magnetization direction. A data line electrically coupled to a fixed voltage via a selected memory cell selected as a data read target among a plurality of memory cells at the time of data reading, and at least a data line coupled to a predetermined voltage at the time of data reading A current supply circuit that receives the first power supply voltage, and a magnetic field application unit that applies a data write magnetic field along a hard magnetization axis to a memory cell that is a data write target during data writing; A data read circuit that receives the second power supply voltage and the fixed voltage and generates read data corresponding to the data stored in the selected memory cell, and the difference between the first power supply voltage and the fixed voltage is the second power supply voltage Voltage Greater than the difference between the fixed voltage.
磁界印加部は、各々が、複数のメモリセルの所定区分ごとに設けられ、対応するメモリセルの各々に対して磁化困難軸に沿った方向の磁界を印加するための電流の供給を選択的に受ける複数の電流配線と、複数の電流配線にそれぞれ対応して設けられ、各々が、第1の電源電圧および固定電圧の間に複数の電流配線の対応する1本と直列に接続される複数のドライバトランジスタと、複数の電流配線にそれぞれ対応して設けられる複数の電流配線駆動制御部とを含み、各複数の電流配線駆動制御部は、データ読出および書込時の各々において、対応する電流配線が選択メモリセルに対応するか否かを示す第1の制御信号に基づいて、複数のドライバトランジスタの対応する1つのオン・オフを制御するための第2の制御信号を生成する信号生成回路を有し、信号生成回路は、第2の制御信号の振幅を第1の制御信号の振幅よりも大きくするレベル変換機能を有する。 Magnetic field applying unit, each provided for each predetermined section of the plurality of memory cells, selective supply of electric current for applying the direction of the magnetic field along the hard axis for each of the corresponding memory cell And a plurality of current wirings respectively connected to the corresponding one of the plurality of current wirings between the first power supply voltage and the fixed voltage. Driver transistors and a plurality of current wiring drive control units provided corresponding to the plurality of current wirings, respectively, and each of the plurality of current wiring drive control units has a corresponding current at the time of data reading and writing. Based on a first control signal indicating whether or not the wiring corresponds to the selected memory cell, a signal generation for generating a second control signal for controlling on / off of the corresponding one of the plurality of driver transistors. Has a circuit, the signal generating circuit includes a level converting function larger than the amplitude of the amplitude of the second control signal a first control signal.
好ましくは、各電流配線駆動制御部は、信号生成回路の動作電流を制御する動作電流制御部をさらに有し、動作電流制御部は、データ読出時において、動作電流をデータ書込時よりも減少させる。 Good Mashiku, each current wire drive control unit has an operating current control unit for controlling the operating current of the signal generating circuit further operating current control unit in the data read from the time the operating current data write Also reduce.
この発明による薄膜磁性体記憶装置は、磁化困難軸方向に沿ったバイアス磁界の印加によって、選択メモリセルの電気抵抗を記憶データに応じた極性で変化(増加または減少)することを利用して、強制的なデータ書込およびデータ読出、および、選択メモリセルへの記憶データの再書込を伴うことなく、選択メモリセルに対するアクセスのみを行なうセルフリファレンス方式のデータ読出を高速に実行できる。さらに、バイアス磁界を発生するための構成をデータ書込時に所定のデータ書込磁界を発生させる構成と共用できるので、回路構成を簡略化することができる。特に、電流配線を十分な電圧差で駆動できるので、バイアス磁界およびデータ書込磁界を発生させる電流を十分に供給できる。 The thin film magnetic memory device according to the present invention utilizes the change (increase or decrease) of the electrical resistance of the selected memory cell with the polarity according to the stored data by applying a bias magnetic field along the hard axis direction. Self-reference type data reading in which only the selected memory cell is accessed can be executed at high speed without compulsory data writing and data reading and rewriting of stored data to the selected memory cell. Furthermore, since the configuration for generating the bias magnetic field can be shared with the configuration for generating a predetermined data write magnetic field during data writing, the circuit configuration can be simplified. In particular, since the current wiring can be driven with a sufficient voltage difference, a current for generating a bias magnetic field and a data write magnetic field can be sufficiently supplied.
また、データ読出時にバイアス磁界を徐々に発生させることによって、データ線の電圧が急激に変動することを回避して、ノイズを低減した安定的なデータ読出が可能になる。 Further , by gradually generating a bias magnetic field at the time of data reading, it is possible to avoid a sudden fluctuation in the voltage of the data line and to perform stable data reading with reduced noise.
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
[実施の形態1]
図1は、本発明の実施の形態に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[Embodiment 1]
FIG. 1 is a schematic block diagram showing an overall configuration of
図1を参照して、本発明の実施の形態に従うMRAMデバイス1は、外部から制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、データ読出またはデータ書込の対象に選択されたメモリセル(以下、「選択メモリセル」とも称する)に対して、入力データDINの書込または、出力データDOUTの読出を行なう。
Referring to FIG. 1,
MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配されたMTJメモリセルMCを含むメモリアレイ10とを備える。各MTJメモリセルMCの構成およびデータ記憶原理については、図11から図14で説明したのと同様である。
The
メモリアレイ10においては、MTJメモリセルの行にそれぞれ対応して、ワード線WLおよびライトディジット線WDLが配置され、MTJメモリセルの列にそれぞれ対応して、ビット線BLおよびソース線SLが配置される。図1においては、代表的に示される1個のMTJメモリセルMCと、これに対応するワード線WL、ライトディジット線WDL、ビット線BLおよびソース線SLの配置が示される。
In
MRAMデバイス1は、アドレス信号ADDによって示されるロウアドレスRAに応じた行選択を実行するための行選択回路20,21と、アドレス信号ADDによって示されるコラムアドレスCAに基づいてメモリアレイ10における列選択を実行するための列デコーダ25と、読出/書込制御回路30,35とをさらに備える。
The
読出/書込制御回路30,35は、メモリアレイ10に配置されたMTJメモリセルMCに対して、データ読出動作およびデータ書込動作を実行するための回路群を総括的に表記したものである。
Read /
また、以下においては、信号、信号線およびデータ等の二値的な高電圧状態(たとえば、電源電圧Vcc1,Vcc2)および低電圧状態(たとえば、接地電圧GND)を、それぞれ「Hレベル」および「Lレベル」とも称する。 In the following, binary high voltage states (for example, power supply voltages Vcc1 and Vcc2) and low voltage states (for example, ground voltage GND) such as signals, signal lines, and data are respectively set to “H level” and “ Also referred to as “L level”.
以下の説明で明らかになるように、本願発明においては、選択メモリセルに対してバイアス磁界を印加することによって、セルフリファレンス方式のデータ読出を高速化する。まず、本願発明のデータ読出の原理について最初に説明する。 As will be apparent from the following description, in the present invention, the bias magnetic field is applied to the selected memory cell to speed up the self-reference type data reading. First, the principle of data reading according to the present invention will be described first.
図2は、MTJメモリセルに対して磁界を印加するための電流および、MTJメモリセルの電気抵抗の関係(ヒステリシス特性)を示す概念図である。 FIG. 2 is a conceptual diagram showing the relationship (hysteresis characteristics) between the current for applying a magnetic field to the MTJ memory cell and the electrical resistance of the MTJ memory cell.
図2を参照して、横軸には、ビット線を流れるビット線電流I(BL)が示され、縦軸にはMTJメモリセルの電気抵抗Rcellが示される。ビット線電流I(BL)によって生じる磁界は、図11に示した自由磁化層VLにおいて、磁化容易軸方向(EA)に沿った方向を有する。一方、ライトディジット線WDLを流れるディジット線電流I(WDL)によって生じる磁界は、自由磁化層VLにおいて、磁化困難軸方向(HA)に沿った方向を有する。 Referring to FIG. 2, the horizontal axis represents the bit line current I (BL) flowing through the bit line, and the vertical axis represents the electric resistance Rcell of the MTJ memory cell. The magnetic field generated by the bit line current I (BL) has a direction along the easy axis direction (EA) in the free magnetic layer VL shown in FIG. On the other hand, the magnetic field generated by the digit line current I (WDL) flowing through the write digit line WDL has a direction along the hard axis direction (HA) in the free magnetic layer VL.
したがって、ビット線電流I(BL)が、自由磁化層VLの磁化方向を反転させるためのしきい値を超えると、自由磁化層VLの磁化方向が反転されて、メモリセル抵抗Rcellが変化する。図2においては、プラス方向のビット線電流I(BL)がしきい値を超えて流された場合にはメモリセル抵抗Rcellが最大値Rmaxとなり、マイナス方向のビット線電流I(BL)がしきい値を超えて流された場合には、メモリセル抵抗Rcellが最小値Rminとなる。このようなビット線電流I(BL)のしきい値は、ライトディジット線WDLを流れる電流I(WDL)によって異なる。 Therefore, when the bit line current I (BL) exceeds the threshold value for reversing the magnetization direction of the free magnetic layer VL, the magnetization direction of the free magnetic layer VL is reversed and the memory cell resistance Rcell changes. In FIG. 2, when the bit line current I (BL) in the plus direction exceeds the threshold value, the memory cell resistance Rcell becomes the maximum value Rmax, and the bit line current I (BL) in the minus direction is reduced. When flowing beyond the threshold value, the memory cell resistance Rcell becomes the minimum value Rmin. The threshold value of the bit line current I (BL) varies depending on the current I (WDL) flowing through the write digit line WDL.
まず、ライトディジット線WDLを流れるディジット線電流I(WDL)=0である場合におけるメモリセル抵抗Rcellのヒステリシス特性が、図2中に点線で示される。この場合における、ビット線電流I(BL)のプラス方向およびマイナス方向のしきい値を、それぞれIt0および−It0とする。 First, the hysteresis characteristic of the memory cell resistance Rcell when the digit line current I (WDL) flowing through the write digit line WDL = 0 is shown by a dotted line in FIG. In this case, the threshold values of the bit line current I (BL) in the positive direction and the negative direction are respectively It0 and -It0.
これに対して、ライトディジット線WDLに電流が流される場合には、ビット線電流I(BL)のしきい値が低下する。図2には、ディジット線電流I(WDL)=Ipである場合のメモリセル抵抗Rcellのヒステリシス特性が実線で示される。ディジット線電流I(WDL)によって生じる磁化困難軸方向の磁界の影響によって、ビット線電流I(BL)のプラス方向およびマイナス方向のしきい値は、それぞれIt1(It1<It0)および−It1(−It1>−It0)に変化する。このヒステリシス特性は、データ書込動作時におけるメモリセル抵抗Rcellの挙動を示している。したがって、データ書込動作時におけるビット線電流I(BL)、すなわちデータ書込電流+Iwおよび−Iwは、It1<+Iw<It0および−It0<−Iw<−It1の範囲に設定されている。 On the other hand, when a current flows through write digit line WDL, the threshold value of bit line current I (BL) decreases. In FIG. 2, the hysteresis characteristic of the memory cell resistance Rcell when the digit line current I (WDL) = Ip is shown by a solid line. Due to the influence of the magnetic field in the hard axis direction caused by the digit line current I (WDL), the positive and negative thresholds of the bit line current I (BL) become It1 (It1 <It0) and −It1 (− It1> -It0). This hysteresis characteristic indicates the behavior of the memory cell resistance Rcell during the data write operation. Therefore, the bit line current I (BL) during the data write operation, that is, the data write currents + Iw and −Iw are set in the range of It1 <+ Iw <It0 and −It0 <−Iw <−It1.
一方、データ読出動作時におけるビット線電流I(BL)、すなわちデータ読出電流Isは、選択メモリセルや寄生容量等をRC負荷として接続されたデータ線DIOの充電電流として流れるので、データ書込時におけるビット線電流I(BL)、すなわちデータ書込電流±Iwと比較すると、2〜3桁小さいレベルとなるのが一般的である。したがって、図2中では、データ読出電流Is≒0とみなすことができる。 On the other hand, the bit line current I (BL) in the data read operation, that is, the data read current Is flows as a charge current for the data line DIO connected with the selected memory cell, parasitic capacitance, etc. as the RC load. Compared with the bit line current I (BL) at, that is, the data write current ± Iw, it is generally a level that is two to three orders of magnitude smaller. Therefore, in FIG. 2, it can be considered that the data read current Is≈0.
データ読出前の状態においては、図2中における(a)または(c)の状態、すなわち選択メモリセルが電気抵抗RminまたはRmaxのいずれかを有するように、トンネル磁気抵抗素子TMR中の自由磁化層の磁化方向が設定されている。 In the state before data reading, the state (a) or (c) in FIG. 2, that is, the free magnetic layer in tunneling magneto-resistance element TMR so that the selected memory cell has either electric resistance Rmin or Rmax. The magnetization direction is set.
図3は、図2に示した各状態におけるトンネル磁気抵抗素子の磁化方向を説明する概念図である。 FIG. 3 is a conceptual diagram illustrating the magnetization direction of the tunnel magnetoresistive element in each state shown in FIG.
図3(a)は、図2(a)における状態の磁化方向を示している。この状態においては、自由磁化層VLの磁化方向と、固定磁化層FLの磁化方向とは平行であるので、メモリセル抵抗Rcellは、最小値Rminに設定される。 FIG. 3A shows the magnetization direction in the state shown in FIG. In this state, since the magnetization direction of the free magnetic layer VL and the magnetization direction of the fixed magnetic layer FL are parallel, the memory cell resistance Rcell is set to the minimum value Rmin.
図3(c)は、図2(c)における状態の磁化方向を示している。この状態においては、自由磁化層VLの磁化方向と、固定磁化層FLの磁化方向とは反平行(逆方向)であるので、メモリセル抵抗Rcellは、最大値Rmaxに設定される。 FIG. 3C shows the magnetization direction in the state shown in FIG. In this state, since the magnetization direction of the free magnetic layer VL and the magnetization direction of the fixed magnetic layer FL are antiparallel (reverse direction), the memory cell resistance Rcell is set to the maximum value Rmax.
この状態から、ライトディジット線WDLに対して所定電流(たとえばデータ書込電流Ip)を流すと、自由磁化層VLの磁化方向は、反転される状態には至らないものの、ある程度回転されて、トンネル磁気抵抗素子TMRの電気抵抗Rcellが変化する。 From this state, when a predetermined current (for example, data write current Ip) is passed through write digit line WDL, the magnetization direction of free magnetic layer VL does not reach the inverted state, but is rotated to some extent, and tunneling occurs. The electric resistance Rcell of the magnetoresistive element TMR changes.
たとえば、図3(b)に示されるように、図3(a)の磁化状態から、ディジット線電流I(WDL)による磁化困難軸(HA)方向の所定バイアス磁界がさらに印加された場合には、自由磁化層VLの磁化方向は、いくらか回転して、固定磁化層FLの磁化方向と所定の角度を成すようになる。これにより、図3(b)に対応する磁化状態では、メモリセル抵抗Rcellは、最小値RminからRm0に上昇する。 For example, as shown in FIG. 3B, when a predetermined bias magnetic field in the hard axis (HA) direction due to the digit line current I (WDL) is further applied from the magnetization state of FIG. The magnetization direction of the free magnetic layer VL is somewhat rotated to form a predetermined angle with the magnetization direction of the fixed magnetic layer FL. Thereby, in the magnetization state corresponding to FIG. 3B, the memory cell resistance Rcell increases from the minimum value Rmin to Rm0.
同様に、図3(c)の磁化状態から、同様の所定バイアス磁界がさらに印加された場合には、自由磁化層VLの磁化方向はいくらか回転して、固定磁化層FLの磁化方向と所定の角度を成すようになる。これにより、図3(d)に対応する磁化状態では、メモリセル抵抗Rcellは、最大値RmaxからRm1に下降する。 Similarly, when the same predetermined bias magnetic field is further applied from the magnetization state of FIG. 3C, the magnetization direction of the free magnetic layer VL is somewhat rotated, and the magnetization direction of the fixed magnetic layer FL and the predetermined magnetic field Make an angle. Thereby, in the magnetization state corresponding to FIG. 3D, the memory cell resistance Rcell falls from the maximum value Rmax to Rm1.
このように、磁化困難軸(HA)方向のバイアス磁界を印加することによって、最大値Rmaxに対応するデータを記憶するMTJメモリセルのメモリセル抵抗Rcellが低下する一方で、最小値Rminに対応するデータを記憶するMTJメモリセルのメモリセル抵抗Rcellは上昇する。 As described above, by applying a bias magnetic field in the hard axis (HA) direction, the memory cell resistance Rcell of the MTJ memory cell storing data corresponding to the maximum value Rmax is lowered, while corresponding to the minimum value Rmin. The memory cell resistance Rcell of the MTJ memory cell that stores data increases.
このように、ある記憶データが書込まれたMTJメモリセルに対して、磁化困難軸方向のバイアス磁界を印加すれば、記憶データに応じた極性の電気抵抗の変化をメモリセル抵抗Rcellに生じさせることができる。すなわち、バイアス磁界の印加に応答して生じるメモリセル抵抗Rcellの変化は、記憶データレベルに応じて、異なる極性を有する。本実施の形態においては、このようなMTJメモリセルの磁化特性を利用して、データ読出を実行する。 In this way, if a bias magnetic field in the hard axis direction is applied to an MTJ memory cell in which certain storage data is written, a change in electrical resistance having a polarity corresponding to the storage data is caused in the memory cell resistance Rcell. be able to. That is, the change in the memory cell resistance Rcell that occurs in response to the application of the bias magnetic field has a different polarity according to the stored data level. In the present embodiment, data reading is executed using such magnetization characteristics of the MTJ memory cell.
図4は、メモリアレイ10に対してデータ読出動作およびデータ書込動作を実行するための回路群の実施の形態1に従う構成を示す回路図である。
FIG. 4 is a circuit diagram showing a configuration according to the first embodiment of a circuit group for performing a data read operation and a data write operation on
図4を参照して、メモリアレイ10には、MTJメモリセルMCが行列状に配置される。既に説明したように、メモリセル行にそれぞれ対応してワード線WLおよびライトディジット線WDLが配置され、メモリセル列にそれぞれ対応して、ビット線BLおよびソース線SLが配置される。MTJメモリセルMCの各々は、図11で説明したのと同様の構成を有し、対応するビット線BLおよびソース線SLの間に直列に接続される、トンネル磁気抵抗素子TMRおよびアクセストランジスタATRを含む。
Referring to FIG. 4, in
トンネル磁気抵抗素子TMRは、既に説明したように、磁化方向に応じた電気抵抗を有する。すなわち、データ読出前においては、各MTJメモリセルにおいて、トンネル磁気抵抗素子TMRは、Hレベル(“1”)およびLレベル(“0”)のいずれかのデータを記憶するために、所定の方向に沿って磁化されて、その電気抵抗はRmaxおよびRminのいずれかに設定される。 As already described, tunneling magneto-resistance element TMR has an electrical resistance corresponding to the magnetization direction. That is, before data reading, in each MTJ memory cell, tunnel magnetoresistive element TMR stores either H level (“1”) or L level (“0”) data in a predetermined direction. And its electric resistance is set to either Rmax or Rmin.
各ソース線SLは、固定電圧Vss(代表的には、接地電圧GND)と結合される。これにより、各アクセストランジスタATRのソース電圧は、Vssに固定される。この結果、対応するワード線WLがHレベルに活性化される選択行において、トンネル磁気抵抗素子TMRは、固定電圧Vss(接地電圧GND)にプルダウンされた状態で、ビット線BLと接続される。 Each source line SL is coupled to a fixed voltage Vss (typically ground voltage GND). Thereby, the source voltage of each access transistor ATR is fixed to Vss. As a result, in the selected row where the corresponding word line WL is activated to H level, tunneling magneto-resistance element TMR is connected to bit line BL while being pulled down to fixed voltage Vss (ground voltage GND).
次に、メモリアレイ10における行選択を実行するための行選択回路20および21の回路構成について説明する。
Next, the circuit configuration of the
行選択回路20および21は、メモリセル行ごとに配置された、ワード線ドライバ80およびライトディジット線ドライバ85を有する。図示しないが、各ワード線ドライバ80は、電源電圧Vcc2および固定電圧Vssの供給を受け、各ライトディジット線ドライバ85は、電源電圧Vcc1および固定電圧Vssの供給を受ける。なお、電源電圧Vcc1は、電源電圧Vcc2よりも高い、すなわち、|(Vcc1−Vss)|>|(Vcc2−Vss)|である。
各ワード線ドライバ80は、各ワード線WLの一端側に設けられ、メモリセル行のデコード結果を示すロウデコード信号Rd(1)〜Rd(4),…の対応する1つに基づいて、対応するワード線WLの活性化を制御する。具体的には、ワード線WLは、ワード線ドライバ80によって、活性化時には電源電圧Vcc2(Hレベル)と接続され、非活性化時には固定電圧Vssと接続される。
Each
各ライトディジット線ドライバ85は、各ライトディジット線WDLの一端側に設けられ、メモリセル行のデコード結果を示すロウデコード信号Rd(1)〜Rd(4),…の対応する1つに基づいて、対応するライトディジット線WDLの活性化を制御する。具体的には、ライトディジット線WDLは、ライトディジット線ドライバ85によって、活性化時には電源電圧Vcc1(Hレベル)と接続され、非活性化時には固定電圧Vssと接続される。なお、以下においては、ロウデコード信号Rd(1)〜Rd(4),…を総称して、単にロウデコード信号Rdとも称する。
Each write
ロウデコード信号Rdは、図示しないデコード回路によって得られ、対応するメモリセル行が選択された場合に、Hレベル(電源電圧Vcc2)に設定され、それ以外では、ロウデコード信号RdはLレベル(固定電圧Vss)に設定される。少なくとも、1回のデータ読出動作および1回のデータ書込動作内において、各メモリセル行のロウデコード信号Rdは、図示しないラッチ回路によって保持される。 Row decode signal Rd is obtained by a decode circuit (not shown), and is set to H level (power supply voltage Vcc2) when a corresponding memory cell row is selected. Otherwise, row decode signal Rd is set to L level (fixed). Voltage Vss). At least in one data read operation and one data write operation, the row decode signal Rd of each memory cell row is held by a latch circuit (not shown).
さらに、各メモリセル行に対応して、データ書込時を含むデータ読出時以外において、ワード線WLの他端側を固定電圧Vssと結合するためのトランジスタスイッチ90が配置される。トランジスタスイッチ90は、データ読出時に活性化(Hレベル)される制御信号REの反転信号/REをゲートに受けて、ワード線WLと固定電圧Vssとの間に電気的に結合される。図4の構成例においては、トランジスタスイッチ90は、NチャネルMOS(Metal Oxide Semiconductor)トランジスタで構成される。なお、本明細書にお
いては、MOSトランジスタは、電界効果型トランジスタの代表例として示されるものとする。
Further, a
また、ライトディジット線WDLの他端側は、固定電圧Vssと接続されている。したがって、データ書込時において、活性化されたライトディジット線WDLには、ライトディジット線ドライバ85から固定電圧Vssへ向かう方向にデータ書込電流Ipが流される。
The other end side of the write digit line WDL is connected to the fixed voltage Vss. Therefore, at the time of data writing, data write current Ip flows through activated write digit line WDL from write
一方、データ読出時においては、トランジスタスイッチ90によって、各ワード線WLは固定電圧Vssから切離される。さらに、ワード線ドライバ80は、対応するメモリセル行のロウデコード信号Rdに応じて、対応するワード線WLを活性化する。これに応答して、選択行に対応するアクセストランジスタATRがターンオンして、ビット線BLおよびソース線SLの間に、トンネル磁気抵抗素子TMRが電気的に結合される。このようにして、メモリアレイ10における行選択動作が実行される。
On the other hand, at the time of data reading, each word line WL is disconnected from fixed voltage Vss by
同様の構成は、各メモリセル行のワード線WLおよびライトディジット線WDLに対応して同様に設けられる。なお、図4に示されるように、ワード線ドライバ80およびライトディジット線ドライバ85は、各メモリセル行ごとに、千鳥状に配置される。すなわち、ワード線ドライバ80およびライトディジット線ドライバ85は、ワード線WLおよびライトディジット線WDLの一端側、およびワード線WLおよびライトディジット線WDLの他端側に、1行ごとに交互配置される。これにより、行選択回路20,21を小面積で効率的に配置できる。
A similar configuration is similarly provided corresponding to the word line WL and write digit line WDL of each memory cell row. As shown in FIG. 4,
読出/書込制御回路30は、さらに、ライトドライバ制御回路180を含む。ライトドライバ制御回路180は、コントロール回路5からの動作指示に応答して動作する。ライトドライバ制御回路180は、動作時に、データ入力端子4bおよび入力バッファ195を介して伝達された入力データDIN、および列デコーダ25からの列選択結果に応じて、メモリセル列ごとに書込制御信号WDTa,WDTbを設定する。
Read /
読出/書込制御回路30は、さらに、メモリセル列ごとに配置されたライトドライバWDVbを含む。同様に、読出/書込制御回路35は、メモリセル列ごとに設けられたライトドライバWDVaを含む。各メモリセル列において、ライトドライバWDVaは、対応する書込制御信号WDTaに応じて、対応するビット線BLの一端側を、電源電圧Vcc1および固定電圧Vssのいずれかで駆動する。同様に、ライトドライバWDVbは、対応する書込制御信号WDTbに応じて、対応するビット線BLの他端側を、電源電圧Vcc1および固定電圧Vssのいずれかで駆動する。
Read /
データ書込時において、選択列に対応する書込制御信号WDTaおよびWDTbは、書込データDINのレベルに応じて、HレベルおよびLレベルの一方ずつに設定される。たとえば、Hレベル(“1”)のデータを書込む場合には、ライトドライバWDVaからWDVbへ向かう方向にデータ書込電流+Iwを流すために、書込制御信号WDTaがHレベルに設定され、WDTbがLレベルに設定される。反対に、Lレベル(“0”)のデータを書込む場合には、ライトドライバWDVbからWDVaへ向かう方向にデータ書込電流−Iwを流すために、書込制御信号WDTbがHレベルに設定され、WDTaはLレベルに設定される。以下においては、異なる方向のデータ書込電流+Iwおよび−Iwを総称して、データ書込電流±Iwとも表記する。 At the time of data writing, write control signals WDTa and WDTb corresponding to the selected column are set to one of H level and L level according to the level of write data DIN. For example, when H level (“1”) data is written, write control signal WDTa is set to H level in order to flow data write current + Iw in the direction from write driver WDVa to WDVb, and WDTb Is set to L level. On the other hand, when writing L level (“0”) data, write control signal WDTb is set to H level in order to flow data write current −Iw in the direction from write driver WDVb to WDVa. , WDTa are set to L level. In the following, data write currents + Iw and -Iw in different directions are collectively referred to as data write currents ± Iw.
非選択列においては、書込制御信号WDTaおよびWDTbの各々は、Lレベルに設定される。また、データ書込動作時以外においても、書込制御信号WDTaおよびWDTbは、Lレベルに設定される。 In the non-selected column, each of write control signals WDTa and WDTb is set to the L level. Also, except during the data write operation, write control signals WDTa and WDTb are set to the L level.
対応するライトディジット線WDLおよびビット線BLの両方にデータ書込電流Ipおよび±Iwがそれぞれ流されるトンネル磁気抵抗素子TMRにおいて、データ書込電流±Iwの方向に応じた書込データが磁気的に書込まれる。同様の構成は、各メモリセル列のビット線BLに対応して同様に設けられる。 In tunnel magnetoresistive element TMR in which data write currents Ip and ± Iw are supplied to both corresponding write digit line WDL and bit line BL, the write data corresponding to the direction of data write current ± Iw is magnetically Written. A similar configuration is similarly provided corresponding to the bit line BL of each memory cell column.
次に、メモリアレイ10からのデータ読出動作について説明する。
読出/書込制御回路30は、さらに、選択メモリセルの電気抵抗に応じた電圧を伝達するためのデータ線DIOと、データ線DIOおよび各ビット線BLの間に設けられた読出選択ゲートRCSGとを含む。読出選択ゲートRCSGのゲートには、対応するメモリセル列の選択状態を示すリードコラム選択線RCSLが結合される。各リードコラム選択線RCSLは、対応するメモリセル列が選択された場合にHレベルに活性化される。同様の構成は、各メモリセル列に対応して設けられる。すなわち、データ線DIOはメモリアレイ10上のビット線BLによって共有される。
Next, a data reading operation from the
Read /
このような構成とすることにより、選択メモリセルは、データ読出時において、選択列のビット線BLおよび対応する読出選択ゲートRCSGを介してデータ線DIOと電気的に結合される。 With such a configuration, the selected memory cell is electrically coupled to data line DIO via bit line BL of the selected column and corresponding read selection gate RCSG during data reading.
読出/書込制御回路30は、さらに、データ読出回路100と、電流供給トランジスタ105とを含む。
Read /
データ読出回路100は、結合キャパシタ110と、センスアンプ(電圧増幅器)120と、電圧保持キャパシタ130と、帰還スイッチ140と、トランジスタスイッチ145と、センスアンプ(電圧増幅器)146と、ラッチ回路148とを含む。
The data read
結合キャパシタ110は、センス入力ノードN1(センスアンプ120の入力ノードの一方に相当)とデータ線DIOとの間に接続される。電圧保持キャパシタ130は、センス入力ノードN2(センスアンプ120の入力ノードの他方に相当)の電圧レベルを保持するために、センス入力ノードN2と固定電圧Vssの間に接続される。センスアンプ120は、センス入力ノードN1およびN2の電圧差を増幅してノードN3(センスアンプ120の出力ノードに相当)に出力する。帰還スイッチ140は、ノードN3とセンス入力ノードN2との間に設けられる。トランジスタスイッチ145は、データ線DIOとセンス入力ノードN1との間に設けられる。帰還スイッチ140およびトランジスタスイッチ145は、制御信号/RSに応答して、データ読出動作時において、バイアス磁界印加前にオンし、バイアス磁界印加後にオフする。
センスアンプ146は、予め定められた基準電圧VcpとノードN3の電圧差を増幅して出力する。ラッチ回路148は、データ読出動作時にバイアス磁界印加後の所定タイミングにおいて、センスアンプ146の出力をラッチして読出データRDTとして出力する。ラッチ回路148から読出された読出データRDTは、出力バッファ190を介してデータ出力端子4aからの出力データDOUTとして出力される。このように、複数段のセンスアンプ120,146によって、センス入力ノードN1およびN2間の電圧差を増幅するので、十分な動作マージンを確保することができる。また、第2段のセンスアンプ146に入力される基準電圧Vcpのレベル調整によって感度を変更できるので、製造時の素子特性ばらつきに起因する感度の変化を補正することができる。
電流供給トランジスタ105は、PチャネルMOSトランジスタで構成され、データ書込動作に活性化(Hレベル)される制御信号/WEの反転信号である制御信号WEをゲートに受ける。すなわち、電流供給トランジスタ105は、データ書込動作時以外においては、ターンオンされる。
したがって、データ読出動作前において、電流供給トランジスタ105のターンオンによって、データ線DIOは、プリチャージ電圧Vpcと結合される。この段階では、データ線DIOは、各メモリセル列における読出選択ゲートRCSGがターンオフによってビット線BLおよびメモリセルMCとは切り離されているため、プリチャージ電圧Vpcに充電される。
Therefore, data line DIO is coupled to precharge voltage Vpc by turning on
データ読出動作が開始されると、選択行のワード線WLおよび選択列のリードコラム選択線RCSLがHレベルに活性化されて、データ線DIOは、選択メモリセルを介して固定電圧Vss(接地電圧GND)へプルダウンされる。データ読出動作時においても電流供給トランジスタ105はターンオン状態を維持するので、プリチャージ電圧Vpcによって選択メモリセルを通過するデータ読出電流Isが供給される。この結果、データ線DIOには、選択メモリセルの電気抵抗に応じた電圧が生じることになる。
When the data read operation is started, the word line WL of the selected row and the read column selection line RCSL of the selected column are activated to the H level, and the data line DIO receives the fixed voltage Vss (ground voltage) via the selected memory cell. Pulled down to GND). Since the
1回のデータ読出動作は、選択メモリセルへバイアス磁界が印加されない前半期間と、選択メモリセルへバイアス磁界が印加される後半期間とから構成される。当該後半期間において、選択行のライトディジット線ドライバ85は、データ書込時と同様に動作して、対応するライトディジット線WDLを活性化する。すなわち、選択行のライトディジット線WDLへ供給される電流によってバイアス磁界が発生される。このような構成とすることにより、データ読出時にバイアス磁界を発生するための回路を新たに配置する必要がないので、回路構成を簡略化できる。
One data read operation includes a first half period in which a bias magnetic field is not applied to the selected memory cell and a second half period in which a bias magnetic field is applied to the selected memory cell. In the latter half period, the write
バイアス磁界の印加前、すなわち対応するライトディジット線WDLに電流が流されていない状態(I(WDL)=0)では、データ線DIOは、選択メモリセルの記憶データに応じた電圧へ落ち着く。 Before the bias magnetic field is applied, that is, in a state where no current is passed through the corresponding write digit line WDL (I (WDL) = 0), the data line DIO settles to a voltage corresponding to the storage data of the selected memory cell.
次に、バイアス磁界の印加後、すなわち選択行に対応するライトディジット線WDLにバイアス電流を流した状態(I(WDL)=Ip)では、選択メモリセルに対して磁化困難軸方向に沿った所定のバイアス磁界が作用する。既に説明したように、このようなバイアス磁界を作用させることによって、選択メモリセルのメモリセル抵抗Rcellは、バイアス磁界印加前と比較して、記憶データレベルに応じた極性で変化する。これにより、データ線DIOの電圧は、バイアス磁界印加前よりも上昇あるいは下降する。 Next, after applying the bias magnetic field, that is, in a state where a bias current is passed through the write digit line WDL corresponding to the selected row (I (WDL) = Ip), a predetermined memory cell along the hard axis direction is selected. The bias magnetic field acts. As described above, by applying such a bias magnetic field, the memory cell resistance Rcell of the selected memory cell changes with a polarity corresponding to the stored data level as compared to before the bias magnetic field application. Thereby, the voltage of the data line DIO rises or falls than before the bias magnetic field application.
具体的には、選択メモリセルに電気抵抗Rminに対応する記憶データ(たとえば“0”)が記憶されている場合には、バイアス磁界印加前よりもバイアス磁界印加後の方が、データ線電圧は高くなる。これは、ディジット線電流I(WDL)によるバイアス磁界の作用によってメモリセル抵抗Rcellが大きくなるのに応じて、トンネル磁気抵抗素子TMRを流れる電流が減少するためである。これに対して、選択メモリセルに電気抵抗Rmaxに対応する記憶データ(たとえば“1”)が記憶されている場合には、バイアス磁界印加前よりもバイアス磁界印加後の方が、データ線電圧は低くなる。これは、ディジット線電流I(WDL)によるバイアス磁界の作用によってメモリセル抵抗Rcellが小さくなるのに応じて、トンネル磁気抵抗素子TMRを流れる電流が増加するためである。 Specifically, when storage data (for example, “0”) corresponding to the electrical resistance Rmin is stored in the selected memory cell, the data line voltage is higher after the bias magnetic field is applied than before the bias magnetic field is applied. Get higher. This is because the current flowing through the tunnel magnetoresistive element TMR decreases as the memory cell resistance Rcell increases due to the action of the bias magnetic field caused by the digit line current I (WDL). On the other hand, when storage data (for example, “1”) corresponding to the electric resistance Rmax is stored in the selected memory cell, the data line voltage is higher after the bias magnetic field is applied than before the bias magnetic field is applied. Lower. This is because the current flowing through the tunnel magnetoresistive element TMR increases as the memory cell resistance Rcell decreases due to the action of the bias magnetic field caused by the digit line current I (WDL).
次に、データ読出回路100の動作を図5を用いて詳細に説明する。
図5は、図4に示したデータ読出回路の主要部分の構成を示す回路図である。
Next, the operation of the data read
FIG. 5 is a circuit diagram showing a configuration of a main part of the data read circuit shown in FIG.
図5を参照して、センスアンプ120は、電源電圧Vcc2とノードN3およびN4との間にそれぞれ接続されたPチャネルMOSトランジスタ122および124と、ノードN3およびN4と固定電圧Vssの間にそれぞれ接続されたNチャネルMOSトランジスタ126および128とを備える。トランジスタ122および124の各ゲートはノードN4と接続され、トランジスタ126のゲートはセンス入力ノードN2と接続され、トランジスタ128のゲートはセンス入力ノードN1と接続されている。すなわち、トランジスタ122〜128は、センス入力ノードN1,N2を入力ノードとし、ノードN3を出力ノードとする「差動増幅アンプ」として動作する。
Referring to FIG. 5,
結合キャパシタ110、電流供給トランジスタ105、電圧保持キャパシタ130、帰還スイッチ140およびトランジスタスイッチ145の配置は、図4で説明したので詳細な説明は繰り返さない。
Since the arrangement of
データ読出動作前においては、電流供給トランジスタ105、帰還スイッチ140およびトランジスタスイッチ145の各々がオンしているので、データ線DIOがプリチャージ電圧Vpcにプリチャージされるとともに、データ線DIOおよびセンス入力ノードN1がショートされ、さらにセンス入力ノードN2およびノードN3もショートされる。
Before the data read operation, each of
この状態からデータ読出動作が開始されて、データ線DIOは、選択メモリセルを介して固定電圧Vss(接地電圧GND)にプルダウンされる。データ読出動作時においても、電流供給トランジスタ105はオン状態を維持するので、当該電流供給トランジスタ105は、データ読出動作前におけるデータ線DIOのプリチャージ機能のみならず、データ読出時におけるデータ線DIOへのデータ読出電流供給機能をも併せ持っている。これにより、データ線DIOの電圧は、選択メモリセルの通過電流、すなわち選択メモリセルの電気抵抗に応じてプリチャージ電圧Vpcより低下する。データ読出時におけるデータ線DIOの電圧は、電流供給トランジスタ105のインピーダンスと、選択メモリセルのインピーダンス(電気抵抗)との関係によって決定される。
In this state, the data read operation is started, and the data line DIO is pulled down to the fixed voltage Vss (ground voltage GND) via the selected memory cell. Even during the data read operation, the
データ読出が開始されてからバイアス磁界が印加されるまでの前半期間においては、制御信号/RSはHレベルに非活性化されている。したがって、帰還スイッチ140およびトランジスタスイッチ145がターンオンするので、データ線DIOおよびセンス入力ノードN1、ならびにセンス入力ノードN2およびノードN3のそれぞれはショートされたままである。この結果、データ読出動作の前半(バイアス磁界印加前)においては、センス入力ノードN1およびN2は、センスアンプ120による負帰還動作によって、仮想的にショートされた状態となり、同電圧レベルに設定される。この状態におけるセンス入力ノードN2の電圧は、電圧保持キャパシタ130によって、バイアス磁界印加後にも保持される。
In the first half period from the start of data reading to the application of the bias magnetic field, control signal / RS is inactivated to the H level. Therefore, since
厳密には、センスアンプ120を構成する回路素子の素子特性ばらつきによって、センス入力ノードN1およびN2が同電圧に設定されないケースも生じ得るが、このようなばらつきも含めて、センス入力ノードN2の電圧がセンス入力ノードN1の電圧に応じて平衡状態に設定されるので、このようなセンスアンプのオフセット調整も併せて行なっていることになる。
Strictly speaking, there may occur a case where the sense input nodes N1 and N2 are not set to the same voltage due to variations in the element characteristics of the circuit elements constituting the
その後、データ読出動作の後半期間、すなわち選択メモリセルへのバイアス磁界の印加後には、制御信号/RSはLレベルに活性化される。これにより、データ線DIOとセンス入力ノードN1、ならびにセンス入力ノードN2とノードN3とは、それぞれ切り離される。この状態で、選択メモリセルへのバイアス磁界の作用によって、データ線DIOの電圧は、選択メモリセルの記憶データに依存して、バイアス磁界印加前よりも上昇あるいは下降する。 Thereafter, control signal / RS is activated to L level during the latter half of the data read operation, that is, after application of a bias magnetic field to the selected memory cell. Thereby, data line DIO and sense input node N1, and sense input node N2 and node N3 are disconnected from each other. In this state, due to the action of the bias magnetic field on the selected memory cell, the voltage of the data line DIO rises or falls depending on the data stored in the selected memory cell than before the bias magnetic field is applied.
データ線DIOに生じた電圧変化は結合キャパシタ110による容量結合によってセンス入力ノードN1に伝達される。したがってセンスアンプ120は、バイアス磁界印加前に平衡状態に達したセンス入力ノードN2の電圧(電圧保持キャパシタ130で保持)と、バイアス磁界印加後のセンス入力ノードN1の電圧との電圧差を増幅して、ノードN3に出力することができる。すなわち、ノードN3の電圧は、選択メモリセルの記憶データに応じて異なってくる。
The voltage change generated on data line DIO is transmitted to sense input node N1 by capacitive coupling by
図6は、本発明の実施の形態に従うデータ読出動作を説明する動作波形図である。
図6を参照して、本発明の実施の形態に従う1回のデータ読出動作は、たとえばクロック信号CLKに同期して実行させることができる。
FIG. 6 is an operation waveform diagram illustrating a data read operation according to the embodiment of the present invention.
Referring to FIG. 6, one data read operation according to the embodiment of the present invention can be executed in synchronization with clock signal CLK, for example.
すなわち、クロック信号CLKの活性化エッジである時刻t1において、チップセレクト信号CSおよびリードコマンドRCが取込まれると、データ読出動作が開始される。これに伴い、選択行のワード線WLが活性化されるとともに、選択列のビット線BLにはデータ読出電流Isが供給される。時刻t1〜trの前半(制御信号/RSのHレベル期間)においては、バイアス磁界は印加されず、選択列のビット線、すなわちデータ線DIOの電圧は、選択メモリセルの電気抵抗(記憶データ)に応じたレベルへ到達する。このときのデータ線電圧は、センス入力ノードN1およびN2へ伝達され、センス入力ノードN2では電圧保持キャパシタ130によって保持される。
That is, when the chip select signal CS and the read command RC are taken in at the time t1, which is the activation edge of the clock signal CLK, the data read operation is started. As a result, the word line WL in the selected row is activated and the data read current Is is supplied to the bit line BL in the selected column. In the first half of the time t1 to tr (the H level period of the control signal / RS), no bias magnetic field is applied, and the voltage of the bit line in the selected column, that is, the data line DIO is the electric resistance (memory data) of the selected memory cell. Reach the level according to. The data line voltage at this time is transmitted to sense input nodes N1 and N2, and held by
時刻tr以降の後半(制御信号/RSのLレベル期間)においては、選択行のワード線WLおよび制御信号REは、活性化(Hレベル)されたままの状態で、選択行のライトディジット線WDLに対して、データ書込電流Ipと同等のバイアス電流が徐々に流される。すなわち、選択メモリセルに対してバイアス磁界が徐々に印加される。これに応じて、選択列のビット線(データ線DIO)の電圧は、選択メモリセルの記憶データに応じた極性で変化する(上昇あるいは下降)。なお、バイアス磁界を生じさせるためのバイアス電流を供給する構成については、後程実施の形態2で詳細に説明する。 In the second half after time tr (L level period of control signal / RS), word line WL and control signal RE in the selected row remain activated (H level), and write digit line WDL in the selected row. On the other hand, a bias current equivalent to the data write current Ip is made to flow gradually. That is, a bias magnetic field is gradually applied to the selected memory cell. In response to this, the voltage of the bit line (data line DIO) of the selected column changes (increases or decreases) with a polarity corresponding to the storage data of the selected memory cell. A configuration for supplying a bias current for generating a bias magnetic field will be described in detail later in a second embodiment.
バイアス磁界によるデータ線電圧の変化が結合キャパシタ110によってセンス入力ノードN1に伝達されるので、センス入力ノードN1およびN2の間には、選択メモリセルの記憶データに応じた極性の電圧差が発生する。センスアンプ120,146およびラッチ回路148を用いて、当該電圧差を増幅することによって、読出データRDTを生成することができる。
Since the change in the data line voltage due to the bias magnetic field is transmitted to the sense input node N1 by the
さらに、次のクロック活性化エッジに相当する時刻t2より、読出データRDTに応じた出力データDOUTがデータ出力端子4aから出力される。ライトディジット線WDLを流れるバイアス電流(データ書込電流Ip)によって選択メモリセルに印加されたバイアス磁界によっては、トンネル磁気抵抗素子TMRの磁化方向は反転されない。したがって、バイアス磁界を消滅させた時点において、選択メモリセルの磁化方向は、データ読出動作前と同一の状態に復帰する。このように、本発明の実施の形態に従うデータ読出は、非破壊読出であるので、従来のセルフリファレンス読出のようなデータ再書込動作は不要である。
Further, output data DOUT corresponding to read data RDT is output from
なお、図4に示された、1ビットのデータ読出およびデータ書込を実行するための構成を1つのブロックとして、MRAMデバイスを複数のブロックから構成することもできる。図6には、このような構成におけるデータ読出動作が合わせて示される。 It should be noted that the MRAM device can also be configured from a plurality of blocks, with the configuration for executing 1-bit data reading and data writing shown in FIG. 4 as one block. FIG. 6 also shows the data read operation in such a configuration.
複数のブロックを有するMRAMデバイスにおいては、各ブロックにおいて、同様のデータ読出動作が並列に実行されて、時刻t2には、各ブロックにおいて選択メモリセルからの読出データRDTが生成されている。このような構成においては、時刻t2以降の各クロック活性化エッジにおいて、複数ブロックのそれぞれからの読出データRDTを、バースト的に出力データDOUTとして出力することができる。図6においては、時刻t2においては、1つのブロックからの読出データRDTに対応して、出力データDOUTとして“0”が出力され、次のクロック活性化エッジである時刻t3からは、他の1つのブロックにおける読出データRDTに対応して、出力データDOUTとして“1”が出力される動作例が示される。 In an MRAM device having a plurality of blocks, the same data read operation is executed in parallel in each block, and read data RDT from the selected memory cell is generated in each block at time t2. In such a configuration, at each clock activation edge after time t2, the read data RDT from each of the plurality of blocks can be output as output data DOUT in a burst manner. In FIG. 6, at time t2, “0” is output as output data DOUT corresponding to read data RDT from one block, and from time t3 which is the next clock activation edge, another 1 is output. An operation example in which “1” is output as output data DOUT corresponding to read data RDT in one block is shown.
このように、本実施の形態に従う構成においても、リファレンスセルを用いることなく、選択メモリセルに対するアクセスのみでセルフリファレンス方式のデータ読出を実行できる。すなわち、同一のメモリセル、同一のビット線、同一のデータ線および同一のセンスアンプ等が含まれる同一のデータ読出経路によって実行される電圧比較に基づいて読出データが生成される。リファレンスセルが不要であるので、各MTJメモリセルにデータ記憶を実行させて、全てのMTJメモリセルを有効ビットとして用いることができる。 As described above, also in the configuration according to the present embodiment, the self-reference type data reading can be executed only by accessing the selected memory cell without using the reference cell. That is, read data is generated based on voltage comparison performed by the same data read path including the same memory cell, the same bit line, the same data line, the same sense amplifier, and the like. Since no reference cell is required, data can be stored in each MTJ memory cell, and all MTJ memory cells can be used as effective bits.
セルフリファレンス方式のデータ読出とすることにより、データ読出経路を構成する各回路における製造ばらつきに起因するオフセット等の影響を回避して、データ読出動作を高精度化できる。すなわち、選択メモリセルからのデータ読出を、リファレンスセル等の他のメモリセルや、これに付随するデータ読出回路系との比較に基づいて実行するよりも、製造ばらつき等の影響を排除して、高精度のデータ読出を実行することが可能となる。 By performing the self-reference type data reading, it is possible to avoid the influence of offset and the like due to manufacturing variations in each circuit constituting the data reading path, and to increase the accuracy of the data reading operation. That is, rather than performing data reading from the selected memory cell based on a comparison with other memory cells such as a reference cell and a data read circuit system associated therewith, eliminating the influence of manufacturing variations and the like, High-precision data reading can be executed.
さらに、本実施の形態に従う構成においても、1回のデータ読出動作内において、従来のセルフリファレンス読出のような、強制的なデータ書込およびデータ読出、ならびに、選択メモリセルの記憶データ破壊に伴う再書込が不要であることから、セルフリファレンス読出を高速に実行することができる。 Further, in the configuration according to the present embodiment, in one data read operation, there is compulsory data writing and data reading as in the conventional self-reference reading, and the stored data destruction of the selected memory cell. Since rewriting is unnecessary, self-reference reading can be performed at high speed.
特に、ワード線WLの活性化を維持したままでバイアス磁界の印加を開始して、当該バイアス磁界の作用によるデータ線DIOの連続的な電圧変化を所定のタイミングで取出すことによって、データ読出を実行しているので、データ読出をさらに高速化することができる。 In particular, data read is executed by starting application of a bias magnetic field while maintaining activation of the word line WL and taking out a continuous voltage change of the data line DIO due to the action of the bias magnetic field at a predetermined timing. Therefore, data reading can be further speeded up.
また、バイアス印加前でのセンスアンプ120の負帰還動作によって、センスアンプ120のオフセットを調整できるので、データ読出をさらに高精度化できる。
Further, since the offset of the
さらに、データ書込時に用いられるライトディジット線WDLを流れる電流をバイアス磁界を発生させるためのバイアス電流として用いることにより、データ読出時にバイアス電流を供給するための回路を新たに配置することなく回路構成を簡略化することができる。 Further, by using the current flowing through write digit line WDL used at the time of data writing as a bias current for generating a bias magnetic field, a circuit configuration without newly arranging a circuit for supplying a bias current at the time of data reading Can be simplified.
[実施の形態1の変形例]
実施の形態1の変形例1においては、データ読出回路の他の構成例を説明する。
[Modification of Embodiment 1]
In the first modification of the first embodiment, another configuration example of the data read circuit will be described.
図7は、実施の形態1の変形例に従うデータ読出回路の主要部分の構成を示す回路図である。 FIG. 7 is a circuit diagram showing a configuration of a main part of the data read circuit according to the modification of the first embodiment.
図7を参照して、実施の形態1の変形例に従う構成においては、図5に示した実施の形態1に従う構成と比較して、トランジスタスイッチ145に代えて、プリチャージトランジスタ149が備えられる点で異なる。図7に記載されたセンスアンプ120の周辺回路部分を除くデータ読出回路の構成、およびその他の回路の構成については、実施の形態1と同様であるので詳細な説明は繰返さない。
Referring to FIG. 7, in the configuration according to the modification of the first embodiment, a
プリチャージトランジスタ149は、NチャネルMOSトランジスタで構成され、プリチャージ電圧Vpc♯とセンス入力ノードN1との間に接続される。プリチャージトランジスタ149は、帰還スイッチ140と同様に、制御信号/RSに応答してオン・オフする。
このような構成とすることにより、センス入力ノードN1は、データ読出動作前およびデータ読出動作時のバイアス磁界印加前において、プリチャージ電圧Vpc♯にプリチャージされる。この結果、センス入力ノードN2は、プリチャージ電圧Vpc♯と同レベルに設定される。 With such a configuration, sense input node N1 is precharged to precharge voltage Vpc # before the data read operation and before the bias magnetic field is applied during the data read operation. As a result, sense input node N2 is set to the same level as precharge voltage Vpc #.
一方で、データ線DIOは、実施の形態1と同様に、電流供給トランジスタ105によってデータ読出動作前にプリチャージ電圧Vpcにプリチャージされ、データ読出動作時においては、選択メモリセルの電気抵抗(記憶データ)に応じた電圧レベルに変化する。
On the other hand, the data line DIO is precharged to the precharge voltage Vpc by the
この状態から、バイアス磁界印加後においては、帰還スイッチ140およびプリチャージトランジスタ149がターンオフされて、バイアス磁界が実施の形態1と同様に印加される。これに応じて、センス入力ノードN1の電圧は、バイアス磁界の印加前後におけるデータ線DIOの電圧変化に応じて、プリチャージ電圧Vpc♯から変化する。一方、センス入力ノードN2は、プリチャージ電圧Vpc#に保持されているので、センスアンプ120の出力ノードであるノードN3の電圧は、実施の形態1と同様に変化する。この結果、実施の形態1と同様のデータ読出が実行される。
From this state, after the bias magnetic field is applied, the
このように、実施の形態1の変形例に従う構成においては、データ線DIOのプリチャージ電圧Vpcと、バイアス磁界印加前の平衡状態におけるセンス入力ノードN1,N2のプリチャージ電圧Vpc♯とを独立させて、それぞれを最適に設定することができる。 As described above, in the configuration according to the modification of the first embodiment, precharge voltage Vpc of data line DIO and precharge voltage Vpc # of sense input nodes N1 and N2 in an equilibrium state before application of a bias magnetic field are made independent. Each can be set optimally.
たとえば、データ線DIOのプリチャージ電圧Vpcを、MTJメモリセルにおけるMR(Magneto-Resistive)特性を考慮して、接合抵抗差ΔR(Rmax−Rmin)現れ
やすいようなレベルに設定する一方で、これと独立して、センス入力ノードN1およびN2のプリチャージ電圧Vpc♯を、センスアンプ120の動作マージン確保に適したレベルに設定することができる。これは、結合キャパシタ110によって、データ線DIOとセンスアンプ120のセンス入力ノードN1とを絶縁することによって実現されている。したがって、データ線DIOおよびセンス入力ノードN1のプリチャージ電圧は任意に選択できる。
For example, while considering the MR (Magneto-Resistive) characteristic in the MTJ memory cell, the precharge voltage Vpc of the data line DIO is set to a level at which the junction resistance difference ΔR (Rmax−Rmin) is likely to appear. Independently, precharge voltage Vpc # of sense input nodes N1 and N2 can be set to a level suitable for securing an operation margin of
このような構成とすることにより、実施の形態1に従う構成と比較して、データ読出動作マージンをさらに向上させることが可能となる。 By adopting such a configuration, it is possible to further improve the data read operation margin as compared with the configuration according to the first embodiment.
[実施の形態2]
実施の形態2においては、データ書込電流(データ書込時)およびバイアス電流(データ読出時)に兼用されるライトディジット線WDLへ電流を供給するための構成について説明する。
[Embodiment 2]
In the second embodiment, a configuration for supplying a current to write digit line WDL also used as a data write current (during data writing) and a bias current (during data reading) will be described.
図8は、ライトディジット線WDLへの電流供給を制御する回路群の実施の形態2に従う構成を示す回路図である。 FIG. 8 is a circuit diagram showing a configuration according to the second embodiment of a circuit group for controlling current supply to write digit line WDL.
図8を参照して、ライトディジット線WDLにそれぞれ対応して設けられるライトディジット線ドライバ85は、電源電圧Vcc1を伝達する電源電圧配線VPLと接地電圧配線GPLとの間に、対応するライトディジット線WDLと直列に接続された、NチャネルMOSトランジスタであるドライバトランジスタ86を有する。接地電圧配線GPLは、トランジスタスイッチ88を介して固定電圧Vssと接続される。トランジスタスイッチ88は、制御信号ACTに応答してオン・オフする。制御信号ACTは、MRAMデバイスのスタンバイモード時および低消費電力モード時を除く活性化期間中において、Hレベルへ活性化される。制御信号ACTの非活性化期間においては、接地電圧配線GPLはフローティング状態となり、NチャネルMOSトランジスタのソース電圧を上昇させてゲート・ソース間電圧が負電圧となることで、当該トランジスタのリーク電流を低減することができる。
Referring to FIG. 8, write
さらに、ライトディジット線ドライバ85(ドライバトランジスタ86)にそれぞれ対応して、すなわち各メモリセル行に対応して、ライトディジット線駆動制御部150が配置されている。
Further, a write digit
各ライトディジット線駆動制御部150は、データ読出時およびデータ書込時の各々において、対応するメモリセル行の行選択結果に基づいて、対応するドライバトランジスタ86をターンオンさせる。ドライバトランジスタ86がターンオンされたライトディジット線WDLには、電源電圧配線VPLから接地電圧配線GPLに向かう方向に電流が流される。このように、データ書込時において十分なデータ書込電流を流すために、活性化されたライトディジット線WDLは、データ読出回路系を含む他の周辺回路の電源電圧Vcc2よりも高い電源電圧Vcc1によって駆動される。
Each write digit line
ライトディジット線駆動制御部150は、論理回路155と、レベル変換回路160と、電流供給トランジスタ165と、インバータ170とを含む。図8には、一例として第j行目(j:自然数)のライトディジット線駆動制御部150の構成が代表的に示されている。
Write digit line
論理回路155は、制御信号WEおよびRSのOR論理演算結果を出力する論理ゲート156と、ロウデコード信号Rd(j)と論理ゲート156の出力信号とのAND論理演算結果をノードN10に出力する論理ゲート157とを有する。制御信号WEおよびRSは、データ読出系回路(センスアンプ120等)の信号と同様に、固定電圧Vss(Lレベル)から電源電圧Vcc2(Hレベル)の振幅を有するものとする。すなわち、ロウデコード信号Rd(j)は、対応するメモリセル行が選択された場合に、Hレベル(電源電圧Vcc2)に活性化される。
論理回路155によって、ノードN10の電圧は、データ書込時(制御信号WE=Hレベル)およびデータ読出時におけるバイアス電圧印加時(制御信号RS=Hレベル)の各々において、対応するメモリセル行が選択されたときにHレベル(電源電圧Vcc2)に設定され、それ以外にはLレベル(固定電圧Vss)に設定される。
By the
インバータ170は、電源電圧Vcc2および固定電圧Vssの間にCMOSインバータを構成するように接続された、PチャネルMOSトランジスタ172およびNチャネルMOSトランジスタ174を有する。トランジスタ172および174の各ゲートはノードN10と接続され、トランジスタ172および174の接続ゲートは、ノードN12に接続される。
レベル変換回路160は、ノードN11とノードNgおよび/Ngとの間にそれぞれ接続されたPチャネルMOSトランジスタ161および162と、ノードNgおよび/Ngと固定電圧Vssの間にそれぞれ接続されたNチャネルMOSトランジスタ163および164とを有する。トランジスタ161のゲートはノード/Ngと接続され、トランジスタ162のゲートはノードNgと接続される。トランジスタ163のゲートはインバータ170の出力ノードに相当するノードN12と接続され、トランジスタ164のゲートはノードN10と接続される。
レベル変換回路160は、ノードN10がHレベル(電源電圧Vcc2)に設定されたときには、出力ノードNgをHレベル(電源電圧Vcc1)に設定し、ノードN10が、Lレベル(固定電圧Vss)に設定されたときには、出力ノードNgをLレベル(固定電圧Vss)に設定する。ノードNgは、対応するドライバトランジスタ86のゲートと接続される。ノード/Ngの電圧は、ノードNgとは反転レベルに設定される。
このように、レベル変換回路160は、対応するメモリセル行の行選択結果に基づく、論理回路155の出力信号の振幅を増大させて、ドライバトランジスタ86のゲートへに伝達する。
As described above, the
電流供給トランジスタ165は、電源電圧Vcc1とノードN11との間に接続されて、そのゲートに制御信号RSを受けるPチャネルMOSトランジスタで構成される。したがって、電流供給トランジスタ165は、制御信号RSのレベルに応じて、レベル変換回路160の動作電流を制御する。
具体的には、制御信号RSのLレベル期間においては、電流供給トランジスタ165がフルにターンオンして動作電流を供給するので、レベル変換回路160は高速に動作することができる。これに対して、制御信号RSのHレベル期間においては、電流供給トランジスタ165のゲート電圧が電源電圧Vcc1と固定電圧Vssとの中間レベルであるVcc2に設定されることから、電流供給トランジスタ165の通過電流は減少する。この結果、レベル変換回路160は、動作電流が絞られて動作が低速化される。
Specifically, during the L level period of the control signal RS, the
したがって、データ書込動作においては、動作電流をフルに供給されたレベル変換回路160によって、選択行のドライバトランジスタ86のゲート電圧は、速やかにHレベル(電源電圧Vcc1)へ変化する。その結果、ライトディジット線WDLは電源電圧Vcc1と結合されて、データ書込電流の供給が速やかに開始される。
Therefore, in the data write operation, the gate voltage of
これに対して、データ読出動作のバイアス磁界印加時においては、レベル変換回路160に対する動作電流が減少しているので、選択行のドライバトランジスタ86のゲート電圧は、緩やかにHレベル(電源電圧Vcc1)へ変化する。この結果、ライトディジット線WDLに供給されるバイアス電流は、データ書込時におけるデータ書込電流よりも緩やかに立上がる。
On the other hand, when the bias magnetic field is applied in the data read operation, the operating current for the
これにより、選択メモリセルに印加されるバイアス磁界も、徐々に変化するので、データ線DIOの電圧が急激に変動することを回避して、ノイズを低減した安定的なデータ読出が可能になる。 As a result, the bias magnetic field applied to the selected memory cell also changes gradually, so that the voltage of the data line DIO can be avoided from fluctuating rapidly, and stable data reading with reduced noise becomes possible.
さらに、接地電圧配線GPLに対して、トランジスタスイッチ88を設けることにより、非選択時におけるライトディジット線WDLを、フローティング状態とすることができる。この結果、非選択のライトディジット線に対応するドライバトランジスタ86(NチャネルMOSトランジスタ)においては、ゲート電圧(固定電圧Vss)よりも、ソース電圧(ライトディジット線WDL電圧)の方が高くなる。この結果、ゲート・ソース間に負バイアスが印加されるので、ドライバトランジスタ86のリーク電流を削減できる。
Further, by providing
この結果、ターンオン時での電流駆動力を大きくするために、ドライバトランジスタ86のしきい値電圧を低く設定しても、ターンオフ時におけるリーク電流の発生を防止することができる。
As a result, even if the threshold voltage of the
[実施の形態2の変形例1]
図9は、ライトディジット線WDLへの電流供給を制御する回路群の実施の形態2の変形例1に従う構成を示す回路図である。
[
FIG. 9 is a circuit diagram showing a configuration according to the first modification of the second embodiment of the circuit group for controlling the current supply to write digit line WDL.
図9を参照して、実施の形態2の変形例に従う構成においては、図8に示した実施の形態2に従う構成と比較して、ライトディジット線ドライバ85がPチャネルMOSトランジスタであるドライバトランジスタ87によって構成される点が異なる。ドライバトランジスタ87のゲートには、ノードNgではなく/Ngが接続される。
Referring to FIG. 9, in the configuration according to the modification of the second embodiment,
これに伴って、トランジスタスイッチ88は、図8に示した構成とは異なり、PチャネルMOSトランジスタが適用されて、電源電圧Vcc1および電源電圧配線VPLの間に接続される。また、トランジスタスイッチ88のゲートには、制御信号ACTの反転信号である/ACTが入力される。
Accordingly, unlike the configuration shown in FIG. 8,
ライトディジット線駆動制御部150においては、電流供給トランジスタ165は、NチャネルMOSトランジスタが適用されて、電源電圧Vcc1およびノードN11の間ではなく、ノードN13および固定電圧Vssの間に設けられる。さらに、電流供給トランジスタ165のゲート電圧を制御するための、電流制限制御回路175がさらに設けられる。
In write digit line
電流制限制御回路175は、電源電圧Vcc2およびノードN14の間に接続されたPチャネルMOSトランジスタ176と、ノードN14および固定電圧Vssの間に接続されたNチャネルMOSトランジスタ178とを有する。ノードN14は、電流供給トランジスタ(NチャネルMOSトランジスタ)165のゲートと接続される。トランジスタ176のゲートは固定電圧Vssと接続されるため、トランジスタ176は、常にオン状態である。これに対してトランジスタ178のゲートには制御信号RSが入力される。
Current
電流制限制御回路175は、制御信号RSに応答してノードN14の電圧レベルを制御する。具体的には、制御信号RSのHレベル期間、すなわちデータ読出時のバイアス磁界印加期間において、ノードN14の電圧は、電源電圧Vcc2および固定電圧Vssの中間レベルに設定される。この結果、電流供給トランジスタ165の通過電流が制限されて、レベル変換回路160の動作速度は低下する。すなわち、レベル変換回路160によるノードNgおよび/Ngの電圧変化は緩やかである。
Current
これに対して、制御信号RSのLレベル期間においては、ノードN14は、トランジスタ176によって、電源電圧Vcc2に設定される。この結果、電流供給トランジスタ165の通過電流は増加して、レベル変換回路160によるノードNgおよび/Ngの電圧変化は速やかである。
On the other hand, in the L level period of the control signal RS, the node N14 is set to the power supply voltage Vcc2 by the
なお、ライトディジット線駆動制御部150のその他の部分の構成および動作は図8に説明したのと同様であるので詳細な説明は繰返さない。したがって、ライトディジット線WDLのドライバスイッチにPチャネルMOSトランジスタを適用した場合においても、実施の形態2と同様の効果を享受することが可能である。
Since the configuration and operation of the other parts of write digit line
[実施の形態2の変形例2]
図10は、ライトディジット線WDLへの電流供給を制御する回路群の実施の形態2の変形例2に従う構成を示す回路図である。
[
FIG. 10 is a circuit diagram showing a configuration according to the second modification of the second embodiment of the circuit group for controlling the current supply to the write digit line WDL.
図10を参照して、実施の形態2の変形例2に従う構成においては、図8に示した実施の形態2に従う構成と比較して、NチャネルMOSトランジスタであるドライバトランジスタ86が、対応するライトディジット線WDLと、固定電圧Vssとの間に接続される点が異なる。さらに、スタンバイ時にライトディジット線WDLをフローティング状態とするためのトランジスタスイッチ88の配置が省略されている。
Referring to FIG. 10, in the configuration according to the second modification of the second embodiment,
ライトディジット線駆動制御部150を含むその他の部分の構成および動作は図8に説明したのと同様であるので詳細な説明は繰返さない。このような構成としても、実施の形態2と同様の効果を享受することが可能である。
Since the configuration and operation of other parts including write digit line
なお、同一のトランジスタサイズを有するPチャネル型MOSトランジスタおよびNチャネルMOSトランジスタでは、後者の方が電流駆動能力が大きいので、ドライバトランジスタへのNチャネル型MOSトランジスタの採用および、トランジスタスイッチ88の配置によって、図8に示した構成においては、特に、ライトディジット線ドライバ85の小型化をも図ることができる。
In the P-channel MOS transistor and the N-channel MOS transistor having the same transistor size, the latter has a larger current driving capability. Therefore, depending on the use of the N-channel MOS transistor as the driver transistor and the arrangement of the
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1 MRAMデバイス、5 コントロール回路、10 メモリアレイ、20,21 行選択回路、25 列デコーダ、80 ワード線ドライバ、85 ライトディジット線ドライバ、86,87 ドライバトランジスタ、90 トランジスタスイッチ、100 データ読出回路、105 電流供給トランジスタ、110 結合キャパシタ、120,146 センスアンプ、130 電圧保持キャパシタ、140 帰還スイッチ、145 トランジスタスイッチ、146 センスアンプ、148 ラッチ回路、149 プリチャージトランジスタ、150 ライトディジット線駆動制御部、160 レベル変換回路、165 電流供給トランジスタ、175 電流制限制御回路、ADD アドレス信号、ATR アクセストランジスタ、BL ビット線、CA コラムアドレス、DIO データ線、DOUT 出力データ、FL 固定磁化層、MC メモリセル、N1,N2 センス入力ノード、RA ロウアドレス、RDT 読出データ、Rd ロウデコード信号、Rmax,Rmin 電気抵抗値(メモリセル)、TB トンネルバリア、TMR トンネル磁気抵抗素子、Vcc1,Vcc2 電源電圧、Vpc,Vpc# プリチャージ電圧、Vss 固定電圧、WDL ライトディジット線、WL ワード線。 1 MRAM device, 5 control circuit, 10 memory array, 20, 21 row selection circuit, 25 column decoder, 80 word line driver, 85 write digit line driver, 86, 87 driver transistor, 90 transistor switch, 100 data read circuit, 105 Current supply transistor, 110 coupling capacitor, 120, 146 sense amplifier, 130 voltage holding capacitor, 140 feedback switch, 145 transistor switch, 146 sense amplifier, 148 latch circuit, 149 precharge transistor, 150 write digit line drive controller, 160 level Conversion circuit, 165 current supply transistor, 175 current limit control circuit, ADD address signal, ATR access transistor, BL bit line, CA code Address, DIO data line, DOUT output data, FL pinned magnetic layer, MC memory cell, N1, N2 sense input node, RA row address, RDT read data, Rd row decode signal, Rmax, Rmin Electric resistance value (memory cell) TB tunnel barrier, TMR tunnel magnetoresistive element, Vcc1, Vcc2 power supply voltage, Vpc, Vpc # precharge voltage, Vss fixed voltage, WDL write digit line, WL word line.
Claims (2)
データ読出時に、前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルを介して固定電圧と電気的に結合されるデータ線と、
少なくとも前記データ読出時に前記データ線を所定電圧と結合する電流供給回路と、
第1の電源電圧を受けて、データ書込時にデータ書込対象となるメモリセルに対して前記磁化困難軸に沿ったデータ書込磁界を印加するための磁界印加部と、
第2の電源電圧および前記固定電圧を受けて、前記選択メモリセルの記憶データに応じた読出データを生成するデータ読出回路とを備え、
前記第1の電源電圧と前記固定電圧との差は、前記第2の電源電圧と前記固定電圧との差よりも大きく、
前記磁界印加部は、
各々が、前記複数のメモリセルの所定区分ごとに設けられ、対応する前記メモリセルの各々に対して前記磁化困難軸に沿った方向の磁界を印加するための電流の供給を選択的に受ける複数の電流配線と、
前記複数の電流配線にそれぞれ対応して設けられ、各々が、前記第1の電源電圧および前記固定電圧の間に前記複数の電流配線の対応する1本と直列に接続される複数のドライバトランジスタと、
前記複数の電流配線にそれぞれ対応して設けられる複数の電流配線駆動制御部とを含み、
各前記複数の電流配線駆動制御部は、前記データ読出および書込時の各々において、前記対応する電流配線が前記選択メモリセルに対応するか否かを示す第1の制御信号に基づいて、前記複数のドライバトランジスタの対応する1つのオン・オフを制御するための第2の制御信号を生成する信号生成回路を有し、
前記信号生成回路は、前記第2の制御信号の振幅を前記第1の制御信号の振幅よりも大きくするレベル変換機能を有する、薄膜磁性体記憶装置。 A plurality of memory cells, each of which is magnetized along the easy magnetization axis in a direction corresponding to magnetically stored data and having an electrical resistance corresponding to the magnetization direction;
A data line electrically coupled to a fixed voltage via a selected memory cell selected as a data read target of the plurality of memory cells during data reading;
A current supply circuit for coupling the data line to a predetermined voltage at least during the data reading;
A magnetic field application unit for receiving a first power supply voltage and applying a data write magnetic field along the hard axis to the memory cell to be data written at the time of data writing;
A data read circuit that receives a second power supply voltage and the fixed voltage and generates read data corresponding to the data stored in the selected memory cell;
The difference between the first power supply voltage and the fixed voltage is much larger than the difference between the second power supply voltage and the fixed voltage,
The magnetic field application unit is
Each of the plurality of memory cells is provided for each predetermined section of the plurality of memory cells, and selectively receives supply of current for applying a magnetic field in a direction along the hard axis to each of the corresponding memory cells. Current wiring,
A plurality of driver transistors provided corresponding to the plurality of current wires, each connected in series with a corresponding one of the plurality of current wires between the first power supply voltage and the fixed voltage; ,
A plurality of current wiring drive control units provided corresponding to the plurality of current wirings, respectively,
Each of the plurality of current line drive control units is configured to determine whether the corresponding current line corresponds to the selected memory cell in each of the data reading and writing based on the first control signal. A signal generation circuit for generating a second control signal for controlling on / off of a corresponding one of the plurality of driver transistors;
The thin film magnetic memory device , wherein the signal generation circuit has a level conversion function that makes an amplitude of the second control signal larger than an amplitude of the first control signal .
前記動作電流制御部は、前記データ読出時において、前記動作電流を前記データ書込時よりも減少させる、請求項1に記載の薄膜磁性体記憶装置。 Each of the current wiring drive control units further includes an operating current control unit that controls an operating current of the signal generation circuit,
2. The thin film magnetic memory device according to claim 1 , wherein the operating current control unit reduces the operating current during the data reading compared to during the data writing.
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