JP4748456B2 - Pixel driving circuit and an image display device - Google Patents

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学 武居
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本発明は、画素駆動回路及び画像表示装置に関し、特に、階調信号に応じた発光駆動電流に基づいて、電流制御型の発光素子を所定の輝度階調で発光動作させるための画素駆動回路、及び、該画素駆動回路と上記発光素子とからなる表示画素を2次元配列した表示パネルを備えた画像表示装置に関する。 The present invention relates to a pixel driving circuit and an image display device, in particular, based on the light emission drive current corresponding to the gradation signal, the pixel drive circuit for emitting operating the light emitting element of a current-controlled at a predetermined luminance gradation, and an image display apparatus having a display panel in which a display pixel comprising a pixel driving circuit and the light emitting element are arranged two-dimensionally.

従来、有機エレクトロルミネッセント素子(以下、「有機EL素子」と略記する)や発光ダイオード(LED)等のように、供給される駆動電流の電流値に応じて所定の輝度階調で発光動作する電流制御型の発光素子を具備する表示画素を、2次元配列した表示パネルを備えた発光素子型のディスプレイ(画像表示装置)が知られている。 Conventionally, the organic electroluminescence element (hereinafter, abbreviated as "organic EL device") as such or a light emitting diode (LED), a light emitting operation with a predetermined luminance gradation in accordance with the current value of the driving current supplied the display pixel having a light emitting element of the current control type in which, the light emitting element type having a display panel in which two-dimensionally arranged display (image display device) is known.

特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイは、近年携帯機器を始め、様々な電子機器に広く利用されている液晶表示装置(LCD)に比較して、表示応答速度が速く、また、視野角依存性も少なく、高輝度・高コントラスト化、表示画質の高精細化等が可能であるとともに、液晶表示装置の場合のように、バックライトを必要としないので、一層の薄型軽量化が可能である、という極めて優位な特徴を有しており、次世代のディスプレイとして研究開発が盛んに行われている。 In particular, the light emitting element type display using an active matrix driving method, in recent years including cellular devices, as compared to a liquid crystal display device is widely used in various electronic devices (LCD), faster display response speed, also, viewing angle dependency is small and high brightness and high contrast, with a possible high definition of the display image quality, as in the case of a liquid crystal display device, does not require a backlight, further thinner lighter possible, it has a very dominant feature of, research and development as a next-generation display has been actively conducted.

そして、このような発光素子型ディスプレイにおいては、上述した電流制御型の発光素子を発光制御するための駆動制御機構や制御方法が種々提案されている。 And, in such a light emitting element type display, the drive control mechanism and control method for emission controlling the light emission element of the current control type mentioned above have been proposed. 例えば、特許文献1等に記載されているように、表示パネルを構成する各表示画素ごとに、上記発光素子に加えて、該発光素子を発光制御するための複数のスイッチング手段からなる駆動回路(画素駆動回路、又は、発光駆動回路)を備えたものが知られている。 For example, as described in Patent Document 1 or the like, for each of the display pixels constituting the display panel, in addition to the light emitting device, comprising a plurality of switching means for controlling light emission of the light emitting element driving circuit ( pixel driving circuit, or those in which a light-emitting driving circuit) is known.

以下、従来技術における画素駆動回路を備えた表示装置について簡単に説明する。 It will be briefly described below a display device including the pixel drive circuit in the prior art.
図12は、従来技術における発光素子型ディスプレイの要部を示す概略構成図であり、図13は、従来技術における発光素子型ディスプレイに適用可能な表示画素(画素駆動回路及び発光素子)の構成例を示す等価回路図である。 Figure 12 is a schematic block diagram showing the main parts of a light emitting element type display in the prior art, FIG. 13 shows an example of the configuration of the applicable display pixel (pixel drive circuit and light-emitting elements) to the light emitting element type display in the prior art it is an equivalent circuit diagram showing a.

特許文献1等に記載されたアクティブマトリクス型の発光素子型ディスプレイは、概略、図12に示すように、行、列方向に配設された複数の走査ライン(選択ライン)SLp及びデータライン(信号ライン)DLpの各交点近傍に、複数の表示画素EMpがマトリクス状に配置された表示パネル110Pと、各走査ラインSLpに接続された走査ドライバ(走査線駆動回路)120Pと、各データラインDLpに接続されたデータドライバ(データ線駆動回路)130Pと、を備え、データドライバ130Pにおいて表示データに応じた階調信号電圧Vpixを生成して、各データラインDLpを介して各表示画素EMpに供給する構成を有している。 Emitting element type display of an active matrix type described in Patent Document 1 or the like, schematically, as shown in FIG. 12, row, a plurality of scanning lines (selection lines) arranged in the column direction SLp and the data lines (signal at each intersection near the line) DLp, a display panel 110P in which a plurality of display pixels EMp are arranged in a matrix form, scan driver connected to the scan line SLp (scanning line drive circuit) and 120P, to the data lines DLp comprising a connected data driver (data line drive circuit) 130P, and generates a gradation signal voltage Vpix corresponding to display data in the data driver 130P, supplied to each display pixel EMp through each data line DLp It has a configuration.

ここで、各表示画素EMpは、例えば図13に示すように、ゲート端子が走査ラインSLpに、ソース端子及びドレイン端子がデータラインDLp及び接点N111に各々接続された薄膜トランジスタ(TFT)Tr111と、ゲート端子が接点N111に接続され、ソース端子に接地電位Vgndが印加された薄膜トランジスタTr112と、を備えた画素駆動回路DCp、及び、該画素駆動回路DCpの薄膜トランジスタTr112のドレイン端子にアノード端子が接続され、カソード端子に接地電位Vgndよりも低電位の低電源電圧Vssが印加された有機EL素子(電流制御型の発光素子)OLEDを有して構成されている。 Here, each display pixel EMp, for example, as shown in FIG. 13, the gate terminal scanning lines SLp, with each thin film transistors connected (TFT) Tr 111 source and drain terminals to the data line DLp and the contact N111, the gate terminal is connected to the contact point N111, a thin film transistor Tr112 and a ground potential Vgnd is applied to the source terminal, the pixel driver circuit comprising a DCp, and an anode terminal connected to the drain terminal of the thin film transistor Tr112 of the pixel drive circuit DCp, than the ground potential Vgnd to the cathode terminal is configured to have a OLED (light-emitting element of a current-controlled) organic EL element low power supply voltage Vss of low electric potential is applied.

なお、図13において、Cpは、薄膜トランジスタTr112のゲート−ソース電極間に形成される寄生容量(保持容量)である。 Incidentally, in FIG. 13, Cp is the gate of the thin film transistor Tr 112 - a parasitic capacitance formed between the source electrode (storage capacitor). また、薄膜トランジスタTr111は、nチャネル型の電界効果型トランジスタにより構成され、薄膜トランジスタTr112は、pチャネル型の電界効果型トランジスタにより構成されている。 In addition, the thin film transistor Tr111 is composed of an n-channel type field effect transistor, the thin film transistor Tr112 is constituted by a field effect transistor of p-channel type.

そして、このような構成を有する表示画素EMpからなる表示パネル110Pを備えた表示装置においては、まず、走査ドライバ120Pから各行の走査ラインSLpに選択レベル(ハイレベル)の走査信号Vselを順次印加することにより、行ごとの表示画素EMp(画素駆動回路DCp)の薄膜トランジスタTr111がオン動作して、当該表示画素EMpが選択状態に設定される。 Then, the display device including a display panel 110P consisting of display pixels EMp having such a configuration, first, sequentially applies the scan signal Vsel of each row of scan lines SLp to the selection level (high level) from the scan driver 120P it makes the thin film transistor Tr111 of the display pixel EMp (the pixel drive circuit DCp) of each row are turned on operation, the display pixel EMp is set to the selected state.

この選択タイミングに同期して、データドライバ130Pにより表示データに応じた電圧値を有する階調信号Vpixを生成して、各列のデータラインDLpに印加することにより、当該階調信号Vpixが各表示画素EMp(画素駆動回路DCp)の薄膜トランジスタTr111を介して、接点N111(すなわち、薄膜トランジスタTr112のゲート端子)に印加される。 In synchronization with this selection timing, generates a gradation signal Vpix having the voltage value corresponding to display data by the data driver 130P, by applying to the data line DLp in each column, displays the gradation signal Vpix is ​​the through the thin film transistor Tr111 pixel EMp (pixel drive circuit DCp), is applied to the contact N111 (i.e., the gate terminal of the thin film transistor Tr 112). これにより、薄膜トランジスタTr112が当該階調信号Vpixに応じた導通状態でオン動作して、接地電位Vgndから所定の発光駆動電流が薄膜トランジスタTr112及び有機EL素子OLEDを介して低電源電圧Vssに流れ、有機EL素子OLEDが表示データに応じた輝度階調で発光動作する。 Thus, the turned on in a conductive state thin film transistor Tr112 is corresponding to the gradation signal Vpix, flow predetermined light emission drive current from the ground potential Vgnd via the thin film transistor Tr112 and the organic EL element OLED to the low power supply voltage Vss, organic It operates to emit light at a luminance gradation EL device OLED according to the display data.

次いで、走査ドライバ120Pから走査ラインSLpに非選択レベル(ローレベル)の走査信号Vselを印加することにより、行ごとの各行の表示画素EMpの薄膜トランジスタTr111がオフ動作して、当該表示画素EMpが非選択状態に設定され、データラインDLpと画素駆動回路DCpとが電気的に遮断される。 Then, by applying a scanning signal Vsel of the non-selection level (low level) to the scan line SLp from the scanning driver 120P, a thin film transistor Tr111 of the display pixel EMp in each row of each row are turned OFF, the display pixel EMp is non It is set in the selected state, and the data line DLp and the pixel drive circuit DCp are electrically disconnected. このとき、薄膜トランジスタTr112のゲート端子に印加され、寄生容量Cpに保持された電圧に基づいて、薄膜トランジスタTr112は、オン状態を持続することになり、上記選択状態と同様に、接地電位Vgndから所定の発光駆動電流が薄膜トランジスタTr112を介して有機EL素子OLEDに流れて、発光動作が継続される。 At this time, is applied to the gate terminal of the thin film transistor Tr112, based on the voltage held by the parasitic capacitance Cp, the thin film transistor Tr112 becomes to sustain the ON state, as in the selected state, a predetermined from the ground potential Vgnd It flows to the organic EL element OLED light emitting driving current through the thin film transistor Tr 112, the light emitting operation is continued. この発光動作は、次の表示データに応じた階調信号電圧Vpixが各行の表示画素EMpに印加される(書き込まれる)まで、例えば、1フレーム期間継続するように制御される。 This light emitting operation, the gradation signal voltage Vpix corresponding to the next display data is applied to the display pixel EMp in each row to (written), for example, it is controlled to continue for one frame period.

このような駆動制御方法は、各表示画素EMp(画素駆動回路DCpの薄膜トランジスタTr112のゲート端子)に印加する電圧(階調信号電圧Vpix)を調整することにより、有機EL素子OLEDに流す発光駆動電流の電流値を制御して、所定の輝度階調で発光動作させていることから、電圧指定型(又は、電圧印加型)の階調制御方法と呼ばれている。 Such drive control method by adjusting each display pixel EMp voltage applied to the (gate terminal of the thin film transistor Tr112 of the pixel drive circuit DCp) (gradation signal voltage Vpix), the light emission driving current flowing to the organic EL element OLED by controlling the current value, since it is made to emit light at a predetermined luminance gradation voltage assignment (or voltage application type) it is called a gradation control method.

ところで、このような電圧指定型の階調制御方法に対応した画素駆動回路DCpを備えた表示画素EMpにおいては、選択機能を有する薄膜トランジスタTr111や発光駆動機能を有する薄膜トランジスタTr112の素子特性(チャネル抵抗等)が、外部環境(周囲の温度等)や使用時間等に依存してバラツキや変動(劣化)を生じた場合には、発光素子(有機EL素子OLED)に供給される発光駆動電流が変動することになり、長期間にわたり安定的に所望の発光特性(所定の輝度階調での表示)を実現することが困難になるという問題を有している。 However, In such a voltage-specifying display pixel EMp having a pixel drive circuit DCp corresponding to gradation control method, device characteristics (channel resistance of the thin film transistor Tr112 having thin film transistors Tr111 and light emission drive function having a selection function ) it is, in case any variation or variation (deterioration) depending on the external environment (ambient temperature, etc.) or use time, etc., the light emission drive current is varied to be supplied to the light emitting element (organic EL element OLED) will be, is possible to realize a stable desired emission characteristics (display in a predetermined luminance gradation) has a problem that it is difficult for a long period of time.

また、表示パネルの高精細化を図るために、各表示画素を微細化すると、画素駆動回路DCpを構成する薄膜トランジスタTr111及びTr112の動作特性(ソース−ドレイン間電流等)のバラツキが大きくなるため、適正な階調制御が行えなくなり、各表示画素の発光特性にバラツキが生じて表示画質の劣化を招くという問題を有している。 In order to achieve high definition of the display panel and each display pixel is miniaturized, the operation characteristics of the thin film transistor Tr111 and Tr112 constituting the pixel drive circuit DCp - for unevenness (source-drain current, etc.) is increased, it can not be performed properly gradation control, it has a problem of causing deterioration in display quality occurs variation in light emission characteristics of each display pixel.

そこで、このような問題点を解決する構成として、電流指定型(又は、電流印加型)の階調制御方法に対応した画素駆動回路の構成が知られている。 Therefore, a configuration for solving such a problem, the current assignment (or current application type) configuration of the pixel driving circuit corresponding to the gradation control method is known. なお、この電流指定型の階調制御方法に対応した表示画素(画素駆動回路)の具体的な構成例については、後述する「発明を実施するための最良の形態」において詳しく説明するが、概略、以下のような構成及び動作(機能)を有するものである。 A specific configuration example of the display pixel corresponding to the gradation control method of the current assignment (pixel drive circuit) is described in detail in the "Detailed Description of the Invention" to be described later, schematic , those having the following configuration and operation (function).

すなわち、電流指定型の階調制御方法に対応した画素駆動回路においては、例えば、少なくとも、表示画素を選択状態に設定し、表示データに応じた階調信号の表示画素(画素駆動回路)への書込動作を制御する選択制御手段(上述した薄膜トランジスタTr111に対応する)と、書き込まれた階調信号に基づいて、発光素子(有機EL素子等)に供給する発光駆動電流の電流値及びその供給状態を制御する駆動電流制御手段(上述した薄膜トランジスタTr112及び寄生容量Cpに対応する)を備え、上記選択制御手段に選択レベルの走査信号が印加されることにより、選択状態に設定されるタイミングで、表示データに応じた電流値を指定した階調電流(階調信号)を流すことにより、駆動電流制御手段により電圧成分に変換して保 That is, in the pixel driving circuit corresponding to the gradation control method of the current assignment, for example, at least, set the display pixels to the selection state, to the display pixels of the tone signals corresponding to the display data (pixel drive circuit) and selection control means for controlling the write operation (corresponding to the thin film transistor Tr111 mentioned above), based on the written gradation signal, the current value of the light emission drive current supplied to the light emitting element (organic EL device) and supply a driving current control means for controlling a state (corresponding to the above-mentioned thin film transistor Tr112 and the parasitic capacitance Cp), by the scanning signal of the selection level to the selection control means is applied at a timing that is set in the selected state, by passing the gradation current to the specified current value corresponding to display data (gradation signal), the coercive converts the voltage component by the drive current control means するとともに、非選択状態において該電圧成分に基づく電流値を有する発光駆動電流を発光素子に供給することにより、発光素子を所定の輝度階調で継続的に発光動作させるように構成されている。 As well as, by supplying a light emission drive current having a current value based on the voltage component in the non-selected state to a light-emitting element, and is configured to continuously emit light emitting element at a predetermined luminance gradation.

したがって、上記駆動電流制御手段において、各表示画素に供給される表示データに応じた階調電流の電流レベルを電圧レベルに変換する機能(電流/電圧変換機能)と、該電圧レベルに基づく所定の電流値を有する発光駆動電流を発光素子に供給する機能(発光駆動機能)の双方が実現されることになるので、該駆動電流制御手段を単一の能動素子(薄膜トランジスタ)により構成することにより、図13に示したような画素駆動回路DCpにおける複数の薄膜トランジスタ間で生じる動作特性のバラツキに起因して、発光駆動電流が変動し、表示画質が劣化するという現象を抑制することができるという利点を有している。 Accordingly, in the driving current control means, a function of converting the current level of the gradation current corresponding to display data to be supplied to each display pixel to a voltage level (current / voltage conversion function), the predetermined based on the voltage level since both the function of supplying a light emission drive current to the light emitting element having a current value (light emission drive function) is to be achieved, by configuring the drive current control means by a single active element (TFT), due to variations in operating characteristics caused between a plurality of thin film transistors in the pixel drive circuit DCp as shown in FIG. 13, the advantage that the light emission driving current is varied, it is possible to suppress the phenomenon that the display image quality is degraded It has.

特開2002−156923号公報 (第3頁〜第4頁、図1、図2) JP 2002-156923 JP (page 3 - page 4, FIG. 1, FIG. 2)

しかしながら、上述したような画素駆動回路を有する表示画素が2次元配列された表示パネルを備えた画像表示装置においては、以下に示すような問題を有していた。 However, in the image display apparatus having a display panel in which display pixels having pixel driving circuits as described above are arranged two-dimensionally, it had the following problems.
すなわち、各表示画素において、画素駆動回路(駆動電流制御手段)により生成された発光駆動電流を発光素子に流すことにより、表示データに応じた輝度階調で発光動作させる駆動制御方法においては、駆動電流制御手段となる薄膜トランジスタの電流路が発光素子(有機EL素子等)に対して直列に接続され、さらに、当該薄膜トランジスタと発光素子からなる直列回路が所定の電圧源(一定の電位差間)に接続された回路構成が採用されている。 That is, each display pixel, by flowing a light emission drive current generated by the pixel drive circuit (drive current control means) to the light emitting element, the drive control method of light emitting operation with a luminance gradation corresponding to display data, driving current path of the thin film transistor serving as a current control means is connected in series to the light emitting element (organic EL element or the like), further, serially connected circuit consisting of the thin film transistor and the light emitting element to a predetermined voltage source (between constant potential difference) circuit structure is adopted.

このような回路構成においては、駆動電流制御手段となる薄膜トランジスタがオン、オフ動作することにより(スイッチング制御されることにより)、発光素子に印加される電圧が相対的に変動する現象が生じる。 In such a circuit configuration, the thin film transistor as a driving current control means is turned on, by turning off operation (by being switching control), a phenomenon that the voltage applied to the light emitting element is relatively variation occurs. 具体的には後述するが、例えば上述した電流指定型の階調制御方法において、駆動電流制御手段のスイッチング制御に伴って、薄膜トランジスタに印加される制御電圧(ゲート電圧)が変化するとともに、薄膜トランジスタの電流路の両端に印加される電圧が変化することにより、書込動作における階調電流(書込電流)の指定電流値に対して、発光素子に供給される発光駆動電流の出力電流値に差異が生じるため、表示データに応じた適切な輝度階調で発光素子を発光動作させることができなくなり、コントラストの低下等を生じて表示画質の劣化を招くという問題を有していた。 Although specifically described later, for example, in the gradation control method of the above-mentioned current assignment, in accordance with the switching control of the drive current control means, together with the control voltage applied to a thin film transistor (gate voltage) changes, the thin film transistor by the voltage applied across the current path changes, for the specified current value of the gradation current in the write operation (write current), difference in the output current value of the light emission drive current to be supplied to the light emitting element since occurs, it becomes impossible to emit light emitting element at the appropriate luminance gradation corresponding to display data, there has been a problem of causing deterioration of display quality caused a deterioration or the like of the contrast.

そこで、本発明は、上述した問題点に鑑み、表示パネルに2次元配列された表示画素(画素駆動回路)の駆動時に生じる電圧変化に起因して生じる書込電流(指定電流)と発光駆動電流(出力電流)の差異を抑制して、表示データに応じた適切な輝度階調で発光素子を発光動作させることができる画素駆動回路、及び、表示画質の劣化を抑制することができる画像表示装置を提供することを目的とする。 The present invention has been made in view of the problems described above, the write current (specified current) caused by the voltage change occurring at the time of driving a two-dimensional array of display pixels on the display panel (pixel drive circuit) and a light emission drive current to suppress the difference in the (output current), the pixel drive circuit of the light emitting element can emit light operate at the appropriate luminance gradation corresponding to display data, and an image display device which can suppress deterioration of display image quality an object of the present invention is to provide a.

請求項1記載の発明は、表示画素に設けられ、階調信号として階調電流が供給されて、当該表示画素に設けられた電流制御型の発光素子に対して、 前記階調電流に応じた電流値を有する発光駆動電流を供給して、前記階調信号に基づく所定の輝度階調で発光動作させる画素駆動回路において、少なくとも、前記階調電流に基づく電荷を電圧成分として保持する電荷保持手段と、 前記階調電流が電流路に流れて前記電荷保持手段に前記電圧成分を保持させ、該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、 前記駆動電流制御手段への前記階調電流の供給を制御する階調信号制御手段と、を備え、前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第1 First aspect of the present invention, provided in the display pixels, and the gradation current is supplied as the gradation signal, with respect to a current control type light emitting element provided in the display pixel, corresponding to the gradation current by supplying the light emission drive current having a current value in the pixel driver circuit for light emitting operation with a predetermined luminance gradation based on the gradation signal, at least, the charge holding means for holding electric charges based on the gradation current as a voltage component When the gradation currents flow in the current path to hold the voltage component to the charge holding unit, based on the voltage component held in the charge holding unit to generate the light emission drive current, the light emitting element comprising a driving current control means for supplying a gradation signal control means for controlling the supply of the gradation current to the driving current control means, to said driving current control means, on opposite sides of the semiconductor layer the provided 1 ゲート電極及び第2のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造の第1の薄膜トランジスタを有し、前記ソース電極が前記発光素子の一端に接続され、前記第1のゲート電極が前記ソース電極の電位と同一になるように設定され、前記階調信号制御手段は、電流路の一端が前記ソース電極に接続される第2の薄膜トランジスタを有し、前記階調電流は、前記ドレイン電極と前記発光素子の他端間が第1の電位差に設定された状態で、前記ドレイン電極から前記ソース電極を介して前記第2の薄膜トランジスタの電流路に流れ、前記発光駆動電流は、前記ドレイン電極と前記発光素子の他端間が前記第1の電位差より大きい第2の電位差に設定され A gate electrode and a second gate electrode, a first thin film transistor of a double gate thin film transistor structure comprising a source electrode and a drain electrode provided at both ends of the semiconductor layer, the source electrode is the is connected to one end of the light emitting element, wherein the first gate electrode is set to be the same as the potential of the source electrode, the gradation signal control means has a first end of the current path is connected to the source electrode It has two thin film transistors, the gradation current, the state in which between the other end is set to the first potential of the drain electrode and the light emitting element, from the drain electrode and the second through the source electrode flows through the current path of the thin film transistor, the light emitting drive current between the other end of the drain electrode and the light emitting element is set to the first potential difference greater than the second potential difference 状態で、前記ドレイン電極から前記ソース電極を介して前記発光素子に流れ、前記ソース電極及び前記第1のゲート電極は、前記ドレイン電極より低電位で、前記階調電流又は前記発光駆動電流の電流値に応じた電位に設定されることを特徴とする。 State, the flow from the drain electrode to the light emitting element via the source electrode, the source electrode and the first gate electrode is a lower potential than the drain electrode, wherein the gradation current or current of the light emission drive current characterized in that it is set to a potential corresponding to the value.

請求項2記載の発明は、請求項1記載の画素駆動回路において、前記駆動電流制御手段は、前記第1のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする。 According to a second aspect of the invention, the pixel drive circuit according to claim 1, wherein the driving current control means, wherein said first gate electrode and the source electrode are electrically connected.
請求項3記載の発明は、請求項1又は2記載の画素駆動回路において、前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、前記駆動電流制御手段は、前記第1のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする。 According to a third aspect of the invention, the pixel drive circuit according to claim 1 or 2, wherein said light emitting element includes a pixel electrode, and a light emitting layer provided on the pixel electrode, the pixel electrode via the light emitting layer to a counter electrode provided to face said driving current control means, characterized in that said first gate electrode and the source electrode is electrically connected to the pixel electrode.

請求項4記載の発明は、請求項3記載の画素駆動回路において、前記駆動電流制御手段は、前記第1のゲート電極が前記画素電極と一体的に形成されていることを特徴とする。 Invention of claim 4, in the pixel driving circuit according to claim 3, wherein said drive current control means, wherein said first gate electrode are formed integrally with the pixel electrode.
請求項5記載の発明は、請求項3又は4記載の画素駆動回路において、前記発光素子は、前記画素電極が光透過特性を有する電極材料により形成されていることを特徴とする。 According to a fifth aspect of the invention, the pixel drive circuit according to claim 3 or 4, wherein said light emitting element, the pixel electrode is characterized in that it is formed by an electrode material having light transmission properties.

請求項6記載の発明は、請求項3又は4記載の画素駆動回路において、前記発光素子は、前記画素電極が光反射特性を有する電極材料により形成されていることを特徴とする。 According to a sixth aspect of the invention, the pixel drive circuit according to claim 3 or 4, wherein said light emitting element, the pixel electrode is characterized in that it is formed by an electrode material having light reflecting properties.
請求項7記載の発明は、請求項1乃至6のいずれかに記載の画素駆動回路において、前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に延在するように設けられていることを特徴とする。 The invention of claim 7, wherein, in the pixel driving circuit according to any one of claims 1 to 6, wherein the driving current control means, provided to the source electrode and the drain electrode extends on the semiconductor layer It is characterized in that is.

請求項8記載の発明は、請求項7記載の画素駆動回路において、前記駆動電流制御手段は、前記半導体層上にブロック絶縁膜を有し、前記ソース電極及び前記ドレイン電極が前記ブロック絶縁膜上に延在するように設けられていることを特徴とする。 Invention of claim 8, wherein, in the pixel driving circuit according to claim 7, wherein said drive current control means includes a block insulating film on the semiconductor layer, the source electrode and the drain electrode is the block insulating film and it is provided so as to extend.

請求項記載の発明は、請求項記載の画素駆動回路において、前記階調信号制御手段は、ダブルゲート型の薄膜トランジスタ構造を有し、半導体層の上方に設けられたゲート電極が遮光性の電極材料により形成されていることを特徴とする。 Invention of claim 9, wherein, in the pixel driving circuit according to claim 1, wherein the gradation signal controlling means includes a thin film transistor structure of the double-gate type, the gate electrode provided above the semiconductor layer of the light-shielding characterized in that it is formed by the electrode material.
請求項10記載の発明は、請求項1又は記載の画素駆動回路において、前記ダブルゲート型の薄膜トランジスタは、前記半導体層がアモルファスシリコンからなることを特徴とする。 The invention of claim 10, wherein, in the pixel driving circuit according to claim 1 or 9, wherein the double gate type thin film transistor, wherein the semiconductor layer is made of amorphous silicon.
請求項11記載の発明は、請求項1乃至10のいずれかに記載の画素駆動回路において、前記階調電流は、前記輝度階調に応じた電流値を有する信号電流であることを特徴とする。 The invention of claim 11, wherein, in the pixel driving circuit according to any one of claims 1 to 10, wherein the gradation current is characterized by a signal current having a current value corresponding to the luminance gradation .

請求項12記載の発明は、表示パネルに互いに直行するように配設された複数の走査ライン及び複数の信号ラインの各交点近傍に配置された複数の表示画素に対して、前記各信号ラインを介して、表示データに応じた階調信号として階調電流を供給することにより、前記表示パネルに所望の画像情報を表示する画像表示装置において、前記各表示画素は、電流制御型の発光素子と、前記発光素子の発光動作を制御する画素駆動回路と、を備え、前記画素駆動回路は、少なくとも、前記階調電流に基づく電荷を電圧成分として保持する電荷保持手段と、 前記階調電流が電流路に流れて前記電荷保持手段に前記電圧成分を保持させ、該電荷保持手段に保持された電圧成分に基づいて、前記階調電流に応じた電流値を有する発光駆動電流を生成して Invention of claim 12, for a plurality of display pixels arranged at intersections near the plurality of scan lines and a plurality of signal lines arranged so as to mutually orthogonal to the display panel, each of said signal lines through, by supplying a gradation current as the gradation signal corresponding to the display data, the image display apparatus to display a desired image information on the display panel, wherein each display pixel includes a light emitting element of a current-controlled , and a pixel driving circuit for controlling the light emission operation of the light emitting element, the pixel driving circuit includes at least a charge holding means for holding the electric charges based on the gradation current as a voltage component, wherein the gradation current is current flowing the road to hold the voltage component to the charge holding unit, based on the voltage component held in the charge holding unit to generate the light emission drive current having a current value corresponding to the gradation current 前記発光素子に供給する駆動電流制御手段と、 前記駆動電流制御手段への前記階調電流の供給を制御する階調信号制御手段と、を備え、前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第1のゲート電極及び第2のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造の第1の薄膜トランジスタを有し、前記ソース電極が前記発光素子の一端に接続され、前記第1のゲート電極が前記ソース電極の電位と同一になるように設定され、前記階調信号制御手段は、電流路の一端が前記ソース電極に接続される第2の薄膜トランジスタを有し、前記階調電流は、前記ドレイン電極と前記発光素子の他端間が第1の電位差に設定された状態で、前記ド Wherein it comprises a drive current control means for supplying to the light emitting element, and the gradation signal control means for controlling the supply of the gradation current to the driving current control means, and said drive current control means, across the semiconductor layer a first gate electrode and a second gate electrode provided oppositely, a first thin film transistor of a double gate thin film transistor structure comprising a source electrode and a drain electrode provided at both ends of the semiconductor layer It has the source electrode connected to one end of the light emitting element, wherein the first gate electrode is set to be the same as the potential of the source electrode, the gradation signal control means, one end of the current path There a second thin film transistor connected to the source electrode, the gradation current in a state where between the other end of the drain electrode and the light emitting element is set to the first potential difference, the de イン電極から前記ソース電極を介して前記第2の薄膜トランジスタの電流路に流れ、前記発光駆動電流は、前記ドレイン電極と前記発光素子の他端間が前記第1の電位差より大きい第2の電位差に設定された状態で、前記ドレイン電極から前記ソース電極を介して前記発光素子に流れ、前記ソース電極及び前記第1のゲート電極は、前記ドレイン電極より低電位で、前記階調電流又は前記発光駆動電流の電流値に応じた電位に設定されることを特徴とする。 From in the electrode through the source electrode flows through the current path of said second thin film transistor, the light emission drive current to the other end between said first potential difference larger than the second potential difference between the drain electrode and the light emitting element in the set state, flows from the drain electrode to the light emitting element via the source electrode, the source electrode and the first gate electrode is a lower potential than the drain electrode, wherein the gradation current or the light emission drive characterized in that it is set to a potential corresponding to the current value of the current.

請求項13記載の発明は、請求項12記載の画像表示装置において、前記画像表示装置は、少なくとも、前記走査ラインに選択信号を印加して、前記走査ラインに接続された前記表示画素に設けられた前記階調信号制御手段により、前記階調電流の当該表示画素への書き込みを可能とする選択状態に設定する走査駆動手段と、前記選択状態に設定された前記表示画素に対応した前記表示データに基づく前記階調電流を生成して、前記信号ラインに供給する信号駆動手段と、を備えることを特徴とする。 Invention of claim 13, wherein, in the image display device according to claim 12, wherein the image display device, at least, by applying a selection signal to the scanning lines, disposed on the display pixels connected to the scan line by the tone signal control means has the display data and the scanning drive means, corresponding to the display pixels set to the selection state to be set in a selected state to allow writing to the display pixels of the gradation current the gradation current to generate based on, characterized in that it comprises a signal drive means for supplying to the signal line.

請求項14記載の発明は、請求項13記載の画像表示装置において、前記信号駆動手段から供給される前記階調電流は、前記表示データに応じた電流値を有する信号電流であることを特徴とする。 The invention of claim 14, wherein, in the image display device according to claim 13, wherein the gradation current supplied from the signal driving means, and characterized in that a signal current having a current value corresponding to the display data to.
請求項15記載の発明は、請求項12乃至14のいずれかに記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第1のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする。 The invention of claim 15, wherein, in the image display apparatus according to any one of claims 12 to 14, wherein the driving current control means provided in the pixel drive circuit, said first gate electrode and the source electrode is electrically characterized in that it is connected.

請求項16記載の発明は、請求項14又は15記載の画像表示装置において、前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第1のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする。 Invention of claim 16, wherein, in the image display apparatus according to claim 14 or 15, wherein said light emitting element includes a pixel electrode, and a light emitting layer provided on the pixel electrode, the pixel electrode via the light emitting layer and a counter electrode provided so as to face the drive current control means provided in the pixel drive circuit, the source electrode and the first gate electrode is electrically connected to the pixel electrode it is characterized in.

請求項17記載の発明は、請求項16記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第1のゲート電極が前記画素電極と一体的に形成されていることを特徴とする。 Invention of claim 17, wherein, in the image display apparatus according to claim 16, wherein said drive current control means provided in the pixel drive circuit, the first gate electrode is formed integrally with the pixel electrode it is characterized in.
請求項18記載の発明は、請求項12乃至17のいずれかに記載の画像表示装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする。 The invention of claim 18, wherein, in the image display apparatus according to any one of claims 12 to 17, wherein the light emitting element is characterized in that an organic electroluminescence element.

本発明に係る画素駆動回路及び画像表示装置によれば、表示パネルに2次元配列された表示画素(画素駆動回路)の駆動時に生じる電圧変化に起因して生じる書込電流(指定電流)と発光駆動電流(出力電流)の差異を抑制して、表示データに応じた適切な輝度階調で発光素子を発光動作させることができ、表示画質の劣化を抑制することができる。 According to the pixel driving circuit and an image display apparatus according to the present invention, light emission and the write current (specified current) caused by the voltage change occurring at the time of driving a two-dimensional array of display pixels on the display panel (pixel drive circuit) to suppress the difference in the driving current (output current), it is possible to emit light emitting element at the appropriate luminance gradation corresponding to display data, it is possible to suppress the deterioration of display quality.

以下に、本発明に係る画素駆動回路及び該画素駆動回路を含む表示画素が2次元配列された表示パネルを備えた画像表示装置について、実施の形態を示して詳しく説明する。 Hereinafter, an image display device including a display panel in which display pixels including a pixel driving circuit and the pixel driver circuit according to the present invention are two-dimensionally arranged will be described in detail shows an exemplary embodiment.
<画像表示装置> <Image display device>
まず、本発明に係る画像表示装置の概略構成について、図面を参照して説明する。 First, a schematic configuration of an image display apparatus according to the present invention will be described with reference to the drawings.
図1は、本発明に係る画像表示装置の一実施形態を示す概略ブロック図である。 Figure 1 is a schematic block diagram showing an embodiment of an image display apparatus according to the present invention. ここでは、電流指定型の階調制御方法に対応した構成を有する画像表示装置について説明する。 Here, a description is given of an image display apparatus having a configuration corresponding to the gradation control method of a current assignment.

図1に示すように、本発明に係る画像表示装置100は、概略、行方向(図面左右方向)に配設された複数の走査ラインSLと列方向(図面上下方向)に配設された複数のデータライン(信号ライン)DLとの各交点近傍に、複数の表示画素EMがn行×m列(n、mは、任意の正の整数)のマトリクス状に配列された表示パネル110と、各走査ラインSLに所定のタイミングで順次走査信号(選択信号)Vselを印加することにより、行ごとの表示画素EMを選択状態に設定(走査)する走査ドライバ(走査駆動手段)120と、走査ラインSLに並行して行方向に配設された複数の電源電圧ラインVLに所定のタイミングで所定の電圧レベルの電源電圧Vscを印加する電源ドライバ(電源駆動手段)130と、表示データに基づく電流値が As shown in FIG. 1, the image display apparatus 100 according to the present invention, schematically, a row direction a plurality arranged in a plurality of scan lines arranged in (horizontal direction in the drawing) SL and column (vertical direction of the drawing) each intersection near the data line (signal line) DL of a plurality of display pixels EM are n rows × m columns (n, m are arbitrary positive integers) the display panel 110 arranged in a matrix of, by sequentially applying a scanning signal (selection signal) Vsel at predetermined timing to each scanning line SL, a scan driver (scan driving means) 120 for the display pixel EM of each row is set to the selected state (scan), the scan line a power driver (power drive unit) 130 for applying a power supply voltage Vsc having a predetermined voltage level at a predetermined timing to a plurality of supply voltage lines VL arranged in the row direction in parallel to the SL, the current value based on the display data But 指定された階調電流(階調信号、信号電流)Ipixを生成して、各データラインDLに供給するデータドライバ(信号駆動手段)140と、後述する表示信号生成回路160から供給されるタイミング信号に基づいて、少なくとも走査ドライバ120、電源ドライバ130及びデータドライバ140の動作状態を制御するための走査制御信号、電源制御信号及びデータ制御信号を生成して出力するシステムコントローラ150と、例えば画像表示装置100の外部から供給される映像信号に基づいて、デジタル信号からなる表示データ(輝度階調データ)を生成し、上記データドライバ140に供給するとともに、該表示データに基づいて表示パネル110に所定の画像情報を表示するためのタイミング信号(システムクロック等)を抽出、又 The specified gradation currents (gradation signal, signal current) to generate a Ipix, timing signal supplied from the display signal generation circuit 160 and a data driver (signal drive means) 140 for supplying to the data lines DL, it will be described later based on at least the scanning driver 120, the scan control signal for controlling the operation state of the power supply driver 130 and data driver 140, a power control signal and the data control signals system controller 150 for generating and outputting, for example, an image display device based on the video signal supplied from the 100 external, generates display data composed of digital signals (luminance gradation data) and supplies to the data driver 140, a predetermined display panel 110 based on the display data timing signal for displaying the image information (system clock or the like) extract, also 、生成して上記システムコントローラ150に供給する表示信号生成回路160と、を備えている。 It generates and includes a display signal generation circuit 160 supplied to the system controller 150.

(表示パネル110) (Display panel 110)
表示パネル110にマトリクス状に2次元配列された各表示画素EMは、例えば有機EL素子等の電流制御型の発光素子と、走査ドライバ120から走査ラインSLに印加される走査信号Vsel、電源ドライバ130から電源電圧ラインVLに印加される電源電圧Vsc、及び、データドライバ140からデータラインDLに供給される階調電流Ipixに基づいて、該階調電流Ipixに応じた電圧成分を保持する書込動作、及び、該電圧成分に基づいて、所定の電流値を有する発光駆動電流を上記発光素子に供給して所定の輝度階調で発光させる発光動作を、選択的に実行する画素駆動回路と、を有している。 Each of the display pixels EM arranged two-dimensionally in a matrix form on the display panel 110, for example a light emitting element of a current control type such as an organic EL element, the scanning signal Vsel applied from the scanning driver 120 to the scan line SL, the power supply driver 130 supply voltage applied to the power supply voltage line VL from Vsc, and, based on the gradation current Ipix supplied from the data driver 140 to the data lines DL, the write operation of holding the voltage component corresponding to the gradation current Ipix and, based on the voltage component, the light emitting operation of the light emission drive current having a predetermined current value is supplied to the light emitting element emit light at a predetermined luminance gradation, and the pixel drive circuit for selectively executed, the It has. なお、本発明に適用可能な表示画素(画素駆動回路及び発光素子)の具体例については後述する。 A specific example of applicable display pixel (pixel drive circuit and light-emitting element) in the present invention are described below.

(走査ドライバ120) (Scanning driver 120)
走査ドライバ120は、システムコントローラ150から供給される走査制御信号に基づいて、各走査ラインSLに選択レベル(例えば、ハイレベル)の走査信号Vselを順次印加することにより、各行ごとの表示画素EMを選択状態に設定し、データドライバ140により各データラインDLを介して供給される、表示データに基づく階調電流Ipixを、各表示画素EM(画素駆動回路)に書き込むように制御する。 Scanning driver 120, based on the scanning control signal supplied from the system controller 150, the scan line SL to the selection level (e.g., high level) by sequentially applying a scanning signal Vsel of the display pixels EM in each row set the selected state, it is supplied via the data lines DL by the data driver 140, a gradation current Ipix based on the display data, and controls to write to each of the display pixels EM (pixel driver circuits).

ここで、走査ドライバ120は、例えば、後述するシステムコントローラ150から供給される走査制御信号に基づいて、各行の走査ラインSLに対応するシフト信号を順次出力するシフトレジスタと、該シフト信号を所定の電圧レベル(選択レベル)に変換して、各行の走査ラインSLに走査信号Vselとして順次出力する出力回路部(出力バッファ)と、を備えたものを適用することができる。 Here, the scan driver 120, for example, based on the scanning control signal supplied from the system controller 150 to be described later, a shift register for sequentially outputting shift signals corresponding to each row of the scan line SL, the shift signal given is converted to a voltage level (selection level), the output circuit section sequentially outputs the scanning signal Vsel to each row of scan lines SL (output buffer), it can be applied those with.

(電源ドライバ130) (Power driver 130)
電源ドライバ130は、システムコントローラ150から供給される電源制御信号に基づいて、各電源電圧ラインVLに、後述する書込動作期間においては、ローレベルの電源電圧Vsc(=Vscw)を印加することにより、データドライバ140により供給される階調電流Ipixが表示画素EM(画素駆動回路)に書き込まれるように制御し、発光動作期間中においては、ハイレベルの電源電圧Vsc(=Vsce)を印加することにより、表示データ(階調電流Ipix)に応じた電流値を有する発光駆動電流が発光素子に供給されるように制御する。 Power supply driver 130 based on the power control signal supplied from the system controller 150, each power supply voltage line VL, in later-described writing operation time period, by applying a low-level power supply voltage Vsc (= Vscw) controls as gradation current Ipix supplied by the data driver 140 is written to the display pixels EM (pixel driver circuits), during the light emitting operation period, applying a high-level power supply voltage Vsc (= VSCE) the light emission drive current is controlled to be supplied to the light emitting element having a current value corresponding to display data (gradation current Ipix).

ここで、電源ドライバ130は、例えば、システムコントローラ150から供給される電源制御信号に基づいて、各行の電源電圧ラインVLに対応するシフト信号を順次出力するシフトレジスタと、該シフト信号を所定の電圧レベルに変換して、各行の電源電圧ラインVLに電源電圧Vscとして出力する出力回路部(出力バッファ)と、を備えたものを適用することができる。 Here, the power source driver 130, for example, the system controller 150 based on the power supply control signal supplied from a shift register for sequentially outputting a shift signal corresponding to each row of the power supply voltage line VL, the shift signal of a predetermined voltage is converted into the level, the output circuit portion for outputting to each line of the power supply voltage line VL as the power supply voltage Vsc (output buffer), can be applied those with.

(データドライバ140) (Data driver 140)
データドライバ140は、システムコントローラ150から供給されるデータ制御信号に基づいて、表示信号生成回路160から供給される各表示画素EMごとの表示データを所定のタイミングで取り込んで保持し、該表示データの階調値に応じた電流値を有する階調電流Ipixを生成して、上記各走査ラインSLごとに設定される選択期間内に各データラインDLに供給する。 Data driver 140, based on the data control signal supplied from the system controller 150, the display data for each display pixel EM supplied from the display signal generation circuit 160 capture, hold at a predetermined timing, of the display data It generates the gradation current Ipix which has a current value corresponding to the gray level value is supplied to the data lines DL in the selection period set for each of the respective scanning lines SL.

ここで、データドライバ140は、例えば、システムコントローラ150から供給されるデータ制御信号に基づいて、順次シフト信号を出力するシフトレジスタと、該シフト信号の入力タイミングに基づいて、表示信号生成回路160から供給される1行分の表示データを順次取り込むデータレジスタと、取り込まれた1行分の表示データを保持するデータラッチ回路と、階調基準電圧に基づいて、上記保持された表示データを所定のアナログ信号電圧に変換するD/Aコンバ−タ(デジタル−アナログ変換器)と、アナログ信号電圧に対応する電流値を有する階調電流Ipixを生成し、データラインDLを介して各表示画素EMに供給する電圧電流変換・電流供給回路と、を備えたものを適用することができる。 Here, the data driver 140, for example, based on the data control signal supplied from the system controller 150, a shift register sequentially outputs a shift signal based on the input timing of the shift signal from the display signal generating circuit 160 and one row sequentially fetches data register display data supplied, and a data latch circuit for holding a row of display data captured, based on the gradation reference voltage, the predetermined display data the holding D / a converter into an analog signal voltage - motor - and (digital analog converter) to generate a gradation current Ipix which has a current value corresponding to the analog signal voltage via the data line DL in each display pixel EM it can be applied that includes voltage and current conversion and current supply circuit, for supplying.

(システムコントローラ150) (System controller 150)
システムコントローラ150は、例えば、表示信号生成回路160から供給されるタイミング信号に基づいて、少なくとも走査ドライバ120、電源ドライバ130及びデータドライバ140に対して、動作状態を制御する走査制御信号、電源制御信号及びデータ制御信号を生成して出力することにより、各ドライバを所定のタイミングで動作させて、走査信号Vsel、電源電圧Vsc及び階調電流Ipixを生成させ、各走査ラインSL、電源電圧ラインVL及びデータラインDLに印加して各表示画素(画素駆動回路及び発光素子)EMにおける一連の駆動制御動作(書込動作及び発光動作)を実行させて、映像信号に基づく画像情報を表示パネル110に表示させる制御を行う。 The system controller 150 is, for example, based on the timing signal supplied from the display signal generation circuit 160, at least the scanning driver 120, the power supply driver 130 and data driver 140, the scan control signal for controlling the operating state, the power supply control signal and by generating and outputting a data control signal, each driver is operated at a predetermined timing, the scanning signal Vsel, to generate a power supply voltage Vsc and the gradation current Ipix, the scan line SL, the power supply voltage line VL and series of drive control operations is applied to the data line DL in each display pixel (pixel drive circuit and light-emitting elements) EM by executing the (writing operation and light emitting operation), the display image information based on a video signal to the display panel 110 It performs control of.

(表示信号生成回路160) (Display signal generation circuit 160)
表示信号生成回路160は、例えば画像表示装置100の外部から供給される映像信号から輝度階調信号成分を抽出して、表示パネル110の1行分ごとに、該輝度階調信号成分をデジタル信号からなる表示データ(輝度階調データ)としてデータドライバ140に供給する。 Display signal generating circuit 160, for example, from a video signal supplied from an external image display device 100 extracts a luminance gradation signal component for every one line of the display panel 110, a digital signal luminance gradation signal component to the data driver 140 as display data composed of (luminance gradation data). ここで、上記映像信号が、例えばテレビ放送信号(コンポジット映像信号)のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路160は、図1に示すように、上記輝度階調信号成分を抽出する機能のほかに、タイミング信号成分を抽出してシステムコントローラ150に供給する機能を有するものであってもよい。 Here, the video signal is, for example, as in the television broadcast signal (composite video signal), if it contains a timing signal component for regulating the display timing of the image information, the display signal generation circuit 160, as shown in FIG. 1 to, in addition to the function of extracting the luminance gradation signal component, may have a function of supplying to the system controller 150 to extract the timing signal component. この場合においては、上記システムコントローラ150は、表示信号生成回路160から供給されるタイミング信号に基づいて、走査ドライバ120や電源ドライバ130、データドライバ140に対して個別に供給する各制御信号を生成する。 In this case, the system controller 150, based on the timing signal supplied from the display signal generation circuit 160, the scan driver 120 and the power supply driver 130, generates the respective control signals supplied individually to the data driver 140 .

なお、画像表示装置100の外部から供給される映像信号がデジタル信号により形成され、また、タイミング信号が映像信号とは別に供給されている場合には、当該映像信号(デジタル信号)をそのまま表示データとして、データドライバ140に供給するとともに、当該タイミング信号を直接システムコントローラ150に供給するようにして、表示信号生成回路160を省略するようにしてもよい。 Note that the video signal supplied from an external image display device 100 is formed by a digital signal, also when the timing signal is supplied separately from the video signal, the video signal (digital signal) as display data as supplies the data driver 140, so as to supply the timing signal directly to the system controller 150 may be omitted display signal generation circuit 160.

<表示画素> <Display pixel>
次いで、上述した画像表示装置に適用される表示パネルに2次元配列される表示画素の具体回路例について、図面を参照して詳しく説明する。 Next, a specific circuit example of the display pixels arranged two-dimensionally on a display panel applied to the image display device described above will be described in detail with reference to the drawings.
図2は、本実施形態に係る表示装置に適用可能な表示画素(画素駆動回路)の具体回路例を示す回路構成図であり、図3は、本実施形態に係る画素駆動回路に適用可能なダブルゲート型トランジスタの素子構造の例を示す断面構成図である。 Figure 2 is a circuit diagram showing a specific circuit example applicable display pixel in a display device according to the present embodiment (the pixel drive circuit), FIG. 3, which can be applied to the pixel drive circuit according to this embodiment examples of the element structure of a double-gate transistor is a sectional view showing a.

本実施形態に係る表示画素EMは、図2に示すように、上述した表示パネル110に相互に直交するように配設された走査ラインSLとデータラインDLとの各交点近傍に、例えば、ゲート端子が走査ラインSLに、ドレイン端子が電源電圧ラインVLに、ソース端子が接点N11に各々接続されたトランジスタ(階調信号制御手段)Tr11と、ゲート端子が走査ラインSLに、ドレイン端子がデータラインDLに、ソース端子が接点N12に各々接続されたトランジスタ(階調信号制御手段)Tr12と、ボトムゲート端子BGが接点N11に、ドレイン端子Dが電源電圧ラインVLに、トップゲート端子TG及びソース端子Sが接点N12に各々接続されたダブルゲート型のトランジスタ(ダブルゲート型トランジスタ;駆動電流制御 The display pixels EM according to the present embodiment, as shown in FIG. 2, each near an intersection between the disposed scan line SL and the data line DL so as to be perpendicular to each other on the display panel 110 described above, for example, the gate terminal scanning line SL, the drain terminal power supply voltage line VL, and each connected transistors (gradation signal control means) Tr11 source terminal to the contact point N11, the gate terminal scanning line SL, the drain terminal to a data line the DL, with each connected transistors (gradation signal control means) Tr12 source terminal to the contact N12, to the bottom gate terminal BG is contact N11, the drain terminal D is the power supply voltage line VL, the top gate terminal TG and the source terminal S are each connected double gate transistor (double gate type transistor to the contact point N12; the drive current control 段)Tr13と、接点N11と接点N12の間(すなわち、ダブルゲート型トランジスタTr13のボトムゲート−ソース間)に接続されたキャパシタ(電荷保持手段)Csと、を備えた画素駆動回路DC、及び、アノード端子が上記画素駆動回路DCの接点N12に接続され、カソード端子が所定の低電圧(例えば接地電位GND)に接続された有機EL素子(電流制御型の発光素子)OLEDを有している。 And stage) Tr 13, between the contact point N11 and the contact N12 (i.e., the bottom gate of the double gate type transistor Tr 13 - capacitor connected between the source) (charge holding means) Cs and the pixel driving circuit DC comprising a and, the anode terminal is connected to the contact point N12 of the pixel drive circuit DC, the cathode terminal has a OLED (light-emitting element of a current-controlled) connected to the organic EL element to a predetermined low voltage (e.g., ground potential GND).

ここで、有機EL素子OLEDに直列に接続され、発光駆動用のスイッチング素子として機能するダブルゲート型トランジスタTr13の第1の素子構造の例は、例えば図3(a)に示すように、アモルファスシリコンやポリシリコン等からなるnチャネル型の半導体層(チャネル領域)SMCと、半導体層SMCの両端に、各々n シリコンからなる不純物層(オーミックコンタクト層)OHMを介して形成されたソース電極Tr13s(ソース端子S)及びドレイン電極Tr13d(ドレイン端子D)と、半導体層SMCの上方(図面上方)に絶縁膜(トップゲート絶縁膜)13を介して形成されたトップゲート電極Tr13tg(トップゲート端子TG、後述する画素電極14と一体的に形成される;第1のゲート電極)と、半導体層 Here, connected in series to the organic EL element OLED, an example of the first element construction of the double-gate type transistor Tr13 which functions as a switching element for light emission drive, for example, as shown in FIG. 3 (a), amorphous silicon and and made of polysilicon or the like n-channel semiconductor layer (channel region) SMC, both ends of the semiconductor layer SMC, each n + impurity layer of silicon (ohmic contact layer) the source electrode Tr13s formed through the OHM ( the source terminal S) and the drain electrode Tr13d (drain terminal D), the semiconductor layer SMC above (figures above) in the insulating film (top gate insulating film) 13 via a formed a top gate electrode Tr13tg (top gate terminal TG, It is the pixel electrode 14 integrally formed to be described later; a first gate electrode), a semiconductor layer SMCの下方(図面下方)に絶縁膜(ボトムゲート絶縁膜)12を介して形成されたボトムゲート電極Tr13bg(ボトムゲート端子BG;第2のゲート電極)と、を有して構成されている。 Insulation SMC below (figures below) film (bottom gate insulating film) 12 is formed through the the bottom gate electrode Tr13bg; and (bottom gate terminal BG second gate electrode), and is configured with a.

また、ダブルゲート型トランジスタTr13の第2の素子構造の例は、例えば図3(b)に示すように、上述した第1の素子構造(図3(a))に加え、半導体層SMC上にブロック絶縁膜(エッチングストッパ膜)BLが設けられ、半導体層SMCの上方(図面上方)に該ブロック絶縁膜BL及び絶縁膜13を介してトップゲート電極Tr13tg(後述する画素電極14と一体的に形成される)が形成されている。 Further, examples of the second element structure of the double-gate type transistor Tr13, for example, as shown in FIG. 3 (b), in addition to the first element structure described above (FIG. 3 (a)), on the semiconductor layer SMC block insulating film (etching stopper film) BL is provided above (figures above) in the block insulating film BL and the insulating film 13 formed integrally with the pixel electrode 14 to the top gate electrode Tr13tg (described later via the semiconductor layer SMC to) is formed. ここで、ブロック絶縁膜BLは、半導体層SMC上に設けられるソース電極Tr13s及びドレイン電極Tr13dをパターニング形成する際のエッチング工程において、エッチングストッパとしての機能を有するとともに、当該エッチングによる半導体層SMCへのダメージを防止するための機能を有するものである。 Here, the block insulating film BL is in the etching process for patterning the source electrode Tr13s and drain electrodes Tr13d provided on the semiconductor layer SMC, which has a function as an etching stopper, into the semiconductor layer SMC by the etching It has a function to prevent the damage.

このような構成を有するダブルゲート型トランジスタTr13は、図3(a)、(b)に示すように、ガラス基板等の絶縁性基板11上に形成されている。 Such double-gate type transistor Tr13 having a structure, FIG. 3 (a), it is formed on (b), the insulating substrate 11 such as a glass substrate. また、少なくとも該ダブルゲート型トランジスタTr13のトップゲート電極Tr13tg上には絶縁膜15が被覆形成されている。 Also, at least on the top gate electrode Tr13tg of the double-gate type transistor Tr13 is an insulating film 15 is coated forms.

そして、本発明においては、このような構成を有するダブルゲート型トランジスタTr13において、例えば、トップゲート電極Tr13tg(画素電極14)とソース電極Tr13sが電気的に接続(短絡)され、同電位になるように構成されている。 Then, in the present invention, in the double gate type transistor Tr13 having such a configuration, for example, the top gate electrode Tr13tg and (pixel electrode 14) a source electrode Tr13s is electrically connected (shorted) to the same potential It is configured. 詳しくは後述するが、この場合、例えば、図3(a)、(b)に示した素子構造において、トップゲート絶縁膜となる絶縁膜13に形成されたコンタクトホールを介して、上層側のトップゲート電極Tr13tg(画素電極14)と下層側のソース電極Tr13sとが電気的に接続された構成を適用することができる。 Details will be described later, in this case, for example, in the device structure shown in FIG. 3 (a), (b), via a contact hole formed in the insulating film 13 serving as a top gate insulating film, the upper-side top gate electrode Tr13tg and (pixel electrode 14) and the source electrode Tr13s the lower layer can be applied electrically connected.

また、トランジスタTr11、Tr12は、周知の電界効果型のトランジスタ(薄膜トランジスタ)を適用することができる。 The transistors Tr11, Tr12 may be applied known field-effect transistor (TFT). また、キャパシタCsは、ダブルゲート型トランジスタTr13のボトムゲート−ソース間に形成される寄生容量であってもよいし、該寄生容量に加えて接点N11及び接点N12間にさらに容量素子を並列に接続したものであってもよい。 Also, capacitor Cs, the bottom gate of the double gate type transistor Tr 13 - may be a parasitic capacitance formed between the source, connecting the further capacitor element between the contact point N11 and the contact point N12 in parallel in addition to the parasitic capacitance it may be the one that was.

なお、本実施形態に係る画素駆動回路DCに適用されるトランジスタTr11〜Tr13については、特に限定するものではないが、以下の説明においては、いずれのトランジスタもnチャネル型の半導体層をチャネル領域として備えたトランジスタ構造を適用した場合について説明する。 Note that the transistor Tr11~Tr13 applied to the pixel drive circuit DC according to the present embodiment is not particularly limited, in the following description, the semiconductor layer of even n-channel one transistor as a channel region It will be described the case of applying the transistor structure with.

次いで、上述したような回路構成を有する表示画素(画素駆動回路及び発光素子)の具体的なデバイス構造(平面レイアウト及び断面構造)について説明する。 Next, a description will be given of a specific device structure of the display pixel having a circuit configuration as described above (pixel drive circuit and a light-emitting element) (plan layout and cross-sectional structure).
図4は、本実施形態に係る表示装置(表示パネル)に適用可能な表示画素の一例を示す平面レイアウト図であり、図5は、図4に示した平面レイアウトを有する表示画素におけるA−A断面を示す概略断面図である。 Figure 4 is a plan layout diagram showing an example of an display pixels on the display device (display panel) according to the present embodiment, FIG. 5, A-A in the display pixel having the plan layout shown in FIG. 4 it is a schematic sectional view showing a cross section. なお、図4においては、表示画素EM(画素駆動回路)の素子構造を明確にするために、画素駆動回路の各トランジスタ及び配線層等が形成された層を中心に示す。 In FIG. 4, in order to clarify the device structure of the display pixel EM (pixel driver circuits), mainly showing a layer each transistor and the wiring layer or the like of the pixel drive circuits are formed.

表示画素EMは、例えば図4に示すように、絶縁性基板11の一面側に設定された表示画素の形成領域(画素形成領域)Rpxにおいて、上方及び下方の縁辺領域のX方向(図4の左右方向;図1における行方向に対応する)に延在するように走査ラインSL及び電源電圧ラインVLが各々配設されるとともに、これらに直交するように、上記画素形成領域Rpxの左方の縁辺領域のY方向(図4の上下方向:図1における列方向に対応する)に延在するようにデータラインDL及びが配設されている。 The display pixels EM, for example, as shown in FIG. 4, in one surface configured formed in the display pixel region (pixel forming region) Rpx of the insulating substrate 11, X-direction of the upper and lower edge regions (in FIG. 4 lateral direction; while corresponding to the row direction in FIG. 1) scan line so as to extend SL and the power supply voltage line VL are respectively disposed, so as to be perpendicular to, the left side of the pixel forming region Rpx Y direction edge regions: and a data line DL so as to extend in the (vertical direction in FIG. 4 corresponds to the column direction in FIG. 1) is disposed. また、図2に示したトランジスタTr11及びトランジスタTr12は、データラインDLに沿ってY方向に延在するように配置され、トランジスタTr13は、画素形成領域Rpxの右方の縁辺領域のY方向に延在するように配置されている。 The transistor Tr11 and the transistor Tr12 shown in FIG. 2 are arranged to extend in the Y direction along the data line DL, the transistor Tr13 is extending in the Y direction edge region of the right side of the pixel forming region Rpx It is arranged to stationary.

ここで、上述したように、トランジスタTr11、Tr12は、周知の電界効果型トランジスタ構造を有し、図5においてはトランジスタTr12のみを示すが、各々、ガラス基板等の透明な絶縁性基板11上に形成されたゲート電極Tr11g、Tr12gと、ゲート絶縁膜12を介して各ゲート電極Tr11g、Tr12gに対応する領域に形成された半導体層SMCと、該半導体層SMCの両端部に延在するように形成されたソース電極Tr11s、Tr12s及びドレイン電極Tr11d、Tr12dと、を有している。 Here, as described above, the transistors Tr11, Tr12 has a well-known field effect transistor structure shows only the transistor Tr12 in Fig. 5, respectively, on a transparent insulating substrate 11 such as a glass substrate a gate electrode formed Tr11g, and Tr12g, the gate electrode Tr11g via a gate insulating film 12, and the semiconductor layer SMC formed in a region corresponding to Tr12g, formed so as to extend to both ends of the semiconductor layer SMC and a source electrode Tr11s, has Tr12s and drain electrodes Tr11d, and Tr12d, the.

また、トランジスタTr13は、図3(a)、(b)に示したような素子構造を有し、図5に示すように、絶縁性基板11上に形成されたボトムゲート電極Tr13bgと、ゲート絶縁膜12を介してボトムゲート電極Tr13bgに対応する領域に形成された半導体層SMCと、該半導体層SMCの両端部に延在するように形成されたソース電極Tr13s及びドレイン電極Tr13dと、絶縁膜13を介して半導体層SMCに対応する領域に形成されたトップゲート電極Tr13tgと、を有している。 Further, the transistor Tr13 is FIG. 3 (a), has a device structure as shown (b), the as shown in FIG. 5, the bottom gate electrode Tr13bg formed on the insulating substrate 11, a gate insulating a semiconductor layer SMC formed in a region corresponding to the bottom gate electrode Tr13bg through the film 12, a source electrode Tr13s and a drain electrode Tr13d formed to extend to both ends of the semiconductor layer SMC, insulating film 13 and a, and top gate electrode Tr13tg formed in a region corresponding to the semiconductor layer SMC via.

なお、図5においては図示を簡略化して示したが、各トランジスタTr11、Tr12及びダブルゲート型トランジスタTr13のソース電極とドレイン電極が対向する半導体層SMC上には当該半導体層SMCへのエッチングダメージを防止するための酸化シリコン又は窒化シリコン等のブロッキング層が形成され、また、ソース電極とドレイン電極が接触する半導体層SMC上には、当該半導体層SMCとソース電極及びドレイン電極とのオーミック接続を実現するための不純物層が形成されているものであってもよい(ダブルゲート型トランジスタTr13においては、図3(b)に示した素子構造に対応する)。 Although shown in a simplified illustration in FIG. 5, the etching damage to the semiconductor layer SMC Each transistor Tr11, Tr12 and the double gate semiconductor layer SMC to the source electrode and the drain electrode of the transistor Tr13 is opposed a blocking layer such as silicon oxide or silicon nitride to prevent the formation and, on the semiconductor layer SMC which the source electrode and the drain electrode are in contact, achieve an ohmic connection with the semiconductor layer SMC and the source and drain electrodes may be one impurity layer is formed in order to (in the double gate type transistor Tr13 corresponds to the device structure shown in Figure 3 (b)).

ここで、トランジスタTr11、Tr12のゲート電極Tr11g、Tr12g、及び、ダブルゲート型トランジスタTr13のボトムゲート電極Tr13bg、並びに、データラインDLは、いずれも同一のゲートメタル層をパターニングすることによって形成されている。 Here, the gate electrode Tr11g of the transistor Tr11, Tr12, Tr12g, and bottom gate electrode Tr13bg the double-gate type transistor Tr 13, and the data lines DL are both formed by patterning the same gate metal layer . また、トランジスタTr11、Tr12のソース電極Tr11s、Tr12s及びドレイン電極Tr11d、Tr12d、ダブルゲート型トランジスタTr13のソース電極Tr13s及びドレイン電極Tr13d、並びに、走査ラインSL、電源電圧ラインVLは、いずれも同一のソース、ドレインメタル層をパターニングすることによって形成されている。 The transistors Tr11, Tr12 of the source electrode Tr11s, Tr12s and drain electrodes Tr11d, Tr12d, the source electrode Tr13s and drain electrodes Tr13d of double-gate type transistor Tr 13, and the scan line SL, the power supply voltage line VL are both the same source It is formed by patterning a drain metal layer. また、ダブルゲート型トランジスタTr13のトップゲート電極Tr13tg及び後述する有機EL素子OLEDの画素電極(例えばアノード電極)14は、同一の電極材料により一体的に形成されている。 Further, the pixel electrode (e.g., anode electrode) 14 of the organic EL element OLED to the top gate electrode Tr13tg and below the double-gate type transistor Tr13 are integrally formed of the same electrode material. さらに、図4、図5に示すように、電源電圧ラインVLは、ダブルゲート型トランジスタTr13のドレイン電極Tr13dと一体的に形成され、走査ラインSL及び電源電圧ラインVLは、データラインDLよりも上層側に設けられている。 Furthermore, as shown in FIG. 4, FIG. 5, the power supply voltage line VL is integrally formed with the drain electrode Tr13d of double-gate type transistor Tr 13, the scan line SL and the power supply voltage line VL is upper than the data line DL It is provided on the side.

そして、図2に示した画素駆動回路DCの回路構成に対応するように、トランジスタTr11は、例えば図4、図5に示すように、ゲート電極Tr11gがゲート絶縁膜12に設けられたコンタクトホールHLAを介して走査ラインSLに接続され、同ソース電極Tr11sがゲート絶縁膜12に設けられたコンタクトホールHLBを介してキャパシタCsの一端側(接点N11側)の電極ECAに接続され、同ドレイン電極Tr11dが電源電圧ラインVLと一体的に形成されている。 Then, so as to correspond to the circuit configuration of the pixel drive circuit DC of FIG. 2, the transistors Tr11, for example 4, as shown in FIG. 5, the contact hole HLA gate electrode Tr11g is provided on the gate insulating film 12 is connected to the scanning line SL via is connected to the electrode ECA at one end of the capacitor Cs via a contact hole HLB of the source electrode Tr11s is provided on the gate insulating film 12 (the contact point N11 side), the drain electrode Tr11d There is the power supply voltage line VL integrally formed.

また、トランジスタTr12は、例えば図4、図5に示すように、ゲート電極Tr12gがゲート絶縁膜12に設けられたコンタクトホールHLAを介して走査ラインSLに接続され、同ソース電極Tr12sがキャパシタCsの他端側(接点N12側)の電極ECBと一体的に形成され、同ドレイン電極Tr12dがゲート絶縁膜12に設けられたコンタクトホールHLCを介してデータラインDLに接続されている。 Further, the transistor Tr12, for example 4, as shown in FIG. 5, is connected to the scanning line SL via a contact hole HLA gate electrode Tr12g is provided on the gate insulating film 12, the source electrode Tr12s the capacitor Cs the other end is electrode ECB integrally formed of (node ​​N12 side) is connected to a data line DL via the contact hole HLC to the drain electrode Tr12d is provided on the gate insulating film 12.

ダブルゲート型トランジスタTr13は、例えば図4、図5に示すように、ボトムゲート電極Tr13bgがキャパシタCsの一端側(接点N11側)の電極ECAと一体的に形成され、同ソース電極Tr13sがキャパシタCsの他端側(接点N12側)の電極ECBと一体的に形成され、同ドレイン電極Tr13dが電源電圧ラインVLと一体的に形成され、トップゲート電極Tr13tgが有機EL素子OLEDの画素電極14と一体的に形成されるとともに、絶縁膜13に設けられたコンタクトホールHLDを介して上記ソース電極Tr13sに接続されている。 Double-gate type transistor Tr13, for example 4, as shown in FIG. 5, the bottom gate electrode Tr13bg are electrodes ECA integrally formed at one end of the capacitor Cs (contact point N11 side), the source electrode Tr13s the capacitor Cs the other end is electrode ECB integrally formed of (node ​​N12 side), the drain electrode Tr13d is the power supply voltage line VL integrally formed, integrally top gate electrode Tr13tg and the pixel electrode 14 of the organic EL element OLED together they are formed manner and is connected to the source electrode Tr13s through the contact hole HLD provided in the insulating film 13.

また、キャパシタCsは、ダブルゲート型トランジスタTr13のボトムゲート電極Tr13bgと一体的に形成されるとともに、トランジスタTr11のソース電極Tr11sに接続された一端側の電極ECAと、ダブルゲート型トランジスタTr13のソース電極Tr13s及びトランジスタTr12のソース電極Tr12sと一体的に形成された他端側の電極ECBと、がゲート絶縁膜12を介して対向するように延在して形成されている。 Also, capacitor Cs, while being bottom gate electrode Tr13bg integrally formed in the double-gate type transistor Tr13, and connected one end of the electrode ECA to the source electrode Tr11s of the transistor Tr11, the source electrode of the double gate type transistor Tr13 and electrodes ECB source electrode Tr12s are integrally formed with the other end of the Tr13s and transistors Tr12, but is formed to extend so as to face each other with a gate insulating film 12.

そして、画素形成領域Rpxのうち、有機EL素子OLEDの形成領域には、上述したダブルゲート型トランジスタTr13のトップゲート電極Tr13tgと一体的に形成された画素電極(例えばアノード電極)14、正孔輸送層16a(電荷輸送層)及び電子輸送性発光層16b(電荷輸送層)からなる有機EL層(発光層)16、及び、対向電極(例えばカソード電極)17を順次積層した有機EL素子OLEDが設けられ、一方、有機EL素子OLEDの形成領域以外の領域には、上述したトランジスタTr、Tr12及びダブルゲート型トランジスタTr13、走査ラインSL、電源電圧ラインVL、データラインDL上に層間絶縁膜15が被覆形成され、当該層間絶縁膜15上に、上記対向電極17が延在するように形成されてい Then, out of the pixels forming region Rpx, the formation region of the organic EL element OLED, the top gate electrode Tr13tg are integrally formed with the pixel electrode (e.g., anode electrode) of the double-gate type transistor Tr13 described above 14, a hole transport the organic EL layer comprising a layer 16a (charge transport layer) and an electron transporting light emitting layer 16b (charge transport layer) (light emitting layer) 16, and, sequentially laminated organic EL element OLED is provided a counter electrode (e.g., cathode electrode) 17 are, on the other hand, in a region other than the formation region of the organic EL element OLED, above transistor Tr, Tr12 and the double-gate type transistor Tr 13, the scan line SL, the power supply voltage line VL, the interlayer insulating film 15 on the data line DL coating is formed, on the interlayer insulating film 15, the opposing electrode 17 is formed so as to extend .

すなわち、対向電極17は、絶縁性基板11上に2次元配列された複数の表示画素EM(各画素電極14)に対して共通に対向するように単一の平面電極(べた電極)により形成されている。 That is, the counter electrode 17 is formed by a single planar electrode (solid electrode) so as to face in common for two-dimensionally arrayed on the insulating substrate 11 a plurality of display pixels EM (pixel electrode 14) ing. そして、上記画素駆動回路DC、有機EL素子OLEDが形成された絶縁性基板11の全域には、例えば図5に示すように、絶縁性の封止層18が被覆形成されている。 Then, the entire region of the pixel drive circuit DC, the insulating substrate 11 to the organic EL element OLED is formed, for example, as shown in FIG. 5, an insulating sealing layer 18 is coated form.

ここで、表示パネル110(表示画素EM)がボトムエミッション構造の場合、画素電極14が例えば錫ドープ酸化インジウム(Indium Thin Oxide;ITO)や亜鉛ドープ酸化インジウム(Indium Zinc Oxide;IZO)等の透明な(光透過特性を有する)電極材料により形成され、対向電極17が例えばアルミニウム(Al)、クロム(Cr)、銀(Ag)、パラジウム銀(AgPd)系の合金等の光反射特性を有する電極材料により形成されることにより、有機EL層16において発光した光が絶縁性基板11を介して視野側である絶縁性基板11の他面側(図5の図面下方)に出射され、一方、表示パネル110(表示画素EM)がトップエミッション構造の場合、画素電極14が光反射特性を有し、対向電極17が光透過特性を有する電極材料に Here, if the display panel 110 (display pixels EM) is a bottom emission structure, the pixel electrode 14, for example, tin-doped indium oxide transparent such;; (IZO Indium Zinc Oxide) (Indium Thin Oxide ITO), zinc-doped indium oxide (having light transmission properties) is formed by the electrode material, for example aluminum counter electrode 17 (Al), chromium (Cr), silver (Ag), the electrode material having light reflecting properties, such as palladium silver (AgPd) based alloy by being formed by, emitted on the other side of the insulating substrate 11 emitted light is viewing side through the insulating substrate 11 in the organic EL layer 16 (the drawing below in FIG. 5), whereas the display panel 110 for (display pixels EM) is a top emission structure, having a light reflection characteristic pixel electrode 14, the electrode material opposing electrode 17 has light transmission characteristics より形成されることにより、有機EL層16において発光した光が封止層18を介して絶縁性基板11の一面側(図5の図面上方)に出射される。 By being more formed, the light emitted in the organic EL layer 16 is emitted to one surface of the insulating substrate 11 through the sealing layer 18 (the drawing upward in FIG. 5).

なお、表示パネル110に配列される発光素子として、高分子系の有機材料を塗布して形成される有機EL層を備えた有機EL素子を適用した場合においては、上述した有機EL素子OLEDの形成領域(すなわち、有機EL層16となる正孔輸送層16a及び電子輸送性発光層16bを塗布形成する領域)を画定するために、有機EL素子OLEDの形成領域間の各配線層やトランジスタ上に形成される層間絶縁膜15を、絶縁性基板11表面から突出するように隔壁状又はバンク状に形成するものであってもよい。 As light-emitting elements arranged on the display panel 110, in the case of applying the organic EL device having an organic EL layer formed by coating an organic material of a polymer system, the formation of the organic EL element OLED described above region (i.e., a hole transport layer 16a and the electron transporting light emitting layer 16b made of an organic EL layer 16 area formed by coating) to define, for each of the wiring layers and the transistor between the formation region of the organic EL element OLED the interlayer insulating film 15 formed, or may be formed in the partition wall shape or bank shape so as to protrude from the insulating substrate 11 surface.

図6は、本実施形態に係る画素駆動回路を適用した表示画素の基本動作を示すタイミングチャ−トであり、図7は、本実施形態に係る画素駆動回路の動作状態を示す概念図である。 Figure 6 is a timing chart showing the basic operation of the display pixels to which the pixel driving circuit according to this embodiment - a preparative, 7 is a conceptual diagram showing an operating state of the pixel drive circuit according to this embodiment . ここで、図6においては、表示パネル110のi行j列、及び、(i+1)行j列(iは1≦i≦nとなる正の整数、jは1≦j≦mとなる正の整数)の表示画素EMにおける駆動制御動作を示す。 Here, in FIG. 6, i row and j-th column of the display panel 110, and, (i + 1) th row and j-th column (i is a positive as a 1 ≦ i ≦ n integer, j is a positive as a 1 ≦ j ≦ m showing the drive control operation in the display pixels EM integer).

このような構成を有する画素駆動回路DCにおける発光素子(有機EL素子OLED)の発光駆動制御(駆動制御方法)は、例えば、図6に示すように、一走査期間Tscを1サイクルとして、該一走査期間Tsc内に、走査ラインSLに接続された表示画素EMを選択して表示データに応じた階調電流Ipixを流して、表示データに応じた電圧成分を保持させる書込動作期間(選択期間)Tseと、該書込動作期間Tseに保持された電圧成分に基づいて、上記表示データに応じた発光駆動電流を生成して有機EL素子OLEDに供給し、所定の輝度階調で発光動作させる発光動作期間(非選択期間)Tnseと、を含むように設定することにより実行される(Tsc≧Tse+Tnse)。 Emission drive control of the light-emitting element in the pixel drive circuit DC having such a configuration (an organic EL element OLED) (drive control method), for example, as shown in FIG. 6, as one cycle an scanning period Tsc, the one within the scanning period Tsc, by passing a gradation current Ipix corresponding to the display data by selecting a connected display pixels EM in the scan line SL, the writing operation period for holding the voltage component corresponding to display data (selection period ) and Tse, based on the voltage component held in 該書 write operation period Tse, supplies to the organic EL element OLED generates a light emission drive current corresponding to the display data, and light emitting operation with a predetermined luminance gradation It is performed by setting so as to include the light emitting operation period (the non-selection period) Tnse, the (Tsc ≧ Tse + Tnse). ここで、各行の走査ラインSLごとに設定される書込動作期間Tseは、相互に時間的な重なりが生じないように設定される。 Here, the write operation period Tse is set for each row of scan lines SL are set to mutually temporal overlapping does not occur.

(書込動作期間) (Writing operation period)
表示画素EMの書込動作期間Tseにおいては、図6に示すように、まず、走査ドライバ120から特定の走査ライン(例えば、i行目の走査ライン)SLに対して、ハイレベルの走査信号Vselが印加されて当該行の表示画素EMが選択状態に設定されるとともに、電源ドライバ130から当該行の表示画素EMの電源電圧ラインVLに対して、ローレベルの電源電圧Vsc(=Vscw)が印加される。 In the write operation period Tse of the display pixels EM, as shown in FIG. 6, firstly, a particular scan line from the scan driver 120 (e.g., i-th row of scan lines) with respect to SL, a high-level scanning signal Vsel applied but together with the display pixels EM in the row is applied is set to the selected state, the power supply voltage line VL of the display pixels EM in the row from the power supply driver 130, a low-level power supply voltage Vsc (= Vscw) is It is. また、このタイミングに同期して、データドライバ140により当該行の各表示画素EMに対応する表示データに基づいた電流値を有する階調電流Ipixを各データラインDLから引き込む。 In synchronization with this timing, the data driver 140 draws the gradation current Ipix which has a current value based on the display data corresponding to each of the display pixels EM in the row from the data line DL.

これにより、画素駆動回路DCを構成するトランジスタTr11、Tr12がオン動作して、ローレベルの電源電圧Vscが接点N11(すなわち、ダブルゲート型トランジスタTr13のボトムゲート端子BG及びキャパシタCsの一端側)に印加されるとともに、データドライバ140によりデータラインDL側から階調電流Ipixを引き込む動作が行われることにより、ローレベルの電源電圧Vscよりも低電位の電圧レベルが接点N12(すなわち、ダブルゲート型トランジスタTr13のソース端子S、及び、キャパシタCsの他端)に印加される。 Thus, the transistor Tr11, Tr12 which constitute the pixel driver circuit DC are turned on operation, the contact point N11 the low-level power supply voltage Vsc is (i.e., one end of the bottom gate terminal BG and the capacitor Cs of the double-gate type transistor Tr 13) with the applied, by operation of the data driver 140 draws the gradation current Ipix from the data line DL side is performed, the voltage level of the contact point N12 of lower potential than the low-level power supply voltage Vsc (i.e., the double-gate type transistor Tr13 of the source terminal S, and is applied to the other end) of the capacitor Cs.

このように、接点N11及びN12間(ダブルゲート型トランジスタTr13のボトムゲート−ソース間)に電位差が生じることにより、ダブルゲート型トランジスタTr13がオン動作して、図7(a)に示すように、電源電圧ラインVLからダブルゲート型トランジスタTr13、接点N12、トランジスタTr12、データラインDLを介して、データドライバ140に、階調電流Ipixの電流値に対応した書込電流(指定電流)Iaが流れる。 Thus, between the contacts N11 and N12 (bottom gate of the double gate type transistor Tr13 - between source) by a potential difference occurs, the double-gate type transistor Tr13 is turned on operation, as shown in FIG. 7 (a), supply voltage line double-gate type transistor Tr13 from VL, the contact N12, the transistor Tr12, via the data line DL, the data driver 140, the write current (specified current) that corresponds to the current value of the gradation current Ipix Ia flows.

このとき、キャパシタCsには、接点N11及びN12間(ダブルゲート型トランジスタTr13のボトムゲート−ソース間)に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される(充電される)。 In this case, the capacitor Cs, between the contacts N11 and N12 (bottom gate of the double gate type transistor Tr 13 - between the source) is accumulated charge corresponding to the potential difference generated and held as the voltage component (charged). また、電源電圧ラインVLには、接地電位以下の電圧レベルを有するローレベルの電源電圧Vsc(=Vscw)が印加され、さらに、書込電流IaがデータラインDL方向に流れるように制御されることから、有機EL素子OLEDのアノード端子(接点N12)に印加される電位はカソード端子の電位(接地電位GND)よりも低くなり、有機EL素子OLEDに逆バイアス電圧が印加されることになるため、有機EL素子OLEDには発光駆動電流が流れず、発光動作は行われない。 Further, the power supply voltage line VL, is applied the low-level power supply voltage Vsc which has a voltage level below the ground potential (= Vscw) is further possible to write current Ia is controlled to flow in the data line DL direction because the potential applied to the anode terminal of the organic EL element OLED (contact point N12) is to be lower than the cathode terminal potential (ground potential GND), so that the reverse bias voltage is applied to the organic EL element OLED, the organic EL element OLED not light emission drive current flows, the light emitting operation is not performed.

(発光動作期間) (Light emitting operation period)
次いで、書込動作期間Tse終了後の発光動作期間Tnseにおいては、図6に示すように、走査ドライバ120から上記書込動作が行われた走査ラインSLに対して、ローレベルの走査信号Vselが印加されて表示画素EMが非選択状態に設定されるとともに、当該行の表示画素EMの電源電圧ラインVLに対して、ハイレベルの電源電圧Vsc(=Vsce)が印加される。 Then, in the light emitting operation period Tnse after writing operation period Tse completed, as shown in FIG. 6, the scanning line SL from the scanning driver 120 the write operation is performed, the low-level scanning signal Vsel is with applied the display pixels EM are set to a non-selected state, the power supply voltage line VL of the display pixels EM in the row, the high level power supply voltage Vsc (= Vsce) is applied. また、このタイミングに同期して、データドライバ140による階調電流Ipixの引き込み動作が停止される。 In synchronization with this timing, pull-in operation of the gradation current Ipix by the data driver 140 is stopped.

これにより、画素駆動回路DCを構成するトランジスタTr11及びTr12がオフ動作して、接点N11(すなわち、ダブルゲート型トランジスタTr13のボトムゲート端子BG及びキャパシタCsの一端側)への電源電圧Vscの印加が遮断されるとともに、接点N12(すなわち、ダブルゲート型トランジスタTr13のソース端子S及びキャパシタCsの他端側)へのデータドライバ140による階調電流Ipixの引き込み動作に起因する電圧レベルの印加が遮断されるので、キャパシタCsは、上述した書込動作期間において蓄積された電荷を保持する。 Thus, the transistor Tr11 and Tr12 are OFF operation constituting the pixel drive circuit DC, the contact N11 (i.e., one end of the bottom gate terminal BG and the capacitor Cs of the double-gate type transistor Tr 13) to apply a power supply voltage Vsc to the together is cut off, the contact N12 (i.e., the other end of the source terminal S and the capacitor Cs of the double-gate type transistor Tr 13) application of the voltage level resulting from the drawing operation of the gradation current Ipix by the data driver 140 to have been cut off Runode, the capacitor Cs holds the electric charge accumulated in the above-described writing operation time period.

このように、キャパシタCsが書込動作時の充電電圧を保持することにより、接点N11及びN12間(ダブルゲート型トランジスタTr13のボトムゲート−ソース間)の電位差が保持されることになり、ダブルゲート型トランジスタTr13はオン状態を維持する。 Thus, by the capacitor Cs holds the charge voltage in the write operation, between the contacts N11 and N12 (bottom gate of the double gate type transistor Tr 13 - between the source) will be a potential difference is maintained, the double gate type transistor Tr13 is maintained in an oN state. また、電源電圧ラインVLには、接地電位よりも高い電圧レベルを有するハイレベルの電源電圧Vsc(=Vsce)が印加されるので、有機EL素子OLEDのアノード端子(接点N12)に印加される電位はカソード端子の電位(接地電位)よりも高くなる。 Further, the power supply voltage line VL, the power supply voltage Vsc of high level having a voltage level higher than the ground potential (= VSCE) is applied, the potential applied to the anode terminal of the organic EL element OLED (contact point N12) It is higher than the cathode terminal potential (ground potential).

したがって、図7(b)に示すように、電源電圧ラインVLからダブルゲート型トランジスタTr13、接点N12を介して、有機EL素子OLEDに順バイアス方向に所定の発光駆動電流(出力電流)Ibが流れ、有機EL素子OLEDが発光する。 Accordingly, as shown in FIG. 7 (b), the double-gate type transistor Tr13 from the power supply voltage line VL, through the contact point N12, the order to the organic EL element OLED bias direction in a predetermined light emission drive current (output current) Ib flows , the organic EL element OLED emits light. ここで、キャパシタCsにより蓄積された電荷に基づく電位差(充電電圧)は、ダブルゲート型トランジスタTr13において階調電流Ipixに対応した書込電流Iaを流す場合の電位差に相当するので、有機EL素子OLEDに供給される発光駆動電流Ibは、上記書込電流Iaと同等の電流値を有することになる。 Here, since the potential difference based on the charge accumulated by the capacitor Cs (charge voltage) corresponds to the potential difference when flowing a write current Ia corresponding to the gradation current Ipix in the double gate type transistor Tr 13, the organic EL element OLED emission drive current Ib to be supplied will have a current value equivalent to the write current Ia to. これにより、書込動作期間Tse後の非選択期間Tnseにおいては、書込動作期間Tseに書き込まれた表示データ(階調電流Ipix)に対応する電圧成分に基づいて、ダブルゲート型トランジスタTr13を介して、発光駆動電流Ibが継続的に供給されることになり、有機EL素子OLEDは表示データに対応する輝度階調で発光する動作を継続する。 Thus, in the non-selection period Tnse after writing operation period Tse, based on the voltage component corresponding to display data written in the writing operation period Tse (gradation current Ipix), via a double-gate type transistor Tr13 Te, becomes the light emission drive current Ib is continuously supplied, the organic EL element OLED continues to operate to emit light at a luminance gradation corresponding to the display data.
そして、上述した一連の動作を、(i+1)行目以降の表示パネル110の全ての行(走査ラインSL)について順次繰り返し実行することにより、表示パネル一画面分の表示データが書き込まれて、所定の輝度階調で発光動作し、所望の画像情報が表示される。 Then, the series of operations described above, (i + 1) by sequentially repeated for all the rows of the row and subsequent display panel 110 (scan line SL), written display data of the display-panel screen is, predetermined and light emitting operation at a luminance gradation, desired image information is displayed.

ここで、本実施形態に係る画素駆動回路DCにおいては、トランジスタTr21、Tr22及びダブルゲート型トランジスタTr13の半導体層(チャネル層)がいずれもnチャネル型により形成されている場合について示したが、この場合、半導体層としてアモルファスシリコンを適用し、すでに確立されたアモルファスシリコン製造技術を適用して、素子特性(電子移動度等)の安定した画素駆動回路を比較的安価に製造することができる。 Here, in the pixel drive circuit DC according to the present embodiment showed the case where the transistors Tr21, Tr22 and the semiconductor layer of the double-gate type transistor Tr 13 (channel layer) are formed by both n-channel type, the case, it is possible to amorphous silicon applied as the semiconductor layer, by applying an amorphous silicon manufacturing technology that has already been established, relatively inexpensive to produce a stable pixel drive circuit in the device characteristics (electronic mobility, etc.).

また、本実施形態に係る画素駆動回路DCにおいては、上述したように(図6参照)、電源電圧ラインVLに所定の電圧値を有する電源電圧Vscを印加する必要があり、そのための構成として、図1に示したように、電源ドライバ130を備えた構成を示したが、これに限定されるものではなく、例えば、電源電圧Vscが走査信号Vselに同期するタイミングで電源電圧ラインVLに印加されることから、走査ドライバ120において、走査信号Vsel(又は、走査信号を生成するためのシフト信号)を反転処理し、所定の電圧レベルに増幅して、電源電圧Vscとして各電源電圧ラインVLに印加するようにした構成を有するものであってもよい。 In the pixel drive circuit DC according to the present embodiment, as described above (see FIG. 6), it is necessary to apply the power supply voltage Vsc having a predetermined voltage value to the power supply voltage line VL, a configuration therefor, as shown in FIG. 1, although the configuration with a power driver 130, is not limited thereto, for example, it is applied to the power supply voltage line VL at the timing when the power supply voltage Vsc is synchronized with the scanning signal Vsel applied from Rukoto, in the scanning driver 120, the scan signal Vsel (or, shift signals for generating a scan signal) is inverted handle, and amplified to a predetermined voltage level, as the power supply voltage Vsc to the supply voltage line VL configuration may have a which is adapted to.

なお、上述した表示画素EMにおいては、電流指定型の階調制御方式に対応した画素駆動回路の一例として、同一のチャネル極性を有する3個のトランジスタを備え、表示画素EM(画素駆動回路DC)からデータラインDLを介してデータドライバ140方向に表示データに応じた階調電流Ipixを引き込む形態の回路構成を示したが、本発明はこれに限定されるものではなく、例えば4個のトランジスタを備えた回路構成を有するものであってもよいし、さらには、データドライバからデータラインを介して表示画素(画素駆動回路)方向に階調電流を流し込む形態の回路構成を有するものであってもよい。 In the display pixels EM as described above, as an example of a pixel driving circuit corresponding to the gray scale control method of a current assignment includes three transistors having the same channel polarity, the display pixels EM (pixel driver circuit DC) While showing a circuit configuration of a form to draw the gradation current Ipix corresponding to the display data to the data driver 140 direction via the data line DL from the present invention is not limited thereto, for example, four transistors it may have a circuit configuration including, furthermore, also have a circuit configuration according pouring gradation current to the display pixel (pixel drive circuit) direction via the data line from the data driver good.

また、上述した表示画素EMにおいては、電流制御型の発光素子として、有機EL素子を適用した構成を示したが、これに限定されるものではなく、画素駆動回路から供給される発光駆動電流の電流値に応じて所定の輝度階調で発光動作する発光素子であれば、例えば、発光ダイオードやその他の発光素子を適用するものであってもよい。 Further, in the display pixels EM as described above, as a light-emitting element of the current control type, although the configuration of applying the organic EL element, it is not limited thereto, the light emission driving current supplied from the pixel drive circuit if the light emitting element to emit light at a predetermined luminance gradation in accordance with a current value, for example, it may be configured to apply a light-emitting diode or other light emitting element.

<本発明における効果の検証> <Verification of the effects of the present invention>
次に、本実施形態に係る表示画素(画素駆動回路)及び該表示画素を2次元配列した表示パネルを備えた画像表示装置の効果について具体的に説明する。 Next, the display pixel (pixel drive circuit) according to the present embodiment and will be specifically described effects of the image display apparatus having a display panel in which two-dimensionally arranged the display pixel.
まず、上述した回路構成を有する画素駆動回路における容量成分(保持容量及び寄生容量)の接続状態について詳しく検討する。 First, details will be discussed connection state of the capacitance component in the pixel drive circuit having a circuit configuration as described above (storage capacitor and a parasitic capacitance).

図8は、同一の素子構造を有するトランジスタを適用した画素駆動回路(比較対象)における容量成分の接続状態を示す概念図である。 Figure 8 is a conceptual diagram showing a connection state of the capacitance component in the pixel drive circuit using a transistor having the same device structure (comparison). ここで、図8においては、図2に示した本発明に係る画素駆動回路DCと同等の回路構成において、発光駆動用のスイッチング素子であるダブルゲート型トランジスタTr13に替えて、トランジスタTr11、Tr12と同様の電界効果型のトランジスタを適用した場合の画素駆動回路DCxを示し、本発明に対する比較対象として説明する。 Here, in FIG. 8, in the present invention equivalent to the circuit configuration as the pixel drive circuit DC according to that shown in FIG. 2, instead of the double gate type transistor Tr13 as a switching element for light emission drive, a transistor Tr11, Tr12 shows the pixel drive circuit DCx when applying the same transistor of the field effect, be described as a comparison object for the present invention. なお、図8に示した画素駆動回路においては、図2に対応する回路構成については、同等の符号を付して説明を簡略化する。 Incidentally, in the pixel driving circuit shown in FIG. 8, for the circuit configuration corresponding to FIG. 2, to simplify the description of those same code.

まず、発光駆動用のスイッチング素子として、図2に示した画素駆動回路DCにおけるダブルゲート型トランジスタTr13に替えて、トランジスタTr11、Tr12と同様に、周知の電界効果型のトランジスタTr23を適用した場合の回路構成を図8(a)に示す。 First, as a switching element for light emission drive, instead of the double gate type transistor Tr13 in the pixel drive circuit DC of FIG. 2, similarly to the transistors Tr11, Tr12, when applying the known field effect transistor Tr23 It is shown in FIG. 8 (a) the circuit arrangement. ここで、電界効果型のトランジスタTr21〜Tr23は、ゲート電極とソース電極、及び、ゲート電極とドレイン電極がいずれもゲート絶縁膜を介して対向するように形成されているため、ゲート−ソース間、及び、ゲート−ドレイン間にそれぞれ寄生容量が生じる。 Here, the field-effect transistor Tr21~Tr23, the gate electrode and the source electrode, and, since the gate electrode and the drain electrode are formed so as to face each other with a both gate insulating film, a gate - between source, and the gate - each parasitic capacitance is generated between the drain.

そのため、図8(a)に示した回路構成を有する表示画素EMx(画素駆動回路DCx)においては、図8(b)に示すように、トランジスタTr21には、走査ラインSLに接続されたゲート電極と接点N21に接続されたソース電極との間に寄生容量Cgs1が形成され、該ゲート電極と電源電圧ラインVLに接続されたドレイン電極との間に寄生容量Cgd1が形成される。 Therefore, in the display pixel EMx (pixel drive circuit DCx) having the circuit structure shown in FIG. 8 (a), as shown in FIG. 8 (b), the transistor Tr21 is connected to the scan line SL is a gate electrode and the parasitic capacitance Cgs1 between the connected source electrode is formed in contact N21, parasitic capacitance Cgd1 is formed between the drain electrode connected to the gate electrode and the power supply voltage line VL. また、トランジスタTr22においては、走査ラインSLに接続されたゲート電極と接点N22に接続されたソース電極との間に寄生容量Cgs2が形成され、該ゲート電極とデータラインDLに接続されたドレイン電極との間に寄生容量Cgd2が形成される。 In the transistor Tr22, the parasitic capacitance Cgs2 between a source electrode connected to the gate electrode and the contact N22 connected to the scan line SL is formed, a drain electrode connected to the gate electrode and the data line DL parasitic capacitance Cgd2 is formed between the. また、トランジスタTr23においては、接点N21に接続されたゲート電極と接点N22に接続されたソース電極との間に寄生容量Cgs3が形成され、該ゲート電極と電源電圧ラインVLに接続されたドレイン電極との間に寄生容量Cgd3が形成される。 In the transistor Tr23, the parasitic capacitance Cgs3 is formed between the source electrode connected to the gate electrode and the contact N22, which is connected to the contact point N21, a drain electrode connected to the gate electrode and the power supply voltage line VL parasitic capacitance Cgd3 is formed between the.

また、有機EL素子OLEDは、ダイオード接合構造を有しているので、アノード電極とカソード電極との間に、接合容量に起因する寄生容量Coledが形成され、また、データラインDLと走査ラインSL間、データラインDLと電源電圧ラインVL間にも配線容量(寄生容量)Cd-s、Cd-vが形成される。 Further, the organic EL element OLED, since it has a diode junction structure, between the anode electrode and the cathode electrode, is parasitic capacitance Coled is formed due to the junction capacitance, also between the data line DL and the scan line SL , the data line DL and the power supply voltage line VL also wiring capacitance (parasitic capacitance) Cd-s, Cd-v is formed. また、接点N21とN22との間には、保持容量としてのキャパシタCxが接続されている。 Between the contact point N21 N22, the capacitor Cx as a holding capacitor is connected.

そして、このような各種の容量成分が表示画素EMx(画素駆動回路DCx)の駆動制御動作(上述した画素駆動回路DCと同等の駆動制御動作)に及ぼす影響は、概ね、次のように説明することができる。 The impact on such various drive control operation (equivalent to the pixel drive circuit DC described above drive control operation) of the capacitive component display pixel EMx (pixel drive circuit DCx) is generally described as follows be able to.
上述した画素駆動回路DCの駆動制御方法として図6のタイミングチャートに示したように、図8(a)、(b)に示した表示画素EMx(画素駆動回路DCx)を選択状態から非選択状態に切り替えた場合の走査信号Vselの電圧の差ΔVselは、次の(1)式により表される。 As shown in the timing chart of FIG. 6 as a drive control method of the pixel drive circuit DC described above, FIG. 8 (a), the non-selected state from the selection state display pixels EMx (pixel drive circuit DCx) shown in (b) difference ΔVsel voltage of the scanning signal Vsel when switched to is expressed by the following equation (1).

ΔVsel=Vsel(L)−Vsel(H) ・・・(1) ΔVsel = Vsel (L) -Vsel (H) ··· (1)
ここで、Vsel(L)は選択状態解除直後(非選択状態)における走査信号Vselの電圧値であり、Vsel(H)は選択状態解除直前(選択状態)における走査信号Vselの電圧値である。 Here, the voltage value of the scanning signal Vsel at Vsel (L) immediately after deselected state (non-selected state), the voltage value of the scanning signal Vsel at Vsel (H) immediately before deselected state (selected state).
この電位変動に伴って各寄生容量、保持容量間に変位電流が流れるが、選択状態と非選択状態とでキャパシタCxに蓄積された電荷が保持され、各接点N21、N22に流れ込む変位電流の和は0であることから、次の(2)、(3)式が得られる。 The sum of the potentials the parasitic capacitance with the variation, but the displacement current flows between the storage capacitor, the held charge stored in the capacitor Cx in a selected state and a non-selected state, a displacement current flowing in each contact N21, N22 it is because it is 0, the following (2), is obtained (3).

ここで、ΔVn21、ΔVn22は各々接点N21、N22における電位変化であり、ΔVscは表示画素EMx(画素駆動回路DCx)を選択状態から非選択状態に切り替えた場合の電源電圧Vscの差である。 Here, ΔVn21, ΔVn22 are each potential change at the contact point N21, N22,? Vsc is the difference between the power supply voltage Vsc in a case where the switching display pixels EMx (pixel drive circuit DCx) from the selected state to the unselected state. なお、電位変動が瞬時にではなく緩やかに生じる場合には変位電流の他に、コンダクタンスに起因する電流も流れることになるが、ここでは上記の電位変動が瞬時に生じるものとする。 In addition to the displacement current when the potential variation occurs gradually rather than instantaneously, but will flow even current due to conductance, it is assumed here that the above potential variation occurs instantaneously.
次いで、上記(2)、(3)式において、接点N21、N22における電位変化ΔVn21、ΔVn22について解いて、(4)式に示すように、差分Δ(Vn21−Vn22)=ΔVn21−ΔVn22を求める。 Then, the (2) and (3), the potential change DerutaVn21 in contact N21, N22, and solving for DerutaVn22, (4) as shown in the expression difference Δ Request (Vn21-Vn22) = ΔVn21-ΔVn22.

ここで、(4)式で差分ΔVn21−ΔVn22として表される電位変動は、トランジスタTr23におけるゲート電圧(ゲート−ソース間電圧)の変動ΔVgs-T3に相当し、当該トランジスタTr23のドレイン−ソース間に流れる電流変動に対応している。 Here, (4) the potential variation expressed as the difference ΔVn21-ΔVn22 in formula, the gate voltage of the transistor Tr23 - corresponds to the variation .DELTA.Vgs-T3 of (the gate-source voltage), the drain of the transistor Tr23 - between the source It corresponds to the current variation flowing.
このように、表示画素EMx(画素駆動回路DCx)を選択状態と非選択状態との間で切換制御することにより、発光駆動用のスイッチング素子であるトランジスタTr23のゲート電極に印加されるゲート電圧(ゲート−ソース間電圧)Vgsが変化する。 Thus, the display pixel EMx by switching control between a selected state and a non-selected state (pixel drive circuit DCx), a gate voltage applied to the gate electrode of a switching element for light emitting drive transistor Tr23 ( gate - source voltage) Vgs is changed.

一方、図8(a)に示した画素駆動回路DCxにおいては、トランジスタTr23の電流路(ソース−ドレイン)が接点N22を介して有機EL素子OLEDのアノード電極に接続され、これらのトランジスタTr23と有機EL素子OLEDからなる直列回路が電源電圧ライン(電源電圧Vsc)と接地電位GND)との間に接続されている。 On the other hand, in the pixel drive circuit DCx shown in FIG. 8 (a), the current path of the transistor Tr23 (source - drain) connected to an anode electrode of the organic EL element OLED via the contact N22, and these transistors Tr23 organic series circuit of the EL element OLED is connected between a power supply voltage line (power supply voltage Vsc) and the ground potential GND). ここで、図6に示したような駆動制御動作を実行した場合、走査信号Vselの切換タイミングに同期して電源電圧Vscが変化するため、トランジスタTr23の電流路の両端(ドレイン−ソース間)に印加される電圧Vdsが変化することになる。 Here, when executing the drive control operation as shown in FIG. 6, because the power supply voltage Vsc changes in synchronization with the switching timing of the scanning signal Vsel, both ends of the current path of the transistor Tr23 - (drain-source) voltage Vds to be applied so that the changes.

そのため、当該表示画素EMx(画素駆動回路DCx)への書込電流(指定電流)に対する発光駆動電流(出力電流)に差異が生じ、表示データに応じた適切な輝度階調で発光素子を発光動作させることができず、コントラストの低下等を生じて表示画質の劣化を招くという問題を有していた。 Therefore, the write current difference in the light emission drive current (output current) with respect to (specified current) occurs, the light emission operation of the light emitting element at the appropriate luminance gradation corresponding to display data to the display pixel EMx (pixel drive circuit DCx) can not be, it has a problem that leads to deterioration of the display quality caused a deterioration or the like of the contrast.

ここで、発光駆動用のスイッチング素子であるトランジスタTr23の動作特性について詳しく検証する。 Here, to verify in detail the operating characteristics of the transistor Tr23 as a switching element for light emission driving.
図9は、比較対象として示した画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。 Figure 9 is a graph showing the operation characteristics of the light emission drive transistor to be applied to the pixel driving circuit shown for comparison. ここで、図9(a)に示した電界効果型トランジスタの断面構造においては、図3、図5に対応する構成については、同等の符号を付して示す。 Here, in the cross-sectional structure of the field effect transistor shown in FIG. 9 (a), FIG. 3, the configuration corresponding to FIG. 5 are denoted by similar reference numerals. また、図9(b)は、表1に示したようなパラメータ(絶縁膜の比誘電率と膜厚、及び、素子寸法)を有するトランジスタを適用した場合の動作特性(電圧−電流特性)を示すものである。 Further, FIG. 9 (b), as shown in Table 1 parameters (dielectric constant and thickness of the insulating film, and element dimensions) operating characteristics in the case of applying a transistor having a - (voltage-current characteristic) It illustrates.

すなわち、図9(a)に示すような素子構造を有する電界効果型のトランジスタTr23において、表1に示すように、絶縁性基板11に形成されたゲート電極Tr23g上に形成されたゲート絶縁膜12(LYR1)は、比誘電率ε=7.5、膜厚d1=250nm(2500Å)に設定され、ゲート絶縁膜12上に形成されたアモルファスシリコンからなる半導体層SMC(LYR2)は、比誘電率ε=12、膜厚d2=50nm(500Å)に設定され、半導体層SMC上に形成されたブロック絶縁膜BL(LYR3)は、比誘電率ε=7.5、膜厚d3=170nm(1700Å)に設定され、ブロック絶縁膜BL上に形成された絶縁膜13(LYR4)は、比誘電率ε=7.5、膜厚d4=200nm(2000Å)に設定されてい That is, in the field effect transistor Tr23 having an element structure shown in FIG. 9 (a), as shown in Table 1, a gate insulating film formed over the gate electrode Tr23g formed on an insulating substrate 11 12 (LYR1) has a specific dielectric constant epsilon = 7.5, is set to a film thickness d1 = 250nm (2500Å), the semiconductor layer SMC (LYR2) of amorphous silicon formed on the gate insulating film 12, the dielectric constant epsilon = 12, is set to a film thickness d2 = 50nm (500Å), the semiconductor layer SMC on which is formed on the block insulating film BL (LYR3) has a specific dielectric constant epsilon = 7.5, thickness d3 = 170nm (1700Å) is set to an insulating film 13 formed on the block insulating film BL (LYR4) has a specific dielectric constant epsilon = 7.5, is set to a film thickness d4 = 200nm (2000Å) .

また、電界効果型のトランジスタTr23において、図9(a)の左右方向(ソース−ドレイン間方向)におけるブロック絶縁膜BLと半導体層SMCとの重なり長さに相当するチャネル長Lは7μmに設定され、図9(a)の紙面に垂直方向(ソース、ドレインに並行する方向)におけるブロック絶縁膜BLと半導体層SMCとの重なり長さに相当するチャネル幅Wは600μmに設定され、図9(a)の左右方向(ソース−ドレイン間方向)におけるソース電極Tr23sとチャネル領域の重なり長さXs、及び、ドレイン電極Tr23dとチャネル領域の重なり長さXdはいずれも2μmに設定されている。 Further, the field effect transistor Tr23, the left-right direction in FIG. 9 (a) - the channel length L corresponding to the overlapping length of the block insulating film BL and the semiconductor layer SMC in (source-drain direction) is set to 7μm , the channel width W corresponding to the overlapping length of the block insulating film BL and the semiconductor layer SMC in the vertical direction (the source, the direction parallel to the drain) to the sheet of FIG. 9 (a) is set to 600 .mu.m, FIG. 9 (a lateral direction (source) - overlapping length of the source electrode Tr23s and the channel region between the drain direction) Xs, and the length Xd overlap of the drain electrode Tr23d and the channel region is set to 2μm either.

このようなトランジスタTr23におけるドレイン・ソース間電圧Vdsとドレイン・ソース間電流Idsの関係(電圧−電流特性)は、図9(b)中、実線で示した特性線SPx、SPyのように、ドレイン・ソース間電圧Vdsの低い領域では、ドレイン・ソース間電圧Vdsの増加に伴ってドレイン・ソース間電流Idsが急峻に増加する傾向を示し、ドレイン・ソース間電圧Vdsの高い領域では、ドレイン・ソース間電圧Vdsの増加に伴ってドレイン・ソース間電流Idsが徐々に収束する飽和傾向を示す。 Such relationship between the drain-source voltage Vds and the drain-source current Ids of the transistor Tr23 (Voltage - current characteristic), in FIG. 9 (b), the characteristic line SPx indicated by the solid line, as SPy, drain the low-the source voltage Vds region, a tendency that the drain-source current Ids with increasing drain-source voltage Vds increases sharply at higher drain-source voltage Vds region, the drain-source showing a saturation tendency drain-source current Ids gradually converges with increase between voltage Vds.

また、図9(b)中、一点鎖線で示した特性線SPwは、表示画素EMx(画素駆動回路DCx)を選択状態に設定して(つまり、トランジスタTr21をオン動作して、トランジスタTr23のゲート−ドレイン間を接続した状態に設定して)、表示データに応じた指定電流を引き抜く書込動作時におけるドレイン・ソース間電圧Vdsとドレイン・ソース間電流Idsの関係を示す特性線であり、ドレイン・ソース間電圧Vdsの増加に伴い、ドレイン・ソース間電流Idsが非線形的に増加する。 Further, in FIG. 9 (b), the characteristic line SPw shown by a chain line, set display pixels EMx (pixel drive circuit DCx) in the selected state (i.e., turned on transistors operate Tr21, the gate of the transistor Tr23 - set the state of connecting the drain), a characteristic line showing a relationship between the drain-source voltage Vds and the drain-source current Ids during the writing operation to pull out the specified current corresponding to display data, the drain -source with the increase of the voltage Vds, the drain-source current Ids increases nonlinearly.

ここで、図9(b)に示した特性線SPxは、表示画素EMx(画素駆動回路DCx)を選択状態に設定し、表示データに応じた階調電流を引き抜いて書込動作を実行する際の、トランジスタTr23の動作特性(ゲート電圧Vg=8.1Vにおけるドレイン・ソース間電圧Vdsに対するドレイン・ソース間電流Ids)を示し、特性線SPyは、表示画素EMx(画素駆動回路DCx)を非選択状態に設定した際の、トランジスタTr23の動作特性(ゲート電圧Vg=8.6Vにおけるドレイン・ソース間電圧Vdsに対するドレイン・ソース間電流Ids)を示している。 Here, the characteristic line SPx shown in FIG. 9 (b), sets the display pixels EMx (pixel drive circuit DCx) in the selected state, when performing a write operation by pulling out a gradation current corresponding to the display data of, shows the operating characteristics of the transistor Tr23 (the gate voltage Vg = drain-source current to drain-source voltage Vds at 8.1 V Ids), the characteristic line SPy is unselected display pixels EMx (pixel drive circuit DCx) when set to a state, shows (current Ids between the drain and the source for the voltage Vds between the drain and source of the gate voltage Vg = 8.6V) operating characteristics of the transistor Tr23.

そして、表示画素EMx(画素駆動回路DCx)を選択状態から非選択状態に切換制御した場合、上述したように、トランジスタTr23に印加されるゲート電圧(ゲート−ソース間電圧)Vgs、及び、トランジスタTr23の電流路の両端(ドレイン−ソース間)に印加される電圧Vdsが変化することになるため、図9(b)に示すように、表示画素EMx(画素駆動回路DCx)への書込電流(階調電流)として、例えば3μA(3.0E−06A)の電流値を指定した場合(図中、特性線SPx上に白丸で表記)であっても、表1に示したパラメータを有するトランジスタTr23においては、上記ゲート電圧Vgに0.5Vの電圧変化(8.6−8.1V)が発生する。 Then, when the switching control to the non-selected state display pixels EMx (pixel drive circuit DCx) from the selected state, as described above, the gate voltage applied to the transistor Tr23 (gate - source voltage) Vgs, and the transistor Tr23 both ends of the current paths - the voltage Vds applied to the (drain-source) would change, as shown in FIG. 9 (b), the write current to the display pixel EMx (pixel drive circuit DCx) ( as the gradation current), even in example 3 .mu.A (If you specify a current value of 3.0E-06A) (in the figure, denoted by white circles on the characteristic line SPx), the transistor having the parameters shown in Table 1 Tr23 in the voltage change of 0.5V to the gate voltage Vg (8.6-8.1V) occurs.

これにより、トランジスタTr23の動作特性が変化して(特性線SPx→SPy)、5.1μAの電流値(図中、特性線SPy上に黒丸で表記)を有する発光駆動電流(出力電流)が有機EL素子OLEDに供給されることになり、書込電流に対する発光駆動電流に差異が生じて、表示データに応じた適切な輝度階調で発光素子を発光動作させることができなかった。 Thus, the operating characteristics change of the transistor Tr23 (characteristic line SPx → SPy), the current value of 5.1Myuei (in the figure, denoted by black circles on the characteristic line SPy) light emission drive current having a (output current) organic will be supplied to the EL element OLED, a difference in the light emission drive current is generated for the write current, it was not possible to emit light emitting element at the appropriate luminance gradation corresponding to display data.

そこで、本発明においては、図2〜図5に示したように、発光駆動用のスイッチング素子としてダブルゲート型トランジスタTr13を適用し、半導体層SMCの上方及び下方に設けられた一対のゲート電極(トップゲート電極、ボトムゲート電極)のうち、いずれか一方に選択制御に基づく制御電圧(ゲート電圧)を印加し、また、他方のゲート電極を有機EL素子OLEDに接続された接点N12又は該ダブルゲート型トランジスタTr13のソース電極に接続した回路構成を有していることにより、表示画素EM(画素駆動回路DC)の駆動制御動作に起因する電圧変化が、ダブルゲート型トランジスタTr13のゲート電圧に及ぼす影響を抑制するようにしている。 Therefore, in the present invention, as shown in FIGS. 2 to 5, by applying the double-gate type transistor Tr13 as a switching element for light emission driving, a pair of gate electrodes provided above and below the semiconductor layer SMC ( top gate electrode, of the bottom gate electrode), by applying a control voltage based on the selection control (gate voltage) to one, also the other contact point N12 to the gate electrode connected to the organic EL element OLED or the double gate by having a circuit configuration which is connected to the source electrode of the type transistor Tr13, the voltage change due to the drive control operation of the display pixels EM (pixel driver circuits DC) are effects on the gate voltage of the double gate type transistor Tr13 so as to suppress the.

図10は、本実施形態に係る画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。 Figure 10 is a graph showing the operation characteristics of the light emission drive transistor that is applied to the pixel drive circuit according to this embodiment. ここで、図10(a)に示した電界効果型トランジスタの断面構造においては、図3、図5に対応する構成については、同等の符号を付して示す。 Here, in the cross-sectional structure of the field effect transistor shown in FIG. 10 (a), FIG. 3, the configuration corresponding to FIG. 5 are denoted by similar reference numerals. また、図10(b)は、表2に示したようなパラメータ(絶縁膜の比誘電率と膜厚、及び、素子寸法)を有するトランジスタを適用した場合の動作特性(電圧−電流特性)を示すものである。 Further, FIG. 10 (b), as shown in Table 2 Parameters (dielectric constant and thickness of the insulating film, and element dimensions) operating characteristics in the case of applying a transistor having a - (voltage-current characteristic) It illustrates.

すなわち、図10(a)に示すような素子構造を有するダブルゲート型トランジスタTr13において、表2に示すように、絶縁性基板11に形成されたボトムゲート電極Tr13bg上に形成されたゲート絶縁膜(ボトムゲート絶縁膜)12(LYR1)は、比誘電率ε=7.5、膜厚d1=250nm(2500Å)に設定され、ゲート絶縁膜12上に形成されたアモルファスシリコンからなる半導体層SMC(LYR2)は、比誘電率ε=12、膜厚d2=50nm(500Å)に設定され、半導体層SMC上に形成されたブロック絶縁膜BL(LYR3)は、比誘電率ε=7.5、膜厚d3=170nm(1700Å)に設定され、ブロック絶縁膜BL上に形成された絶縁膜13(LYR4)は、比誘電率ε=7.5、膜厚d4=20 That is, in the double gate type transistor Tr13 having an element structure shown in FIG. 10 (a), as shown in Table 2, the insulating substrate 11 in the formed bottom gate electrode Tr13bg on the formed gate insulating film ( bottom gate insulating film) 12 (LYR1) has a specific dielectric constant epsilon = 7.5, is set to a film thickness d1 = 250nm (2500Å), the semiconductor layer SMC (LYR2 made of amorphous silicon formed on the gate insulating film 12 ) is the relative dielectric constant epsilon = 12, is set to a film thickness d2 = 50 nm (500 Å), the semiconductor layer SMC on which is formed on the block insulating film BL (LYR3) has a specific dielectric constant epsilon = 7.5, thickness d3 = is set to 170 nm (1700 Å), an insulating film 13 (LYR4) formed on the block insulating film BL is the relative dielectric constant epsilon = 7.5, thickness d4 = 20 nm(2000Å)に設定されている。 It is set to nm (2000Å).

なお、ダブルゲート型トランジスタTr13におけるチャネル長L、チャネル幅W、及び、ソース電極Tr13sとチャネル領域の重なり長さXs、及び、ドレイン電極Tr13dとチャネル領域の重なり長さXdは、表2に示すように、上述した比較対象となるトランジスタTr23と同一の寸法(表1参照)になるように設定されている。 Note that the channel length L in the double gate type transistor Tr 13, the channel width W, and the length Xs overlap the source electrode Tr13s and the channel region, and the length Xd overlap of the drain electrode Tr13d and the channel region, as shown in Table 2 a is set to be the same size as the transistor Tr23 to be compared as described above (see Table 1).

このようなダブルゲート型トランジスタTr13におけるドレイン・ソース間電圧Vdsとドレイン・ソース間電流Idsの関係(電圧−電流特性)は、上述した比較対象における場合と同様に、図10(b)中、実線で示した特性線SPa、SPbのように、ドレイン・ソース間電圧Vdsの低い領域では、ドレイン・ソース間電圧Vdsの増加に伴ってドレイン・ソース間電流Idsが急峻に増加する傾向を示し、ドレイン・ソース間電圧Vdsの高い領域では、ドレイン・ソース間電圧Vdsの増加に伴ってドレイン・ソース間電流Idsが徐々に収束する飽和傾向を示す。 Such double-gate type transistor relationship between the drain-source voltage Vds and the drain-source current Ids in Tr 13 (voltage - current characteristic), as in the case of comparison described above, in FIG. 10 (b), the solid lines characteristic line SPa, as SPb that shown, in the drain-low source voltage Vds region, showed a tendency to drain-source current Ids with increasing drain-source voltage Vds increases steeply, drain the high-to-source voltage Vds region, indicating a saturation tendency drain-source current Ids with increasing drain-source voltage Vds is gradually converged. 特に、飽和領域においては、図9(b)に示した比較対象における場合に比較して、ドレイン・ソース間電圧Vdsに対するドレイン・ソース間電流Idsの増加量が小さく抑制される。 In particular, in the saturation region, as compared to the case in the comparison illustrated in FIG. 9 (b), the increase of the drain-source current Ids against drain-source voltage Vds is kept small.

ここで、図10(b)に示した特性線SPaは、表示画素EM(画素駆動回路DC)を選択状態に設定し、表示データに応じた階調電流を引き抜いて書込動作を実行する際の、ダブルゲート型トランジスタTr13の動作特性(ゲート電圧Vg=8.3Vにおけるドレイン・ソース間電圧Vdsに対するドレイン・ソース間電流Ids)を示し、特性線SPbは、表示画素EM(画素駆動回路DC)を非選択状態に設定した際の、トランジスタTr23の動作特性(ゲート電圧Vg=8.8Vにおけるドレイン・ソース間電圧Vdsに対するドレイン・ソース間電流Ids)を示している。 Here, the characteristic line SPa shown in FIG. 10 (b), sets the display pixels EM (pixel driver circuit DC) in the selected state, when performing a write operation by pulling out a gradation current corresponding to the display data the operating characteristics of the double-gate type transistor Tr13 shown (current Ids between the drain and the source for the voltage Vds between the drain and source of the gate voltage Vg = 8.3 V), the characteristic line SPb is the display pixels EM (pixel driver circuit DC) the time set in the unselected state, shows (current Ids between the drain and the source for the drain-source voltage Vds at the gate voltage Vg = 8.8 V) operating characteristic of the transistor Tr23.

そして、表示画素EM(画素駆動回路DC)を選択状態から非選択状態に切換制御した場合、上述したように、ダブルゲート型トランジスタTr13に印加されるゲート電圧(ゲート−ソース間電圧)Vgs、及び、トランジスタTr13の電流路の両端(ドレイン−ソース間)に印加される電圧Vdsが変化することになるが、図10(b)に示すように、表示画素EM(画素駆動回路DC)への書込電流(階調電流)として、例えば3μA(3.0E−06A)の電流値を指定した場合(図中、特性線SPa上に白丸で表記)、表2に示したパラメータを有するダブルゲート型トランジスタTr13を発光駆動用トランジスタに適用した場合おいては、上記ゲート電圧Vgに0.5Vの電圧変化(8.8−8.3V)が発生して、ダブルゲート Then, when the switching control to the non-selected state display pixels EM (pixel driver circuit DC) from the selected state, as described above, the gate voltage applied to the double-gate type transistor Tr 13 (the gate - source voltage) Vgs, and , both ends of the current path of the transistor Tr 13 - but will be a voltage Vds applied to the (drain-source) is changed, as shown in FIG. 10 (b), write to the display pixels EM (pixel driver circuit DC) as write current (gradation current), for example, if you specify a current value of 3 .mu.A (3.0E-06A) (in the figure, denoted by white circles on the characteristic line SPa), the double-gate type having parameters shown in Table 2 the place when applying the transistor Tr13 to the light emission drive transistor, the voltage change of 0.5V to the gate voltage Vg (8.8-8.3V) is generated, double gate トランジスタTr13における動作特性が変化(特性線SPa→SPb)するものの、4.7μAの電流値(図中、特性線SPb上に黒丸で表記)を有する発光駆動電流が有機EL素子OLEDに供給されて、上述した比較対象よりも小さく抑制される。 Although the operating characteristics of the transistor Tr13 is changed (characteristic line SPa → SPb), a current value of 4.7Myuei (in the figure, denoted by black circles on the characteristic line SPb) light emission drive current having a is supplied to the organic EL element OLED It is less suppressed than the comparison described above.

すなわち、発光駆動用のスイッチング手段として、トップゲート電極がソース電極に接続されたダブルゲート型トランジスタを用いた場合、電界効果型トランジスタを用いた場合(比較対象)に比較して、書込電流に対する発光駆動電流の差異が小さく抑制されるので、表示データに比較的対応した輝度階調で発光素子を発光動作させることができる。 That is, as the switching means for the light emission driving, the case of using a double gate transistor top gate electrode connected to the source electrode, as compared with the case of using a field effect transistor (comparative), with respect to the write current since the difference in the light emission drive current is kept small, it is possible to emit light emitting element at a relatively corresponding luminance gradation display data. このようなダブルゲート型トランジスタ特有の効果は、次のように説明することができる。 Such double-gate type transistor peculiar effect can be explained as follows.

図11は、本実施形態に係る画素駆動回路に適用されるダブルゲート型トランジスタにおける素子構造とチャネル電位との関係を説明するための図である。 Figure 11 is a diagram for explaining the relationship between the device structure and the channel potential in the double gate transistor is applied to a pixel driving circuit according to the present embodiment. ここで、図11(a)においては、図示の都合上、断面図のハッチングの一部を省略して示す。 Here, in FIG. 11 (a), for convenience of illustration, shown partially omitted cross-sectional hatching view.
すなわち、例えば図11(a)に示すような薄膜トランジスタ構造(すなわち、ダブルゲート型トランジスタTr13のトップゲート電極Tr13tgを取り除いた素子構造、もしくは、ダブルゲート型トランジスタTr13において、トップゲート端子Tr13tgに独立したゲート電圧を印加していない状態)において、ソース電極Tr13s及びドレイン電極Tr13dが半導体層SMC上のブロック絶縁膜BL上に延在することにより、擬似的なトップゲート電極としての役割を果たすことに起因するものと説明することができる。 That is, for example, a thin-film transistor structure as shown in FIG. 11 (a) (i.e., device structure to remove the top gate electrode Tr13tg the double-gate type transistor Tr 13, or, in the double gate type transistor Tr 13, gate independent top gate terminal Tr13tg in state) where a voltage is not applied, by the source electrode Tr13s and drain electrodes Tr13d extends on the block insulating film BL on the semiconductor layer SMC, due to serve as a pseudo top gate electrode it can be described as a thing.

具体的には、図11(a)に示した素子構造を有するトランジスタにおいては、半導体層SMC上にブロック絶縁膜BLを介してソース電極Tr13s及びドレイン電極Tr13dが重なっている領域では、これら電極に印加された電圧により半導体層SMCにチャネル領域が形成され、ソース電極Tr13s及びドレイン電極Tr13dが形成されていない領域に形成される本来のチャネル領域(すなわち、トップゲート電極Tr13tgに印加されたゲート電圧により半導体層SMCに形成されるチャネル領域)に加え、ソース電極Tr13s及びドレイン電極Tr13dに対応する領域にもチャネル領域が形成されることにより、ソース電極Tr13sからドレイン電極Tr13dに至る領域の半導体層SMCにチャネル領域Rchが形 Specifically, in a transistor having an element structure shown in the region overlapping the source electrode Tr13s and the drain electrode Tr13d via the block insulating film BL on the semiconductor layer SMC, these electrodes Figure 11 (a) a channel region in the semiconductor layer SMC is formed by the applied voltage, the original channel region formed in a region where the source electrode Tr13s and drain electrodes Tr13d are not formed (i.e., by the gate voltage applied to the top gate electrode Tr13tg in addition to the channel region) is formed on the semiconductor layer SMC, by which a channel region is formed in a region corresponding to the source electrode Tr13s and drain electrodes Tr13d, the semiconductor layer SMC in a region extending from the source electrode Tr13s the drain electrode Tr13d form a channel region Rch is される。 It is. このとき、チャネル領域Rchには、ソース−ドレイン間に印加されるバイアス電圧(ソース電圧及びドレイン電圧)に応じた電位変化が生じる。 At this time, the channel region Rch is the source - the potential change corresponding to the bias voltage applied between the drain (source and drain voltages) occurs.

図11(b)に示すように、ソース−ドレイン間に所定のバイアス電圧が印加され、ソース電極Tr13sに低電位電圧Vsl(例えば0V)が、また、ドレイン電極Tr13dに高電位電圧Vdhが印加されると、低電位電圧Vslが印加されるソース電極Tr13s側(ソース電極Tr13sとブロック絶縁膜BLが重なる領域)ではチャネル電位を下げる方向(負の方向)、すなわち電圧Vslに収束(近似)する方向に作用して、オン電流(ドレイン・ソース間電流Ids)が抑制され、一方、高電位電圧Vdhが印加されるドレイン電極Tr13d側(ドレイン電極Tr13dとブロック絶縁膜BLが重なる領域)ではチャネル電位を上げる方向(正の方向)、すなわち電圧Vdhに収束(近似)する方向に作用して、オン電流が増大する。 As shown in FIG. 11 (b), the source - a predetermined bias voltage between the drain is applied, a low potential voltage Vsl to the source electrode Tr13s (for example, 0V), but also, the high-potential voltage Vdh is applied to the drain electrode Tr13d that the direction of the source electrode Tr13s side low-level voltage Vsl is applied (source electrode Tr13s and the block insulating film BL overlap area) in the direction to lower the channel potential (negative direction), i.e. converges to a voltage Vsl (approximate) acts on, the on-current (drain-source current Ids) is suppressed, while the drain electrode Tr13d side (drain electrode Tr13d and the block insulating film BL overlap region), the channel potential of the high potential voltage Vdh is applied direction (positive direction) to raise, that acts in a direction to converge (approximation) to the voltage Vdh, on-current is increased. なお、図11(b)において、細い実線で示した特性線SPvは、チャネル領域における(チャネル位置に対する)電位変化の理想値を示す。 Incidentally, in FIG. 11 (b), the characteristic line SPv indicated by a thin solid line shows the ideal value of (for the channel position) potential changes in the channel region.

これに対し、上述したダブルゲート型トランジスタTr13においては、トップゲート電極Tr13tgがソース電極Tr13sに接続された構成を有している。 In contrast, in the double-gate type transistor Tr13 described above, it has a structure in which a top gate electrode Tr13tg is connected to the source electrode Tr13s. これにより、図11(b)に示した、ソース電極Tr13s側での、チャネル電位を下げてオン電流を抑制する効果がトップゲート電極Tr13tgによって更に助長され、ドレイン・ソース間電圧Vdsに対するドレイン−ソース間電流Idsの増加量が抑制される。 Thus, as shown in FIG. 11 (b), of the source electrode Tr13s side, the effect of suppressing the ON current by lowering the channel potential further be promoted by the top gate electrode Tr13tg, the drain for the voltage Vds between the drain and the source - Source increment between current Ids is suppressed.

このことから、画素駆動回路DCの発光駆動用のスイッチング素子として、図3、図5に示したようなダブルゲート型トランジスタを適用し、かつ、当該ダブルゲート型トランジスタのトップゲート電極にソース電極と同一の電位を印加することにより、電圧−電流特性の飽和領域におけるドレイン・ソース間電圧Vdsに対するドレイン−ソース間電流(出力電流)Idsの増加量を抑制することができるとともに、ゲート−ソース間電圧(ゲート電圧)Vgsの変化に対するドレイン−ソース間電流Idsの増加量を抑制することができる。 Therefore, as a switching element for light emission driving of the pixel drive circuit DC, 3, to apply the double-gate type transistor as shown in FIG. 5, and a source electrode to the top gate electrode of the double gate type transistor by applying the same potential, the voltage - drain for the drain-source voltage Vds in the saturation region of the current characteristics - it is possible to suppress the increase of source current (the output current) Ids, the gate - source voltage drain with respect to a change in (gate voltage) Vgs - it is possible to suppress the increase of source current Ids.

したがって、表示画素EM(画素駆動回路DC)の駆動制御動作において、選択状態から非選択状態へ切換制御する際に、発光駆動用のスイッチング素子であるダブルゲート型トランジスタのゲート電極に印加される電圧が変化した場合であっても、発光駆動用のスイッチング素子として周知の電界効果型トランジスタを適用した場合(上述した比較対象)に比較して、上記電圧変化が同じであっても書込電流(指定電流)に対する発光駆動電流(出力電流)の差異が低減されるので、表示データに比較的対応した輝度階調で発光素子を発光動作させることができる。 Accordingly, the drive control operation of the display pixels EM (pixel driver circuits DC), when the switching control from the selected state to the unselected state, the voltage applied to the gate electrode of the double gate type transistor which is a switching element for light emission driving even if but has changed, when applying the known field-effect transistor as a switching element for light emission driving as compared to the (comparison described above), write even the voltage change is the same current ( since the difference in the light emission drive current (output current) for the specified current) is reduced, it is possible to emit light emitting element at a relatively corresponding luminance gradation display data.

また、この場合、図5に示したように、発光駆動用のスイッチング素子となるダブルゲート型トランジスタTr13のトップゲート電極Tr13tgとして、ソース電極Tr13sに電気的に接続された画素電極(有機EL素子OLEDのアノード電極)14をダブルゲート型トランジスタTr13の半導体層SMC上にまで延在させて、当該画素電極14と一体的に形成することができるので、画素電極14のパターニング用のマスクを変更するのみで、新たな工程を付加することなく、従来技術の製造プロセスをそのまま適用して簡易に形成することができる。 In this case, as shown in FIG. 5, as a top gate electrode Tr13tg the double-gate type transistor Tr13 as a switching element for light emission driving, which are electrically connected to the pixel electrode (the organic EL element OLED to a source electrode Tr13s the anode electrode) 14 is extended up to over the semiconductor layer SMC having the double gate type transistor Tr 13, it can be formed integrally with the pixel electrode 14, only to change the mask for patterning the pixel electrode 14 in without adding a new step, it is possible to form the prior art manufacturing process easily and directly applied.

なお、上述した実施形態においては、画素駆動回路に発光駆動用のスイッチング素子として設けられたダブルゲート型トランジスタの、トップゲート電極とソース電極を電気的に接続した回路構成及び素子構造を示したが、本発明はこれに限定されるものではなく、ダブルゲート型トランジスタを構成する半導体層のチャネル極性に応じて、トップゲート電極とドレイン電極を接続するものであってもよい。 In the embodiment described above, the double-gate transistor provided as a switching element for light emission driving to the pixel driving circuit has a circuit configuration and element structure for electrically connecting the top gate electrode and the source electrode the present invention is not limited to this, according to the channel polarities of the semiconductor layers constituting the double-gate type transistor may be used to connect the top gate electrode and the drain electrode.

また、上記ダブルゲート型トランジスタのトップゲート電極と一体的に形成される画素電極について、表示パネル(表示画素)の発光構造に応じて、トップゲート電極(画素電極)を光反射特性(すなわち、光遮断特性)を有する電極材料により形成することができることを説明したが、この場合、ダブルゲート型トランジスタのチャネル領域(半導体層)が遮光されるので、外光の入射に起因する光誘起リーク電流を低減することができるとともに、外部電界の影響(例えば近接する電極や配線による影響)を遮蔽(シールド)することができる。 Also, the top gate electrode integrally with the pixel electrode formed of the double-gate type transistor, in response to the light emitting structure of the display panel (display pixels), the top gate electrode (pixel electrode) of the light reflection characteristics (i.e., light has been described that can be formed by an electrode material having barrier properties), in this case, since the channel region of the double-gate type transistor (semiconductor layer) is shielded, the light induced leakage current due to incidence of external light it is possible to reduce, it is possible to influence of an external electric field (e.g., influence of neighboring electrodes or wires) to shield (shield).

また、上述した実施形態においては、画素駆動回路に発光駆動用のスイッチング素子にのみダブルゲート型トランジスタを適用した回路構成及び素子構造を示したが、本発明はこれに限定されるものではなく、画素駆動回路を構成する他のトランジスタ(すなわちトランジスタTr11、Tr12)としてダブルゲート型トランジスタを適用するものであってもよい。 Further, in the above embodiment, although the circuit configuration and the device structure and applying the double-gate type transistor only the switching element for light emission driving to the pixel driving circuit, the present invention is not limited thereto, other transistors (i.e. transistors Tr11, Tr12) constituting the pixel drive circuit may be configured to apply the double-gate type transistor as. この場合、トランジスタTr11、Tr12に適用されるダブルゲート型トランジスタのトップゲート電極を不透明な電極材料を用いて形成することにより、外光のチャネル領域への入射が遮光され、光誘起リーク電流の低減や、外部電界の影響を遮蔽することができる。 In this case, by forming with an opaque electrode material a top gate electrode of the double gate transistor is applied to the transistor Tr11, Tr12, entering the external light channel region is shielded, the reduction of light induced leakage current and, it is possible to shield the influence of an external electric field.

本発明に係る画像表示装置の一実施形態を示す概略ブロック図である。 It is a schematic block diagram showing an embodiment of an image display apparatus according to the present invention. 本実施形態に係る表示装置に適用可能な表示画素(画素駆動回路)の具体回路例を示す回路構成図である。 The specific example of the circuit configuration of the applicable display pixel (pixel drive circuit) in a display device according to the present embodiment is a circuit diagram showing. 本実施形態に係る画素駆動回路に適用可能なダブルゲート型トランジスタの素子構造の例を示す断面構成図である。 An example of device structure applicable double gate type transistor to the pixel drive circuit according to the present embodiment is a sectional view showing. 本実施形態に係る表示装置(表示パネル)に適用可能な表示画素の一例を示す平面レイアウト図である。 It is a plan layout diagram showing an example of an display pixels on the display device (display panel) according to the present embodiment. 図4に示した平面レイアウトを有する表示画素におけるA−A断面を示す概略断面図である。 It is a schematic cross-sectional view showing the A-A cross section in the display pixel having the plan layout shown in FIG. 本実施形態に係る画素駆動回路を適用した表示画素の基本動作を示すタイミングチャ−トである。 Timing chart showing the basic operation of the display pixels to which the pixel driving circuit according to this embodiment - is DOO. 本実施形態に係る画素駆動回路の動作状態を示す概念図である。 Is a conceptual diagram showing an operating state of the pixel drive circuit according to the present embodiment. 同一の素子構造を有するトランジスタを適用した画素駆動回路(比較対象)における容量成分の接続状態を示す概念図である。 It is a conceptual diagram showing a connection state of the capacitance component in the pixel drive circuit using a transistor having the same device structure (comparison). 比較対象として示した画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。 Is a diagram showing the operation characteristics of the light emission drive transistor to be applied to the pixel driving circuit shown for comparison. 本実施形態に係る画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。 Is a diagram showing the operation characteristics of the light emission drive transistor that is applied to the pixel drive circuit according to this embodiment. 本実施形態に係る画素駆動回路に適用されるダブルゲート型トランジスタにおける素子構造とチャネル電位との関係を説明するための図である。 It is a diagram for explaining the relationship between the device structure and the channel potential in the double gate transistor is applied to a pixel driving circuit according to the present embodiment. 従来技術における発光素子型ディスプレイの要部を示す概略構成図である。 It is a schematic diagram showing the main parts of a light emitting element type display in the prior art. 従来技術における発光素子型ディスプレイに適用可能な表示画素(画素駆動回路及び発光素子)の構成例を示す等価回路図である。 Is an equivalent circuit diagram showing a configuration example of applicable display pixel (pixel drive circuit and light-emitting elements) to the light emitting element type display in the prior art.

符号の説明 DESCRIPTION OF SYMBOLS

100 画像表示装置 110 表示パネル 120 走査ドライバ 130 電源ドライバ 140 データドライバ EM 表示画素 DC 画素駆動回路 OLED 有機EL素子 SL 走査ライン VL 電源電圧ライン DL データライン Tr11、Tr12 電界効果型のトランジスタ Tr13 ダブルゲート型トランジスタ Tr13tg トップゲート電極 Tr13bg ボトムゲート電極 14 画素電極(アノード電極) 100 image display device 110 display panel 120 scan driver 130 power supply driver 140 data driver EM display pixels DC pixel drive circuit OLED organic EL element SL scan line VL supply voltage line DL data lines Tr11, Tr12 field effect transistor Tr13 double-gate type transistor Tr13tg top gate electrode Tr13bg bottom gate electrode 14 pixel electrode (anode electrode)
17 対向電極(カソード電極) 17 the counter electrode (cathode electrode)

Claims (18)

  1. 表示画素に設けられ、階調信号として階調電流が供給されて、当該表示画素に設けられた電流制御型の発光素子に対して、 前記階調電流に応じた電流値を有する発光駆動電流を供給して、前記階調信号に基づく所定の輝度階調で発光動作させる画素駆動回路において、 Provided in the display pixels, and the gradation current is supplied as the gradation signal, the light emitting element of the current control type provided on the display pixel, the light emission drive current having a current value corresponding to the gradation current supplied, in the pixel driving circuit for light emitting operation with a predetermined luminance gradation based on the gradation signal,
    少なくとも、 at least,
    前記階調電流に基づく電荷を電圧成分として保持する電荷保持手段と、 A charge holding means for holding the electric charges based on the gradation current as a voltage component,
    前記階調電流が電流路に流れて前記電荷保持手段に前記電圧成分を保持させ、該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、 The gradation currents flow in the current path to hold the voltage component to the charge holding unit, based on the voltage component held in the charge holding unit to generate the light emission drive current supplied to the light emitting element a drive current control means,
    前記駆動電流制御手段への前記階調電流の供給を制御する階調信号制御手段と、 A gradation signal control means for controlling the supply of the gradation current to the driving current control means,
    を備え、 Equipped with a,
    前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第1のゲート電極及び第2のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造の第1の薄膜トランジスタを有し、 The driving current control means comprises a first gate electrode and a second gate electrode provided on opposite sides of the semiconductor layer, and a source electrode and a drain electrode provided at both ends of the semiconductor layer has a first thin film transistor of a double gate thin film transistor structure,
    前記ソース電極が前記発光素子の一端に接続され、前記第1のゲート電極が前記ソース電極の電位と同一になるように設定され The source electrode is connected to one end of the light emitting element, the first gate electrode is set to be the same as the potential of the source electrode,
    前記階調信号制御手段は、電流路の一端が前記ソース電極に接続される第2の薄膜トランジスタを有し、 The gradation signal control means has a second thin film transistor having one end of the current path is connected to the source electrode,
    前記階調電流は、前記ドレイン電極と前記発光素子の他端間が第1の電位差に設定された状態で、前記ドレイン電極から前記ソース電極を介して前記第2の薄膜トランジスタの電流路に流れ、前記発光駆動電流は、前記ドレイン電極と前記発光素子の他端間が前記第1の電位差より大きい第2の電位差に設定された状態で、前記ドレイン電極から前記ソース電極を介して前記発光素子に流れ、前記ソース電極及び前記第1のゲート電極は、前記ドレイン電極より低電位で、前記階調電流又は前記発光駆動電流の電流値に応じた電位に設定されることを特徴とする画素駆動回路。 The gradation current is in a state where between the other end of the drain electrode and the light emitting element is set to the first potential difference, through the source electrode from the drain electrode flows through the current path of said second thin film transistor, the light emitting driving current in a state where between the other end of the drain electrode and the light emitting element is set to the second potential difference larger than the first potential difference, the light emitting element via the source electrode from the drain electrode flow, the source electrode and the first gate electrode, said at from the drain electrode low potential, the gradation current or the light emission drive current pixel drive circuit, characterized in that it is set to a potential corresponding to the current value of .
  2. 前記駆動電流制御手段は、前記第1のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする請求項1記載の画素駆動回路。 The drive current control means, a pixel driving circuit according to claim 1, characterized in that said first gate electrode and the source electrode are electrically connected.
  3. 前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、 The light emitting element includes a pixel electrode, and a light emitting layer provided on the pixel electrodes and a counter electrode provided to face the pixel electrode via the light emitting layer,
    前記駆動電流制御手段は、前記第1のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする請求項1又は2記載の画素駆動回路。 The drive current control means, a pixel driving circuit according to claim 1 or 2, characterized in that said first gate electrode and the source electrode is electrically connected to the pixel electrode.
  4. 前記駆動電流制御手段は、前記第1のゲート電極が前記画素電極と一体的に形成されていることを特徴とする請求項3記載の画素駆動回路。 The drive current control means, a pixel driving circuit according to claim 3, wherein said first gate electrode are formed integrally with the pixel electrode.
  5. 前記発光素子は、前記画素電極が光透過特性を有する電極材料により形成されていることを特徴とする請求項3又は4記載の画素駆動回路。 The light emitting device, the pixel driving circuit according to claim 3 or 4, wherein said pixel electrode is formed by an electrode material having light transmission properties.
  6. 前記発光素子は、前記画素電極が光反射特性を有する電極材料により形成されていることを特徴とする請求項3又は4記載の画素駆動回路。 The light emitting device, the pixel driving circuit according to claim 3 or 4, wherein said pixel electrode is formed by an electrode material having light reflecting properties.
  7. 前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に延在するように設けられていることを特徴とする請求項1乃至6のいずれかに記載の画素駆動回路。 The drive current control means, the pixel driving circuit as claimed in any one of claims 1 to 6, characterized in that the source electrode and the drain electrode are provided so as to extend over the semiconductor layer.
  8. 前記駆動電流制御手段は、前記半導体層上にブロック絶縁膜を有し、前記ソース電極及び前記ドレイン電極が前記ブロック絶縁膜上に延在するように設けられていることを特徴とする請求項7記載の画素駆動回路。 The drive current control means includes a block insulating film on the semiconductor layer, according to claim 7, wherein the source electrode and the drain electrode and being provided so as to extend over the block insulating film the pixel driving circuit as claimed.
  9. 前記階調信号制御手段は、ダブルゲート型の薄膜トランジスタ構造を有し、半導体層の上方に設けられたゲート電極が遮光性の電極材料により形成されていることを特徴とする請求項記載の画素駆動回路。 The gradation signal control means includes a thin film transistor structure of the double-gate type, the pixel of claim 1, wherein the gate electrode provided above the semiconductor layer is characterized in that it is formed by light-shielding electrode material the drive circuit.
  10. 前記ダブルゲート型の薄膜トランジスタは、前記半導体層がアモルファスシリコンからなることを特徴とする請求項1又は記載の画素駆動回路。 The double gate type thin film transistor, a pixel driving circuit according to claim 1 or 9, wherein said semiconductor layer is made of amorphous silicon.
  11. 前記階調電流は、前記輝度階調に応じた電流値を有する信号電流であることを特徴とする請求項1乃至10のいずれかに記載の画素駆動回路。 The gradation current pixel driving circuit as claimed in any one of claims 1 to 10, characterized in that a signal current having a current value corresponding to the luminance gradation.
  12. 表示パネルに互いに直行するように配設された複数の走査ライン及び複数の信号ラインの各交点近傍に配置された複数の表示画素に対して、前記各信号ラインを介して、表示データに応じた階調信号として階調電流を供給することにより、前記表示パネルに所望の画像情報を表示する画像表示装置において、 For a plurality of display pixels arranged at intersections near the plurality of scan lines and a plurality of signal lines arranged so as to mutually orthogonal to the display panel through the respective signal lines, corresponding to the display data by supplying a gradation current as the gradation signal, the image display apparatus to display a desired image information on the display panel,
    前記各表示画素は、電流制御型の発光素子と、前記発光素子の発光動作を制御する画素駆動回路と、を備え、 Each display pixel includes a light emitting element of the current-controlled, and a pixel driving circuit for controlling the light emission operation of the light emitting element,
    前記画素駆動回路は、少なくとも、前記階調電流に基づく電荷を電圧成分として保持する電荷保持手段と、 前記階調電流が電流路に流れて前記電荷保持手段に前記電圧成分を保持させ、該電荷保持手段に保持された電圧成分に基づいて、前記階調電流に応じた電流値を有する発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、 前記駆動電流制御手段への前記階調電流の供給を制御する階調信号制御手段と、を備え、 The pixel driving circuit includes at least a charge holding means for holding the electric charges based on the gradation current as a voltage component, to hold the voltage component to the charge holding means and the gradation currents flow in the current path, the electric charge based on the voltage component held in the holding means, to generate a light emission drive current having a current value corresponding to the gradation current, a drive current control means for supplying to the light emitting element, to the driving current control means and a tone signal control means for controlling the supply of the gradation current,
    前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第1のゲート電極及び第2のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造の第1の薄膜トランジスタを有し、 The driving current control means comprises a first gate electrode and a second gate electrode provided on opposite sides of the semiconductor layer, and a source electrode and a drain electrode provided at both ends of the semiconductor layer has a first thin film transistor of a double gate thin film transistor structure,
    前記ソース電極が前記発光素子の一端に接続され、前記第1のゲート電極が前記ソース電極の電位と同一になるように設定され The source electrode is connected to one end of the light emitting element, the first gate electrode is set to be the same as the potential of the source electrode,
    前記階調信号制御手段は、電流路の一端が前記ソース電極に接続される第2の薄膜トランジスタを有し、 The gradation signal control means has a second thin film transistor having one end of the current path is connected to the source electrode,
    前記階調電流は、前記ドレイン電極と前記発光素子の他端間が第1の電位差に設定された状態で、前記ドレイン電極から前記ソース電極を介して前記第2の薄膜トランジスタの電流路に流れ、前記発光駆動電流は、前記ドレイン電極と前記発光素子の他端間が前記第1の電位差より大きい第2の電位差に設定された状態で、前記ドレイン電極から前記ソース電極を介して前記発光素子に流れ、前記ソース電極及び前記第1のゲート電極は、前記ドレイン電極より低電位で、前記階調電流又は前記発光駆動電流の電流値に応じた電位に設定されることを特徴とする画像表示装置。 The gradation current is in a state where between the other end of the drain electrode and the light emitting element is set to the first potential difference, through the source electrode from the drain electrode flows through the current path of said second thin film transistor, the light emitting driving current in a state where between the other end of the drain electrode and the light emitting element is set to the second potential difference larger than the first potential difference, the light emitting element via the source electrode from the drain electrode flow, the source electrode and the first gate electrode, an image display apparatus, characterized in that said at from the drain electrode low potential is set to a potential corresponding to the current value of the gradation current or the light emission drive current .
  13. 前記画像表示装置は、少なくとも、 The image display device, at least,
    前記走査ラインに選択信号を印加して、前記走査ラインに接続された前記表示画素に設けられた前記階調信号制御手段により、前記階調電流の当該表示画素への書き込みを可能とする選択状態に設定する走査駆動手段と、 By applying a selection signal to the scanning lines, by the tone signal control means provided connected to the display pixels it was in the scan line, selected to enable writing to the display pixels of the gradation current a scan driver means for setting a,
    前記選択状態に設定された前記表示画素に対応した前記表示データに基づく前記階調電流を生成して、前記信号ラインに供給する信号駆動手段と、 The gradation current to generate based on said display data corresponding to the display pixels set to the selection state, the signal drive means for supplying to said signal line,
    を備えることを特徴とする請求項12記載の画像表示装置。 The image display device according to claim 12, characterized in that it comprises a.
  14. 前記信号駆動手段から供給される前記階調電流は、前記表示データに応じた電流値を有する信号電流であることを特徴とする請求項13記載の画像表示装置。 The signal the gradation current supplied from the drive means, the image display device according to claim 13, characterized in that the signal current having a current value corresponding to the display data.
  15. 前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第1のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする請求項12乃至14のいずれかに記載の画像表示装置。 The drive current control means provided in the pixel drive circuit, the image display according to any one of claims 12 to 14, characterized in that said first gate electrode and the source electrode are electrically connected apparatus.
  16. 前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、 The light emitting element includes a pixel electrode, and a light emitting layer provided on the pixel electrodes and a counter electrode provided to face the pixel electrode via the light emitting layer,
    前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第1のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする請求項14又は15記載の画像表示装置。 The drive current control means provided in the pixel drive circuit, the image display according to claim 14 or 15, wherein said first gate electrode and the source electrode are electrically connected to the pixel electrode apparatus.
  17. 前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第1のゲート電極が前記画素電極と一体的に形成されていることを特徴とする請求項16記載の画像表示装置。 Wherein said drive current control means provided in the pixel drive circuit, the image display apparatus according to claim 16, wherein said first gate electrode are formed integrally with the pixel electrode.
  18. 前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項12乃至17のいずれかに記載の画像表示装置。 The light emitting device, image display device according to any one of claims 12 to 17, characterized in that an organic electroluminescence element.
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