JP4748167B2 - データ伝送システム、受信装置及びこれらを用いたデータ伝送方法 - Google Patents
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Description
本発明は、半導体集積回路によって構成されるデータ伝送システム、受信装置及びこれらを用いたデータ伝送方法に関し、特に接続ケーブル内やプリント基板上の電気配線を介して電気信号が伝送されるデータ伝送システム、受信装置及びこれらを用いたデータ伝送方法に関する。
近年、半導体の微細化に伴い、チップの動作速度の高速化や、より高い集積度の実現等のチップ性能の向上が進んでいる。このようなチップ性能の向上に伴い、複数のチップの間においてやり取りされるデータ量も増加している。そこで、並列伝送される信号数を増加させるか、伝送される信号の伝送速度を高速にすることによって、データ量の増加に対応している。
ここで、信号数の増加によるデータ量増加への対応は、信号をLSIから取り出すパッド領域の増加や、プリント基板上の電気配線や接続ケーブルなどの媒体の増加を引き起こすこととなってしまう。そのため、データ量増加への対応策としては、信号の伝送速度の高速化がより効率的であると考えられる。
しかしながら、伝送速度を高速にすると、伝送媒体での信号減衰の増加や、減衰した信号波形が隣のビットに影響を与える符号間干渉などを引き起こしてしまう。
そこで、信号減衰による信号振幅の減少や、符号間干渉の増加による信号タイミングの劣化を抑制する目的で、デュオ・バイナリ伝送を行うことが知られている。デュオ・バイナリ伝送とは、隣り合う(前後の)ビットの干渉を許容することで、信号減衰の量を抑え、符号間干渉によるタイミング劣化をも抑える伝送方式である。つまり、伝送路での減衰に起因する波形の歪み(符号間干渉)を完全に除去するのでは無く、隣り合う信号間の波形の歪みだけを許容することで、伝送に必要な周波数帯域を2/3に圧縮する伝送技術である。これにより、符号間干渉が許されない従来の2値伝送と比べて、約1.5倍の高速化が期待できる。
デュオ・バイナリ伝送では、前のデータとの干渉を許容するため,2値データの送信データに対して受信データは3値データとなる。具体的には、前のデータも現在のデータもともに「0」である場合、受信データは「0」となる。また、前のデータが「0」で現在のデータが「1」、または前のデータが「1」で現在のデータが「0」である場合、受信データは「1」となる。また、前のデータも現在のデータもともに「1」である場合、受信データは「2」となる。
図1は、デュオ・バイナリ伝送された一般的な受信データの波形を示す図である。
デュオ・バイナリ伝送は、高速化の阻害要因となる信号減衰や符号間干渉によるタイミング劣化を抑制することが可能であるが、上述した3値データを受信する必要がある。この3値データを受信する際に、図1に示すように参照電圧Vref+と参照電圧Vref−との2つの閾値を用いて、受信データの「0」と「1」との間で形作られる第1のアイ開口部と、受信データの「1」と「2」との間で形作られる第2のアイ開口部とを区別しながら、受信データが「0」と「1」と「2」とのいずれかであるかが判断される。ここで、参照電圧Vref−よりも小さな値を「0」、また、参照電圧Vref−よりも大きく且つ参照電圧Vref+よりも小さな値を「1」、また、参照電圧Vref+よりも大きな値を「2」とする。
上述したように、デュオ・バイナリ伝送では、直前の送信データに依存して受信データが変化するため、一旦送信データに誤りが生じると、後続の受信データまで誤りが伝播してしまう。
そこで、このような誤りの伝播を避けるために、送信側で予めプリコーダを用いた符号化処理が広く用いられている。
図2は、プリコーダによる符号化処理を用いたデュオ・バイナリ伝送の従来の送受信システムの一形態を示す図である。
図2に示した送受信システムは、プリコードデータを送信する送信装置501と、送信装置501から送信されたプリコードデータをデュオ・バイナリデータへ変換して伝送する伝送路503と、伝送路503にてデュオ・バイナリデータへ変換されて伝送されてきたデータを受信する受信装置502とから構成されている。送信装置501には、プリコーダ511が設けられている。プリコーダ511は、入力された入力データをプリコードデータへ変換して伝送路503へ送信する。受信装置502には、デコーダ521と、判定部522とが設けられている。判定部522は、受信されたデュオ・バイナリデータからデシジョンデータを生成する。デコーダ521は、判定部522にて生成されたデシジョンデータを復号してデコードデータを生成する。
図3は、図2に示した判定部522及びデコーダ521の構成の詳細を示す図である。
図3に示すように図2に示した判定部522には、2つの差動判定部523,524が設けられている。差動判定部523,524には2つの入力端子がそれぞれ設けられている。一方の入力端子にはデュオ・バイナリデータが入力され、他方の入力端子には、差動判定部523の場合、任意の閾値電圧である参照電圧Vref+が、また差動判定部524の場合は、任意の閾値電圧である参照電圧Vref−がそれぞれ入力されている。ここで、参照電圧Vref+は、参照電圧Vref−よりも高い電圧である。差動判定部523,524は、入力されたデュオ・バイナリデータが参照電圧よりも高電圧か低電圧かを判定し、その結果をデシジョンデータとして出力する。デコーダ521は、排他的論理和回路から構成されており、デシジョンデータに基づいてデコードデータを出力する。
図4は、図2に示した送受信システムにおけるデュオ・バイナリ伝送のデータ遷移の様子を示す図である。
図4の各欄に示す数値は送受信データ列を表し、左から右に向かって時間経過順に示している。例えば、入力データが「00」の2ビットであり、プリコードデータの括弧内に示す1つ前のデータが「0」である場合、また、プリコードデータは「00」であり、プリコードデータの括弧内に示す1つ前のデータが「1」である場合は、プリコードデータは「11」となる。そして、伝送路503を通過した結果として得られるデュオ・バイナリデータは、それぞれ「00」、「22」となる。その後、それらを受信装置502の判定部522にて判定した結果、デュオ・バイナリデータが「00」である場合、差動判定部523から出力されるデシジョンデータは「00」となり、差動判定部524から出力されるデシジョンデータは「00」となる。また、デュオ・バイナリデータが「22」である場合、差動判定部523から出力されるデシジョンデータは「11」となり、差動判定部524から出力されるデシジョンデータは「11」となる。デシジョンデータが「00」であっても「11」であってもデコーダ521にて得られるデコードデータは双方ともに「00」となり、入力データが正確に送受信されていることがわかる。
また、入力データが「01」の2ビットであり、プリコードデータの括弧内に示す1つ前のデータが「0」である場合、プリコードデータは「01」となる。また、プリコードデータの括弧内に示す1つ前のデータが「1」である場合は、プリコードデータは「10」となる。そして、伝送路503を通過した結果として得られるデュオ・バイナリデータは、それぞれ「01」、「21」となる。その後、それらを受信装置502の判定部522にて判定した結果、デュオ・バイナリデータが「01」である場合、差動判定部523から出力されるデシジョンデータは「00」となり、差動判定部524から出力されるデシジョンデータは「01」となる。また、デュオ・バイナリデータが「21」である場合、差動判定部523から出力されるデシジョンデータは「10」となり、差動判定部524から出力されるデシジョンデータは「11」となる。デシジョンデータが「00」及び「01」であっても、またデシジョンデータが「10」及び「11」であってもデコーダ521にて得られるデコードデータは双方ともに「01」となり、入力データが正確に送受信されていることがわかる。
また、入力データが「10」の2ビットであり、プリコードデータの括弧内に示す1つ前のデータが「0」である場合、プリコードデータは「11」となる。また、プリコードデータの括弧内に示す1つ前のデータが「1」である場合は、プリコードデータは「00」となる。そして、伝送路503を通過した結果として得られるデュオ・バイナリデータは、それぞれ「12」、「10」となる。その後、それらを受信装置502の判定部522にて判定した結果、デュオ・バイナリデータが「12」である場合、差動判定部523から出力されるデシジョンデータは「01」となり、差動判定部524から出力されるデシジョンデータは「11」となる。また、デュオ・バイナリデータが「10」である場合、差動判定部523から出力されるデシジョンデータは「00」となり、差動判定部524から出力されるデシジョンデータは「10」となる。デシジョンデータが「01」及び「11」であっても、またデシジョンデータが「00」及び「10」であってもデコーダ521にて得られるデコードデータは双方ともに「10」となり、入力データが正確に送受信されていることがわかる。
また、入力データが「11」の2ビットであり、プリコードデータの括弧内に示す1つ前のデータが「0」である場合、プリコードデータは「10」となり、プリコードデータの括弧内に示す1つ前のデータが「1」である場合は、プリコードデータは「01」となる。そして、伝送路503を通過した結果として得られるデュオ・バイナリデータは、双方とも「11」となる。その後、それらを受信装置502の判定部522にて判定した結果、差動判定部523から出力されるデシジョンデータは「00」となり、差動判定部524から出力されるデシジョンデータは「11」となる。そして、デコーダ521にて得られるデコードデータは双方ともに「11」となり、入力データが正確に送受信されていることがわかる。
図5は、図3に示した差動判定部523,524の構成例を示す図である。
図5に示した差動判定部523,524の構成は、サンプリングラッチ型の差動判定器であり、入力には差動データに加えて2つの参照電圧を入力することで差動判定をする回路である。
また、デュオ・バイナリ伝送ではないが、デュオ・バイナリ伝送と同様に、3値符号を絶対値化することにより送受信データの処理の高速化を図る方法が考えられている(例えば、特許公開1994−076494号公報参照。)。
しかしながら、上述した参照電圧を用いた方法においては、参照電圧を正確に設定しなければならないという問題点がある。また、伝送路の減衰特性に依存してアイ開口の大きさが変化するため、減衰特性に依存した参照電圧を設定しなければならないという問題点がある。
また、上記特許ドキュメントに記載された方法においては、3値データを絶対値化した後、A/Dコンバータでデジタル信号化し、波形等化により所望のサンプルデータ以外のデータ値を小さくする処理を施してデータを判定している。上記特許ドキュメントで取り扱っている磁気記録媒体では、読み取りデータの速度は毎秒数十メガビットから数百メガビット程度あり、比較的低速度のデータを絶対値化して2値データとしている。しかし、実際にLSIチップ間の伝送のような毎秒ギガビットを越える高速電気伝送において、3値データを絶対値化して2値データとする場合には、絶対値化後のデータに歪みが生じてしまう虞があるという問題点がある。さらに、上記特許ドキュメントでは絶対値化した後、A/Dコンバータを用いるが、LSIチップ間の伝送において同様に行う場合には毎秒ギガヘルツを超える速度で動作するA/Dコンバータが必要となり、動作速度が数百メガヘルツである現状のA/Dコンバータをそのまま適用することは困難であるという問題点がある。
本発明は、上述したような課題を解決するため、受信されたデータをより容易に判別することができるデータ伝送システム、受信装置及びこれらを用いたデータ伝送方法を提供することを目的とする。
上記目的を達成するために本発明は、
データを送信する送信装置と、前記送信装置から送信されたデータを伝送路を介して3値データであるデュオ・バイナリデータとして受信する受信装置とを有してなるデータ伝送システムにおいて、
前記受信装置は、前記デュオ・バイナリデータを2値データに変換する絶対値変換手段を有することを特徴とする。
データを送信する送信装置と、前記送信装置から送信されたデータを伝送路を介して3値データであるデュオ・バイナリデータとして受信する受信装置とを有してなるデータ伝送システムにおいて、
前記受信装置は、前記デュオ・バイナリデータを2値データに変換する絶対値変換手段を有することを特徴とする。
また、前記送信装置は、入力されたデータをプリコードデータに変換するプリコーダを有することを特徴とする。
また、前記受信装置は、前記2値データのコモン電圧オフセットをキャンセルするオフセットキャンセル手段を有することを特徴とする。
また、前記オフセットキャンセル手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
また、前記オフセットキャンセル手段は、前記絶対値変換手段の出力電圧を制御することを特徴とする。
また、前記絶対変換手段は、ANDゲートとORゲートとで構成される差動回路であることを特徴とする。
また、前記受信装置は、前記2値データの歪みを除去する歪み除去手段を有し、
前記歪み除去手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
前記歪み除去手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
また、前記歪み除去手段は、ローパスフィルタであることを特徴とする。
また、前記受信装置は、前記2値データを増幅する差動増幅手段を有し、
前記差動増幅手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
前記差動増幅手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
また、データを送信する送信装置と伝送路を介して接続され、前記送信装置から送信されたデータを前記伝送路を介して3値データであるデュオ・バイナリデータとして受信する受信装置であって、
前記デュオ・バイナリデータを2値データに変換する絶対値変換手段を有する。
前記デュオ・バイナリデータを2値データに変換する絶対値変換手段を有する。
また、前記2値データのコモン電圧オフセットをキャンセルするオフセットキャンセル手段を有することを特徴とする。
また、前記オフセットキャンセル手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
また、前記オフセットキャンセル手段は、前記絶対値変換手段の出力電圧を制御することを特徴とする。
また、前記絶対変換手段は、ANDゲートとORゲートとで構成される差動回路であることを特徴とする。
また、前記2値データの歪みを除去する歪み除去手段を有し、
前記歪み除去手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
前記歪み除去手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
また、前記歪み除去手段は、ローパスフィルタであることを特徴とする。
また、前記2値データを増幅する差動増幅手段を有し、
前記差動増幅手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
前記差動増幅手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
また、データを送信する送信装置と、前記送信装置から送信されたデータを伝送路を介して3値データであるデュオ・バイナリデータとして受信する受信装置とを有してなるデータ伝送システムにおけるデータ伝送方法であって、
前記受信装置が、前記デュオ・バイナリデータを2値データに変換する処理を有する。
前記受信装置が、前記デュオ・バイナリデータを2値データに変換する処理を有する。
また、前記送信装置が、入力されたデータをプリコードデータに変換する処理を有することを特徴とする。
また、前記受信装置が、前記2値データのコモン電圧オフセットをキャンセルする処理を有することを特徴とする。
また、前記受信装置が、前記2値データの歪みを除去する処理を有することを特徴とする。
また、前記受信装置が、前記2値データを増幅する処理を有することを特徴とする。
上記のように構成された本発明においては、送信装置から送信されたデータが伝送路を介して3値データであるデュオ・バイナリデータとして受信装置にて受信され、絶対値変換手段にてデュオ・バイナリデータが2値データに変換される。
このように、デュオ・バイナリデータを絶対値変換することによって2値データに変換するため、3値データを解析するために複雑な回路構成を設ける必要はない。
以上説明したように本発明においては、送信装置から送信されたデータを伝送路を介して3値データであるデュオ・バイナリデータとして受信装置が受信し、受信装置に設けられた絶対値変換手段にてデュオ・バイナリデータを2値データに変換する構成としたため、受信されたデータをより容易に判別することができる。
以下に、本発明の実施の形態について図面を参照して説明する。
図6は、本発明のデータ伝送システムの実施の一形態を示す図である。
図6に示すように本形態は、プリコードデータを送信する送信装置101と、送信装置101から送信されたプリコードデータをデュオ・バイナリデータへ変換して伝送する伝送路103と、伝送路103にてデュオ・バイナリデータへ変換されて伝送されてきたデータを受信する受信装置102とから構成されている。送信装置101には、プリコーダ111が設けられている。プリコーダ111は、入力された入力データをプリコードデータへ変換して伝送路103へ送信する。受信装置102には、絶対値変換部121と、差動増幅部122とが設けられている。絶対値変換部121は、受信された3値のデュオ・バイナリデータを絶対値変換し、2値の差動データを生成する。差動増幅部122は、絶対値変換部121から出力された差動データを増幅する。
図7は、図6に示した受信装置102の構成、及び絶対値変換部121に入力されるデュオ・バイナリデータと絶対値変換部121から出力される差動データとの波形を示す図である。
図7に示すように、絶対値変換部121に入力されたデュオ・バイナリデータが、絶対値変換部121にて絶対値変換されて2値の差動データが生成され、差動増幅部122へ出力される。ここで、絶対値変換部121の出力が、十分に振幅のとれた2値差動データとなり、次段にて受信可能になるのであれば、絶対値変換部121の次段に接続されている差動増幅部122は必要ない。
図7に示した絶対値変換部121においては、入力された3値のデュオ・バイナリデータが振幅の中心から上または下に折り返されることとなる。つまり、3値のデュオ・バイナリデータを低電圧データから高電圧データに向かって「−1」、「0」、「1」と表した場合、絶対値変換部121にて入力データの「−1」は「1」に、「0」は「0」に、「1」は「1」にそれぞれ変換される。
図8は、図6に示したデータ伝送システムにおけるデュオ・バイナリ伝送のデータ遷移の様子を示す図である。送信装置101に入力される入力データと、送信装置101のプリコーダ111にて変換されて送信されるプリコードデータと、伝送路103にて伝送されて受信装置102にて受信されるデュオ・バイナリデータと、受信装置102の絶対値変換部121から出力される差動データとを対応付けて示している。
図8の各欄に示す数値は送受信データ列を表し、左から右に向かって時間経過順に示している。
例えば、プリコーダ111に入力される入力データが「00」の2ビットであり、図8に示したプリコードデータの括弧内に示す1つ前のデータが「0」である場合、入力データはプリコーダ111にて「00」のプリコードデータに変換される。また、図8に示したプリコードデータの括弧内に示す1つ前のデータが「1」である場合は、入力データはプリコーダ111にて「11」のプリコードデータに変換される。そして、それぞれのプリコードデータが伝送路103を通過した結果として得られるデュオ・バイナリデータは、それぞれ「00」、「22」となる。その後、それらのデュオ・バイナリデータが受信装置102の絶対値変換部121にて差動データに変換され、デュオ・バイナリデータが「00」である場合、差動データは「00」となり、また、デュオ・バイナリデータが「22」である場合も、差動データは「00」となる。
また、プリコーダ111に入力される入力データが「01」の2ビットであり、図8に示したプリコードデータの括弧内に示す1つ前のデータが「0」である場合、入力データはプリコーダ111にて「01」のプリコードデータに変換される。また、図8に示したプリコードデータの括弧内に示す1つ前のデータが「1」である場合は、入力データはプリコーダ111にて「10」のプリコードデータに変換される。そして、それぞれのプリコードデータが伝送路103を通過した結果として得られるデュオ・バイナリデータは、それぞれ「01」、「21」となる。その後、それらのデュオ・バイナリデータが受信装置102の絶対値変換部121にて差動データに変換され、デュオ・バイナリデータが「01」である場合、差動データは「01」となり、また、デュオ・バイナリデータが「21」である場合も、差動データは「01」となる。
また、プリコーダ111に入力される入力データが「10」の2ビットであり、図8に示したプリコードデータの括弧内に示す1つ前のデータが「0」である場合、入力データはプリコーダ111にて「11」のプリコードデータに変換される。また、図8に示したプリコードデータの括弧内に示す1つ前のデータが「1」である場合は、入力データはプリコーダ111にて「00」のプリコードデータに変換される。そして、それぞれのプリコードデータが伝送路103を通過した結果として得られるデュオ・バイナリデータは、それぞれ「12」、「10」となる。その後、それらのデュオ・バイナリデータが受信装置102の絶対値変換部121にて差動データに変換され、デュオ・バイナリデータが「12」である場合、差動データは「10」となり、また、デュオ・バイナリデータが「10」である場合も、差動データは「10」となる。
また、プリコーダ111に入力される入力データが「11」の2ビットであり、図8に示したプリコードデータの括弧内に示す1つ前のデータが「0」である場合、入力データはプリコーダ111にて「10」のプリコードデータに変換される。また、図8に示したプリコードデータの括弧内に示す1つ前のデータが「1」である場合は、入力データはプリコーダ111にて「01」のプリコードデータに変換される。そして、それぞれのプリコードデータが伝送路103を通過した結果として得られるデュオ・バイナリデータは、双方とも「11」となる。その後、それらのデュオ・バイナリデータが受信装置102の絶対値変換部121にて差動データに変換され、差動データは双方とも「11」となる。
以上により、送信装置101に入力された入力データが正確に送受信されていることがわかる。また、絶対値変換部121が、図3に示した従来の受信装置502の差動判定部523,524及びデコーダ521が有する機能を果たしていることがわかる。
図9は、図6及び図7に示した絶対値変換部121の回路の一例を示す図である。
図9に示すように絶対値変換部121は、差動バッファ構成になっており、データ入力部がANDゲートとORゲートから構成される。また、入力データとして差動入力データであるin及びinの対の信号であるinbが入力される構成とする。
図10は、図9に示した絶対値変換部121の回路における入出力波形を示す図である。
図10に示すように、inまたはinbが「0」または「2」である場合、ANDゲートから高電圧データが出力され、inまたはinbが「1」である場合は、ANDゲートから低電圧データが出力される。
一方、inまたはinbが「1」である場合、ORゲートから高電圧データが出力され、inまたはinbが「0」または「2」である場合は、ORゲートから低電圧データが出力される。この結果、絶対値変換部121の出力は、3値の入力データが2値に変換された値であることがわかる。
しかしながら、図10に示した入出力波形からわかるように、ANDゲートの出力とORゲートの出力とは電圧オフセットを有しており、この出力がそのまま差動増幅部122に入力されても、差動増幅部122にて増幅されることができない。そこで、絶対値変換部121の次段に電圧オフセットをキャンセルする手段を設け、絶対値変換部121から出力されるデータを差動増幅部122にて増幅されるように変換する。
図11は、図7に示した受信装置102の絶対値変換部121の次段にオフセットキャンセル部123を設けた構成を示す図である。
図11に示した受信装置102には、絶対値変換部121と差動増幅部122との間に、オフセットキャンセル部123が設けられている。オフセットキャンセル部123は、ANDゲートの出力の電源オフセットをキャンセルして出力する。
図12は、図11に示した受信装置102の絶対値変換部121及びオフセットキャンセル部123の回路の一例を示す図である。
図12に示すように図11に示した受信装置102は、図9に示した絶対値変換部121の回路のANDゲートの出力にANDゲートの出力の電源オフセットをキャンセルするように電流源が設けられている。これにより、ANDゲートの出力値を強制的にORゲートの出力値と同等のレベルの電圧値まで低下させている。
図13は、図12に示した絶対値変換部121とオフセットキャンセル部123との回路における入出力波形を示す図である。
図13に示すように、オフセットキャンセル部123が無い図10に示した出力波形と異なり、ANDゲートの出力がORゲートの出力と同等のレベルの電圧値となっていることがわかる。
しかしながら、図13に示した入出力波形からわかるように、ANDゲートの出力及びORゲートの出力は、入力データinとinbとが同電位となるデータが「1」のときに出力波形が細くなるように歪んでしまっている。これは、入力データの形状が、データが「1」となるときと、データが「0」または「2」となるときとで異なっているためである。このように歪んだ波形が差動増幅部122に入力されると、データのデューティ比が50%にならず、誤動作の原因となってしまう。加えて、送受信速度が高速になると、このデータの歪みが原因で高速動作が不可能となる。そこで、この歪みを除去する必要がある。
図14は、図11に示した受信装置102のオフセットキャンセル部123の次段に歪み除去部124を設けた構成を示す図である。
図14に示した受信装置102には、オフセットキャンセル部123と差動増幅部122との間に、歪み除去部124が設けられている。歪み除去部124は、歪みを持ったオフセットキャンセル部123の出力データを整形し、波形整形されたデータを差動増幅部122へ出力する。
図15は、図14に示した受信装置102の絶対値変換部121、オフセットキャンセル部123及び歪み除去部124の回路の一例を示す図である。
図15に示すように図14に示した受信装置102は、絶対値変換部121のANDゲートの出力にANDゲートの出力の電源オフセットをキャンセルするように電流源が設けられ、ANDゲートの出力値が強制的にORゲートと同等の電圧値まで低下されている。その後、歪み除去機能を持つ歪み除去部124であるローパスフィルタがANDゲートとORゲートとの双方の出力に接続され、出力データの歪みが除去されて波形が整形される。
図16は、図15に示した絶対値変換部121とオフセットキャンセル部123と歪み除去部124との回路における入出力波形を示す図である。
図16に示すように、歪み除去機能が無い図13に示した入出力波形と異なり、ANDゲート及びORゲートの出力の歪みが除去され、波形整形されていることがわかる。
このように、ANDゲート及びORゲートから構成される絶対値変換部121によって3値データから差動2値データが得られるため、各電圧レベルを判定するための参照電圧を設定する必要が無い。また、A/Dコンバータ等によるデジタル変換が不要となり、受信されたデータを容易に判別することができる。さらに、歪み除去部124を接続することによって、高速伝送におけるデータの歪みによる誤動作を削減することができる。
Claims (22)
- データを送信する送信装置と、前記送信装置から送信されたデータを伝送路を介して3値データであるデュオ・バイナリデータとして受信する受信装置とを有してなるデータ伝送システムにおいて、
前記受信装置は、前記デュオ・バイナリデータを2値データに変換する絶対値変換手段を有することを特徴とするデータ伝送システム。 - 請求項1に記載のデータ伝送システムにおいて、
前記送信装置は、入力されたデータをプリコードデータに変換するプリコーダを有することを特徴とするデータ伝送システム。 - 請求項1または請求項2に記載のデータ伝送システムにおいて、
前記受信装置は、前記2値データのコモン電圧オフセットをキャンセルするオフセットキャンセル手段を有することを特徴とするデータ伝送システム。 - 請求項3に記載のデータ伝送システムにおいて、
前記オフセットキャンセル手段は、前記絶対値変換手段の後段に接続されることを特徴とするデータ伝送システム。 - 請求項3または請求項4に記載のデータ伝送システムにおいて、
前記オフセットキャンセル手段は、前記絶対値変換手段の出力電圧を制御することを特徴とするデータ伝送システム。 - 請求項1乃至5のいずれか1項に記載のデータ伝送システムにおいて、
前記絶対変換手段は、ANDゲートとORゲートとで構成される差動回路であることを特徴とするデータ伝送システム。 - 請求項1乃至6のいずれか1項に記載のデータ伝送システムにおいて、
前記受信装置は、前記2値データの歪みを除去する歪み除去手段を有し、
前記歪み除去手段は、前記絶対値変換手段の後段に接続されることを特徴とするデータ伝送システム。 - 請求項7に記載のデータ伝送システムにおいて、
前記歪み除去手段は、ローパスフィルタであることを特徴とするデータ伝送システム。 - 請求項1乃至8のいずれか1項に記載のデータ伝送システムにおいて、
前記受信装置は、前記2値データを増幅する差動増幅手段を有し、
前記差動増幅手段は、前記絶対値変換手段の後段に接続されることを特徴とするデータ伝送システム。 - データを送信する送信装置と伝送路を介して接続され、前記送信装置から送信されたデータを前記伝送路を介して3値データであるデュオ・バイナリデータとして受信する受信装置であって、
前記デュオ・バイナリデータを2値データに変換する絶対値変換手段を有する受信装置。 - 請求項10に記載の受信装置において、
前記2値データのコモン電圧オフセットをキャンセルするオフセットキャンセル手段を有することを特徴とする受信装置。 - 請求項11に記載の受信装置において、
前記オフセットキャンセル手段は、前記絶対値変換手段の後段に接続されることを特徴とする受信装置。 - 請求項11または請求項12に記載の受信装置において、
前記オフセットキャンセル手段は、前記絶対値変換手段の出力電圧を制御することを特徴とする受信装置。 - 請求項10乃至13のいずれか1項に記載の受信装置において、
前記絶対変換手段は、ANDゲートとORゲートとで構成される差動回路であることを特徴とする受信装置。 - 請求項10乃至14のいずれか1項に記載の受信装置において、
前記2値データの歪みを除去する歪み除去手段を有し、
前記歪み除去手段は、前記絶対値変換手段の後段に接続されることを特徴とする受信装置。 - 請求項15に記載の受信装置において、
前記歪み除去手段は、ローパスフィルタであることを特徴とする受信装置。 - 請求項10乃至16のいずれか1項に記載の受信装置において、
前記2値データを増幅する差動増幅手段を有し、
前記差動増幅手段は、前記絶対値変換手段の後段に接続されることを特徴とする受信装置。 - データを送信する送信装置と、前記送信装置から送信されたデータを伝送路を介して3値データであるデュオ・バイナリデータとして受信する受信装置とを有してなるデータ伝送システムにおけるデータ伝送方法であって、
前記受信装置が、前記デュオ・バイナリデータを2値データに変換する処理を有するデータ伝送方法。 - 請求項18に記載のデータ伝送方法において、
前記送信装置が、入力されたデータをプリコードデータに変換する処理を有することを特徴とするデータ伝送方法。 - 請求項18または請求項19に記載のデータ伝送方法において、
前記受信装置が、前記2値データのコモン電圧オフセットをキャンセルする処理を有することを特徴とするデータ伝送方法。 - 請求項18乃至20のいずれか1項に記載のデータ伝送方法において、
前記受信装置が、前記2値データの歪みを除去する処理を有することを特徴とするデータ伝送方法。 - 請求項18乃至21のいずれか1項に記載のデータ伝送方法において、
前記受信装置が、前記2値データを増幅する処理を有することを特徴とするデータ伝送方法。
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