JP4742407B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法、特に2層の配線導電層が、層間絶縁層を介して積層されてなる半導体装置とその製造方法に関する。
【0002】
【従来の技術】
大集積回路LSIなどの半導体集積回路装置、例えばフォトダイオードを有する半導体集積回路、いわゆるフォトダイオードICなどにおいては、2層以上の配線導電層、例えば金属配線層が、層間絶縁層を介して積層された構成がしばしば採られる。
この場合、配線導電層、特に上層配線導電層の形成にあたり、下層配線導電層のパターンに応じた段差が存在すると、これによって上層配線導電層に段切れが発生するなど、信頼性や歩留りに問題が生じる。
【0003】
そこで、上層配線導電層の被着面となる層間絶縁層の表面の平坦化が図られる。この方法による半導体装置の製造方法について、図面を参照して、以下に説明する。
【0004】
まず、図10に示すように、例えば不図示の半導体素子が形成された半導体基体101の表面に、酸化シリコンによる絶縁層102を形成し、その上に例えば電極を形成する下層配線導電層(第1の配線導電層という)103を所定のパターンで形成し、さらに、例えばCVD(Chemical Vapor Deposition )法により全面に酸化シリコンを堆積させ、第1の絶縁層104を形成する。
次に、第1の絶縁層104の表面に形成された段部106を埋め込むように、有機系SOG(Spin on Glass )膜などの有機系絶縁層105をスピンコート法などにより形成する。
【0005】
次に、図11に示すように、有機系絶縁層105に対するエッチバックを行う。このように、第1の絶縁層104の平坦部における有機系絶縁層105を排除する程度のエッチバックを行うと、段部106の側面部の実質的膜厚が大なる部分が残され、その結果、段部106が有機系絶縁層105によって埋め込まれて、なだらかな傾きとされて表面の平坦化がなされる。
【0006】
次に、図12に示すように、有機系絶縁層105の上層に全面に、例えばCVD法により全面に酸化シリコンを堆積させ、第2の絶縁層107を形成する。これにより、第1の絶縁層104、有機系絶縁層105および第2の絶縁層107から、層間絶縁層108が構成される。
このようにして形成された層間絶縁層108は、有機系絶縁層105によって段部106が緩和され、さらに、いわゆるカバレージのよいCVD法によって形成した第2の絶縁層107によって、その表面が良好に平坦化される。また、この第2の絶縁層107によって有機系絶縁層105の保護がなされる。
【0007】
このようにして平坦化された層間絶縁層108上には、図示しないが、上層の配線導電層(第2の配線導電層という)が所定のパターンに形成され、層間絶縁層108に穿設したコンタクトホールを通じて、第1の配線導電層103のお所定部に電気的に接続される。
【0008】
【発明が解決しようとする課題】
しかしながら、上記の方法によって第2の配線導電層の被着面となる層間絶縁層の表面の平坦化を行う場合、必ずしも良好な平坦化がなされない場合が生じた。また、その原因は、下層の第1の配線導電層のパターンに依存することが判明した。
【0009】
即ち、第1の配線導電層のパターンが、ある部分を包囲するか、挟み込む状態になるとき、有機系絶縁層の塗布時の有機系絶縁層塗料の流延を阻害し、これに起因して有機系絶縁層の厚さむらが顕著に発生し、上述の有機系絶縁層のエッチバックにおいて、残存させる有機系絶縁層に過不足が発生することが究明された。そして、半導体装置の製造においては、半導体ウェーハに複数個の半導体チップ(半導体装置)を同時に作成し、これらをウェーハから分断(ダイシング)する方法がとられるが、上記の有機系絶縁層の厚さむらは、ウェーハの周辺部で著しく発生する。
【0010】
図13は、上記のように、第1の配線導電層のパターンがある部分を包囲する、あるいは挟み込む状態となった構造を有するフォトダイオードの平面図である。
フォトダイオードPDの形成領域において、シリコン半導体基体1中に、例えばp型不純物を含有するアノード層が形成されており、その表層領域にn型不純物を含有するカソード層4が形成されており、フォトダイオードPDの外周領域において、p型半導体層5が形成されて、フォトダイオードPD領域を素子分離している。
上記のフォトダイオードが形成されたシリコン半導体基体1の表面に、例えば酸化シリコンからなる表層絶縁層が形成され、アノード層5に達するコンタクト窓6WAおよびカソード層4に達するコンタクト窓6WCが穿設され、アノード電極7Aおよびカソード電極7Cがそれぞれコンタクト窓(6WA,6WC)に埋め込まれて形成されており、当該アノード電極7Aおよびカソード電極7Cから第1の配線導電層が構成されている。
【0011】
上記の第1の配線導電層の上層に、所定の層間絶縁層が形成され、さらに第2の配線導電層22が、層間絶縁層に穿設されたコンタクト窓を介して層間絶縁層の上層に第1の配線導電層に接続して所定のパターンで形成されている。
上記の層間絶縁層は、例えば酸化シリコンからなる第1の絶縁層、SOGなどからなる第2の絶縁層および酸化シリコンからなる第3の絶縁層33からなる構成とすることができるが、この場合、第2絶縁層を形成するために、SOGを塗布する工程において、第1の配線導電層のパターンが、フォトダイオード領域を挟み込む状態となっているので、第1の配線導電層による段部がいわば堰堤となってしまい、第2の絶縁層となる絶縁層塗料の流延を阻害し、これに起因して有機系絶縁層の厚さむらが顕著に発生することになる。
【0012】
また、上記の問題が発生する別のフォトダイオードの例について以下に説明する。
図14(a)は、上記フォトダイオード部分の平面図であり、図14(b)は図14(b)中のA−A’における断面図である。
フォトダイオードPDの形成領域において、シリコン半導体基体1中に、例えばp型不純物を高濃度に含有する第1p型半導体層2とp型不純物を低濃度に含有する第2p型半導体層(アノード層)3が形成されており、第2p型半導体層3の表層領域にn型不純物を高濃度に含有するn型半導体層(カソード層)4が形成されており、PIN型のフォトダイオードが形成されている。
また、フォトダイオードPDの外周領域において、第1p型半導体層2および第2p型半導体層3に接続するように、上記n型半導体層4よりも深くまで、p型不純物を高濃度に含有する第3p型半導体層5が形成されて、フォトダイオードPD領域を素子分離している。
【0013】
上記のPIN型のフォトダイオードが形成されたシリコン半導体基体1の表面に、例えば酸化シリコンからなる表層絶縁層6が形成され、第3p型半導体層5に達するコンタクト窓が穿設されて、第3p型半導体層5にオーミックコンタクトする下側導電層20が、n型半導体層4の領域を包囲する連続した堰堤のパターンで形成されている。
上記の下側導電層20の上層に、例えば酸化シリコンからなる第1の絶縁層31が形成されており、下側導電層20に達するコンタクト窓31Wが穿設されており、コンタクト窓31W内に埋め込まれて、下側導電層20にオーミックコンタクトする第1の配線導電層21が、例えば800nm以上の膜厚で、n型半導体層4の領域を包囲する連続した堰堤のパターンで形成されている。
【0014】
上記の第1の配線導電層21の上層に、例えば酸化シリコンからなる第2の絶縁層32が形成され、第2の絶縁層32の表面に発生した段部(不図示)の側面に、当該段部を平坦化するように、有機系SOG(Spin on Glass )などからなる第3の絶縁層が形成されている。
第3の絶縁層は全面にエッチバックされており、第1の配線導電層21に起因する第2の絶縁層32の表面に発生した段部32Aの側面に残されるのみとなっている。
さらに、その上層に全面に例えば酸化シリコンからなる第4の絶縁層34が形成されている。
上記の第2の絶縁層32、第3の絶縁層33および第4の絶縁層34から、層間絶縁層30が構成されている。
以上のようにして、下側導電層20、および第1の配線導電層21から、PIN型のフォトダイオードの第3p型半導体層5に接続するアノード電極EA が形成されており、一方、上記のPIN型のフォトダイオードのn型半導体層4に達するコンタクト窓が穿設され、n型半導体層4にオーミックコンタクトするカソード電極EC が形成されている。
【0015】
上記のフォトダイオードの製造方法について説明する。
まず、図15(a)に示すように、フォトダイオードPDの形成領域において、シリコン半導体基体1中に、イオン注入などにより、例えばp型不純物を高濃度に含有する第1p型半導体層2とp型不純物を低濃度に含有する第2p型半導体層(アノード層)3を形成し、第2p型半導体層3の表層領域にn型不純物を高濃度に含有するn型半導体層(カソード層)4を形成して、PIN型のフォトダイオードを形成する。
また、フォトダイオードPDの外周領域において、イオン注入などにより上記n型半導体層4よりも深くまでp型不純物導入し、第1p型半導体層2および第2p型半導体層3に接続するように第3p型半導体層5を形成して、フォトダイオードPD領域を素子分離する。
【0016】
次に、例えばCVD(Chemical Vapor Deposition )法により、上記のPIN型のフォトダイオードが形成されたシリコン半導体基体1の表面に酸化シリコンを0.5μmの膜厚で堆積させ、表層絶縁層6を形成する。
次に、フォトリソグラフィー工程により、表面絶縁層6上に第3p型半導体層5領域を開口するパターンのレジスト膜(不図示)をパターン形成し、RIE(反応性イオンエッチング)などのエッチングを施し、第3p型半導体層5に達するコンタクト窓を穿設する。
次に、例えばCVD法により、上記コンタクト窓内を埋め込んで全面にポリシリコンを堆積させ、パターン加工して、n型半導体層4の領域を包囲する連続した堰堤のパターンで下側導電層20を形成する。
【0017】
次に、例えばCVD法により、下側導電層20を被覆して全面に酸化シリコンを堆積させ、第1の絶縁層31を形成し、下側導電層20に達するコンタクト窓(不図示)を穿設して、コンタクト窓内を埋め込んで全面にアルミニウムあるいはその合金を例えば800nm以上の膜厚で堆積させ、パターン加工して、第1の配線導電層21とする。
次に、上記の第1の配線導電層21の上層に、例えばTEOS(tetraethylorthosilicate )を原料とするCVD法により、全面に酸化シリコンを0.5μmの膜厚で堆積させ、第2の絶縁層32を形成する。
このとき、下層に第1の配線導電層21が形成されていることに起因して、第2の絶縁層32の表面には段部32Aが発生する。
【0018】
次に、図15(b)に示すように、例えばスピンコート法により、上記段部32Aを埋める膜厚で無機系あるいは有機系SOG(Spin on Glass )などを塗布し、上記段部を平坦化するように、無機系あるいは有機系の第3の絶縁層33を形成する。
この工程において、スピンコート法によると遠心力により塗膜がウェーハ外方方向(例えば図面上F方向)に流延するが、フォトダイオードPD領域を包囲して第1の配線導電層21によるいわば堰堤が配置されているために、第3の絶縁層の流延が阻害され、塗布される第3の絶縁層33の厚さむらPが発生する。
【0019】
次に、図15(c)に示すように、第3の絶縁層33に対して全面にエッチバックを行う。この結果、段部32Aの側面部の第3の絶縁層33が残され、急峻な段差の緩和、すなわち平坦化がなされる。
【0020】
以降の工程としては、例えばTEOSを原料とするプラズマCVD法により全面に酸化シリコンを堆積させ、第4絶縁層34を形成し、以上で、図14に示す本実施形態の半導体装置を製造することができる。
【0021】
上記のフォトダイオードの製造方法においては、第3の絶縁層としてSOGを塗布するときに、第1の配線導電層のパターンがフォトダイオード領域を包囲する状態となっているので、第1の配線導電層による段部がいわば堰堤となってしまい、第3の絶縁層となる絶縁層塗料の流延を阻害し、これに起因して絶縁層の厚さむらが顕著に発生することになる。
【0022】
本発明は上記の問題点に鑑みてなされたものであり、従って本発明の目的は、フォトダイオードなど、2層の配線導電層が層間絶縁層を介して積層されてなる半導体装置を製造する場合に、有機系あるいは無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減して製造することが可能な半導体装置およびその製造方法を提供することである。
【0023】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、半導体基体上に形成された第1の配線導電層と、上記第1の配線導電層を覆って形成された第1の絶縁層と、上記第1の絶縁層上に、該第1の絶縁層の表面に発生した段部の側面に、当該段部を平坦化するように形成された無機系の第2の絶縁層と、上記第2の絶縁層上に形成された第3の絶縁層と、上記第3の絶縁層上に形成された第2の配線導電層とを有し、上記第1の配線導電層にスリットが形成され、上記スリット間が、上記第2の配線導電層によって、電気的に連結している。
【0024】
上記の本発明の半導体装置は、好適には、上記第2の絶縁層が、無機系SOG膜である。
【0025】
上記の本発明の半導体装置は、好適には、上記第1の配線導電層のスリットは、上記第1の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を少なくとも50%以上開放する間隔とする。
【0026】
上記の本発明の半導体装置は、好適には、上記第1の配線導電層が、受光素子に対する電極を構成する導電体層である。
さらに好適には、上記第1の配線導電層が、上記受光素子のグランド(接地)側の電極を構成する導電層であり、上記第2の配線導電層が、上記受光素子の受光面を区画する遮光体として用いられ、グランドに接続している。
【0027】
上記の本発明の半導体装置は、好適には、上記第1の配線導電層が、上記第1、第2および第3の絶縁層、あるいは、上記第1および第3の絶縁層に穿設された第1コンタクトホールを通じて、上記第2の配線導電層と接続している。
【0028】
上記の本発明の半導体装置は、半導体基体上に第1の配線導電層が形成され、その上層に第1の絶縁層が形成され、その表面に発生した段部の側面に、当該段部を平坦化するように形成された無機系SOG膜などの無機系の第2の絶縁層が形成されており、さらにその上層に第3の絶縁層および第2の配線導電層が形成されている構成において、第1の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を例えば50%以上開放する間隔で、第1の配線導電層にスリットが形成され、スリット間が第2の配線導電層によって、電気的に連結している構成である。
【0029】
上記の本発明の半導体装置によれば、第1の配線導電層にスリットが形成されているので、その製造工程における無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【0030】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基体にスリットを有する第1の配線導電層を形成する工程と、上記第1の配線導電層上に、全面に第1の絶縁層を形成する工程と、上記第1の絶縁層の表面に、無機系の第2の絶縁層を形成して、上記第1の絶縁層の表面を平坦化する工程と、全面に第3の絶縁層を形成する工程と、少なくとも上記第1および第3の絶縁層による層間絶縁層上に、第2の配線導電層を形成する工程とを有し、上記第2の配線導電層を、上記第1の配線導電層の上記スリット間を跨ぐように形成し、上記層間絶縁層に穿設した第1のコンタクトホールを通じて上記スリットによって分断された上記第1の配線導電層を相互に連結する連結配線部を形成する。
【0031】
上記の本発明の半導体装置の製造方法は、好適には、上記第1の配線導電層はのスリットは、当該配線層によって包囲あるいは挟み込まれる領域に対し、当該領域の周囲を少なくとも50%以上開放する。
【0032】
上記の本発明の半導体装置の製造方法は、好適には、上記第1の配線導電層が、受光素子に対する電極を構成する導電層である。
【0033】
上記の本発明の半導体装置の製造方法は、半導体基体にスリットを有する第1の配線導電層を形成し、その上層に全面に第1の絶縁層を形成し、その表面に無機系の第2の絶縁層を形成する。次に、第1の絶縁層の表面を平坦化して、全面に第3の絶縁層を形成する。次に、少なくとも第1および第3の絶縁層による層間絶縁層上に、第2の配線導電層を形成する。ここで、第1の配線導電層は、第1の配線導電層のスリット間を跨ぐように形成し、層間絶縁層に穿設した第1のコンタクトホールを通じてスリットによって分断された第1の配線導電層を相互に連結するように形成する。
【0034】
上記の本発明の半導体装置の製造方法によれば、第1の配線導電層にスリットを形成するので、無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【0035】
また、上記の目的を達成するため、本発明の半導体装置は、半導体基体上に形成された第1の導電層と、上記第1の導電層を覆って形成された第1の絶縁層と、上記第1の絶縁層上に形成された第1の配線導電層と、上記第1の配線導電層を覆って形成された第2の絶縁層と、上記第2の絶縁層上に、該第2の絶縁層の表面に発生した段部の側面に、当該段部を平坦化するように形成された有機系あるいは無機系の第3の絶縁層と、上記第3の絶縁層上に形成された第4の絶縁層と、上記第4の絶縁層上に形成された第2の配線導電層とを有し、上記第1の配線導電層にスリットが形成され、上記スリット間が、上記第2の配線導電層あるいは上記第1の導電層と上記第2の配線導電層の両方によって、電気的に連結している。
【0036】
上記の本発明の半導体装置は、好適には、上記第3の絶縁層が、有機系あるいは無機系SOG膜である。
【0037】
上記の本発明の半導体装置は、好適には、上記第1の配線導電層のスリットは、上記第1の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を少なくとも50%以上開放する間隔とする。
【0038】
上記の本発明の半導体装置は、好適には、上記第1の導電層および第1の配線導電層が、受光素子に対する電極を構成する導電体層である。
さらに好適には、上記第1の導電層および第1の配線導電層が、上記受光素子のグランド(接地)側の電極を構成する導電層であり、上記第2の配線導電層が、上記受光素子の受光面を区画する遮光体として用いられ、グランドに接続している。
【0039】
上記の本発明の半導体装置は、好適には、上記第1の配線導電層が、上記第1の絶縁層に穿設された第1コンタクトホールを通じて、上記第1の導電層と接続している。
【0040】
上記の本発明の半導体装置は、好適には、上記第1の配線導電層が、上記第2、第3および第4の絶縁層、あるいは、上記第2および第4の絶縁層に穿設された第2コンタクトホールを通じて、上記第2の配線導電層と接続している。
【0041】
上記の本発明の半導体装置は、好適には、上記第1の導電層が膜厚200nm以下であり、かつ、上記第1の配線導電層が膜厚800nm以上である。
【0042】
上記の本発明の半導体装置は、半導体基体上に第1の導電層が形成され、その上層に第1の絶縁層が形成され、その上層に第1の配線導電層が形成され、その上層に第2の絶縁層が形成され、その表面に発生した段部の側面に、当該段部を平坦化するように形成された有機系あるいは無機系SOG膜など、有機系あるいは無機系の第3の絶縁層が形成されており、さらにその上層に第4の絶縁層および第2の配線導電層が形成されている構成において、第1の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を例えば50%以上開放する間隔で、第1の配線導電層にスリットが形成され、スリット間が第2の配線導電層によって、電気的に連結している構成である。
【0043】
上記の本発明の半導体装置によれば、第1の配線導電層にスリットが形成されているので、その製造工程における無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【0044】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基体に第1の導電層を形成する工程と、上記第1の導電層上に、第1の絶縁層を形成する工程と、上記第1の絶縁層上に、スリットを有する第1の配線導電層を形成する工程と、上記第1の配線導電層上に、全面に第2の絶縁層を形成する工程と、上記第2の絶縁層の表面に、有機系あるいは無機系の第3の絶縁層を形成して、上記第2の絶縁層の表面を平坦化する工程と、全面に第4の絶縁層を形成する工程と、少なくとも上記第2および第4の絶縁層による層間絶縁層上に、第2の配線導電層を形成する工程とを有し、上記第1の導電層および上記第2の配線導電層を、上記第1の配線導電層の上記スリット間を跨ぐように形成し、上記第1の絶縁層に穿設した第1のコンタクトホール、および、上記第2、第3および第4の絶縁層あるいは上記第2および第4の絶縁層に穿設した第2のコンタクトホールを通じて、上記スリットによって分断された上記第1の配線導電層を相互に連結する連結配線部を形成する。
【0045】
上記の本発明の半導体装置の製造方法は、好適には、上記第1の配線導電層はのスリットは、当該配線層によって包囲あるいは挟み込まれる領域に対し、当該領域の周囲を少なくとも50%以上開放する。
【0046】
上記の本発明の半導体装置の製造方法は、好適には、上記第1の導電層および第1の配線導電層が、受光素子に対する電極を構成する導電層である。
【0047】
上記の本発明の半導体装置の製造方法は、半導体基体に第1の導電層を形成し、その上層に第1の絶縁層を形成する。次に、その上層にスリットを有する第1の配線導電層を形成し、その上層に全面に第2の絶縁層を形成する。第2の絶縁層の表面に、有機系あるいは無機系の第3の絶縁層を形成して、第2の絶縁層の表面を平坦化する。さらに、全面に第4の絶縁層と、少なくとも第2および第4の絶縁層による層間絶縁層上に、第2の配線導電層を形成する。ここで、第1の導電層および第2の配線導電層を、第1の配線導電層のスリット間を跨ぐように形成し、第1の絶縁層に穿設した第1のコンタクトホール、および、第2、第3および第4の絶縁層あるいは第2および第4の絶縁層に穿設した第2のコンタクトホールを通じて、スリットによって分断された第1の配線導電層を相互に連結するように形成する。
【0048】
上記の本発明の半導体装置の製造方法によれば、第1の配線導電層にスリットを形成するので、有機系あるいは無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【0049】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【0050】
第1実施形態
本実施形態に係る半導体装置は、フォトダイオードICである。
図1は、本実施形態に係るフォトダイオードICの要部であるフォトダイオード部分の平面図であり、図2は図1中のA−A’における断面図である。
フォトダイオードPDの形成領域において、シリコン半導体基体1中に、例えばp型不純物を高濃度に含有する第1p型半導体層2とp型不純物を低濃度に含有する第2p型半導体層(アノード層)3が形成されており、第2p型半導体層3の表層領域にn型不純物を高濃度に含有するn型半導体層(カソード層)4が形成されており、PIN型のフォトダイオードが形成されている。
また、フォトダイオードPDの外周領域において、第1p型半導体層2および第2p型半導体層3に接続するように、上記n型半導体層4よりも深くまで、p型不純物を高濃度に含有する第3p型半導体層5が形成されて、フォトダイオードPD領域を素子分離している。
【0051】
上記のPIN型のフォトダイオードが形成されたシリコン半導体基体1の表面に、例えば酸化シリコンからなる表層絶縁層6が形成されている。
表層絶縁層6には、第3p型半導体層5に達するコンタクト窓6WAおよびn型半導体層4に達するコンタクト窓6WCが穿設されている。
上記の第3p型半導体層5およびn型半導体層4にオーミックコンタクトするアノード電極7Aおよびカソード電極7Cが、それぞれコンタクト窓(6WA,6WC)に埋め込まれて形成されており、当該アノード電極7Aおよびカソード電極7Cから第1の配線導電層21が構成されている。
【0052】
上記の第1の配線導電層21の上層に、例えば酸化シリコンからなる第1の絶縁層31が形成され、第1の絶縁層31の表面に発生した段部31Aの側面に、当該段部を平坦化するように、無機系SOG(Spin on Glass )などからなる無機系の第2の絶縁層32が形成されている。
さらに、その上層に全面に例えば酸化シリコンからなる第3の絶縁層33が形成されている。
上記の第1の絶縁層31、第2の絶縁層32および第3の絶縁層33から、層間絶縁層30が構成されている。
【0053】
上記の層間絶縁層30(具体的には第1の絶縁層31および第3の絶縁層33が形成された部分)を貫通して、第1の配線導電層21に達するコンタクト窓30Wが穿設されている。
上記の第1の配線導電層21に接続する第2の配線導電層22が、コンタクト窓30Wに埋め込まれて、第3の絶縁層33上に所定のパターンで形成されている。
【0054】
上記の構成において、上記第1の配線導電層が、受光素子に対する電極を構成する導電体層であることが好ましく、さらに、第1の配線導電層が、上記受光素子のグランド(接地)側の電極を構成する導電層であり、第2の配線導電層が、受光素子の受光面を区画する遮光体として用いられ、グランドに接続している構成とすることが好ましい。
【0055】
上記の構成において、第1の配線導電層21のパターンとしては、フォトダイオードPD領域を挟んで両側に、第1の配線導電層21を構成するアノード電極7Aおよびカソード電極7Cが対向するパターンとされるが、ここで、本実施形態においては、第1の配線導電層21にスリットSLが形成されている。即ち、アノード電極7Aには距離LSAの間隔のスリットが形成され、カソード電極7Cには距離LSCの間隔のスリットが形成されている。上記のスリットSLは、第1の配線導電層21によって挟み込まれる領域に対し、当該領域を50%以上開放する間隔で設けられていることが好ましい。
上記のスリットSLにより分断されたアノード電極7Aおよびカソード電極7Cが、それぞれ第3p型半導体層5およびn型半導体層4にオーミックコンタクトしており、さらに、スリットSLにより分断されたアノード電極7A相互およびカソード電極7C相互が、その上層に形成された第2の配線導電層22の一部として形成された連結部22Sにより電気的に連結されている。即ち、連結部22Sは、層間絶縁層30に穿設されたコンタクト窓30Wを通じて、電気的にアノード電極7A相互およびカソード電極7C相互を連結している。
【0056】
上記の本実施形態の半導体装置は、第1の配線導電層21によって挟み込まれる領域に対し、当該領域を例えば50%以上開放する間隔で、第1の配線導電層にスリットが形成され、スリット間が第2の配線導電層によって、電気的に連結している構成となっている。
従って、上記の本実施形態の半導体装置によれば、その製造工程における無機系SOG膜などの無機系の第2の絶縁層を塗布して平坦化処理を行う工程において、フォトダイオードPD領域を挟んで両側にアノード電極7Aおよびカソード電極7Cからなる第1の配線導電層21によるいわば堰堤が配置されているにもかかわらず、上記スリットSLが設けられていることにより、この無機系の第2の絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【0057】
上記の本実施形態の半導体装置の製造方法について説明する。
まず、図3に示すように、フォトダイオードPDの形成領域において、シリコン半導体基体1中に、イオン注入などにより、例えばp型不純物を高濃度に含有する第1p型半導体層2とp型不純物を低濃度に含有する第2p型半導体層(アノード層)3を形成し、第2p型半導体層3の表層領域にn型不純物を高濃度に含有するn型半導体層(カソード層)4を形成して、PIN型のフォトダイオードを形成する。
また、フォトダイオードPDの外周領域において、イオン注入などにより上記n型半導体層4よりも深くまでp型不純物導入し、第1p型半導体層2および第2p型半導体層3に接続するように第3p型半導体層5を形成して、フォトダイオードPD領域を素子分離する。
【0058】
次に、例えばCVD(Chemical Vapor Deposition )法により、上記のPIN型のフォトダイオードが形成されたシリコン半導体基体1の表面に酸化シリコンを0.5μmの膜厚で堆積させ、表層絶縁層6を形成する。
次に、フォトリソグラフィー工程により、表面絶縁層6上に第3p型半導体層5領域およびn型半導体層4領域を開口するパターンのレジスト膜(不図示)をパターン形成し、RIE(反応性イオンエッチング)などのエッチングを施し、第3p型半導体層5に達するコンタクト窓6WAおよびn型半導体層4に達するコンタクト窓6WCを穿設する。
【0059】
次に、例えばスパッタリング法により、コンタクト窓6WAおよびコンタクト窓6WC内を埋め込んで全面にAl合金を0.8μmの膜厚で堆積させ、フォトリソグラフィー工程およびエッチング工程により、当該Al合金膜をパターン加工して、コンタクト窓6WAおよびコンタクト窓6WCを通じて第3p型半導体層5およびn型半導体層4にオーミックコンタクトするアノード電極7Aおよびカソード電極7Cからなる第1の配線導電層21を形成する。
ここで、アノード電極7Aおよびカソード電極7Cは、例えば図5に示すパターンで形成する。即ち、アノード電極7Aは距離LSAの間隔のスリットをもって2つの部分に、また、カソード電極7Cは距離LSCの間隔のスリットをもって同様に2つの部分に分断して、上記アノード電極7Aとカソード電極7Cがフォトダイオードの中央領域を挟んで対向するように形成する。
上記のスリットSLは、第1の配線導電層21(アノード電極7Aおよびカソード電極7C)によって挟み込まれる領域に対し、当該領域を50%以上開放する間隔で設けることが好ましい。
【0060】
次に、上記の第1の配線導電層21(アノード電極7Aおよびカソード電極7C)の上層に、例えばTEOS(tetraethylorthosilicate )を原料とするCVD法により、全面に酸化シリコンを0.5μmの膜厚で堆積させ、第1の絶縁層31を形成する。
このとき、下層に第1の配線導電層21が形成されていることに起因して、第1の絶縁層31の表面には段部31Aが発生している。
【0061】
次に、例えばスピンコート法により、上記段部31Aを埋める膜厚で無機系SOG(Spin on Glass )などを塗布し、上記段部31Aを平坦化するように無機系の第2の絶縁層32を形成する。
この工程において、フォトダイオードPD領域を挟んで両側にアノード電極7Aおよびカソード電極7Cからなる第1の配線導電層21によるいわば堰堤が配置されているにもかかわらず、上記スリットSLが設けられていることにより、この無機系の第2の絶縁層の流延を阻害することなく、塗布される第2の絶縁層32の厚さむらの程度を低減することが可能である。
【0062】
次に、図4に示すように、無機系SOGなどからなる無機系の第2の絶縁層32に対して、全面にエッチバックを行う。この結果、第1の絶縁層31の表面に形成されている段部31Aの側面部の第2の絶縁層32が残され、急峻な段差31Aの緩和、すなわち平坦化がなされる。
【0063】
次に、上記の第2の絶縁層32により平坦化された表面上に、例えばTEOSを原料とするプラズマCVD法により全面に酸化シリコンを堆積させ、第3絶縁層33を形成する。以上で、第1の絶縁層31、第2の絶縁層32および第3の絶縁層33から構成される層間絶縁層30が形成される。
次に、フォトリソグラフィー工程により不図示のレジスト膜をパターン形成し、RIEなどのエッチングを行って、上記の層間絶縁層30(具体的には第1の絶縁層31および第3の絶縁層33が形成された部分)を貫通して、第1の配線導電層21に達するコンタクト窓30Wを穿設し、さらに、例えば蒸着やスパッタリング法により、コンタクト窓30Wに埋め込んでAlなどの導電性材料を全面に堆積させ、フォトリソグラフィー工程により所定のパターン、即ち、層間絶縁層30に穿設されたコンタクト窓30Wを通じて、スリットSLにより分断されたアノード電極7A相互およびカソード電極7C相互を電気的に連結する連結部22Sを含むパターンに加工して、第1の配線導電層21に接続する第2の配線導電層22を第3の絶縁層33上に所定のパターンで形成する。
以上で、図1および図2に示す本実施形態の半導体装置を製造することができる。
【0064】
本実施形態に係る半導体装置の製造方法によれば、第1の配線導電層にスリットを形成するので、無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【0065】
また、本実施形態に係る半導体装置の製造方法は、第1の配線導電層21にスリットSLを設けるが、このスリットSLのパターン加工は第1の配線導電層21のパターン加工と同時に行うものであり、また、このスリットSL間を電気的に接続する連結部22Sの形成も、従来における第2の配線導電層の形成工程と同様の工程にて形成できるので、従来方法に対して何ら工程数を増やすことなく実施することができる。
【0066】
(実施例)
上記の本実施形態に係る半導体装置の製造方法においては、通常は1枚の半導体ウェーハ上に複数個の半導体チップ相当回路を形成し、ダイシング工程により個々の半導体チップ毎に分割するという方法が採られるが、図6に示す半導体ウェーハ41の中央部および図面上その左右両側に、矩形リング形状の第1の配線導電層パターン(短辺30μm、長辺90μm)を形成し、その上層に無機系SOGをスピンコート法により塗布し、さらに全面にエッチバックした試料1を作成し、SOG膜の厚さを測定した。測定は、各第1の配線導電層パターン内のP1 、P2 、およびP3 の3か所で行った。
また、上記の矩形リング形状の第1の配線導電層21に、表1に示すスリット(SL)寸法、L/S比(第1の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を開放する比率)などの所定のパターンのスリットを設けた試料2〜4を作成し、上記と同様にSOG膜の厚さを測定した。
結果を表1に示す。
【0067】
【表1】

Figure 0004742407
【0068】
表1から、第1の配線導電層21にスリットを設けることでSOG膜の厚さむらが抑制され、特に第1の配線導電層のL/S比を50%、より好ましくは33%とした時に、上記の厚さむらが著しく抑制されることが確認された。
【0069】
第2実施形態
本実施形態に係る半導体装置は、フォトダイオードICであり、図7(a)は、本実施形態に係るフォトダイオードICの要部であるフォトダイオード部分の平面図であり、図7(b)は図7(a)中のA−A’における断面図である。
第1実施形態と同様に、フォトダイオードPDの形成領域において、シリコン半導体基体1中に、例えばp型不純物を高濃度に含有する第1p型半導体層2とp型不純物を低濃度に含有する第2p型半導体層(アノード層)3が形成されており、第2p型半導体層3の表層領域にn型不純物を高濃度に含有するn型半導体層(カソード層)4が形成されており、PIN型のフォトダイオードが形成されている。
また、フォトダイオードPDの外周領域において、第1p型半導体層2および第2p型半導体層3に接続するように、上記n型半導体層4よりも深くまで、p型不純物を高濃度に含有する第3p型半導体層5が形成されて、フォトダイオードPD領域を素子分離している。
【0070】
上記のPIN型のフォトダイオードが形成されたシリコン半導体基体1の表面に、例えば酸化シリコンからなる表層絶縁層6が形成され、第3p型半導体層5に達するコンタクト窓が穿設されている。
上記コンタクト窓内に埋め込まれて、第3p型半導体層5にオーミックコンタクトする下側導電層20が形成されている。
上記下側導電層20は、好ましくは200nm以下、例えば膜厚100nm程度であり、80Ω/□程度のシート抵抗を有するポリシリコンなどから構成される。
上記の表層絶縁層6に形成された第3p型半導体層5に達するコンタクト窓は、フォトダイオードPDの受光領域となるn型半導体層4の領域を包囲する連続的パターンで穿設されており、下側導電層20もn型半導体層4の領域を包囲する連続した堰堤のパターンで形成されている。
【0071】
上記の下側導電層20の上層に、例えば酸化シリコンからなる第1の絶縁層31が形成されており、下側導電層20に達するコンタクト窓31Wが穿設されている。
上記コンタクト窓31W内に埋め込まれて、下側導電層20にオーミックコンタクトする第1の配線導電層21が800nm以上の膜厚で形成されている。
上記第1の配線導電層21は、例えばアルミニウムあるいはその合金などから構成される。
図7(b)の断面図は、第1の配線導電層21の形成領域を横切る位置での断面ではないので、図面上に第1の配線導電層21は描かれていない。
【0072】
上記の第1の配線導電層21のパターンとしては、フォトダイオードPD領域を包囲するパターンにおいて、例えば距離LSAの間隔のスリットSLが形成されている。上記のスリットSLは、第1の配線導電層21によって包囲される領域に対し、当該領域を50%以上開放する間隔で設けられていることが好ましい。
【0073】
上記の構成において、上記第1の配線導電層が、受光素子に対する電極を構成する導電体層であることが好ましく、さらに、第1の配線導電層が、上記受光素子のグランド(接地)側の電極を構成する導電層であり、第2の配線導電層が、受光素子の受光面を区画する遮光体として用いられ、グランドに接続している構成とすることが好ましい。
【0074】
上記の第1の配線導電層21の上層に、例えば酸化シリコンからなる第2の絶縁層32が形成され、第2の絶縁層32の表面に発生した段部(不図示)の側面に、当該段部を平坦化するように、無機系あるいは有機系SOG(Spin on Glass )などからなる無機系あるいは有機系の第3の絶縁層が形成されている。
第3の絶縁層は全面にエッチバックされており、第1の配線導電層21に起因する第2の絶縁層32の表面に発生した段部(不図示)の側面に残されるのみとなっているが、図7(b)の断面図は、第2の絶縁層32の表面に発生した段部の形成領域を横切る位置での断面ではないので、図面上に第3の絶縁層は描かれていない。
さらに、その上層に全面に例えば酸化シリコンからなる第4の絶縁層34が形成されている。
上記の第2の絶縁層32、第3の絶縁層33および第4の絶縁層34から、層間絶縁層30が構成されている。
【0075】
上記の層間絶縁層30(具体的には第1の絶縁層31および第3の絶縁層33が形成された部分)を貫通して、第1の配線導電層21に達するコンタクト窓が穿設され、当該コンタクト窓に埋め込まれて、第4の絶縁層34上に所定のパターンで、即ち、スリットSLにより分断された第1の配線導電層20相互を電気的に連結するように、第1の配線導電層21に接続する第2の配線導電層22が形成されている。
以上のようにして、下側導電層20、第1の配線導電層21、および第2の配線導電層22から、PIN型のフォトダイオードの第3p型半導体層5に接続するアノード電極EA が形成されている。
【0076】
また、上記のPIN型のフォトダイオードのn型半導体層4に達するコンタクト窓が穿設され、n型半導体層4にオーミックコンタクトするカソード電極ECが形成されている。
【0077】
上記の本実施形態の半導体装置は、第1の配線導電層21によって包囲された領域に対し、当該領域を例えば50%以上開放する間隔で、第1の配線導電層にスリットが形成され、スリット間が第2の配線導電層によって、電気的に連結しており、さらに第1の配線導電層の下層に形成されている下側導電層によっも電気的に連結されている構成となっている。
従って、上記の本実施形態の半導体装置によれば、その製造工程における無機系あるいは有機系SOG膜などの無機系あるいは有機系の第3の絶縁層を塗布して平坦化処理を行う工程において、フォトダイオードPD領域を包囲してパターンの第1の配線導電層21によるいわば堰堤が配置されているにもかかわらず、上記スリットSLが設けられていることにより、この無機系あるいは有機系の第3の絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
上記において、第1の配線導電層の800nmに対して、第1の導電層は100nm程度に薄く形成しているので、堰堤としての機能は低く、第3の絶縁層の流延を妨げない。
【0078】
上記の本実施形態の半導体装置の製造方法について説明する。
まず、図8(a)に示すように、フォトダイオードPDの形成領域において、シリコン半導体基体1中に、イオン注入などにより、例えばp型不純物を高濃度に含有する第1p型半導体層2とp型不純物を低濃度に含有する第2p型半導体層(アノード層)3を形成し、第2p型半導体層3の表層領域にn型不純物を高濃度に含有するn型半導体層(カソード層)4を形成して、PIN型のフォトダイオードを形成する。
また、フォトダイオードPDの外周領域において、イオン注入などにより上記n型半導体層4よりも深くまでp型不純物導入し、第1p型半導体層2および第2p型半導体層3に接続するように第3p型半導体層5を形成して、フォトダイオードPD領域を素子分離する。
【0079】
次に、例えばCVD(Chemical Vapor Deposition )法により、上記のPIN型のフォトダイオードが形成されたシリコン半導体基体1の表面に酸化シリコンを0.5μmの膜厚で堆積させ、表層絶縁層6を形成する。
次に、フォトリソグラフィー工程により、表面絶縁層6上に第3p型半導体層5領域を開口するパターンのレジスト膜(不図示)をパターン形成し、RIE(反応性イオンエッチング)などのエッチングを施し、第3p型半導体層5に達するコンタクト窓を穿設する。
次に、例えばCVD法により、上記コンタクト窓内を埋め込んで全面にポリシリコンを、好ましくは200nm以下、例えば100nmの膜厚で堆積させる。このポリシリコンのシート抵抗は、例えば80Ω/□程度とする。
次に、上記ポリシリコン膜をパターン加工して、下側導電層20とする。
ここで、上記の上記の表層絶縁層6に形成する第3p型半導体層5に達するコンタクト窓は、フォトダイオードPDの受光領域となるn型半導体層4の領域を包囲する連続的パターンで穿設し、下側導電層20もn型半導体層4の領域を包囲する連続した堰堤のパターンで形成する。
【0080】
次に、図8(b)に示すように、例えばCVD法により、下側導電層20を被覆して全面に酸化シリコンを堆積させ、第1の絶縁層31を形成する。
次に、フォトリソグラフィー工程により、第1の絶縁層31上に下側導電層20領域を開口するパターンのレジスト膜(不図示)をパターン形成し、RIE(反応性イオンエッチング)などのエッチングを施し、下側導電層20に達するコンタクト窓(不図示)を穿設する。
次に、例えばスパッタリング法により、上記コンタクト窓内を埋め込んで全面にアルミニウムあるいはその合金を例えば800nm以上の膜厚で堆積させ、パターン加工して、第1の配線導電層(不図示)とする。
ここで、第1の配線導電層21は、図7に示すように距離LSAの間隔のスリットをもって分断されるように形成する。
上記のスリットSLは、第1の配線導電層21によって包囲される領域に対し、当該領域を50%以上開放する間隔で設けることが好ましい。
図8(b)の断面図は、第1の配線導電層21の形成領域を横切る位置での断面ではないので、図面上に第1の配線導電層21は描かれていない。
【0081】
次に、図8(c)に示すように、上記の第1の配線導電層21の上層に、例えばTEOS(tetraethylorthosilicate )を原料とするCVD法により、全面に酸化シリコンを0.5μmの膜厚で堆積させ、第2の絶縁層32を形成する。
このとき、下層に第1の配線導電層21が形成されていることに起因して、第2の絶縁層32の表面には一部に段部が発生するが、図8(c)の断面図は、第2の絶縁層32の表面に発生した段部の形成領域を横切る位置での断面ではないので、図面上に段部は描かれていない。
【0082】
次に、図9(d)に示すように、例えばスピンコート法により、上記段部を埋める膜厚で無機系あるいは有機系SOG(Spin on Glass )などを塗布し、上記段部を平坦化するように、無機系あるいは有機系の第3の絶縁層33を形成する。
この工程において、スピンコート法によると遠心力により塗膜がウェーハ外方方向(例えば図面上F方向)に流延するが、フォトダイオードPD領域を包囲して第1の配線導電層21によるいわば堰堤が配置されているにもかかわらず、上記スリットSLが設けられていることにより、この無機系あるいは有機系の第3の絶縁層の流延を阻害することなく、塗布される第3の絶縁層33の厚さむらの程度を低減することが可能である。
【0083】
次に、図9(e)に示すように、無機系あるいは有機系SOGなどからなる無機系あるいは有機系の第3の絶縁層33に対して、全面にエッチバックを行う。この結果、第2の絶縁層32の表面に形成されている段部の側面部の第3の絶縁層33が残され、急峻な段差の緩和、すなわち平坦化がなされる。
図9(e)の断面図のような、第2の絶縁層32の表面に発生した段部の形成領域を横切る位置ではない断面においては、第3の絶縁層33は上記エッチバックにより全て除去されてしまう。
【0084】
次に、図9(f)に示すように、上記エッチバックにより平坦化された表面上に、例えばTEOSを原料とするプラズマCVD法により全面に酸化シリコンを堆積させ、第4絶縁層34を形成する。以上で、第2の絶縁層32、第3の絶縁層33および第4の絶縁層34から構成される層間絶縁層30が形成される。
次に、フォトリソグラフィー工程により不図示のレジスト膜をパターン形成し、RIEなどのエッチングを行って、上記の層間絶縁層30(具体的には第2の絶縁層32および第4の絶縁層34が形成された部分)を貫通して、第1の配線導電層(不図示)に達するコンタクト窓を穿設し、さらに、例えば蒸着やスパッタリング法により、コンタクト窓に埋め込んでAlなどの導電性材料を全面に堆積させ、フォトリソグラフィー工程により所定のパターン、即ち、層間絶縁層30に穿設されたコンタクト窓を通じて、スリットSLにより分断された第1の配線導電層相互を電気的に連結するパターンに加工して、第1の配線導電層21に接続する第2の配線導電層22を第4の絶縁層34上に所定のパターンで形成する。
以上で、図7に示す本実施形態の半導体装置を製造することができる。
【0085】
本実施形態に係る半導体装置の製造方法によれば、第1の配線導電層にスリットを形成するので、無機系あるいは有機系の第3絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
上記において、第1の配線導電層の800nmに対して、第1の導電層は100nm程度に薄く形成しているので、堰堤としての機能は低く、第3の絶縁層の流延を妨げない。
【0086】
また、本実施形態に係る半導体装置の製造方法は、第1の配線導電層21にスリットSLを設けるが、このスリットSLのパターン加工は第1の配線導電層21のパターン加工と同時に行うものであり、また、このスリットSL間を電気的に接続する連結部の形成も、従来における第2の配線導電層の形成工程と同様の工程にて形成できるので、従来方法に対して何ら工程数を増やすことなく実施することができる。
【0087】
上記の本実施形態に係るフォトダイオードを有する半導体装置は、例えばCDやDVDなおの光ディスク装置に搭載される受光素子、あるいはその他の受光素子として用いることができる。
【0088】
本発明は、上記の実施の形態に限定されない。
例えば、上記の実施形態においてp型不純物とn型不純物を入れ替え、即ち、n- 型半導体領域の表層部にp型半導体領域を有するPINフォトダイオードに適用することができる。
また、フォトダイオードが受光する光の波長は、780nmから650nm、さらには400nm帯の青色光など、特に限定されない。
また、PINフォトダイオードに限らず、フォトダイオード全般に適用可能である。
この他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【0089】
【発明の効果】
本発明の半導体装置は、第1の配線導電層にスリットが形成されているので、その製造工程における無機系あるいあ有機系などの絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【0090】
また、本発明の半導体装置の製造方法は、第1の配線導電層にスリットを形成するので、有機系あるいは無機系などの絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【図面の簡単な説明】
【図1】図1は第1実施形態に係る半導体装置の平面図である。
【図2】図2は図1に示す半導体装置のA−A’における断面図である。
【図3】図3は図1に示す半導体装置の製造方法の製造工程を示す断面図であり、第2の絶縁層の塗布工程までを示す。
【図4】図4は図3の続きの工程を示す断面図であり、第2の絶縁層のエッチバック工程までを示す。
【図5】図5は第1実施形態に係る半導体装置の第1の配線導電層のパターンを示す平面図である。
【図6】図6は実施例において半導体ウェーハに作成した第1の配線導電層のパターンを示す平面図である。
【図7】図7(a)は第2実施形態に係る半導体装置の平面図であり、図7(b)は図7(a)中のA−A’における断面図である。
【図8】図8は図7に示す半導体装置の製造方法の製造工程を示す断面図であり、(a)は第1の導電層の形成工程まで、(b)は第1の配線導電層の形成工程まで、(c)は第2の絶縁層の形成工程までを示す。
【図9】図9は図8の続きの工程を示す断面図であり、(d)は第3の絶縁層の形成工程まで、(e)は第3の絶縁層のエッチバック工程まで、(f)は第4の絶縁層の形成工程までを示す。
【図10】図10は第1従来例における第2絶縁層を形成する工程までを示す断面図である。
【図11】図11は第1従来例における第2絶縁層をエッチバックする工程までを示す断面図である。
【図12】図12は第1従来例における第3絶縁層を形成する工程までを示す断面図である。
【図13】図13は第1従来例に係る半導体装置の平面図である。
【図14】図14(a)は第2従来例に係る半導体装置の平面図であり、図14(b)は図14(a)中のA−A’における断面図である。
【図15】図15は図14に示す半導体装置の製造方法の製造工程を示す断面図であり、(a)は第2の絶縁層の形成工程まで、(b)は第3の絶縁層の形成工程まで、(c)は第3の絶縁層のエッチバック工程までを示す。
【符号の説明】
1…半導体基体、2…第1p型半導体層、3…第2p型半導体層(アノード層)、4…n型半導体層(カソード層)、5…第3p型半導体層、6…表層絶縁層、6WA,6WC…コンタクト窓、7Aアノード電極、7C…カソード電極、20…第1の導電層、21…第1の配線導電層、22…第2の配線導電層、22S…連結部、30…層間絶縁層、30W…コンタクト窓、31…第1の絶縁層、31A,32A…段部、31W…コンタクト窓、32…第2の絶縁層、33…第3の絶縁層、34…第4の絶縁層、41…ウェーハ、101…半導体基体、102…絶縁層、103…第1の配線導電層、104…第1の絶縁層、105…有機系絶縁層、106…段部、107…第2の絶縁層、108…層間絶縁層、SL…スリット、PD…フォトダイオード、EA …アノード電極、EC …カソード電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device in which two wiring conductive layers are stacked with an interlayer insulating layer interposed therebetween and a manufacturing method thereof.
[0002]
[Prior art]
In a semiconductor integrated circuit device such as a large integrated circuit LSI, for example, a semiconductor integrated circuit having a photodiode, a so-called photodiode IC or the like, two or more wiring conductive layers, for example, a metal wiring layer are stacked via an interlayer insulating layer. Are often adopted.
In this case, in the formation of the wiring conductive layer, especially the upper wiring conductive layer, if there is a step corresponding to the pattern of the lower wiring conductive layer, this causes a disconnection in the upper wiring conductive layer, which causes a problem in reliability and yield. Occurs.
[0003]
In view of this, the surface of the interlayer insulating layer, which is the deposition surface of the upper wiring conductive layer, can be flattened. A method for manufacturing a semiconductor device according to this method will be described below with reference to the drawings.
[0004]
First, as shown in FIG. 10, for example, an insulating layer 102 made of silicon oxide is formed on the surface of a semiconductor substrate 101 on which a semiconductor element (not shown) is formed, and a lower wiring conductive layer (first layer) on which, for example, an electrode is formed. The first insulating layer 104 is formed by depositing silicon oxide on the entire surface by, for example, a CVD (Chemical Vapor Deposition) method, for example.
Next, an organic insulating layer 105 such as an organic SOG (Spin on Glass) film is formed by a spin coating method or the like so as to embed the step 106 formed on the surface of the first insulating layer 104.
[0005]
Next, as shown in FIG. 11, the organic insulating layer 105 is etched back. As described above, when etch back is performed to the extent that the organic insulating layer 105 in the flat portion of the first insulating layer 104 is removed, a portion where the substantial film thickness of the side surface portion of the step portion 106 remains is left. As a result, the stepped portion 106 is filled with the organic insulating layer 105, and the surface is flattened with a gentle inclination.
[0006]
Next, as shown in FIG. 12, a second insulating layer 107 is formed by depositing silicon oxide over the entire surface of the organic insulating layer 105, for example, by the CVD method. As a result, the interlayer insulating layer 108 is configured by the first insulating layer 104, the organic insulating layer 105, and the second insulating layer 107.
The interlayer insulating layer 108 formed in this manner has the step 106 relaxed by the organic insulating layer 105, and the surface of the interlayer insulating layer 108 is improved by the second insulating layer 107 formed by a so-called CVD method with good coverage. Flattened. In addition, the organic insulating layer 105 is protected by the second insulating layer 107.
[0007]
Although not shown, an upper wiring conductive layer (referred to as a second wiring conductive layer) is formed in a predetermined pattern on the interlayer insulating layer 108 flattened in this manner, and is formed in the interlayer insulating layer 108. It is electrically connected to a predetermined portion of the first wiring conductive layer 103 through the contact hole.
[0008]
[Problems to be solved by the invention]
However, in the case where the surface of the interlayer insulating layer that is the deposition surface of the second wiring conductive layer is planarized by the above-described method, there is a case where satisfactory planarization is not necessarily performed. Further, it has been found that the cause depends on the pattern of the lower first wiring conductive layer.
[0009]
That is, when the pattern of the first wiring conductive layer surrounds or sandwiches a certain part, the casting of the organic insulating layer paint during the application of the organic insulating layer is obstructed. It has been investigated that the unevenness of the thickness of the organic insulating layer is remarkably generated, and that the remaining organic insulating layer is excessive or deficient in the etch back of the organic insulating layer. In the manufacture of semiconductor devices, a method is used in which a plurality of semiconductor chips (semiconductor devices) are simultaneously formed on a semiconductor wafer, and these are separated (diced) from the wafer. Unevenness occurs remarkably around the periphery of the wafer.
[0010]
FIG. 13 is a plan view of a photodiode having a structure in which the first wiring conductive layer pattern surrounds or is sandwiched as described above.
In the formation region of the photodiode PD, for example, an anode layer containing a p-type impurity is formed in the silicon semiconductor substrate 1, and a cathode layer 4 containing an n-type impurity is formed in the surface layer region. In the outer peripheral region of the diode PD, a p-type semiconductor layer 5 is formed to isolate the photodiode PD region.
A surface insulating layer made of, for example, silicon oxide is formed on the surface of the silicon semiconductor substrate 1 on which the photodiode is formed, and a contact window 6WA reaching the anode layer 5 and a contact window 6WC reaching the cathode layer 4 are formed, An anode electrode 7A and a cathode electrode 7C are formed by being embedded in contact windows (6WA, 6WC), respectively, and the anode wiring 7A and the cathode electrode 7C constitute a first wiring conductive layer.
[0011]
A predetermined interlayer insulating layer is formed on the first wiring conductive layer, and the second wiring conductive layer 22 is formed on the interlayer insulating layer through a contact window formed in the interlayer insulating layer. It is connected to the first wiring conductive layer and formed in a predetermined pattern.
The above-mentioned interlayer insulating layer can be constituted by, for example, a first insulating layer made of silicon oxide, a second insulating layer made of SOG or the like, and a third insulating layer 33 made of silicon oxide. In the step of applying SOG to form the second insulating layer, the pattern of the first wiring conductive layer is in a state of sandwiching the photodiode region. In other words, it becomes a dam and obstructs the casting of the insulating layer coating material as the second insulating layer, resulting in significant unevenness in the thickness of the organic insulating layer.
[0012]
An example of another photodiode in which the above problem occurs will be described below.
FIG. 14A is a plan view of the photodiode portion, and FIG. 14B is a cross-sectional view taken along line A-A ′ in FIG.
In the formation region of the photodiode PD, for example, a first p-type semiconductor layer 2 containing a high concentration of p-type impurities and a second p-type semiconductor layer (anode layer) containing a low concentration of p-type impurities in the silicon semiconductor substrate 1. 3 is formed, an n-type semiconductor layer (cathode layer) 4 containing an n-type impurity at a high concentration is formed in the surface layer region of the second p-type semiconductor layer 3, and a PIN photodiode is formed. Yes.
In addition, in the outer peripheral region of the photodiode PD, a p-type impurity containing a high concentration of p-type impurities deeper than the n-type semiconductor layer 4 is connected to the first p-type semiconductor layer 2 and the second p-type semiconductor layer 3. A 3p type semiconductor layer 5 is formed to isolate the photodiode PD region.
[0013]
A surface insulating layer 6 made of, for example, silicon oxide is formed on the surface of the silicon semiconductor substrate 1 on which the PIN type photodiode is formed, and a contact window reaching the third p-type semiconductor layer 5 is formed, so that the third p A lower conductive layer 20 in ohmic contact with the type semiconductor layer 5 is formed in a continuous dam pattern surrounding the region of the n type semiconductor layer 4.
A first insulating layer 31 made of, for example, silicon oxide is formed on the lower conductive layer 20, and a contact window 31W reaching the lower conductive layer 20 is formed in the contact window 31W. A first wiring conductive layer 21 that is buried and is in ohmic contact with the lower conductive layer 20 is formed in a continuous dam pattern surrounding the region of the n-type semiconductor layer 4 with a film thickness of, for example, 800 nm or more. .
[0014]
A second insulating layer 32 made of, for example, silicon oxide is formed on the upper layer of the first wiring conductive layer 21, and a step portion (not shown) generated on the surface of the second insulating layer 32 is formed on the side surface of the step. A third insulating layer made of organic SOG (Spin on Glass) or the like is formed so as to flatten the stepped portion.
The third insulating layer is etched back on the entire surface, and is only left on the side surface of the step portion 32 </ b> A generated on the surface of the second insulating layer 32 caused by the first wiring conductive layer 21.
Further, a fourth insulating layer 34 made of, for example, silicon oxide is formed on the entire upper layer.
The second insulating layer 32, the third insulating layer 33, and the fourth insulating layer 34 constitute an interlayer insulating layer 30.
As described above, the anode electrode E connected from the lower conductive layer 20 and the first wiring conductive layer 21 to the third p-type semiconductor layer 5 of the PIN type photodiode.A On the other hand, a contact window reaching the n-type semiconductor layer 4 of the PIN type photodiode is formed, and the cathode electrode E is in ohmic contact with the n-type semiconductor layer 4.C Is formed.
[0015]
A method for manufacturing the photodiode will be described.
First, as shown in FIG. 15A, in the formation region of the photodiode PD, the first p-type semiconductor layer 2 and the p-type semiconductor layer 2 containing a high concentration of p-type impurities, for example, by ion implantation into the silicon semiconductor substrate 1. A second p-type semiconductor layer (anode layer) 3 containing a low concentration of type impurities is formed, and an n-type semiconductor layer (cathode layer) 4 containing a high concentration of n-type impurities in the surface layer region of the second p-type semiconductor layer 3 is formed. To form a PIN type photodiode.
Further, in the outer peripheral region of the photodiode PD, p-type impurities are introduced deeper than the n-type semiconductor layer 4 by ion implantation or the like, and the third p is connected to the first p-type semiconductor layer 2 and the second p-type semiconductor layer 3. A type semiconductor layer 5 is formed to isolate the photodiode PD region.
[0016]
Next, the surface insulating layer 6 is formed by depositing silicon oxide with a film thickness of 0.5 μm on the surface of the silicon semiconductor substrate 1 on which the above-described PIN type photodiode is formed by, for example, CVD (Chemical Vapor Deposition). To do.
Next, a resist film (not shown) having a pattern that opens the third p-type semiconductor layer 5 region is formed on the surface insulating layer 6 by photolithography, and etching such as RIE (reactive ion etching) is performed. A contact window reaching the third p-type semiconductor layer 5 is formed.
Next, for example, CVD is used to fill the inside of the contact window, deposit polysilicon on the entire surface, pattern the lower conductive layer 20 in a continuous dam pattern surrounding the region of the n-type semiconductor layer 4. Form.
[0017]
Next, for example, by CVD, the lower conductive layer 20 is covered and silicon oxide is deposited on the entire surface to form a first insulating layer 31 and a contact window (not shown) reaching the lower conductive layer 20 is formed. Then, the contact window is buried, aluminum or an alloy thereof is deposited on the entire surface with a film thickness of, for example, 800 nm or more, and patterned to form the first wiring conductive layer 21.
Next, silicon oxide is deposited on the entire surface to a thickness of 0.5 μm on the entire surface of the first wiring conductive layer 21 by, for example, a CVD method using TEOS (tetraethylorthosilicate) as a raw material. Form.
At this time, a step 32A is generated on the surface of the second insulating layer 32 due to the formation of the first wiring conductive layer 21 in the lower layer.
[0018]
Next, as shown in FIG. 15B, for example, by spin coating, an inorganic or organic SOG (Spin on Glass) or the like is applied with a film thickness to fill the stepped portion 32A, and the stepped portion is flattened. Thus, the inorganic or organic third insulating layer 33 is formed.
In this process, according to the spin coating method, the coating film is cast in the wafer outward direction (for example, F direction on the drawing) by centrifugal force. However, the so-called dam by the first wiring conductive layer 21 surrounds the photodiode PD region. Therefore, the casting of the third insulating layer is hindered, and the uneven thickness P of the third insulating layer 33 to be applied is generated.
[0019]
Next, as shown in FIG. 15C, the entire surface of the third insulating layer 33 is etched back. As a result, the third insulating layer 33 on the side surface of the step portion 32A is left, and the steep step is alleviated, that is, flattened.
[0020]
As the subsequent steps, for example, silicon oxide is deposited on the entire surface by a plasma CVD method using TEOS as a raw material to form the fourth insulating layer 34. Thus, the semiconductor device of this embodiment shown in FIG. 14 is manufactured. Can do.
[0021]
In the above-described photodiode manufacturing method, when the SOG is applied as the third insulating layer, the pattern of the first wiring conductive layer surrounds the photodiode region. The step portion by the layer becomes a so-called dam, and the casting of the insulating layer coating as the third insulating layer is hindered, and as a result, the uneven thickness of the insulating layer is remarkably generated.
[0022]
The present invention has been made in view of the above-described problems, and therefore the object of the present invention is to manufacture a semiconductor device such as a photodiode in which two wiring conductive layers are laminated via an interlayer insulating layer. In addition, in the process of applying an organic or inorganic insulating layer and performing a flattening process, the thickness of the applied insulating layer is reduced without obstructing the casting of the insulating layer. It is an object of the present invention to provide a semiconductor device that can be used and a manufacturing method thereof.
[0023]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device of the present invention includes a first wiring conductive layer formed on a semiconductor substrate, a first insulating layer formed to cover the first wiring conductive layer, On the first insulating layer, an inorganic second insulating layer formed on the side surface of the step formed on the surface of the first insulating layer so as to flatten the step, and the first A third insulating layer formed on the second insulating layer, and a second wiring conductive layer formed on the third insulating layer, and a slit is formed in the first wiring conductive layer. The slits are electrically connected by the second wiring conductive layer.
[0024]
In the semiconductor device of the present invention, preferably, the second insulating layer is an inorganic SOG film.
[0025]
In the semiconductor device of the present invention, preferably, the slit of the first wiring conductive layer is an interval that opens at least 50% or more of the region surrounded or sandwiched by the first wiring conductive layer. And
[0026]
In the semiconductor device of the present invention, preferably, the first wiring conductive layer is a conductor layer that constitutes an electrode for the light receiving element.
More preferably, the first wiring conductive layer is a conductive layer constituting an electrode on the ground (ground) side of the light receiving element, and the second wiring conductive layer defines a light receiving surface of the light receiving element. It is used as a shading body that connects to the ground.
[0027]
In the semiconductor device of the present invention, preferably, the first wiring conductive layer is formed in the first, second and third insulating layers or the first and third insulating layers. The second wiring conductive layer is connected through the first contact hole.
[0028]
In the above-described semiconductor device of the present invention, the first wiring conductive layer is formed on the semiconductor substrate, the first insulating layer is formed thereon, and the step portion is formed on the side surface of the step portion generated on the surface. A structure in which an inorganic second insulating layer such as an inorganic SOG film formed so as to be flattened is formed, and a third insulating layer and a second wiring conductive layer are formed thereon. In FIG. 2, a slit is formed in the first wiring conductive layer at an interval of, for example, 50% or more of the region surrounded or sandwiched by the first wiring conductive layer, and the second wiring conductive layer is formed between the slits. Therefore, it is electrically connected.
[0029]
According to the semiconductor device of the present invention, since the slit is formed in the first wiring conductive layer, this insulating layer is applied in the step of applying the inorganic insulating layer and performing the planarization process in the manufacturing process. It is possible to reduce the degree of unevenness of the thickness of the insulating layer to be applied without hindering the casting.
[0030]
In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes a step of forming a first wiring conductive layer having a slit in a semiconductor substrate, and a whole surface on the first wiring conductive layer. Forming a first insulating layer; forming an inorganic second insulating layer on the surface of the first insulating layer; and planarizing the surface of the first insulating layer; Forming a third insulating layer, and forming a second wiring conductive layer on at least the interlayer insulating layer formed of the first and third insulating layers. A layer is formed so as to straddle between the slits of the first wiring conductive layer, and the first wiring conductive layers separated by the slit are mutually connected through a first contact hole formed in the interlayer insulating layer. A connection wiring portion to be connected to is formed.
[0031]
In the method for manufacturing a semiconductor device according to the present invention, preferably, the slit of the first wiring conductive layer is open at least 50% or more around the region surrounded or sandwiched by the wiring layer. To do.
[0032]
In the semiconductor device manufacturing method of the present invention, preferably, the first wiring conductive layer is a conductive layer that constitutes an electrode for the light receiving element.
[0033]
In the method of manufacturing a semiconductor device according to the present invention, the first wiring conductive layer having a slit is formed in the semiconductor substrate, the first insulating layer is formed on the entire upper layer, and the inorganic second layer is formed on the surface. An insulating layer is formed. Next, the surface of the first insulating layer is planarized, and a third insulating layer is formed over the entire surface. Next, a second wiring conductive layer is formed on the interlayer insulating layer including at least the first and third insulating layers. Here, the first wiring conductive layer is formed so as to straddle between the slits of the first wiring conductive layer, and is divided by the slit through the first contact hole formed in the interlayer insulating layer. The layers are formed to be interconnected.
[0034]
According to the semiconductor device manufacturing method of the present invention, since the slit is formed in the first wiring conductive layer, the insulating layer is cast in the step of applying the inorganic insulating layer and performing the planarization treatment. It is possible to reduce the degree of unevenness in the thickness of the applied insulating layer without hindering the above.
[0035]
In order to achieve the above object, a semiconductor device of the present invention includes a first conductive layer formed on a semiconductor substrate, a first insulating layer formed to cover the first conductive layer, A first wiring conductive layer formed on the first insulating layer; a second insulating layer formed covering the first wiring conductive layer; and the second insulating layer on the second insulating layer. Formed on the side surface of the step portion generated on the surface of the second insulating layer on the third insulating layer and the organic or inorganic third insulating layer formed so as to flatten the step portion. A fourth insulating layer and a second wiring conductive layer formed on the fourth insulating layer, wherein a slit is formed in the first wiring conductive layer, and the gap between the slits is The two wiring conductive layers or both the first conductive layer and the second wiring conductive layer are electrically connected.
[0036]
In the semiconductor device of the present invention, preferably, the third insulating layer is an organic or inorganic SOG film.
[0037]
In the semiconductor device of the present invention, preferably, the slit of the first wiring conductive layer is an interval that opens at least 50% or more of the region surrounded or sandwiched by the first wiring conductive layer. And
[0038]
In the above-described semiconductor device of the present invention, preferably, the first conductive layer and the first wiring conductive layer are conductor layers constituting electrodes for the light receiving element.
More preferably, the first conductive layer and the first wiring conductive layer are conductive layers constituting an electrode on the ground (ground) side of the light receiving element, and the second wiring conductive layer is the light receiving element. It is used as a light shield that partitions the light receiving surface of the element, and is connected to the ground.
[0039]
In the semiconductor device of the present invention, preferably, the first wiring conductive layer is connected to the first conductive layer through a first contact hole formed in the first insulating layer. .
[0040]
In the semiconductor device of the present invention, preferably, the first wiring conductive layer is formed in the second, third, and fourth insulating layers, or the second and fourth insulating layers. The second wiring conductive layer is connected through the second contact hole.
[0041]
In the semiconductor device of the present invention, preferably, the first conductive layer has a thickness of 200 nm or less, and the first wiring conductive layer has a thickness of 800 nm or more.
[0042]
In the semiconductor device of the present invention described above, the first conductive layer is formed on the semiconductor substrate, the first insulating layer is formed thereon, the first wiring conductive layer is formed thereon, and the upper layer is formed thereon. A second insulating layer is formed, and an organic or inorganic third layer such as an organic or inorganic SOG film formed so as to flatten the step on the side surface of the step generated on the surface thereof. In the configuration in which the insulating layer is formed and the fourth insulating layer and the second wiring conductive layer are formed thereon, the region is surrounded by or sandwiched by the first wiring conductive layer. For example, slits are formed in the first wiring conductive layer at intervals of 50% or more, and the slits are electrically connected by the second wiring conductive layer.
[0043]
According to the semiconductor device of the present invention, since the slit is formed in the first wiring conductive layer, this insulating layer is applied in the step of applying the inorganic insulating layer and performing the planarization process in the manufacturing process. It is possible to reduce the degree of unevenness of the thickness of the insulating layer to be applied without hindering the casting.
[0044]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a first conductive layer on a semiconductor substrate, and forming a first insulating layer on the first conductive layer. A step of forming a first wiring conductive layer having a slit on the first insulating layer, and a step of forming a second insulating layer on the entire surface of the first wiring conductive layer. A step of forming an organic or inorganic third insulating layer on the surface of the second insulating layer and planarizing the surface of the second insulating layer; and a fourth insulating layer on the entire surface. And a step of forming a second wiring conductive layer on at least the interlayer insulating layer formed of the second and fourth insulating layers, and the first conductive layer and the second wiring conductive layer. A layer is formed so as to straddle the slits of the first wiring conductive layer, and is drilled in the first insulating layer. The first contact hole divided by the slit through the second contact hole formed in the second, third and fourth insulating layers or the second and fourth insulating layers. A connecting wiring portion for connecting the wiring conductive layers is formed.
[0045]
In the method for manufacturing a semiconductor device according to the present invention, preferably, the slit of the first wiring conductive layer is open at least 50% or more around the region surrounded or sandwiched by the wiring layer. To do.
[0046]
In the method for manufacturing a semiconductor device according to the present invention, preferably, the first conductive layer and the first wiring conductive layer are conductive layers constituting an electrode for a light receiving element.
[0047]
In the method of manufacturing a semiconductor device according to the present invention, the first conductive layer is formed on the semiconductor substrate, and the first insulating layer is formed thereon. Next, a first wiring conductive layer having a slit is formed on the upper layer, and a second insulating layer is formed on the entire upper layer. An organic or inorganic third insulating layer is formed on the surface of the second insulating layer, and the surface of the second insulating layer is planarized. Further, a second wiring conductive layer is formed on the entire surface of the fourth insulating layer and on an interlayer insulating layer made up of at least the second and fourth insulating layers. Here, the first conductive layer and the second wiring conductive layer are formed so as to straddle the slits of the first wiring conductive layer, and the first contact hole formed in the first insulating layer, and Formed so as to interconnect the first wiring conductive layers separated by the slits through the second, third and fourth insulating layers or the second contact holes formed in the second and fourth insulating layers. To do.
[0048]
According to the semiconductor device manufacturing method of the present invention, since the slit is formed in the first wiring conductive layer, this insulating layer is applied in the step of applying an organic or inorganic insulating layer and performing a planarization process. It is possible to reduce the degree of unevenness of the thickness of the insulating layer to be applied without hindering the casting.
[0049]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0050]
First embodiment
The semiconductor device according to this embodiment is a photodiode IC.
FIG. 1 is a plan view of a photodiode portion that is a main part of the photodiode IC according to the present embodiment, and FIG. 2 is a sectional view taken along line A-A ′ in FIG. 1.
In the formation region of the photodiode PD, for example, a first p-type semiconductor layer 2 containing a high concentration of p-type impurities and a second p-type semiconductor layer (anode layer) containing a low concentration of p-type impurities in the silicon semiconductor substrate 1. 3 is formed, an n-type semiconductor layer (cathode layer) 4 containing an n-type impurity at a high concentration is formed in the surface layer region of the second p-type semiconductor layer 3, and a PIN photodiode is formed. Yes.
In addition, in the outer peripheral region of the photodiode PD, a p-type impurity containing a high concentration of p-type impurities deeper than the n-type semiconductor layer 4 is connected to the first p-type semiconductor layer 2 and the second p-type semiconductor layer 3. A 3p type semiconductor layer 5 is formed to isolate the photodiode PD region.
[0051]
A surface insulating layer 6 made of, for example, silicon oxide is formed on the surface of the silicon semiconductor substrate 1 on which the PIN photodiode is formed.
In the surface insulating layer 6, a contact window 6WA reaching the third p-type semiconductor layer 5 and a contact window 6WC reaching the n-type semiconductor layer 4 are formed.
An anode electrode 7A and a cathode electrode 7C that are in ohmic contact with the third p-type semiconductor layer 5 and the n-type semiconductor layer 4 are embedded in contact windows (6WA and 6WC), respectively. A first wiring conductive layer 21 is formed from the electrode 7C.
[0052]
A first insulating layer 31 made of, for example, silicon oxide is formed on the first wiring conductive layer 21, and the stepped portion is formed on the side surface of the stepped portion 31 </ b> A generated on the surface of the first insulating layer 31. An inorganic second insulating layer 32 made of inorganic SOG (Spin on Glass) or the like is formed so as to be planarized.
Furthermore, a third insulating layer 33 made of, for example, silicon oxide is formed on the entire upper layer.
The first insulating layer 31, the second insulating layer 32, and the third insulating layer 33 constitute an interlayer insulating layer 30.
[0053]
A contact window 30W that penetrates the interlayer insulating layer 30 (specifically, the portion where the first insulating layer 31 and the third insulating layer 33 are formed) and reaches the first wiring conductive layer 21 is formed. Has been.
The second wiring conductive layer 22 connected to the first wiring conductive layer 21 is embedded in the contact window 30W and formed on the third insulating layer 33 in a predetermined pattern.
[0054]
In the above configuration, it is preferable that the first wiring conductive layer is a conductor layer that constitutes an electrode for the light receiving element, and further, the first wiring conductive layer is on the ground (ground) side of the light receiving element. The conductive layer that constitutes the electrode, and the second wiring conductive layer is preferably used as a light shielding body that partitions the light receiving surface of the light receiving element and is connected to the ground.
[0055]
In the above configuration, the pattern of the first wiring conductive layer 21 is a pattern in which the anode electrode 7A and the cathode electrode 7C constituting the first wiring conductive layer 21 are opposed to both sides of the photodiode PD region. However, here, in the present embodiment, the slit SL is formed in the first wiring conductive layer 21. That is, slits with a distance LSA are formed in the anode electrode 7A, and slits with a distance LSC are formed in the cathode electrode 7C. The slit SL is preferably provided at an interval that opens 50% or more of the region sandwiched between the first wiring conductive layers 21.
The anode electrode 7A and the cathode electrode 7C divided by the slit SL are in ohmic contact with the third p-type semiconductor layer 5 and the n-type semiconductor layer 4 respectively, and the anode electrodes 7A separated by the slit SL and The cathode electrodes 7C are electrically connected to each other by a connecting portion 22S formed as a part of the second wiring conductive layer 22 formed thereon. That is, the connecting portion 22S electrically connects the anode electrode 7A and the cathode electrode 7C to each other through the contact window 30W formed in the interlayer insulating layer 30.
[0056]
In the semiconductor device of the present embodiment described above, slits are formed in the first wiring conductive layer with respect to a region sandwiched between the first wiring conductive layers 21 at intervals that open the region, for example, by 50% or more. Are electrically connected by the second wiring conductive layer.
Therefore, according to the semiconductor device of the present embodiment, the photodiode PD region is sandwiched in the step of applying the inorganic second insulating layer such as the inorganic SOG film and performing the planarization process in the manufacturing process. In this case, the slit SL is provided in spite of the fact that the first wiring conductive layer 21 composed of the anode electrode 7A and the cathode electrode 7C is disposed on both sides. It is possible to reduce the degree of uneven thickness of the applied insulating layer without hindering the casting of the insulating layer.
[0057]
A method for manufacturing the semiconductor device of the present embodiment will be described.
First, as shown in FIG. 3, in the formation region of the photodiode PD, the first p-type semiconductor layer 2 and the p-type impurity containing a high concentration of, for example, a p-type impurity are introduced into the silicon semiconductor substrate 1 by ion implantation or the like. A second p-type semiconductor layer (anode layer) 3 containing a low concentration is formed, and an n-type semiconductor layer (cathode layer) 4 containing a high concentration of n-type impurities is formed in the surface region of the second p-type semiconductor layer 3. Thus, a PIN type photodiode is formed.
Further, in the outer peripheral region of the photodiode PD, p-type impurities are introduced deeper than the n-type semiconductor layer 4 by ion implantation or the like, and the third p is connected to the first p-type semiconductor layer 2 and the second p-type semiconductor layer 3. A type semiconductor layer 5 is formed to isolate the photodiode PD region.
[0058]
Next, the surface insulating layer 6 is formed by depositing silicon oxide with a film thickness of 0.5 μm on the surface of the silicon semiconductor substrate 1 on which the above-described PIN type photodiode is formed by, for example, CVD (Chemical Vapor Deposition). To do.
Next, a resist film (not shown) having a pattern opening the third p-type semiconductor layer 5 region and the n-type semiconductor layer 4 region is formed on the surface insulating layer 6 by a photolithography process, and RIE (reactive ion etching) is performed. The contact window 6WA reaching the third p-type semiconductor layer 5 and the contact window 6WC reaching the n-type semiconductor layer 4 are formed.
[0059]
Next, for example, by sputtering, the contact window 6WA and the contact window 6WC are filled and an Al alloy is deposited to a thickness of 0.8 μm on the entire surface, and the Al alloy film is patterned by a photolithography process and an etching process. Then, the first wiring conductive layer 21 including the anode electrode 7A and the cathode electrode 7C that are in ohmic contact with the third p-type semiconductor layer 5 and the n-type semiconductor layer 4 through the contact window 6WA and the contact window 6WC is formed.
Here, the anode electrode 7A and the cathode electrode 7C are formed, for example, in the pattern shown in FIG. That is, the anode electrode 7A is divided into two parts with a slit having a distance LSA, and the cathode electrode 7C is similarly divided into two parts with a slit having a distance LSC. The photodiodes are formed so as to be opposed to each other with a central region therebetween.
The slit SL is preferably provided at an interval that opens 50% or more of the region sandwiched between the first wiring conductive layers 21 (the anode electrode 7A and the cathode electrode 7C).
[0060]
Next, on the first wiring conductive layer 21 (the anode electrode 7A and the cathode electrode 7C), a silicon oxide film having a thickness of 0.5 μm is formed on the entire surface by a CVD method using, for example, TEOS (tetraethylorthosilicate) as a raw material. A first insulating layer 31 is formed by deposition.
At this time, a step portion 31 </ b> A is generated on the surface of the first insulating layer 31 due to the formation of the first wiring conductive layer 21 in the lower layer.
[0061]
Next, for example, by spin coating, an inorganic SOG (Spin on Glass) or the like is applied with a film thickness to fill the step portion 31A, and the inorganic second insulating layer 32 so as to flatten the step portion 31A. Form.
In this step, the slit SL is provided in spite of the fact that the so-called dam by the first wiring conductive layer 21 composed of the anode electrode 7A and the cathode electrode 7C is disposed on both sides of the photodiode PD region. Thus, it is possible to reduce the degree of uneven thickness of the applied second insulating layer 32 without hindering the casting of the inorganic second insulating layer.
[0062]
Next, as shown in FIG. 4, the entire surface of the inorganic second insulating layer 32 made of inorganic SOG is etched back. As a result, the second insulating layer 32 on the side surface portion of the step portion 31A formed on the surface of the first insulating layer 31 is left, and the steep step 31A is relaxed, that is, flattened.
[0063]
Next, on the surface flattened by the second insulating layer 32, silicon oxide is deposited on the entire surface by, for example, a plasma CVD method using TEOS as a raw material to form a third insulating layer 33. Thus, the interlayer insulating layer 30 composed of the first insulating layer 31, the second insulating layer 32, and the third insulating layer 33 is formed.
Next, a resist film (not shown) is patterned by a photolithography process, and etching such as RIE is performed, so that the interlayer insulating layer 30 (specifically, the first insulating layer 31 and the third insulating layer 33 are formed). A contact window 30W that penetrates through the formed portion) and reaches the first wiring conductive layer 21, and is embedded in the contact window 30W by, for example, vapor deposition or sputtering to cover the entire surface with a conductive material such as Al. The anode electrode 7A and the cathode electrode 7C separated by the slit SL are electrically connected to each other through a predetermined window, that is, a contact window 30W formed in the interlayer insulating layer 30 by a photolithography process. The second wiring conductive layer 22 connected to the first wiring conductive layer 21 is processed into a pattern including the portion 22S to form the third wiring Forming a predetermined pattern on the upper edge layer 33.
As described above, the semiconductor device of this embodiment shown in FIGS. 1 and 2 can be manufactured.
[0064]
According to the manufacturing method of the semiconductor device according to the present embodiment, since the slit is formed in the first wiring conductive layer, the insulating layer is cast in the step of applying the inorganic insulating layer and performing the planarization process. It is possible to reduce the degree of unevenness in the thickness of the applied insulating layer without hindering the above.
[0065]
In the semiconductor device manufacturing method according to the present embodiment, the slits SL are provided in the first wiring conductive layer 21. The patterning of the slits SL is performed simultaneously with the patterning of the first wiring conductive layer 21. In addition, since the connecting portion 22S for electrically connecting the slits SL can be formed in the same process as the conventional process for forming the second wiring conductive layer, the number of processes is different from that of the conventional method. Can be implemented without increasing
[0066]
(Example)
In the method of manufacturing a semiconductor device according to the above-described embodiment, a method is usually employed in which a plurality of semiconductor chip equivalent circuits are formed on one semiconductor wafer and divided into individual semiconductor chips by a dicing process. However, a rectangular ring-shaped first wiring conductive layer pattern (short side 30 μm, long side 90 μm) is formed on the central portion of the semiconductor wafer 41 shown in FIG. Sample 1 in which SOG was applied by spin coating and etched back on the entire surface was prepared, and the thickness of the SOG film was measured. The measurement is performed using P in each first wiring conductive layer pattern.1 , P2 , And PThree I went in three places.
In addition, the above-described rectangular ring-shaped first wiring conductive layer 21 has a slit (SL) size and an L / S ratio shown in Table 1 (with respect to a region surrounded or sandwiched by the first wiring conductive layer). Samples 2 to 4 provided with slits having a predetermined pattern such as the ratio of opening were prepared, and the thickness of the SOG film was measured in the same manner as described above.
The results are shown in Table 1.
[0067]
[Table 1]
Figure 0004742407
[0068]
From Table 1, by providing slits in the first wiring conductive layer 21, uneven thickness of the SOG film is suppressed, and in particular, the L / S ratio of the first wiring conductive layer is set to 50%, more preferably 33%. At times, it was confirmed that the thickness unevenness was significantly suppressed.
[0069]
Second embodiment
The semiconductor device according to the present embodiment is a photodiode IC, FIG. 7A is a plan view of a photodiode portion that is a main part of the photodiode IC according to the present embodiment, and FIG. It is sectional drawing in AA 'in Fig.7 (a).
As in the first embodiment, in the formation region of the photodiode PD, the silicon semiconductor substrate 1 includes, for example, a first p-type semiconductor layer 2 containing a high concentration of p-type impurities and a low concentration of p-type impurities. A 2p-type semiconductor layer (anode layer) 3 is formed, and an n-type semiconductor layer (cathode layer) 4 containing n-type impurities at a high concentration is formed in a surface layer region of the second p-type semiconductor layer 3. A type photodiode is formed.
In addition, in the outer peripheral region of the photodiode PD, a p-type impurity containing a high concentration of p-type impurities deeper than the n-type semiconductor layer 4 is connected to the first p-type semiconductor layer 2 and the second p-type semiconductor layer 3. A 3p type semiconductor layer 5 is formed to isolate the photodiode PD region.
[0070]
A surface insulating layer 6 made of, for example, silicon oxide is formed on the surface of the silicon semiconductor substrate 1 on which the PIN photodiode is formed, and a contact window reaching the third p-type semiconductor layer 5 is formed.
A lower conductive layer 20 that is buried in the contact window and is in ohmic contact with the third p-type semiconductor layer 5 is formed.
The lower conductive layer 20 is preferably 200 nm or less, for example, about 100 nm in thickness, and is made of polysilicon having a sheet resistance of about 80Ω / □.
The contact window reaching the third p-type semiconductor layer 5 formed in the surface insulating layer 6 is perforated in a continuous pattern surrounding the region of the n-type semiconductor layer 4 serving as the light receiving region of the photodiode PD. The lower conductive layer 20 is also formed in a continuous dam pattern surrounding the region of the n-type semiconductor layer 4.
[0071]
A first insulating layer 31 made of, for example, silicon oxide is formed on the lower conductive layer 20, and a contact window 31 </ b> W reaching the lower conductive layer 20 is formed.
A first wiring conductive layer 21 embedded in the contact window 31W and making ohmic contact with the lower conductive layer 20 is formed with a film thickness of 800 nm or more.
The first wiring conductive layer 21 is made of, for example, aluminum or an alloy thereof.
The cross-sectional view of FIG. 7B is not a cross-section at a position crossing the formation region of the first wiring conductive layer 21, and therefore the first wiring conductive layer 21 is not drawn on the drawing.
[0072]
As the pattern of the first wiring conductive layer 21, slits SL having a distance LSA, for example, are formed in the pattern surrounding the photodiode PD region. The slit SL is preferably provided at an interval that opens 50% or more of the region surrounded by the first wiring conductive layer 21.
[0073]
In the above configuration, it is preferable that the first wiring conductive layer is a conductor layer that constitutes an electrode for the light receiving element, and further, the first wiring conductive layer is on the ground (ground) side of the light receiving element. The conductive layer that constitutes the electrode, and the second wiring conductive layer is preferably used as a light shielding body that partitions the light receiving surface of the light receiving element and is connected to the ground.
[0074]
A second insulating layer 32 made of, for example, silicon oxide is formed on the upper layer of the first wiring conductive layer 21, and a step portion (not shown) generated on the surface of the second insulating layer 32 is formed on the side surface of the step. An inorganic or organic third insulating layer made of inorganic or organic SOG (Spin on Glass) or the like is formed so as to flatten the stepped portion.
The third insulating layer is etched back over the entire surface, and is only left on the side surface of the step (not shown) generated on the surface of the second insulating layer 32 due to the first wiring conductive layer 21. However, since the cross-sectional view of FIG. 7B is not a cross-section at the position crossing the step formation region generated on the surface of the second insulating layer 32, the third insulating layer is drawn on the drawing. Not.
Further, a fourth insulating layer 34 made of, for example, silicon oxide is formed on the entire upper layer.
The second insulating layer 32, the third insulating layer 33, and the fourth insulating layer 34 constitute an interlayer insulating layer 30.
[0075]
A contact window reaching the first wiring conductive layer 21 is formed through the interlayer insulating layer 30 (specifically, the portion where the first insulating layer 31 and the third insulating layer 33 are formed). The first wiring conductive layers 20 embedded in the contact window and in a predetermined pattern on the fourth insulating layer 34, that is, separated by the slit SL, are electrically connected to each other. A second wiring conductive layer 22 connected to the wiring conductive layer 21 is formed.
As described above, the anode electrode E connected from the lower conductive layer 20, the first wiring conductive layer 21, and the second wiring conductive layer 22 to the third p-type semiconductor layer 5 of the PIN photodiode.A Is formed.
[0076]
In addition, a contact window reaching the n-type semiconductor layer 4 of the PIN photodiode is formed, and the cathode electrode E is in ohmic contact with the n-type semiconductor layer 4.CIs formed.
[0077]
In the semiconductor device of the present embodiment described above, slits are formed in the first wiring conductive layer with respect to the region surrounded by the first wiring conductive layer 21 at intervals that open the region, for example, by 50% or more. The space is electrically connected by the second wiring conductive layer, and is also electrically connected by the lower conductive layer formed below the first wiring conductive layer. Yes.
Therefore, according to the above-described semiconductor device of the present embodiment, in the step of performing the planarization process by applying the inorganic or organic third insulating layer such as the inorganic or organic SOG film in the manufacturing process. Even though a so-called dam by the first wiring conductive layer 21 surrounding the photodiode PD region is arranged, the above-described slit SL is provided, so that this inorganic or organic third layer is provided. It is possible to reduce the degree of unevenness of the thickness of the applied insulating layer without hindering the casting of the insulating layer.
In the above, since the first conductive layer is formed as thin as about 100 nm with respect to 800 nm of the first wiring conductive layer, the function as a dam is low and does not hinder the casting of the third insulating layer.
[0078]
A method for manufacturing the semiconductor device of the present embodiment will be described.
First, as shown in FIG. 8A, in the formation region of the photodiode PD, the first p-type semiconductor layer 2 and the p-type semiconductor layer 2 containing a high concentration of p-type impurities, for example, by ion implantation into the silicon semiconductor substrate 1. A second p-type semiconductor layer (anode layer) 3 containing a low concentration of type impurities is formed, and an n-type semiconductor layer (cathode layer) 4 containing a high concentration of n-type impurities in the surface layer region of the second p-type semiconductor layer 3 is formed. To form a PIN type photodiode.
Further, in the outer peripheral region of the photodiode PD, p-type impurities are introduced deeper than the n-type semiconductor layer 4 by ion implantation or the like, and the third p is connected to the first p-type semiconductor layer 2 and the second p-type semiconductor layer 3. A type semiconductor layer 5 is formed to isolate the photodiode PD region.
[0079]
Next, the surface insulating layer 6 is formed by depositing silicon oxide with a film thickness of 0.5 μm on the surface of the silicon semiconductor substrate 1 on which the above-described PIN type photodiode is formed by, for example, CVD (Chemical Vapor Deposition). To do.
Next, a resist film (not shown) having a pattern that opens the third p-type semiconductor layer 5 region is formed on the surface insulating layer 6 by photolithography, and etching such as RIE (reactive ion etching) is performed. A contact window reaching the third p-type semiconductor layer 5 is formed.
Next, for example, by CVD, polysilicon is deposited on the entire surface by filling the inside of the contact window, preferably with a film thickness of 200 nm or less, for example, 100 nm. The sheet resistance of this polysilicon is, for example, about 80Ω / □.
Next, the polysilicon film is patterned to form the lower conductive layer 20.
Here, the contact window reaching the third p-type semiconductor layer 5 formed in the surface insulating layer 6 is drilled in a continuous pattern surrounding the region of the n-type semiconductor layer 4 serving as the light receiving region of the photodiode PD. The lower conductive layer 20 is also formed in a continuous dam pattern surrounding the region of the n-type semiconductor layer 4.
[0080]
Next, as shown in FIG. 8B, the first insulating layer 31 is formed by covering the lower conductive layer 20 and depositing silicon oxide on the entire surface by, for example, the CVD method.
Next, a resist film (not shown) having a pattern opening the lower conductive layer 20 region is formed on the first insulating layer 31 by photolithography, and etching such as RIE (reactive ion etching) is performed. A contact window (not shown) reaching the lower conductive layer 20 is formed.
Next, the contact window is buried, for example, by sputtering, and aluminum or an alloy thereof is deposited on the entire surface to a thickness of, for example, 800 nm or more, and patterned to form a first wiring conductive layer (not shown).
Here, as shown in FIG. 7, the first wiring conductive layer 21 is formed so as to be divided by slits having a distance LSA.
The slit SL is preferably provided at an interval that opens 50% or more of the region surrounded by the first wiring conductive layer 21.
The cross-sectional view of FIG. 8B is not a cross-section at a position crossing the formation region of the first wiring conductive layer 21, and therefore the first wiring conductive layer 21 is not drawn on the drawing.
[0081]
Next, as shown in FIG. 8C, a silicon oxide film having a thickness of 0.5 μm is formed on the entire surface of the first wiring conductive layer 21 by CVD using, for example, TEOS (tetraethylorthosilicate) as a raw material. To form a second insulating layer 32.
At this time, due to the formation of the first wiring conductive layer 21 in the lower layer, a part of the step is generated on the surface of the second insulating layer 32, but the cross section of FIG. Since the figure is not a cross section at a position crossing the step forming region generated on the surface of the second insulating layer 32, the step is not drawn on the drawing.
[0082]
Next, as shown in FIG. 9D, for example, by spin coating, an inorganic or organic SOG (Spin on Glass) or the like is applied with a film thickness to fill the step portion, and the step portion is flattened. As described above, the inorganic or organic third insulating layer 33 is formed.
In this process, according to the spin coating method, the coating film is cast in the wafer outward direction (for example, F direction on the drawing) by centrifugal force. However, the so-called dam by the first wiring conductive layer 21 surrounds the photodiode PD region. The third insulating layer is applied without hindering the casting of the inorganic or organic third insulating layer by providing the slit SL despite the fact that the slit SL is provided. It is possible to reduce the thickness unevenness of 33.
[0083]
Next, as shown in FIG. 9E, the entire surface of the inorganic or organic third insulating layer 33 made of inorganic or organic SOG is etched back. As a result, the third insulating layer 33 on the side surface portion of the step portion formed on the surface of the second insulating layer 32 is left, and a steep step is relaxed, that is, flattened.
In the cross section that does not cross the step forming region generated on the surface of the second insulating layer 32 as shown in the cross-sectional view of FIG. 9E, the third insulating layer 33 is completely removed by the etch back. Will be.
[0084]
Next, as shown in FIG. 9F, silicon oxide is deposited on the entire surface by the plasma CVD method using TEOS as a raw material, for example, on the surface flattened by the etch back, thereby forming a fourth insulating layer 34. To do. As described above, the interlayer insulating layer 30 including the second insulating layer 32, the third insulating layer 33, and the fourth insulating layer 34 is formed.
Next, a resist film (not shown) is patterned by a photolithography process, and etching such as RIE is performed, so that the interlayer insulating layer 30 (specifically, the second insulating layer 32 and the fourth insulating layer 34 are formed). A contact window reaching the first wiring conductive layer (not shown) through the formed portion), and further embedded with a conductive material such as Al by vapor deposition or sputtering, for example. Deposited on the entire surface and processed into a predetermined pattern by a photolithography process, that is, a pattern for electrically connecting the first wiring conductive layers separated by the slit SL through a contact window drilled in the interlayer insulating layer 30 Then, the second wiring conductive layer 22 connected to the first wiring conductive layer 21 is formed on the fourth insulating layer 34 with a predetermined pattern.
Thus, the semiconductor device of this embodiment shown in FIG. 7 can be manufactured.
[0085]
According to the method for manufacturing a semiconductor device according to the present embodiment, since the slit is formed in the first wiring conductive layer, in the step of applying the inorganic or organic third insulating layer and performing the planarization process, It is possible to reduce the degree of uneven thickness of the applied insulating layer without hindering the casting of the insulating layer.
In the above, since the first conductive layer is formed as thin as about 100 nm with respect to 800 nm of the first wiring conductive layer, the function as a dam is low and does not hinder the casting of the third insulating layer.
[0086]
In the semiconductor device manufacturing method according to the present embodiment, the slits SL are provided in the first wiring conductive layer 21. The patterning of the slits SL is performed simultaneously with the patterning of the first wiring conductive layer 21. In addition, since the connecting portion for electrically connecting the slits SL can be formed in the same process as the conventional process for forming the second wiring conductive layer, the number of processes is less than that of the conventional method. It can be implemented without increasing.
[0087]
The semiconductor device having the photodiode according to the above-described embodiment can be used as a light receiving element mounted on, for example, a CD or DVD optical disk device, or other light receiving element.
[0088]
The present invention is not limited to the above embodiment.
For example, in the above embodiment, the p-type impurity and the n-type impurity are interchanged, that is, n- The present invention can be applied to a PIN photodiode having a p-type semiconductor region in the surface layer portion of the type semiconductor region.
In addition, the wavelength of light received by the photodiode is not particularly limited, such as blue light in a band of 780 nm to 650 nm and 400 nm.
Further, the present invention is applicable not only to PIN photodiodes but also to photodiodes in general.
In addition, various changes can be made without departing from the scope of the present invention.
[0089]
【The invention's effect】
In the semiconductor device of the present invention, since the slit is formed in the first wiring conductive layer, this insulation is performed in the step of applying an insulating layer such as inorganic or organic in the manufacturing process and performing the planarization process. It is possible to reduce the degree of uneven thickness of the applied insulating layer without hindering the casting of the layer.
[0090]
In the method of manufacturing a semiconductor device according to the present invention, a slit is formed in the first wiring conductive layer. Therefore, in the step of applying an organic or inorganic insulating layer and performing a planarization process, It is possible to reduce the thickness unevenness of the insulating layer to be applied without hindering casting.
[Brief description of the drawings]
FIG. 1 is a plan view of a semiconductor device according to a first embodiment.
2 is a cross-sectional view taken along line A-A ′ of the semiconductor device shown in FIG. 1;
FIG. 3 is a cross-sectional view showing a manufacturing process of the manufacturing method of the semiconductor device shown in FIG. 1, showing a process up to a second insulating layer coating process;
4 is a cross-sectional view showing a continuation process of FIG. 3 and showing a process up to an etch-back process of a second insulating layer. FIG.
FIG. 5 is a plan view showing a pattern of a first wiring conductive layer of the semiconductor device according to the first embodiment.
FIG. 6 is a plan view showing a pattern of a first wiring conductive layer formed on a semiconductor wafer in an example.
7A is a plan view of a semiconductor device according to a second embodiment, and FIG. 7B is a cross-sectional view taken along line A-A ′ in FIG. 7A.
8 is a cross-sectional view showing a manufacturing process of the manufacturing method of the semiconductor device shown in FIG. 7, wherein (a) shows the first conductive layer forming process, and (b) shows the first wiring conductive layer; (C) shows up to the formation process of the second insulating layer.
9 is a cross-sectional view showing a continuation process of FIG. 8, wherein (d) is a process up to a third insulating layer forming process, (e) is a process up to an etch back process of a third insulating layer; f) shows up to the step of forming the fourth insulating layer.
FIG. 10 is a cross-sectional view showing a process up to forming a second insulating layer in the first conventional example.
FIG. 11 is a cross-sectional view showing a process up to etching back a second insulating layer in the first conventional example.
FIG. 12 is a cross-sectional view showing a process until a third insulating layer is formed in the first conventional example.
FIG. 13 is a plan view of a semiconductor device according to a first conventional example.
14A is a plan view of a semiconductor device according to a second conventional example, and FIG. 14B is a cross-sectional view taken along line A-A ′ in FIG. 14A.
15 is a cross-sectional view showing a manufacturing process of the manufacturing method of the semiconductor device shown in FIG. 14, wherein (a) shows a process up to the formation of the second insulating layer, and (b) shows a process of the third insulating layer; Up to the forming process, (c) shows the process up to the etch back process of the third insulating layer.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... 1st p-type semiconductor layer, 3 ... 2nd p-type semiconductor layer (anode layer), 4 ... n-type semiconductor layer (cathode layer), 5 ... 3rd p-type semiconductor layer, 6 ... Surface insulating layer, 6WA, 6WC ... contact window, 7A anode electrode, 7C ... cathode electrode, 20 ... first conductive layer, 21 ... first wiring conductive layer, 22 ... second wiring conductive layer, 22S ... connecting portion, 30 ... interlayer Insulating layer, 30W ... contact window, 31 ... first insulating layer, 31A, 32A ... step, 31W ... contact window, 32 ... second insulating layer, 33 ... third insulating layer, 34 ... fourth insulation Layer, 41 ... wafer, 101 ... semiconductor substrate, 102 ... insulating layer, 103 ... first wiring conductive layer, 104 ... first insulating layer, 105 ... organic insulating layer, 106 ... step, 107 ... second Insulating layer, 108 ... interlayer insulating layer, SL ... slit, PD ... photo Diode, EA ... Anode electrode, EC ... Cathode electrode.

Claims (11)

半導体基体上に形成された第1の導電層と、
上記第1の導電層を覆って形成された第1の絶縁層と、
上記第1の絶縁層上に形成された第1の配線導電層と、
上記第1の配線導電層を覆って形成された第2の絶縁層と、
上記第2の絶縁層上に、該第2の絶縁層の表面に発生した段部の側面に、当該段部を平坦化するように塗布により形成された有機系あるいは無機系の第3の絶縁層と、
上記第3の絶縁層上に形成された第4の絶縁層と、上記第4の絶縁層上に形成された第2の配線導電層と
を有し、
上記第1の配線導電層にスリットが形成され、上記スリット間が、上記第1の導電層と上記第2の配線導電層の両方によって、電気的に連結している
半薄体装置。
A first conductive layer formed on the semiconductor substrate;
A first insulating layer formed over the first conductive layer;
A first wiring conductive layer formed on the first insulating layer;
A second insulating layer formed over the first wiring conductive layer;
An organic or inorganic third insulation formed on the second insulating layer by coating so as to flatten the stepped portion on the side surface of the stepped portion generated on the surface of the second insulating layer. Layers,
A fourth insulating layer formed on the third insulating layer, and a second wiring conductive layer formed on the fourth insulating layer,
It said first slit is formed in the wiring conductive layer, between the slits, by both the upper Symbol first conductive layer and the second wiring conductor layer, a semi-thin body devices that are electrically connected.
上記第3の絶縁層が、有機系あるいは無機系SOG膜である
請求項記載の半導体装置。
The semiconductor device according to claim 1 , wherein the third insulating layer is an organic or inorganic SOG film.
上記第1の配線導電層のスリットは、上記第1の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を少なくとも50%以上開放する間隔とする
請求項記載の半導体装置。
The slits of the first wiring conductive layer, the relative enclosing or a region sandwiched by the first wiring conductive layer, the semiconductor device according to claim 1, wherein an interval for opening the region of at least 50% or more.
上記第1の導電層および第1の配線導電層が、受光素子に対する電極を構成する導電体層である
請求項に記載の半導体装置。
The semiconductor device according to claim 1 , wherein the first conductive layer and the first wiring conductive layer are conductive layers constituting electrodes for the light receiving element.
上記第1の導電層および第1の配線導電層が、上記受光素子のグランド(接地)側の電極を構成する導電層であり、上記第2の配線導電層が、上記受光素子の受光面を区画する遮光体として用いられ、グランドに接続している
請求項記載の半導体装置。
The first conductive layer and the first wiring conductive layer are conductive layers constituting an electrode on the ground (ground) side of the light receiving element, and the second wiring conductive layer is a light receiving surface of the light receiving element. The semiconductor device according to claim 4 , wherein the semiconductor device is used as a light shielding body for partitioning and connected to a ground.
上記第1の配線導電層が、上記第1の絶縁層に穿設された第1コンタクトホールを通じて、上記第1の導電層と接続している
請求項記載の半導体装置。
The semiconductor device according to claim 1 , wherein the first wiring conductive layer is connected to the first conductive layer through a first contact hole formed in the first insulating layer.
上記第1の配線導電層が、上記第2、第3および第4の絶縁層、あるいは、上記第2および第4の絶縁層に穿設された第2コンタクトホールを通じて、上記第2の配線導電層と接続している
請求項記載の半導体装置。
The first wiring conductive layer is connected to the second wiring conductive layer through the second, third and fourth insulating layers or the second contact hole formed in the second and fourth insulating layers. The semiconductor device according to claim 1 , wherein the semiconductor device is connected to the layer.
上記第1の導電層が膜厚200nm以下であり、かつ、上記第1の配線導電層が膜厚800nm以上である
請求項に記載の半導体装置。
The semiconductor device according to claim 1 , wherein the first conductive layer has a thickness of 200 nm or less, and the first wiring conductive layer has a thickness of 800 nm or more.
半導体基体に第1の導電層を形成する工程と、
上記第1の導電層上に、第1の絶縁層を形成する工程と、
上記第1の絶縁層上に、スリットを有する第1の配線導電層を形成する工程と、
上記第1の配線導電層上に、全面に第2の絶縁層を形成する工程と、
上記第2の絶縁層の表面に、有機系あるいは無機系の第3の絶縁層を塗布により形成して、上記第2の絶縁層の表面を平坦化する工程と、
全面に第4の絶縁層を形成する工程と、
少なくとも上記第2および第4の絶縁層による層間絶縁層上に、第2の配線導電層を形成する工程と
を有し、
上記第1の導電層および上記第2の配線導電層を、上記第1の配線導電層の上記スリット間を跨ぐように形成し、上記第1の絶縁層に穿設した第1のコンタクトホール、および、上記第2、第3および第4の絶縁層あるいは上記第2および第4の絶縁層に穿設した第2のコンタクトホールを通じて、上記スリットによって分断された上記第1の配線導電層を相互に連結する連結配線部を形成する
半導体装置の製造方法。
Forming a first conductive layer on a semiconductor substrate;
Forming a first insulating layer on the first conductive layer;
Forming a first wiring conductive layer having a slit on the first insulating layer;
Forming a second insulating layer over the entire surface of the first wiring conductive layer;
The surface of the second insulating layer, the third insulating layer of an organic or inorganic formed by coating, planarizing the surface of the second insulating layer,
Forming a fourth insulating layer on the entire surface;
Forming a second wiring conductive layer on at least the interlayer insulating layer of the second and fourth insulating layers, and
Forming the first conductive layer and the second wiring conductive layer so as to straddle the slits of the first wiring conductive layer, and a first contact hole formed in the first insulating layer; The first wiring conductive layers separated by the slits are mutually connected through the second, third and fourth insulating layers or the second contact holes formed in the second and fourth insulating layers. A method for manufacturing a semiconductor device, wherein a connection wiring portion connected to a semiconductor device is formed.
上記第1の配線導電層はのスリットは、当該配線層によって包囲あるいは挟み込まれる領域に対し、当該領域の周囲を少なくとも50%以上開放する
請求項記載の半導体装置の製造方法。
The method of manufacturing a semiconductor device according to claim 9 , wherein the slit of the first wiring conductive layer opens at least 50% or more around the region surrounded or sandwiched by the wiring layer.
上記第1の導電層および第1の配線導電層が、受光素子に対する電極を構成する導電層である
請求項記載の半導体装置の製造方法。
The method for manufacturing a semiconductor device according to claim 9 , wherein the first conductive layer and the first wiring conductive layer are conductive layers constituting electrodes for the light receiving element.
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