JPH1126576A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH1126576A
JPH1126576A JP17568497A JP17568497A JPH1126576A JP H1126576 A JPH1126576 A JP H1126576A JP 17568497 A JP17568497 A JP 17568497A JP 17568497 A JP17568497 A JP 17568497A JP H1126576 A JPH1126576 A JP H1126576A
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JP
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insulating film
surface
dummy
contact hole
semiconductor substrate
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JP17568497A
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Japanese (ja)
Inventor
Yuriko Kiyono
Noboru Koike
池 昇 小
野 由里子 清
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To prevent a malfunction of a circuit by electrically connecting an exposed semiconductor substrate and a dummy electrode made by patterning the conductive material, on an insulating film and in a contact hole. SOLUTION: A silicon oxide film 4 is formed on the surface of a semiconductor substrate 1 and then resist is applied onto the surface of the silicon oxide film 4. With the resist as a mask, the silicon oxide film 4 is etched and thereby a contact hole 31 is formed. After that, polycrystalline silicon films 12a, 21b are formed on the entire surface. On these polycrystalline silicon films 12a, 12b, a high melting point metal film 5 is deposited and then the polycrystalline silicon films 12a, 12b and the high melting point metal film 5, which are used as conductive materials, are patterned to form dummy electrodes 12a, 12b, 5. These dummy electrodes 12a, 12b, 5 are electrically connected to the semiconductor substrate 1.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体装置及びその製造方法に係わり、特にダミーパターンが形成された装置及びその製造方法に関する。 The present invention relates to relates to a semiconductor device and a manufacturing method thereof, and more particularly to apparatus and a method of manufacturing the dummy patterns are formed.

【0002】 [0002]

【従来の技術】図8に、1つの半導体チップ100における回路ブロックが形成された複数の回路形成領域10 BACKGROUND ART FIG. 8, a plurality of circuit formation region 10 where the circuit blocks are formed in one semiconductor chip 100
1と、その周囲に存在し、それぞれの回路形成領域を分離する回路分離領域102とを示す。 1, present in the surroundings, showing the circuit isolation region 102 for separating the respective circuit formation region. 回路形成領域10 Circuit formation region 10
1では、回路を構成するゲート電極や2層以上の配線層等の段差の存在により、これらの上面に堆積された層間絶縁膜に凹凸が生じる。 In 1, the presence of the step of the wiring layer or the like above the gate electrode and the second layer constituting a circuit, unevenness occurs in the interlayer insulating film deposited on these top. このため、回路分離領域102 Therefore, circuit isolation region 102
において電極や配線等を形成せずに層間絶縁膜を堆積すると、回路形成領域101との間で層間絶縁膜の高さに相違が生じる。 When depositing an interlayer insulating film without forming the electrodes, wirings and the like, it is a difference in height of the interlayer insulating film between the circuit formation region 101 occurs at. そこで、回路分離領域102においてもダミー素子領域やダミー電極、ダミー配線層を含んだダミーパターンを形成し、その上に層間絶縁膜を堆積することが行われている。 Therefore, the dummy element region and the dummy electrode is also in the circuit isolation region 102, forming a dummy pattern including the dummy wiring layer, it has been performed to deposit an interlayer insulating film formed thereon.

【0003】図9に、従来の回路分離領域102におけるダミーパターンの縦断面構造を示す。 [0003] FIG. 9 shows a longitudinal sectional structure of the dummy pattern in the conventional circuit isolation region 102. 半導体基板1の表面部分にPウエル11bが形成され、Pウエル11b P-well 11b is formed on the surface portion of the semiconductor substrate 1, P-well 11b
内のダミー素子領域がトレンチ溝3により分離されている。 Dummy element region of the inner are separated by trenches 3. ダミー素子領域の表面は、熱酸化法により形成されたシリコン酸化膜4が形成されており、その上部にダミーゲート電極が形成されている。 The surface of the dummy element region, the silicon oxide film 4 formed by thermal oxidation is formed, the dummy gate electrode is formed thereon. ダミーゲート電極は、 The dummy gate electrode,
多結晶シリコン膜12とタングステン等の高融点金属膜5とで構成されている。 It is composed of a polycrystalline silicon film 12 and the refractory metal film 5 such as tungsten.

【0004】ダミー素子領域とトレンチ溝3の表面全体を覆うように、第1層目の層間絶縁膜6が堆積されている。 [0004] so as to cover the entire surface of the dummy element region and the trench 3, first interlayer insulating film 6 is deposited. 層間絶縁膜6を堆積した時点では、ダミーゲート電極の存在により表面に段差があるが、CMP(chemical At the time of depositing an interlayer insulating film 6, there is a step on the surface due to the presence of the dummy gate electrode, CMP (Chemical
mechanical polishing )により平坦化される。 Is flattened by Mechanical Polishing). 層間絶縁膜6の表面上に、第1層目のダミー配線層7が形成され、その表面全体を覆うように第2層目の層間絶縁膜8 On the surface of the interlayer insulating film 6, the first layer of the dummy wiring layer 7 is formed, the second interlayer insulating film so as to cover the entire surface 8
が堆積される。 There is deposited. この層間絶縁膜8がCMPにより平坦化された後、第2層目のダミー配線層9が形成される。 After the interlayer insulating film 8 is flattened by the CMP, the second layer of the dummy wiring layer 9 is formed. さらに、表面全体を覆うように第3層目の層間絶縁膜10 Additionally, third-layer interlayer insulating film to cover the entire surface 10
が堆積され、その表面がCMPにより平坦化される。 There is deposited, the surface is flattened by CMP.

【0005】 [0005]

【発明が解決しようとする課題】しかし、従来の半導体装置及びその製造方法では、ダミーパターンを設けたことによって浮遊容量が増大するという問題があった。 [0008] However, in the conventional semiconductor device and manufacturing method, there is a problem that the stray capacitance is increased by providing the dummy pattern. 図9からも明らかなように、多結晶シリコン膜12及び高融点金属膜5aから成るダミーゲート電極と半導体基板1との間には、シリコン酸化膜4が形成されて絶縁されている。 As is apparent from FIG. 9, between the dummy gate electrode and the semiconductor substrate 1 made of polycrystalline silicon film 12 and the refractory metal film 5a, the silicon oxide film 4 is formed is insulated. このため、ダミーゲート電極と半導体基板1との間で浮遊容量が発生していた。 Therefore, stray capacitance between the dummy gate electrode and the semiconductor substrate 1 has occurred. さらに、ダミーゲート電極とダミー配線層7との間、ダミー配線層7とダミー配線層9とのそれぞれの間においても浮遊容量が発生していた。 Furthermore, between the dummy gate electrode and the dummy wiring layer 7, the stray capacitance between the respective dummy wiring layer 7 and the dummy wiring layer 9 has occurred.

【0006】このため、従来の半導体装置及びその製造方法によれば、ダミーパターンにより発生した浮遊容量が原因となって、回路に誤動作が生じる場合があった。 [0006] Therefore, according to the conventional semiconductor device and a manufacturing method thereof, the stray capacitance generated by the dummy pattern is caused, there is a case where malfunction in the circuit occurs.

【0007】本発明は上記事情に鑑みてなされたもので、平坦化のために形成するダミーパターンにより浮遊容量が生じ、回路が誤動作することを防止することが可能な半導体装置及びその製造方法を提供することを目的とする。 [0007] The present invention has been made in view of the above circumstances, the stray capacitance caused by the dummy pattern formed for planarization, the semiconductor device and a manufacturing method thereof capable of preventing the circuit from malfunctioning an object of the present invention is to provide.

【0008】 [0008]

【課題を解決するための手段】本発明の半導体装置の製造方法は、半導体基板の回路を形成しない領域にダミーパターンを形成する方法であって、前記半導体基板の表面上に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを開孔して前記半導体基板の表面を露出する工程と、前記絶縁膜上および前記コンタクトホールで露出した前記半導体基板の表面上に導電性材料を堆積する工程と、前記導電性材料にパターニングを行って前記ダミー電極を形成する工程とを備え、前記ダミー電極と前記半導体基板とが電気的に接続されることを特徴としている。 The method of manufacturing a semiconductor device of the present invention In order to achieve the above object, according to a method of forming a dummy pattern in a region not forming a circuit of a semiconductor substrate, forming an insulating film on a surface of said semiconductor substrate step and the insulating film a contact hole by opening a step of exposing the surface of said semiconductor substrate, depositing a conductive material on the insulating film and on the surface of said semiconductor substrate exposed by the contact hole When the conductive material by patterning and forming the dummy electrode, and the dummy electrode and the semiconductor substrate is characterized in that it is electrically connected. ここで、ダミー電極を形成する導電性材料には、基板と同じ導電型の不純物イオンの注入を行う工程を備えていなければならない。 Here, the conductive material forming the dummy electrodes, must have a process of performing implantation of impurity ions of the same conductivity type as the substrate.

【0009】このような構成としたことにより、ダミー電極と半導体基板との間に浮遊容量が発生することが防止される。 [0009] By such a configuration, the stray capacitance can be prevented from occurring between the dummy electrode and the semiconductor substrate.

【0010】本発明の製造方法はさらに、前記ダミー電極と前記絶縁膜の表面上に層間絶縁膜を堆積し、表面を平坦化する工程と、前記層間絶縁膜にコンタクトホールを開孔し、前記ダミー電極の表面を露出させる工程と、 [0010] The manufacturing method of the present invention further wherein an interlayer insulating film is deposited on the surface of the dummy electrode and the insulating film, a step of flattening the surface, a contact hole in the interlayer insulating film apertures, the exposing a surface of the dummy electrodes,
前記コンタクトホールを導電性材料で埋める工程と、前記層間絶縁膜と前記コンタクトホールを埋める導電性材料の表面上に配線材料を堆積してパターニングを行い、 The performed a step of filling the contact hole with a conductive material, patterning by depositing a wiring material on the surface of the conductive material filling the contact hole and the interlayer insulating film,
ダミー配線層を形成する工程とを備えていてもよく、この場合は、前記ダミー電極が前記半導体基板に電気的に接続され、前記ダミー電極と前記ダミー配線層とが電気的に接続される。 May comprise a step of forming a dummy wiring layer, in this case, the dummy electrode is the semiconductor substrate to be electrically connected, and the dummy electrode and the dummy wiring layer are electrically connected. これにより、半導体基板とダミー電極、ダミー電極とダミー配線層とがそれぞれ電気的に接続され、これらの導電層の間において浮遊容量が発生することが防止される。 Accordingly, the semiconductor substrate and the dummy electrode, the dummy electrode and the dummy wiring layer are electrically connected, respectively, the stray capacitance can be prevented from occurring between these conductive layers.

【0011】本発明の他の製造方法は、配線層が第1、 [0011] Another production method of the present invention, the wiring layer is first,
第2のダミー配線層として多層構造となっており、コンタクト領域においてダミー電極と半導体基板とが電気的に接続され、1層目の層間絶縁膜に形成された第1のコンタクトホールを埋める導電性材料によりダミー電極と第1のダミー配線層とが電気的に接続され、2層目の層間絶縁膜に形成された第2のコンタクトホールを埋める導電性材料により第1のダミー配線層と第2のダミー配線層とが電気的に接続されることを特徴とする。 Has a multilayered structure as a second dummy wiring layer, and the dummy electrode and the semiconductor substrate in the contact region are electrically connected, conductive fill a first contact hole formed in the first interlayer insulating film the material and the dummy electrode and the first dummy wiring layer are electrically connected by a conductive material to fill the second contact hole formed in second interlayer insulating film and the first dummy wiring layer and the second and the dummy wiring layers, characterized in that it is electrically connected.

【0012】あるいは、本発明の他の製造方法は、前記半導体基板の表面上に絶縁膜を形成する工程と、前記絶縁膜の表面上に第1の層間絶縁膜を堆積し、表面を平坦化する工程と、前記絶縁膜及び前記第1の層間絶縁膜に同時に第1のコンタクトホールを開孔し、前記半導体基板の表面を露出させる工程と、前記第1のコンタクトホールを導電性材料で埋める工程と、前記第1の層間絶縁膜と前記第1のコンタクトホールを埋める導電性材料の表面上に配線材料を堆積してパターニングを行い、第1 [0012] Alternatively, another method of manufacturing the present invention, the forming an insulating film on a surface of a semiconductor substrate, depositing a first interlayer insulating film on a surface of the insulating film, flattening the surface a step of the insulating film and then opening a first contact hole at the same time in the first interlayer insulating film, thereby exposing a surface of the semiconductor substrate, filling the first contact hole with a conductive material a step, performed the patterning by depositing wiring material on the surface of the first interlayer insulating film and the conductive material filling the first contact hole, the first
のダミー配線層を形成する工程と、前記第1の層間絶縁膜と前記第1のダミー配線層の表面上に第2の層間絶縁膜を堆積し、表面を平坦化する工程と、前記第2の層間絶縁膜又は前記絶縁膜と前記第1の層間絶縁膜及び前記第2の層間絶縁膜に第2のコンタクトホールを開孔し、 Forming a dummy wiring layer, the second interlayer insulating film is deposited on the first interlayer insulating film and on the surface of the first dummy wiring layer, a step of flattening the surface, the second a second contact hole is opened in the interlayer insulating film or the insulating film and the first interlayer insulating film and the second interlayer insulating film,
前記第1のダミー配線層の表面又は前記半導体基板の表面の少なくともいずれか一方を露出させる工程と、前記第2のコンタクトホールを導電性材料で埋める工程と、 And exposing at least one of the surfaces of the first dummy wiring layer or the semiconductor substrate surface, a step of filling the second contact hole with a conductive material,
前記第2の層間絶縁膜と前記第3のコンタクトホールを埋める導電性材料の表面上に配線材料を堆積してパターニングを行い、第2のダミー配線層を形成する工程とを備え、前記半導体基板と前記第1のダミー配線層、前記半導体基板と前記第1のダミー配線層と前記第2のダミー配線層、又は前記半導体基板と前記第2のダミー配線層、の少なくともいずれか1組が電気的に接続されることを特徴とする。 Patterning is performed by depositing the wiring material on the surface of the conductive material filling the third contact hole and the second interlayer insulating film, and forming a second dummy wiring layer, the semiconductor substrate the first dummy wiring layer, the semiconductor substrate and the first dummy wiring layer and the second dummy wiring layer or the semiconductor substrate and the second dummy wiring layers, at least one pair are electrically and characterized in that it is connected.

【0013】この場合は、半導体基板と第1のダミー配線層、第1のダミー配線層と第2のダミー配線層、又は半導体基板と第2のダミー配線層との間のいずれか1組の間で浮遊容量が発生することが防止される。 [0013] In this case, the semiconductor substrate and the first dummy wiring layer, the first dummy wiring layer and the second dummy wiring layer, or a semiconductor substrate and any one set of between the second dummy wiring layer stray capacitance is prevented from occurring between.

【0014】また、前記絶縁膜に前記第1のコンタクトホールが開孔されたダミー素子形成領域が前記半導体基板に形成されたトレンチ溝により分離されており、前記ダミー素子形成領域は前記半導体基板の表面上において、格子状、千鳥格子状、又はランダムに配置されていてもよい。 Further, the insulating film and the dummy element formation region in which the first contact hole is opening are separated by a trench groove formed on the semiconductor substrate, the dummy element forming region of said semiconductor substrate on the surface, lattice-like, zigzag-shaped, or may be arranged randomly.

【0015】本発明の半導体装置は、半導体基板の回路を形成しない領域にダミーパターンが形成された装置であって、半導体基板の表面上に形成され、第1のコンタクトホールが開孔された絶縁膜と、前記第1のコンタクトホールにおいて露出した前記半導体基板の表面上に基板と同一導電型の導電性材料により形成されたダミー電極とを備え、前記ダミー電極と前記半導体基板とが電気的に接続されていることを特徴としている。 [0015] The semiconductor device of the present invention is an apparatus dummy pattern is formed in a region not forming a circuit of a semiconductor substrate, is formed on the surface of the semiconductor substrate, a first contact hole is apertured insulation membrane and, a first contact the semiconductor substrate dummy electrode formed of a conductive material of the substrate and the same conductivity type on the surface of the exposed at the hole, the dummy electrode and the semiconductor substrate and is electrically It is characterized in that it is connected.

【0016】本発明の他の半導体装置は、さらに、前記ダミー電極と前記絶縁膜の表面上に絶縁性材料により形成され、前記ダミー電極の表面が露出するように第2のコンタクトホールが開孔された層間絶縁膜と、前記層間絶縁膜の前記第2のコンタクトホールを埋める導電性材料と、前記層間絶縁膜と前記第2のコンタクトホールを埋める導電性材料の表面上に配線材料により形成されたダミー配線層とを備え、前記ダミー電極と前記半導体基板とが電気的に接続され、前記ダミー電極と前記ダミー配線層とが電気的に接続されていることを特徴としている。 [0016] Another semiconductor device of the present invention, furthermore, the formed of an insulating material on the surface of the dummy electrode and the insulating film, the second contact hole so that the surface of the dummy electrode is exposed opening an interlayer insulating film, a conductive material filling the second contact hole of the interlayer insulating film, is formed by a wiring material on the surface of the conductive material filling the said interlayer insulating film a second contact hole and a dummy wiring layer, wherein the dummy electrode and the semiconductor substrate are electrically connected, and the dummy electrode and the dummy wiring layer is characterized by being electrically connected.

【0017】また、本発明の他の半導体装置は、ダミー配線層が第1、第2のダミー配線層として形成されており、前記ダミー電極が前記半導体基板に電気的に接続され、前記ダミー電極と前記第1のダミー配線層とが電気的に接続され、前記第1のダミー配線層と前記第2のダミー配線層とが電気的に接続されていることを特徴とする。 [0017] Another semiconductor device of the present invention, the dummy wiring layer first, is formed as a second dummy wiring layers, said dummy electrodes being electrically connected to said semiconductor substrate, the dummy electrode and said first dummy wiring layer are electrically connected, wherein the first dummy wiring layer and the second dummy wiring layer is characterized by being electrically connected.

【0018】本発明のさらに他の半導体装置は、半導体基板の表面上に形成され、第1のコンタクトホールが開孔された絶縁膜と、前記絶縁膜と前記第1のコンタクトホールにおいて露出した前記半導体基板の表面上に形成され、前記第1のコンタクトホールにおいて第2のコンタクトホールが開孔された第1の層間絶縁膜と、前記第1のコンタクトホール及び前記第2のコンタクトホールを埋める第1の導電性材料と、前記第1の層間絶縁膜の表面上、又は前記第1の層間絶縁膜及び前記第2のコンタクトホールを埋める第1の導電性材料の表面上に配線材料により形成された第1のダミー配線層と、前記第1 Still another semiconductor device of the present invention is formed on a surface of a semiconductor substrate, an insulating film in which the first contact hole is opening, said exposed in the first contact hole and the insulating film formed on the surface of the semiconductor substrate, a first interlayer insulating film where the second contact hole in the first contact hole is opening, the filling the first contact hole and the second contact hole a first electrically conductive material, said upper surface of the first interlayer insulating film, or formed by a wire material on the first interlayer insulating film and on the surface of the first conductive material filling the second contact hole a first dummy wiring layer, said first
のダミー配線層と前記第1の層間絶縁膜の表面上に絶縁性材料により形成され、前記第1のダミー配線層の表面及び/又は前記第2のコンタクトホールを埋める導電性材料の表面が露出するように第3のコンタクトホールが形成された第2の層間絶縁膜と、前記第2の層間絶縁膜の前記第3のコンタクトホールを埋める第2の導電性材料と、前記第2の層間絶縁膜と前記第3のコンタクトホールを埋める第2の導電性材料の表面上に配線材料により形成された第2のダミー配線層とを備え、前記半導体基板と前記第1のダミー配線層、又は前記半導体基板と前記第1のダミー配線層と前記第2のダミー配線層、又は前記半導体基板と前記第2のダミー配線層、の少なくともいずれか1組が電気的に接続されている。 A dummy wiring layer on the surface of the first interlayer insulating film is formed of an insulating material, the surface of the surface of the first dummy wiring layer and / or conductive material filling the second contact hole is exposed a second interlayer insulating film a third contact hole is formed so as to, the second conductive material to fill the third contact hole in the second interlayer insulating film, the second interlayer insulating and a second dummy wiring layer formed by a wiring material on the surface of the second conductive material to fill the third contact hole and film, the semiconductor substrate and the first dummy wiring layer, or the It said semiconductor substrate and said first dummy wiring layer and the second dummy wiring layer or the semiconductor substrate and the second dummy wiring layers, at least one pair are electrically connected.

【0019】 [0019]

【発明の実施の形態】以下、本発明の一実施の形態について図面を参照して説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be explained with reference to the accompanying drawings, an embodiment of the present invention.

【0020】図1に、本発明の第1の実施の形態による半導体装置の縦断面構造、及びその製造方法を工程別に示す。 [0020] Figure 1 is a longitudinal sectional structure of a semiconductor device according to the first embodiment of the present invention, and illustrates a manufacturing method for each step. 以下の工程は、図8に示された半導体チップ10 The following steps, the semiconductor chip 10 shown in FIG. 8
0のうち、回路ブロックが形成されていない回路分離領域102にダミーパターンを形成する方法に関するが、 Of 0, it relates to a method for forming a dummy pattern on the circuit isolation region 102 which is not the circuit block is formed,
ダミーパターンの形成は回路ブロック101における素子の形成と同じ工程で、同様な方法により形成される。 Forming dummy patterns in the same step as the formation of the element in the circuit block 101 are formed by the same method.

【0021】先ず、図1(a)に示されるように、半導体基板1の表面に、ダミー素子領域を分離するように、 [0021] First, as shown in FIG. 1 (a), the surface of the semiconductor substrate 1, so as to separate the dummy element region,
反応性イオンエッチングを行って深さ約0.5μmのトレンチ溝3を形成する。 Performing reactive ion etching to form a trench 3 having a depth of about 0.5 [mu] m. 化学的気相法(以下、CVD法という)を用いて、表面全体にTEOSオゾン膜を堆積し、CMPにより表面を平坦化してトレンチ溝3の内部を埋める。 Chemical vapor deposition (hereinafter, referred to as CVD method) was used to deposit a TEOS ozone layer over the entire surface, to fill the interior of the trench 3 by flattening the surface by CMP.

【0022】図1(b)に示されたように、摂氏約90 [0022] As shown in FIG. 1 (b), degrees Celsius to about 90
0度で熱酸化を行い、半導体基板1の表面に約100オングストロームの膜厚のシリコン酸化膜4を形成する。 Thermal oxidation is performed at 0 ° to form a silicon oxide film 4 having a film thickness of about 100 angstroms on the surface of the semiconductor substrate 1.
半導体基板1の表面部分に、選択的にN型不純物イオンを注入してNウエル11aを形成し、選択的にP型不純物イオンを注入してPウエル11bを形成する。 The surface portion of the semiconductor substrate 1, the N-well 11a is formed by implanting selectively N-type impurity ions to form a P-well 11b is selectively implanting P-type impurity ions.

【0023】シリコン酸化膜4の表面にレジストを塗布し、ダミー電極と半導体基板1との電気的な接続をとるためのコンタクトホールを開孔したレジスト膜を形成し、これをマスクとして図1(c)に示されたようにシリコン酸化膜4にエッチングを行い、コンタクトホール31を開孔する。 [0023] The resist on the surface of the silicon oxide film 4 is applied, the contact hole resist film is formed which has openings for electrical connection between the dummy electrode and the semiconductor substrate 1, FIG. 1 as a mask ( etched into the silicon oxide film 4 as shown in c), the opening of the contact hole 31. 表面全体に、CVD法により多結晶シリコン膜12を堆積する。 The entire surface, depositing a polycrystalline silicon film 12 by the CVD method. 図1(d)のように、多結晶シリコン膜12の表面上に、Pウエル11bが形成された領域を開孔したレジスト膜13を形成する。 As shown in FIG. 1 (d), the on the surface of the polycrystalline silicon film 12, a resist film 13 having opening regions P-well 11b is formed. このレジスト膜13をマスクとし、P型不純物として例えばボロンを多結晶シリコン膜12に選択的にイオン注入し、多結晶シリコン膜12bとする。 The resist film 13 as a mask, and selectively ion-implanted as a P-type impurity such as boron into the polycrystalline silicon film 12, a polycrystalline silicon film 12b. 図1(e)のように、レジスト膜13を除去し、Nウエルが形成された領域を開孔したレジスト膜14を形成し、N型不純物として例えばヒ素を多結晶シリコン膜12に選択的にイオン注入し、多結晶シリコン膜12aとする。 As shown in FIG. 1 (e), the resist film 13 is removed, a resist film 14 having opening regions N-well is formed, selectively as an N-type impurity such as arsenic into the polycrystalline silicon film 12 ions are implanted to the polycrystalline silicon film 12a. このため、ダミー電極と半導体基板とはオーミックとなる。 Therefore, the ohmic and the dummy electrode and the semiconductor substrate.

【0024】このイオン注入工程は、図8に示す回路ブロックにおいて、Nウェル上に形成された多結晶シリコン膜にP型不純物イオンを、Pウェル上に形成された多結晶シリコン膜にN型不純物イオンを注入する工程と同時に行うことができる。 [0024] This ion implantation step, the circuit block shown in FIG. 8, N-type impurity P-type impurity ions to the polycrystalline silicon film formed on the N-well, the polycrystalline silicon film formed on a P-well it can be carried out simultaneously with the step of implanting ions.

【0025】多結晶シリコン膜12a及び12bの表面上に、スパッタリング法によりタングステン等の高融点金属膜5を、約1000〜2000オングストロームの膜厚で堆積する。 [0025] on the surface of the polycrystalline silicon film 12a and 12b, and the refractory metal film 5 such as tungsten by sputtering is deposited to a thickness of about 1000 to 2000 Angstroms. ダミー電極を形成すべき領域以外の部分を開孔したレジスト膜を形成し、これをマスクとして、図1(f)に示されたように、多結晶シリコン膜1 The portion other than the region for forming the dummy electrode resist film is formed that opening, as a mask, as shown in FIG. 1 (f), a polycrystalline silicon film 1
2a及び12bと高融点金属膜5とにパターニングを行ってダミー電極12a、12b、5を形成する。 2a and 12b and the refractory metal film 5 and the patterning is carried out to the dummy electrodes 12a, to form a 12b, 5. これにより、Pウエル11bが形成された半導体基板1とP型不純物が導入された多結晶シリコン膜12bとが電気的に接続され、Nウエル11aが形成された半導体基板1 Thus, P-well 11b and the polycrystalline silicon film 12b which is the semiconductor substrate 1 and the P-type impurity formed is introduced is electrically connected, N-well 11a semiconductor substrate was formed 1
とN型不純物が導入された多結晶シリコン膜12aとが電気的に接続された状態になる。 A polycrystalline silicon film 12a to N-type impurity is introduced is in a state of being electrically connected.

【0026】図1(g)に示されたように、表面全体にCVD法を用いてシリコン酸化膜を約500オングストロームの膜厚で堆積し、さらに例えばBPSG(ボロン・リン・Si O 2・ガラス)膜からなる第1層目の層間絶縁膜6を約10000〜20000オングストロームの膜厚で堆積し、CMPで平坦化する。 [0026] As shown in FIG. 1 (g), by a CVD method to deposit a silicon oxide film with a thickness of about 500 angstroms on the entire surface, further for example, BPSG (boron-phosphorus-Si O 2 · Glass ) the first interlayer insulating film 6 made of film is deposited in a thickness of about 10,000 to 20,000 angstroms, it is planarized by CMP.

【0027】この後、第1の実施の形態では、図8に示す回路ブロック101に形成される素子に接続される第1層目の配線層17及び第2層目の層間絶縁膜8を形成して層間絶縁膜8を平坦化し、さらに同じく101に接続される第2層目の配線層18及び第3層目の層間絶縁膜10を形成して平坦化し、図2のような縦断面構造を得る。 [0027] After this, in the first embodiment, forming the first wiring layer 17 and the second interlayer insulating film 8 which is connected to the element formed on the circuit block 101 shown in FIG. 8 and the interlayer insulating film 8 was flattened, and planarized to form a second layer wiring layers 18, and the third layer interlayer insulating film 10 of which is further connected also to 101, longitudinal sectional structure as shown in FIG. 2 obtained.

【0028】この第1の実施の形態によれば、ダミー電極を構成する多結晶シリコン膜12aとNウエル11a According to this first embodiment, the polycrystalline silicon film 12a and the N-well 11a constituting the dummy electrode
が形成された半導体基板1とが電気的に接続され、同様にダミー電極を構成する多結晶シリコン膜12bとPウエル11bが形成された半導体基板1とが電気的に接続される。 There a semiconductor substrate 1 formed are electrically connected to the semiconductor substrate 1, a polycrystalline silicon film 12b and the P-well 11b constituting the dummy electrode is formed in the same manner are electrically connected. 従って、図8に示された従来の装置において存在していた電極と基板との間の浮遊容量が消失する。 Accordingly, stray capacitance between the electrode and the substrate that existed in the conventional apparatus shown in FIG. 8 is lost. これにより、従来浮遊容量が原因となって発生していた回路の誤動作を防止することができる。 Thus, it is possible to prevent malfunction of the conventional stray capacitance has occurred causing the circuit.

【0029】次に、本発明の第2の実施の形態による半導体装置及びその製造方法について説明する。 Next, a description will be given of a semiconductor device and a manufacturing method thereof according to a second embodiment of the present invention. 上記第1 The first
の実施の形態では、ダミー電極と半導体基板とが電気的に接続されるが、本実施の形態ではさらにダミー配線層とダミー電極との間、複数のタミー配線層同志の間も接続される点に特徴がある。 In the embodiment, the point is a dummy electrode and the semiconductor substrate are electrically connected, which between the further dummy wiring layer and the dummy electrode in this embodiment, is also connected between the plurality of Tammy wiring layers each other it is characterized in.

【0030】第2の実施の形態による製造方法は、図1 The manufacturing method according to a second embodiment, FIG. 1
(g)に示された、上記第1の実施の形態におけるダミー電極12a、5又は12b及び5と、第1層目の層間絶縁膜6を形成する工程までは同一である。 It is shown in (g), and the dummy electrodes 12a, 5 or 12b and 5 in the first embodiment, the steps up to the step of forming an interlayer insulating film 6 of the first layer is the same. この後、第2の実施の形態では、図1(h)に示されたように層間絶縁膜6のうちダミー電極を構成する高融点金属膜5の表面が露出するようにコンタクトホール15を開孔する。 Thereafter, in the second embodiment, the contact hole 15 so that the surface of the refractory metal film 5 constituting the dummy electrode of the interlayer insulating film 6 as shown in FIG. 1 (h) is exposed to open holes. 層間絶縁膜6の表面全体およびコンタクトホール1 The entire surface of the interlayer insulating film 6 and the contact hole 1
5内部を埋めるように、CVD法によりタングステン等の高融点金属を堆積し、エッチバックを行ってコンタクトホール15を埋める。 5 so as to fill the interior, depositing a refractory metal such as tungsten by a CVD method to fill the contact hole 15 by performing the etch back. あるいは、CVD法によりタングステン等の高融点金属をコンタクトホール15の内部にのみ選択的に成長させて埋める。 Alternatively, fill with a high melting point metal such as tungsten is only selectively grown in the contact hole 15 by the CVD method.

【0031】図1(i)に示されたように、スパッタリングによりアルミニウムを約4000オングストロームの膜厚で堆積する。 [0031] As shown in FIG. 1 (i), depositing an aluminum film thickness of about 4000 Å by sputtering. レジストを塗布して配線形状にパターニングしたレジスト膜を形成し、このレジスト膜をマスクとしてアルミニウム膜に反応性イオンエッチングを行い、第1層目のダミー配線層7および配線層17を形成する。 Resist is applied to form a resist film patterned into a wiring shape, the resist film was subjected to reactive ion etching the aluminum film as a mask to form a first layer of dummy wiring layer 7 and the wiring layer 17. これにより、ダミー電極と第1層目のダミー配線層7とが、コンタクトホール15に埋め込まれた高融点金属を介して電気的に接続される。 Accordingly, the dummy electrode and the first layer of the dummy wiring layer 7 is electrically connected via a high melting point metal embedded in the contact hole 15. 第1層目のダミー配線層7のパターニングは、図8に示す回路ブロック1 Patterning the first layer of the dummy wiring layer 7, the circuit block 1 shown in FIG. 8
01に形成される素子に接続される第1層目の配線層1 The first wiring layer to be connected to the element formed in 01 1
7のパターニングと、同じ工程で行われる。 7 and patterning of, are performed in the same step. 図1(i) Figure 1 (i)
に示すように、配線層17がダミー電極上に延在する場合は、このダミー電極は、ダミー配線層と接続されない。 As shown, when the wiring layer 17 extends on the dummy electrode, the dummy electrode is not connected to the dummy wiring layers.

【0032】この後、表面全体を覆うようにCVD法により例えばTEOSオゾンから成る層間絶縁膜8を約1 [0032] Thereafter, by CVD to cover the entire surface such as interlayer insulating film 8 made of TEOS ozone about 1
0000〜20000オングストロームの膜厚で堆積し、表面をCMPで平坦化する。 Was deposited to a thickness of 0000 to 20000 angstroms, the surface is flattened by CMP.

【0033】図1(h)及び(i)に示されたコンタクトホール15と第1層目のダミー配線層7とを形成した工程と同様に、コンタクトホール16と第2層目のダミー配線層とを形成する。 FIG. 1 (h) and (i) a contact hole 15 shown in the same manner as in the step of forming a first layer of the dummy wiring layer 7, a contact hole 16 second-layer dummy wiring layer to form the door. 図1(j)に示されたように、 As shown in FIG. 1 (j),
第1層目のダミー配線層7の表面が露出するように、層間絶縁膜8にコンタクトホール16を開孔する。 As the surface of the first layer of the dummy wiring layer 7 is exposed, a contact hole 16 in the interlayer insulating film 8. 層間絶縁膜8の表面全体およびコンタクトホール16内部を埋めるように、CVD法によりタングステン等の高融点金属を堆積し、エッチバックを行ってコンタクトホール1 The entire surface of the interlayer insulating film 8 and to fill the contact hole 16 by depositing a refractory metal such as tungsten by a CVD method, a contact hole 1 by performing etch back
6を埋める。 Fill the 6. あるいは、CVD法によりタングステン等の高融点金属をコンタクトホール16の内部にのみ選択的に成長させて埋める。 Alternatively, fill with a high melting point metal such as tungsten is only selectively grown in the contact hole 16 by the CVD method.

【0034】図1(k)に示されたように、スパッタリングによりアルミニウムを約8000オングストロームの膜厚で堆積し、反応性イオンエッチングによりパターニングして第2層目のダミー配線層9を形成する。 [0034] As shown in FIG. 1 (k), aluminum was deposited to a thickness of about 8000 angstroms by sputtering to form a second-layer dummy wiring layer 9 is patterned by reactive ion etching. これにより、第2層目のダミー配線層9と第1層目のダミー配線層7とが、コンタクトホール16に埋め込まれた高融点金属を介して電気的に接続される。 Thus, the second layer of the dummy wiring layer 9 and the first layer dummy wiring layer 7 is electrically connected via a high melting point metal embedded in the contact hole 16. 第2層目のダミー配線層9のパターニングは、図8に示す回路ブロック101に形成される素子に接続される第2層目の配線層18のパターニングと同じ工程で行われる。 Patterning the second layer of the dummy wiring layer 9 is carried out in the same step as the patterning of the second wiring layer 18 connected to the element formed on the circuit block 101 shown in FIG. このとき、 At this time,
図示されていないが、第2の配線層18が第1のダミー配線層7上に延在する場合は、この第1のダミー配線層7は第2のダミー配線層9と接続されない。 Although not shown, when the second wiring layer 18 extends over the first dummy wiring layer 7, the first dummy wiring layer 7 is not connected to the second dummy wiring layer 9. 表面全体を覆うように、CVD法により層間絶縁膜10を約100 So as to cover the entire surface, an interlayer insulating film 10 by the CVD method approximately 100
00〜20000オングストロームの膜厚で堆積し、表面をCMPで平坦化する。 Was deposited to a thickness of 00 to 20,000 Å, the surface is flattened by CMP.

【0035】この第2の実施の形態によれば、最終的な断面構造を示した図3からも明らかなように、半導体基板1とダミー電極を構成する多結晶シリコン膜12a、 According to this second embodiment, the final As is clear from FIG. 3 showing the sectional structure, the polycrystalline silicon film 12a constituting the semiconductor substrate 1 and the dummy electrode,
12bとが接続され、ダミー電極を構成する高融点金属膜5と第1層目のダミー配線層7とが接続され、さらに第1層目のダミー配線層7と第2層目のダミー配線層9 12b and is connected, a refractory metal film 5 and the first layer of the dummy wiring layer 7 is connected to the dummy electrode, further a first layer dummy wiring layer 7 and the second layer of the dummy wiring layer 9
とが接続されることで、これらの導電層の間で従来発生していた浮遊容量がほぼ全て消滅する。 Doo is by being connected, stray capacitance that occurred prior between these conductive layers is eliminated almost all. これにより、回路の誤動作を防止することが可能である。 Thus, it is possible to prevent malfunction of the circuit.

【0036】上記第2の実施の形態では、第2層目のダミー配線層9を、第1層目のダミー配線層7、ダミー電極12a(12b)及び5を順に介して半導体基板1に接続している。 [0036] In the second embodiment, connecting the second layer of the dummy wiring layers 9, the first layer of the dummy wiring layer 7, the semiconductor substrate 1 via the dummy electrode 12a (12b) and 5 in this order are doing. しかし、半導体基板と第2層目の配線層との間の接続には、種々の形態が存在する。 However, the connection between the semiconductor substrate and the second wiring layer is various forms exist. 図4に示されたように、ダミー電極を介在せずに、コンタクト領域31において露出した半導体基板1の表面と第1層目のダミー配線層7とを、コンタクトホール15に埋め込まれた高融点金属膜15により接続し、第1層目のダミー配線層7と第2層目のダミー配線層9とをコンタクトホール16に埋め込まれた高融点金属膜16により接続してもよい。 As shown in FIG. 4, without intervention of the dummy electrodes, the high melting point of the exposed semiconductor substrate 1 of the surface and the first layer of the dummy wiring layer 7 in the contact region 31, buried in the contact hole 15 it is connected by the metal film 15 may be connected by a first layer of dummy wiring layer 7 and the refractory metal film 16 and a second layer of the dummy wiring layer 9 buried in the contact hole 16. あるいは、図5に示されたように、第1層目のダミー配線層7を介することなく、半導体基板1と第2層目のダミー配線層9とを、ダミー電極とコンタクトホール13に埋め込まれた高融点金属とを介して直接接続してもよい。 Alternatively, as shown in FIG. 5, not via the first layer of the dummy wiring layer 7, the semiconductor substrate 1 and the second layer of the dummy wiring layers 9, are embedded in the dummy electrode and the contact hole 13 it may be directly connected via a high melting point metal.

【0037】次に、図6及び図7に、ダミー素子分離領域3に囲まれたダミー素子領域32と、ダミー素子領域32内のダミー電極12a(12b)及び5と、ダミー電極もしくはダミー配線と半導体基板1とのコンタクト領域31の配置例を示す。 Next, FIG. 6 and FIG. 7, a dummy element region 32 surrounded by the dummy element isolation region 3, and the dummy electrode 12a (12b) and 5 of the dummy element region 32, and the dummy electrode or a dummy wiring It shows an arrangement of the contact region 31 between the semiconductor substrate 1. 図6のように、ダミー素子領域32をマトリクス状に配置してもよく、図7のように千鳥格子状に配置してもよく、あるいはランダムに配置してもよい。 As shown in FIG. 6, it may be a dummy element region 32 in a matrix, may be arranged in a staggered grid pattern as shown in FIG. 7, or may be arranged randomly. 回路分離領域102における層間絶縁膜6、8、及び10の表面をより均一に平坦化するためには、図7に示された千鳥格子状の配置が望ましい。 To more uniformly planarized surface of the interlayer insulating film 6, 8, and 10 in the circuit isolation region 102 is desirably staggered arrangement shown in FIG.

【0038】上述した実施の形態は一例であって、本発明を限定するものではない。 The embodiments described above are merely examples and are not intended to limit the present invention. 例えば、図1及び図2にはPウエル11aとNウエル11bとが形成された半導体基板1に対してダミーパターンを形成している。 For example, to form a dummy pattern on a semiconductor substrate 1 formed is the P-well 11a and the N-well 11b in FIGS. しかし、一方の導電型のウエルのみを形成した半導体基板上にダミーパターンを形成する場合、あるいはウエルが形成されていない半導体基板上にダミーパターンを形成する場合に本発明を適用することも可能である。 However, it is also possible to apply the present invention when forming a dummy pattern on a semiconductor substrate or if that is not the well is formed, to form a dummy pattern on one conductivity type well only the formed semiconductor substrate is there. 上記実施の形態ではP型半導体基板を用いているが、N型半導体基板に対して本発明を適用してもよい。 In the above embodiment uses a P-type semiconductor substrate, but the present invention may be applied to the N-type semiconductor substrate. さらに、ダミー電極や配線層等の材料は、実施の形態に示されたものに限定されず、半導体基板との間で導通する材料であれば他のものを用いて形成してもよい。 Furthermore, materials such as the dummy electrode and the wiring layer is not limited to those shown in the embodiments may be formed using the others as long as the material for connection between the semiconductor substrate.

【0039】 [0039]

【発明の効果】以上説明したように、本発明の半導体装置及びその製造方法によれば、ダミー電極とダミー配線層のうち少なくともいずれか一つが半導体基板と電気的に接続されるので、これらの間に従来発生していた浮遊容量が消失し、回路に誤動作が生じるのを防止することができる。 As described in the foregoing, according to the semiconductor device and its manufacturing method of the present invention, since at least any one is electrically connected to the semiconductor substrate of the dummy electrodes and the dummy wiring layers, these stray capacitance that occurred prior disappears between, it is possible to prevent the erroneous operation in the circuit occurs.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1及び第2の実施の形態による半導体装置の製造方法を工程別に示した縦断面図。 Longitudinal sectional view showing the specific process of the method for manufacturing a semiconductor device according to the first and second embodiments of the present invention; FIG.

【図2】本発明の第1の実施の形態による半導体装置の構造を示した縦断面図。 Figure 2 is a longitudinal sectional view showing a structure of a semiconductor device according to the first embodiment of the present invention.

【図3】本発明の第2の実施の形態による半導体装置の構造を示した縦断面図。 Figure 3 is a longitudinal sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention.

【図4】同第2の実施の形態による半導体装置の応用例を示した縦断面図。 Figure 4 is a longitudinal sectional view showing an application example of a semiconductor device according to the second embodiment.

【図5】同第2の実施の形態による半導体装置の他の応用例を示した縦断面図。 Figure 5 is a longitudinal cross-sectional view showing another application example of the semiconductor device according to the second embodiment.

【図6】本発明の第1又は第2の実施の形態による半導体装置のダミーパターンの配列を示した平面図。 Plan view showing the arrangement of a dummy pattern of a semiconductor device according to the first or second embodiment of the present invention; FIG.

【図7】本発明の第1又は第2の実施の形態による半導体装置のダミーパターンの他の配列を示した平面図。 7 is a plan view showing another arrangement of the dummy pattern of a semiconductor device according to the first or second embodiment of the present invention.

【図8】半導体チップにおける回路形成領域と回路形成領域を分離する領域とを示した平面図。 Figure 8 is a plan view illustrating a region separating the circuit formation region and the circuit formation region in the semiconductor chip.

【図9】従来のダミーパターンが形成された半導体装置の構造を示した縦断面図。 Figure 9 is a longitudinal sectional view showing the structure of a conventional semiconductor device in which the dummy patterns are formed.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体基板 3 トレンチ溝 4 シリコン酸化膜 5 高融点金属膜 6、8、10 層間絶縁膜 7、9 ダミー配線層 17、18 配線層 11a Nウエル 11b Pウエル 12、12a、12b 多結晶シリコン膜 13、15、16、31 コンタクトホール 32 ダミー素子領域 1 semiconductor substrate 3 trench 4 silicon oxide film 5 refractory metal film 6,8,10 interlayer insulating films 7 and 9 dummy wiring layers 17 and 18 a wiring layer 11a N-well 11b P-well 12, 12a, 12b polycrystalline silicon film 13 , 15,16,31 contact holes 32 dummy element region

Claims (12)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】半導体基板の回路を形成しない領域にダミーパターンを形成する半導体装置の製造方法において、 前記半導体基板の表面上に絶縁膜を形成する工程と、 前記絶縁膜にコンタクトホールを開孔して前記半導体基板の表面を露出する工程と、 前記絶縁膜上および前記コンタクトホールによって露出した前記半導体基板の表面上に導電性材料を堆積する工程と、 前記導電性材料にパターニングを行って前記ダミー電極を形成する工程と、 を備え、前記ダミー電極と前記半導体基板とが電気的に接続されることを特徴とする半導体装置の製造方法。 1. A method of manufacturing a semiconductor device for forming a dummy pattern in a region not forming a circuit of a semiconductor substrate, forming an insulating film on a surface of the semiconductor substrate, a contact hole in the insulating film and a step of exposing the surface of said semiconductor substrate, said depositing a conductive material on a surface of said semiconductor substrate exposed by the insulating film and the contact holes, the patterning is performed on the conductive material comprising forming a dummy electrode, a manufacturing method of a semiconductor device and the dummy electrode and the semiconductor substrate is characterized in that it is electrically connected.
  2. 【請求項2】半導体基板の回路を形成しない領域にダミーパターンを形成する半導体装置の製造方法において、 前記半導体基板の表面上に絶縁膜を形成する工程と、 前記絶縁膜に第1のコンタクトホールを開孔して前記半導体基板の表面を露出する工程と、 前記絶縁膜上および前記第1のコンタクトホールによって露出した前記半導体基板の表面上に導電性膜を堆積する工程と、 前記導電性材料にパターニングを行って前記ダミー電極を形成する工程と、 前記ダミー電極と前記絶縁膜の表面上に層間絶縁膜を堆積し、表面を平坦化する工程と、 前記層間絶縁膜に第2のコンタクトホールを開孔し、前記ダミー電極の表面を露出させる工程と、 前記第2のコンタクトホールを導電性材料で埋める工程と、 前記層間絶縁膜上と前記第2のコ 2. A method of manufacturing a semiconductor device for forming a dummy pattern in a region not forming a circuit of a semiconductor substrate, forming an insulating film on a surface of the semiconductor substrate, a first contact hole in the insulating film a step of exposing the surface of the semiconductor substrate by opening and a step of depositing a conductive film on a surface of said semiconductor substrate exposed by the insulating film and the first contact hole, the conductive material and forming the dummy electrode by patterning on the deposited interlayer insulating film on the surface of the dummy electrode and the insulating film, a step of flattening the surface, a second contact hole in the interlayer insulating film was apertures, exposing a surface of the dummy electrode, the a step of filling the second contact hole with a conductive material, the second co and on the interlayer insulating film タクトホールを埋める導電性材料の表面上に配線材料を堆積してパターニングを行い、ダミー配線層を形成する工程と、 を備え、前記ダミー電極と前記半導体基板とが電気的に接続され、前記ダミー電極と前記ダミー配線層とが電気的に接続されることを特徴とする半導体装置の製造方法。 Patterning is performed by depositing the wiring material on the surface of the conductive material filling the contact hole comprises forming a dummy wiring layer, and said dummy electrode and the semiconductor substrate are electrically connected, the dummy the method of manufacturing a semiconductor device, characterized in that said the electrode dummy wiring layer are electrically connected.
  3. 【請求項3】半導体基板の回路を形成しない領域にダミーパターンを形成する半導体装置の製造方法において、 前記半導体基板の表面上に絶縁膜を形成する工程と、 前記絶縁膜に第1のコンタクトホールを開孔して前記半導体基板の表面を露出する工程と、 前記絶縁膜上および前記第1のコンタクトホールによって露出した前記半導体基板の表面上に導電材料を堆積する工程と、 前記導電性材料にパターニングを行って前記ダミー電極を形成する工程と、 前記ダミー電極と前記絶縁膜の表面上に第1の層間絶縁膜を堆積し、表面を平坦化する工程と、 前記第1の層間絶縁膜に第2のコンタクトホールを開孔し、前記ダミー電極の表面を露出させる工程と、 前記第2のコンタクトホールを導電性材料で埋める工程と、 前記第1の層間絶縁 3. A method of manufacturing a semiconductor device for forming a dummy pattern in a region not forming a circuit of a semiconductor substrate, forming an insulating film on a surface of the semiconductor substrate, a first contact hole in the insulating film a step of exposing the surface of the semiconductor substrate with openings, depositing a conductive material on a surface of said semiconductor substrate exposed by the insulating film and the first contact hole, the conductive material and forming the dummy electrode patterning is carried out, the first interlayer insulating film is deposited on the surface of the dummy electrode and the insulating film, a step of flattening the surface, the first interlayer insulating film a second contact hole opening, thereby exposing the surface of the dummy electrode, and the step of filling the second contact hole with a conductive material, the first interlayer insulating と前記第2のコンタクトホールを埋める導電性材料の表面上に配線材料を堆積してパターニングを行い、第1のダミー配線層を形成する工程と、 前記第1の層間絶縁膜上と前記第1のダミー配線層の表面上に第2の層間絶縁膜を堆積し、表面を平坦化する工程と、 前記第2の層間絶縁膜もしくは前記第1及び第2の層間絶縁膜に第3のコンタクトホールを開孔し、前記第1のダミー配線層の表面もしくは前記ダミー電極の表面を露出させる工程と、 前記第3のコンタクトホールを導電性材料で埋める工程と、 前記第2の層間絶縁膜上と前記第3のコンタクトホールを埋める導電性材料の表面上に配線材料を堆積してパターニングを行い、第2のダミー配線層を形成する工程と、 を備え、前記ダミー電極と前記半導体基板とが電気的に接続 And patterning is performed by depositing the wiring material on the surface of the conductive material filling the second contact hole, forming a first dummy wiring layer, the first interlayer insulating film and the first of the second interlayer insulating film is deposited on the surface of the dummy wiring layer, a step of flattening the surface, the third contact hole in the second interlayer insulating film or the first and second interlayer insulating film was apertures, exposing a surface of said first dummy wiring layer surface or the dummy electrodes, and the step of filling the third contact hole with a conductive material, and on the second interlayer insulating film It said third and patterned by depositing a wiring material on the surface of the conductive material filling the contact hole, and forming a second dummy wiring layers, comprising a, and the dummy electrode and the semiconductor substrate is electrically connected れ、前記ダミー電極と前記第1のダミー配線層と前記第2のダミー配線層、前記ダミー電極と前記第1の配線層、前記ダミー電極と前記第2の配線層のいずれか1組が電気的に接続されることを特徴とする半導体装置の製造方法。 Is, the dummy electrode and the first dummy wiring layer and the second dummy wiring layer, the dummy electrode and the first wiring layer, any one pair of the dummy electrode and the second wiring layer is electrically the method of manufacturing a semiconductor device characterized by being connected.
  4. 【請求項4】半導体基板の回路を形成しない領域にダミーパターンを形成する半導体装置の製造方法において、 前記半導体基板の表面上に絶縁膜を形成する工程と、 前記絶縁膜の表面上に第1の層間絶縁膜を堆積し、表面を平坦化する工程と、 前記絶縁膜及び前記第1の層間絶縁膜に第1のコンタクトホールを同時に開孔し、前記半導体基板の表面を露出させる工程と、 前記第1のコンタクトホールを導電性材料で埋める工程と、 前記第1の層間絶縁膜と前記第1のコンタクトホールを埋める導電性材料の表面上に配線材料を堆積してパターニングを行い、第1のダミー配線層を形成する工程と、 前記第1の層間絶縁膜と前記第1のダミー配線層の表面上に第2の層間絶縁膜を堆積し、表面を平坦化する工程と、 前記第2の層間絶縁膜又 4. The method of manufacturing a semiconductor device for forming a dummy pattern in a region not forming a circuit of a semiconductor substrate, forming an insulating film on a surface of said semiconductor substrate, first on the surface of the insulating film 1 the interlayer insulating film is deposited, a step of flattening the surface, the step of the insulating film and the first contact hole simultaneously opened in the first interlayer insulating film to expose the surface of the semiconductor substrate, a step of filling the first contact hole with a conductive material, patterning is performed by depositing the wiring material on the surface of the first interlayer insulating film and the conductive material filling the first contact hole, the first forming a dummy wiring layer, the second interlayer insulating film is deposited on the first interlayer insulating film and on the surface of the first dummy wiring layer, a step of flattening the surface, the second interlayer insulating film also of は前記絶縁膜と前記第1の層間絶縁膜及び前記第2の層間絶縁膜に第2のコンタクトホールを開孔し、前記第1のダミー配線層の表面又は前記半導体基板の表面の少なくともいずれか一方を露出させる工程と、 前記第2のコンタクトホールを導電性材料で埋める工程と、 前記第2の層間絶縁膜と前記第2のコンタクトホールを埋める導電性材料の表面上に配線材料を堆積してパターニングを行い、第2のダミー配線層を形成する工程と、 を備え、前記半導体基板と前記第1のダミー配線層及び前記第2のダミー配線層、又は前記半導体基板と前記第1のダミー配線層又は前記半導体基板と前記第2のダミー配線層の少なくともいずれか1組が電気的に接続されることを特徴とする半導体装置の製造方法。 The insulating film and the second contact hole is opened in the first interlayer insulating film and the second interlayer insulating film, at least one of said first dummy wiring layer surface or the semiconductor substrate of the surface exposing a one, a step of filling the second contact hole with a conductive material, a wiring material is deposited on the surface of the conductive material filling the second contact hole and the second interlayer insulating film were patterned Te, and forming a second dummy wiring layer, wherein the semiconductor substrate and the first dummy wiring layer and the second dummy wiring layer or the semiconductor substrate and the first dummy the method of manufacturing a semiconductor device, characterized in that at least one set of wiring layer or the semiconductor substrate and the second dummy wiring layer are electrically connected.
  5. 【請求項5】前記ダミー電極を形成する前記導電性材料に、前記半導体基板と同一導電型の不純物イオンの注入を行う工程をさらに備えることを特徴とする請求項1乃至3のいずれかに記載された半導体装置の製造方法。 To wherein said conductive material forming said dummy electrode, according to any one of claims 1 to 3, further comprising the step of performing injection of the semiconductor substrate and the same conductivity type impurity ions process for the preparation of a semiconductor device.
  6. 【請求項6】前記絶縁膜に前記第1のコンタクトホールが開孔されたダミー素子形成領域が前記半導体基板に形成されたトレンチ溝により分離されており、前記ダミー素子形成領域は前記半導体基板の表面上において、格子状、千鳥格子状、又はランダムに配置されることを特徴とする請求項1乃至5のいずれかに記載された半導体装置の製造方法。 6. being separated by the insulating film in the trench where the dummy element formation region in which the first contact hole is opening is formed on the semiconductor substrate, the dummy element forming region of said semiconductor substrate on the surface, a lattice shape, a method of manufacturing a semiconductor device according to any one of claims 1 to 5, characterized in that it is arranged staggered or randomly.
  7. 【請求項7】半導体基板の回路を形成しない領域にダミーパターンが形成された半導体装置において、 半導体基板の表面上に形成され、第1のコンタクトホールが開孔された絶縁膜と、 前記第1のコンタクトホールにおいて露出した前記半導体基板の表面上に導電性材料により形成されたダミー電極と、 を備え、前記ダミー電極と前記半導体基板とが電気的に接続されていることを特徴とする半導体装置。 7. A semiconductor device in which the dummy patterns are formed in a region not forming a circuit of a semiconductor substrate, is formed on the surface of the semiconductor substrate, an insulating film in which the first contact hole is apertured, the first of a dummy electrode formed of a conductive material on a surface of said semiconductor substrate exposed in the contact hole, provided with a semiconductor device and the dummy electrode and the semiconductor substrate is characterized in that it is electrically connected .
  8. 【請求項8】半導体基板の回路を形成しない領域にダミーパターンが形成された半導体装置において、 半導体基板の表面上に形成され、第1のコンタクトホールが開孔された絶縁膜と、 前記第1のコンタクトホールにおいて露出した前記半導体基板の表面上に第1の導電性材料により形成されたダミー電極と、 前記ダミー電極と前記絶縁膜の表面上に絶縁性材料により形成され、前記ダミー電極の表面が露出するように第2のコンタクトホールが開孔された層間絶縁膜と、 前記層間絶縁膜の前記第2のコンタクトホールを埋める第2の導電性材料と、 前記層間絶縁膜と前記第2のコンタクトホールを埋める第2の導電性材料の表面上に配線材料により形成されたダミー配線層と、 を備え、前記ダミー電極と前記半導体基板とが電気的に接 8. A semiconductor device in which the dummy patterns are formed in a region not forming a circuit of a semiconductor substrate, is formed on the surface of the semiconductor substrate, an insulating film in which the first contact hole is apertured, the first wherein a dummy electrode formed by a first conductive material on the semiconductor substrate on the surface, is formed of an insulating material on a surface of the insulating film and the dummy electrode, the surface of the dummy electrode exposed in the contact hole an interlayer insulating film but the second contact hole so as to expose is opening, a second conductive material filling the second contact hole of the interlayer insulating film, the interlayer insulating film and the second comprising a dummy wiring layer formed by a wiring material on the surface of the second conductive material to fill the contact holes, a, and the dummy electrode and the semiconductor substrate is electrically contacts され、前記ダミー電極と前記ダミー配線層とが電気的に接続されていることを特徴とする半導体装置。 It is a semiconductor device, characterized in that said dummy electrode and the dummy wiring layer are electrically connected.
  9. 【請求項9】半導体基板の回路が形成されない領域にダミーパターンが形成された半導体装置において、 半導体基板の表面上に形成され、第1のコンタクトホールが開孔された絶縁膜と、 前記第1のコンタクトホールにおいて露出した前記半導体基板の表面上に第1の導電性材料により形成されたダミー電極と、 前記ダミー電極と前記絶縁膜の表面上に絶縁性材料により形成され、前記ダミー電極の表面が露出するように第2のコンタクトホールが開孔された第1の層間絶縁膜と、 前記第1の層間絶縁膜の前記第2のコンタクトホールを埋める第2の導電性材料と、 前記第1の層間絶縁膜と前記第2のコンタクトホールを埋める第2の導電性材料の表面上に配線材料により形成された第1のダミー配線層と、 前記第1のダミー配線層と前 9. A semiconductor device in which the dummy patterns are formed in a region where the circuit of the semiconductor substrate is not formed, is formed on the surface of the semiconductor substrate, an insulating film in which the first contact hole is apertured, the first wherein a dummy electrode formed by a first conductive material on the semiconductor substrate on the surface, is formed of an insulating material on a surface of the insulating film and the dummy electrode, the surface of the dummy electrode exposed in the contact hole a first interlayer insulating film but which is apertured second contact hole so as to expose the second conductive material filling the second contact hole of the first interlayer insulating film, the first a first dummy wiring layer formed by a wiring material on the surface of the second conductive material to fill the interlayer insulating film using the second contact hole, and the first dummy wiring layer before 第1の層間絶縁膜の表面上に絶縁性材料により形成され、前記第1のダミー配線層の表面が露出するように第3のコンタクトホールが形成された第2の層間絶縁膜と、 前記第2の層間絶縁膜の前記第3のコンタクトホールを埋める第3の導電性材料と、 前記第2の層間絶縁膜と前記第3のコンタクトホールを埋める第3の導電性材料の表面上に配線材料により形成された第2のダミー配線層と、 を備え、前記ダミー電極と前記半導体基板とが電気的に接続され、前記ダミー電極と前記第1のダミー配線層とが電気的に接続され、前記第1のダミー配線層と前記第2のダミー配線層とが電気的に接続されていることを特徴とする半導体装置。 Is formed of an insulating material on a surface of the first interlayer insulating film, a second interlayer insulating film a third contact hole is formed so that a surface of said first dummy wiring layer is exposed, the second a third conductive material to fill the third contact hole 2 of the interlayer insulating film, the wiring on the surface of the third conductive material to fill the third contact hole and the second interlayer insulating film material and a second dummy wiring layer formed by, said dummy electrode and the semiconductor substrate are electrically connected, and the dummy electrode and the first dummy wiring layer are electrically connected, wherein the semiconductor device and the first dummy wiring layer and the second dummy wiring layer is characterized by being electrically connected.
  10. 【請求項10】半導体基板の回路が形成されない領域にダミーパターンが形成された半導体装置において、 半導体基板の表面上に形成され、第1のコンタクトホールが開孔された絶縁膜と、 前記絶縁膜と前記第1のコンタクトホールにおいて露出した前記半導体基板の表面上に形成され、前記第1のコンタクトホールに対応した部分において第2のコンタクトホールが開孔された第1の層間絶縁膜と、 前記第1のコンタクトホール及び前記第2のコンタクトホールを埋める第1の導電性材料と、 前記第1の層間絶縁膜の表面上、又は前記第1の層間絶縁膜及び前記第2のコンタクトホールを埋める第1の導電性材料の表面上に配線材料により形成された第1のダミー配線層と、 前記第1のダミー配線層と前記第1の層間絶縁膜の表面上に 10. A semiconductor device in which the dummy patterns are formed in a region where the circuit of the semiconductor substrate is not formed, is formed on the surface of the semiconductor substrate, an insulating film in which the first contact hole is opening, the insulating film formed on the surface of the semiconductor substrate exposed in said first contact hole, a first interlayer insulating film in which the second contact hole is opening in a portion corresponding to the first contact hole, wherein fill the first conductive material to fill the first contact hole and the second contact hole, on a surface of the first interlayer insulating film, or the first interlayer insulating film and the second contact hole a first dummy wiring layer formed by a wiring material on the surface of the first conductive material, on the surface of the said first dummy wiring layer and the first interlayer insulating film 縁性材料により形成され、前記第1のダミー配線層の表面及び/又は前記第2のコンタクトホールを埋める第1の導電性材料の表面が露出するように第3のコンタクトホールが形成された第2の層間絶縁膜と、 前記第2の層間絶縁膜の前記第3のコンタクトホールを埋める第2の導電性材料と、 前記第2の層間絶縁膜と前記第3のコンタクトホールを埋める第2の導電性材料の表面上に配線材料により形成された第2のダミー配線層と、 を備え、前記半導体基板と前記第1のダミー配線層及び前記第2のダミー配線層、又は前記第1のダミー配線層と前記第2のダミー配線層、又は第1及び第2の導電性材料により前記半導体基板と前記第2のダミー配線層、 It is formed by an edge material, the said third contact hole so that the surface of the first conductive material is exposed to fill the first surface and / or the second contact hole of the dummy wiring layer is formed and a second interlayer insulating film, the second conductive material to fill the third contact hole in the second interlayer insulating film, the second interlayer insulating film and the second fill the third contact hole a second dummy wiring layer formed by a wiring material on the surface of the conductive material, wherein the semiconductor substrate and the first dummy wiring layer and the second dummy wiring layer, or the first dummy wherein the wiring layer and the second dummy wiring layer, or the second dummy wiring layer and the semiconductor substrate by the first and second conductive material,
    の少なくともいずれか1組が電気的に接続されていることを特徴とする半導体装置。 The semiconductor device wherein at least one pair are electrically connected.
  11. 【請求項11】前記ダミー電極に、前記半導体基板と同一導電型の不純物イオンが注入されていることを特徴とする請求項7乃至9のいずれかに記載された半導体装置。 11. A dummy electrode, the semiconductor device according to any one of claims 7 to 9 impurity ions of the semiconductor substrate and the same conductivity type, characterized in that it is injected.
  12. 【請求項12】前記絶縁膜に前記第1のコンタクトホールが開孔されたダミー素子形成領域が前記半導体基板に形成されたトレンチ溝により分離されており、前記ダミー素子形成領域は前記半導体基板の表面上において、格子状、千鳥格子状、又はランダムに配置されていることを特徴とする請求項7乃至11のいずれかに記載された半導体装置。 12. are separated by the insulating film in the trench where the dummy element formation region in which the first contact hole is opening is formed on the semiconductor substrate, the dummy element forming region of said semiconductor substrate on the surface, lattice-like, zigzag-shaped, or a semiconductor device according to any one of claims 7 to 11, characterized in that it is arranged at random.
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