JP4736569B2

JP4736569B2 - Inductive load abnormality detection device

Info

Publication number: JP4736569B2
Application number: JP2005193977A
Authority: JP
Inventors: 真秀梶川; 真一前田; 浩之川端
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2005-07-01
Filing date: 2005-07-01
Publication date: 2011-07-27
Anticipated expiration: 2025-07-01
Also published as: JP2007010563A

Description

本発明は、誘導性負荷を駆動する装置に関し、特に、その誘導性負荷の異常を検出する技術に関するものである。 The present invention relates to an apparatus for driving an inductive load, and particularly to a technique for detecting an abnormality of the inductive load.

従来より、例えば自動車に搭載されて電磁弁を駆動する電子制御装置では、電磁弁のコイルの一端が電源電圧としてのバッテリ電圧（通常１２Ｖ）に当該装置の外部で接続されると共に、そのコイルの他端がワイヤハーネスを介して当該装置のコネクタ端子に接続され、上記コネクタ端子とグランド（接地電位＝０Ｖ）との間に直列に設けられた駆動用トランジスタがマイクロコンピュータ等の制御回路から出力される駆動信号に応じてオンすることで、上記コイルに電流が流れて電磁弁の弁体が作動する、という構成が採られている。 Conventionally, for example, in an electronic control device that is mounted on an automobile and drives a solenoid valve, one end of a coil of the solenoid valve is connected to a battery voltage (usually 12 V) as a power supply voltage outside the device, and the coil The other end is connected to the connector terminal of the device via a wire harness, and a driving transistor provided in series between the connector terminal and the ground (ground potential = 0 V) is output from a control circuit such as a microcomputer. The configuration is such that when it is turned on in response to the drive signal, a current flows through the coil and the valve body of the solenoid valve is actuated.

また、この種の装置においては、駆動用トランジスタのオン中にコイルに蓄積された電磁エネルギーを消費させるための消弧回路として、駆動用トランジスタの上記コネクタ端子側の出力端子（例えばドレイン又はコレクタ）と駆動用トランジスタの制御端子（例えばゲート或いはベース）との間に、カソードを上記出力端子の方にしてツェナーダイオードを設けるようにしている。 Further, in this type of device, as an arc extinguishing circuit for consuming electromagnetic energy accumulated in the coil while the driving transistor is on, an output terminal (for example, drain or collector) on the connector terminal side of the driving transistor. And a control terminal (for example, gate or base) of the driving transistor, a Zener diode is provided with the cathode facing the output terminal.

つまり、制御回路から駆動用トランジスタへの駆動信号が、駆動用トランジスタをオンさせるアクティブレベルから駆動用トランジスタをオフさせる非アクティブレベルに変化した時に、コイルのフライバック電圧によって上記ツェナーダイオードのカソード側からアノード側へツェナー電流が流れることで駆動用トランジスタを能動領域でオンさせて、コイルに蓄積されていたエネルギーを消費させるのである。尚、このようなツェナーダイオードを設けてトランジスタを強制的にオンさせる構成は、例えば特許文献１に開示されている。 That is, when the drive signal from the control circuit to the drive transistor changes from the active level that turns on the drive transistor to the inactive level that turns off the drive transistor, the flyback voltage of the coil causes the cathode side of the Zener diode to When the Zener current flows to the anode side, the driving transistor is turned on in the active region, and the energy accumulated in the coil is consumed. A configuration in which such a Zener diode is provided to forcibly turn on the transistor is disclosed in Patent Document 1, for example.

そして更に、この種の装置では、コイルに接続されるコネクタ端子の電圧（端子電圧）をモニタするためのモニタ用回路を設け、その端子電圧が駆動信号と矛盾する電圧になっていれば、コイルの断線故障又はグランドへのショート故障が発生していると判定する、といった構成を採っていた。尚、断線故障とは、コイル自体の断線は元より、コイルと電子制御装置との間の配線や電源電圧からコイルへの配線の断線も含んでいる。 Furthermore, in this type of device, a monitoring circuit for monitoring the voltage (terminal voltage) of the connector terminal connected to the coil is provided, and if the terminal voltage is inconsistent with the drive signal, the coil It was determined that a disconnection failure or a short failure to the ground occurred. The disconnection failure includes not only the disconnection of the coil itself but also the wiring between the coil and the electronic control unit and the disconnection of the wiring from the power supply voltage to the coil.

具体的には、上記コネクタ端子とグランドとの間にプルダウン抵抗を設けると共に、電源電圧を分圧して判定電圧Ｖｔｈを生成する直列で複数の分圧抵抗を設け、更に、上記コネクタ端子の電圧（端子電圧）ＶＯと上記判定電圧Ｖｔｈとを比較器に入力して、駆動用トランジスタをオフさせている時の比較器の出力信号が、「端子電圧ＶＯ≦判定電圧Ｖｔｈ」を表していれば、コイルの断線故障又はグランドへのショート故障が発生していると判定する、といった構成である。
特開昭６０−２３９１１９号公報 Specifically, a pull-down resistor is provided between the connector terminal and the ground, and a plurality of voltage dividing resistors for dividing the power supply voltage to generate a determination voltage Vth are provided in series. Terminal voltage) VO and the determination voltage Vth are input to the comparator, and the output signal of the comparator when the driving transistor is turned off represents “terminal voltage VO ≦ determination voltage Vth”, The configuration is such that it is determined that a disconnection failure of the coil or a short failure to the ground has occurred.
JP 60-239119 A

しかしながら、上記従来の異常検出用の構成では、誘導性負荷としてのコイルに生じた異常の種類まで判別することができない割には、上記プルダウン抵抗、複数の分圧抵抗、及び比較器からなる比較的大規模な回路が必要となる。このため、異常検出性能の割には装置の大型化及び高コスト化を招いてしまう。 However, in the above conventional abnormality detection configuration, although it is impossible to determine the type of abnormality that has occurred in the coil as an inductive load, a comparison including the pull-down resistor, a plurality of voltage dividing resistors, and a comparator is performed. Large-scale circuit is required. For this reason, the size and cost of the apparatus are increased for the abnormality detection performance.

そこで本発明は、誘導性負荷の異常検出装置を小規模化することを目的としている。 Accordingly, an object of the present invention is to downsize an inductive load abnormality detection device.

上記目的を達成するためになされた請求項１の異常検出装置は、電源電圧に一端が接続された誘導性負荷の他端側が接続される接続部と、その接続部と電源電圧よりも低い基準電圧との間に２つの出力端子が直列に設けられ、制御端子としてのゲートに供給される駆動信号によりオンして誘導性負荷に電流を流すＭＯＳＦＥＴである駆動用トランジスタと、前記駆動信号を、駆動用トランジスタをオンさせるアクティブレベルとしてのハイレベルと駆動用トランジスタをオフさせる非アクティブレベルとしてのローレベルとに切り換えることにより、駆動用トランジスタをオン／オフさせる駆動制御手段と、駆動用トランジスタの接続部側の出力端子であるドレインと駆動用トランジスタのゲートとの間に、カソードを前記ドレインの方にして設けられ、駆動制御手段が前記駆動信号をハイレベルからローレベルに変化させた時に、誘導性負荷のフライバック電圧によりカソード側からアノード側へツェナー電流が流れることで駆動用トランジスタを能動領域でオンさせて、誘導性負荷に蓄積されていたエネルギーを消費させる消弧用ツェナーダイオードと、アノードが消弧用ツェナーダイオードのアノードに接続され、カソードが駆動用トランジスタのゲートに接続されたダイオードであって、駆動制御手段から駆動用トランジスタのゲートに供給されるハイレベルの駆動信号が駆動用トランジスタのドレインへと回り込んでしまうのを防止するダイオードと、を備えた誘導性負荷駆動装置において、誘導性負荷の異常を検出するために用いられるものである。 The abnormality detection device according to claim 1, which is made to achieve the above object, includes a connection portion connected to the other end side of the inductive load whose one end is connected to the power supply voltage, and a reference lower than the connection portion and the power supply voltage. Two output terminals are provided in series with the voltage , a driving transistor which is a MOSFET that is turned on by a driving signal supplied to a gate as a control terminal and flows a current to an inductive load, and the driving signal, Connection between driving transistor and driving transistor for switching on / off driving transistor by switching between high level as active level for turning on driving transistor and low level as inactive level for turning off driving transistor between the gate of the drain and the drive transistor are parts of the output terminal, and the cathode towards said drain Provided, on the driving transistor in the active region a drive control means wherein the drive signal from the high level to the time of changing to the low level, the flyback voltage of the inductive load by flowing Zener current from the cathode side to the anode side An arc-extinguishing Zener diode that consumes energy stored in the inductive load, and a diode having an anode connected to the anode of the arc-extinguishing Zener diode and a cathode connected to the gate of the driving transistor. An inductive load drive device comprising: a diode that prevents a high-level drive signal supplied from the drive control means to the gate of the drive transistor from flowing into the drain of the drive transistor ; This is used to detect an abnormality in the load.

そして、この異常検出装置では、消弧用ツェナーダイオードとダイオードとのアノード同士の接続点に、ＮＰＮトランジスタである異常検出用トランジスタの制御端子としてのベースが電気的に接続されており、その異常検出用トランジスタは、消弧用ツェナーダイオードに上記のツェナー電流が流れることでオンすると共に、自己のオン／オフ状態を示す二値の信号を出力する。そして更に、故障検出手段が、その異常検出用トランジスタの出力信号に基づいて、誘導性負荷の故障を検出する。 In this abnormality detection device, the base as the control terminal of the abnormality detection transistor, which is an NPN transistor, is electrically connected to the connection point between the anodes of the arc extinguishing zener diode and the diode. The transistor is turned on when the Zener current flows through the arc extinguishing Zener diode, and outputs a binary signal indicating its own on / off state. Further, the failure detection means detects a failure of the inductive load based on the output signal of the abnormality detection transistor.

つまり、誘導性負荷が正常ならば、駆動制御手段が駆動信号をハイレベルからローレベルに変化させた時に、誘導性負荷のフライバック電圧が発生して、消弧用ツェナーダイオードにツェナー電流が流れ、異常検出用トランジスタがオンするため、その異常検出用トランジスタの出力信号はオンを示すレベルとなる。 In other words, if the inductive load is normal, the flyback voltage of the inductive load is generated when the drive control means changes the drive signal from the high level to the low level, and a Zener current flows through the arc extinguishing Zener diode. Since the abnormality detection transistor is turned on, the output signal of the abnormality detection transistor becomes a level indicating ON.

これに対して、誘導性負荷の断線故障又は基準電圧への短絡故障が発生している場合には、駆動制御手段が駆動信号をハイレベルからローレベルに変化させた時に、誘導性負荷のフライバック電圧が発生しないため、消弧用ツェナーダイオードにツェナー電流が流れず、異常検出用トランジスタはオンしない。よって、異常検出用トランジスタの出力信号はオフを示すレベルのままとなる。 On the other hand, when a disconnection failure of the inductive load or a short-circuit failure to the reference voltage has occurred, when the drive control means changes the drive signal from the high level to the low level, the inductive load fly Since no back voltage is generated, no Zener current flows through the arc extinguishing Zener diode, and the abnormality detection transistor is not turned on. Therefore, the output signal of the abnormality detection transistor remains at a level indicating OFF.

そこで、故障検出手段は、その異常検出用トランジスタの出力信号に基づいて、誘導性負荷の故障を検出するのである。
具体的には、請求項２に記載のように、故障検出手段は、駆動制御手段が駆動信号をハイレベルからローレベルに変化させた時に、異常検出用トランジスタの出力信号がオフを示すレベルからオンを示すレベルに変化したか否かを判定し、異常検出用トランジスタの出力信号がレベル変化しなければ、誘導性負荷に故障が生じていると判断するように構成することができる。 Therefore, the failure detection means detects the failure of the inductive load based on the output signal of the abnormality detection transistor.
Specifically, as described in claim 2, when the drive control unit changes the drive signal from a high level to a low level, the failure detection unit starts from a level at which the output signal of the abnormality detection transistor is turned off. It can be configured to determine whether or not the level has changed to ON, and to determine that a failure has occurred in the inductive load if the level of the output signal of the abnormality detection transistor does not change.

そして、このような異常検出装置によれば、誘導性負荷の故障を従来よりも小規模な回路構成で検出することができ、装置の小型化及び低コスト化を達成することができる。従来装置のような比較器を主要部としたモニタ回路を設けなくても、誘導性負荷の故障の有無を判断することができるからである。 According to such an abnormality detection device, an inductive load failure can be detected with a smaller circuit configuration than before, and the device can be reduced in size and cost. This is because the presence or absence of an inductive load failure can be determined without providing a monitor circuit having a comparator as a main part as in the conventional apparatus.

尚、駆動用トランジスタとしては、Ｎチャネル型のＭＯＳＦＥＴが用いられる。 Note that an N-channel MOSFET is used as the driving transistor .

次に、請求項３の異常検出装置では、請求項１，２の異常検出装置において、前記接続部に一端が接続され、他端が電源電圧に接続されたプルアップ抵抗と、前記接続部に一端が接続され、他端が基準電圧に接続されたプルダウン抵抗とを備えると共に、その各抵抗の抵抗値は、駆動用トランジスタがオフしているときの接続部の電圧（以下、接続部電圧という）が、誘導性負荷の断線故障時と、誘導性負荷の上記他端側（即ち、電源電圧側とは反対側であり、誘導性負荷駆動装置の接続部側）の基準電圧への短絡故障時と、その何れでもない正常時とで、それぞれ異なる３通りの電圧となるように設定されている。このため、駆動用トランジスタがオフしているときの接続部電圧は、正常時に最も高くなり、誘導性負荷の断線故障時には、電源電圧をプルアップ抵抗とプルダウン抵抗とで分圧した電圧となり、誘導性負荷の基準電圧への短絡故障時には、最も低い基準電圧となる。 Next, in the abnormality detection device according to claim 3, in the abnormality detection device according to claims 1 and 2 , a pull-up resistor having one end connected to the connection portion and the other end connected to a power supply voltage, and the connection portion A pull-down resistor having one end connected and the other end connected to a reference voltage, and the resistance value of each resistor is a voltage of a connection portion when the driving transistor is turned off (hereinafter referred to as a connection portion voltage). ) Is a short-circuit failure to the reference voltage at the time of disconnection failure of the inductive load and the other end side of the inductive load (that is, the side opposite to the power supply voltage side and the connecting portion side of the inductive load driving device) It is set to have three different voltages depending on the time and normal time which is none of them. For this reason, the connection voltage when the drive transistor is off is the highest during normal operation, and when the inductive load is broken, the power supply voltage is divided by the pull-up resistor and pull-down resistor. At the time of a short circuit failure to the reference voltage of the sexual load, the lowest reference voltage is obtained.

そして更に、この異常検出装置では、電源電圧よりも低く且つ基準電圧よりも高い第１判定電圧と接続部電圧とを大小比較する第１比較器と、第１判定電圧よりも低く且つ基準電圧よりも高い第２判定電圧と接続部電圧とを大小比較する第２比較器とを備えており、故障検出手段は、異常検出用トランジスタの出力信号と、前記２つの比較器（第１比較器及び第２比較器）の出力信号とに基づいて、誘導性負荷の断線故障と、誘導性負荷の上記他端側の基準電圧への短絡故障と、誘導性負荷の上記他端側の電源電圧への短絡故障とを、区別して検出する。 In addition, in this abnormality detection device, a first comparator that compares the first determination voltage lower than the power supply voltage and higher than the reference voltage with the connection portion voltage, and lower than the first determination voltage and higher than the reference voltage. And a second comparator for comparing the magnitude of the second determination voltage and the connection voltage which are higher than each other, and the failure detection means includes an output signal of the abnormality detection transistor and the two comparators (the first comparator and the first comparator). Based on the output signal of the second comparator), the disconnection failure of the inductive load, the short-circuit failure to the reference voltage on the other end side of the inductive load, and the power supply voltage on the other end side of the inductive load Are detected separately.

より具体的には、請求項４に記載のように、故障検出手段は、駆動制御手段が駆動信号をハイレベルからローレベルに変化させた時に、異常検出用トランジスタの出力信号がオフを示すレベルからオンを示すレベルに変化したか否かを判定し、異常検出用トランジスタの出力信号がレベル変化せず、且つ、駆動用トランジスタがオフされている時の第１比較器の出力信号が「接続部電圧≦第１判定電圧」であることを表すと共に、駆動用トランジスタがオフされている時の第２比較器の出力信号が「接続部電圧＞第２判定電圧」を表しているならば、誘導性負荷の断線故障と判定し、また、異常検出用トランジスタの出力信号がレベル変化せず、且つ、駆動用トランジスタがオフされている時の第２比較器の出力信号が「接続部電圧≦第２判定電圧」であることを表しているならば、誘導性負荷の上記他端側の基準電圧への短絡故障と判定し、また、異常検出用トランジスタの出力信号がレベル変化せず、且つ、駆動用トランジスタがオフされている時の第１比較器の出力信号が「接続部電圧＞第１判定電圧」を表しているならば、誘導性負荷の上記他端側の電源電圧への短絡故障と判定する、というように構成することができる。 More specifically, as described in claim 4 , when the drive control means changes the drive signal from a high level to a low level, the failure detection means has a level at which the output signal of the abnormality detection transistor indicates OFF. Whether the output signal of the abnormality detecting transistor does not change in level, and the output signal of the first comparator when the driving transistor is turned off is “connected”. If the output voltage of the second comparator when the driving transistor is turned off represents "connection voltage> second determination voltage" It is determined that the inductive load is disconnected, and the output signal of the second comparator when the output signal of the abnormality detecting transistor does not change in level and the driving transistor is turned off is “connection voltage ≦ 2nd size Voltage ”, it is determined that the inductive load is short-circuited to the reference voltage on the other end side, and the output signal of the abnormality detection transistor does not change in level, and the drive If the output signal of the first comparator when the transistor is off represents “connection voltage> first determination voltage”, it is determined that a short-circuit fault has occurred in the power supply voltage on the other end side of the inductive load. Can be configured.

尚、電源電圧を上記プルアップ抵抗と上記プルダウン抵抗とで分圧した電圧を「Ｖｄ」とすると、第１判定電圧はＶｄよりも高い電圧に設定し、第２判定電圧はＶｄよりも低い電圧に設定しておけば良い。 When the voltage obtained by dividing the power supply voltage by the pull-up resistor and the pull-down resistor is “Vd”, the first determination voltage is set to a voltage higher than Vd, and the second determination voltage is a voltage lower than Vd. Set to.

つまり、前述したように、駆動信号のローレベル（非アクティブレベル）への変化時に異常検出用トランジスタの出力信号がレベル変化しなければ、誘導性負荷にフライバック電圧が発生しなかったということであるから、誘導性負荷に何らかの故障が発生していると判断することができる。そこで更に、駆動用トランジスタがオフされている時の接続部電圧をＶＯｏｆとすると、異常検出用トランジスタの出力信号がレベル変化しなかった場合に、「第２判定電圧＜ＶＯｏｆ≦第１判定値」ならば、断線故障であると判別し、「ＶＯｏｆ≦第２判定値」ならば、基準電圧への短絡故障であると判別し、「第１判定値＜ＶＯｏｆ」ならば、電源電圧への短絡故障であると判別するようにしているのである。 That is, as described above, if the level of the output signal of the abnormality detection transistor does not change when the drive signal changes to a low level ( inactive level ) , the flyback voltage is not generated in the inductive load. Therefore, it can be determined that some failure has occurred in the inductive load. Therefore, if the connection voltage when the driving transistor is turned off is VOof, the level of the output signal of the abnormality detecting transistor does not change, so that “second determination voltage <VOof ≦ first determination value”. If it is “VOof ≦ second determination value”, it is determined that it is a short-circuit failure to the reference voltage, and if “first determination value <VOof”, a short-circuit to the power supply voltage is determined. It is determined that there is a failure.

このような請求項３，４の異常検出装置によれば、誘導性負荷の断線故障と、誘導性負荷の基準電圧への短絡故障と、誘導性負荷の電源電圧への短絡故障とを、区別して検出することを、小さい回路規模で実現することができる。 According to such an abnormality detection device of claims 3 and 4 , the disconnection failure of the inductive load, the short-circuit failure to the reference voltage of the inductive load, and the short-circuit failure to the power supply voltage of the inductive load Separate detection can be realized with a small circuit scale.

ところで、異常検出対象の誘導性負荷としては、電磁弁のコイルやリレーのコイルが考えられる。また、電磁弁としては、開弁と閉弁との２状態に切り換えられるオン／オフ駆動タイプの電磁弁や、デューティ制御によって開弁量が可変の電磁弁（いわゆるＶＳＶ：バリアブルスイッチバルブ）が考えられる。 By the way, as an inductive load to be detected, an electromagnetic valve coil or a relay coil can be considered. Further, as the solenoid valve, an on / off drive type solenoid valve that can be switched between two states of opening and closing, or a solenoid valve whose amount of opening is variable by duty control (so-called VSV: variable switch valve) is considered. It is done.

以下に、本発明が適用された実施形態の誘導性負荷駆動装置としての電子制御装置（以下、ＥＣＵという）について説明する。尚、本実施形態のＥＣＵは、自動車に搭載され、電磁弁の一種であるＶＳＶの開弁量をデューティ制御するものである。
［第１実施形態］
まず図１は、第１実施形態のＥＣＵ１を表す構成図である。 Hereinafter, an electronic control device (hereinafter referred to as an ECU) as an inductive load driving device according to an embodiment to which the present invention is applied will be described. Note that the ECU of this embodiment is mounted on an automobile and duty-controls the opening amount of a VSV that is a kind of electromagnetic valve.
[First Embodiment]
First, FIG. 1 is a configuration diagram showing the ECU 1 of the first embodiment.

図１に示すように、ＥＣＵ１の外部では、通電対象且つ異常検出対象の誘導性負荷としてのコイルＬ（ここではＶＳＶのコイル）の一端が、電源電圧としてのバッテリ電圧（車載バッテリのプラス端子の電圧）ＶＢに接続されている。 As shown in FIG. 1, outside of the ECU 1, one end of a coil L (here, a VSV coil) as an inductive load to be energized and detected as an abnormality is connected to a battery voltage (a positive terminal of a vehicle-mounted battery) as a power supply voltage. Voltage) VB.

そして、ＥＣＵ１には、コイルＬのバッテリ電圧ＶＢ側とは反対側の端部が車両内配線（ワイヤハーネス）を介して接続される接続部としてのコネクタ端子３と、そのコネクタ端子３にドレインが接続されると共に、基準電圧としてのグランド（＝０Ｖ）にソースが接続された駆動用トランジスタとしてのＮチャネルＭＯＳＦＥＴ（以下単に、ＦＥＴという）５と、ＦＥＴ５をオン／オフさせる駆動制御手段としてのマイクロコンピュータ（以下、ＣＰＵという）７と、ＣＰＵ７からＦＥＴ５をオン／オフさせるために出力される駆動信号ＳＤを、ＦＥＴ５のゲートに供給する抵抗９と、その抵抗９のＣＰＵ７側をグランドにプルダウンする抵抗１１とが備えられている。 The ECU 1 has a connector terminal 3 as a connecting portion to which an end portion of the coil L opposite to the battery voltage VB side is connected via an in-vehicle wiring (wire harness), and a drain in the connector terminal 3. An N-channel MOSFET (hereinafter simply referred to as FET) 5 as a driving transistor whose source is connected to ground (= 0 V) as a reference voltage and a micro as drive control means for turning on / off the FET 5 A computer (hereinafter referred to as a CPU) 7, a resistor 9 that supplies a drive signal SD output from the CPU 7 to turn on / off the FET 5 to the gate of the FET 5, and a resistor that pulls down the CPU 7 side of the resistor 9 to the ground 11.

更に、ＥＣＵ１において、ＦＥＴのドレイン（上流出力端子に相当）とゲート（制御端子に相当）との間には、カソードをＦＥＴ５のドレインの方にして設けられた消弧用のツェナーダイオード１３と、ＣＰＵ７からのハイレベルの駆動信号ＳＤがＦＥＴ５のドレインへと回り込んでしまうのを防止するためのダイオード１５とが接続されている。つまり、ＦＥＴ５のドレインにツェナーダイオード１３のカソードが接続され、そのツェナーダイオード１３のアノードにダイオード１５のアノードが接続され、そのダイオード１５のカソードがＦＥＴ５のゲートに接続されている。 Further, in the ECU 1, an arc extinguishing Zener diode 13 provided between the drain of the FET (corresponding to the upstream output terminal) and the gate (corresponding to the control terminal) with the cathode facing the drain of the FET 5, A diode 15 is connected to prevent the high level drive signal SD from the CPU 7 from flowing into the drain of the FET 5. That is, the cathode of the Zener diode 13 is connected to the drain of the FET 5, the anode of the diode 15 is connected to the anode of the Zener diode 13, and the cathode of the diode 15 is connected to the gate of the FET 5.

また、ＦＥＴ５のゲートとソースとの間には、ＦＥＴ５のゲートを過電圧から保護するためのツェナーダイオード１７が、それのカソードをＦＥＴ５のゲートの方にして接続されている。 Further, a Zener diode 17 for protecting the gate of the FET 5 from overvoltage is connected between the gate and the source of the FET 5 with the cathode thereof being directed to the gate of the FET 5.

そして、上記ＦＥＴ５、抵抗９，１１、ツェナーダイオード１３，１７、及びダイオード１５からなる駆動回路では、図２（ａ）に示すように、ＣＰＵ７からの駆動信号ＳＤがアクティブレベルとしてのハイレベルになると、ＦＥＴ５がオンして、そのＦＥＴ５のドレイン電圧及びコネクタ端子３の電圧（以下単に、端子電圧という）ＶＯがほぼ０Ｖとなり、そのＦＥＴ５を介してコイルＬに電流が流れる。尚、ＦＥＴ５がオンすると、コイルＬに流れる電流は、コイルＬのインダクタンス成分により緩やかに増加していくこととなる。 In the drive circuit comprising the FET 5, the resistors 9, 11, the Zener diodes 13, 17, and the diode 15, as shown in FIG. 2A, when the drive signal SD from the CPU 7 becomes a high level as an active level. The FET 5 is turned on, the drain voltage of the FET 5 and the voltage VO of the connector terminal 3 (hereinafter simply referred to as the terminal voltage) VO become approximately 0 V, and a current flows through the coil L through the FET 5. When the FET 5 is turned on, the current flowing through the coil L gradually increases due to the inductance component of the coil L.

また、ＣＰＵ７からの駆動信号ＳＤがハイレベルから非アクティブレベルとしてのローレベルに変化すると、ＦＥＴ５はオン状態からオフ状態へ移行しようとするが、その時、コイルＬに蓄積されていた電磁エネルギーにより、バッテリ電圧ＶＢよりも大きいフライバック電圧がコネクタ端子３に発生し、そのフライバック電圧により、ツェナーダイオード１３のカソード側からアノード側へツェナー電流が流れる。そして、そのツェナー電流が流れることによりＦＥＴ５のゲート電圧が０Ｖよりも上昇して、ＦＥＴ５が能動領域でオンし、コイルＬにはＦＥＴ５を介して引き続き上記電磁エネルギーによる電流が流れることとなり、これにより、上記電磁エネルギーが消費される。 Further, when the drive signal SD from the CPU 7 changes from the high level to the low level as the inactive level, the FET 5 tries to shift from the on state to the off state, but at that time, due to the electromagnetic energy accumulated in the coil L, A flyback voltage higher than the battery voltage VB is generated at the connector terminal 3, and a Zener current flows from the cathode side to the anode side of the Zener diode 13 by the flyback voltage. As the Zener current flows, the gate voltage of the FET 5 rises above 0V, the FET 5 is turned on in the active region, and the current due to the electromagnetic energy flows to the coil L via the FET 5. The electromagnetic energy is consumed.

このため、コイルＬには、ＣＰＵ７からの駆動信号ＳＤのデューティ比に応じた電流が流れることとなり、その電流に応じてＶＳＶの開弁量が変化することとなる。
尚、ツェナーダイオード１３にツェナー電流が流れてＦＥＴ５が能動領域でオンしている最中の端子電圧ＶＯは、ＦＥＴ５がオンするゲート電圧の閾値電圧をＶｇとし、ダイオード１５の順方向電圧をＶｆとし、ツェナーダイオード１３のツェナー電圧をＶｚ１とすると、「ＶＯ＝Ｖｇ＋Ｖｆ＋Ｖｚ１」となる。そして、コネクタ端子３に印加されるフライバック電圧が「Ｖｇ＋Ｖｆ＋Ｖｚ１」よりも小さくなるまで、ツェナーダイオード１３にツェナー電流が流れてＦＥＴ５が能動領域でオンする。 For this reason, a current corresponding to the duty ratio of the drive signal SD from the CPU 7 flows through the coil L, and the valve opening amount of the VSV changes according to the current.
Note that the terminal voltage VO while the Zener current flows through the Zener diode 13 and the FET 5 is turned on in the active region is the threshold voltage of the gate voltage at which the FET 5 is turned on, Vg, and the forward voltage of the diode 15 is Vf. When the zener voltage of the zener diode 13 is Vz1, “VO = Vg + Vf + Vz1”. Then, until the flyback voltage applied to the connector terminal 3 becomes smaller than “Vg + Vf + Vz1”, a Zener current flows through the Zener diode 13 and the FET 5 is turned on in the active region.

一方更に、ＥＣＵ１には、コイルＬの故障を検出するための故障検出用回路として、エミッタがグランドに接続され、ベース（制御端子に相当）がツェナーダイオード１３のアノードにベース電流制限用の抵抗２１を介して接続されたＮＰＮトランジスタ（ＮＰＮ型のバイポーラトランジスタ）２３と、ＮＰＮトランジスタ２３のベースとエミッタとの間に接続された誤動作防止用の抵抗（ベースリーク抵抗）２５と、ＮＰＮトランジスタ２３のコレクタと一定電圧ＶＣ（本実施形態では５Ｖ）との間に接続されたプルアップ用の抵抗２７とが備えられている。尚、上記一定電圧ＶＣは、ＣＰＵ７の動作用電圧でもあり、本ＥＣＵ１内の電源回路（図示省略）によりバッテリ電圧ＶＢを元にして生成される。 On the other hand, the ECU 1 has an emitter connected to the ground, a base (corresponding to a control terminal) connected to the anode of the Zener diode 13 and a base current limiting resistor 21 as a failure detection circuit for detecting a failure of the coil L. An NPN transistor (NPN type bipolar transistor) 23 connected via the NPN transistor 23, a malfunction prevention resistor (base leak resistor) 25 connected between the base and emitter of the NPN transistor 23, and a collector of the NPN transistor 23 And a constant voltage VC (5 V in the present embodiment) and a pull-up resistor 27 connected to each other. The constant voltage VC is also an operating voltage for the CPU 7, and is generated based on the battery voltage VB by a power supply circuit (not shown) in the ECU 1.

このような故障検出用回路では、ＮＰＮトランジスタ２３のコレクタの電圧が、そのＮＰＮトランジスタ２３の出力信号となっており、その出力信号が、ＣＰＵ７へ、コイルＬの故障を検出するためのモニタ信号ＳＭとして入力される。 In such a failure detection circuit, the collector voltage of the NPN transistor 23 is an output signal of the NPN transistor 23, and the output signal is sent to the CPU 7 as a monitor signal SM for detecting a failure of the coil L. Is entered as

このため、モニタ信号ＳＭは、ＮＰＮトランジスタ２３がオフしていれば、プルアップ用の抵抗２７によってハイレベル（＝５Ｖ）となり、ＮＰＮトランジスタ２３がオンすれば、ローレベル（＝ほぼ０Ｖ）になる。 For this reason, the monitor signal SM becomes high level (= 5 V) by the pull-up resistor 27 if the NPN transistor 23 is off, and becomes low level (= approximately 0 V) if the NPN transistor 23 is on. .

そして、ＮＰＮトランジスタ２３は、ＣＰＵ７からの駆動信号ＳＤがハイレベルからローレベルに変化して、前述したように、ツェナーダイオード１３にツェナー電流が流れ、そのツェナーダイオード１３のアノード側の電圧が「Ｖｇ＋Ｖｆ」になるとオンする。 In the NPN transistor 23, the drive signal SD from the CPU 7 changes from the high level to the low level, and as described above, a Zener current flows through the Zener diode 13, and the voltage on the anode side of the Zener diode 13 is “Vg + Vf”. Will turn on.

よって、モニタ信号ＳＭは、図２（ａ）に示すように、コイルＬに故障が生じていない正常時には、駆動信号ＳＤがハイレベルからローレベルに変化すると、ツェナーダイオード１３のアノード側の電圧が「Ｖｇ＋Ｖｆ」になっている間（換言すれば、ＦＥＴ５が能動領域でオンしている間）だけ、ローレベルになる。 Therefore, as shown in FIG. 2A, when the drive signal SD changes from the high level to the low level when the coil L is normal and the monitor signal SM is normal, the voltage on the anode side of the Zener diode 13 is reduced. It is low level only while it is “Vg + Vf” (in other words, while the FET 5 is on in the active region).

尚、このモニタ信号ＳＭが入力されるＣＰＵ７のポートは、入力信号に立ち下がりエッジ（ハイからローへのレベル変化）が生じると、そのことを示す立ち下がりエッジ発生履歴を内部のレジスタにラッチさせるハードウェアが付随したエッジ検出機能付きポートである。 When a falling edge (level change from high to low) occurs in the input signal, the CPU 7 port to which the monitor signal SM is input causes the internal register to latch a falling edge occurrence history indicating this. This is a port with edge detection function accompanied by hardware.

そこで次に、ＣＰＵ７が上記モニタ信号ＳＭに基づいてコイルＬの故障を検出するために実行する処理について、図３のフローチャートを用い説明する。
まず図３（ａ）は、ＣＰＵ７が実行する異常検出処理を表すフローチャートである。尚、この異常検出処理は、駆動信号ＳＤのハイレベルからローレベルへの変化タイミングから一定の待ち時間が経過したタイミングで実行される。また、その待ち時間は、駆動信号ＳＤがローレベルになってから上記エッジ検出機能付きポートのレジスタにモニタ信号ＳＭの立ち下がりエッジ発生履歴がラッチされるまでの遅れ時間の最大値よりも、若干長い時間に設定されている。 Therefore, next, a process executed by the CPU 7 to detect a failure of the coil L based on the monitor signal SM will be described with reference to a flowchart of FIG.
First, FIG. 3A is a flowchart showing an abnormality detection process executed by the CPU 7. This abnormality detection process is executed at a timing when a certain waiting time has elapsed from the change timing of the drive signal SD from the high level to the low level. The waiting time is slightly larger than the maximum delay time from when the drive signal SD becomes low level until the falling edge occurrence history of the monitor signal SM is latched in the register of the port with the edge detection function. It is set for a long time.

ＣＰＵ７が異常検出処理の実行を開始すると、まずＳ１１０にて、上記レジスタからデータ（ラッチ結果）を読み込み、続くＳ１２０にて、そのレジスタに立ち下がりエッジ発生履歴がラッチされていたか否かを判定する。 When the CPU 7 starts executing the abnormality detection process, first, in S110, data (latch result) is read from the register. In S120, it is determined whether or not the falling edge occurrence history is latched in the register. .

そして、上記レジスタに立ち下がりエッジ発生履歴がラッチされていたならば（Ｓ１２０：ＹＥＳ）、駆動信号ＳＤのローレベルへの変化に伴ってモニタ信号ＳＭに立ち下がりエッジが生じたということであるから、コイルＬは正常であると判断して、そのまま当該異常検出処理を終了する。 If the falling edge occurrence history is latched in the register (S120: YES), it means that the falling edge has occurred in the monitor signal SM in accordance with the change of the drive signal SD to the low level. The coil L is determined to be normal, and the abnormality detection process is terminated as it is.

また、上記Ｓ１２０にて、レジスタに立ち下がりエッジ発生履歴がラッチされていないと判定した場合には、コイルＬに故障が生じていると判断して、Ｓ１３０へ進み、予め定められた異常時処理（フェイルセーフ処理）を実行した後、当該異常検出処理を終了する。 If it is determined in S120 that the falling edge occurrence history is not latched in the register, it is determined that a failure has occurred in the coil L, the process proceeds to S130, and predetermined abnormality processing is performed. After executing (fail-safe processing), the abnormality detection processing is terminated.

一方、ＣＰＵ７は、駆動信号ＳＤのローレベルからハイレベルへの変化タイミングで、図３（ｂ）に示すオン時処理を実行し、そのオン時処理により、上記レジスタのラッチ結果をクリアする（Ｓ２１０）。 On the other hand, the CPU 7 executes the on-time process shown in FIG. 3B at the change timing of the drive signal SD from the low level to the high level, and clears the latch result of the register by the on-time process (S210). ).

つまり、ＣＰＵ７は、駆動信号ＳＤをハイレベルからローレベルに変化させた時にＮＰＮトランジスタ２３からのモニタ信号ＳＭがハイからローへレベル変化したか否かを判定し（Ｓ１２０）、モニタ信号ＳＭがレベル変化していなければ（Ｓ１２０：ＮＯ）、コイルＬに故障が生じていると判断して、フェイルセーフ処理を実施するようになっている（Ｓ１３０）。 That is, the CPU 7 determines whether or not the monitor signal SM from the NPN transistor 23 has changed from high to low when the drive signal SD is changed from high level to low level (S120). If it has not changed (S120: NO), it is determined that a failure has occurred in the coil L, and fail-safe processing is performed (S130).

尚、図３（ａ）のＳ１３０で実行される処理としては、故障の発生履歴を不揮発性のメモリに書き込む処理や、故障の発生を車両運転者などに報知する処理がある。また、本実施形態では、図３（ａ）と図３（ｂ）の処理が、故障検出手段に相当している。一方、上記レジスタのクリアは、図３（ａ）におけるＳ１２０で“ＹＥＳ”と判定した後、その異常検出処理を終了する前に実施するようにしても良い。 The process executed in S130 of FIG. 3A includes a process of writing a failure occurrence history in a non-volatile memory and a process of notifying the vehicle driver of the occurrence of the failure. In the present embodiment, the processes in FIGS. 3A and 3B correspond to failure detection means. On the other hand, the clearing of the register may be performed before the abnormality detection process ends after the determination of “YES” in S120 in FIG.

以上のような第１実施形態のＥＣＵ１において、コイルＬの断線故障又はコイルＬのＥＣＵ側のグランドへのショート故障（コイルＬのバッテリ電圧ＶＢ側とは反対側がグランドに短絡する故障）が発生した場合には、図２（ｂ）に示すように、駆動信号ＳＤがハイレベルからローレベルに変化しても、コネクタ端子３にコイルＬのフライバック電圧が発生しないため、消弧用のツェナーダイオード１３にツェナー電流が流れず、ＮＰＮトランジスタ２３はオンしない。よって、そのＮＰＮトランジスタ２３からＣＰＵ７へのモニタ信号ＳＭはハイレベルのままとなり、ＣＰＵ７は、図３（ａ）の異常検出処理により、コイルＬに故障が生じている（Ｓ１２０：ＮＯ）と異常判定することとなる。 In the ECU 1 of the first embodiment as described above, a disconnection failure of the coil L or a short failure of the coil L to the ground on the ECU side (failure in which the opposite side of the coil L to the battery voltage VB side is short-circuited to the ground) occurred. In this case, as shown in FIG. 2B, the flyback voltage of the coil L is not generated at the connector terminal 3 even when the drive signal SD changes from the high level to the low level. No zener current flows through 13, and the NPN transistor 23 is not turned on. Therefore, the monitor signal SM from the NPN transistor 23 to the CPU 7 remains at the high level, and the CPU 7 determines that the failure has occurred in the coil L (S120: NO) by the abnormality detection process of FIG. Will be.

そして、このようなＥＣＵ１によれば、コイルＬの故障を従来よりも小規模な回路構成で検出することができ、装置の小型化及び低コスト化を達成することができる。
具体的には、従来装置のような比較器を主要部としたモニタ回路を設けなくても、異常検出用のＮＰＮトランジスタ２３と抵抗２１，２５，２７との４素子を追加するだけで、コイルＬの異常検出が可能となる。また、もし、ＮＰＮトランジスタ２３として、抵抗２１，２５に相当する抵抗を内蔵したトランジスタを用いれば、そのＮＰＮトランジスタと抵抗２７との２素子を追加するだけで済み、更に、ＣＰＵ７内において、モニタ信号ＳＭを入力するポートに、抵抗２７に相当するプルアップ抵抗が内蔵されていれば、ＮＰＮトランジスタを追加するだけで済む。
［第２実施形態］
次に、第２実施形態のＥＣＵについて説明する。 And according to such ECU1, the failure of the coil L can be detected with a smaller circuit configuration than before, and downsizing and cost reduction of the apparatus can be achieved.
Specifically, without providing a monitor circuit having a comparator as a main part as in the conventional device, only by adding four elements of an NPN transistor 23 for detecting an abnormality and resistors 21, 25, 27, a coil The L abnormality can be detected. Further, if a transistor with a built-in resistor corresponding to the resistors 21 and 25 is used as the NPN transistor 23, only two elements of the NPN transistor and the resistor 27 need be added. If a pull-up resistor corresponding to the resistor 27 is built in the SM input port, it is only necessary to add an NPN transistor.
[Second Embodiment]
Next, the ECU of the second embodiment will be described.

図４に示すように、第２実施形態のＥＣＵ３１は、第１実施形態のＥＣＵ１と比較すると、下記（１）〜（３）の点が異なっている。尚、図４において、図１における構成要素と同じものについては、同一の符号を付しているため、詳細な説明を省略する。 As shown in FIG. 4, the ECU 31 of the second embodiment differs from the ECU 1 of the first embodiment in the following points (1) to (3). In FIG. 4, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

（１）駆動用トランジスタとして、ＦＥＴ５ではなく、ＮＰＮトランジスタ３３が用いられている。このため、ＮＰＮトランジスタ３３は、コレクタがコネクタ端子３に接続され、エミッタがグランドに接続され、ベースが抵抗９のＣＰＵ７側とは反対側の端部に接続されている。 (1) An NPN transistor 33 is used instead of the FET 5 as a driving transistor. For this reason, the NPN transistor 33 has a collector connected to the connector terminal 3, an emitter connected to the ground, and a base connected to the end of the resistor 9 opposite to the CPU 7 side.

（２）そして、ＦＥＴ５ではなく、ＮＰＮトランジスタ３３を用いていることから、ゲート保護用のツェナーダイオード１７が削除されており、その代わりに、ＮＰＮトランジスタ３３のベースとエミッタの間に、誤動作防止用の抵抗（ベースリーク抵抗）３５が接続されている。 (2) Since the NPN transistor 33 is used instead of the FET 5, the zener diode 17 for protecting the gate is eliminated, and instead of malfunction prevention between the base and the emitter of the NPN transistor 33. The resistor (base leak resistor) 35 is connected.

（３）更に、回り込み防止用のダイオード１５が削除されており、その代わりに、ツェナーダイオード１３のアノード側に、そのツェナーダイオード１３と直列で且つ同方向に、ツェナーダイオード３７が接続されている。そして、ツェナーダイオード１３のアノードとツェナーダイオード３７のカソードとを結ぶ経路に、ＮＰＮトランジスタ２３のベースが抵抗２１を介して接続されている。 (3) Further, the wraparound prevention diode 15 is eliminated, and instead, a Zener diode 37 is connected to the anode side of the Zener diode 13 in series with the Zener diode 13 in the same direction. The base of the NPN transistor 23 is connected via a resistor 21 to a path connecting the anode of the Zener diode 13 and the cathode of the Zener diode 37.

つまり、本第２実施形態のＥＣＵ３１では、駆動用トランジスタとして、ＮＰＮトランジスタ３３を用い、消弧用ツェナーダイオードとして、直列に接続された２個のツェナーダイオード１３，３７を用いている。そして、その２つのツェナーダイオード１３，３７同士の接続点の電圧により、異常検出用のＮＰＮトランジスタ２３をオンさせるようにしている。 That is, in the ECU 31 of the second embodiment, the NPN transistor 33 is used as the driving transistor, and the two Zener diodes 13 and 37 connected in series are used as the arc extinguishing Zener diode. The abnormality detecting NPN transistor 23 is turned on by the voltage at the connection point between the two Zener diodes 13 and 37.

また、駆動用トランジスタとしてＮＰＮトランジスタ３３を用いた場合には、図１のようなダイオード１５がなくても、そのＮＰＮトランジスタ３３を駆動信号ＳＤによって確実にオンさせることができるため、ダイオード１５を削除している。 When the NPN transistor 33 is used as the driving transistor, the NPN transistor 33 can be reliably turned on by the drive signal SD without the diode 15 as shown in FIG. is doing.

以上のような第２実施形態のＥＣＵ３１によっても、第１実施形態のＥＣＵ１と同じ作用及び効果が得られる。尚、ツェナーダイオード１３，３７にツェナー電流が流れてＮＰＮトランジスタ３３が能動領域でオンしている最中の端子電圧ＶＯは、ＮＰＮトランジスタ３３がオンするベース・エミッタ間電圧（通常約０．７Ｖ）をＶｂｅとし、ツェナーダイオード１３のツェナー電圧をＶｚ１しと、ツェナーダイオード３７のツェナー電圧をＶｚ２とすると、「ＶＯ＝Ｖｂｅ＋Ｖｚ２＋Ｖｚ１」となる。 Also by the ECU 31 of the second embodiment as described above, the same operations and effects as the ECU 1 of the first embodiment can be obtained. The terminal voltage VO while the Zener current flows through the Zener diodes 13 and 37 and the NPN transistor 33 is turned on in the active region is the base-emitter voltage at which the NPN transistor 33 is turned on (usually about 0.7 V). Is Vbe, the zener voltage of the zener diode 13 is Vz1, and the zener voltage of the zener diode 37 is Vz2, then “VO = Vbe + Vz2 + Vz1”.

また、このＥＣＵ３１の構成によれば、駆動用トランジスタとしてＮＰＮトランジスタ（バイポーラトランジスタ）３３を用いているにも拘わらず、異常検出用のＮＰＮトランジスタ２３を確実にオンさせることができる。 Further, according to the configuration of the ECU 31, the abnormality detection NPN transistor 23 can be reliably turned on despite the use of the NPN transistor (bipolar transistor) 33 as the driving transistor.

つまり、２個直列のツェナーダイオード１３，３７にツェナー電流が流れた際には、そのツェナーダイオード１３，３７同士の接続点の電圧が、ＮＰＮトランジスタ３３のベース・エミッタ間電圧Ｖｂｅよりもツェナーダイオード３７のツェナー電圧Ｖｚ２の分だけ高くなるため、その高い電圧により、ＮＰＮトランジスタ２３を確実にオンさせることができるのである。
［第３実施形態］
次に、第３実施形態のＥＣＵについて説明する。 That is, when a zener current flows through the two zener diodes 13 and 37 in series, the voltage at the connection point between the zener diodes 13 and 37 is higher than the base-emitter voltage Vbe of the NPN transistor 33. Therefore, the NPN transistor 23 can be reliably turned on by the high voltage.
[Third Embodiment]
Next, the ECU of the third embodiment will be described.

図５に示すように、第３実施形態のＥＣＵ４１は、第１実施形態のＥＣＵ１と比較すると、下記の点が異なっている。尚、図５においても、図１における構成要素と同じものについては、同一の符号を付しているため、詳細な説明を省略する。 As shown in FIG. 5, the ECU 41 of the third embodiment differs from the ECU 1 of the first embodiment in the following points. In FIG. 5 as well, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

まず、ＥＣＵ４１には、コイルＬの故障を検出するための故障検出用回路として、既述したＮＰＮトランジスタ２３及び抵抗２１，２５，２７からなる回路に加え、更に、一端がコネクタ端子３に接続され、他端がバッテリ電圧ＶＢに接続されたプルアップ抵抗Ｒｕと、一端がコネクタ端子３に接続され、他端がグランドに接続されたプルダウン抵抗Ｒｄと、互いの反転入力端子（−端子）が共通接続された第１比較器４３及び第２比較器４５と、その２つの比較器４３，４５の反転入力端子とコネクタ端子３との間に直列に接続された２つの抵抗４７，４９と、バッテリ電圧ＶＢとグランドとの間に直列に接続された３つの抵抗Ｒ１〜Ｒ３と、第１比較器４３の出力端子を一定電圧ＶＣ（５Ｖ）にプルアップする抵抗５１と、第２比較器４５の出力端子を一定電圧ＶＣにプルアップする抵抗５３と、抵抗４７，４９同士の接続点にアノードが接続され、カソードがバッテリ電圧ＶＢに接続された入力保護用のダイオード５５とからなる回路が、追加して設けられている。 First, the ECU 41 has one end connected to the connector terminal 3 in addition to the circuit including the NPN transistor 23 and the resistors 21, 25, 27 described above as a failure detection circuit for detecting a failure of the coil L. The pull-up resistor Ru having the other end connected to the battery voltage VB, the pull-down resistor Rd having one end connected to the connector terminal 3 and the other end connected to the ground, and the inverting input terminal (-terminal) are common. A first comparator 43 and a second comparator 45 connected, two resistors 47 and 49 connected in series between the inverting input terminal of the two comparators 43 and 45 and the connector terminal 3, and a battery Three resistors R1 to R3 connected in series between the voltage VB and the ground, a resistor 51 for pulling up the output terminal of the first comparator 43 to a constant voltage VC (5V), and a second comparator 4 A circuit comprising a resistor 53 for pulling up the output terminal of the output terminal to a constant voltage VC, and an input protection diode 55 having an anode connected to a connection point between the resistors 47 and 49 and a cathode connected to the battery voltage VB, It is additionally provided.

そして、抵抗Ｒ１と抵抗Ｒ２との接続点に生じる分圧電圧が、第１判定電圧Ｖｔｈ１として、第１比較器４３の非反転入力端子（＋端子）に入力され、抵抗Ｒ２と抵抗Ｒ３との接続点に生じる分圧電圧が、第２判定電圧Ｖｔｈ２（＜Ｖｔｈ１）として、第２比較器４５の非反転入力端子に入力されている。 The divided voltage generated at the connection point between the resistor R1 and the resistor R2 is input to the non-inverting input terminal (+ terminal) of the first comparator 43 as the first determination voltage Vth1, and the resistance R2 and the resistor R3 are connected to each other. The divided voltage generated at the connection point is input to the non-inverting input terminal of the second comparator 45 as the second determination voltage Vth2 (<Vth1).

このため、第１比較器４３の出力信号（出力端子の電圧）ＣＰ１は、端子電圧ＶＯが第１判定電圧Ｖｔｈ１よりも高ければローレベル（＝ぼぼ０Ｖ）となり、端子電圧ＶＯが第１判定電圧Ｖｔｈ１以下であればハイレベル（＝５Ｖ）となる。また、第２比較器４５の出力信号ＣＰ２は、端子電圧ＶＯが第２判定電圧Ｖｔｈ２よりも高ければローレベルとなり、端子電圧ＶＯが第２判定電圧Ｖｔｈ２以下であればハイレベルとなる。そして、このような各比較器４３，４５の出力信号ＣＰ１，ＣＰ２が、ＣＰＵ７に追加のモニタ信号として入力されている。 For this reason, the output signal (output terminal voltage) CP1 of the first comparator 43 is low level (= approximately 0V) if the terminal voltage VO is higher than the first determination voltage Vth1, and the terminal voltage VO is the first determination voltage. If it is Vth1 or less, it becomes a high level (= 5V). The output signal CP2 of the second comparator 45 is low level when the terminal voltage VO is higher than the second determination voltage Vth2, and is high level when the terminal voltage VO is equal to or lower than the second determination voltage Vth2. The output signals CP1 and CP2 of the comparators 43 and 45 are input to the CPU 7 as additional monitor signals.

ここで、本ＥＣＵ４１において、コイルＬのＥＣＵ側のグランドへのショート故障（以下単に、コイルＬのグランドショートという）が発生した場合には、ＦＥＴ５がオフされているときの端子電圧ＶＯ（以下特に、オフ時端子電圧ＶＯｏｆという）がグランドと同じ０Ｖになるのに対して、コイルＬの断線故障が発生した場合には、オフ時端子電圧ＶＯｏｆが、バッテリ電圧ＶＢをプルアップ抵抗Ｒｕとプルダウン抵抗Ｒｄとで分圧した電圧となる。 Here, in this ECU 41, when a short-circuit failure of the coil L to the ground on the ECU side (hereinafter simply referred to as a ground short of the coil L) occurs, the terminal voltage VO (hereinafter, particularly when the FET 5 is turned off). Terminal voltage VOof at the time of off) is 0 V, which is the same as the ground, but when a disconnection failure of the coil L occurs, the terminal voltage Vof at the time of turning off the battery voltage VB with the pull-up resistor Ru and the pull-down resistor The voltage is divided by Rd.

そして、プルダウン抵抗Ｒｄの抵抗値は、コイルＬへの通電制御に支障が無いように、そのコイルＬの抵抗値（例えば１００Ωであり、以下、コイル抵抗という）に比べて十分に大きな値（例えば、数十倍以上大きな１０ｋΩ）に設定しているが、プルアップ抵抗Ｒｕの抵抗値もプルダウン抵抗Ｒｄの抵抗値と同じ値に設定することにより、コイルＬの断線故障が発生した場合には、オフ時端子電圧ＶＯｏｆがバッテリ電圧ＶＢの半分の電圧（＝ＶＢ／２）となるようにしている。また、正常時には、抵抗Ｒｕ，Ｒｄの抵抗値に比べてコイル抵抗が十分小さいことから、オフ時端子電圧ＶＯｏｆは、フライバック電圧によりバッテリ電圧ＶＢ以上になるか、フライバック電圧がなくなった後もほぼバッテリ電圧ＶＢとなる。 The resistance value of the pull-down resistor Rd is sufficiently larger than the resistance value of the coil L (for example, 100Ω, hereinafter referred to as the coil resistance) so as not to hinder the energization control to the coil L (for example, the coil resistance). In this case, if a disconnection failure of the coil L occurs by setting the resistance value of the pull-up resistor Ru to the same value as the resistance value of the pull-down resistor Rd, The off-time terminal voltage VOof is set to be half the battery voltage VB (= VB / 2). In addition, since the coil resistance is sufficiently smaller than the resistance values of the resistors Ru and Rd at the normal time, the off-state terminal voltage VOf becomes equal to or higher than the battery voltage VB due to the flyback voltage, or after the flyback voltage disappears. The battery voltage VB is almost reached.

このため、オフ時端子電圧ＶＯｏｆは、正常時にはＶＢ以上かほぼＶＢとなるが、コイルＬの断線故障時にはＶＢ／２となり、コイルＬのグランドショート時には０Ｖとなる。
また、オフ時端子電圧ＶＯｏｆは、コイルＬのＥＣＵ側のバッテリ電圧ＶＢへのショート故障（以下単に、コイルＬの電源ショートという）が発生した場合には、ＶＢとなる。 For this reason, the OFF-time terminal voltage VOof is equal to or higher than VB or substantially VB when normal, but becomes VB / 2 when the coil L is broken, and becomes 0 V when the coil L is short-circuited.
Further, the off-time terminal voltage VOof becomes VB when a short circuit failure to the battery voltage VB on the ECU side of the coil L (hereinafter simply referred to as a power supply short circuit of the coil L) occurs.

よって、ＮＰＮトランジスタ２３によって出力されるモニタ信号ＳＭに基づき第１実施形態と同じ手法でコイルＬの故障を検知した場合に、オフ時端子電圧ＶＯｏｆについて、上記３通りの電圧（０Ｖ，ＶＢ／２，ＶＢ）を判別することで、コイルＬの短絡故障とグランドショートと電源ショートとの何れが発生しているのかを判別することができる。 Therefore, when the failure of the coil L is detected based on the monitor signal SM output from the NPN transistor 23 by the same method as in the first embodiment, the above-described three voltages (0 V, VB / 2) are applied to the off-time terminal voltage VOof. , VB), it is possible to determine whether a short circuit failure of the coil L, a ground short circuit, or a power supply short circuit has occurred.

そこで、本ＥＣＵ４１では、２つの比較器４３，４５の反転入力端子に端子電圧ＶＯを入力すると共に、抵抗Ｒ１〜Ｒ３の抵抗値を同じ値に設定することで、第１比較器４３の非反転入力端子に入力される第１判定電圧Ｖｔｈ１がバッテリ電圧ＶＢの２／３の電圧（＝ＶＢ×２／３＞ＶＢ／２）となり、第２比較器４５の非反転入力端子に入力される第２判定電圧Ｖｔｈ２がバッテリ電圧ＶＢの１／３の電圧（＝ＶＢ／３＜ＶＢ／２）となるようにしている。 Therefore, in the present ECU 41, the terminal voltage VO is input to the inverting input terminals of the two comparators 43 and 45, and the resistance values of the resistors R1 to R3 are set to the same value, so that the non-inverting of the first comparator 43 is performed. The first determination voltage Vth1 input to the input terminal becomes 2/3 of the battery voltage VB (= VB × 2/3> VB / 2), and the first determination voltage Vth1 input to the non-inverting input terminal of the second comparator 45 2 The determination voltage Vth2 is set to be 1/3 of the battery voltage VB (= VB / 3 <VB / 2).

よって、２つの比較器４３，４５の出力信号ＣＰ１，ＣＰ２は、図６及び図７のように変化することとなる。
即ち、まず図６に示すように、正常時には、２つの比較器４３，４５の出力信号ＣＰ１，ＣＰ２は、ＣＰＵ７から出力される駆動信号ＳＤと同じレベルになる。 Therefore, the output signals CP1 and CP2 of the two comparators 43 and 45 change as shown in FIGS.
That is, as shown in FIG. 6, the output signals CP1 and CP2 of the two comparators 43 and 45 are at the same level as the drive signal SD output from the CPU 7 at the normal time.

これは、正常時には、駆動信号ＳＤがハイレベルになると、ＦＥＴ５がオンして端子電圧ＶＯがほぼ０Ｖ（＜Ｖｔｈ２＜Ｖｔｈ１）となるため、２つの比較器４３，４５の出力信号ＣＰ１，ＣＰ２が共にハイレベルとなり、また、駆動信号ＳＤがローレベルになると、ＦＥＴ５がオフして端子電圧ＶＯがＶＢ以上かほぼＶＢ（何れにしても、ＶＯ＞Ｖｔｈ１＞Ｖｔｈ２）となるため、２つの比較器４３，４５の出力信号ＣＰ１，ＣＰ２が共にローレベルとなるからである。 In normal operation, when the drive signal SD becomes high level, the FET 5 is turned on and the terminal voltage VO becomes almost 0 V (<Vth2 <Vth1). Therefore, the output signals CP1 and CP2 of the two comparators 43 and 45 are When both become high level and the drive signal SD becomes low level, the FET 5 is turned off and the terminal voltage VO becomes VB or higher or almost VB (in any case VO> Vth1> Vth2). This is because the output signals CP1 and CP2 of 43 and 45 are both at a low level.

よって、駆動信号ＳＤがローレベルになった場合の各比較器４３，４５の出力信号ＣＰ１，ＣＰ２は、両方共にローレベルとなる。
尚、第１実施形態と同様に、正常時には、駆動信号ＳＤがローレベルへ変化する毎に、ＮＰＮトランジスタ２３からＣＰＵ７へのモニタ信号ＳＭに立ち下がりエッジが生じることとなる。 Therefore, both the output signals CP1 and CP2 of the comparators 43 and 45 when the drive signal SD is at the low level are both at the low level.
As in the first embodiment, at the normal time, every time the drive signal SD changes to the low level, a falling edge occurs in the monitor signal SM from the NPN transistor 23 to the CPU 7.

一方、図７（ａ）に示すように、コイルＬの断線故障が発生した場合、駆動信号ＳＤがローレベルになった場合の（即ち、ＦＥＴ５がオフされている場合の）各比較器４３，４５の出力信号ＣＰ１，ＣＰ２は、端子電圧ＶＯが第１判定電圧Ｖｔｈ１以下で且つ第２判定電圧Ｖｔｈ２よりは高いＶＢ／２となるため、ＣＰ１がハイレベルでＣＰ２がローレベルとなる。 On the other hand, as shown in FIG. 7A, when a disconnection failure of the coil L occurs, each of the comparators 43 when the drive signal SD becomes low level (that is, when the FET 5 is turned off), Since the output signals CP1 and CP2 of 45 are VB / 2 whose terminal voltage VO is equal to or lower than the first determination voltage Vth1 and higher than the second determination voltage Vth2, CP1 is at a high level and CP2 is at a low level.

また、図７（ｂ）に示すように、コイルＬのグランドショートが発生した場合、駆動信号ＳＤがローレベルになった場合の各比較器４３，４５の出力信号ＣＰ１，ＣＰ２は、端子電圧ＶＯが第２判定電圧Ｖｔｈ２以下である０Ｖとなるため、両方共にハイレベルとなる。 Further, as shown in FIG. 7B, when the ground short of the coil L occurs, the output signals CP1 and CP2 of the comparators 43 and 45 when the drive signal SD becomes low level are the terminal voltage VO. Becomes 0 V which is equal to or lower than the second determination voltage Vth2, and therefore both are at a high level.

また、図７（ｃ）に示すように、コイルＬの電源ショートが発生した場合、駆動信号ＳＤがローレベルになった場合の各比較器４３，４５の出力信号ＣＰ１，ＣＰ２は、端子電圧ＶＯが第１判定電圧Ｖｔｈ１よりも高いＶＢとなるため、両方共にローレベルとなる。 Further, as shown in FIG. 7C, when the power supply short circuit of the coil L occurs, the output signals CP1 and CP2 of the comparators 43 and 45 when the drive signal SD becomes low level are the terminal voltage VO. Since VB is higher than the first determination voltage Vth1, both are at a low level.

そして、図７（ａ）〜（ｃ）に示すように、コイルＬの断線故障とグランドショートと電源ショートとの何れかが発生した場合には、第１実施形態と同様に、駆動信号ＳＤがローレベルへ変化しても、ＮＰＮトランジスタ２３からＣＰＵ７へのモニタ信号ＳＭに立ち下がりエッジが生じなくなる。 Then, as shown in FIGS. 7A to 7C, when any one of the disconnection failure of the coil L, the ground short circuit, and the power supply short circuit occurs, the drive signal SD is the same as in the first embodiment. Even when the level changes to the low level, the falling edge does not occur in the monitor signal SM from the NPN transistor 23 to the CPU 7.

尚、コイルＬの電源ショートが発生した場合の図７（ｃ）において、駆動信号ＳＤがハイレベルに変化した直後から微小時間だけ、端子電圧ＶＯがバッテリ電圧ＶＢから下がると共に、各比較器４３，４５の出力信号ＣＰ１，ＣＰ２がハイレベルになり、その後、端子電圧ＶＯがバッテリ電圧ＶＢに戻ると共に、各比較器４３，４５の出力信号ＣＰ１，ＣＰ２がローレベルになっているのは、ＦＥＴ５に備えられた過電流保護機能によるものである。つまり、ＦＥＴ５は、自己に流れる電流が過大になって発熱すると、それを検知して、駆動信号ＳＤに拘わらず強制的にオフする回路が内蔵されており、上記微小時間は、ＦＥＴ５が一旦オンしてから過電流による発熱を検知して強制的にオフするまでの時間である。そして、このような過電流保護機能により、ＦＥＴ５の破壊が防止されている。 In FIG. 7C when the power supply short-circuit of the coil L occurs, the terminal voltage VO decreases from the battery voltage VB for a minute time immediately after the drive signal SD changes to the high level, and each comparator 43, The output signals CP1 and CP2 of 45 become high level, the terminal voltage VO returns to the battery voltage VB, and the output signals CP1 and CP2 of the comparators 43 and 45 become low level. This is due to the overcurrent protection function provided. In other words, the FET 5 has a built-in circuit that detects when the current flowing through itself becomes excessive and generates heat, and forcibly turns off regardless of the drive signal SD. It is the time from when the heat generation due to overcurrent is detected until the power is forcibly turned off. Such an overcurrent protection function prevents the FET 5 from being destroyed.

以上のことから、本ＥＣＵ４１では、ＣＰＵ７が、前述した図３（ａ）の異常検出処理におけるＳ１２０で、レジスタに立ち下がりエッジ発生履歴がラッチされていない（即ち、モニタ信号ＳＭに立ち下がりエッジが生じておらず、コイルＬに故障が生じている）と判定した場合には、更に、その時の各比較器４３，４５の出力信号ＣＰ１，ＣＰ２を読み取って、ＣＰ１がハイレベルで且つＣＰ２がローレベルであれば（即ち「Ｖｔｈ２＜ＶＯｏｆ≦Ｖｔｈ１」ならば）、コイルＬの断線故障が発生していると判断し、少なくともＣＰ２がハイレベルであれば（即ち「ＶＯｏｆ≦Ｖｔｈ２」ならば）、コイルＬのグランドショートが発生していると判断し、少なくともＣＰ１がローレベルであれば（即ち「Ｖｔｈ１＜ＶＯｏｆ」ならば）、コイルＬの電源ショートが発生していると判断する。そして、次のＳ１３０では、このようにして判別した故障の種類も上記不揮発性のメモリに書き込む。 From the above, in this ECU 41, the CPU 7 does not latch the falling edge occurrence history in the register in S120 in the abnormality detection process of FIG. 3A described above (that is, the monitoring signal SM has a falling edge). If it is determined that a failure has occurred in the coil L), the output signals CP1 and CP2 of the comparators 43 and 45 at that time are read, and CP1 is at a high level and CP2 is at a low level. If it is level (ie, if “Vth2 <VOof ≦ Vth1”), it is determined that a disconnection failure of the coil L has occurred, and if at least CP2 is high (ie, if “Vof ≦ Vth2”), If it is determined that a ground short of the coil L has occurred and at least CP1 is at a low level (ie, “Vth1 <VOof”), It is determined that the power supply short Le L has occurred. In the next S130, the type of failure determined in this way is also written in the nonvolatile memory.

このような第３実施形態のＥＣＵ４１によれば、コイルＬの断線故障と、コイルＬのグランドショートと、コイルＬの電源ショートとを、区別して検出することを、小さい回路規模で実現することができる。 According to the ECU 41 of the third embodiment as described above, it is possible to realize, in a small circuit scale, that the disconnection failure of the coil L, the ground short of the coil L, and the power supply short of the coil L are distinguished and detected. it can.

具体的には、第１実施形態のＥＣＵ１に対して追加した回路自体は、例えば特開２００４−３４７４２３号公報に記載されており、その公報の技術によれば、コイルＬの断線故障とグランドショートとの２種類の故障は区別して検出できるのであるが、本第３実施形態のＥＣＵ４１によれば、その公報の回路に対して、ＮＰＮトランジスタ２３及び抵抗２１，２５，２７からなる回路を追加するだけで、電源ショートをも加えた３種類の故障を区別して検出できるようになるのである。 Specifically, the circuit itself added to the ECU 1 of the first embodiment is described in, for example, Japanese Patent Application Laid-Open No. 2004-347423, and according to the technology of that publication, the disconnection failure of the coil L and the ground short circuit are described. However, according to the ECU 41 of the third embodiment, a circuit comprising an NPN transistor 23 and resistors 21, 25, 27 is added to the circuit of the publication. Thus, it becomes possible to distinguish and detect three types of failures including a power supply short circuit.

以上、本発明の一実施形態について説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々なる態様で実施し得ることは勿論である。 As mentioned above, although one Embodiment of this invention was described, this invention is not limited to such Embodiment at all, Of course, in the range which does not deviate from the summary of this invention, it can implement in a various aspect. .

例えば、第２実施形態のＥＣＵ３１（図４）に対して、第３実施形態の構成を加えるようにしても良い。
また、通電対象且つ異常検出対象の誘導性負荷としては、ＶＳＶのコイルに限らず、例えば、開弁と閉弁との２状態に切り換えられるオン／オフ駆動タイプの電磁弁のコイルや、電磁弁以外の例えばリレーのコイルであっても良い。 For example, you may make it add the structure of 3rd Embodiment with respect to ECU31 (FIG. 4) of 2nd Embodiment.
Further, the inductive load to be energized and to detect abnormality is not limited to the VSV coil, but, for example, an on / off drive type electromagnetic valve coil that can be switched between two states of valve opening and valve closing, For example, a relay coil may be used.

また、本発明は、自動車以外に用いられる装置に対しても、同様に適用することができる。 Further, the present invention can be similarly applied to devices used other than automobiles.

第１実施形態のＥＣＵ（電子制御装置）を表す構成図である。It is a block diagram showing ECU (electronic control apparatus) of 1st Embodiment. 第１実施形態のＥＣＵの作用を表すタイムチャートである。It is a time chart showing the effect | action of ECU of 1st Embodiment. コイルの故障を検出するために実行される処理を表すフローチャートである。It is a flowchart showing the process performed in order to detect a failure of a coil. 第２実施形態のＥＣＵを表す構成図である。It is a block diagram showing ECU of 2nd Embodiment. 第３実施形態のＥＣＵを表す構成図である。It is a block diagram showing ECU of 3rd Embodiment. 第３実施形態のＥＣＵにてコイルが正常な場合の作用を表すタイムチャートである。It is a time chart showing an effect | action when a coil is normal in ECU of 3rd Embodiment. 第３実施形態のＥＣＵにてコイルに故障が生じた場合の作用を表すタイムチャートである。It is a time chart showing an effect | action when a failure arises in a coil in ECU of 3rd Embodiment.

Explanation of symbols

１，３１，４１…ＥＣＵ（電子制御装置）、３…コネクタ端子、５…ＮチャネルＭＯＳＦＥＴ、７…ＣＰＵ（マイクロコンピュータ）、９，１１，２１，２５，２７，４７，４９，５１，５３，Ｒ１〜Ｒ３，Ｒｕ，Ｒｄ…抵抗、１３，１７，３７…ツェナーダイオード、１５，５５…ダイオード、２３，３３…ＮＰＮトランジスタ、４３…第１比較器、４５…第２比較器、Ｌ…コイル DESCRIPTION OF SYMBOLS 1,31,41 ... ECU (electronic control unit), 3 ... Connector terminal, 5 ... N channel MOSFET, 7 ... CPU (microcomputer), 9, 11, 21, 25, 27, 47, 49, 51, 53, R1-R3, Ru, Rd ... resistor, 13, 17, 37 ... zener diode, 15,55 ... diode, 23,33 ... NPN transistor, 43 ... first comparator, 45 ... second comparator, L ... coil

Claims

A connecting portion to which the other end of the inductive load having one end connected to the power supply voltage is connected;
A MOSFET in which two output terminals are provided in series between the connection portion and a reference voltage lower than the power supply voltage, and is turned on by a drive signal supplied to a gate as a control terminal to flow current to the inductive load A driving transistor,
Drive control means for turning on / off the drive transistor by switching the drive signal between a high level for turning on the drive transistor and a low level for turning off the drive transistor;
A cathode is provided between the drain , which is the output terminal on the connection side of the driving transistor, and the gate of the driving transistor, with the cathode facing the drain , and the driving control means changes the driving signal from a high level. When changing to a low level, a Zener current flows from the cathode side to the anode side by the flyback voltage of the inductive load, so that the driving transistor is turned on in the active region and accumulated in the inductive load. An arc extinguishing Zener diode that consumes energy;
A diode having an anode connected to the anode of the arc extinguishing zener diode and a cathode connected to the gate of the driving transistor, the high level signal being supplied from the driving control means to the gate of the driving transistor A diode that prevents the drive signal from wrapping around the drain of the drive transistor;
In an inductive load driving device comprising: an abnormality detecting device used for detecting an abnormality of the inductive load,
A base as a control terminal is electrically connected to a connection point between the anodes of the arc-extinguishing zener diode and the diode, and the zener current is supplied to the arc-extinguishing zener diode and is turned on. An abnormality detection transistor that is an NPN transistor that outputs a binary signal indicating an off state;
A failure detecting means for detecting a failure of the inductive load based on an output signal of the abnormality detecting transistor;
An abnormality detection device comprising:

The abnormality detection device according to claim 1,
The failure detection means includes
When the drive control means changes the drive signal from a high level to a low level, it is determined whether or not the output signal of the abnormality detection transistor has changed from a level indicating off to a level indicating on. If the output signal of the detection transistor does not change in level, it is determined that a failure has occurred in the inductive load;
An abnormality detection device characterized by the above.

In the abnormality detection device according to claim 1 or 2,
A pull-up resistor having one end connected to the connecting portion and the other end connected to the power supply voltage;
A pull-down resistor having one end connected to the connection portion and the other end connected to the reference voltage;
The resistance value of each of the resistors is such that when the driving transistor is turned off, the voltage of the connecting portion (hereinafter referred to as connecting portion voltage) is determined when the inductive load is disconnected or when the inductive load is not connected. It is set to have three different voltages at the time of a short circuit failure to the reference voltage on the end side and at normal time which is none of them,
A first comparator that compares the connection voltage with a first determination voltage that is lower than the power supply voltage and higher than the reference voltage;
A second comparator that compares the connection voltage with a second determination voltage that is lower than the first determination voltage and higher than the reference voltage;
The failure detecting means is based on the output signal of the abnormality detection transistor and the output signals of the two comparators, and the disconnection failure of the inductive load and the reference voltage on the other end side of the inductive load. A short-circuit failure to and a short-circuit failure to the power supply voltage on the other end side of the inductive load are distinguished and detected,
An abnormality detection device characterized by the above.

In the abnormality detection device according to claim 3 ,
The failure detection means includes
When the drive control unit changes the drive signal from a high level to a low level, it is determined whether or not the output signal of the abnormality detection transistor has changed from a level indicating off to a level indicating on,
The output signal of the first comparator when the output signal of the abnormality detecting transistor does not change in level and the driving transistor is turned off is such that the connection voltage is equal to or lower than the first determination voltage. And when the output signal of the second comparator when the driving transistor is off indicates that the connection voltage is higher than the second determination voltage, the inductivity It is determined that the load is broken,
The output signal of the second comparator when the level of the output signal of the abnormality detection transistor does not change and the driving transistor is turned off is such that the connection voltage is equal to or lower than the second determination voltage. If it represents that, it is determined as a short-circuit fault to the reference voltage on the other end side of the inductive load,
The output signal of the first comparator when the level of the output signal of the abnormality detection transistor does not change and the driving transistor is turned off is such that the connection voltage is higher than the first determination voltage. If it represents, determining a short-circuit fault to the power supply voltage on the other end side of the inductive load,
An abnormality detection device characterized by the above.

In the abnormality detection device according to any one of claims 1 to 4 ,
The inductive load is a coil of a solenoid valve or a relay;
An abnormality detection device characterized by the above .