JP4722679B2 - Electrode manufacturing method and device manufacturing method - Google Patents

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Description

本発明は、ナノオーダの微小電極の製造方法及びその微小電極を利用した素子の製造方法に関するものである。   The present invention relates to a method for manufacturing a nano-order microelectrode and a method for manufacturing an element using the microelectrode.

近年、従来の薄膜トランジスタ(TFT)に加え、導電性分子や単電子トンネリングを利用した電子デバイス等の研究が盛んに進められている(非特許文献1)。
このような、いわゆる分子デバイス、単電子デバイスは、低消費電力及び高集積化が期待されている次世代のデバイスである。これらデバイスにおいて使用される分子材料やナノ粒子に対して、電気的な測定を行うことが必要である。
このため、これら材料を電極の間隙部に配置して測定を行うが、分子デバイスやナノ粒子に対応した特性を測定するため、微小間隙を有する電極を生成する必要性が高まっている。
In recent years, in addition to conventional thin film transistors (TFTs), research on electronic devices using conductive molecules and single-electron tunneling has been actively conducted (Non-patent Document 1).
Such so-called molecular devices and single-electron devices are next-generation devices that are expected to have low power consumption and high integration. It is necessary to perform electrical measurements on molecular materials and nanoparticles used in these devices.
For this reason, these materials are placed in the gaps of the electrodes for measurement. However, in order to measure characteristics corresponding to molecular devices and nanoparticles, there is an increasing need to generate electrodes having minute gaps.

例えば、微小間隙を有する電極を作製する従来方法として、非特許文献2に記載されているように、基板上の所定の距離hに設けられた幅wmマスク層を利用して、図1に示すようにこのマスク層を介して斜め方向(角度θ及びθ)から材料を蒸着させ、マスク層の真下に間隙を有する薄膜パターンを形成する方法がある。
この方法によれば、基板から離れた位置に固定されたマスクを挟んで二方向から基板に電極材料などを斜め蒸着するため、リソグラフィの分解能を超えた微小な間隙Sm(=wm−h(tanθ+tanθ))を有するパターンを形成することができる。また、この手法を用いれば均等な厚さの電極を形成でき、蒸着角度やマスクパターンの寸法を調整することにより電極の間隙を制御できる。
Hongkun Park,etall,"Nanomechanical oscillations in a single-C60 transistor",Nature(London), Vol.407,57-60(2000). G.J.Dolan:“Offset masks for lift-off photoprocessing”、Applied Pysics Letters,Vol.31,No.5, pp.337-339, 1 September 1977
For example, as a conventional method for manufacturing an electrode having a minute gap, as shown in Non-Patent Document 2, a width wm mask layer provided at a predetermined distance h on a substrate is used, as shown in FIG. As described above, there is a method of depositing a material from an oblique direction (angles θ 1 and θ 2 ) through the mask layer to form a thin film pattern having a gap immediately below the mask layer.
According to this method, since an electrode material or the like is obliquely deposited on the substrate from two directions with a mask fixed at a position away from the substrate, a minute gap Sm (= wm−h (tan θ) exceeding the resolution of lithography is obtained. 1 + tan θ 2 )) can be formed. Further, if this method is used, an electrode having a uniform thickness can be formed, and the gap between the electrodes can be controlled by adjusting the deposition angle and the size of the mask pattern.
Hongkun Park, etall, "Nanomechanical oscillations in a single-C60 transistor", Nature (London), Vol. 407, 57-60 (2000). GJDolan: “Offset masks for lift-off photoprocessing”, Applied Pysics Letters, Vol.31, No.5, pp.337-339, 1 September 1977

しかしながら、従来の方法は、微小な間隙を有するパターンを形成することはできるが、形成された間隙がマスク層の直下にあるため、この間隙を直接に観察することができないという問題を有している。
また、従来の方法は、素子を作成するプロセスに用いた場合など、パターン、例えば電極の間に別材料を堆積させる必要があるが、間隙がマスク層の直下にあるため、間隙を形成した後、別材料を間隙部分に挿入することが困難であるという欠点を有している。例えば、別材料を形成するため、マスク層を除去して間隙を露出させることは可能ではあるが、マスク層の除去には手間がかかり、除去に際してマスク層の材料が間隙,電極や基板を汚染する可能性がある。
However, the conventional method can form a pattern having a minute gap, but has a problem that the gap cannot be directly observed because the formed gap is directly under the mask layer. Yes.
In addition, when the conventional method is used in a process of creating an element, it is necessary to deposit another material between patterns, for example, electrodes. However, since the gap is directly under the mask layer, the gap is formed after the gap is formed. However, it has a drawback that it is difficult to insert another material into the gap portion. For example, it is possible to remove the mask layer to expose the gap to form another material, but removing the mask layer is troublesome, and the material of the mask layer contaminates the gap, electrodes, and substrate during the removal. there's a possibility that.

本発明は、このような事情に鑑みてなされたものであり、マスク層直下ではなくマスク層の開口領域直下に電極の間隙を製造する製造方法を提供し、かつ微小間隙のプロセスを利用した素子の製造方法を提供することを目的とする。   The present invention has been made in view of such circumstances, and provides a manufacturing method for manufacturing a gap between electrodes not directly under a mask layer but directly under an opening region of the mask layer, and an element using a process of a minute gap It aims at providing the manufacturing method of.

本発明の電極の製造方法は、開口部を有するマスク層を用いて微小間隙を有する電極を形成する電極の製造方法であり、該マスク層面に直角な軸に対して第1の角度方向から、第1の開口部を介して基板上に電極材料を蒸着する第1の蒸着工程と、前記軸及び第1の角度方向とがなす2次元平面において、軸に対して第1の角度と逆方向の第2の角度方向から、前記第1の開口部を介して電極材料を基板上に蒸着する第2の蒸着工程とを有し、前記マスク層の形成工程が、基板上に支持層を形成する支持層形成工程と、該支持層上にマスク層を形成するマスク層形成工程と、該マスク層上にレジストを塗布するレジスト塗布工程と、該レジストに開口パターンを形成する開口パターン形成工程と、前記レジストをマスクとしてエッチングを行い、前記マスク層に第1の開口部を形成する開口部形成領域と、少なくとも前記基板が露出するまで、前記第1の開口部から前記支持層のエッチングを行う支持層エッチング工程とを有し、前記マスク層が前記第1の開口部の両側に、それぞれ所定の距離を有して、第2の開口部、第3の開口部をさらに有し、前記第1の角度θ が0゜<θ <90゜の範囲内であり、前記第2の角度θ が0゜<θ <90゜であり、マスク層の第1の開口部の幅をw とし、第2の開口部の幅をw 、第3の開口部の幅をw とし、第1と第2の開口部間の距離がd 、第2と第3の開口部間の距離がd であり、前記支持層の厚さがhであると、
<h(tanθ +tanθ ),
>h(tanθ +tanθ ),
>h(tanθ +tanθ ),
<h(tanθ +tanθ ),
<h(tanθ +tanθ ),
の各条件式が全て満たされていることを特徴とする。
The electrode manufacturing method of the present invention is an electrode manufacturing method for forming an electrode having a minute gap by using a mask layer having an opening, from a first angle direction with respect to an axis perpendicular to the mask layer surface, In a two-dimensional plane formed by a first vapor deposition step of depositing an electrode material on the substrate through the first opening and the axis and the first angular direction, the direction is opposite to the first angle with respect to the axis. forming a support layer from a second angular orientation, wherein the first electrode material through the opening have a second deposition step of depositing on a substrate, the step of forming the mask layer, on the substrate A supporting layer forming step, a mask layer forming step for forming a mask layer on the supporting layer, a resist coating step for applying a resist on the mask layer, and an opening pattern forming step for forming an opening pattern in the resist Etching using the resist as a mask An opening forming region for forming a first opening in the mask layer, and a support layer etching step for etching the support layer from the first opening until at least the substrate is exposed, The mask layer further includes a second opening and a third opening at a predetermined distance on both sides of the first opening, and the first angle θ 1 is 0 ° < θ 1 <90 °, the second angle θ 2 is 0 ° <θ 2 <90 °, the width of the first opening of the mask layer is w 1, and the second opening width w 2 of the width of the third opening and w 3, the distance between the first and second openings d 1, the distance between the second and third openings is d 2, When the thickness of the support layer is h,
w 1 <h (tan θ 1 + tan θ 2 ),
w 2 > h (tan θ 1 + tan θ 2 ),
w 3 > h (tan θ 1 + tan θ 2 ),
d 1 <h (tan θ 1 + tan θ 2 ),
d 2 <h (tan θ 1 + tan θ 2 ),
All of the conditional expressions are satisfied .

本発明の電極の製造方法は、前記マスク層がSiを含む材料であり、前記支持層がSiOを含む材料であり、前記基板が表面に酸化膜もしくは酸窒化膜を有するSiであることを特徴とする。 In the electrode manufacturing method of the present invention, the mask layer is made of a material containing Si, the support layer is made of a material containing SiO 2 , and the substrate is made of Si having an oxide film or an oxynitride film on the surface. Features.

本発明の電極の製造方法は、開口部を有するマスク層を用いて微小間隙を有する電極を形成する電極の製造方法であり、該マスク層面に直角な軸に対して第1の角度方向から、第1の開口部を介して基板上に電極材料を蒸着する第1の蒸着工程と、前記軸及び第1の角度方向とがなす2次元平面において、軸に対して第1の角度と逆方向の第2の角度方向から、前記第1の開口部を介して電極材料を基板上に蒸着する第2の蒸着工程とを有し、前記マスク層の形成工程が、基板上にレジストにより支持層を形成する支持層形成工程と、該支持層上に、マスク層を形成するマスク層形成工程と、前記支持層及びマスク層に対して、第1の開口部を形成する露光を行う露光工程と、前記マスク層に第1の開口部を形成する第1の現像工程と、前記第1の開口部からの追加現像により、少なくとも前記基板の表面が露出するように、支持層を除去する第2の現像工程とを有し、前記支持層及びマスク層に用いるレジストがポジ型レジストであり、支持層に用いるレジストがマスク層に用いるレジストに比較して高感度であり、前記マスク層の形成工程が、基板上に支持層を形成する支持層形成工程と、該支持層上にマスク層を形成するマスク層形成工程と、該マスク層上にレジストを塗布するレジスト塗布工程と、該レジストに開口パターンを形成する開口パターン形成工程と、前記レジストをマスクとしてエッチングを行い、前記マスク層に第1の開口部を形成する開口部形成領域と、少なくとも前記基板が露出するまで、前記第1の開口部から前記支持層のエッチングを行う支持層エッチング工程とを有し、前記マスク層が前記第1の開口部の両側に、それぞれ所定の距離を有して、第2の開口部、第3の開口部をさらに有し、前記第1の角度θ が0゜<θ <90゜の範囲内であり、前記第2の角度θ が0゜<θ <90゜であり、マスク層の第1の開口部の幅をw とし、第2の開口部の幅をw 、第3の開口部の幅をw とし、第1と第2の開口部間の距離がd 、第2と第3の開口部間の距離がd であり、前記支持層の厚さがhであると、
<h(tanθ +tanθ ),
>h(tanθ +tanθ ),
>h(tanθ +tanθ ),
<h(tanθ +tanθ ),
<h(tanθ +tanθ ),
の各条件式が全て満たされていることを特徴とする。
The electrode manufacturing method of the present invention is an electrode manufacturing method for forming an electrode having a minute gap by using a mask layer having an opening, from a first angle direction with respect to an axis perpendicular to the mask layer surface, In a two-dimensional plane formed by a first vapor deposition step of depositing an electrode material on the substrate through the first opening and the axis and the first angular direction, the direction is opposite to the first angle with respect to the axis. A second vapor deposition step of vapor-depositing an electrode material on the substrate through the first opening from the second angular direction, and the step of forming the mask layer includes a resist layer on the substrate with a resist. A support layer forming step of forming a mask, a mask layer forming step of forming a mask layer on the support layer, and an exposure step of performing exposure for forming a first opening on the support layer and the mask layer; A first developing step for forming a first opening in the mask layer; And a second development step of removing the support layer so that at least the surface of the substrate is exposed by additional development from the opening of 1, and the resist used for the support layer and the mask layer is a positive resist. There, Ri resist high sensitivity der compared to the resist used for the mask layer used for the supporting layer, the step of forming the mask layer, and a supporting layer formation step of forming a supporting layer on the substrate, to the support layer A mask layer forming step for forming a mask layer; a resist coating step for applying a resist on the mask layer; an opening pattern forming step for forming an opening pattern in the resist; etching using the resist as a mask; An opening forming region for forming a first opening in the layer, and a support layer etching for etching the support layer from the first opening until at least the substrate is exposed. A masking step, wherein the mask layer further has a second opening and a third opening on both sides of the first opening, and has a predetermined distance. The angle θ 1 is in the range of 0 ° <θ 1 <90 °, the second angle θ 2 is 0 ° <θ 2 <90 °, and the width of the first opening of the mask layer is w 1 The width of the second opening is w 2 , the width of the third opening is w 3 , the distance between the first and second openings is d 1 , and the distance between the second and third openings When the distance is d 2 and the thickness of the support layer is h,
w 1 <h (tan θ 1 + tan θ 2 ),
w 2 > h (tan θ 1 + tan θ 2 ),
w 3 > h (tan θ 1 + tan θ 2 ),
d 1 <h (tan θ 1 + tan θ 2 ),
d 2 <h (tan θ 1 + tan θ 2 ),
The conditional expressions is characterized that you have all satisfied.

本発明の素子の製造方法は、上述した電極の製造方法のいずれかを用いた微小間隙の電極を形成する工程と、この電極間に電極と異なる材料を堆積させる工程とを有することを特徴とする。   The element manufacturing method of the present invention includes a step of forming a micro-gap electrode using any one of the above-described electrode manufacturing methods, and a step of depositing a material different from the electrode between the electrodes. To do.

以上説明したように、本発明によればマスク層の開口部の直下領域に、電極の微小間隙また、パッド電極を形成できるため、電極の微小間隙の幅や形状などの観察が行え、かつ、電極間に別材料を容易に堆積させ、光や電磁波によってこの別材料の特性評価及び特性の制御を行うことが可能となり、この微小間隙を利用した分子デバイスや薄膜トランジスタ等を容易に実現することができる。   As described above, according to the present invention, since the minute gap of the electrode or the pad electrode can be formed in the region immediately below the opening of the mask layer, the width and shape of the minute gap of the electrode can be observed, and It is possible to easily deposit another material between the electrodes, and to evaluate the characteristics and control the characteristics of this different material by light and electromagnetic waves, and to easily realize a molecular device, a thin film transistor, etc. using this minute gap. it can.

以下、本発明の一実施形態による類似画像検索システムを図面を参照して説明する。
<第1の実施形態>
図1を参照して、本発明の第1の実施形態により微小間隙の製造方法について説明する。図1はマスク層に開口部を設けて、この開口部に対して、蒸着材料を異なった角度から斜め照射することにより、微小間隙を有する電極を形成する方法を説明する概念図である。
従来の方法においては、すでに述べたように、マスクの陰になり蒸着材料が届かない部分に電極の間隙(間隙の幅Sm=wm−h(tanθ+tanθ))を形成するため、形成後に電極の形状の観察ができず、電極間に新たな材料の堆積を行うことができない。
Hereinafter, a similar image search system according to an embodiment of the present invention will be described with reference to the drawings.
<First Embodiment>
With reference to FIG. 1, the manufacturing method of the micro gap | interval by the 1st Embodiment of this invention is demonstrated. FIG. 1 is a conceptual diagram illustrating a method of forming an electrode having a minute gap by providing an opening in a mask layer and irradiating the opening with a deposition material obliquely from different angles.
In the conventional method, as already described, the gap of the electrode (gap width Sm = wm−h (tan θ 1 + tan θ 2 )) is formed in the portion that is behind the mask and does not reach the vapor deposition material. The shape of the electrodes cannot be observed, and no new material can be deposited between the electrodes.

一方、本発明の第1の実施形態による微小間隙の形成方法によれば、図1に示すように、基板表面から距離hに位置するマスク層に対し、幅wの開口部を設けて、この開口部から、開口部直下に間隙が形成されるように、第1の角度θ及び第2の角度θから材料の蒸着を行い、電極を形成する位置を制御し、微小間隙の幅Smは以下の色により表される。
Sm=h(tanθ+tanθ)−w
ここで、上記式から判るように、幅Smの微小間隙を生成するためには、w<tanθ+tanθとする制限がある。ここで、wは開口部におけるマスク層の端部間の最大幅である。
On the other hand, according to the method for forming a minute gap according to the first embodiment of the present invention, as shown in FIG. 1, an opening having a width w is provided in a mask layer located at a distance h from the substrate surface. The material is deposited from the first angle θ 1 and the second angle θ 2 so that a gap is formed immediately below the opening from the opening, the position where the electrode is formed is controlled, and the width Sm of the minute gap is determined. Is represented by the following colors.
Sm = h (tan θ 1 + tan θ 2 ) −w
Here, as can be seen from the above equation, in order to generate a minute gap having a width Sm, there is a limit of w <tan θ 1 + tan θ 2 . Here, w is the maximum width between the end portions of the mask layer in the opening.

上記第1の角度θは、開口部を介して基板上に材料を蒸着するための、1回目の材料の蒸着する照射の角度を規定するものであり、マスク層面に直角な軸に対して、材料の照射方向のなす角度である。また、第2の角度θは、開口部を介して基板上に材料を蒸着するための、2回目の材料の蒸着する照射の角度を規定するものであり、上記軸及び第1の角度θ方向とがなす2次元平面において、軸に対して第1の角度θ(時計回り方向)と逆向き(反時計回り方向)の角度である。 The first angle θ 1 defines the angle of irradiation for depositing the material for the first time for depositing the material on the substrate through the opening, and is relative to the axis perpendicular to the mask layer surface. The angle formed by the irradiation direction of the material. Further, the second angle θ 2 defines an irradiation angle of the second material deposition for depositing the material on the substrate through the opening, and the axis and the first angle θ In a two-dimensional plane formed by one direction, the angle is the first angle θ 1 (clockwise direction) and the opposite direction (counterclockwise direction) with respect to the axis.

次に、第1の実施形態による微小間隙を有する電極の製造方法を、図を用いて説明する。図2は、電極の製造の各工程における素子(デバイス)の断面構造を示す概念図である。図3は、製造のフローを示すフローチャートである。
図2(a)に示すように、基板1上に支持層2を堆積させ(ステップS1)、この支持層2上にマスク層3を堆積させ(ステップS2)、このマスク層3上にレジスト4を堆積させる(ステップS3)。ここで、支持層2,マスク層3及びレジスト4各々の堆積方法は、特に限定せず、蒸着またはスピンコートなど各材料に適した堆積方法を用いる。
Next, a method for manufacturing an electrode having a minute gap according to the first embodiment will be described with reference to the drawings. FIG. 2 is a conceptual diagram showing a cross-sectional structure of an element (device) in each step of manufacturing an electrode. FIG. 3 is a flowchart showing a manufacturing flow.
As shown in FIG. 2A, a support layer 2 is deposited on the substrate 1 (step S1), a mask layer 3 is deposited on the support layer 2 (step S2), and a resist 4 is deposited on the mask layer 3. Is deposited (step S3). Here, the deposition method of each of the support layer 2, the mask layer 3, and the resist 4 is not particularly limited, and a deposition method suitable for each material such as vapor deposition or spin coating is used.

上記マスク層3の厚さは、容易に変形しない程度に厚く、後の電極材料の蒸着の際に障害にならない程度に薄く形成される必要があり、通常、支持層2の厚さの1/5〜1/10程度とする。
一方、支持層2の厚さは、最終的に必要な間隙の幅を有する電極の寸法に応じて設定される。支持層2はマスク層3を基板から離れた位置に固定するためのものであり、すなわち、マスク層3は基板1表面から支持層2の厚み相当の高さ(基板1表面とマスク層3との距離h)のに固定される。
The thickness of the mask layer 3 needs to be thick enough not to be easily deformed and thin enough not to hinder the subsequent deposition of the electrode material, and is usually 1 / th of the thickness of the support layer 2. About 5 to 1/10.
On the other hand, the thickness of the support layer 2 is set according to the dimension of the electrode having the finally required gap width. The support layer 2 is for fixing the mask layer 3 at a position away from the substrate. That is, the mask layer 3 has a height corresponding to the thickness of the support layer 2 from the surface of the substrate 1 (the surface of the substrate 1 and the mask layer 3). The distance h) is fixed.

次に、フォトリソグラフィにより、図2(b)に示すように、レジスト4に対して開口部を形成するための開口パターン10を形成する(ステップS4)。
そして、レジスト4をマスクとして、マスク層3のエッチングを行い、図2(c)に示すように、マスク層3に開口部5を形成する(ステップS5)。
このステップS6におけるエッチングの手法は特に限定しないが、通常、異方性がある反応性イオンエッチングを用いる。
次に、マスク層3に開口部5を形成した後、開口部5近傍の支持層2を、少なくとも基板1表面が露出するまで、図2(d)に示すように、等方的にエッチングする(ステップS6)。ここで、マスク層3の材料は、支持層2の材料を等方的にエッチングするエッチャントに対して、エッチングにおける選択比が高い(エッチング速度が相対的に低い)ものが望ましい。
Next, as shown in FIG. 2B, an opening pattern 10 for forming an opening in the resist 4 is formed by photolithography (step S4).
Then, the mask layer 3 is etched using the resist 4 as a mask to form an opening 5 in the mask layer 3 as shown in FIG. 2C (step S5).
The etching method in step S6 is not particularly limited, but reactive ion etching with anisotropy is usually used.
Next, after forming the opening 5 in the mask layer 3, the support layer 2 near the opening 5 is isotropically etched as shown in FIG. 2D until at least the surface of the substrate 1 is exposed. (Step S6). Here, it is desirable that the mask layer 3 has a high etching selectivity (relatively low etching rate) with respect to an etchant that isotropically etches the material of the support layer 2.

基板1の材料を特に限定しないが、通常、表面に酸化膜または酸窒化膜が形成されたSi(シリコン)基板を用いる。
支持層2はエッチングが容易な絶縁体、すなわちエッチャントにより容易に除去される特性を有する材料が望ましく、例えば、テトラエトキシシラン(TEOS)を原料とするSiOの場合、希フッ酸によりマスク層3の開口部5から支持層3が等方的にエッチングされるので本実施形態に適した素材である。ここで、TEOS-SiOの形成方法は、通常用いられる方法である。支持層2であるSiOは、減圧CVD(化学的気相堆積)法を用い、650〜750度、20〜40Paの分圧でTEOSからSiOを分離し、基板1上に堆積することにより形成される。TEOSから分離したSiOは基板1上に平坦性よく均一に堆積するため、平坦化の必要はない。
また、マスク層3は基板1と主成分が同じ素材が望ましく、例えば、基板1がSiの場合、マスク層3に多結晶Siを用いる。
Although the material of the substrate 1 is not particularly limited, a Si (silicon) substrate having an oxide film or oxynitride film formed on the surface is usually used.
The support layer 2 is preferably an insulator that can be easily etched, that is, a material that can be easily removed by an etchant. For example, in the case of SiO 2 using tetraethoxysilane (TEOS) as a raw material, the mask layer 3 is diluted with dilute hydrofluoric acid. Since the support layer 3 is isotropically etched from the opening 5, the material is suitable for this embodiment. Here, the formation method of TEOS-SiO 2 is a commonly used method. SiO 2 is a support layer 2, using a low pressure CVD (chemical vapor deposition) method, 650 to 750 degrees, by separating the SiO 2 from TEOS at a partial pressure of 20~40Pa, it is deposited on the substrate 1 It is formed. Since SiO 2 separated from TEOS is uniformly deposited on the substrate 1 with good flatness, there is no need for flattening.
The mask layer 3 is preferably made of the same material as the main component of the substrate 1. For example, when the substrate 1 is Si, polycrystalline Si is used for the mask layer 3.

また、上述した製造方法に対し、支持層1とマスク層3を従来どおり、異なる2種類のレジストに置き換え、それぞれをリソグラフィ工程により加工するようにしてもよい。
ただし、この場合でも、支持層2に使用するレジストは、マスク層3に使用するレジストとは混合せず、現像に際しては等方的に除去されるレジスト材料がよい。レジストとしては、制御性からポジ型を選択し、支持層2に用いるレジストは支持層3に用いるレジストに比較して、フォトリソグラフィにおける投射光に対し感光性が高い(レジスト内部で光が散乱しやすい材料を含む等)ものを用い、より広範囲に感光の効果が出るものが望ましい。
Further, in the manufacturing method described above, the support layer 1 and the mask layer 3 may be replaced with two different types of resists as usual, and each may be processed by a lithography process.
However, even in this case, the resist used for the support layer 2 is not mixed with the resist used for the mask layer 3 and is preferably a resist material that is removed isotropically during development. As the resist, a positive type is selected from the viewpoint of controllability, and the resist used for the support layer 2 is more sensitive to projection light in photolithography than the resist used for the support layer 3 (light is scattered inside the resist). It is desirable to use a material that includes an easy-to-use material, etc., and that produces a photosensitive effect over a wider range.

次に、図4は、電極を外部に引き出しやすくするためのパッドを形成するため、間隙を形成する開口部5(第1の開口部)の両側に、開口部6及び開口部7を形成した概念図である。この図4を用いて、各開口部の関係を説明する。
また、図4(a)は開口部5が長方形(矩形)として形成されたマスク層3を真上から見た平面図である。電極14aは第1の角度θ方向による第1回目の蒸着により形成され、14bは第2の角度θ方向からの第2回目の蒸着により形成される。
また、図4(b)は、形成される電極形状と電極材料の蒸着工程とを示す、上記図4(a)及び図4(c)における線分A−Aにおける線示断面図である。
このうち、開口部6及び開口部7は、開口部5により形成した電極に対する電極パッドを形成する。ここで、開口部5により形成される電極は、微小間隙を有している
Next, FIG. 4 shows that openings 6 and 7 are formed on both sides of the opening 5 (first opening) forming a gap in order to form a pad for facilitating extraction of the electrode to the outside. It is a conceptual diagram. The relationship between the openings will be described with reference to FIG.
FIG. 4A is a plan view of the mask layer 3 in which the opening 5 is formed as a rectangle (rectangle) as viewed from directly above. Electrode 14a is formed by vapor deposition of the first round of the first angle theta 1 direction, 14b are formed by the second vapor deposition from a second angle theta 2 direction.
FIG. 4B is a cross-sectional view taken along line AA in FIGS. 4A and 4C showing the electrode shape to be formed and the electrode material vapor deposition step.
Among these, the opening 6 and the opening 7 form an electrode pad for the electrode formed by the opening 5. Here, the electrode formed by the opening 5 has a minute gap.

例えば、図4(b)では第1の開口部である開口部5は幅w、長さLであり、第2の開口部である開口部6は幅w、長さLであり、第3の開口部である開口部7は幅がw長さがLである。また、開口部5と開口部6との間の距離はdであり、開口部5と開口部7との距離はdである。
以上の寸法を有するマスク層3が支持層2により、基板1表面から高さhの位置に固定されており、基板1(すなわちマスク層3)における垂直面(平面に垂直な軸と各角度方向がなく2次元平面)において、第1の角度θの方向から電極材料を蒸着し、続いて逆方向の第2の角度θから、電極材料を斜めに蒸着する。ここで、電極材料の蒸着方法を、特に限定しない。
For example, in FIG. 4B, the opening 5 that is the first opening has a width w 1 and a length L 1 , and the opening 6 that is the second opening has a width w 2 and a length L 2 . There, the opening 7 is a third opening is L 3 width w 3 length. The distance between the opening 5 and the opening 6 is d 1, the distance between the opening 5 and the opening 7 is d 2.
The mask layer 3 having the above dimensions is fixed to the height h from the surface of the substrate 1 by the support layer 2, and a vertical plane (an axis perpendicular to the plane and each angular direction) on the substrate 1 (ie, the mask layer 3). In the two-dimensional plane, the electrode material is deposited from the direction of the first angle θ 1 , and then the electrode material is deposited obliquely from the second angle θ 2 in the opposite direction. Here, the vapor deposition method of the electrode material is not particularly limited.

また、上記開口部5,開口部6及び開口部7の各寸法は以下の条件式を満たす必要がある。
<h(tanθ+tanθ),
>h(tanθ+tanθ),
>h(tanθ+tanθ),
<h(tanθ+tanθ),
<h(tanθ+tanθ),
開口部5,6,及び7各々の長さ、L、L、Lに寸法上の制限は特にない。以上の条件式を満たすことにより、開口部5の真下に幅Sm(=h(tanθ+tanθ)−w)である、長さL1の間隙が電極間に形成される。
さらに、開口部6及び開口部7の真下においては、電極の間隙と電極パッド部とが電極材料の重なりにより接続される。
The dimensions of the opening 5, the opening 6, and the opening 7 must satisfy the following conditional expression.
w 1 <h (tan θ 1 + tan θ 2 ),
w 2 > h (tan θ 1 + tan θ 2 ),
w 3 > h (tan θ 1 + tan θ 2 ),
d 1 <h (tan θ 1 + tan θ 2 ),
d 2 <h (tan θ 1 + tan θ 2 ),
There is no particular limitation on the length of each of the openings 5, 6, and 7, L 1 , L 2 , and L 3 . By satisfying the above conditional expression, a gap having a length L 1 and a width Sm (= h (tan θ 1 + tan θ 2 ) −w 1 ) is formed directly below the opening 5 between the electrodes.
Further, immediately below the opening 6 and the opening 7, the gap between the electrodes and the electrode pad portion are connected by overlapping of electrode materials.

図4(c)は、基板1上に形成された電極及び電極の間隙を真上から見た平面図である。ここで、電極の間隙Smはすでに述べたように、w=wであるため、
Sm=h(tanθ+tanθ)−w
で表される。
本実施形態において、蒸着する電極材料の厚みはとくに制限を設けないが、通常、支持層2の厚さに比較して十分に薄く形成する。蒸着する電極の材料として、例えば、通常はPt、Cr、Ti、Au、Cu、Co、Agなどが用いられる。
FIG. 4C is a plan view of the electrodes formed on the substrate 1 and the gaps between the electrodes as viewed from directly above. Here, since the electrode gap Sm is w = w 1 as described above,
Sm = h (tan θ 1 + tan θ 2 ) −w 1
It is represented by
In the present embodiment, the thickness of the electrode material to be deposited is not particularly limited, but is usually formed sufficiently thinner than the thickness of the support layer 2. For example, Pt, Cr, Ti, Au, Cu, Co, Ag, or the like is usually used as the electrode material for vapor deposition.

また、図5(a)はクランク形状の第1の開口部である開口部5を有するマスク層3を上から見た平面図である。長方形(矩形)の開口部5の場合、長さ方向に関してはリソグラフィの分解能を超えた間隙を作ることはできない。
したがって、長さ方向でもリソグラフィの分解能を超えた間隙を得るために、直下に間隙を形成する開口部5を、電極材料が蒸着される方向に対して垂直な辺をクランク形状、すなわち階段形状にする必要がある。
FIG. 5A is a plan view of the mask layer 3 having the opening 5 which is the crank-shaped first opening as viewed from above. In the case of a rectangular (rectangular) opening 5, a gap exceeding the resolution of lithography cannot be created in the length direction.
Therefore, in order to obtain a gap exceeding the resolution of lithography in the length direction, the opening 5 that forms the gap immediately below is formed in a crank shape, that is, a staircase shape, with a side perpendicular to the direction in which the electrode material is deposited. There is a need to.

上記クランク形状の開口部5は、最大の幅と長さはw1、Lであり、さらに屈折部に幅w(<w)、長さL(<L)を有する。図5(b)と(c)は、図4(b)、(c)と同様に、電極をそれぞれ断面方向からみた概念図,上から見た平面図である。電極14aは第1の角度θ方向による第1回目の蒸着により形成され、14bは第2の角度θ方向からの第2回目の蒸着により形成される。
マスク層3における開口部5の寸法が満たす条件式は、すでに述べた幅Smを算出する場合と同様である。
また、このクランク形状の開口部5を有するマスク層3を利用した場合、最終的に電極の間隙は幅が下記の式から求められるようにSm’であり、長さがLとなる。
Sm’=h(tanθ+tanθ)−w
である。
The crank-shaped opening 5 has a maximum width and length of w 1 and L 1 , and further has a width w 4 (<w 1 ) and a length L 4 (<L 1 ) in the refracting portion. FIGS. 5B and 5C are a conceptual view of the electrodes viewed from the cross-sectional direction and a plan view viewed from above, as in FIGS. 4B and 4C. Electrode 14a is formed by vapor deposition of the first round of the first angle theta 1 direction, 14b are formed by the second vapor deposition from a second angle theta 2 direction.
The conditional expression satisfied by the dimension of the opening 5 in the mask layer 3 is the same as that in the case of calculating the width Sm already described.
When the mask layer 3 having the crank-shaped opening 5 is used, the gap between the electrodes is finally Sm ′ so that the width can be obtained from the following equation, and the length is L 4 .
Sm ′ = h (tan θ 1 + tan θ 2 ) −w 4
It is.

実用に際して、第2の開口領域が長方形の場合はLとw、クランク形状の場合はLとwの値を小さな刻みで変化させ、多数のマスクパターンを同時に用意しておくことも考えられる。これにより、蒸着材料の入射角度θ、θや方位角が不正確でも、出来上がった微小間隙から所望の寸法のものを選択することが可能となる。 In practical use, it is also possible to prepare a large number of mask patterns at the same time by changing the values of L 2 and w 2 when the second opening region is rectangular, and the values of L 4 and w 4 when the second opening region is a crank shape in small increments. Conceivable. Thereby, even if the incident angles θ 1 and θ 2 and the azimuth angle of the vapor deposition material are inaccurate, it is possible to select a desired size from the completed minute gap.

<応用例>
以下に具体的な応用例を挙げて、本発明の用途について説明する。
<応用例1>
図6(a)は、電極間に導電性の自己組織化単分子膜(self-assembled monolayer; SAM)を挟んだ分子デバイスの断面を示す概念図である。この分子膜に用いる分子は、電極材料に選択的に吸着する官能基を有するものが望ましい。例えば、電極材料としてAuが用いられている場合、このAuに対してはチオール基(-SH)を有する分子が選択的に結合する。
ここで、電極を作成し、マスク層3から電極の間隙を観察し、電極が所望の間隙の幅を有していることが確認された後、電極を作製した基板1を分子の溶液に浸潰することで電極上にSAMを形成する。図6(a)において、マスク層3は、図示されない場所にて、支持層によって支持されている。
<Application example>
The application of the present invention will be described below with specific application examples.
<Application example 1>
FIG. 6A is a conceptual diagram showing a cross section of a molecular device in which a conductive self-assembled monolayer (SAM) is sandwiched between electrodes. The molecules used in this molecular film are preferably those having a functional group that selectively adsorbs to the electrode material. For example, when Au is used as the electrode material, a molecule having a thiol group (—SH) is selectively bonded to this Au.
Here, an electrode is prepared, the gap of the electrode is observed from the mask layer 3, and after confirming that the electrode has a desired gap width, the substrate 1 on which the electrode is produced is immersed in a molecular solution. By crushing, a SAM is formed on the electrode. In FIG. 6A, the mask layer 3 is supported by a support layer at a place not shown.

また、形成した分子膜の観察や、形成された分子膜が光や電磁波を感知するものであれば、真上に開口部5が存在するため、光や電磁波による制御が可能となる。
例えば、光感受性分子(ポリp−フェニレンエチレン(PPE)等)を電極間の間隙に架橋し、光を感知したときの電極間の電流値を検出することにより、光スイッチや光センサーをナノサイズにて形成することができる。この光感受性分子は、特に材料を限定せず、光の強度に応じて流れる電流量が変化する特性を有するものが望ましい。
また、光照射により電流のオン/オフを制御する光スイッチデバイスを形成すること可能となる。
In addition, if the formed molecular film senses light or electromagnetic waves, since the opening 5 exists directly above, the control by light or electromagnetic waves is possible.
For example, photoswitching molecules (such as poly-p-phenyleneethylene (PPE)) are cross-linked in the gap between electrodes, and the current value between the electrodes when light is sensed is detected, so that optical switches and optical sensors can be nanosized. Can be formed. The photosensitive molecule is not particularly limited, and is preferably a molecule having a characteristic that the amount of flowing current changes according to the intensity of light.
In addition, it is possible to form an optical switch device that controls on / off of current by light irradiation.

電極10,11各々をソースとドレインとし、基板1をゲートとし、ゲート上の絶縁膜8をゲート絶縁膜として用いることにより、電界効果トランジスタを形成する。基板1がSi基板とすると、絶縁膜8はSi基板表面を酸化させたSiOである。
図6(b)は図5(a)の破線で囲んだ部分(電極の間隙)を拡大して真上から見た平面図である。ここで、簡単のため、SAMは電極端面部に吸着したもののみ表示しており、クランク形状の間隙の場合、屈折部の幅と長さを調節することにより、単分子から数分子を電極間に架橋したデバイスも構築可能である。
また、SAMの代わりに、C60などの球状分子やナノ粒子を電極間にトラッピングしてもよい(非特許文献1参照)。
A field effect transistor is formed by using each of the electrodes 10 and 11 as a source and a drain, using the substrate 1 as a gate, and using the insulating film 8 on the gate as a gate insulating film. When the substrate 1 is an Si substrate, the insulating film 8 is SiO 2 that is obtained by oxidizing the surface of the Si substrate.
FIG. 6B is a plan view of the portion (gap between the electrodes) surrounded by the broken line in FIG. Here, for simplicity, only the SAM adsorbed on the electrode end face is displayed. In the case of a crank-shaped gap, by adjusting the width and length of the refracting part, a single molecule to several molecules are changed between the electrodes. It is also possible to construct a device that has been cross-linked.
Further, alternatively, (see Non-Patent Document 1) may be trapped spherical molecules or nanoparticles between electrodes, such as C 60 of SAM.

<応用例2>
図7(a),(b)及び図8(a),(b)は、電極を半導体薄膜の電気特性評価に用いる場合の評価素子の表面図及び断面を示す概念図である。
この場合、マスク層3の第1の開口部である開口部5が図4(a)に示す、長方形のものを用いるとよい。半導体薄膜を電極間の間隙に配することにより、種々の電極の間隙の幅、長さを有する薄膜評価用素子を、電極材料の蒸着2回と、開口部5からの半導体薄膜の蒸着1回の3工程のみで容易に作製できる。
<Application example 2>
FIGS. 7A, 7B, 8A, and 8B are conceptual diagrams showing a surface view and a cross section of an evaluation element when an electrode is used for evaluation of electrical characteristics of a semiconductor thin film.
In this case, it is preferable to use a rectangular opening 5 which is the first opening of the mask layer 3 as shown in FIG. By disposing the semiconductor thin film in the gap between the electrodes, a thin film evaluation element having various gap widths and lengths of the electrode material is deposited twice and the semiconductor thin film is deposited once from the opening 5. It can be easily produced by only these three steps.

ここで、簡単に、評価素子の形成方法について説明する。
A.支持層2をSiOで形成する場合
図3のフローチャートのステップS1の前の工程として、ゲート絶縁膜8の形成において、基板1がSiであると熱酸化を行い、例えば、1000℃に加熱した熱処理の炉に挿入して、酸素雰囲気中にて基板1表面にSiOを形成する。そして、図3のフローチャートに従った処理を行い、電極の形成を行う。
また、ステップS6における支持層2のエッチングする際、TEOS−SiOの支持層3と、熱酸化したSiOのゲート絶縁膜8とのエッチング速度の違いを利用し、熱酸化膜のゲート絶縁膜8が必要な厚さ以上にエッチングされないように調節して、ゲート酸化膜8を諸所定の厚さにて残す。また、開口部5から観察して、ゲート絶縁膜が残らないことが検出されると、基板1を再度熱酸化し、ゲート絶縁膜を再形成する。
Here, a method for forming an evaluation element will be briefly described.
A. In the case where the support layer 2 is formed of SiO 2 As a step before step S1 in the flowchart of FIG. 3, in the formation of the gate insulating film 8, thermal oxidation is performed when the substrate 1 is Si, and the substrate 1 is heated to 1000 ° C. It is inserted into a heat treatment furnace and SiO 2 is formed on the surface of the substrate 1 in an oxygen atmosphere. And the process according to the flowchart of FIG. 3 is performed, and an electrode is formed.
Further, when the support layer 2 is etched in step S6, a difference in etching rate between the TEOS-SiO 2 support layer 3 and the thermally oxidized SiO 2 gate insulating film 8 is used to obtain a gate oxide film of a thermal oxide film. The gate oxide film 8 is left in various predetermined thicknesses by adjusting so that 8 is not etched beyond the required thickness. Further, when it is observed from the opening 5 that it is detected that no gate insulating film remains, the substrate 1 is thermally oxidized again to re-form the gate insulating film.

B.支持層2をレジストで形成する場合
支持層を形成する前の工程として、ゲート絶縁膜8の形成方法において、基板1がSiであると熱酸化を行い、例えば、1000℃に加熱した熱処理の炉に挿入して、酸素雰囲気中にて基板1表面にSiOを形成する。そして、ゲート絶縁膜8上に、支持層2及びマスク層3を順次形成し、レジストの支持層2及びマスク層3による電極形成を行う。
そして、上記AまたはBの処理にて、電極が形成した後、またはマスク層3に開口部を形成して電極を形成する前に、開口部5から電極の間隙に対して半導体薄膜を堆積させて、評価用素子を形成する。
B. When forming the support layer 2 with a resist As a step before forming the support layer, in the method of forming the gate insulating film 8, thermal oxidation is performed when the substrate 1 is Si, for example, a heat treatment furnace heated to 1000 ° C. And SiO 2 is formed on the surface of the substrate 1 in an oxygen atmosphere. Then, the support layer 2 and the mask layer 3 are sequentially formed on the gate insulating film 8, and electrodes are formed by the resist support layer 2 and the mask layer 3.
Then, after the electrode is formed by the above processing A or B, or before the opening is formed in the mask layer 3 and the electrode is formed, a semiconductor thin film is deposited from the opening 5 to the gap between the electrodes. Thus, an evaluation element is formed.

図7(a)、(b)各々は、電極材料蒸着後に、半導体薄膜13を基板1に対して垂直方向から蒸着した薄膜評価用素子を上面からみた平面図と、評価用素子の断面を示す概念図である。
本応用例においては、電極の微小間隙がマスク層5における開口部5の真下に形成されるため、電極12間に半導体薄膜13を形成するためのフォトリソグラフィが不要な上、最後に半導体薄膜13を電極12及びこの電極12の間隙上に蒸着するので、リソグラフィ工程や蒸着工程により半導体薄膜13が受けるダメージを抑制することが可能である。
7A and 7B respectively show a plan view of a thin film evaluation element obtained by evaporating a semiconductor thin film 13 from a direction perpendicular to the substrate 1 after electrode material deposition, and a cross section of the evaluation element. It is a conceptual diagram.
In this application example, since the minute gap between the electrodes is formed immediately below the opening 5 in the mask layer 5, photolithography for forming the semiconductor thin film 13 between the electrodes 12 is unnecessary, and finally the semiconductor thin film 13. Is deposited on the electrode 12 and the gap between the electrodes 12, so that the semiconductor thin film 13 can be prevented from being damaged by the lithography process or the deposition process.

図8(a)、(b)各々は、マスク層3における開口部5を形成した後、電極材料を蒸着して電極12を形成する前に、開口部5から半導体用薄膜13を、基板1表面に対して垂直方向から蒸着し、その後に本実施形態による方法にて電極12を堆積して形成した薄膜評価用素子を、それぞれ上からみた平面図、評価用素子の断面を示す概念図である。
この場合、半導体薄膜13が基板1表面にのみ形成され、電極による段差がなく平坦に形成されるため、下地の凹凸に起因する特性変化等の問題を生じない。金属である電極12の断線を回避するため、半導体薄膜13の厚さが金属の電極7の厚さよりも大とするのが良い。半導体薄膜13形成後にリソグラフィ工程が不要な点は上記図7に示す薄膜評価用素子と同じである。
図7及び図8の評価素子ともに、基板1をゲート電極とすることにより、TFT(薄膜トランジスタ)と同様の構造となり、TFTとして動作させることもできる。
8A and 8B, after forming the opening 5 in the mask layer 3 and before forming the electrode 12 by vapor deposition of the electrode material, the semiconductor thin film 13 is transferred from the opening 5 to the substrate 1. The thin film evaluation element formed by vapor deposition from the direction perpendicular to the surface and then depositing the electrode 12 by the method according to the present embodiment is a plan view seen from above, and a conceptual diagram showing a cross section of the evaluation element. is there.
In this case, since the semiconductor thin film 13 is formed only on the surface of the substrate 1 and is formed flat without any step due to the electrodes, problems such as characteristic changes due to the unevenness of the base do not occur. In order to avoid disconnection of the metal electrode 12, the thickness of the semiconductor thin film 13 is preferably larger than the thickness of the metal electrode 7. The point that the lithography process is unnecessary after the formation of the semiconductor thin film 13 is the same as the element for thin film evaluation shown in FIG.
Both the evaluation elements in FIGS. 7 and 8 have the same structure as a TFT (thin film transistor) by using the substrate 1 as a gate electrode, and can be operated as a TFT.

本発明の一実施形態による微小間隙を有する電極の形成方法を説明する、素子の断面を示す概念図である。It is a conceptual diagram which shows the cross section of an element explaining the formation method of the electrode which has a micro gap | interval by one Embodiment of this invention. 図1の構造を有する電極の製造における各工程での素子の断面を示す概念図である。It is a conceptual diagram which shows the cross section of the element in each process in manufacture of the electrode which has the structure of FIG. 図1の電極の構造の製造方法を説明するフローチャートである。It is a flowchart explaining the manufacturing method of the structure of the electrode of FIG. 本実施形態における電極の構成を説明する概念図である。It is a conceptual diagram explaining the structure of the electrode in this embodiment. 本実施形態における電極の構成を説明する概念図である。It is a conceptual diagram explaining the structure of the electrode in this embodiment. 本実施形態による電極形成を応用した分子デバイスの構造を示す概念図である。It is a conceptual diagram which shows the structure of the molecular device which applied the electrode formation by this embodiment. 本実施形態による電極形成を応用した薄膜評価用素子の構成を示す概念図である。It is a conceptual diagram which shows the structure of the element for thin film evaluation which applied the electrode formation by this embodiment. 本実施形態による電極形成を応用した薄膜評価用素子の構成を示す概念図である。It is a conceptual diagram which shows the structure of the element for thin film evaluation which applied the electrode formation by this embodiment. 従来の微小間隙を有する電極の形成方法を説明する、素子の断面を示す概念図である。It is a conceptual diagram which shows the cross section of an element explaining the formation method of the electrode which has the conventional minute gap.

符号の説明Explanation of symbols

1…基板 2…支持層
3…マスク層 4…レジスト
5,6,7…開口部 8…ゲート絶縁膜
9…自己組織化単分子
10,11…電極 12,14a,14b…電極
13…半導体薄膜
DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... Supporting layer 3 ... Mask layer 4 ... Resist 5, 6, 7 ... Opening 8 ... Gate insulating film 9 ... Self-assembled monomolecule
DESCRIPTION OF SYMBOLS 10, 11 ... Electrode 12, 14a, 14b ... Electrode 13 ... Semiconductor thin film

Claims (4)

開口部を有するマスク層を用いて微小間隙を有する電極を形成する電極の製造方法であり、
該マスク層面に直角な軸に対して第1の角度方向から、第1の開口部を介して基板上に電極材料を蒸着する第1の蒸着工程と、
前記軸及び第1の角度方向とがなす2次元平面において、軸に対して第1の角度と逆方向の第2の角度方向から、前記第1の開口部を介して電極材料を基板上に蒸着する第2の蒸着工程と
を有し、
前記マスク層の形成工程が、
基板上に支持層を形成する支持層形成工程と、
該支持層上にマスク層を形成するマスク層形成工程と、
該マスク層上にレジストを塗布するレジスト塗布工程と、
該レジストに開口パターンを形成する開口パターン形成工程と、
前記レジストをマスクとしてエッチングを行い、前記マスク層に第1の開口部を形成する開口部形成領域と、
少なくとも前記基板が露出するまで、前記第1の開口部から前記支持層のエッチングを行う支持層エッチング工程と
を有し、
前記マスク層が前記第1の開口部の両側に、それぞれ所定の距離を有して、第2の開口部、第3の開口部をさらに有し、
前記第1の角度θ が0゜<θ <90゜の範囲内であり、前記第2の角度θ が0゜<θ <90゜であり、マスク層の第1の開口部の幅をw とし、第2の開口部の幅をw 、第3の開口部の幅をw とし、第1と第2の開口部間の距離がd 、第2と第3の開口部間の距離がd であり、前記支持層の厚さがhであると、
<h(tanθ +tanθ ),
>h(tanθ +tanθ ),
>h(tanθ +tanθ ),
<h(tanθ +tanθ ),
<h(tanθ +tanθ ),
の各条件式が全て満たされている
ことを特徴とする電極の製造方法。
An electrode manufacturing method for forming an electrode having a minute gap using a mask layer having an opening,
A first vapor deposition step of vapor-depositing an electrode material on the substrate through a first opening from a first angular direction with respect to an axis perpendicular to the mask layer surface;
In a two-dimensional plane formed by the axis and the first angular direction, the electrode material is placed on the substrate through the first opening from a second angular direction opposite to the first angle with respect to the axis. It has a second deposition step of depositing,
The step of forming the mask layer comprises:
A support layer forming step of forming a support layer on the substrate;
A mask layer forming step of forming a mask layer on the support layer;
A resist coating step of coating a resist on the mask layer;
An opening pattern forming step of forming an opening pattern in the resist;
Etching using the resist as a mask, an opening forming region for forming a first opening in the mask layer;
A support layer etching step of etching the support layer from the first opening until at least the substrate is exposed;
Have
The mask layer further includes a second opening and a third opening, each having a predetermined distance on both sides of the first opening,
The first angle θ 1 is in the range of 0 ° <θ 1 <90 °, the second angle θ 2 is 0 ° <θ 2 <90 °, and the first opening of the mask layer is The width is w 1 , the width of the second opening is w 2 , the width of the third opening is w 3 , the distance between the first and second openings is d 1 , the second and third When the distance between the openings is d 2 and the thickness of the support layer is h,
w 1 <h (tan θ 1 + tan θ 2 ),
w 2 > h (tan θ 1 + tan θ 2 ),
w 3 > h (tan θ 1 + tan θ 2 ),
d 1 <h (tan θ 1 + tan θ 2 ),
d 2 <h (tan θ 1 + tan θ 2 ),
An electrode manufacturing method characterized in that all of the conditional expressions are satisfied .
前記マスク層がSiを含む材料であり、前記支持層がSiOを含む材料であり、前記基板が表面に酸化膜もしくは酸窒化膜を有するSiであることを特徴とする請求項1に記載の電極の製造方法。 A material the mask layer comprises Si, said support layer is a material including SiO 2, according to claim 1, wherein the substrate is Si having an oxide film or oxynitride film on the surface Electrode manufacturing method. 開口部を有するマスク層を用いて微小間隙を有する電極を形成する電極の製造方法であり、
該マスク層面に直角な軸に対して第1の角度方向から、第1の開口部を介して基板上に電極材料を蒸着する第1の蒸着工程と、
前記軸及び第1の角度方向とがなす2次元平面において、軸に対して第1の角度と逆方向の第2の角度方向から、前記第1の開口部を介して電極材料を基板上に蒸着する第2の蒸着工程と
を有し、
前記マスク層の形成工程が、
基板上にレジストにより支持層を形成する支持層形成工程と、
該支持層上に、マスク層を形成するマスク層形成工程と、
前記支持層及びマスク層に対して、第1の開口部を形成する露光を行う露光工程と、
前記マスク層に第1の開口部を形成する第1の現像工程と、
前記第1の開口部からの追加現像により、少なくとも前記基板の表面が露出するように、支持層を除去する第2の現像工程と
を有し、前記支持層及びマスク層に用いるレジストがポジ型レジストであり、支持層に用いるレジストがマスク層に用いるレジストに比較して高感度であり、
前記マスク層が前記第1の開口部の両側に、それぞれ所定の距離を有して、第2の開口部、第3の開口部をさらに有し、
前記第1の角度θ が0゜<θ <90゜の範囲内であり、前記第2の角度θ が0゜<θ <90゜であり、マスク層の第1の開口部の幅をw とし、第2の開口部の幅をw 、第3の開口部の幅をw とし、第1と第2の開口部間の距離がd 、第2と第3の開口部間の距離がd であり、前記支持層の厚さがhであると、
<h(tanθ +tanθ ),
>h(tanθ +tanθ ),
>h(tanθ +tanθ ),
<h(tanθ +tanθ ),
<h(tanθ +tanθ ),
の各条件式が全て満たされている
ことを特徴とする電極の製造方法。
An electrode manufacturing method for forming an electrode having a minute gap using a mask layer having an opening,
A first vapor deposition step of vapor-depositing an electrode material on the substrate through a first opening from a first angular direction with respect to an axis perpendicular to the mask layer surface;
In a two-dimensional plane formed by the axis and the first angular direction, the electrode material is placed on the substrate through the first opening from a second angular direction opposite to the first angle with respect to the axis. A second vapor deposition step for vapor deposition;
Have
The step of forming the mask layer comprises:
A support layer forming step of forming a support layer with a resist on the substrate;
A mask layer forming step of forming a mask layer on the support layer;
An exposure step of performing exposure to form a first opening on the support layer and the mask layer;
A first developing step for forming a first opening in the mask layer;
And a second development step of removing the support layer so that at least the surface of the substrate is exposed by additional development from the first opening, and the resist used for the support layer and the mask layer is a positive type a resist, Ri resist high sensitivity der compared to the resist used for the mask layer used for the supporting layer,
The mask layer further includes a second opening and a third opening, each having a predetermined distance on both sides of the first opening,
The first angle θ 1 is in the range of 0 ° <θ 1 <90 °, the second angle θ 2 is 0 ° <θ 2 <90 °, and the first opening of the mask layer is The width is w 1 , the width of the second opening is w 2 , the width of the third opening is w 3 , the distance between the first and second openings is d 1 , the second and third When the distance between the openings is d 2 and the thickness of the support layer is h,
w 1 <h (tan θ 1 + tan θ 2 ),
w 2 > h (tan θ 1 + tan θ 2 ),
w 3 > h (tan θ 1 + tan θ 2 ),
d 1 <h (tan θ 1 + tan θ 2 ),
d 2 <h (tan θ 1 + tan θ 2 ),
All the conditional expressions are satisfied
An electrode manufacturing method characterized by the above .
請求項1から請求項のいずれかの電極の製造方法により、微小間隙の電極を形成する工程と、
この電極間に電極と異なる材料を堆積させる工程と
を有する素子の製造方法。
Forming an electrode with a minute gap by the method for producing an electrode according to any one of claims 1 to 3 ;
Depositing a material different from the electrode between the electrodes.
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