JP4721646B2 - 高精度同期制御機能を備えた２ステージレーザ装置 - Google Patents

Description

本発明は、露光装置のスループットの向上と露光による超微細加工を可能とするための露光用光源である露光用２ステージＡｒＦエキシマレーザ装置に関するものである。

半導体集積回路の微細化、高集積化につれて、その製造用の投影露光装置においては解像力の向上が要請されている。このため、露光用光源から放出される露光光の短波長化が進められており、半導体露光用光源として、従来の水銀ランプから波長２４８ｎｍのＫｒＦエキシマレーザ装置が用いられている。さらに、次世代の半導体露光用光源として、波長１９３ｎｍのＡｒＦエキシマレーザ装置及び波長１５７ｎｍのフッ素分子（Ｆ₂ ）レーザ装置等の紫外線を放出するガスレーザ装置が有力である。
レーザ媒質であるレーザガスが封入されたレーザチャンバ内部には、レーザガスを励起するための一対の主放電電極が、レーザ発振方向に垂直な方向に所定の距離だけ離間して対向配置されている。この一対の主放電電極には高電圧パルスが印加され、主放電電極間にかかる電圧がある値（ブレークダウン電圧）に到達すると、主放電電極間のレーザガスが絶縁破壊されて主放電が開始し、この主放電によりレーザ媒質が励起される。よって、このような露光用ガスレーザ装置は主放電の繰返しによるパルス発振を行い、放出するレーザ光はパルス光となる。
投影光学系を用いた露光装置に光源として適用する場合、上記投影光学系における色収差の問題を回避するために、上記したようなガスレーザ装置から放出されるレーザ光のスペクトル線幅は狭帯域化される。
例えば、レーザ共振器は、レーザチャンバを挟んだ出力鏡と狭帯域光学系から構成される。狭帯域化光学系〔ＬＮＭ（Line Narrow Module）〕は、例えば、レーザ光が入射する側から、スリット、拡大プリズム等から構成される拡大光学系、反射型グレーティングとからなる。

近年、スループットの向上、更なる微細化の観点から、上記した露光用ガスレーザ装置のレーザ出力の高出力化、ならびに、レーザ光のスペクトル線幅の超狭帯域化が要請されている。
第一の要請である高出力化のためには、１パルスあたりのエネルギーを増加させる方法、あるいは低パルスエネルギーだが繰返し周波数を増加させる方法がある。
第二の要請である超狭帯域化は、上記したように、通常プリズムとグレーティングで構成される狭帯域化光学系の高分解能化や、特許文献１に記載されたようなレーザパルスのロングパルス化等による方法がある。しかしながら狭帯域化光学系の高分解能化やロングパルス化による超狭帯域化は、一般的に光学的ロスを増加させる等、パルスエネルギー低下を招く。つまり狭帯域化とパルスエネルギーはトレードオフの関係にある。
繰り返し周波数増加に関しても、４ｋＨｚを超える繰り返し周波数はＣｏＯ（Cost of operation ）の観点より技術的ハードルが高い。そのため、１台のレーザにおいて超狭帯域化を維持したまま、繰り返し周波数増加によって高出力化するにはおのずと限界がある。

そこで超狭帯域化とパルスエネルギーとのトレードオフ関係をなくし、両要請を同時に満足させるため、超狭帯域化されたオシレータレーザ（発振段レーザ）と出力を増幅するアンプレーザ（増幅段レーザ）とを同期して用いる２ステージレーザ装置が、例えば、特許文献２、特許文献３等で提案されている。
１台目の発振段レーザは低パルスエネルギーながら超狭帯域化スペクトルをもつ。２台目の増幅段レーザにおいて、発振段レーザの超狭帯域化スペクトルを維持したままパルスエネルギーのみ増幅する。この方法は２台目の増幅段レーザにＬＮＭ（狭帯域化光学系）などの光学的ロスを含まないため、非常にレーザ発振効率が高い。この同期レーザ装置により所望の超狭帯域化スペクトル、レーザ出力を得ることが可能となる。
２ステージレーザ装置の形態としてはアンプ側に共振器ミラーを設けないＭＯＰＡ方式と共振器ミラーを設けるＭＯＰＯ方式とに大別される。

２ステージレーザ装置の構成例を、図１５、図１６に示す。
図１５はＭＯＰＡ方式の従来の２ステージレーザ装置の構成例を示し、図１６はＭＯＰＯ方式における増幅段レーザの構成例を示す。なお、図１６の発振段レーザには、例えば、図１５に示す発振段レーザと同様のものが用いられる。図１５、図１６はレーザ装置を上方から見た場合の概要図である。
図１５において、発振段レーザ１から放出されるレーザビームはレーザ装置のシードレーザビーム（種レーザビーム）としての機能を有する。増幅段レーザ２はそのシードレーザビームを増幅する機能を有する。すなわち、発振段レーザ１のスペクトル特性によりレーザ装置の全体のスペクトル特性が決定される。そして、増幅段レーザ２によってレーザ装置からのレーザ出力（エネルギーまたはパワー）が決定される。
レーザチャンバ１ａ，２ａは内部に放電部を有している。放電部は紙面と垂直方向に上下に設置されている一対のカソード、アノード電極１ｂ、カソード、アノード電極２ｂからなる。これらの一対の電極に電源１ｃ，２ｃから高電圧パルスが印加されることにより、電極間で放電が発生する。なお、図１５、図１６では上部電極のみが図示されている。 チャンバ１ａ，２ａ内に設置された一対の電極１ｂ，２ｂの光軸延長上両端に、ＣａＦ₂ 等のレーザ発振光に対して透過性がある材料によって作られたウィンドウ部材１ｄ，２ｄがそれぞれ設置されている。ここでは両ウィンドウ部材のチャンバ１ａ，２ａと反対側の面（外側の面）は互いに平行にそして、レーザビームに対して反射損失を低減するためにブリュースタ角で設置されている。
発振段レーザ１は拡大プリズム３ｂとグレーティング（回折格子）３ａによって構成された狭帯域化モジュール（狭帯域化光学系）３を有し、この狭帯域化モジュール３内の光学素子とフロントミラー１ｆとでレーザ共振器を構成する。
発振段レーザ１からのレーザビーム（シードレーザビーム）は図示を省略した反射ミラー等を含むビーム伝播系により増幅段レーザ２へ導かれ注入される。

また、図１６に示すＭＯＰＯ方式では、小入力でも増幅できるように、増幅段レーザ２には、例えば倍率が３倍以上の不安定型共振器が採用されている。
図１６に示すものでは、増幅段レーザ２の不安定共振器のリア側ミラー２ｅには穴が開いており、この穴を通過したレーザが上図の矢印のように反射し、また注入されたシードレーザビームは拡大し、放電部を有効に通過しレーザビームのパワーが増大する。
そして、凸面ミラーから構成されるフロントミラー２ｆよりレーザが出射される。

図１５、図１６に示す同期コントローラ１０は、発振段レーザ１、増幅段レーザ２の放電タイミングを制御する。
すなわち、まず、電源１ｃから発振段レーザ１の一対の電極１ｂに高電圧パルスを印加させるＯＮ指令として、発振段レーザ１の電源１ｃにトリガ信号を送信する。そして所定時間後、増幅段レーザ２の電源２ｃにＯＮ指令としてのトリガ信号を送信する。
上記所定時間とは、発振段レーザ１からシードレーザビームが増幅段レーザ２内に入射するタイミングと増幅段レーザ２が放電するタイミングを同期させるための時間である。 なお、後で述べるように、レーザチャンバ内で放電を発生させレーザガスを励起するための放電回路に、コンデンサと可飽和リアクトルとからなる磁気パルス圧縮回路を含む場合、コンデンサの充電電圧（Ｖ）と電荷の転送時間（ｔ）との積であるＶｔ積の値が一定という関係がある。
そのため、発振段レーザ１の一対の電極１ｂおよび増幅段レーザ２の一対の電極２ｂにそれぞれ印加する電圧の値によっては、同期コントローラ１０は、先に増幅段レーザ２の電源２ｃにＯＮ指令としてのトリガ信号を送信後、所定時間後、発振段レーザ１の電源１ｃにトリガ信号を送信する場合もある。

上記した２ステージレーザ装置において、上記したようにレーザチャンバ内で放電を発生させレーザガスを励起させるための放電回路の例を図１７に示す。図１７に示す放電回路は、発振段レーザ、増幅段レーザ各々に適用される。
図１７の放電回路は、主コンデンサＣ０を充電する充電器Ｃｈと可飽和リアクトルからなる３個の磁気スイッチＳＲ１，ＳＲ２，ＳＲ３を用いた２段の磁気パルス圧縮回路（以下ではＭＰＣ回路ともいう）からなる。
磁気スイッチＳＲ１はＩＧＢＴ等の半導体スイッチング素子である固体スイッチＳＷでのスイッチングロスの低減用のものであり、磁気アシストとも呼ばれる。コンデンサＣ１および第１の磁気スイッチＳＲ２からなる容量移行型回路と、コンデンサＣ２と第２の磁気スイッチＳＲ３からなる容量移行型回路とにより２段の磁気パルス圧縮回路を構成している。
充電器Ｃｈにより主コンデンサＣ０に充電されたエネルギーは、磁気パルス圧縮回路を移行するにつれ、各段を流れる電流パルスのパルス幅が順次狭くなるようなパルス圧縮動作が行われピーキングコンデンサＣｐが充電され、主放電電極Ｅ，Ｅ間に短パルスの強い放電が実現される。
特開２００１−１５６３６７号公報 特開２００１−０２４２６５号公報 特開２００２−１９８６０４号公報

２ステージレーザ装置においては、発振段レーザから放出されたレーザビームが増幅段レーザに注入されるタイミングと増幅段レーザが放電するタイミングを調整する必要がある。すなわち、前記したように発振段レーザの放電、発光タイミングと増幅段レーザの放電、発光タイミングに所定の遅延時間を設ける必要がある。両者の放電、発光のタイミングがずれると、発振段レーザから放出されたレーザビームは良好に増幅されない。
同期コントローラ１０は、発振段レーザ１の電源１ｃにＯＮ指令としてのトリガ信号を送信するタイミングと増幅段レーザ２の電源２ｃにＯＮ指令としてのトリガ信号を送信するタイミングとの間の上記遅延時間（前記所定時間）を設定する。同期コントローラ１０に備えられる遅延時間を設定するための時間差信号発生回路は、従来、例えば以下のように構成されていた。

（１）アナログプログラマブル遅延ＩＣ等を使用した時間差信号発生回路
図１８にアナログプログラマブル遅延ＩＣ等を使用した時間差信号発生回路を示す。図１８は前記同期コントローラ１０内に設けられた時間差信号発生回路の構成を示しており、時間差信号発生回路は、発振段レーザ１の電源１ｃに与えるトリガ信号（ＯＳＣトリガという）と、増幅段レーザ２の電源２ｃに与えるトリガ信号（ＡＭＰトリガという）を生成する。
また、同図のインタフェース２７は、露光装置（図示せず）と同期コントローラ１０との間に設けられたインタフェース手段であり、同期コントローラ１０は、インタフェース２７を介して露光装置からトリガ信号（Ｔｒｉｇｉｎ）が与えられると、充電制御信号ＨＶ１，ＨＶ２を作成して電源１ｃ，２ｃの充電器に出力し、チャージ充電安定時間が経過後、プリトリガ信号（Ｐｒｅ＿Ｔｔｉｇ）を生成し、このプリトリガ信号を上記時間差信号発生回路に出力する。上記時間差信号発生回路は、このプリトリガ信号を所定時間遅延させたＯＳＣトリガ信号、ＡＭＰトリガ信号を発生し、前記図１５に示した電源１ｃ、電源２ｃのスイッチに与える。

図１８に示すアナログプログラマブル遅延ＩＣ等を使用した時間差信号発生回路は、ＣＰＵ１０ａ、ランプ信号（一定の傾きで時間とともに上昇する信号）を発生するランプ信号発生器（ＲａｍｐＧｅｎｅｒａｔｏｒ）１０１、ランプ信号発生器１０４、データラッチ部１０２、データラッチ部１０５、Ｄ／Ａコンバータ１０３、Ｄ／Ａコンバータ１０６、コンパレータ１０７、コンパレータ１０８とからなる。
ここで、上記ＯＳＣトリガ信号、ＡＭＰトリガ信号が各電源１ｃ、２ｃに送信されてから実際に放電が発生するまでの時間は、必ずしも一定ではない。各電源中の磁気パルス圧縮回路における電圧パルスの移行時間ｔｍは、主コンデンサＣ０への充電電圧の値、磁気パルス圧縮回路を構成する可飽和リアクトル、コンデンサの温度変化等により変化する。 また、チャンバ１ａ、２ａ内のレーザガス圧力に応じて、電極間に電圧が印加されてから放電が開始するまでの時間ｔｂも変化する。
同図のＣＰＵ１０ａは、上記した時間ｔｍ、ｔｂを考慮して、各電源１ｃ、２ｃへトリガ信号を送出するタイミングを決定する。その際、各電源１ｃ、２ｃへ送出する各トリガ信号間には所定の遅延時間が織り込まれる。
発振段レーザ１の電源１ｃにＯＮ指令としてのトリガ信号を送信するタイミングに相当するＯＳＣディレイデータがＣＰＵ１０ａからデータラッチ部１０２に予め送出される。また、増幅段レーザ２の電源２ｃにＯＮ指令としてのトリガ信号を送信するタイミングに相当するＡＭＰディレイデータがＣＰＵ１０ａからデータラッチ部１０５に予め送出される。
ＯＳＣディレイデータ、ＡＭＰディレイデータを受信したデータラッチ部１０２，１０５は、上記ディレイデータに相当する信号を保持し、Ｄ／Ａコンバータ１０３，１０６に送出する。各デジタル信号は、Ｄ／Ａコンバータ１０３，１０６によりアナログ信号に変換され、コンパレータ１０７，１０８に入力される。

一方、ランプ信号発生器１０１、１０４は、上記トリガ信号を受信後、予め設定された一定の傾きのランプ信号を発生させる。
コンパレータ１０７は、ランプ信号発生器１０１から受信したランプ信号とＤ／Ａコンバータ１０３から受信した信号と比較し、例えば、Ｄ／Ａコンバータ１０３から受信した信号の値がランプ信号発生器１０１から受信したランプ信号の値を下回ったとき、電源１ｃへＯＳＣトリガ信号を出力する。
同様に、コンパレータ１０８は、ランプ信号発生器１０４から受信したランプ信号とＤ／Ａコンバータ１０６から受信した信号と比較し、例えば、Ｄ／Ａコンバータ１０６から受信した信号の値がランプ信号発生器１０４から受信したランプ信号の値を下回ったとき、電源２ｃへＡＭＰトリガ信号を出力する。
すなわち、前記トリガ信号は、ランプ信号発生器１０１，１０４で発生するランプ信号の値が、ＯＳＣディレイデータ、ＡＭＰディレイデータに相当する値を下回るまでの時間だけ遅延される。この時間は、前記ランプ信号の傾きと、ＣＰＵ１０ａが出力するＯＳＣディレイデータ、ＡＭＰディレイデータの値により制御される。

このような構成の時間差信号発生回路によれば、遅延量の最小分解能はランプ信号発生器の抵抗やコンデンサの値によって決定されるので、遅延設定精度を高くすることが可能である。しかしながら、遅延調整範囲を広範囲に設定可能となるようにすると、ランプ信号発生器１０１，１０４の抵抗の抵抗値やコンデンサの容量値を大きくする必要があり、結果的に遅延設定精度は低くなってしまう。さらにランプ信号発生器１０１，１０４の抵抗、コンデンサの温度ドリフトや抵抗、コンデンサ自体のバラツキの影響を無視することはできず、レーザ装置を量産する場合には本方法は実用的ではない。

（２）ＦＰＧＡ（Field Prgramble Gate Array）等を使用した時間差信号発生回路
図１９にＦＰＧＡを使用した時間差信号発生回路を示す。この時間差信号発生回路は、ＣＰＵ１０ａ、ＦＰＧＡ１０ｂおよびクロック発生部１０ｃから構成される。
この従来例では、上記したランプ信号の発生、ランプ信号と基準データとの比較による遅延したトリガ信号の出力といった制御をＦＰＧＡにプログラムして行わせる。
すなわち、ＦＰＧＡ１０ｂに、電源１ｃへ遅延したトリガ信号を出力するＯＳＣトリガディレイ部１０ｄと電源２ｃへ遅延したトリガ信号を出力するＡＭＰトリガディレイ部１０ｅとを設ける。
図１９において、まずＣＰＵ１０ａは、上記した時間ｔｍ、ｔｂを考慮して、前記したように各電源１ｃ、２ｃへトリガ信号を送出するタイミングを決定する。
その際、各電源１ｃ、２ｃへ送出する各トリガ信号間には所定の遅延時間が織り込まれる。そして、発振段レーザ１の電源１ｃにＯＮ指令としてのトリガ信号を送信するタイミングに相当するＯＳＣディレイデータ、並びに、増幅段レーザ２の電源２ｃにＯＮ指令としてのトリガ信号を送信するタイミングに相当するＡＭＰディレイデータをＦＰＧＡ１０ｂに予め送出する。

ＦＰＧＡ１０ａのＯＳＣトリガディレイ部１０ｄと、ＡＭＰトリガディレイ部１０ｅは、前記プリトリガ信号を受信後、ＣＰＵ１０ａにより設定されたＯＳＣディレイデータ、ＡＭＰディレイデータに基づき、上記プリトリガ信号を所定時間遅延させて、電源１ｃ、２ｃへ出力する。
例えば、上記ＯＳＣトリガディレイ部１０ｄと、ＡＭＰトリガディレイ部１０ｅは、それぞれカウンタを備え、プリトリガ信号が与えられるとクロック発生部１０ｃから出力される基準クロック信号のカウントを開始し、カウント値が、ＯＳＣディレイデータ、ＡＭＰディレイデータに相当した値に達するとＯＳＣトリガ、ＡＭＰトリガを発生する。
このとき、電源１ｃへトリガ信号を出力するときの遅延時間と電源２ｃへトリガ信号を出力するときの遅延時間は、各トリガ信号間に所定の遅延時間が織り込まれるよう設定されている。

このような構成の時間差信号発生回路によれば、ＯＳＣトリガディレイ部とＡＭＰトリガディレイ部において、遅延調整範囲を広範囲に設定することができる。しかしながら、クロック発生部１０ｃからの基準クロック信号が遅延量の最小分解能となるので、遅延設定精度を高くすることができない。
以上のように従来の時間差信号発生回路は、遅延時間の精度を高くしようとすると、調整範囲が狭くなり、また、遅延時間の調整範囲を広範囲にしようとすると、設定精度が低くなるといった問題を持っていた。
本発明は、上記した事情を鑑みなされたものであって、その課題は、発振段レーザと増幅段レーザが放電するタイミングを精度よく設定でき、且つ、その調整範囲を広範囲とすることが可能な高精度同期機能を備えた２ステージレーザ装置を提供することである。

本発明においては、上記課題を次のように解決する。
（１）高電圧に充電される第１のコンデンサと、第１のスイッチと、この第１のスイッチがオンとなったとき上記第１のコンデンサに蓄えられた電荷をパルス圧縮して出力する第１の磁気パルス圧縮回路と、該第１の磁気パルス圧縮回路の出力端に接続される第１の一対の放電電極とを含む第１のガスレーザ装置と、高電圧に充電される第２のコンデンサと、第２のスイッチと、この第２のスイッチがオンとなったとき上記第２のコンデンサに蓄えられた電荷をパルス圧縮して出力する第２の磁気パルス圧縮回路と、該第２の磁気パルス圧縮回路の出力端に接続され、上記第１のガスレーザ装置から放出されたレーザビームが注入され、この注入されたレーザビームを増幅して放出する第２のガスレーザ装置と、上記第１のコンデンサおよび第２のコンデンサを充電する少なくとも１つの充電器と、上記第１のガスレーザ装置と第２のガスレーザ装置との発光タイミングを調整するために、上記第１のスイッチおよび第２のスイッチの動作タイミングを制御する同期コントローラとを含む２ステージレーザ装置において、
上記同期コントローラに、外部から第１および第２のスイッチの動作タイミング信号が与えられたとき、上記第１の放電電極および第２の放電電極に電圧が印加されてから、放電が開始するまでの時間と、上記第１の磁気パルス圧縮回路および第２の磁気パルス圧縮回路におけるパルス圧縮動作の移行時間から、上記外部から与えられる第１および第２のスイッチの動作タイミング信号に対する上記第１のスイッチおよび第２のスイッチのトリガ信号の遅延時間をそれぞれ算出するトリガ遅延設定手段と、
上記トリガ遅延設定手段により求めた上記外部から与えられる第１および第２のスイッチの動作タイミング信号に対する上記第１のスイッチおよび第２のスイッチのトリガ信号の遅延時間から、第１のスイッチおよび第２のスイッチの動作タイミング粗調整信号を求めるとともに、第１のスイッチおよび第２のスイッチの動作タイミング精調整信号を求める粗／精調整信号発生手段と、
上記動作タイミング粗調整信号に基づき、上記第１のスイッチおよび第２のスイッチの動作タイミングを粗調整する粗調整手段と、
上記動作タイミング精調整信号に基づき、上記粗調整手段が出力する第１のスイッチおよび第２のスイッチの動作タイミングを精調整する精調整手段とを設ける。
（２）上記構成の２ステージレーザ装置において、上記同期コントローラに、外部から第１および第２のスイッチの動作タイミング信号が与えられたとき、上記第１の放電電極および第２の放電電極に電圧が印加されてから、放電が開始するまでの時間と、上記第１の磁気パルス圧縮回路および第２の磁気パルス圧縮回路におけるパルス圧縮動作の移行時間から、上記外部から与えられる第１および第２のスイッチの動作タイミング信号に対する上記第１のスイッチおよび第２のスイッチのトリガ信号の遅延時間をそれぞれ算出するトリガ遅延設定手段と、
上記トリガ遅延設定手段により求めた、外部から与えられる第１のスイッチの動作タイミング信号に対する上記第１のスイッチのトリガ信号の遅延時間から、第１のスイッチの動作タイミング粗調整信号を求めるとともに、外部から与えられる第２のスイッチの動作タイミング信号に対する上記第２のスイッチのトリガ信号の遅延時間から、第２のスイッチの第２のスイッチの動作タイミング粗調整信号と、動作タイミング精調整信号を求める粗／精調整信号発生手段と、
上記第１のスイッチの動作タイミング粗調整信号に基づき、上記第１のスイッチの動作タイミングを粗調整するとともに、上記第２のスイッチの動作タイミング粗調整信号に基づき、第２のスイッチの動作タイミングを粗調整する粗調整手段と、上記動作タイミング精調整信号に基づき、上記粗調整手段が出力する上記第２のスイッチの動作タイミングを精調整する精調整手段とを設ける。
（３）上記粗調整手段に、外部からトリガ信号が与えられたとき、カウントを開始するカウンタを設け、該カウント値が、上記動作タイミング粗調整信号に対応した値に達したときタイミング信号を出力し、上記精調整手段に、上記粗調整手段からタイミング信号が与えられたとき、ランプ信号を発生するランプ信号発生器を設け、該ランプ信号が上記動作タイミング精調整信号に対応した値に達したとき、上記第１のスイッチおよび第２のスイッチ、もしくは第２のスイッチの動作タイミング信号を出力する。

また、本発明においては、上記２ステージレーザ装置を以下のように構成することもできる。
（ａ）上記２ステージレーザ装置に、さらに、第１のガスレーザ装置の発光あるいは放電タイミングを計測する第１の発光あるいは放電モニタと、第２のガスレーザ装置の発光あるいは放電タイミングを計測する第２の発光あるいは放電モニタとを設け、上記同期コントローラが、上記第１の発光あるいは放電モニタおよび第２の発光あるいは放電モニタに基づき、上記第１のスイッチおよび第２のスイッチの動作タイミングをフィードバック補正する。
（ｂ）上記第１の放電電極および第２の放電電極における放電開始タイミングを考慮した補正を、上記第１のコンデンサおよび第２のコンデンサの充電電圧値と上記第１のレーザチャンバおよび第２のレーザチャンバ内のレーザガス圧力値に基づき行う。
（ｃ）上記第１の磁気パルス圧縮回路および第２の磁気パルス圧縮回路の動作を考慮した補正を、上記第１のコンデンサおよび第２のコンデンサの充電電圧値と上記第１の磁気パルス圧縮回路および第２の磁気パルス圧縮回路を構成する回路素子の温度値に基づき行う。
（ｄ）上記第１の磁気パルス圧縮回路の回路定数と上記第２の磁気パルス圧縮回路の回路定数を互いに異ならせる。
（ｅ）上記第１の電極構成と第２の電極構成とを互いに異ならせる。
（ｆ）上記第１および第２のコンデンサを充電する充電器を一つとする。

本発明においては、以下の効果を得ることができる。
（１）トリガ遅延設定手段により求めた第１のスイッチおよび第２のスイッチの動作タイミングから、第１のスイッチおよび第２のスイッチの動作タイミング粗調整信号を求めるとともに、第１のスイッチおよび第２のスイッチの動作タイミング精調整信号を求め、粗調整手段により、上記求めた動作タイミング粗調整信号に応じて上記第１のスイッチおよび第２のスイッチの動作タイミングを粗調整し、精調整手段により、上記動作タイミング精調整信号に応じて、上記粗調整手段が出力する第１のスイッチおよび第２のスイッチの動作タイミングを精調整するようにしたので、上記動作タイミングの設定精度を高くすることができ、且つ、上記動作タイミングの調整範囲を広範囲にすることが可能となる。
（２）上記トリガ遅延設定手段により求めた第１のスイッチの動作タイミングから第１のスイッチの動作タイミング粗調整信号を求めるとともに、第２のスイッチの動作タイミングから第２のスイッチの動作タイミング粗調整信号と、動作タイミング精調整信号を求め、粗調整手段により、上記第１のスイッチおよび第２のスイッチの動作タイミング粗調整信号に応じて上記第１のスイッチの動作タイミングを粗調整し、精調整手段により、上記第２のスイッチの動作タイミング精調整信号に応じて、上記粗調整手段が出力する上記第２のスイッチの動作タイミングを精調整するようにしたので、動作タイミングの設定精度を高くすることができ、且つ、動作タイミングの調整範囲を広範囲にすることが可能となる。また、第２のスイッチの動作タイミングのみを精調整するようにしたので、第１のスイッチの精調整手段が不要となり、構成を簡単にすることができる。
（３）粗調整手段をカウンタを有するデジタル回路で構成し、精調整手段をランプ信号発生器を有するアナログ回路で構成することにより、粗調整手段で動作タイミングを広範囲に調整し、精調整手段により、動作タイミングを精度よく設定することが可能となる。

２ステージレーザ装置の形態としては、前記図１５、図１６に示したように、増幅側に共振器ミラーを設けないＭＯＰＡ方式と共振器ミラーを設けるＭＯＰＯ方式とに大別される。以下、本発明の実施例ではＭＯＰＯ方式による２ステージレーザ装置について説明する。ＭＯＰＡ方式の場合は、前記図１５に示したように増幅段レーザ（ＡＭＰ）に共振器ミラーが付いていない場合の構成となる。
図１は本発明の前提となる２ステージレーザ装置に構成例を示す図であり、装置を側面から見た場合の概要である。なお、図１ではレーザ装置の放電回路の主コンデンサを充電する充電器が２台の場合の構成例を示しているが、一台の充電器で上記主コンデンサを充電するようにしてもよい。
図１において、発振段レーザ（ＯＳＣ）１から放出されるレーザビームは２ステージレーザ装置のシードレーザビーム（種レーザビーム）としての機能を有する。増幅段レーザ（ＡＭＰ）２はそのシードレーザ光を増幅する機能を有する。すなわち、発振段レーザ１のスペクトル特性によりレーザ装置の全体のスペクトル特性が決定される。そして、増幅段レーザ２によってレーザ装置からのレーザ出力（エネルギーまたはパワー）が決定される。

発振段レーザ１、増幅段レーザ１は各々レーザチャンバ１ａ，２ａを有するレーザチャンバ１ａ，２ａの内部にはレーザガス供給ユニットから供給されたレーザガスが満たされており、内部には対向し、かつ所定距離だけ離間した一対の電極１ｂ，２ｂが設置される。
２ステージレーザ装置がフッ素分子（Ｆ₂ ）レーザ装置のとき、発振段レーザ１、増幅段レーザ２ともにチャンバ１ａ，２ａには、フッ素（Ｆ₂ ）ガスと、ヘリウム（Ｈｅ）やネオン（Ｎｅ）等からなるバッファーガスとからなるレーザガスが充填される。２ステージレーザ装置がＫｒＦレーザ装置のときには、発振段レーザ１、増幅段レーザ２ともにチャンバ１ａ，２ａには、クリプトン（Ｋｒ）ガス、フッ素（Ｆ₂ ）ガスと、ヘリウム（Ｈｅ）やネオン（Ｎｅ）等からなるバッファーガスとからなるレーザガスが充填される。
さらに、２ステージレーザ装置がＡｒＦレーザ装置のときには、発振段レーザ１、増幅段レーザ２ともにチャンバ１ａ，２ａには、アルゴン（Ａｒ）ガス、フッ素（Ｆ₂ ）ガスと、ヘリウム（Ｈｅ）やネオン（Ｎｅ）等からなるバッファーガスとからなるレーザガスが充填される。

発振段レーザ１と増幅段レーザ２ともにレーザチャンバ１ａ，２ａは内部に放電部を有している。放電部は紙面と平行方向に上下に設置されている一対のカソード、アノード電極１ｂ，２ｂからなる。これらの一対の電極１ｂ，２ｂに電源１ｃ，２ｃから高電圧パルスが印加されることにより、電極１ｂ，２ｂ間で放電が発生する。
また、発振段レーザ１と増幅段レーザ２ともにチャンバ１ａ，２ａ内に設置された一対の電極１ｂ，２ｂの光軸延長上両端に、前記したようにＣａＦ₂ 等のレーザ発振光に対して透過性がある材料によって作られたウィンドー部材（図示せず）がそれぞれ設置されている。ここでは両ウィンドー部材のチャンバと反対側の面は互いに平行にそして、レーザ光に対して反射損失を低減するためにブリュースタ角で設置されている。また、レーザ光のＰ偏光成分が垂直になるよう、ウィンドーは設置されている。
チャンバ１ａ，２ａ内には、図示されないクロスフローファンが設置されており、レーザガスをチャンバ１ａ，２ａ内で循環させ、放電部にレーザガスを送り込んでいる。また、チャンバ１ａ，２ａ内には、レーザガスの温度調節をするための熱交換器１ｇ，２ｇが設けられている。
また、発振段レーザ１、増幅段レーザ２ともに、チャンバへＦ₂ ガス、バッファーガスを供給するＦ₂ ガス供給系、バッファーガス供給系、および、チャンバ内のレーザガスを排気するガス排気系が設けられている。図１、図２ではこれらをまとめて“ガス供給排気用制御バルブ１６ａ”及び“ガス供給排気用制御バルブ１６ｂ”として図示している。
なお、ＫｒＦレーザ装置、ＡｒＦレーザ装置の場合は、各々Ｋｒガス供給系、Ａｒガス供給系も備える。チャンバ内ガス圧力は圧力センサＰ１，Ｐ２によってモニタされ、ガス圧力情報はユーティリティコントローラ２４へ送られる。そして、ユーティリティコントローラ２４がガス供給配給制御バルブ１６ａ，１６ｂを制御し、発振段チャンバ１ａ並びに増幅段チャンバ２ａ内ガス組成、ガス圧力が夫々制御される。

発振段レーザ１は拡大プリズムとグレーティング（回折格子）によって構成された狭帯域化モジュール３を有し、この狭帯域化モジュール３内の光学素子とフロントミラー（ＯＣ）１ｆとでレーザ共振器を構成する。または図示していないが拡大プリズム、グレーティングの代わりにエタロンと全反射ミラーを用いた狭帯域化モジュールを用いてもよい。 発振段レーザ１、増幅段レーザ２から放出されたレーザ光の一部は図示されていないビームスプリッタによって分岐され、モニターモジュール１５ａ，１５ｂに導光される。モニターモジュール１５ａ，１５ｂは夫々発振段レーザ１、増幅段レーザ２の出力、線幅そして中心波長等のレーザビーム特性をモニタする。
図１では発振段と増幅段レーザの両方にモニターモジュールが設置されているが、どちらか一方のみの設置でもよい。
モニターモジュール１５ａ，１５ｂからの中心波長の信号は波長コントローラ２３に送られる。そして、波長コントローラ２３はドライバ１８により狭帯域化モジュール３内の光学素子を駆動させて、波長を選択して発振段レーザ１の中心波長が所望の波長になるよう波長制御する。
なお、上記した波長制御を、増幅段レーザ２から放出されるレーザ光の一部が導光されるモニターモジュール１５ｂからの波長情報に基き、発振段レーザ１から放出されるレーザ光の波長が所定の波長となるように波長コントローラからドライバ１８に指令を出して行うことも可能である。
モニターモジュール１５ａ，１５ｂからのレーザ出力信号はエネルギーコントローラ２２へ送られる。そして、同期コントローラ２１を経由し印加電圧が制御され、発振段レーザ１、増幅段レーザ２のエネルギーが所望の値になるよう制御される。

発振段レーザ１からのレーザビーム（シードレーザビーム）はモニターモジュール１５ａを通過した後、光軸調整等を行うために設けられた反射ミラー等を含むビーム伝播系１７により増幅段レーザ２へ導かれ、注入される。
ＭＯＰＯ方式では、小入力でも増幅できるように、増幅段レーザ２には、例えば倍率が３倍以上の増幅段出力ミラー２ｆと増幅段リア側ミラー２ｅとで構成された不安定型共振器が採用される。
ＭＯＰＯ方式における増幅段レーザの不安定共振器のリア側ミラー２ｅには穴が開いており、この穴を通過したレーザが上図の矢印のように反射し、また注入されたシードレーザビームは拡大し、放電部を有効に通過し、レーザビームのパワーが増大する。そして、増幅段出力ミラー２ｆよりレーザが出射される。
凹面ミラー２ｅに中心部には空間的穴が施してあり、周囲にはＨＲ（Ｈｉｇｈ Ｒｅｆｌｅｃｔｉｏｎ）コートが施されている。凸面ミラー２ｆの中心部にはＨＲコートが施され、周囲のレーザ出射部にはＡＲ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ）コートが施されてある。
凸面ミラー２ｆの穴は空間的に開いているのではなく、穴部のみＡＲコートが施されたミラー基板を用いてもよい。また、ミラーに透過部を持たせない不安定共振器を用いてもよい。

発振段レーザ１、増幅段レーザ２の各一対の電極１ｂ，２ｂには、それぞれ、スイッチ１２ａ−磁気パルス圧縮回路（ＭＰＣ）１３ａによって構成された電源１ｃおよびスイッチ１２ｂ−磁気パルス圧縮回路（ＭＰＣ）１３ｂによって構成された電源２ｃが接続されている。
そして、電源１ｃ，２ｃより高電圧パルスが印加され、上記電極１ｂ，２ｂ間で放電が生じる。この放電により、レーザチャンバ１ａ，２ａ内に充填されたレーザガスが励起される。電源１ｃ、２ｃは充電器１１によって充電される。
また、磁気パルス圧縮回路１３ａ，１３ｂ内の温度は、温度センサＴ１，Ｔ２によりモニタされ、信号は同期コントローラ２１に送られる。
電源１ｃ，２ｃにおいて、充電器１１（もしくは充電器１１ａ，１１ｂ）によりコンデンサ（前記図１７に示す放電回路における主コンデンサＣ０）が充電される。コンデンサに充電されたエネルギーは、スイッチ１２ａ，１２ｂがＯＮ状態になると、電圧パルスとして磁気パルス圧縮回路１３ａ，１３ｂに転送され、パルス圧縮され、上記した一対の電極１ｂ，２ｂに印加される。

上記スイッチ１２ａ，１２ｂのＯＮ，ＯＦＦは、同期コントローラ２１からの動作指令（トリガ信号）によってなされる。
同期コントローラ２１は、発振段レーザ１から放出されるレーザビームが増幅段レーザ２に注入されるタイミングで増幅段レーザ２において放電が発生するように、スイッチ１２ａ−磁気パルス圧縮回路１３ａによって構成された電源１ｃそしてスイッチ１２ｂ−磁気パルス圧縮回路１３ｂによって構成された電源２ｃにトリガ信号を送出する。
発振段レーザ１、増幅段レーザ２の放電のタイミングがずれると、発振段レーザ２から放出されるレーザビームは効率よく増幅されない。同期コントローラ２１は、光・放電検出器１４ａ，１４ｂからの発振段レーザ１および増幅段レーザ２の放電開始の情報、そしてエネルギーコントローラ２２からのレーザ出力情報を基に、発振段レーザ１の電源１ｃに送出するトリガ信号と増幅段レーザ２の電源２ｃに送出するトリガ信号との間の遅延時間を設定する。
ユーティリーティーコントローラ２４、エネルギーコントローラ２２そして波長コントローラ２３はメインコントローラ２６と接続されている。また、メインコントローラ２６はインタフェース２７を介して露光装置２８と接続している。 メインコントローラ２６は露光装置２８から指令に従い、各コントローラに制御分担を振り分け、その指令によって各コントローラは分担する制御を行う。

また、後述するように同期コントローラ２１がトリガ信号を送出したときにカウントを開始し、光・放電検出器１４ａ，１４ｂによりレーザ発光もしくは、放電時の発光（以下、総称して発光という）あるいは放電の開始が検出されたときにカウントを停止する発光計測カウンタ２５ａ（以下ＣＯカウンタという）、発光計測カウンタ２５ｂ（以下ＣＡカウンタという）が設けられており、このカウンタ２５ａ，２５ｂのカウント値に基づき、後述するように発振段レーザ１、増幅段レーザ２をトリガするタイミングを決定する。
なお、上記した光・放電検出器１４ａ，１４ｂが、レーザ発光、放電時の発光、放電電流、放電電圧、放電により発生する電磁波のうちの少なくとも１つを検出するセンサである。ここで発振段レーザ１と増幅段レーザ２において、それぞれ異なるものを検出してもよい。例えば、発振段レーザ１でレーザ発光の開始を、増幅段レーザ２で放電開始を検出してもよい。
なお、図１では、ＭＯＰＯ方式の増幅段レーザ２のレーザ共振器が不安定共振器である場合を示したが、安定共振器であってもよい。
また、ＭＯＰＡ方式は、光が増幅段レーザを通過する回数は１回であるが、これに限るものではない。例えば、折り返しミラーを設けて、増幅段レーザを複数回通過させてもよい。このように構成することにより、より高い出力のレーザ光を取り出すことが可能となる。

次に、本発明の実施例の２ステージレーザ装置における発振段レーザ１と増幅段レーザ２の同期制御について説明する。
（１）エネルギーコントローラにおける制御
図２にエネルギーコントローラ２２における処理フローを示し、同図によりエネルギーコントローラ２２における処理について説明する。
(i) モニタモジュール１５ａ，１５ｂにより、発振段レーザ１、増幅段レーザ２から放出されるレーザ光のパルスエネルギーを検出する。モニタモジュール１５ａ，１５ｂは検出値信号をエネルギコントローラ２２に送出する（図２のステップＳ１０１）。
(ii)モニタモジュール１５ａ，１５ｂから受信した検出値信号から、パルスエネルギーＥ１、Ｅ２を求める。そして予め記憶していた、もしくはメインコントローラ２６から与えられていた目標エネルギーＥｔ１とＥ１との偏差ΔＥ１、ならびに、目標エネルギーＥｔ２とＥ２との偏差ΔＥ２を、ΔＥ１＝Ｅ１−Ｅｔ１、ならびに、ΔＥ２＝Ｅ２−Ｅｔ２の式から計算する（ステップＳ１０２）。
(iii) 次に、求めた偏差ΔＥ１、ΔＥ２に基き、偏差ΔＥ１、ΔＥ２に得るのに相当する電源１ｃ、電源２ｃのコンデンサを充電するときの充電電圧の偏差分ΔＶ１、ΔＶ２を求める。
ΔＶ１は、係数をＫとするとき、ΔＶ１＝Ｋ・ΔＥ１の式から求める。また、ΔＶ２は、係数をＫとするとき、ΔＶ２＝Ｋ・ΔＥ２の式から求める（ステップＳ１０３）。
(iv)目標エネルギーＥｔ１を得るための充電電圧ＨＶ１を求める。すなわち、以下の式により、前回（今回の放電パルスの前の放電パルスを発生させたとき）の充電電圧ＨＶ１にステップＳ１０３で求めたΔＶ１を加えることで補正する。
ＨＶ１（今回）＝ＨＶ１（前回）＋ΔＶ１
また、目標エネルギーＥｔ２を得るための充電電圧ＨＶ２を求める。すなわち、以下の式により、前回（今回の放電パルスの前の放電パルスを発生させたとき）の充電電圧ＨＶ２にステップＳ２０３で求めたΔＶ２を加えることで補正する（ステップＳ１０４）。
ＨＶ２（今回）＝ＨＶ２（前回）＋ΔＶ２
(v) 充電電圧値ＨＶ１，ＨＶ２がレーザガス注入電圧Ｖ_max １，Ｖ_max ２より大きいかを判定し、大きければ、レーザガスを注入する（ステップＳ１０５）。また、小さければ、ステップＳ１０６に行く。
(vi)ステップＳ１０４で求めた充電電圧値（高電圧値）ＨＶ１（今回）のデータ、ならびに、充電電圧値（高電圧値）ＨＶ２（今回）のデータを、同期コントローラ２１およびメインコントローラ２６に送出する（ステップＳ１０６）。

（２）同期コントローラにおける制御
電源１ｃ，２ｃを構成する磁気パルス圧縮回路（ＭＰＣ回路）は、前記図１７に示したように可飽和リアクトルとコンデンサからなる容量移行型回路を数段接続したものである。
各段の容量移行型回路のインダクタンスを後段に行くにつれて小さくなるように設定することにより、各段を流れる電流パルスのパルス幅が順次狭くなるようなパルス圧縮動作が行われる。ここで、各段の移行時間は、以下の式に示すように、可飽和リアクトルへの印加電圧Ｖに反比例する。
Ｖ・ｔｍ＝（一定）
すなわち、印加電圧Ｖが高いと移行時間ｔｍは小さくなるし、電圧Ｖが低いと移行時間ｔｍは大きくなる。
また、ＭＰＣ回路を構成する過飽和リアクトル、コンデンサはそれぞれ温度特性を持っているため、ＭＰＣ内部温度の変化により移行時間ｔｍは変化する。内部温度は、発振周波数、発振時間、バースト動作のデューティー、充電電圧などにより変化する。
同期コントローラ２１は、可飽和リアクトルへの印加電圧Ｖ（前記充電電圧値ＨＶ１，ＨＶ１）と温度センサＴ１，Ｔ２によりモニタされたＭＰＣ回路の温度Ｔｐ１，Ｔｐ２に基づき、例えば近似式を用いて、あるいは、予め作成した、印加電圧、温度に対する移行時間ｔｍを記録したテーブルを参照して上記移行時間ｔｍを求める。

一方、チャンバ１ａ，２ａの電極１ｂ，２ｂ間に電圧印加されてから放電が開始するまでの時間（放電開始時間）ｔｂは、図３（ａ）に示すように、充電電圧が高いと電極間電圧の立上りが大きくなるため短くなり（ｔｂ１）、充電電圧が低いと電圧立上りが小さくなるため長くなる（ｔｂ３）。
また、図３（ｂ）に示すように、チャンバ内のガス圧が高いと、放電開始電圧は高くなる（−Ｖ１）ため、放電開始までの時間は長くなる（ｔｂ３）。反対にガス圧が低いと低いと放電開始電圧が低く（−Ｖ３）なるため、放電開始までの時間は短くなる（ｔｂ１）。したがって、放電開始時間ｔｂは、充電電圧とガス圧力の関数となる。
同期コントローラ２１は、上記充電電圧ＨＶと、圧力センサＰ１，Ｐ２によりモニタされるガス圧力に基づき、放電開始時間ｔｂを求める。
上記放電開始時間は、本発明においては充電電圧、ガス圧力を使用範囲で変化させて、各条件における放電開始時間ｔｂを測定して、これらの値を記録したテーブルを作成し、このテーブルを同期コントローラ２１にあらかじめ入力しておく方法（テーブル方式）を使用したが、近似式を用いて計算することも可能である。

以下、同期コントローラ２１における同期制御について説明する。
同期コントローラ２１における同期制御の概要は以下の通りである。
(i) 充電電圧ＨＶ１，ＨＶ２と、電源１ｃ，２ｃのＭＰＣ１３ａ，１３ｂの温度Ｔｐ１，Ｔｐ２、チャンバの圧力Ｐｐ１，Ｐｐ２より、前記移行時間ｔｍ、放電開始時間ｔｂを求める。そして、このｔｍ，ｔｂから、発振段レーザ１における、電源１ｃのスイッチ１２ａをオンにしてから、放電が開始するまでのディレイ時間（ＯＳＣ−補正ディレイという）、増幅段レーザ２における、電源２ｃのスイッチ１２ｂをオンにしてから、放電が開始するまでのディレイ時間（ＡＭＰ−補正ディレイ）をそれぞれ求める。
(ii)初回の放電時には、露光装置から送られてくるトリガ信号（Ｔｒｉｇｉｎ）と、上記ＯＳＣ−補正ディレイ、ＡＭＰ−補正ディレイに基づき、発振段レーザ１と増幅段レーザ２の電源１ｃ，２ｃをトリガするタイミングを定め、スイッチ１２ａ，１２ｂをオンにする。
(iii) 上記トリガ信号から発振段レーザ１、増幅段レーザ２が発光あるいは放電を開始するまでの時間をＣＯカウンタ２５ａ，ＣＡカウンタ２５ｂでカウントし、上記トリガ信号を出力してから実際に発光あるいは放電を開始するまでの時間を求める。
(iv)２回目以降の放電時には、上記ＣＯカウンタ２５ａ，ＣＡカウンタ２５ｂでカウントした実際の時間に基づき、充電電圧ＨＶ１，ＨＶ２、温度Ｔｐ１，Ｔｐ２、圧力Ｐｐ１，Ｐｐ２から求めたＯＳＣ−補正ディレイ、ＡＭＰ−補正ディレイを補正して、この補正された時間に基づき、発振段レーザ１と増幅段レーザ２の電源１ｃ，２ｃをトリガするタイミングを定め、スイッチ２ａ，２ｂがオンにする。

次に上記同期コントローラ２１の構成について詳細に説明する。
図４に同期コントローラ２１の入出力信号を示す。
同図に示すように、発振段レーザ１用の充電器１１ａ、増幅段レーザ２用の充電器１１ｂが設けられ、同期コントローラ２１は上記充電器１１ａ、充電器１１ｂに充電制御信号ＨＶ１，ＨＶ２を出力する。
同期コントローラ２１には、インタフェース２７から与えられるトリガ信号、エネルギーコントローラ２２から与えられる充電電圧ＨＶ１，ＨＶ２、発振段レーザ１、増幅段レーザ２のチャンバ１ａ，２ａの圧力Ｐｐ１、Ｐｐ２、光・放電検出器１４ａ，１４ｂが出力する光・放電検出信号、温度センサＴ１，Ｔ２によりモニタされた温度Ｔｐ１，Ｔｐ２が入力される。同期コントローラ２１は、これらの信号に基づき、充電器１１に充電信号ＨＶ１，ＨＶ２を出力するとともに、電源１ｃ，２ｃのスイッチをトリガするタイミングを決定し、ＯＳＣトリガ信号、ＡＭＰトリガ信号を出力する。

図５に本発明の実施例の同期コントローラ２１の構成を示す図である。
同期コントローラ２１は、同図に示すように、ＣＰＵ２１ａ、ＦＰＧＡ２１ｂ、電源１ｃをトリガするタイミングを精調整するためのＯｓｃ−Ｆｉｎｅトリガディレイ部２１ｃ、電源２ｃをトリガするタイミングを精調整するためのＡｍｐ−Ｆｉｎｅトリガディレイ部２１ｄ、第１のクロック発生器２１ｅ、第２のクロック発生器２１ｆを備えている。
また、本実施例では、前記ＣＯカウンタ２５ａ、ＣＡカウンタ２５ｂが同期コントローラ２１内に設けられ、トリガ信号を出力してから実際に発光あるいは放電を開始するまでの時間をカウントする。
上記ＣＰＵ２１ａは、ＭＰＣ１３ａ，１３ｂの温度Ｔｐ１、Ｔｐ２およびＯＳＣチャンバ１ａ、ＡＭＰチャンバ２ａの圧力データを用いて、後述するように、電源１ｃをトリガするタイミングを粗調整するためのＯｓｃ−Ｃｏｕｒｓｅトリガディレイ設定値、電源２ｃをトリガするタイミングを粗調整するためのＡｍｐ−Ｃｏｕｒｓｅトリガディレイ設定値をＦＰＧＡ２１ｂに出力する。さらに、電源１ｃをトリガするタイミングを精調整するためのＯｓｃ−Ｆｉｎｅトリガディレイ設定値、電源２ｃをトリガするタイミングを精調整するためのＡｍｐ−Ｆｉｎｅトリガディレイ設定値をそれぞれＯｓｃ−Ｆｉｎｅトリガディレイ部２１ｃ、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄに出力する。

上記ＦＰＧＡ２１ｂは、チャージアウト／トリガ信号生成部２１１、Ｏｓｃ−Ｃｏｕｒｓｅトリガディレイ部２１２、Ａｍｐ−Ｃｏｕｒｓｅトリガディレイ部２１３、Ｏｓｃ−カウンタイネイブル作成部２１４、Ｏｓｃ−カウンタリセット作成部２１５、Ａｍｐ−カウンタイネイブル作成部２１６、Ａｍｐ−カウンタリセット作成部２１７から構成される。
なお、前記Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１ｃ、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄ、および、上記ＦＰＧＡ２１ｂに設けられたＯｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３等から構成される回路を時間差信号発生回路と呼ぶこととする。

上記チャージアウト／トリガ信号生成部２１１は、インタフェース２７からトリガ信号（ｔｒｉｇｉｎ）を受信すると、それに基づき、充電制御信号（Ｃｈａｒｇｏｕｔ）ＨＶ１，ＨＶ２作成して出力し、チャージャ充電安定時間ｔｓｔが経過後、プリトリガ信号（Ｐｒｅ＿Ｔｒｉｇ）を出力する。このプリトリガ信号は、Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１２、電源２ｃをトリガするタイミングを精調整するためのＡｍｐ−Ｆｉｎｅトリガディレイ部２１３に与えられる。
Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３において、上記プリトリガ信号を、ＣＰＵ２１ａから与えられるＯｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値の分だけ遅延させた後に、Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１ｃ、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄへ出力する。ここで、Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２およびＡｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３の時間計測は、第１のクロック発生器２１ｅからの基準クロック信号に基づき行われる。

Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１ｃ、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄは、Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２およびＡｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３からの出力信号を、ＣＰＵ２１ａから受信したＯｓｃ−Ｆｉｎｅトリガディレイ設定値、Ａｍｐ−Ｆｉｎｅトリガディレイ設定値の分だけ遅延させた後、出力する。
Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１ｃから出力されるトリガ信号は、ＯＳＣトリガ信号として、電源１ｃのスイッチ１２ａに与えられる。また、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄから出力されるトリガ信号は、ＡＭＰトリガ信号として、電源２ｃのスイッチ１２ｂに与えられる。
一方、前記チャージアウト／トリガ信号生成部２１１が出力するプリトリガ信号は、Ｏｓｃ−カウンタリセット作成部２１５、Ａｍｐ−カウンタリセット作成部２１７に与えられ、Ｏｓｃ−カウンタリセット作成部２１５、Ａｍｐ−カウンタリセット作成部２１７は、上記プリトリガ信号により、前記ＣＯカウンタ２５ａ、ＣＡカウンタ２５ｂをリセットするとともに計数を開始させる。

そして、上記ＯＳＣトリガにより、発振段レーザ１が発光あるいは放電を開始すると、この発光あるいは放電は、光・放電検出器１４ａにより検出され、この検出信号により、Ｏｓｃ−カウンタイネイブル作成部２１５は上記ＣＯカウンタ２５ａのカウントを停止させる。また、上記Ａｍｐトリガにより、増幅段レーザ２が発光あるいは放電を開始すると、この発光あるいは放電は、光・放電検出器１４ｂにより検出され、この検出信号により、Ａｍｐ−カウンタイネイブル作成部２１６は、上記ＣＡカウンタ２５ｂのカウントを停止させる。上記ＣＯカウンタ２５ａ、ＣＡカウンタ２５ｂのカウント値は、上記プリトリガ信号を出力してから実際に発光あるいは放電を開始するまでの時間に相当した値となる。
上記ＣＯカウンタ２５ａ、ＣＡカウンタ２５ｂは、高速クロックを発生する第２のクロック発生器２１ｆが出力するクロックをカウントすることにより、上記プリトリガ信号を出力してから実際に発光あるいは放電を開始するまでの時間を計数する。
上記ＣＯカウンタ２５ａ、ＣＡカウンタ２５ｂからの出力信号は、レベル変換ＩＣにより信号レベルが変換され、バッファなどを介して、ＣＰＵ２１ａに送信される。ＣＰＵ２１ａは、これらの発振段レーザ１、増幅段レーザ２の、トリガから発光あるいは放電時刻までの計測結果を基に、後述するように各トリガの遅延時間のフィードバック演算を行う。
なお、図５では、Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１ｃとＡｍｐ−Ｆｉｎｅトリガディレイ部２１ｄをそれぞれ設ける場合について説明したが、以下に説明する第２の実施例のように、Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１ｃを設けずに、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄのみを設けてもよい。また、上記図５では、ＣＰＵ２１ａが、Ｏｓｃ−Ｃｏｕｒｓｅトリガディレイ設定値、Ｏｓｃ−Ｆｉｎｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｓｅトリガディレイ設定値、Ａｍｐ−Ｆｉｎｅトリガディレイ設定値を演算して求めているが、この演算を以下に説明する第３の実施例のようにのＦＰＡＧ２１ｂで演算して求めるようにしてもよい。

以下、上記同期コントローラ２１に含まれる時間差信号発生回路の具体的構成例について説明する。
図６、図７は、本発明の第１の実施例の上記時間差信号発生回路の構成を示す図である。なお、図６は、図５から上記時間差信号発生回路の部分を抜き出して示した図であり、図７は、Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１ｃとＡｍｐ−Ｆｉｎｅトリガディレイ部２１ｄの構成を示す図である。
本実施例における時間差信号発生回路は、図６に示すように、ＣＰＵ２１ａ、ＦＰＧＡ２１ｂ内に設けられたＯｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２およびＡｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３、クロック発生器２１ｅ、Ｏｓｃ−ｆｉｎｅトリガディレイ部２１ｃ、Ａｍｐ−ｆｉｎｅトリガディレイ部２１ｄとから構成される。
ＣＰＵ２１ａは、前記時間ｔｍ、ｔｂを考慮して、上記プリトリガ信号を発生してから各電源１ｃ、２ｃへトリガ信号を送出するまでのトリガ遅延時間ｔｏ＿ｓｗｉｔｃｈ，ｔａ＿ｓｗｉｔｃｈを算出する。その際、各電源１ｃ、２ｃへ送出する各トリガ信号間には所定の遅延時間が織り込まれる。

まず、ＣＰＵ２１ａは、電源１ｃへトリガ信号を送出するタイミングデータである上記トリガ遅延時間ｔｏ＿ｓｗｉｔｃｈをｃｏｕｒｃｅ係数（例えば、５ｎｓｅｃ／ｂｉｔ）で除算し、商と余りに分ける。この商をＯｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値とする。
またＣＰＵ２１ａは、上記余りをｆｉｎｅ係数（例えば、０．１５ｎｓｃ／ｂｉｔ）で除算し、商と余りに分ける。この商をＯｓｃ−ｆｉｎｅトリガディレイ設定値とする。
同様に、ＣＰＵ２１ａは、算出した電源２ｃへトリガ信号を送出するタイミングデータであるｔａ＿ｓｗｉｔｃｈをｃｏｕｒｃｅ係数（例えば、５ｎｓｃ／ｂｉｔ）で除算し、商と余りに分ける。この商をＡｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値とする。
またＣＰＵ２１ａは、上記余りをｆｉｎｅ係数（例えば、０．１５ｎｓｃ／ｂｉｔ）で除算し、商と余りに分ける。この商をＡｍｐ−ｆｉｎｅトリガディレイ設定値とする。
このうち、Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値は、ＦＰＧＡ２１ｂに設けられたＯｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２およびＡｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３に送出される。
また、Ｏｓｃ−ｆｉｎｅトリガディレイ設定値、Ａｍｐ−ｆｉｎｅトリガディレイ設定値は、Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１ｃ、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄに送出される。

Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３は、前記プリトリガ信号を、上記したＯｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値の分だけ遅延させた後に出力する。
すなわち、Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３は、それぞれカウンタを備え、プリトリガ信号が与えられるとクロック発生部２１ｅから出力される基準クロック信号のカウントを開始し、カウント値が、ＯＳＣディレイデータ設定値、ＡＭＰディレイデータ設定値に相当した値に達すると、ＯＳＣトリガ、ＡＭＰトリガを発生する。
以上のように、ＦＰＧＡ２１ｂのＯｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２とＡｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３は、上記プリトリガ信号を受信後、該トリガ信号を、Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値の分だけ遅延させて、Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１ｃ、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄへ出力する。

Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１ｃ、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄは、図７のように構成される。
図７に示すようにＯｓｃ−Ｆｉｎｅトリガディレイ部２１ｃは、Ｒａｍｐ信号を発生するランプ信号発生器（ＲａｍｐＧｅｎｅｒａｔｏｒ）２２０、データラッチ部２２１、Ｄ／Ａコンバータ２２３、コンパレータ２２４とからなる。同様に、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄは、Ｒａｍｐ信号を発生するランプ信号発生器２２５、データラッチ部２２６、Ｄ／Ａコンバータ２２７、コンパレータ２２８とからなる。
前記したように、ＣＰＵ２１ａから、Ｏｓｃ−ｆｉｎｅトリガディレイ設定値、Ａｍｐ−ｆｉｎｅトリガディレイ設定値が与えられると、Ｏｓｃ−Ｆｉｎｅトリガディレイ部２１ｃ、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄのデータラッチ部２２１，２２６は、上記ディレイデータに相当する信号を保持し、Ｄ／Ａコンバータ２２３，２２７に送出する。各デジタル信号は、Ｄ／Ａコンバータ２２３，２２７によりアナログ信号に変換され、コンパレータ２２４，２２８に入力される。

一方、ランプ信号発生器２２０、２２５は、プリトリガ信号を受信後、予め設定された一定の傾きのランプ信号を発生させる。
コンパレータ２２４は、ランプ信号発生器２２０から受信したランプ信号とＤ／Ａコンバータ２２３から受信した信号と比較し、例えば、Ｄ／Ａコンバータ２２３から受信した信号の値がランプ信号発生器２２０から受信したランプ信号の値を下回ったとき、電源１ｃのスイッチ１２ａへＯＳＣトリガ信号を出力する。
同様に、コンパレータ２２８は、ランプ信号発生器２２５から受信したランプ信号とＤ／Ａコンバータ２２７から受信した信号と比較し、例えば、Ｄ／Ａコンバータ２２７から受信した信号の値がランプ信号発生器２２５から受信したランプ信号の値を下回ったとき、電源２ｃのスイッチ１２ｂへＡＭＰトリガ信号を出力する。
すなわち、上記ＯＳＣトリガ信号、ＡＭＰトリガ信号は、ランプ信号発生器２２０，２２５で発生するランプ信号の値が、Ｏｓｃ−ｆｉｎｅトリガディレイ設定値、Ａｍｐ−ｆｉｎｅトリガディレイ設定値に相当する値を下回るまでの時間だけ遅延される。この時間は、前記ランプ信号の傾きと、ＣＰＵ２１ａが出力するＯｓｃ−ｆｉｎｅトリガディレイ設定値、Ａｍｐ−ｆｉｎｅトリガディレイ設定値の値により制御される。

本実施例の時間差信号発生回路によれば、遅延設定時間を低分解能で設定可能な時間（すなわち、Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値に相当する時間）と、低分解能では設定できないが高分解能で設定可能な時間（すなわち、Ｏｓｃ−Ｆｉｎｅトリガディレイ設定値、Ａｍｐ−Ｆｉｎｅトリガディレイ設定値に相当する時間）とに分割し、ＦＰＧＡ２１ｂ内に設けられたカウンタを有するたデジタルディレイ回路により、上記した低分解能で設定可能な時間の分だけトリガ信号を遅延させている。ここでは、高分解能で設定する必要がなく、遅延調整範囲を広範囲に設定することが可能となる。
一方、上記した高分解能で設定可能な時間は、低分解能では設定できない時間幅であり、遅延調整範囲としては狭い。したがって、従来のランプ発生器を用いたアナログディレイ回路を用いることで、高分解能で設定可能となる。
結果として、本実施例によれば、遅延設定精度が高く、且つ、遅延調整範囲を広範囲とすることが可能な時間差信号発生回路を構成することができる。

次に本発明の第２の実施例について説明する。
図８は、本実施例の同期コントローラに含まれる時間差信号発生回路の構成を示す図であり、本実施例は、図６に示したＯＳＣ−ｆｉｎｅトリガディレイ部を設けず、Ａｍｐ−ｆｉｎｅトリガディレイ部のみを設けたものである。同期コントローラのその他の構成は、ＣＰＵ２１ａ内での処理を除き、前記図５と同様である。
ＣＰＵ２１ａは、前記第１の実施例で説明したように、時間ｔｍ、ｔｂを考慮して、上記プリトリガ信号を発生してから各電源１ｃ、２ｃへトリガ信号を送出するまでのトリガ遅延時間ｔｏ＿ｓｗｉｔｃｈ，ｔａ＿ｓｗｉｔｃｈを算出する。その際、各電源１ｃ、２ｃへ送出する各トリガ信号間には所定の遅延時間が織り込まれる。
そして、ＣＰＵ２１ａは、電源１ｃへトリガ信号を送出するタイミングデータである前記トリガ遅延時間ｔｏ＿ｓｗｉｔｃｈをｃｏｕｒｃｅ係数（例えば、５ｎｓｅｃ／ｂｉｔ）で除算し、商と余りに分け、この商をＯｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値とする。
一方、ＣＰＵは、算出した電源２ｃへトリガ信号を送出するタイミングデータである前記トリガ遅延時間ｔａ＿ｓｗｉｔｃｈをｃｏｕｒｃｅ係数（例えば、５ｎｓｃ／ｂｉｔ）で除算し、商と余りに分ける。この商をＡｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値とする。また、上記電源１ｃへトリガ信号を送出するタイミングのデータをｃｏｕｒｃｅ係数で除算したときの余りと、電源２ｃへトリガ信号を送出するタイミングのデータをｃｏｕｒｃｅ係数で除算したときの余りとを加算し、加算結果をｆｉｎｅ係数（例えば、０．１５ｎｓｃ／ｂｉｔ）で除算し、商と余りに分ける。この商をＡｍｐ−ｆｉｎｅトリガディレイ設定値とする。

上記したＯｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値は、ＦＰＧＡ２１ｂ内に設けられたＯｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２とＡｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３に送出される。
Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２は、前記プリトリガ信号を、上記したＯｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値の分だけ遅延させた後に、電源１ｃのスイッチ１２ａに出力する。
また、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３は、前記プリトリガ信号を、上記したＡｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値の分だけ遅延させた後に、Ａｍｐ−ｆｉｎｅトリガディレイ部２１ｄに出力する。
すなわち、ＦＰＧＡ２１ｂのＯｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２とＡｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３は、前記プリトリガ信号を、Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値の分だけ遅延させる。Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値の分だけ遅延させた信号は電源１ｃのスイッチ１２ａに送出される。一方、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値の分だけ遅延させた信号はＡｍｐ−Ｆｉｎｅトリガディレイ部２１ｄに送出される。
上記Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２とＡｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３は、前記したようにカウンタを備え、このカウンタにより、クロック発生器２１ｅが出力するクロックを計数することで、上記遅延が達成される。

Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄは、図９のように構成される。すなわち、前記第１の実施例と同様、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄは、Ｒａｍｐ信号を発生するランプ信号発生器２２５、データラッチ部２２６、Ｄ／Ａコンバータ２２７、コンパレータ２２８とからなる。
ＣＰＵ２１ａから、Ａｍｐ−ｆｉｎｅトリガディレイ設定値が与えられると、Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄのデータラッチ部２２６は、上記ディレイデータに相当する信号を保持し、Ｄ／Ａコンバータ２２７に送出する。各デジタル信号は、Ｄ／Ａコンバータ２２７によりアナログ信号に変換され、コンパレータ２２８に入力される。

一方、ランプ信号発生器２２０、２２５は、トリガ信号（Ｔｒｉｇ）を受信後、予め設定された一定の傾きのランプ信号を発生させる。
前記したようにコンパレータ２２８は、ランプ信号発生器２２５から受信したランプ信号とＤ／Ａコンバータ２２７から受信した信号と比較し、例えば、Ｄ／Ａコンバータ２２７から受信した信号の値がランプ信号発生器２２５から受信したランプ信号の値を下回ったとき、電源２ｃのスイッチ１２ｂへＡＭＰトリガ信号を出力する。
これにより、前記したように、トリガ信号は、Ａｍｐ−ｆｉｎｅトリガディレイ設定値に相当する時間だけ遅延され、ＡＭＰトリガ信号として出力される。
本実施例の時間差信号発生回路によれば、ＦＰＧＡ２１ｂのデジタルディレイ回路を用いて低分解能で設定可能な時間の分だけトリガ信号を遅延させて、電源１ｃのスイッチ１２ａへのトリガ信号を送出し、また、ＦＰＧＡ２１ｂのデジタルディレイ回路で遅延した信号を、さらに遅延調整範囲は狭いが、高分解能で遅延させることができるアナログディレイ回路を用いて遅延させて、電源２ｃのスイッチ１２ｂへＡＭＰトリガ信号を送出している。
ここで、ＯＳＣトリガ信号のトリガディレイ設定におけるｃｏｕｒｃｅ係数で除算したときの余り分は、Ａｍｐトリガ信号のトリガディレイ設定値に織り込まれているので、高分解能で遅延時間設定可能な回路（Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄ）を１系統用意するだけで、ＯＳＣトリガ信号を出力してからＡｍｐトリガ信号を出力するまでの時間を分解能を低下させることなく、設定することができる。
このため、本実施例によれば、遅延設定精度が高く、且つ、遅延調整範囲を広範囲とすることが可能で、かつ、構成が簡単な時間差信号発生回路を得ることができる。

図１０は、本発明の第３の実施例の構成を示す図である。
なお、前記と同様、図１０は、本実施例の同期コントローラに含まれる時間差信号発生回路の構成を示す図であり、本実施例は、前記第２の実施例でＣＰＵ２１ａが行っていたＯｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−ｆｉｎｅトリガディレイ設定値の演算をＦＰＧＡ２１ｂで行うようにしたものである。また、本実施例でも、第２の実施例と同様、ＯＳＣ−ｆｉｎｅトリガディレイ部を設けず、Ａｍｐ−ｆｉｎｅトリガディレイ部のみを設けている。同期コントローラのその他の構成は、ＣＰＵ２１ａ内での処理を除き、前記図５と同様である。
図１０において、図示しない同期コントローラに設けられたＣＰＵは、前記第１の実施例で説明したように、時間ｔｍ、ｔｂを考慮して、上記プリトリガ信号を発生してから各電源１ｃ、２ｃへトリガ信号を送出するまでのトリガ遅延時間ｔｏ＿ｓｗｉｔｃｈ，ｔａ＿ｓｗｉｔｃｈを算出する。その際、各電源１ｃ、２ｃへ送出する各トリガ信号間には所定の遅延時間が織り込まれる。
上記トリガ遅延時間ｔｏ＿ｓｗｉｔｃｈ，ｔａ＿ｓｗｉｔｃｈは、ＦＰＧＡ２１ｂ内に設けられたトリガディレイ設定部２１８に与えられる。トリガディレイ設定部２１８は、前記第２の実施例で説明したように、Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−ｆｉｎｅトリガディレイ設定値の演算を行う。

図１１に上記トリガディレイ設定部２１８の構成例を示す。トリガディレイ設定部２１８は、ＣＰＵ２１ａからトリガ遅延時間ｔｏ＿ｓｗｉｔｃｈ，ｔａ＿ｓｗｉｔｃｈが与えられると、除算部２１８ａにおいて、トリガ遅延時間ｔｏ＿ｓｗｉｔｃｈをｃｏｕｒｃｅ係数（例えば、５ｎｓｅｃ／ｂｉｔ）で除算し、商と余りに分け、この商をＯｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値として出力する。
また、除算部２１８ｂにおいて、前記トリガ遅延時間ｔａ＿ｓｗｉｔｃｈをｃｏｕｒｃｅ係数（例えば、５ｎｓｃ／ｂｉｔ）で除算し、商と余りに分ける。
また、上記除算部２８１ａで求めた余りと、除算部２８１ｂで求めた余りを加算し、加算結果を除算部２１８ｃにおいて、ｃｏｕｒｃｅ係数（例えば、５ｎｓｃ／ｂｉｔ）で除算し、商と余りに分ける。この商と、前記除算部２１８ｂで求めた商を加算し、この加算結果をＡｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値として出力する。
さらに、除算部２１８ｃで求めた余りを、除算部２１８ｄにおいてｆｉｎｅ係数（例えば、０．１５ｎｓｃ／ｂｉｔ）で除算し、商と余りに分ける。この商をＡｍｐ−ｆｉｎｅトリガディレイ設定値とする。

上記Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値は、ＦＰＧＡ２１ｂ内に設けられたＯｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２とＡｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３に送出され、前記第２の実施例で説明したように、Ｏｓｃ−Ｃｏｕｒｃｅトリガディレイ部２１２は、前記トリガ信号を、上記したＯｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値の分だけ遅延させた後に、電源１ｃのスイッチ１２ａに出力する。
また、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ部２１３は、前記トリガ信号を、上記したＡｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値の分だけ遅延させた後に、Ａｍｐ−ｆｉｎｅトリガディレイ部２１ｄに出力する。
図１２に示すＡｍｐ−ｆｉｎｅトリガディレイ部２１ｄは、前記第２の実施例で説明したように、Ｒａｍｐ信号を発生するランプ信号発生器２２５、データラッチ部２２６、Ｄ／Ａコンバータ２２７、コンパレータ２２８とからなり、前記トリガ信号を、Ａｍｐ−ｆｉｎｅトリガディレイ設定値に相当する時間だけ遅延させ、ＡＭＰトリガ信号として出力する。
なお、上記第３の実施例では、ＯＳＣ−ｆｉｎｅトリガディレイ部を設けず、Ａｍｐ−ｆｉｎｅトリガディレイ部のみを設けているが、前記第１の実施例においてＣＰＵ２１ａが行っていたＯｓｃ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−Ｃｏｕｒｃｅトリガディレイ設定値、Ａｍｐ−ｆｉｎｅトリガディレイ設定値の演算をＦＰＧＡ２１ｂで行うようにしてもよい。

図１３は同期コントローラ２１の処理を示すフローチャート、図１４は同期コントローラ制御タイミングチャートであり、以下、図１３、図１４を参照しながら、同期コントローラ２１の同期制御について説明する。
(i) エネルギコントローラ２２から送出された充電電圧値ＨＶ１，ＨＶ２のデータを受信する。また、磁気圧縮回路のＭＰＣ内部温度Ｔｐ１、Ｔｐ２のデータを受信する。さらにチャンバガス圧センサＰｐ１，Ｐｐ２から送出されたチャンバガス圧力Ｐｐ１、Ｐｐ２のデータ（ＤＡＴＡ１ｉｎ，ＤＡＴＡ２ｉｎ）を受信する（図１３のステップＳ３０１、タイミングチャートの１、４）。 同期コントローラ２１は、データ取込指令信号ＳＴＲＯＢＥ１、ＳＴＲＯＢＥ２（タイミングチャートの２、５）の立ち上がりでＤＡＴＡ１ｉｎデータ、ＤＡＴＡ２ｉｎデータを取込み、ＤＡＴＡ１ｒｅｇ、ＤＡＴＡ２ｒｅｇとして保持する（図１４のタイミングチャートの３、６）

(ii)同期コントローラ２１は、図１３のステップＳ３０１で受信し保持したＤＡＴＡ１ｒｅｇ、ＤＡＴＡ２ｒｅｇ（充電電圧ＨＶ１、ＨＶ２、温度Ｔｐ１、Ｔｐ２のデータ）を基に、前記したように発振段レーザ１のＭＰＣ１３ａ、増幅段レーザ２のＭＰＣ１３ｂの電流パルスの移行時間ｔｍ１、ｔｍ２を求める。
また、ＤＡＴＡ１ｒｅｇ、ＤＡＴＡ２ｒｅｇ（充電電圧ＨＶ１、ＨＶ２、圧力Ｐｐ１、Ｐｐ２のデータ）から、前記したように放電開始時間ｔｂ１、ｔｂ２を求める。さらに、ｔｍとｔｂの和から、以下のように補正ディレイｔ１＿ｄｅｌａｙ（ｎ），ｔ２＿ｄｅｌａｙ（ｎ）を求める（図１３のステップＳ３０２、タイミングチャートの７、８）。
ｔ１＿ｄｅｌａｙ（ｎ）＝ｔｍ１＋ｔｂ２
ｔ２＿ｄｅｌａｙ（ｎ）＝ｔｍ２＋ｔｂ２

(iii) 運転を開始してから最初のレーザ発振（初回パルスという）であるかを判定し、初回パルスの場合には、ステップＳ３０３からステップＳ３０４に行く。
ステップＳ３０４で、発振段レーザ１の電源１ｃのスイッチ１２ａへのトリガ信号の発生タイミングを求める。
初回パルスの場合は、前記したようにｔ１＿ｄｅｌａｙ（ｎ）を、以下の式に示すように、トリガ遅延時間ｔｏ＿ｓｗｉｔｃｈ（ｎ）とし、このトリガ遅延時間から、プリトリガ信号を発生してから、発振段レーザ１の電源１ｃのスイッチ１２ａをトリガするまでの時間を決定する。
ｔｏ＿ｓｗｉｔｃｈ（ｎ）＝ｔ１＿ｄｅｌａｙ（ｎ）
同様に、ステップＳ３０５で、増幅段レーザ２の電源２ｃのスイッチ１２ｂへのトリガ信号の発生タイミングを求める。
すなわち、前記したようにｔ２＿ｄｅｌａｙ（ｎ）を、以下の式に示すように、トリガ遅延時間ｔａ＿ｓｗｉｔｃｈ（ｎ）とし、このトリガ遅延時間から、トリガを発生してから、発振段レーザ１の電源１ｃのスイッチ１２ａをトリガするまでの時間を決定する。
ｔａ＿ｓｗｉｔｃｈ（ｎ）＝ｔ２＿ｄｅｌａｙ（ｎ）
(iv)上記トリガ遅延時間ｔｏ＿ｓｗｉｔｃｈ（ｎ）からＯＳＣ−Ｃｏｕｒｓｅトリガディレイ設定値と、ＯＳＣ−ｆｉｎｅトリガディレイ設定値を求める。同様に、トリガ遅延時間ｔａ＿ｓｗｉｔｃｈ（ｎ）からＡＭＰ−Ｃｏｕｒｓｅトリガディレイ設定値と、ＡＭＰ−ｆｉｎｅトリガディレイ設定値を求める（図１３のステップＳ３１７、Ｓ３１８）。
なお、前記第２、第３の実施例では、上記ＯＳＣ−ｆｉｎｅトリガディレイ設定値は求める必要はない。

(v) インターフェース２７を経由して、ステッパー等の露光装置２８からのトリガ（Ｔｒｉｇｉｎ）を受信する（図１３のステップＳ３０６、タイミングチャートの９）。
(vi)同期コントローラ２１は、上記トリガ信号を基に、充電制御信号（Ｃｈａｒｇｏｕｔ）、および、プリトリガ信号（Ｐｒｅ＿Ｔｒｉｇ）を作成する（図１３のステップＳ３０７）。
なお、前記したように、同期コントローラ２１は、チャージャ充電安定時間ｔｓｔが経過後、プリトリガ信号（Ｐｒｅ＿Ｔｒｉｇ）を作成し、出力する（タイミングチャートの１０、１１）。
(vii) ステップＳ３０７で作成したプリトリガ信号（Ｐｒｅ＿Ｔｒｉｇ）出力開始で発振段レーザ１の発光あるいは放電時刻を計測するＣＯカウンタ２５ａ、および増幅段レーザ２の発光あるいは放電時刻を計測するＣＡカウンタ２５ｂを動作させる（図１３のステップＳ３０８、タイミングチャートの１７、１９）。

(viii)プリトリガ信号からＯＳＣ−Ｃｏｕｒｓｅトリガディレイ設定値だけ遅延させて、ＯＳＣ−Ｃｏｕｒｓｅトリガディレイ信号を出力し、さらに、この信号からＯＳＣ−ｆｉｎｅトリガディレイ設定値だけ遅延させて、発振段レーザ１の電源１ｃのスイッチ１２ａをＯＮにするＯＳＣトリガ信号（ＯＳＣ＿ｔｒｉｇｏｕｔ）を出力する（ステップＳ３０９、タイミングチャート１２，１３）。
また、プリトリガ信号からＡＭＰ−Ｃｏｕｒｓｅトリガディレイ設定値だけ遅延させて、ＡＭＰ−Ｃｏｕｒｓｅトリガディレイ信号を出力し、さらに、この信号からＡＭＰ−ｆｉｎｅトリガディレイ設定値だけ遅延させて、増幅段レーザ２の電源２ｃのスイッチ１２ｂをＯＮにするＡＭＰトリガ信号（ＡＭＰ＿ｔｒｉｇｏｕｔ）を出力する（ステップＳ３１０、タイミングチャート１４，１５）。これにより発振段レーザ１、増幅段レーザ２が放電を開始する。
なお、前記第２、第３の実施例においては、上記において、プリトリガ信号からＯＳＣ−Ｃｏｕｒｓｅトリガディレイ設定値だけ遅延させて、発振段レーザ１の電源１ｃのスイッチ１２ａをＯＮにするＯＳＣトリガ信号（ＯＳＣ＿ｔｒｉｇｏｕｔ）を出力する
(ix)光・放電検出器１４ａにより発振段レーザ１の発光あるいは放電開始タイミングｔｏを検出し、ＣＯカウンタ２５ａを停止させる（ステップＳ３１１、タイミングチャートの１６，１７）。
また、光・放電検出器１４ｂにより増幅段レーザ２の発光あるいは放電開始タイミングｔａを検出し、ＣＡカウンタ２５ｂを停止させる（ステップＳ３１２、タイミングチャートの１８，１９）。

(x) 以上のように初回の放電が終わると、次いで、ステップＳ３０１に戻り、前記したように充電電圧値ＨＶ１，ＨＶ２、内部温度Ｔｐ１、Ｔｐ２、ガス圧力Ｐｐ１、Ｐｐ２のデータ信号ＤＡＴＡ１，ＤＡＴＡ２を取り込んで保持し、発振段レーザ１のＭＰＣ１３ａ、増幅段レーザ２のＭＰＣ１３ｂの電流パルスの移行時間ｔｍ１、ｔｍ２を求める。
また、充電電圧ＨＶ１，ＨＶ２、圧力Ｐｐ１、Ｐｐ２から前記したように放電開始時間ｔｂ１、ｔｂ２を求め、ｔｍとｔｂの和から、補正ディレイｔ１＿ｄｅｌａｙ（ｎ），ｔ２＿ｄｅｌａｙ（ｎ）を求める（ステップＳ３０１，Ｓ３０２）。
(x) 初回のパルスではないので、ステップＳ３０３からステップＳ３１３に行き、前記したようにＣＯカウンタ２５ａの値を基に、発振段レーザ１のフィードバック演算を以下の式より行う。
Δｔｏ＿ｄｅｌａｙ（ｎ）＝ｔ_ot−ｔ_CO
ここで、ｔ_ot：トリガから発振段レーザ１が発光あるいは放電するまでの遅延目標時間、ｔ_CO：ＣＯカウンタ２５ａで計測した時間である（ステップＳ３１３、タイミングチャートの７）。
また、前記したようにＣＡカウンタ２５ｂの値を基に、増幅段レーザ２のフィードバック演算を以下の式により行う。
Δｔａ＿ｄｅｌａｙ（ｎ）＝ｔ_At−ｔ_CA
ここで、ｔ_At：トリガから増幅段レーザ２が発光あるいは放電するまでの遅延目標時間、ｔ_CA：ＣＡカウンタ２５ｂで計測した時間である（ステップＳ３１４、タイミングチャートの８）。

(xii) 発振段レーザ１において、ｔ１＿ｄｅｌａｙ（ｎ）と、上記発光・放電タイミングフィードバック演算の結果Δｔｏ＿ｄｅｌａｙ（ｎ−１）を基に、以下の式によりトリガ遅延時間ｔｏ＿ｓｗｉｔｃｈ（ｎ）を求め、このトリガ遅延時間から、プリトリガを発生してから、発振段レーザ１の電源１ｃのスイッチ１２ａをトリガするまでの時間を決定する（ステップＳ３１５）。
ｔｏ＿ｓｗｉｔｃｈ（ｎ）＝ｔ１＿ｄｅｌａｙ（ｎ）＋Δｔｏ＿ｄｅｌａｙ（ｎ−１）
同様に、増幅段レーザ２において、ｔ２＿ｄｅｌａｙ（ｎ）と、上記発光・放電タイミングフィードバック演算の結果Δｔａ＿ｄｅｌａｙ（ｎ−１）を基に、以下の式によりトリガ遅延時間ｔａ＿ｓｗｉｔｃｈ（ｎ）を求め、このトリガ遅延時間から、プリトリガを発生してから、発振段レーザ１の電源１ｃのスイッチ１２ａをトリガするまでの時間を決定する（ステップＳ３１６）。
ｔａ＿ｓｗｉｔｃｈ（ｎ）＝ｔ２＿ｄｅｌａｙ（ｎ）＋Δｔａ＿ｄｅｌａｙ（ｎ−１）

(xii) ステップＳ３１７に行き、前記したように、上記トリガ遅延時間ｔｏ＿ｓｗｉｔｃｈ（ｎ）からＯＳＣ−Ｃｏｕｒｓｅトリガディレイ設定値と、ＯＳＣ−ｆｉｎｅトリガディレイ設定値を求める。同様に、トリガ遅延時間ｔａ＿ｓｗｉｔｃｈ（ｎ）からＡＭＰ−Ｃｏｕｒｓｅトリガディレイ設定値と、ＡＭＰ−ｆｉｎｅトリガディレイ設定値を求める（図１３のステップＳ３１８）。
ついで、ステップＳ３０６に行き、前記したようにインターフェース２７を経由して、ステッパー等の露光装置２８からのトリガ（ｔｒｉｇｉｎ）を受信する。
以下、前記したように、チャージ出力信号、プリトリガ信号を作成し、ＣＯカウンタ２５ａ、ＣＡカウンタ２５ｂを動作させる。
そして、プリトリガ信号から、上記のように求めたトリガ遅延時間〔ｔｏ＿ｓｗｉｔｃｈ（ｎ）〕によりＯＳＣ−Ｃｏｕｒｓｅトリガディレイ設定値と、ＯＳＣ−ｆｉｎｅトリガディレイ設定値を求め、発振段レーザ１の電源１ｃのスイッチ１２ａをＯＮにするＯＳＣトリガ信号（ＯＳＣ＿ｔｒｉｇｏｕｔ）を出力する。
また、プリトリガ信号からトリガ遅延時間〔ｔａ＿ｓｗｉｔｃｈ（ｎ）〕から、ＡＭＰ−Ｃｏｕｒｓｅトリガディレイ設定値と、ＡＭＰ−ｆｉｎｅトリガディレイ設定値を求め、増幅段レーザ２の電源２ｃのスイッチ１２ｂをＯＮにするＡＭＰトリガ信号（ＡＭＰ＿ｔｒｉｇｏｕｔ）を出力する。
さらに、光・放電検出器１４ａにより発振段レーザ１の発光あるいは放電開始タイミングｔｏを検出し、ＣＯカウンタ２５ａを停止させ、光・放電検出器１４ｂにより増幅段レーザ２の発光あるいは放電開始タイミングｔａを検出し、ＣＡカウンタ２５ｂを停止させる（図１３のステップＳ３０７〜Ｓ３１２）。

以上のように動作させることにより、トリガから発光あるいは放電タイミングｔｏまでの時間、及び発光あるいは放電タイミングｔａまでの時間が一定になるように制御することができる。
また、エネルギーコントローラからのＨＶ１，ＨＶ２の設定値、ＭＰＣ温度センサからのＴｐ１，Ｔｐ２の測定値、チャンバガス圧センサからのＰｐ１，Ｐｐ２ガス圧測定値により補正することで、常に発振段レーザ発光あるいは放電タイミングと増幅段レーザ発光あるいは放電タイミングを一定に保つように制御することができる。
このため、発振段レーザと増幅段レーザをそれぞれ最適なレーザ出力が得られるように個別に構成して、両レーザの発光あるいは放電タイミングの調整精度を向上させ、高精度に同期させることができる。
なお、通常、露光装置のトリガ信号が発信されてからレーザ装置の発光あるいは放電までの時間は、所定の一定値となるように構成される。また、発振段レーザを効率よく、かつ、所望のビーム品質を維持したまま増幅するため、発振段レーザが発光あるいは放電してから、増幅段レーザが発光あるいは放電するまでの遅延時間は、ある所定値に維持される必要がある。
このため、実際には、上記のようにして求めたＯＳＣトリガ遅延時間〔ｔｏ＿ｓｗｉｔｃｈ（ｎ）〕、ＡＭＰトリガ遅延時間〔ｔａ＿ｓｗｉｔｃｈ（ｎ）〕に所定の値を加算して、上記プリトリガ信号が発信されてからレーザ装置の発光あるいは放電までの時間、発振段レーザが発光あるいは放電して増幅段レーザが発光するまでの遅延時間を調整している。

本発明の前提となる２ステージレーザ装置の構成例を示す図である エネルギーコントローラにおける処理フローを示す図である。 充電電圧変化時およびガス圧変化時の放電開始時間を示す図である。 同期コントローラの入出力信号を示す図である。 本発明の実施例の同期コントローラの構成を示す図である。 本発明の第１の実施例の同期コントローラに設けられる時間差信号発生回路の構成を示す図である。 第１の実施例のＯｓｃ−Ｆｉｎｅトリガディレイ部、Ａｍｐ−Ｆｉｎｅトリガディレイ部の構成を示す図である。 本発明の第２の実施例の同期コントローラに設けられる時間差信号発生回路の構成を示す図である。 第２の実施例のＡｍｐ−Ｆｉｎｅトリガディレイ部の構成を示す図である。 本発明の第３の実施例の同期コントローラに設けられる時間差信号発生回路の構成を示す図である。 第３の実施例のトリガディレイ設定部の構成例を示す図である。 第３の実施例のＡｍｐ−Ｆｉｎｅトリガディレイ部の構成を示す図である。 同期コントローラの処理を示すフローチャートである。 同期コントローラ制御タイミングチャートである。 ＭＯＰＡ方式の従来の２ステージレーザ装置の構成例を示す図である。 ＭＯＰＯ方式における増幅段レーザの構成例を示す図である。 レーザガスを励起させるための放電回路の例を示す図である。 アナログプログラマブル遅延ＩＣ等を使用した時間差信号発生回路を示す図である。 ＦＰＧＡを使用した時間差信号発生回路を示す図である。

符号の説明

１ 発振段レーザ
２ 増幅段レーザ
１ａ，２ａ レーザチャンバ
１ｂ，２ｂ 電極
１ｃ，２ｃ 電源
３ 狭帯域化モジュール
１１ 充電器
１１ａ，１１ｂ 充電器
１２ａ，１２ｂ スイッチ
１３ａ，１３ｂ 磁気パルス圧縮回路（ＭＰＣ回路）
１４ａ，１４ｂ 光・放電検出器
１５ａ，１５ｂ モニターモジュール
１６ａ，１６ｂ ガス供給排気用制御バルブ
１７ ビーム伝播系
１８ ドライバ
２１ 同期コントローラ
２２ エネルギーコントローラ
２３ 波長コントローラ
２４ ユーティリティコントローラ
２５ａ 発光計測カウンタ（ＣＯカウンタ）
２５ｂ 発光計測カウンタ（ＣＡカウンタ）
２６ メインコントローラ
２７ インタフェース
２８ 露光装置
Ｐ１，Ｐ２ 圧力センサ
Ｔ１，Ｔ２ 温度センサ
２１ａ ＣＰＵ
２１ｂ ＦＰＧＡ
２１ｃ Ｏｓｃ−Ｆｉｎｅトリガディレイ部
２１ｄ Ａｍｐ−Ｆｉｎｅトリガディレイ部２１ｄ
２１ｅ 第１のクロック発生器
２１ｆ 第２のクロック発生器
２１１ チャージアウト／トリガ信号生成部
２１２ Ｏｓｃ−Ｃｏｕｒｓｅトリガディレイ部
２１３ Ａｍｐ−Ｃｏｕｒｓｅトリガディレイ部
２１４ Ｏｓｃ−カウンタイネイブル作成部
２１５ Ｏｓｃ−カウンタリセット作成部
２１６ Ａｍｐ−カウンタイネイブル作成部
２１７ Ａｍｐ−カウンタリセット作成部
２２０，２２５ Ｒａｍｐ信号を発生するランプ信号発生器
２２１，２２６ データラッチ部
２２３，２２７ Ｄ／Ａコンバータ
２２４，２２８ コンパレータ

Claims (3)

1. 高電圧に充電される第１のコンデンサと、第１のスイッチと、この第１のスイッチがオンとなったとき上記第１のコンデンサに蓄えられた電荷をパルス圧縮して出力する第１の磁気パルス圧縮回路と、
   レーザガスが封入された第１のレーザチャンバと、この第１のレーザチャンバ内に配置され、上記第１の磁気パルス圧縮回路の出力端に接続される第１の一対の放電電極とを含む第１のガスレーザ装置と、
   高電圧に充電される第２のコンデンサと、第２のスイッチと、この第２のスイッチがオンとなったとき上記第２のコンデンサに蓄えられた電荷をパルス圧縮して出力する第２の磁気パルス圧縮回路と、
   レーザガスが封入された第２のレーザチャンバと、この第２のレーザチャンバ内に配置され、上記第２の磁気パルス圧縮回路の出力端に接続される第２の一対の放電電極とを含み、上記第１のガスレーザ装置から放出されたレーザビームが注入され、この注入されたレーザビームを増幅して放出する第２のガスレーザ装置と、
   上記第１のコンデンサおよび第２のコンデンサを充電する少なくとも１つの充電器と、 上記第１のガスレーザ装置と第２のガスレーザ装置との発光タイミングを調整するために、上記第１のスイッチおよび第２のスイッチの動作タイミングを制御する同期コントローラとを含む２ステージレーザ装置において、
   上記同期コントローラは、外部から第１および第２のスイッチの動作タイミング信号が与えられたとき、上記第１の放電電極および第２の放電電極に電圧が印加されてから、放電が開始するまでの時間と、上記第１の磁気パルス圧縮回路および第２の磁気パルス圧縮回路におけるパルス圧縮動作の移行時間から、上記外部から与えられる第１および第２のスイッチの動作タイミング信号に対する上記第１のスイッチおよび第２のスイッチのトリガ信号の遅延時間をそれぞれ算出するトリガ遅延設定手段と、
   上記トリガ遅延設定手段により求めた上記外部から与えられる第１および第２のスイッチの動作タイミング信号に対する上記第１のスイッチおよび第２のスイッチのトリガ信号の遅延時間から、第１のスイッチおよび第２のスイッチの動作タイミング粗調整信号を求めるとともに、第１のスイッチおよび第２のスイッチの動作タイミング精調整信号を求める粗／精調整信号発生手段と、
   上記動作タイミング粗調整信号に基づき、上記第１のスイッチおよび第２のスイッチの動作タイミングを粗調整する粗調整手段と、
   上記動作タイミング精調整信号に基づき、上記粗調整手段が出力する第１のスイッチおよび第２のスイッチの動作タイミングを精調整する精調整手段とを具備する
   ことを特徴とする２ステージレーザ装置。
2. 高電圧に充電される第１のコンデンサと、第１のスイッチと、この第１のスイッチがオンとなったとき上記第１のコンデンサに蓄えられた電荷をパルス圧縮して出力する第１の磁気パルス圧縮回路と、
   レーザガスが封入された第１のレーザチャンバと、この第１のレーザチャンバ内に配置され、上記第１の磁気パルス圧縮回路の出力端に接続される第１の一対の放電電極とを含む第１のガスレーザ装置と、
   高電圧に充電される第２のコンデンサと、第２のスイッチと、この第２のスイッチがオンとなったとき上記第２のコンデンサに蓄えられた電荷をパルス圧縮して出力する第２の磁気パルス圧縮回路と、
   レーザガスが封入された第２のレーザチャンバと、この第２のレーザチャンバ内に配置され、上記第２の磁気パルス圧縮回路の出力端に接続される第２の一対の放電電極とを含み、上記第１のガスレーザ装置から放出されたレーザビームが注入され、この注入されたレーザビームを増幅して放出する第２のガスレーザ装置と、
   上記第１のコンデンサおよび第２のコンデンサを充電する少なくとも１つの充電器と、 上記第１のガスレーザ装置と第２のガスレーザ装置との発光タイミングを調整するために、上記第１のスイッチおよび第２のスイッチの動作タイミングを制御する同期コントローラとを含む２ステージレーザ装置において、
   上記同期コントローラは、外部から第１および第２のスイッチの動作タイミング信号が与えられたとき、上記第１の放電電極および第２の放電電極に電圧が印加されてから、放電が開始するまでの時間と、上記第１の磁気パルス圧縮回路および第２の磁気パルス圧縮回路におけるパルス圧縮動作の移行時間から、上記外部から与えられる第１および第２のスイッチの動作タイミング信号に対する上記第１のスイッチおよび第２のスイッチのトリガ信号の遅延時間をそれぞれ算出するトリガ遅延設定手段と、
   上記トリガ遅延設定手段により求めた、外部から与えられる第１のスイッチの動作タイミング信号に対する上記第１のスイッチのトリガ信号の遅延時間から、第１のスイッチの動作タイミング粗調整信号を求めるとともに、外部から与えられる第２のスイッチの動作タイミング信号に対する上記第２のスイッチのトリガ信号の遅延時間から、第２のスイッチの動作タイミング粗調整信号と、動作タイミング精調整信号を求める粗／精調整信号発生手段と、
   上記第１のスイッチの動作タイミング粗調整信号に基づき、上記第１のスイッチの動作タイミングを粗調整するとともに、上記第２のスイッチの動作タイミング粗調整信号に基づき、第２のスイッチの動作タイミングを粗調整する粗調整手段と、
   上記動作タイミング精調整信号に基づき、上記粗調整手段が出力する上記第２のスイッチの動作タイミングを精調整する精調整手段とを具備する
   ことを特徴とする２ステージレーザ装置。
3. 前記粗調整手段は、外部からトリガ信号が与えられたときカウントを開始するカウンタを有し、
   上記カウント値が、上記動作タイミング粗調整信号に対応した値に達したとき、タイミング信号を出力し、
   上記精調整手段は、上記粗調整手段からタイミング信号が与えられたときランプ信号を発生するランプ信号発生器を有し、
   該ランプ信号が上記動作タイミング精調整信号に対応した値に達したとき、上記第１のスイッチおよび第２のスイッチ、もしくは第２のスイッチの動作タイミング信号を出力する
   ことを特徴とする請求項１または請求項２記載の２ステージレーザ装置。

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