JP4720046B2 - Driving method of ferroelectric nonvolatile semiconductor memory - Google Patents

Description

【００７１】
次に、絶縁層１６上に、ＴｉＮから成る密着層（図示せず）を形成することが望ましい。そして、密着層上にＩｒから成る第１の電極（下部電極）２１を構成する第１の電極材料層を、例えばスパッタ法にて形成し、第１の電極材料層及び密着層をフォトリソグラフィ技術及びドライエッチング技術に基づきパターニングすることによって、第１の電極２１（共通ノードＣＮ）を得ることができる。
【００７２】
その後、例えば、ＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させ、強誘電体層２２を得ることができる。
【００７３】
次に、ＩｒＯ_2-X層、Ｐｔ層を、スパッタ法にて、順次、全面に形成した後、フォトリソグラフィ技術、ドライエッチング技術に基づき、Ｐｔ層、ＩｒＯ_2-X層、強誘電体層２２を順次、パターニングして、プレート線ＰＬ_mを兼ねた第２の電極２３及び強誘電体層２２を形成する。尚、エッチングによって、強誘電体層２２にダメージが加わる場合には、ダメージ回復に必要とされる温度にて、熱処理を行えばよい。その後、絶縁層１６及び第２の電極２３の上に上部絶縁層２６Ａを形成する。
【００７４】
尚、各第２の電極２３はプレート線ＰＬ_mを兼ねていなくともよい。この場合には、絶縁層１６及び強誘電体層２２の上に上層絶縁層を形成した後、上層絶縁層上にプレート線ＰＬ_mを形成し、併せて、第２の電極２３とプレート線ＰＬ_mとを、上層絶縁層に設けられた接続孔（ビアホール）によって接続すればよい。
【００７５】
例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る強誘電体薄膜の形成条件を、以下の表２に例示する。尚、表２中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表２に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００７６】

【００７７】
あるいは又、Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を、以下の表３、表４、表５に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００７８】

【００７９】

【００８０】

【００８１】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表６に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ法にて形成することもできる。
【００８２】

【００８３】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表７に例示する。
【００８４】

【００８５】
（実施の形態２）
実施の形態２は、実施の形態１の変形である。実施の形態２においては、実施の形態１にて説明した不揮発性メモリの駆動方法を、メモリセルにおけるデータ読み出し後のデータ再書き込みに適用する。不揮発性メモリの構成は、実施の形態１と同様とすることができる。以下、実施の形態２における不揮発性メモリの駆動方法を説明する。尚、一例として、メモリセルＭＣ₁からデータを読み出し、次いで、データを再書き込みするものとする。図４に動作波形を示す。尚、図４中、括弧内の数字は、以下に説明する工程の番号と対応している。
【００８６】
尚、実施の形態２においても、第１の中間電位Ｖ_PL-M1の値は、［Ｖ_PL-L＋（Ｖ_PL-H−Ｖ_PL-L）／２］の値に略等しく、第２の中間電位Ｖ_PL-M2の値は、Ｖ_PL-Hの値に略等しい。更には、電源電圧をＶ_ccとしたとき、Ｖ_PL-H及びＶ_BL-Hの値はＶ_ccと略等しく、Ｖ_PL-L及びＶ_BL-Lの値は０ボルトである。従って、第１の中間電位Ｖ_PL-M1の値は（１／２）Ｖ_ccである。
【００８７】
先ず、選択されたメモリセルＭＣ₁におけるデータの読み出しを行う。
【００８８】
（１Ｂ）初期状態では、ビット線、ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。
【００８９】
（２Ｂ）データ読み出しの開始時、次いで、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲをオン状態とする。これによって、サブメモリユニットＳＭＵの共通ノードＣＮがビット線ＢＬに接続される。尚、ビット線ＢＬは、浮遊状態としておく。
【００９０】
（３Ｂ）次に、選択されたプレート線ＰＬ₁にＶ_PL-H（＝Ｖ_cc）を印加する。非選択プレート線ＰＬ_kをＶ_PL-L（＝０ボルト）のままとする。このとき、選択メモリセルＭＣ₁にデータ「１」が書き込まれていた場合には、強誘電体層における分極反転が生じ、共通ノードＣＮの電位は上昇する。一方、選択メモリセルＭＣ₁にデータ「０」が書き込まれていた場合には、強誘電体層における分極反転が生ぜず、選択プレート線ＰＬ₁と共通ノードＣＮとの容量結合によって、共通ノードＣＮの電位は０ボルトよりも若干高い程度となる。
【００９１】
（４Ｂ）その後、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲをオフ状態とし、サブメモリユニットＳＭＵの共通ノードＣＮとビット線ＢＬとの接続を解く。
【００９２】
（５Ｂ）次に、センスアンプＳＡを活性化して、データを確定し、かかるデータを読み出すと共に、ビット線ＢＬを充放電する。
【００９３】
次に、選択されたメモリセルＭＣ₁におけるデータの再書き込みを行う。
【００９４】
（６Ｂ）データの再書き込み開始においては、選択用トランジスタＴＲはオフ状態である。また、選択メモリセルＭＣ₁に接続されたプレート線ＰＬ₁には高電位Ｖ_PL-H（＝Ｖ_cc）が印加されている。この状態で、非選択メモリセルＭＣ_kに接続されたプレート線ＰＬ_kに第１の中間電位Ｖ_PL-M1［＝（１／２）Ｖ_cc］を印加する。尚、選択メモリセルＭＣ₁に再書き込みすべきデータに依存して、ビット線に低電位Ｖ_BL-L（＝０ボルト）若しくは高電位Ｖ_BL-H（＝Ｖ_cc）が印加されている。
【００９５】
（７Ｂ）以降、実施の形態１の不揮発性メモリの駆動方法における工程（３Ａ）〜（９Ａ）の操作を行う。これによって、選択メモリセルＭＣ₁へのデータの再書き込みが完了する。
【００９６】
更に、メモリセルＭＣ_m（ｍ＝２，３・・・８）に対して、順次、工程（１Ｂ）〜（７Ｂ）の操作を行う。
【００９７】
（実施の形態３）
実施の形態３も、実施の形態１の変形である。実施の形態３においては、第１の中間電位Ｖ_PL-M1の値は、［Ｖ_PL-L＋（Ｖ_PL-H−Ｖ_PL-L）／３］の値に略等しく、第２の中間電位Ｖ_PL-M2の値は、［Ｖ_PL-L＋２（Ｖ_PL-H−Ｖ_PL-L）／３］の値に略等しい。また、電源電圧をＶ_ccとしたとき、Ｖ_PL-Hの値はＶ_ccと略等しく、Ｖ_BL-Hの値は（２／３）Ｖ_ccと略等しく、Ｖ_PL-L及びＶ_BL-Lの値は０ボルトである。従って、第１の中間電位Ｖ_PL-M1の値は（１／３）Ｖ_ccであり、第２の中間電位Ｖ_PL-M2の値は（２／３）Ｖ_ccである。
【００９８】
不揮発性メモリにデータの書き込みを行う実施の形態３の不揮発性メモリの駆動方法を、以下、説明するが、実施の形態２にて説明したデータの再書き込みに実施の形態３の駆動方法を適用することもできる。尚、一例として、メモリセルＭＣ₁にデータを書き込みするものとする。図５に動作波形を示す。尚、図５中、括弧内の数字は、以下に説明する工程の番号と対応している。
【００９９】
（１Ｃ）初期状態では、ビット線、ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。
【０１００】
（２Ｃ）データ書き込みの開始時、選択用トランジスタＴＲをオフ状態としておき、選択メモリセルＭＣ₁に接続されたプレート線（選択プレート線）ＰＬ₁に高電位Ｖ_PL-H（＝Ｖ_cc）を印加し、非選択メモリセルＭＣ_kに接続されたプレート線（非選択プレート線）ＰＬ_kに第１の中間電位Ｖ_PL-M［＝Ｖ_PL-L＋（Ｖ_PL-H−Ｖ_PL-L）／３＝（１／３）Ｖ_cc］を印加し、選択メモリセルＭＣ₁に書き込むべきデータに依存して、ビット線ＢＬに低電位Ｖ_BL-L（＝０ボルト）若しくは高電位Ｖ_BL-H［＝（２／３）Ｖ_cc］を印加する。サブメモリユニットＳＭＵの共通ノードＣＮは、浮遊状態であるが故に、プレート線ＰＬ_Mとの容量結合によって、概ね（１／３）Ｖ_ccの電位となる。
【０１０１】
（３Ｃ）次に、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲをオン状態とし、共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続する。
【０１０２】
（４Ｃ）その後、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加する。
【０１０３】
尚、工程（２Ｃ）において、ビット線に低電位Ｖ_BL-L（＝０ボルト）を印加した場合、工程（３Ｃ）において、選択用トランジスタＴＲをオン状態とし、共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続したとき、選択プレート線ＰＬ₁に高電位Ｖ_PL-H（＝Ｖ_cc）が印加されているが故に、選択メモリセルＭＣ₁にデータ「０」が書き込まれる。その後、工程（４Ｃ）において、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加しても、選択メモリセルＭＣ₁に書き込まれていたデータ「０」は変化することがない。
【０１０４】
一方、工程（２Ｃ）において、ビット線ＢＬに高電位Ｖ_BL-H［＝（２／３）Ｖ_cc］を印加した場合、工程（３Ｃ）において、選択用トランジスタＴＲをオン状態とし、共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続したとき、選択プレート線に高電位Ｖ_PL-Hが印加されているが故に、選択メモリセルＭＣ₁にはデータが書き込まれない。その後、工程（４Ｃ）において、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加することによって、選択メモリセルＭＣ₁にデータ「１」が弱く書き込まれる。
【０１０５】
（５Ｃ）次に、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲをオフ状態とし、共通ノードＣＮを浮遊状態とする。このときの共通ノードＣＮの電位は、選択メモリセルＭＣ₁にデータ「０」が書き込まれていた場合には、Ｖ_BL-L（＝０ボルト）であり、選択メモリセルＭＣ₁にデータ「１」が書き込まれていた場合には、Ｖ_BL-H［＝（２／３）Ｖ_cc］である。
【０１０６】
（６Ｃ）その後、非選択プレート線ＰＬ_kに第２の中間電位Ｖ_PL-M2［＝（２／３）Ｖ_cc］を印加する。尚、選択プレート線ＰＬ₁には低電位Ｖ_PL-L（＝０ボルト）が印加されている。その結果、共通ノードＣＮとプレート線ＰＬ₁，ＰＬ_kとの容量結合に基づき、浮遊状態の共通ノードＣＮの電位が上昇する。具体的には、Ｍ＝８である場合、共通ノードＣＮの電位の上昇分は、約（１／３）Ｖ_ccである。
【０１０７】
従って、このときの共通ノードＣＮの電位は、選択メモリセルＭＣ₁にデータ「０」が書き込まれていた場合には、約（１／３）Ｖ_ccとなり、選択メモリセルＭＣ₁にデータ「１」が書き込まれていた場合には、約Ｖ_ccとなる。選択プレート線ＰＬ₁には低電位Ｖ_PL-L（＝０ボルト）が印加されているので、選択メモリセルＭＣ₁にデータ「０」が書き込まれていた場合には、選択プレート線ＰＬ₁と共通ノードＣＮとの間の電位差は約（１／３）Ｖ_ccであり、選択メモリセルＭＣ₁に記憶されたデータ「０」に変化は生じない。一方、選択メモリセルＭＣ₁にデータ「１」が書き込まれていた場合には、選択プレート線ＰＬ₁と共通ノードＣＮとの間の電位差は約Ｖ_ccとなり、選択メモリセルＭＣ₁にデータ「１」が確実に書き込まれる。
【０１０８】
（７Ｃ）以上の操作が完了したならば、非選択プレート線ＰＬ_kをＶ_PL-L（＝０ボルト）に戻し、書き込み動作を完了させてもよいが、次のアクセスをスムーズに行うために、非選択プレート線ＰＬ_Kの電位を第１の中間電位Ｖ_PL-M1［＝（１／３）Ｖ_cc］に戻すことが好ましい。
【０１０９】
（８Ｃ）その後、再び、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲをオン状態とし、共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続し、共通ノードＣＮの電位を０ボルトとする。
【０１１０】
（９Ｃ）最後に、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲをオフ状態とし、サブメモリユニットＳＭＵの共通ノードＣＮとビット線ＢＬとの接続を解き、非選択プレート線ＰＬ_kをＶ_PL-L（＝０ボルト）に戻し、書き込み動作を完了させる。
【０１１１】
以降、メモリセルＭＣ_m（ｍ＝２，３・・・８）に対して、順次、工程（１Ｃ）〜（９Ｃ）の操作を行う。
【０１１２】
以上の工程においては、ビット線ＢＬにはＶ_BL-H［＝（２／３）Ｖ_cc］又はＶ_BL-L（＝０ボルト）を印加するだけでよい。それ故、センスアンプＳＡは２値の単純な動作となり、充分なる操作マージンの確保ができ、安定した動作を実現することができる。しかも、ディスターブが±（１／３）Ｖ_ccと実施の形態１における駆動方法よりも低くなるにも拘わらず、従来の駆動方法と同様にデータ「１」を確実に書き込むことができる。
【０１１３】
（実施の形態４）
実施の形態４は、第１の構成に係る駆動方法に関する。実施の形態４の不揮発性メモリの回路図を図６に示し、模式的な一部断面図を図７に示す。
【０１１４】
実施の形態４の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ₁と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１であり、実施の形態４では、具体的にはＮ＝１）の第１の選択用トランジスタＴＲ_1Nと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態４においては、Ｍ＝８）の第１のメモリセルＭＣ_1nM（ｎ＝１，２・・・Ｎ）から構成された、Ｎ個の第１のサブメモリユニットＳＭＵ_1Nと、
（Ｄ−１）Ｎ個のサブメモリユニットＳＭＵ_1Nのそれぞれを構成する第１のメモリセルＭＣ_1nm（ｍ＝１，２・・・Ｍ）で共通とされたＭ本のプレート線ＰＬ_m、から成る第１のメモリユニットＭＵ₁、並びに、
（Ａ−２）第２のビット線ＢＬ₂と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ_2Nと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルＭＣ_2nMから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ_2Nと、
（Ｄ−２）Ｎ個のサブメモリユニットＳＭＵ_2Nのそれぞれを構成する第２のメモリセルＭＣ_2nmで共通とされ、且つ、前記第１のメモリユニットＭＵ₁を構成するＭ本のプレート線ＰＬ_mと共通のＭ本のプレート線ＰＬ_m、
から成る第２のメモリユニットＭＵ₂から構成されている。
【０１１５】
尚、実施の形態４においては、Ｎ＝１としたが故に、添字「Ｎ」、「ｎ」を省略し、第１の選択用トランジスタＴＲ_1Nを第１の選択用トランジスタＴＲ₁と表現し、第１のメモリセルＭＣ_1nM，ＭＣ_1nmを第１のメモリセルＭＣ_1M，ＭＣ_1mと表現し、第１のサブメモリユニットＳＭＵ_1NをサブメモリユニットＳＭＵ₁と表現し、第２の選択用トランジスタＴＲ_2Nを第２の選択用トランジスタＴＲ₂と表現し、第２のメモリセルＭＣ_2nM，ＭＣ_2nmを第２のメモリセルＭＣ_2M，ＭＣ_2mと表現し、第２のサブメモリユニットＳＭＵ_2Nを第２のサブメモリユニットＳＭＵ₂と表現する。
【０１１６】
図７の模式的な一部断面図において、これらの第２のビット線ＢＬ₂、第２の選択用トランジスタＴＲ₂及び第２のメモリセルＭＣ_2mは、第１のビット線ＢＬ₁、第１の選択用トランジスタＴＲ₁及び第１のメモリセルＭＣ_1mと、紙面垂直方向に隣接している。また、図７においては、第１の選択用トランジスタＴＲ₁及び第１のメモリセルＭＣ_1mと、第１のビット線ＢＬ₁の延在する方向に隣接する第１の選択用トランジスタＴＲ’₁及び第１のメモリセルＭＣ’_1mの一部分を併せて図示した。第１のビット線ＢＬ₁の延在する方向に隣接する第１のメモリセルＭＣ_1m，ＭＣ’_1m・・・における第１のビット線ＢＬ₁は共通化されている。
【０１１７】
そして、各メモリセルＭＣ_1m，ＭＣ_2mは、第１の電極２１（下部電極）と、強誘電体層２２と、第２の電極（上部電極）２３とから成る。第１のメモリユニットＭＵ₁において、第ｎ番目（但し、ｎ＝１，２・・・Ｎであり、実施の形態４においては、ｎ＝１）の第１のサブメモリユニットＳＭＵ₁を構成する第１のメモリセルＭＣ_1mの第１の電極２１は、第ｎ番目の第１のサブメモリユニットＳＭＵ₁において共通であり、該共通の第１の電極２１（共通ノードＣＮ₁と呼ぶ場合がある）は、第ｎ番目の第１の選択用トランジスタＴＲ₁を介して第１のビット線ＢＬ₁に接続され、第２の電極２３は共通のプレート線ＰＬ_mに接続されている。一方、第２のメモリユニットＭＵ₂において、第ｎ番目（実施の形態４においては、ｎ＝１）の第２のサブメモリユニットＳＭＵ₂を構成する第２のメモリセルＭＣ_2mの第１の電極２１は、第ｎ番目の第２のサブメモリユニットＳＭＵ₂において共通であり、該共通の第１の電極２１（共通ノードＣＮ₂と呼ぶ場合がある）は、第ｎ番目の第２の選択用トランジスタＴＲ₂を介して第２のビット線ＢＬ₂に接続され、第２の電極２３は共通のプレート線ＰＬ_mに接続されている。
【０１１８】
メモリセルＭＣ_2mにおけるプレート線ＰＬ_mは、メモリセルＭＣ_1mにおけるプレート線ＰＬ_mと共通化されており、プレート線デコーダ／ドライバＰＤに接続されている。更には、第１の選択用トランジスタＴＲ₁のゲート電極はワード線ＷＬ₁に接続され、第２の選択用トランジスタＴＲ₂のゲート電極は第２のワード線ＷＬ₂に接続され、ワード線ＷＬ₁，ＷＬ₂は、ワード線デコーダ／ドライバＷＤに接続されている。また、第１のビット線ＢＬ₁及び第２のビット線ＢＬ₂は、差動センスアンプＳＡに接続されている。
【０１１９】
尚、不揮発性メモリのサブメモリユニットを構成するメモリセルの数（Ｍ）は４個に限定されず、一般には、２×Ｍ個（但し、Ｍ＝１，２，３・・・）とすることができる。但し、Ｍの値は２以上であればよく、例えば、２のべき数（２，４，８，１６・・・）であることが好ましい。
【０１２０】
実施の形態４の不揮発性メモリにおいては、プレート線ＰＬ_mを共有した（即ち、対となった）メモリセルＭＣ_1m，ＭＣ_2m（ｍ＝１，２・・・Ｍ）のそれぞれには、１ビットのデータが記憶される。
【０１２１】
そして、第１のメモリセルＭＣ_1mに記憶されたデータの読み出しを行うとき、第１の選択用トランジスタＴＲ₁をオン状態とし、第２の選択用トランジスタＴＲ₂をオフ状態とし、且つ、第２のビット線ＢＬ₂に参照電位を印加し、第２のメモリセルＭＣ_2mに記憶されたデータの読み出しを行うとき、第２の選択用トランジスタＴＲ₂をオン状態とし、第１の選択用トランジスタＴＲ₁をオフ状態とし、且つ、第１のビット線ＢＬ₁に参照電位を印加する。
【０１２２】
実施の形態４の不揮発性メモリにデータを書き込む不揮発性メモリの駆動方法を、以下、説明する。ここで、データの書き込みが、本発明の不揮発性メモリの駆動方法に該当する。尚、一例として、プレート線ＰＬ₁を共有した（即ち、対となった）メモリセルＭＣ₁₁，ＭＣ₂₁のそれぞれにデータを書き込むものとする。図８に動作波形を示す。尚、図８中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０１２３】
先ず、選択された第１のメモリセルＭＣ₁₁にデータを書き込む。
【０１２４】
（１Ｄ）初期状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮ₁，ＣＮ₂も０ボルトで浮遊状態となっている。
【０１２５】
（２Ｄ）データの書き込み開始においては、第１の選択用トランジスタＴＲ₁及び第２の選択用トランジスタＴＲ₂をオフ状態としておく。また、選択メモリセルＭＣ₁₁に接続された選択プレート線ＰＬ₁には高電位Ｖ_PL-H（＝Ｖ_cc）を印加し、非選択メモリセルＭＣ_kに接続された非選択プレート線ＰＬ_kに第１の中間電位Ｖ_PL-M1［＝（１／２）Ｖ_cc］を印加し、選択メモリセルＭＣ₁₁に書き込みすべきデータが「１」である場合には、第１のビット線ＢＬ₁を高電位Ｖ_BL-H（＝Ｖ_cc）とし、書き込みすべきデータが「０」である場合には、第１のビット線ＢＬ₁を低電位Ｖ_BL-L（＝０ボルト）とする。第１のサブメモリユニットＳＭＵ₁の共通ノードＣＮ₁及び第２のサブメモリユニットＳＭＵ₂の共通ノードＣＮ₂は、浮遊状態であるが故に、プレート線ＰＬ_Mとの容量結合によって、概ね（１／２）Ｖ_ccの電位となる。
【０１２６】
（３Ｄ）次に、ワード線ＷＬ₁をハイレベルとすることによって、第１の選択用トランジスタＴＲ₁をオン状態とし、共通ノードＣＮ₁と第１のビット線ＢＬ₁とを第１の選択用トランジスタＴＲ₁を介して接続する。
【０１２７】
（４Ｄ）その後、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加する。
【０１２８】
尚、工程（２Ｄ）において、第１のビット線ＢＬ₁に低電位Ｖ_BL-L（＝０ボルト）が印加されている場合、工程（３Ｄ）において、第１の選択用トランジスタＴＲ₁をオン状態とし、共通ノードＣＮ₁と第１のビット線ＢＬ₁とを第１の選択用トランジスタＴＲ₁を介して接続したとき、選択プレート線ＰＬ₁に高電位Ｖ_PL-H（＝Ｖ_cc）が印加されているが故に、選択メモリセルＭＣ₁₁にデータ「０」が書き込まれる。その後、工程（４Ｄ）において、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加しても、選択メモリセルＭＣ₁₁に書き込まれたデータ「０」は変化することがない。
【０１２９】
一方、工程（２Ｄ）において、第１のビット線ＢＬ₁に高電位Ｖ_BL-Hが印加されている場合、工程（３Ｄ）において、第１の選択用トランジスタＴＲ₁をオン状態とし、共通ノードＣＮ₁と第１のビット線ＢＬ₁とを第１の選択用トランジスタＴＲ₁を介して接続したとき、選択プレート線ＰＬ₁に高電位Ｖ_PL-Hが印加されているが故に、選択メモリセルＭＣ₁₁にはデータが書き込まれない。その後、工程（４Ｄ）において、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加することによって、選択メモリセルＭＣ₁₁にデータ「１」が書き込まれる。
【０１３０】
尚、工程（２Ｄ）〜工程（４Ｄ）において、第２の選択用トランジスタＴＲ₂はオフ状態であるが故に、第２のサブメモリユニットＳＭＵ₂の共通ノードＣＮ₂は浮遊状態であり、共通ノードＣＮ₂の電位は、概ね（１／２）Ｖ_ccの電位を保持する。
【０１３１】
（５Ｄ）次に、ワード線ＷＬ₁をローレベルとすることによって、第１の選択用トランジスタＴＲ₁をオフ状態とし、共通ノードＣＮ₁を浮遊状態とする。このときの共通ノードＣＮ₁の電位は、選択メモリセルＭＣ₁₁にデータ「０」が書き込まれていた場合には、Ｖ_BL-L（＝０ボルト）であり、選択メモリセルＭＣ₁₁にデータ「１」が書き込まれていた場合には、Ｖ_BL-H（＝Ｖ_cc）である。
【０１３２】
次に、選択された第２のメモリセルＭＣ₂₁にデータを書き込む。
【０１３３】
（６Ｄ）データの書き込み開始においては、選択メモリセルＭＣ₂₁に接続された選択プレート線ＰＬ₁には高電位Ｖ_PL-H（＝Ｖ_cc）を印加し、非選択メモリセルＭＣ_kに接続された非選択プレート線ＰＬ_kに第１の中間電位Ｖ_PL-M1［＝（１／２）Ｖ_cc］を印加し続け、選択メモリセルＭＣ₁₁に書き込みすべきデータが「１」である場合には、第２のビット線ＢＬ₂を高電位Ｖ_BL-H（＝Ｖ_cc）とし、書き込みすべきデータが「０」である場合には、第２のビット線ＢＬ₂を低電位Ｖ_BL-L（＝０ボルト）とする。
（７Ｄ）次に、ワード線ＷＬ₂をハイレベルとすることによって、第２の選択用トランジスタＴＲ₂をオン状態とし、共通ノードＣＮ₂と第１のビット線ＢＬ₂とを第１の選択用トランジスタＴＲ₁を介して接続する。
（８Ｄ）その後、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加する。
【０１３４】
尚、工程（６Ｄ）において、第２のビット線ＢＬ₂に低電位Ｖ_BL-L（＝０ボルト）が印加されている場合、工程（７Ｄ）において、第２の選択用トランジスタＴＲ₂をオン状態とし、共通ノードＣＮ₂と第２のビット線ＢＬ₂とを第２の選択用トランジスタＴＲ₂を介して接続したとき、選択プレート線ＰＬ₁に高電位Ｖ_PL-H（＝Ｖ_cc）が印加されているが故に、選択メモリセルＭＣ₂₁にデータ「０」が書き込まれる。その後、工程（８Ｄ）において、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加しても、選択メモリセルＭＣ₂₁に書き込まれたデータ「０」は変化することがない。
【０１３５】
一方、工程（６Ｄ）において、第２のビット線ＢＬ₂に高電位Ｖ_BL-Hが印加されている場合、工程（７Ｄ）において、第２の選択用トランジスタＴＲ₂をオン状態とし、共通ノードＣＮ₂と第２のビット線ＢＬ₂とを第２の選択用トランジスタＴＲ₂を介して接続したとき、選択プレート線ＰＬ₁に高電位Ｖ_PL-Hが印加されているが故に、選択メモリセルＭＣ₂₁にはデータが書き込まれない。その後、工程（８Ｄ）において、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加することによって、選択メモリセルＭＣ₂₁にデータ「１」が書き込まれる。
【０１３６】
（９Ｄ）次に、ワード線ＷＬ₂をローレベルとすることによって、第２の選択用トランジスタＴＲ₂をオフ状態とし、共通ノードＣＮ₂を浮遊状態とする。このときの共通ノードＣＮ₂の電位は、選択メモリセルＭＣ₂₁にデータ「０」が書き込まれていた場合には、Ｖ_BL-L（＝０ボルト）であり、選択メモリセルＭＣ₂₁にデータ「１」が書き込まれていた場合には、Ｖ_BL-H（＝Ｖ_cc）である。
【０１３７】
尚、工程（５Ｄ）〜工程（８Ｄ）において、第１の選択用トランジスタＴＲ₁はオフ状態であるが故に、第１のサブメモリユニットＳＭＵ₁の共通ノードＣＮ₂は浮遊状態である。それ故、工程（５Ｄ）〜工程（８Ｄ）において、共通ノードＣＮ₁の電位は、工程（５Ｄ）における電位、即ち、選択メモリセルＭＣ₁₁にデータ「０」が書き込まれていた場合には、Ｖ_BL-L（＝０ボルト）を、選択メモリセルＭＣ₁₁にデータ「１」が書き込まれていた場合には、Ｖ_BL-H（＝Ｖ_cc）を保持し続ける。
【０１３８】
（１０Ｄ）次に、非選択プレート線ＰＬ_kに第２の中間電位Ｖ_PL-M2（＝Ｖ_cc）を印加する。尚、選択プレート線ＰＬ₁には低電位Ｖ_PL-L（＝０ボルト）が印加されている。その結果、共通ノードＣＮ₁，ＣＮ₂とプレート線ＰＬ₁，ＰＬ_kとの容量結合に基づき、浮遊状態の共通ノードＣＮ₁，ＣＮ₂の電位が上昇する。具体的には、Ｍ＝８である場合、共通ノードＣＮ₁，ＣＮ₂の電位の上昇分は、約（１／２）Ｖ_ccである。
【０１３９】
従って、このときの共通ノードＣＮ₁，ＣＮ₂の電位は、選択メモリセルＭＣ₁₁，ＭＣ₂₁にデータ「０」が書き込まれていた場合には、約（１／２）Ｖ_ccとなり、選択メモリセルＭＣ₁₁，ＭＣ₂₁にデータ「１」が書き込まれていた場合には、約（３／２）Ｖ_ccとなる。選択プレート線ＰＬ₁には低電位Ｖ_PL-L（＝０ボルト）が印加されているので、選択メモリセルＭＣ₁₁，ＭＣ₂₁にデータ「０」が書き込まれていた場合には、選択プレート線ＰＬ₁と共通ノードＣＮ₁との間の電位差は約（１／２）Ｖ_ccであり、選択メモリセルＭＣ₁₁，ＭＣ₂₁に記憶されたデータ「０」に変化は生じない。一方、選択メモリセルＭＣ₁₁，ＭＣ₂₁にデータ「１」が書き込まれていた場合には、選択プレート線ＰＬ₁と共通ノードＣＮ₁との間の電位差は約（３／２）Ｖ_ccとなり、選択メモリセルＭＣ₁₁，ＭＣ₂₁にデータ「１」が強く書き込まれる。
【０１４０】
（１１Ｄ）以上の操作が完了したならば、非選択プレート線ＰＬ_kをＶ_PL-L（＝０ボルト）に戻し、書き込み動作を完了させてもよいが、次のアクセスをスムーズに行うために、非選択プレート線ＰＬ_Kの電位を第１の中間電位Ｖ_PL-M1［＝（１／２）Ｖ_cc］に戻すことが好ましい。
【０１４１】
（１２Ｄ）その後、再び、ワード線ＷＬ₁，ＷＬ₂をハイレベルとすることによって、第１の選択用トランジスタＴＲ₁及び第２の選択用トランジスタＴＲ₂をオン状態とし、共通ノードＣＮ₁と第１のビット線ＢＬ₁とを第１の選択用トランジスタＴＲ₁を介して接続し、共通ノードＣＮ₁の電位を０ボルトとし、共通ノードＣＮ₂と第２のビット線ＢＬ₂とを第２の選択用トランジスタＴＲ₂を介して接続し、共通ノードＣＮ₂の電位を０ボルトとする。
【０１４２】
（１３Ｄ）最後に、ワード線ＷＬ₁，ＷＬ₂をローレベルとすることによって、第１の選択用トランジスタＴＲ₁及び第２の選択用トランジスタＴＲ₂をオフ状態とし、サブメモリユニットＳＭＵ₁，ＳＭＵ₂の共通ノードＣＮ₁，ＣＮ₂と第１のビット線ＢＬ₁、第２のビット線ＢＬ₂との接続を解き、非選択プレート線ＰＬ_kをＶ_PL-L（＝０ボルト）に戻し、書き込み動作を完了させる。
【０１４３】
以降、メモリセルＭＣ_1m，Ｃ_2m（ｍ＝２，３・・・８）に対して、順次、工程（１Ｄ）〜（１３Ｄ）の操作を行う。
【０１４４】
以上の工程においては、ビット線ＢＬにはＶ_BL-H又はＶ_BL-Lを印加するだけでよく、中間電位も非選択プレート線ＰＬ_kに印加するＶ_PL-Mのみである。しかも、ディスターブが±（１／２）Ｖ_ccと、従来の駆動方法と変わらないにも拘わらず、従来の駆動方法よりもデータ「１」を強く書き込むことができる。
【０１４５】
尚、実施の形態４の第１の構成の駆動方法に、実施の形態３にて説明した駆動方法を適用することができる。
【０１４６】
（実施の形態５）
実施の形態５は、第２の構成に係る駆動方法に関する。図９に実施の形態５の不揮発性メモリの回路図を示す。実施の形態５における不揮発性メモリの構造は、模式的な一部断面図を図７に示した実施の形態４における不揮発性メモリの構造と同様である。但し、実施の形態５においては、第１の選択用トランジスタＴＲ₁のゲート電極と第２の選択用トランジスタＴＲ₂のゲート電極とが同一のワード線ＷＬに接続されている点が、実施の形態４と異なる。また、実施の形態５の不揮発性メモリの駆動方法においては、プレート線を共有した（即ち、対となった）第１のサブメモリユニットＳＭＵ₁を構成する第１のメモリセルＭＣ_1m及び第２のサブメモリユニットＳＭＵ₂を構成する第２のメモリセルＭＣ_2mに、相補的なデータ構成の１ビットを記憶し、あるいは又、相補的なデータ構成の１ビットを書き込む（若しくは、再書き込みを行う）。
【０１４７】
実施の形態５の不揮発性メモリからデータを読み出し、データを再書き込みする不揮発性メモリの駆動方法を、以下、説明する。ここで、データの再書き込み動作が、本発明の不揮発性メモリの駆動方法に該当する。尚、一例として、プレート線ＰＬ₁を共有した（即ち、対となった）メモリセル（ＭＣ₁₁，ＭＣ₂₁）からデータを読み出し、再書き込みするものとする。ここで、第１のメモリセルＭＣ₁₁にはデータ「１」が記憶され、第２のメモリセルＭＣ₂₁にはデータ「０」が記憶されているものとする。動作波形を図１０に示す。尚、図１０中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０１４８】
先ず、選択されたメモリセル（ＭＣ₁₁，ＭＣ₂₁）のデータの読み出しを行う。
【０１４９】
（１Ｅ）初期状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮ₁，ＣＮ₂も０ボルトで浮遊状態となっている。
【０１５０】
（２Ｅ）データ読み出しの開始時、ワード線ＷＬをハイレベルとすることによって、第１の選択用トランジスタＴＲ₁及び第２の選択用トランジスタＴＲ₂をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ₁の共通ノードＣＮ₁が第１のビット線ＢＬ₁に接続され、第２のサブメモリユニットＳＭＵ₂の共通ノードＣＮ₂が第２のビット線ＢＬ₂に接続される。尚、第１のビット線ＢＬ₁及び第２のビット線ＢＬ₂は、浮遊状態としておく。
【０１５１】
（３Ｅ）次に、選択されたプレート線ＰＬ₁にＶ_PL-H（＝Ｖ_cc）を印加する。非選択プレート線ＰＬ_kをＶ_PL-L（＝０ボルト）のままとする。このとき、第１の選択メモリセルＭＣ₁₁にはデータ「１」が書き込まれていたので、強誘電体層における分極反転が生じ、共通ノードＣＮ₁の電位、更には、第１のビット線ＢＬ₁の電位は上昇する。一方、第２の選択メモリセルＭＣ₂₁にはデータ「０」が書き込まれていたので、強誘電体層における分極反転が生ぜず、共通ノードＣＮ₂の電位、更には、第２のビット線ＢＬ₂の電位は０ボルトよりも若干高い程度となる。これによって、第１のビット線ＢＬ₁と第２のビット線ＢＬ₂との間に電位差が生じる。
【０１５２】
（４Ｅ）その後、ワード線ＷＬをローレベルとすることによって、第１の選択用トランジスタＴＲ₁及び第２の選択用トランジスタＴＲ₂をオフ状態とし、サブメモリユニットＳＭＵ₁の共通ノードＣＮ₁と第１のビット線ＢＬ₁との接続を解き、サブメモリユニットＳＭＵ₂の共通ノードＣＮ₂と第２のビット線ＢＬ₂との接続を解く。
【０１５３】
（５Ｅ）次に、差動センスアンプＳＡを活性化して、データを確定し、かかるデータを読み出すと共に、第１のビット線ＢＬ₁及び第２のビット線ＢＬ₂を充放電する。
【０１５４】
次に、選択されたメモリセル（ＭＣ₁₁，ＭＣ₂₁）におけるデータの再書き込みを行う。
【０１５５】
（６Ｅ）データの再書き込み開始においては、第１の選択用トランジスタＴＲ₁及び第２の選択用トランジスタＴＲ₂はオフ状態である。また、第１及び第２の選択メモリセルＭＣ₁₁，ＭＣ₂₁に接続されたプレート線ＰＬ₁には高電位Ｖ_PL-H（＝Ｖ_cc）が印加されている。この状態で、非選択メモリセルＭＣ_1k，ＭＣ_2kに接続されたプレート線ＰＬ_kに第１の中間電位Ｖ_PL-M1［＝（１／２）Ｖ_cc］を印加する。尚、第１の選択メモリセルＭＣ₁₁に再書き込みすべきデータが「１」であるので、第１のビット線ＢＬ₁は高電位Ｖ_BL-H（＝Ｖ_cc）となっており、第２の選択メモリセルＭＣ₂₁に再書き込みすべきデータが「０」であるので、第２のビット線ＢＬ₂は低電位Ｖ_BL-L（＝０ボルト）となっている。
【０１５６】
（７Ｅ）次に、ワード線ＷＬをハイレベルとすることによって、第１の選択用トランジスタＴＲ₁及び第２の選択用トランジスタＴＲ₂をオン状態とし、サブメモリユニットＳＭＵ₁の共通ノードＣＮ₁と第１のビット線ＢＬ₁とを第１の選択用トランジスタＴＲ₁を介して接続し、サブメモリユニットＳＭＵ₂の共通ノードＣＮ₂と第２のビット線ＢＬ₂とを第２の選択用トランジスタＴＲ₂を介して接続する。
【０１５７】
（８Ｅ）その後、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加する。
【０１５８】
尚、工程（６Ｅ）において、第１のビット線ＢＬ₁に高電位Ｖ_BL-H（＝Ｖ_cc）が印加されているので、工程（７Ｅ）において、第１の選択用トランジスタＴＲ₁をオン状態とし、共通ノードＣＮ₁と第１のビット線ＢＬ₁とを第１の選択用トランジスタＴＲ₁を介して接続したとき、選択プレート線ＰＬ₁に高電位Ｖ_PL-H（＝Ｖ_cc）が印加されているが故に、第１の選択メモリセルＭＣ₁₁にはデータが書き込まれない。その後、工程（８Ｅ）において、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加するので、第１の選択メモリセルＭＣ₁₁にデータ「１」が再書き込みされる。
【０１５９】
一方、工程（６Ｅ）において、第２のビット線ＢＬ₂に低電位Ｖ_BL-Lが印加されているので、工程（７Ｅ）において、第２の選択用トランジスタＴＲ₂をオン状態とし、共通ノードＣＮ₂と第２のビット線ＢＬ₂とを第２の選択用トランジスタＴＲ₂を介して接続したとき、選択プレート線ＰＬ₁に高電位Ｖ_PL-Hが印加されているが故に、第２の選択メモリセルＭＣ₂₁にデータ「０」が再書き込みされる。その後、工程（８Ｅ）において、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加するが、第２の選択メモリセルＭＣ₂₁に書き込まれたデータ「０」は変化することがない。
【０１６０】
（９Ｅ）次に、ワード線ＷＬをローレベルとすることによって、第１の選択用トランジスタＴＲ₁及び第２の選択用トランジスタＴＲ₂をオフ状態とし、共通ノードＣＮ₁，ＣＮ₂を浮遊状態とする。このときの共通ノードＣＮ₁の電位は、第１の選択メモリセルＭＣ₁₁にデータ「１」が書き込まれているので、Ｖ_BL-H（＝Ｖ_cc）である。一方、このときの共通ノードＣＮ₂の電位は、第２の選択メモリセルＭＣ₂₁にデータ「０」が書き込まれているので、Ｖ_BL-L（＝０ボルト）である。
【０１６１】
（１０Ｅ）次に、非選択プレート線ＰＬ_kに第２の中間電位Ｖ_PL-M2（＝Ｖ_cc）を印加する。尚、選択プレート線ＰＬ₁には低電位Ｖ_PL-L（＝０ボルト）が印加されている。その結果、共通ノードＣＮ₁，ＣＮ₂とプレート線ＰＬ₁，ＰＬ_kとの容量結合に基づき、浮遊状態の共通ノードＣＮ₁，ＣＮ₂の電位が上昇する。具体的には、Ｍ＝８である場合、共通ノードＣＮ₁，ＣＮ₂の電位の上昇分は、約（１／２）Ｖ_ccである。
【０１６２】
従って、このときの共通ノードＣＮ₁の電位は、第１の選択メモリセルＭＣ₁₁にデータ「１」が書き込まれので、約（３／２）Ｖ_ccとなる。選択プレート線ＰＬ₁には低電位Ｖ_PL-L（＝０ボルト）が印加されているので、選択メモリセルＭＣ₁₁にデータ「１」が強く書き込まれる。一方、このときの共通ノードＣＮ₂の電位は、第２の選択メモリセルＭＣ₂₁にデータ「０」が書き込まれので、約（１／２）Ｖ_ccとなる。
【０１６３】
（１１Ｅ）以上の操作が完了したならば、非選択プレート線ＰＬ_kをＶ_PL-L（＝０ボルト）に戻し、再書き込み動作を完了させてもよいが、次のアクセスをスムーズに行うために、非選択プレート線ＰＬ_Kの電位を第１の中間電位Ｖ_PL-M1［＝（１／２）Ｖ_cc］に戻すことが好ましい。
【０１６４】
（１２Ｅ）その後、再び、ワード線ＷＬをハイレベルとすることによって、第１の選択用トランジスタＴＲ₁及び第２の選択用トランジスタＴＲ₂をオン状態とし、共通ノードＣＮ₁，ＣＮ₂と第１及び第２のビット線ＢＬ₁，ＢＬ₂とを第１及び第２の選択用トランジスタＴＲ₁，ＴＲ₂を介して接続し、共通ノードＣＮ₁，ＣＮ₂の電位を０ボルトとする。
【０１６５】
（１３Ｅ）最後に、ワード線ＷＬをローレベルとすることによって、第１の選択用トランジスタＴＲ₁及び第２の選択用トランジスタＴＲ₂をオフ状態とし、共通ノードＣＮ₁，ＣＮ₂と第１及び第２のビット線ＢＬ₁，ＢＬ₂との接続を解き、非選択プレート線ＰＬ_kをＶ_PL-L（＝０ボルト）に戻し、再書き込み動作を完了させる。
【０１６６】
以降、メモリセル（ＭＣ_1m，ＭＣ_2m）（ｍ＝２，３・・・８）に対して、順次、工程（１Ｅ）〜（１３Ｅ）の操作を行う。
【０１６７】
以上の工程においては、ビット線ＢＬ₁，ＢＬ₂にはＶ_BL-H又はＶ_BL-Lを印加するだけでよく、中間電位も非選択プレート線ＰＬ_kに印加するＶ_PL-Mのみである。しかも、ディスターブが±（１／２）Ｖ_ccと、従来の駆動方法と変わらないにも拘わらず、従来の駆動方法よりもデータ「１」を強く書き込むことができる。
【０１６８】
尚、新たにデータの書き込みを行う場合には、工程（６Ｅ）において、書き込むべきデータに依存して、第１のビット線ＢＬ₁に低電位Ｖ_BL-L（＝０ボルト）又は高電位Ｖ_BL-H（＝Ｖ_cc）を印加し、第２のビット線ＢＬ₂に高電位Ｖ_BL-H（＝Ｖ_cc）又は低電位Ｖ_BL-L（＝０ボルト）を印加する。そして、工程（６Ｅ）〜（１３Ｅ）の操作を行えばよい。
【０１６９】
また、実施の形態５の第２の構成の駆動方法に、実施の形態３にて説明した駆動方法を適用することができる。
【０１７０】
（実施の形態６）
実施の形態６においては、実施の形態４あるいは実施の形態５にて説明した不揮発性メモリの変形例を示す。実施の形態６の不揮発性メモリは、不揮発性メモリを構成する第１のメモリユニットＭＵ₁と、この不揮発性メモリと第１のビット線ＢＬ₁の延在する方向に隣接した不揮発性メモリを構成する第１のメモリユニットＭＵ’₁とを層間絶縁層２６を介して積層し、不揮発性メモリを構成する第２のメモリユニットＭＵ₂と、この不揮発性メモリと第２のビット線ＢＬ₂の延在する方向に隣接した不揮発性メモリを構成する第１のメモリユニットＭＵ’₁とを層間絶縁層２６を介して積層した構成を有する。かかる実施の形態６の不揮発性メモリの模式的な一部断面図を図１１に示す。但し、図１１においては、第１のメモリユニットＭＵ₁，ＭＵ’₁のみを図示した。第２のメモリユニットＭＵ₂，ＭＵ’₂は、図１１の紙面垂直方向に隣接している。尚、第１のメモリユニットＭＵ’₁の構成要素に関する参照番号には「’」を付した。
【０１７１】
より具体的には、図１１に示す不揮発性メモリにおいては、ｐ型のシリコン半導体基板１０に形成されたＬＯＣＯＳ構造、シャロートレンチ構造、あるいはＬＯＣＯＳ構造とシャロートレンチ構造の組合せから成る素子分離領域１１に囲まれた活性領域に、ＭＯＳ型ＦＥＴから成る選択用トランジスタＴＲ₁，ＴＲ’₁が形成されている。選択用トランジスタＴＲ₁，ＴＲ’₁は、シリコン半導体基板１０の表面に形成された、例えばシリコン酸化膜から成るゲート絶縁膜１２、ゲート絶縁膜１２上に形成されたゲート電極１３（ワード線ＷＬ₁，ＷＬ’₁を兼ねている）、及び、シリコン半導体基板１０の活性領域に形成され、ｎ⁺型不純物を含有するソース／ドレイン領域１４Ａ，１４Ｂから構成されている。
【０１７２】
そして、全面に形成された下層絶縁層上にビット線ＢＬ₁が形成され、ビット線ＢＬ₁は、下層絶縁層に形成された接続孔（コンタクトホール）１５を介して、選択用トランジスタＴＲ₁，ＴＲ’₁の一方のソース／ドレイン領域１４Ａに接続されている。また、ビット線ＢＬ₁を含む下層絶縁層上には上層絶縁層が形成されている。尚、図面においては、下層絶縁層及び上層絶縁層を纏めて絶縁層１６で表した。また、ビット線ＢＬ₁は、後述する接続孔（コンタクトホール）１８と接触しないように、図１１の左右方向に延びている。
【０１７３】
絶縁層１６上には第１の電極（下部電極）２１が形成され、第１の電極２１上に強誘電体層２２が形成され、強誘電体層２２上に第２の電極（上部電極）２３が形成され、これらによってメモリセルＭＣ_1Mが構成されている。第１の電極２１は、メモリセルＭＣ_1Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１は、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して選択用トランジスタＴＲ₁の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極２１を、共通ノードＣＮ₁で示す。強誘電体層２２は、第２の電極２３と略同じパターンにて形成されている。
【０１７４】
更に、メモリセルＭＣ_1M及び絶縁層１６上には、層間絶縁層２６が形成されている。そして、層間絶縁層２６上には第１の電極（下部電極）２１’が形成され、第１の電極２１’上に強誘電体層２２’が形成され、強誘電体層２２’上に第２の電極（上部電極）２３’が形成され、これらによってメモリセルＭＣ’_1Mが構成されている。第１の電極２１’は、メモリセルＭＣ’_1Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１’は、層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、選択用トランジスタＴＲ’₁の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極２１’を、共通ノードＣＮ’₁で示す。強誘電体層２２’は、第２の電極２３’と略同じパターンにて形成されている。更には、メモリセルＭＣ’_1M及び層間絶縁層２６上には、上部絶縁層３６Ａが形成されている。
【０１７５】
ワード線ＷＬ₁，ＷＬ’₁は、図１１の紙面垂直方向に延びている。また、第２の電極２３，２３’は、図１１の紙面垂直方向に隣接するメモリセルＭＣ_2m，ＭＣ’_2mと共通であり、プレート線ＰＬ_mを兼ねている。また、メモリセルＭＣ_1MとメモリセルＭＣ’_1Mとは、垂直方向に揃っている。このような構造にすることによって、メモリセルの占有面積を小さくすることができ、集積度の向上を図ることができる。
【０１７６】
（実施の形態７）
実施の形態７においても、実施の形態４あるいは実施の形態５にて説明した不揮発性メモリの変形例を示す。図１２及び図１３に実施の形態７の不揮発性メモリの回路図を示し、図１４に模式的な一部断面図を示す。尚、図１２に示す回路図から構成された不揮発性メモリにおいては、第１の構成に係る駆動方法（実施の形態４参照））を実行することができ、図１３に示す回路図から構成された不揮発性メモリにおいては、第２の構成に係る駆動方法（実施の形態５参照）を実行することができる。尚、図１２に回路図を示す不揮発性メモリにおいては、サブメモリユニットＳＭＵ₁₁，ＳＭＵ₂₁に接続された選択用トランジスタＴＲ₁₁，ＴＲ₂₁のゲート電極のそれぞれは、ワード線ＷＬ₁に接続され、サブメモリユニットＳＭＵ₁₂，ＳＭＵ₂₂に接続された選択用トランジスタＴＲ₁₂，ＴＲ₂₂のゲート電極のそれぞれは、ワード線ＷＬ₂に接続されている。一方、図１３に回路図を示す不揮発性メモリにおいては、サブメモリユニットＳＭＵ₁₁，ＳＭＵ₁₂，ＳＭＵ₂₁，ＳＭＵ₂₂に接続された選択用トランジスタＴＲ₁₁，ＴＲ₁₂，ＴＲ₂₁，ＴＲ₂₂のゲート電極のそれぞれは、ワード線ＷＬ₁₁，ＷＬ₁₂，ＷＬ₂₁，ＷＬ₂₂に接続されている。
【０１７７】
実施の形態７の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ₁と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１であり、実施の形態７では、具体的には、Ｎ＝２）の第１の選択用トランジスタＴＲ_1Nと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態７においては、Ｍ＝８）の第１のメモリセルＭＣ_1nM（ｎ＝１，２・・・Ｎ）から構成された、Ｎ個（但し、Ｎ≧２であり、実施の形態７においては、Ｎ＝２）の第１のサブメモリユニットＳＭＵ_1Nと、
（Ｄ−１）Ｎ個のサブメモリユニットＳＭＵ_1Nのそれぞれを構成する第１のメモリセルＭＣ_1nm（ｍ＝１，２・・・Ｍ）で共通とされたＭ本のプレート線ＰＬ_m、
から成る第１のメモリユニットＭＵ₁、並びに、
（Ａ−２）第２のビット線ＢＬ₂と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ_2Nと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルＭＣ_2nMから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ_2Nと、
（Ｄ−２）Ｎ個のサブメモリユニットＳＭＵ_2Nのそれぞれを構成する第２のメモリセルＭＣ_2nmで共通とされ、且つ、前記第１のメモリユニットＭＵ₁を構成するＭ本のプレート線ＰＬ_mと共通のＭ本のプレート線ＰＬ_m、
から成る第２のメモリユニットＭＵ₂から構成されている。
【０１７８】
尚、図１４の模式的な一部断面図において、これらの第２のビット線ＢＬ₂、第２の選択用トランジスタＴＲ₂₁，ＴＲ₂₂及び第２のメモリユニットＭＵ₂は、第１のビット線ＢＬ₁、第１の選択用トランジスタＴＲ₁₁，ＴＲ₁₂及び第１のメモリユニットＭＵ₁と、紙面垂直方向に隣接している。
【０１７９】
そして、各メモリセルＭＣ_1nm(ｍ＝１，２・・・Ｍであり、ｎ＝１，２・・・Ｎであり、実施の形態７においては、ｍ＝１，２，・・・８、ｎ＝１，２）は、第１の電極（下部電極）２１，３１と、強誘電体層２２，３２と、第２の電極（上部電極）２３，３３とから成る。そして、第１のメモリユニットＭＵ₁において、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットＳＭＵ_1nを構成する第１のメモリセルＭＣ_1nmの第１の電極２１，３１は、第ｎ番目の第１のサブメモリユニットＳＭＵ_1nにおいて共通であり、該共通の第１の電極２１，３１（共通ノードＣＮ_1nと呼ぶ場合がある）は、第ｎ番目の第１の選択用トランジスタＴＲ_1nを介して第１のビット線ＢＬ₁に接続され、第２の電極２３，３３は共通のプレート線ＰＬ_mに接続されている。一方、第２のメモリユニットＭＵ₂において、第ｎ番目の第２のサブメモリユニットＳＭＵ_2nを構成する第２のメモリセルＭＣ_2nmの第１の電極２１，３１は、第ｎ番目の第２のサブメモリユニットＳＭＵ_2nにおいて共通であり、該共通の第１の電極２１，３１（共通ノードＣＮ_2nと呼ぶ場合がある）は、第ｎ番目の第２の選択用トランジスタＴＲ_2nを介して第２のビット線ＢＬ₂に接続され、第２の電極２３，３３は共通のプレート線ＰＬ_mに接続されている。
【０１８０】
尚、不揮発性メモリのメモリユニットを構成するメモリセルの数は８個に限定されず、一般には、２×Ｍ個（但し、Ｍ＝１，２，３・・・）とすることができる。但し、但し、Ｍの値は２以上であればよく、例えば、２のべき数（２，４，８，１６・・・）であることが好ましい。
【０１８１】
メモリセルＭＣ_11m，ＭＣ_12m，ＭＣ_21m，ＭＣ_22mにおけるプレート線ＰＬ_mは共通化されており、プレート線デコーダ／ドライバＰＤに接続されている。更には、第１の選択用トランジスタＴＲ₁₁のゲート電極と第２の選択用トランジスタＴＲ₂₁のゲート電極はワード線ＷＬ₁に接続され、第１の選択用トランジスタＴＲ₁₂のゲート電極と第２の選択用トランジスタＴＲ₂₂のゲート電極はワード線ＷＬ₂に接続され、ワード線ＷＬ₁，ＷＬ₂は、ワード線デコーダ／ドライバＷＤに接続されている。また、第１のビット線ＢＬ₁及び第２のビット線ＢＬ₂は、差動センスアンプＳＡに接続されている。
【０１８２】
実施の形態７の不揮発性メモリにおいては、第１のメモリユニットＭＵ₁を構成する第１のサブメモリユニットＳＭＵ₁₁，ＳＭＵ₁₂のそれぞれは層間絶縁層２６を介して積層されており、第２のメモリユニットＭＵ₂を構成する第２のサブメモリユニットＳＭＵ₂₁，ＳＭＵ₂₂のそれぞれは層間絶縁層２６を介して積層されている。即ち、第１のメモリユニットＭＵ₁を構成する第１番目のサブメモリユニットＳＭＵ₁₁と第２番目のサブメモリユニットＳＭＵ₁₂とは層間絶縁層２６を介して積層されている。更には、第２のメモリユニットＭＵ₂を構成する第１番目のサブメモリユニットＳＭＵ₂₁と第２番目のサブメモリユニットＳＭＵ₂₂も層間絶縁層２６を介して積層されている。これによって、不揮発性メモリの高集積化を図ることができる。
【０１８３】
実施の形態７の不揮発性メモリの駆動方法は、実施の形態４あるいは実施の形態５にて説明したと同様の駆動方法とすることができるので、詳細な説明は省略する。
【０１８４】
以下、実施の形態７の不揮発性メモリの詳細を説明する。尚、以下の説明においては、第１のメモリユニットＭＵ₁について説明するが、第２のメモリユニットＭＵ₂も同様の構造である。
【０１８５】
より具体的には、図１４に示す不揮発性メモリにおいては、ｐ型のシリコン半導体基板１０に形成されたＬＯＣＯＳ構造、シャロートレンチ構造、あるいはＬＯＣＯＳ構造とシャロートレンチ構造の組合せから成る素子分離領域１１に囲まれた活性領域に、ＭＯＳ型ＦＥＴから成る第１の選択用トランジスタＴＲ₁₁，ＴＲ₁₂が形成されている。第１の選択用トランジスタＴＲ₁₁，ＴＲ₁₂は、シリコン半導体基板１０の表面に形成された、例えばシリコン酸化膜から成るゲート絶縁膜１２、ゲート絶縁膜１２上に形成されたゲート電極１３（ワード線ＷＬ₁，ＷＬ₂を兼ねている）、及び、シリコン半導体基板１０の活性領域に形成され、ｎ⁺型不純物を含有するソース／ドレイン領域１４Ａ，１４Ｂから構成されている。
【０１８６】
そして、全面に形成された下層絶縁層上にビット線ＢＬ₁が形成され、ビット線ＢＬ₁は、下層絶縁層に形成された接続孔（コンタクトホール）１５を介して、選択用トランジスタＴＲ₁₁，ＴＲ₁₂の一方のソース／ドレイン領域１４Ａに接続されている。また、ビット線ＢＬ₁を含む下層絶縁層上には上層絶縁層が形成されている。尚、図面においては、下層絶縁層及び上層絶縁層を纏めて絶縁層１６で表した。また、ビット線ＢＬ₁は、後述する接続孔（コンタクトホール）１８と接触しないように、図１４の左右方向に延びている。
【０１８７】
絶縁層１６上には第１の電極（下部電極）２１が形成され、第１の電極２１上に強誘電体層２２が形成され、強誘電体層２２上に第２の電極（上部電極）２３が形成され、これらによってメモリセルＭＣ_11Mが構成され、更には、第１番目のサブメモリユニットＳＭＵ₁₁が構成されている。第１の電極２１は、メモリセルＭＣ_11Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１は、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して選択用トランジスタＴＲ₁₁の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極２１を、共通ノードＣＮ₁₁で示す。強誘電体層２２は、第２の電極２３と略同じパターンにて形成されている。
【０１８８】
更に、メモリセルＭＣ_11M（サブメモリユニットＳＭＵ₁₁）及び絶縁層１６上には、層間絶縁層２６が形成されている。そして、層間絶縁層２６上には第１の電極（下部電極）３１が形成され、第１の電極３１上に強誘電体層３２が形成され、強誘電体層３２上に第２の電極（上部電極）３３が形成され、これらによってメモリセルＭＣ_12Mが構成され、更には、第２番目のサブメモリユニットＳＭＵ₁₂が構成されている。第１の電極３１は、メモリセルＭＣ_12Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極３１は、層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、選択用トランジスタＴＲ₁₂の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極３１を、共通ノードＣＮ₁₂で示す。強誘電体層３２は、第２の電極３３と略同じパターンにて形成されている。更には、メモリセルＭＣ_12M及び層間絶縁層２６上には、上部絶縁層３６Ａが形成されている。
【０１８９】
ワード線ＷＬ₁，ＷＬ₂は、図１４の紙面垂直方向に延びている。また、第２の電極２３は、図１４の紙面垂直方向に隣接する第２のメモリユニットＭＵ₂を構成する第１番目のサブメモリユニットＳＭＵ₂₁のメモリセルＭＣ_21mと共通であり、プレート線ＰＬ_mを兼ねている。更には、第２の電極３３も、図１４の紙面垂直方向に隣接する第２のメモリユニットＭＵ₂を構成する第２番目のサブメモリユニットＳＭＵ₂₂のメモリセルＭＣ_22mと共通であり、プレート線ＰＬ_mを兼ねている。各メモリセルＭＣ_11m，ＭＣ_12m，ＭＣ_21m，ＭＣ_22mで共有されたこれらの各プレート線ＰＬ_mは、図１４の紙面垂直方向に延びており、図示しない領域において接続孔を介して接続されている。また、メモリセルＭＣ_11MとメモリセルＭＣ_12Mとは、垂直方向に揃っている。このような構造にすることによって、メモリセルの占有面積を小さくすることができ、集積度の向上を図ることができる。
【０１９０】
そして、プレート線ＰＬ_mを共有したメモリセルＭＣ_1nm，ＭＣ_2nmに相補的なデータを書き込むことで、それぞれに、１ビットを記憶することができるし、あるいは、それぞれに１ビットを記憶することができる。即ち、４つの選択用トランジスタＴＲ₁₁〜ＴＲ₂₂と、３２個のメモリセルＭＣ_1nm，ＭＣ_2nmによって、１つのメモリユニット（アクセス単位ユニット）が構成され、３２ビット（図１３の回路図参照）あるいは１６ビット（図１２の回路図参照）を記憶する。
【０１９１】
（実施の形態８）
実施の形態８においても、実施の形態４あるいは実施の形態５にて説明した不揮発性メモリの変形例を示す。図１６及び図１７に実施の形態８の不揮発性メモリの回路図を示し、図１５に模式的な一部断面図を示す。尚、図１６に示す回路図から構成された不揮発性メモリにおいては、第１の構成に係る駆動方法（実施の形態４参照）を実行することができ、図１７に示す回路図から構成された不揮発性メモリにおいては、第２の構成に係る駆動方法（実施の形態５参照）を実行することができる。尚、図１６に回路図を示す不揮発性メモリにおいては、サブメモリユニットＳＭＵ₁₁，ＳＭＵ₂₁に接続された選択用トランジスタＴＲ₁₁，ＴＲ₂₁のゲート電極のそれぞれはワード線ＷＬ₁に接続され、サブメモリユニットＳＭＵ₁₂，ＳＭＵ₂₂に接続された選択用トランジスタＴＲ₁₂，ＴＲ₂₂のゲート電極のそれぞれはワード線ＷＬ₂に接続され、サブメモリユニットＳＭＵ₁₃，ＳＭＵ₂₃に接続された選択用トランジスタＴＲ₁₃，ＴＲ₂₃のゲート電極のそれぞれはワード線ＷＬ₃に接続され、サブメモリユニットＳＭＵ₁₄，ＳＭＵ₂₄に接続された選択用トランジスタＴＲ₁₄，ＴＲ₂₄のゲート電極のそれぞれはワード線ＷＬ₄に接続されている。一方、図１７に回路図を示す不揮発性メモリにおいては、サブメモリユニットＳＭＵ₁₁，ＳＭＵ₁₂，ＳＭＵ₁₃，ＳＭＵ₁₄，ＳＭＵ₂₁，ＳＭＵ₂₂，ＳＭＵ₂₃，ＳＭＵ₂₄に接続された選択用トランジスタＴＲ₁₁，ＴＲ₁₂，ＴＲ₁₃，ＴＲ₁₄，ＴＲ₂₁，ＴＲ₂₂，ＴＲ₂₃，ＴＲ₂₄のゲート電極のそれぞれは、ワード線ＷＬ₁₁，ＷＬ₁₂，ＷＬ₁₃，ＷＬ₁₄，ＷＬ₂₁，ＷＬ₂₂，ＷＬ₂₃，ＷＬ₂₄に接続されている。尚、図１６及び図１７においては、第１のビット線ＢＬ₁及び第２のビット線ＢＬ₂が接続された差動センスアンプＳＡの図示を省略した。
【０１９２】
実施の形態８の不揮発性メモリにおいては、第１のメモリユニットＭＵ₁を構成するサブメモリユニットＳＭＵ₁₁，ＳＭＵ₁₂，ＳＭＵ₁₃，ＳＭＵ₁₄が４段に積層されている。また、図示しないが、第２のメモリユニットＭＵ₂を構成するサブメモリユニットＳＭＵ₂₁，ＳＭＵ₂₂，ＳＭＵ₂₃，ＳＭＵ₂₄も４段に積層されている。
【０１９３】
実施の形態８の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ₁と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１であり、実施の形態８では、具体的には、Ｎ＝４）の第１の選択用トランジスタＴＲ_1N（ＴＲ₁₁，ＴＲ₁₂，ＴＲ₁₃，ＴＲ₁₄）と、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態８においては、Ｍ＝８）の第１のメモリセルＭＣ_1nM（ＭＣ_11M，ＭＣ_12M，ＭＣ_13M，ＭＣ_14M）から構成された、Ｎ個の第１のサブメモリユニットＳＭＵ_1N（ＳＭＵ₁₁，ＳＭＵ₁₂，ＳＭＵ₁₃，ＳＭＵ₁₄）と、
（Ｄ−１）Ｎ個のサブメモリユニットＳＭＵ_1nのそれぞれを構成する第１のメモリセルＭＣ_1nm（ＭＣ_11m，ＭＣ_12m，ＭＣ_12m，ＭＣ_14m）で共通とされたＭ本のプレート線ＰＬ_m、
から成る第１のメモリユニットＭＵ₁、並びに、
（Ａ−２）第２のビット線ＢＬ₂と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ_2N（ＴＲ₂₁，ＴＲ₂₂，ＴＲ₂₃，ＴＲ₂₄）と、
（Ｃ−２）それぞれがＭ個の第２のメモリセルＭＣ_2nM（ＭＣ_21M，ＭＣ_22M，ＭＣ_23M，ＭＣ_24M）から構成された、Ｎ個の第２のサブメモリユニットＳＭＵ_2N（ＳＭＵ₂₁，ＳＭＵ₂₂，ＳＭＵ₂₃，ＳＭＵ₂₄）と、
（Ｄ−２）Ｎ個のサブメモリユニットＳＭＵ_2nのそれぞれを構成する第２のメモリセルＭＣ_2nm（ＭＣ_21m，ＭＣ_22m，ＭＣ_22m，ＭＣ_24m）で共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線ＰＬ_m、
から成る第２のメモリユニットＭＵ₂から構成されている。
【０１９４】
即ち、実施の形態８の不揮発性メモリは、メモリユニットを構成するサブメモリユニットが４層構成である。尚、サブメモリユニットを構成するメモリセルの数は８個に限定されず、また、メモリユニットを構成するメモリセルの数は３２個に限定されない。
【０１９５】
そして、各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、メモリセルＭＣ_11M及びメモリセルＭＣ_21Mのそれぞれは、第１の電極２１と、強誘電体層２２と、第２の電極２３とから成る。また、メモリセルＭＣ_12M及びメモリセルＭＣ_22Mのそれぞれは、第１の電極３１と、強誘電体層３２と、第２の電極３３とから成る。更には、メモリセルＭＣ_13M及びメモリセルＭＣ_23Mのそれぞれは、第１の電極４１と、強誘電体層４２と、第２の電極４３とから成る。また、メモリセルＭＣ_14M及びメモリセルＭＣ_24Mのそれぞれは、第１の電極５１と、強誘電体層５２と、第２の電極５３とから成る。
【０１９６】
第１のメモリユニットＭＵ₁において、第ｎ番目（ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットＳＭＵ_1nを構成する第１のメモリセルＭＣ_1nmの第１の電極２１，３１，４１，５１は、第ｎ番目の第１のサブメモリユニットＳＭＵ_1nにおいて共通であり、該共通の第１の電極２１，３１，４１，５１は、第ｎ番目の第１の選択用トランジスタＴＲ_1nを介して第１のビット線ＢＬ₁に接続され、第２の電極２３，３３，４３，５３は共通のプレート線ＰＬ_mに接続されている。
【０１９７】
第２のメモリユニットＭＵ₂において、第ｎ番目の第２のサブメモリユニットＳＭＵ_2nを構成する第２のメモリセルＭＣ_2nmの第１の電極２１，３１，４１，５１は、第ｎ番目の第２のサブメモリユニットＳＭＵ_2nにおいて共通であり、該共通の第１の電極２１，３１，４１，５１は、第ｎ番目の第２の選択用トランジスタＴＲ_2nを介して第２のビット線ＢＬ₂に接続され、第２の電極２３，３３，４３，５３は共通のプレート線ＰＬ_mに接続されている。
【０１９８】
より具体的には、図１５に示す不揮発性メモリにおいては、ｐ型のシリコン半導体基板１０に形成されたＬＯＣＯＳ構造、シャロートレンチ構造、あるいはＬＯＣＯＳ構造とシャロートレンチ構造の組合せから成る素子分離領域１１に囲まれた活性領域に、ＭＯＳ型ＦＥＴから成る第１の選択用トランジスタＴＲ₁₁，ＴＲ₁₂，ＴＲ₁₃，ＴＲ₁₄が形成されている。第１の選択用トランジスタＴＲ₁₁，ＴＲ₁₂，ＴＲ₁₃，ＴＲ₁₄は、シリコン半導体基板１０の表面に形成された、例えばシリコン酸化膜から成るゲート絶縁膜１２、ゲート絶縁膜１２上に形成されたゲート電極１３（ワード線ＷＬ₁，ＷＬ₂，ＷＬ₃，ＷＬ₄を兼ねている）、及び、シリコン半導体基板１０の活性領域に形成され、ｎ⁺型不純物を含有するソース／ドレイン領域１４Ａ，１４Ｂから構成されている。
【０１９９】
そして、全面に形成された下層絶縁層上にビット線ＢＬ₁が形成され、ビット線ＢＬ₁は、下層絶縁層に形成された接続孔１５を介して、第１番目及び第２番目の第１の選択用トランジスタＴＲ₁₁，ＴＲ₁₂の一方のソース／ドレイン領域１４Ａ、並びに、第３番目及び第４番目の第１の選択用トランジスタＴＲ₁₃，ＴＲ₁₄の一方のソース／ドレイン領域１４Ａに接続されている。また、ビット線ＢＬ₁を含む下層絶縁層上には上層絶縁層が形成されている。ビット線ＢＬ₁は、後述する接続孔１８と接触しないように、図１５の左右方向に延びている。
【０２００】
絶縁層１６上には第１の電極（下部電極）２１が形成され、第１の電極２１上に強誘電体層２２が形成され、強誘電体層２２上に第２の電極（上部電極）２３が形成され、これらによってメモリセルＭＣ_11Mが構成され、サブメモリユニットＳＭＵ₁₁が構成されている。第１の電極２１は、サブメモリユニットＳＭＵ₁₁に共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１は、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して第１番目の選択用トランジスタＴＲ₁₁の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極２１を、共通ノードＣＮ₁₁で示す。強誘電体層２２は、第２の電極２３と略同じパターンにて形成されている。
【０２０１】
更に、サブメモリユニットＳＭＵ₁₁及び絶縁層１６上には、第１の層間絶縁層２６が形成されている。そして、第１の層間絶縁層２６上には第１の電極（下部電極）３１が形成され、第１の電極３１上に強誘電体層３２が形成され、強誘電体層３２上に第２の電極（上部電極）３３が形成され、これらによってメモリセルＭＣ_12M、サブメモリユニットＳＭＵ₁₂が構成されている。第１の電極３１は、メモリセルＭＣ_12Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極３１は、第１の層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、第２番目の選択用トランジスタＴＲ₁₂の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極３１を、共通ノードＣＮ₁₂で示す。強誘電体層３２は、第２の電極３３と略同じパターンにて形成されている。
【０２０２】
更に、サブメモリユニットＳＭＵ₁₂及び第１の層間絶縁層２６上には、第２の層間絶縁層３６が形成されている。そして、第２の層間絶縁層３６上には第１の電極（下部電極）４１が形成され、第１の電極４１上に強誘電体層４２が形成され、強誘電体層４２上に第２の電極（上部電極）４３が形成され、これらによってメモリセルＭＣ_13M、サブメモリユニットＳＭＵ₁₃が構成されている。第１の電極４１は、メモリセルＭＣ_13Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極４１は、第２の層間絶縁層３６に形成された開口部３７内に設けられた接続孔３８、第１の層間絶縁層２６上に形成されたパッド部３５、第１の層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、第３番目の選択用トランジスタＴＲ₁₃の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極４１を、共通ノードＣＮ₁₃で示す。強誘電体層４２は、第２の電極４３と略同じパターンにて形成されている。
【０２０３】
更に、サブメモリユニットＳＭＵ₁₃及び第２の層間絶縁層３６上には、第３の層間絶縁層４６が形成されている。そして、第３の層間絶縁層４６上には第１の電極（下部電極）５１が形成され、第１の電極５１上に強誘電体層５２が形成され、強誘電体層５２上に第２の電極（上部電極）５３が形成され、これらによってメモリセルＭＣ_14Mが構成され、サブメモリユニットＳＭＵ₁₄が構成されている。第１の電極５１は、メモリセルＭＣ_14Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極５１は、第３の層間絶縁層４６に形成された開口部４７内に設けられた接続孔４８、第２の層間絶縁層３６上に形成されたパッド部４５、第２の層間絶縁層３６に形成された開口部３７内に設けられた接続孔３８、第１の層間絶縁層２６上に形成されたパッド部３５、第１の層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、第４番目の選択用トランジスタＴＲ₁₄の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極５１を、共通ノードＣＮ₁₄と呼ぶ場合がある。強誘電体層５２は、第２の電極５３と略同じパターンにて形成されている。更には、メモリセルＭＣ_14M及び第３の層間絶縁層４６上には、上部絶縁層５６Ａが形成されている。
【０２０４】
ワード線ＷＬ₁，ＷＬ₂，ＷＬ₃，ＷＬ₄は、図１５の紙面垂直方向に延びている。また、第２の電極２３は、図１５の紙面垂直方向に隣接するメモリセルＭＣ_21mと共通であり、プレート線ＰＬ_mを兼ねている。更には、第２の電極３３，４３，５３も、図１５の紙面垂直方向に隣接するメモリセルＭＣ_22m，ＭＣ_23m，ＭＣ_24mと共通であり、プレート線ＰＬ_mを兼ねている。各メモリセルＭＣ_11m，ＭＣ_12m，ＭＣ_13m，ＭＣ_14m，ＭＣ_21m，ＭＣ_22m，ＭＣ_23m，ＭＣ_24mで共有されたこれらの各プレート線ＰＬ_mは、図１５の紙面垂直方向に延びており、図示しない領域において接続孔を介して接続されている。また、メモリセルＭＣ_11MとメモリセルＭＣ_12MとメモリセルＭＣ_13MとメモリセルＭＣ_14Mは、垂直方向に揃っている。このような構造にすることによって、メモリセルの占有面積をより一層小さくすることができ、集積度のより一層の向上を図ることができる。
【０２０５】
この不揮発性メモリにおいては、第１番目の選択用トランジスタＴＲ₁₁，ＴＲ₂₁はワード線ＷＬ₁に接続されており、第２番目の選択用トランジスタＴＲ₁₂，ＴＲ₂₂はワード線ＷＬ₂に接続されており、第３番目の選択用トランジスタＴＲ₁₃，ＴＲ₂₃はワード線ＷＬ₃に接続されており、第４番目の選択用トランジスタＴＲ₁₄，ＴＲ₂₄はワード線ＷＬ₄に接続されている。
【０２０６】
そして、プレート線ＰＬ_mを共有したメモリセルＭＣ_11m，ＭＣ_21m、プレート線ＰＬ_mを共有したメモリセルＭＣ_12m，ＭＣ_22m、プレート線ＰＬ_mを共有したＭＣ_13m，ＭＣ_23m、プレート線ＰＬ_mを共有したメモリセルＭＣ_14m，ＭＣ_24mに相補的なデータを書き込むことで、それぞれに、１ビットを記憶する。尚、第２の選択用トランジスタＴＲ₂₁，ＴＲ₂₂，ＴＲ₂₃，ＴＲ₂₄の構造、メモリセルＭＣ_21m，ＭＣ_22m，ＭＣ_23m，ＭＣ_24mの構造は、図１５に示した構造と同じであり、図１５の紙面垂直方向に隣接している。また、８つの選択用トランジスタＴＲ₁₁〜ＴＲ₁₄，ＴＲ₂₁〜ＴＲ₂₄と、６４個のメモリセルＭＣ_11m〜ＭＣ_14m，ＭＣ_21m〜ＭＣ_24mによって、１つのメモリユニット（アクセス単位ユニット）が構成され、３２ビット（図１６参照）あるいは６４ビット（図１７参照）を記憶する。
【０２０７】
ワード線ＷＬ₁，ＷＬ₂，ＷＬ₃，ＷＬ₄はワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬ₁，ＢＬ₂は、差動センスアンプ（図示せず）に接続されている。更には、プレート線ＰＬ_mは、プレート線デコーダ／ドライバＰＤに接続されている。
【０２０８】
実際の不揮発性メモリにおいては、この３２ビットあるいは６４ビットを記憶する不揮発性メモリの集合がアクセス単位ユニットとしてアレイ状に配設されている。
【０２０９】
（実施の形態９）
実施の形態９の不揮発性メモリは、実施の形態８の不揮発性メモリの変形である。実施の形態９の不揮発性メモリが、実施の形態８の不揮発性メモリと異なる点は、第１番目のサブメモリユニットＳＭＵ₁₁のメモリセルＭＣ_11mと第２番目のサブメモリユニットＳＭＵ₁₂のメモリセルＭＣ_12mで第２の電極（プレート線）が共通とされ、第３番目のサブメモリユニットＳＭＵ₁₃のメモリセルＭＣ_13mと第４番目のサブメモリユニットＳＭＵ₁₄のメモリセルＭＣ_14mで第２の電極（プレート線）が共通とされている点にある。また、第１番目のサブメモリユニットＳＭＵ₂₁のメモリセルＭＣ_21mと第２番目のサブメモリユニットＳＭＵ₂₂のメモリセルＭＣ_22mで第２の電極（プレート線）が共通とされ、第３番目のサブメモリユニットＳＭＵ₂₃のメモリセルＭＣ_23mと第４番目のサブメモリユニットＳＭＵ₂₄のメモリセルＭＣ_24mで第２の電極（プレート線）が共通とされている。
【０２１０】
図１８に模式的な一部断面図を示す実施の形態９の不揮発性メモリは、
▲１▼ 第１の電極２１Ａと強誘電体層２２Ａと第２の電極２３とから成るメモリセルＭＣ_11m（ｍ＝１，２，３・・・７，８であり、具体的には、ＭＣ₁₁₁，ＭＣ₁₁₂，ＭＣ₁₁₃・・・ＭＣ₁₁₇，ＭＣ₁₁₈であり、サブメモリユニットＳＭＵ₁₁である）、
▲２▼ 第１の電極２１Ｂと強誘電体層２２Ｂと第２の電極２３とから成るメモリセルＭＣ_12m（ｍ＝１，２，３・・・７，８であり、具体的には、ＭＣ₁₂₁，ＭＣ₁₂₂，ＭＣ₁₂₃・・・ＭＣ₁₂₇，ＭＣ₁₂₈であり、サブメモリユニットＳＭＵ₁₂である）、
▲３▼ 第１の電極３１Ａと強誘電体層３２Ａと第２の電極３３とから成るメモリセルＭＣ_13m（ｍ＝１，２，３・・・７，８であり、具体的には、ＭＣ₁₃₁，ＭＣ₁₃₂，ＭＣ₁₃₃・・・ＭＣ₁₃₇，ＭＣ₁₃₈であり、サブメモリユニットＳＭＵ₁₃である）、並びに、
▲４▼ 第１の電極３１Ｂと強誘電体層３２Ｂと第２の電極３３とから成るメモリセルＭＣ_14m（ｍ＝１，２，３・・・７，８であり、具体的には、ＭＣ₁₄₁，ＭＣ₁₄₂，ＭＣ₁₄₃・・・ＭＣ₁₄₇，ＭＣ₁₄₈であり、サブメモリユニットＳＭＵ₁₄である）、
から構成されている。
【０２１１】
即ち、実施の形態９の不揮発性メモリは、各メモリユニットを構成するサブメモリユニットが４層構成である。尚、メモリユニットを構成するメモリセルの数は８個に限定されず、また、不揮発性メモリを構成するメモリセルの数は３２個に限定されない。
【０２１２】
選択用トランジスタＴＲ₁₁，ＴＲ₁₂、ＴＲ₁₃，ＴＲ₁₄，ＴＲ₂₁，ＴＲ₂₂，ＴＲ₂₃，ＴＲ₂₄の構造は、実施の形態８において説明した不揮発性メモリの構造と同じであるが故に、詳細な説明は省略する。
【０２１３】
そして、絶縁層１６上には第１の電極２１Ａが形成され、第１の電極２１Ａ上に強誘電体層２２Ａが形成され、強誘電体層２２Ａ上に第２の電極２３が形成され、これらによってメモリセルＭＣ_11Mが構成されている。第１の電極２１Ａは、メモリセルＭＣ_11Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１Ａは、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して選択用トランジスタＴＲ₁₁の他方のソース／ドレイン領域１４Ｂに接続されている。強誘電体層２２Ａは、第２の電極２３と略同じパターンにて形成されている。
【０２１４】
更に、メモリセルＭＣ_11M及び絶縁層１６上には、強誘電体層２２Ｂが形成され、その上には第１の電極２１Ｂが形成されている。そして、第１の電極２１Ｂ、強誘電体層２２Ｂ及び第２の電極２３によってメモリセルＭＣ_12Mが構成されている。第１の電極２１Ｂは、メモリセルＭＣ_12Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１Ｂは、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、選択用トランジスタＴＲ₁₂の他方のソース／ドレイン領域１４Ｂに接続されている。強誘電体層２２Ｂは、第１の電極２１Ｂと略同じパターンにて形成されている。
【０２１５】
更に、メモリセルＭＣ_12M及び絶縁層１６上には、層間絶縁層２６が形成されている。そして、層間絶縁層２６上には第１の電極３１Ａが形成され、第１の電極３１Ａ上に強誘電体層３２Ａが形成され、強誘電体層３２Ａ上に第２の電極３３が形成され、これらによってメモリセルＭＣ_13Mが構成されている。第１の電極３１Ａは、メモリセルＭＣ_13Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極３１Ａは、層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、選択用トランジスタＴＲ₂₁の他方のソース／ドレイン領域１４Ｂに接続されている。強誘電体層３２Ａは、第２の電極３３と略同じパターンにて形成されている。
【０２１６】
更に、メモリセルＭＣ_13M及び層間絶縁層２６上には、強誘電体層３２Ｂが形成され、その上には第１の電極３１Ｂが形成されている。そして、第１の電極３１Ｂ、強誘電体層３２Ｂ及び第２の電極３３によってメモリセルＭＣ_14Mが構成されている。第１の電極３１Ｂは、メモリセルＭＣ_14Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極３１Ｂは、層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、選択用トランジスタＴＲ₂₂の他方のソース／ドレイン領域１４Ｂに接続されている。強誘電体層３２Ｂは、第１の電極３１Ｂと略同じパターンにて形成されている。更には、メモリセルＭＣ_14M及び層間絶縁層２６上には、上部絶縁層３６Ａが形成されている。
【０２１７】
メモリセルＭＣ_11MとメモリセルＭＣ_12MとメモリセルＭＣ_13MとメモリセルＭＣ_14Mは、垂直方向に揃っている。このような構造にすることによって、メモリセルの占有面積をより一層小さくすることができ、集積度のより一層の向上を図ることができる。
【０２１８】
尚、メモリユニットＭＵ₂の構成も同様とすることができる。実施の形態９の不揮発性メモリの回路図は図１６あるいは図１７に示したと同様である。更には、ワード線ＷＬ₁〜ＷＬ₄、あるいは、ワード線ＷＬ₁₁〜ＷＬ₂₄、プレート線ＰＬ_mの構造は、実施の形態８と実質的に同様とすることができるので、詳細な説明は省略する。
【０２１９】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。例えば、図１９に示すように、実施の形態６の不揮発性メモリの変形例として、第１の電極２１を上部電極とし、第２の電極２３を下部電極とすることもできる。このような構造は、他の発明の実施の形態における不揮発性メモリにも適用することができる。尚、図１９中、参照番号１２６Ａ，１２６Ｂは、それぞれ、第１の層間絶縁層の下層及び上層を示し、参照番号１３６Ａ，１３６Ｂは、それぞれ、上部絶縁層の下層及び上層を示す。
【０２２０】
実施の形態４あるいは実施の形態５にて説明した不揮発性メモリの変形例を、図２０の模式的な一部断面図に示す。この不揮発性メモリにおいては、第１のメモリユニットＭＵ₁を構成する第１のサブメモリユニットＳＭＵ₁₁（メモリセルＭＣ_11M），ＳＭＵ₁₂（メモリセルＭＣ_12M）及び第２のメモリユニットＭＵ₂を構成する第２のサブメモリユニットＳＭＵ₂₁（メモリセルＭＣ_21M），ＳＭＵ₂₂（メモリセルＭＣ_22M）のそれぞれが、層間絶縁層２６，３６，４６を介して積層されている。この点を除き、この不揮発性メモリの構造は、実施の形態４あるいは実施の形態５にて説明した不揮発性メモリの構造と同様とすることができるので、詳細な説明は省略する。尚、このような構造は、他の実施の形態にて説明した不揮発性メモリにも適用することができる。
【０２２１】
また、所謂フラッシュメモリと同様に、プレート線に接続されたメモリセルを一括して書き換えることもできる。この場合には、読み出し動作を省略して、動作の簡素化と、書き換えの高速化を図ることができる。即ち、一旦、メモリユニット内の全てのメモリセルにデータ「０」を書き込み、次いで、所定のメモリセルにデータ「１」を書き込めばよい。
【０２２２】
強誘電体層は、不揮発性メモリの製造方法に依って、第１の電極と略同じ平面形状を有し、第１の電極を覆うように形成されていてもよい。あるいは又、強誘電体層をパターニングしない構成としてもよい。
【０２２３】
【発明の効果】
本発明の強誘電体型不揮発性半導体メモリの駆動方法においては、従来の動作ステップに僅かのステップを追加するだけで、（書き込み電圧）／（ディスターブ電圧）の比を高くすることができる結果、ディスターブによるデータ保持状態の劣化の影響を相対的に低減することができ、信頼性の高いデータ保持状態を得ることが可能となる。また、回路構成も単純で、回路規模の増加も少ないし、動作のオーバーヘッドや遅延も小さい。更には、センスアンプを２値の単純な動作とすることができる結果、センスアンプの充分なる動作マージンの確保ができ、安定した動作を実現することができる。
【図面の簡単な説明】
【図１】発明の実施の形態１の強誘電体型不揮発性半導体メモリの回路図である。
【図２】発明の実施の形態１の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図３】発明の実施の形態１の強誘電体型不揮発性半導体メモリの駆動方法における動作波形を示す図である。
【図４】発明の実施の形態２の強誘電体型不揮発性半導体メモリの駆動方法における動作波形を示す図である。
【図５】発明の実施の形態３の強誘電体型不揮発性半導体メモリの駆動方法における動作波形を示す図である。
【図６】発明の実施の形態４の強誘電体型不揮発性半導体メモリの回路図である。
【図７】発明の実施の形態４の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図８】発明の実施の形態４の強誘電体型不揮発性半導体メモリの駆動方法における動作波形を示す図である。
【図９】発明の実施の形態５の強誘電体型不揮発性半導体メモリの回路図である。
【図１０】発明の実施の形態５の強誘電体型不揮発性半導体メモリの駆動方法における動作波形を示す図である。
【図１１】発明の実施の形態６の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１２】発明の実施の形態７の強誘電体型不揮発性半導体メモリの回路図である。
【図１３】発明の実施の形態７の強誘電体型不揮発性半導体メモリの回路図である。
【図１４】発明の実施の形態７の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１５】発明の実施の形態８の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１６】発明の実施の形態８の強誘電体型不揮発性半導体メモリの回路図である。
【図１７】発明の実施の形態８の強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図１８】発明の実施の形態９の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１９】発明の実施の形態６の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図２０】発明の実施の形態５の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図２１】強誘電体のＰ−Ｅヒステリシスループ図である。
【図２２】米国特許第４８７３６６４号に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図２３】特開平９−１２１０３２号公報に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図２４】特開平９−１２１０３２号公報に開示された強誘電体型不揮発性半導体メモリにおける動作波形を示す図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ソース／ドレイン領域、１５，１８，２８，３８，４８・・・接続孔、１６，２６，２６Ａ，３６，３６Ａ，５６，５６Ａ，６６Ａ，１２６Ａ，１２６Ｂ，１３６Ａ，１３６Ｂ・・・絶縁層、１７，２７，３７，４７・・・開口部、２１，２１Ａ，２１Ｂ，３１，３１Ａ，３１Ｂ，４１，５１・・・第１の電極、２２，２２Ａ，２２Ｂ，３２，３２Ａ，３２Ｂ，４２，５２・・・強誘電体層、２３，３３，４３，５３・・・第２の電極、ＭＵ・・メモリユニット、ＳＭＵ・・・サブメモリユニット、ＭＣ・・・メモリセル、ＴＲ・・・選択用トランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＳＡ・・・センスアンプ又は差動センスアンプ、ＰＤ・・・プレート線デコーダ／ドライバ、ＣＮ・・・共通ノード[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for driving a ferroelectric nonvolatile semiconductor memory (so-called FERAM), and more particularly, to a method for driving a ferroelectric nonvolatile semiconductor memory in which deterioration of a data holding state due to disturb is unlikely to occur.
[0002]
[Prior art]
In recent years, research on large-capacity ferroelectric nonvolatile semiconductor memories has been actively conducted. A ferroelectric type nonvolatile semiconductor memory (hereinafter sometimes abbreviated as “nonvolatile memory”) is capable of high-speed access, is nonvolatile, is small in size and has low power consumption, and is also susceptible to impact. For example, various electronic devices having file storage and resume functions, such as portable computers, mobile phones, game machines as main storage devices, or recording media for recording audio and video Use is expected.
[0003]
This non-volatile memory uses a high-speed polarization reversal of the ferroelectric thin film and its remanent polarization to enable high-speed rewriting of a method that detects changes in the amount of stored charge in a memory cell (capacitor section) having a ferroelectric layer. The nonvolatile memory basically includes a memory cell and a selection transistor (switching transistor). The memory cell includes, for example, a lower electrode, an upper electrode, and a ferroelectric layer sandwiched between these electrodes. Data is written to and read from the nonvolatile memory by applying a ferroelectric PE hysteresis loop shown in FIG. That is, when an external electric field is applied to the ferroelectric layer and then the external electric field is removed, the ferroelectric layer exhibits spontaneous polarization. And the remanent polarization of the ferroelectric layer is + P when an external electric field in the plus direction is applied. _r When an external electric field in the negative direction is applied, -P _r It becomes. Here, the remanent polarization is + P _r In the case of this state (see “D” in FIG. 21), the residual polarization is −P. _r In this state (see “A” in FIG. 21), “1” is set.
[0004]
In order to determine the state of “1” or “0”, an external electric field in the positive direction, for example, is applied to the ferroelectric layer. As a result, the polarization of the ferroelectric layer becomes the state “C” in FIG. At this time, if the data is “0”, the polarization state of the ferroelectric layer changes from “D” to “C”. On the other hand, if the data is “1”, the polarization state of the ferroelectric layer changes from “A” to “C” via “B”. When the data is “0”, the polarization inversion of the ferroelectric layer does not occur. On the other hand, when the data is “1”, polarization inversion occurs in the ferroelectric layer. As a result, a difference occurs in the amount of charge stored in the memory cells. By turning on the selection transistor of the selected nonvolatile memory, this accumulated charge is detected as a signal current. When the external electric field is set to 0 after the data is read, the polarization state of the ferroelectric layer becomes the state “D” in FIG. 21 regardless of whether the data is “0” or “1”. That is, at the time of reading, the data “1” is once destroyed. Therefore, when the data is “1”, an external electric field in the negative direction is applied to make the state “A” along the paths “D” and “E”, and the data “1” is written again.
[0005]
The structure and operation of nonvolatile memories which are currently mainstream are disclosed in US Pat. Shefiled et al. This non-volatile memory is composed of two non-volatile memory cells as shown in a circuit diagram of FIG. In FIG. 22, one nonvolatile memory is surrounded by a dotted line. Each nonvolatile memory cell includes, for example, a selection transistor TR ₁₁ , TR ₁₂ , Capacitor part FC ₁₁ , FC ₁₂ It is composed of
[0006]
A two-digit or three-digit subscript, for example, the subscript “11” is originally a subscript to be displayed as the subscript “1,1”, and for example, “111” is originally displayed as a subscript “11,1”. Although it is a power subscript, it is displayed with a 2-digit or 3-digit subscript for the sake of simplification of display. The subscript “M” is used, for example, when collectively displaying a plurality of memory cells or plate lines, and the subscript “m” is used, for example, when displaying a plurality of memory cells or plate lines individually. The subscript “N” is used, for example, when the selection transistors and sub-memory units are collectively displayed, and the subscript “n” is used, for example, when the selection transistors and sub-memory units are individually displayed.
[0007]
Then, 1 bit is stored by writing complementary data in each nonvolatile memory cell. In FIG. 22, the symbol “WL” indicates a word line, the symbol “BL” indicates a bit line, and the symbol “PL” indicates a plate line. Focusing on one nonvolatile memory, the word line W ₁ Are connected to a word line decoder / driver WD. In addition, the bit line BL ₁ , BL ₂ Are connected to the differential sense amplifier SA. Furthermore, plate line PL ₁ Are connected to a plate line decoder / driver PD.
[0008]
When reading stored data in a nonvolatile memory having such a structure, the word line WL ₁ And, further, plate line PL ₁ Is driven, complementary data is paired with the capacitor part FC. ₁₁ , FC ₁₂ To transistor for selection TR ₁₁ , TR ₁₂ Bit line BL paired via ₁ , BL ₂ Appears as a voltage (bit line potential). The paired bit lines BL ₁ , BL ₂ Is detected by the differential sense amplifier SA.
[0009]
One nonvolatile memory is a word line WL ₁ And paired bit lines BL ₁ , BL ₂ Occupies the area surrounded by. Therefore, if the word lines and the bit lines are arranged at the shortest pitch, the minimum area of one nonvolatile memory is 8F when the minimum processing dimension is F. ² It is. Therefore, the minimum area of the nonvolatile memory having such a structure is 8F. ² It is.
[0010]
In order to increase the capacity of the nonvolatile memory having such a structure, the realization of the nonvolatile memory depends only on the miniaturization of the processing dimensions. In addition, two selection transistors and two capacitor units are required to form one nonvolatile memory. Furthermore, it is necessary to arrange plate lines at the same pitch as the word lines. Therefore, it is almost impossible to arrange the nonvolatile memories at the minimum pitch. In reality, the area occupied by one nonvolatile memory is 8F. ² Will increase significantly.
[0011]
Moreover, it is necessary to dispose the word line decoder / driver WD and the plate line decoder / driver PD at the same pitch as that of the nonvolatile memory. In other words, two decoders / drivers are required to select one row address. Therefore, the layout of the peripheral circuit becomes difficult, and the area occupied by the peripheral circuit becomes large.
[0012]
One means for reducing the area of the nonvolatile memory is known from Japanese Patent Laid-Open No. 9-121022. As shown in an equivalent circuit in FIG. 23, the nonvolatile memory disclosed in this patent publication is composed of one selection transistor TR. ₁ Memory cell MC in which one end of each of the plurality of memory cells is connected in parallel to one end of the memory cell _1M (For example, M = 4), and the non-volatile memory paired with the non-volatile memory is also one selection transistor TR. ₂ Memory cell MC in which one end of each of the plurality of memory cells is connected in parallel to one end of the memory cell _2M It is composed of Selection transistor TR ₁ , TR ₂ The other end of each bit line BL ₁ , BL ₂ It is connected to the. Paired bit lines BL ₁ , BL ₂ Are connected to the differential sense amplifier SA. In addition, the memory cell MC _1m , MC _2m The other end of (m = 1, 2,... M) is the plate line PL _m Is connected to the plate line PL _m Are connected to a plate line decoder / driver PD. Furthermore, the word line WL is connected to a word line decoder / driver WD.
[0013]
The paired memory cells MC _1m , MC _2m Complementary data is stored in (m = 1, 2,... M). For example, the memory cell MC _1m , MC _2m When reading data stored in (where m is any one of 1, 2, 3 and 4), the word line WL is selected and the unselected plate line PL is selected. _k (1/2) V for (k ≠ m) _cc With the voltage of _m Drive. Where V _cc Is, for example, a power supply voltage. As a result, the complementary data is converted into a pair of memory cells MC. _1m , MC _2m To transistor for selection TR ₁ , TR ₂ Bit line BL paired via ₁ , BL ₂ Appears as a voltage (potential). The paired bit lines BL ₁ , BL ₂ Is detected by the differential sense amplifier SA.
[0014]
A pair of selection transistors TR in a paired nonvolatile memory ₁ And TR ₂ Are the word line WL and the paired bit line BL. ₁ , BL ₂ Occupies the area surrounded by. Accordingly, if the word lines and the bit lines are arranged at the shortest pitch, a pair of selection transistors TR in the paired nonvolatile memory is assumed. ₁ And TR ₂ The minimum area is 8F ² It is. However, a pair of selection transistors TR ₁ , TR ₂ M pairs of memory cells MC _1m , MC _2m (M = 1, 2,... M), so that the selection transistor TR per bit is shared. ₁ , TR ₂ Since the number of memory cells is small and the arrangement of the word lines WL is gradual, it is easy to reduce the size of the nonvolatile memory. In addition, for the peripheral circuit, M bits can be selected by one word line decoder / driver WD and M plate line decoder / driver PD. Therefore, by adopting such a configuration, the cell area is 8F. ² A layout close to that of a DRAM can be realized, and a chip size comparable to that of a DRAM can be realized.
[0015]
A method for writing data into the nonvolatile memory disclosed in Japanese Patent Laid-Open No. 9-121032 will be described below. As an example, a pair of memory cells MC ₁₁ , MC _{twenty one} It is assumed that data is written to the memory cell MC ₁₁ Data “1” in the memory cell MC _{twenty one} It is assumed that data “0” is written to. FIG. 24 shows operation waveforms. In FIG. 24, the numbers in parentheses correspond to the numbers of the steps described below.
[0016]
(1) In the standby state, the word lines and all plate lines are at 0 volts. In addition, the bit line BL ₁ , BL ₂ Is equalized to 0 volts. It is assumed that data to be written is held in the differential sense amplifier SA.
(2) At the start of data writing, bit line BL ₁ High potential V _BL-H (= V _cc ) And the bit line BL ₂ Low potential V _BL-L (= 0 volts) is applied. Where V _cc Is the power supply voltage.
(3) Next, the word line WL is set to the high level to thereby select the transistor TR. ₁ , TR ₂ Is turned on. In addition, select plate line PL ₁ High potential V _PL-H (= V _cc ), And unselected plate line PL _k (K = 2, 3, 4) has an intermediate potential V _PL-M [= (1/2) V _cc ] Is applied. As a result, the memory cell MC _{twenty one} In select plate line PL ₁ Is high potential V _PL-H And bit line BL ₂ Is low potential V _BL-L Therefore, data “0” is written.
(4) Then, select plate line PL ₁ Low potential V _PL-L (= 0 volts). As a result, the memory cell MC ₁₁ In select plate line PL ₁ Is low potential V _PL-L And bit line BL ₁ Is high potential V _BL-H Therefore, data “1” is written.
(5) When the reading of data is finished, the word line WL is then set to the low level to thereby select the transistor TR. ₁ , TR ₂ After turning off the bit line BL ₁ Is discharged to 0 volts, and the non-selected plate line PL _k Discharge (k = 2, 3, 4) to 0 volts.
[0017]
In the above write operation, the non-selected plate line PL _k (K = 2, 3, 4) has (1/2) V _cc Is applied. Therefore, the unselected memory cell MC _1k , MC _2k In (k = 2, 3, 4), ± (1/2) V _cc Voltage is applied. Therefore, the unselected memory cell MC _1k , MC _2k Depending on the data stored in (k = 2, 3, 4), the unselected memory cell MC _1k , MC _2k An electric field is applied to the ferroelectric layer constituting the memory cell in the direction in which the polarization is reversed, and the data holding state may be deteriorated due to the disturb. Here, disturb means that an electric field is applied in a direction in which polarization is reversed with respect to a ferroelectric layer constituting a memory cell of a non-selected memory cell, that is, in a direction in which stored data is degraded or destroyed. It refers to the phenomenon that is added.
[0018]
In the above example, the voltage V applied to the selected plate line for writing data. _PL-H (Referred to as a write voltage for convenience) is V _cc The voltage V applied to the non-selected plate line _PL-M (Referred to as disturb voltage for convenience) is (1/2) V _cc However, as the ratio of (write voltage) / (disturb voltage) is higher, the influence of deterioration of the data holding state due to the disturb can be relatively reduced, and a highly reliable data holding state can be obtained. It becomes.
[0019]
Therefore, in the nonvolatile memory disclosed in the above-mentioned Japanese Patent Laid-Open No. 9-121022, (1/3) V _cc And (2/3) V _cc A driving method of a nonvolatile memory using the two intermediate potentials is also disclosed. In this driving method, the voltage applied to the bit line is 0 volt, (1/3) V. _cc , V _cc There are three types. Select plate line PL ₁ The write voltage applied to V _cc Unselected plate line PL _k The disturb voltage applied to (k = 2, 3, 4) is (2/3) V. _cc It is said.
[0020]
[Problems to be solved by the invention]
Such a driving method is an excellent method that can relatively reduce the influence of deterioration of the data holding state due to disturbance and can obtain a highly reliable data holding state. However, the drive of the differential sense amplifier SA is [0, (1/3) V _cc , V _cc There is a problem that it is a ternary value. For example, it is necessary to drive the bit lines complementarily during a write operation. For this purpose, the potential of the source region, which should originally be 0 volts, of the NMOS transistor in the latch circuit composed of two CMOS inverters constituting the differential sense amplifier SA is set to (1/3) V. _cc It is necessary to. Such potential setting is completely different from that in the read operation, and deviates from the optimum operating voltage of the NMOS transistor constituting the differential sense amplifier SA. In the worst case, the NMOS transistor operates. Disappear.
[0021]
Therefore, an object of the present invention is to drive a ferroelectric nonvolatile semiconductor memory that can relatively reduce the influence of deterioration of the data holding state due to disturbance and can obtain a highly reliable data holding state. It is to provide a method.
[0022]
[Means for Solving the Problems]
In order to achieve the above object, a method for driving a ferroelectric nonvolatile semiconductor memory of the present invention includes:
(A) a bit line;
(B) a selection transistor;
(C) a sub-memory unit composed of M (where M ≧ 2) memory cells;
(D) M plate wires,
Consisting of a memory unit consisting of
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
The first electrode of the memory cell constituting the sub memory unit is common in the sub memory unit, the common first electrode is connected to the bit line through the selection transistor, and the second electrode is a plate. In the ferroelectric-type nonvolatile semiconductor memory connected to the line, when one of the binary data is written to one selected memory cell, the remaining non-selected memory cells constituting the sub memory unit have no data A ferroelectric nonvolatile semiconductor memory driving method that does not write
(A) With the selection transistor turned off, a high potential V is applied to the plate line connected to the selected memory cell. _PL-H And the first intermediate potential V is applied to the plate line connected to the non-selected memory cell. _PL-M1 Depending on the data to be written to the selected memory cell, a low potential V is applied to the bit line. _BL-L Or high potential V _BL-H Applying
(B) After the selection transistor is turned on and the common first electrode and the bit line are connected via the selection transistor, a low potential V is applied to the plate line connected to the selected memory cell. _PL-L Applying data to the selected memory cell, and
(C) turning off the selection transistor and bringing the common first electrode into a floating state;
(D) The second intermediate potential V is applied to the plate line connected to the non-selected memory cell. _PL-M2 (> V _PL-M1 ) And based on the capacitive coupling between the common first electrode and the plate line,
Increasing the potential of the common first electrode in a floating state;
It is characterized by comprising.
[0023]
In step (a), a low potential V is applied to the bit line. _BL-L Is applied to the plate line connected to the selected memory cell when the selection transistor is turned on and the common first electrode and the bit line are connected via the selection transistor in step (b). High potential V _PL-H Therefore, data “0” is written in the selected memory cell. Thereafter, in step (b), a low potential V is applied to the plate line connected to the selected memory cell. _PL-L Is applied, the data “0” written in the selected memory cell does not change.
[0024]
On the other hand, in step (a), a high potential V is applied to the bit line. _BL-H Is applied to the plate line connected to the selected memory cell when the selection transistor is turned on and the common first electrode and the bit line are connected via the selection transistor in step (b). High potential V _PL-H Therefore, data is not written to the selected memory cell. Thereafter, in step (b), a low potential V is applied to the plate line connected to the selected memory cell. _PL-L Is applied, data “1” is written into the selected memory cell.
[0025]
In the method for driving a ferroelectric nonvolatile semiconductor memory of the present invention (hereinafter sometimes abbreviated as the present invention), in step (d), the potential of the common first electrode in the floating state is raised. In the selected memory cell in which the data “1” is written, the potential difference (write voltage) between the first electrode and the second electrode is increased. However, the potential difference (disturb voltage) between the first electrode and the second electrode of the non-selected memory cell in the step (b), the first electrode and the second electrode of the non-selected memory cell in the step (d). The potential difference between the electrodes (disturb voltage) does not change as much as the left. Therefore, the ratio of (write voltage) / (disturb voltage) can be increased, so that the influence of deterioration of the data holding state due to the disturb can be relatively reduced, and a highly reliable data holding state is obtained. Is possible.
[0026]
In the present invention, the first intermediate potential V _PL-M1 The value of [V _PL-L + (V _PL-H -V _PL-L ) / 2] and is substantially equal to the second intermediate potential V _PL-M2 The value of V _PL-H It can be set as the structure substantially equal to the value of. In this case, the power supply voltage is V _cc V _PL-H And V _BL-H The value of V _cc Is approximately equal to V _PL-L And V _BL-L The value of is preferably 0 volts.
[0027]
Alternatively, in the present invention, the first intermediate potential V _PL-M1 The value of [V _PL-L + (V _PL-H -V _PL-L ) / 3], which is substantially equal to the second intermediate potential V _PL-M2 The value of [V _PL-L +2 (V _PL-H -V _PL-L ) / 3]. In this case, the power supply voltage is V _cc V _PL-H The value of V _cc Is approximately equal to V _BL-H The value of is (2/3) V _cc Is approximately equal to V _PL-L And V _BL-L The value of is preferably 0 volts.
[0028]
Here, the concept of “substantially equal” includes potential variations that may occur due to variations in the manufacturing process of the ferroelectric nonvolatile semiconductor memory.
[0029]
As a configuration of the ferroelectric nonvolatile semiconductor memory in the present invention,
(A-1) a first bit line;
(B-1) N (where N ≧ 1) first selection transistors;
(C-1) N first sub-memory units each composed of M (where M ≧ 2) first memory cells;
(D-1) M plate lines common to the first memory cells constituting each of the N sub-memory units,
A first memory unit comprising:
(A-2) a second bit line;
(B-2) N second selection transistors;
(C-2) N second sub-memory units each composed of M second memory cells;
(D-2) M plate lines that are common to the second memory cells constituting each of the N sub-memory units and that are common to the M plate lines constituting the first memory unit. ,
A second memory unit comprising:
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In the first memory unit, the first electrode of the first memory cell constituting the n-th (where n = 1, 2,... N) first sub-memory unit has an n-th number. The common first electrode is connected to the first bit line via the nth first selection transistor, and the second electrode is the common plate line. Connected to
In the second memory unit, the first electrode of the second memory cell constituting the nth second submemory unit is common to the nth second submemory unit. The first electrode can be connected to the second bit line via the nth second selection transistor, and the second electrode can be connected to a common plate line.
[0030]
In the ferroelectric nonvolatile semiconductor memory having such a configuration, when data stored in the first memory cell is read, the first selection transistor is turned on and the second selection transistor is turned off. And when the reference potential is applied to the second bit line and the data stored in the second memory cell is read, the second selection transistor is turned on, and the first selection transistor Can be turned off and a reference potential can be applied to the first bit line. For convenience, such a driving method of the ferroelectric nonvolatile semiconductor memory is referred to as a driving method according to the first configuration. By the driving method according to the first configuration, the first memory cell and the nth second memory cell constituting the nth first submemory unit sharing the plate line (that is, paired). One bit can be stored in each of the second memory cells constituting the sub memory unit, whereby high integration of the ferroelectric nonvolatile semiconductor memory can be achieved.
[0031]
Alternatively, the mth (where m = 1, 2,... M) first memory cell and the nth second submemory unit that constitute the nth first submemory unit. A pair of complementary data can be stored in the m-th second memory cell constituting the. For convenience, such a driving method of the ferroelectric nonvolatile semiconductor memory is called a driving method according to the second configuration. By the driving method according to the second configuration, the first memory cell and the nth second memory cell constituting the nth first submemory unit sharing the plate line (that is, paired). One bit of a complementary data structure can be stored in the second memory cell constituting the sub memory unit.
[0032]
Further, as a structure of the ferroelectric type nonvolatile semiconductor memory having such a configuration, in order to achieve further higher integration, the first memory unit constituting the ferroelectric type nonvolatile semiconductor memory and the ferroelectric type nonvolatile semiconductor memory A semiconductor memory and a first memory unit constituting a ferroelectric nonvolatile semiconductor memory adjacent in the direction in which the first bit line extends are stacked via an interlayer insulating layer, and the ferroelectric nonvolatile semiconductor memory is Interlayer insulation between the second memory unit constituting the ferroelectric memory and the second memory unit constituting the ferroelectric nonvolatile semiconductor memory adjacent to the extending direction of the second bit line The structure which laminated | stacked through the layer can be mentioned.
[0033]
Alternatively, as a structure of the ferroelectric nonvolatile semiconductor memory having such a configuration, in order to achieve higher integration, each of the first sub memory units constituting the first memory unit has an interlayer insulating layer interposed therebetween. A structure in which each of the second sub-memory units constituting the second memory unit is stacked via an interlayer insulating layer can be given. Alternatively, the first sub-memory unit constituting the first memory unit and the second sub-memory unit constituting the second memory unit may each be stacked via an interlayer insulating layer. Can do.
[0034]
Note that it is sufficient if M ≧ 2 is satisfied. As an actual value of M, for example, a power number of 2 can be cited. In particular, it is preferable that M = 8 or M = 16. This is preferable from the viewpoint of surely raising the potential of the common first electrode in a floating state to a desired value based on capacitive coupling between the electrode and the plate line. Further, it is only necessary to satisfy N ≧ 1, and examples of practical values of N include power numbers of 1 or 2 (1, 2, 4, 8, 16...).
[0035]
Examples of the material constituting the ferroelectric layer in the present invention include a bismuth layered compound, more specifically, a Bi-based layered structure perovskite type ferroelectric material. Bi-based layered structure perovskite type ferroelectric materials belong to so-called non-stoichiometric compounds and are tolerant of compositional shifts at both sites of metal elements and anion (O, etc.) elements. It is also not uncommon for optimal electrical characteristics to be exhibited at a slight deviation from the stoichiometric composition. Bi-based layered structure perovskite type ferroelectric materials include, for example, a general formula (Bi ₂ O ₂ ) ²⁺ (A _m-1 B _m O _{3m + 1} ) ^2- Can be expressed as Here, “A” represents one type of metal selected from the group consisting of metals such as Bi, Pb, Ba, Sr, Ca, Na, K, and Cd, and “B” represents Ti, Nb. , Ta, W, Mo, Fe, Co, Cr, and one type selected from the group consisting of a plurality of types, or a combination based on any ratio. M is an integer of 1 or more.
[0036]
Alternatively, the material constituting the ferroelectric layer is
(Bi _X , Sr _1-X ) ₂ (Sr _Y , Bi _1-Y ) (Ta _Z , Nb _1-Z ) ₂ O _d Formula (1)
(However, 0.9 ≦ X ≦ 1.0, 0.7 ≦ Y ≦ 1.0, 0 ≦ Z ≦ 1.0, 8.7 ≦ d ≦ 9.3) It is preferable to include as a phase. Alternatively, the material constituting the ferroelectric layer is
Bi _X Sr _Y Ta ₂ O _d Formula (2)
However, it is preferable that a crystal phase represented by (X + Y = 3, 0.7 ≦ Y ≦ 1.3, 8.7 ≦ d ≦ 9.3) is included as a main crystal phase. In these cases, it is more preferable that 85% or more of the crystal phase represented by the formula (1) or (2) is contained as the main crystal phase. In formula (1), (Bi _X , Sr _1-X ) Means that Sr occupies the site originally occupied by Bi in the crystal structure, and the ratio of Bi and Sr at this time is X: (1-X). Also, (Sr _Y , Bi _1-Y ) Means that Bi occupies the site originally occupied by Sr in the crystal structure, and the ratio of Sr and Bi at this time is Y: (1-Y). The material constituting the ferroelectric layer including the crystal phase represented by the formula (1) or (2) as a main crystal phase includes Bi oxide, Ta and Nb oxide, Bi, Ta and Nb. There may be some composite oxides.
[0037]
Alternatively, the material constituting the ferroelectric layer is
Bi _X (Sr, Ca, Ba) _Y (Ta _Z , Nb _1-Z ) ₂ O _d Formula (3)
(However, the crystal phase represented by 1.7 ≦ X ≦ 2.5, 0.6 ≦ Y ≦ 1.2, 0 ≦ Z ≦ 1.0, 8.0 ≦ d ≦ 10.0) is included. May be. “(Sr, Ca, Ba)” means one type of element selected from the group consisting of Sr, Ca, and Ba. If the composition of the material constituting the ferroelectric layer represented by each of these formulas is represented by the stoichiometric composition, for example, Bi ₂ SrTa ₂ O ₉ , Bi ₂ SrNb ₂ O ₉ , Bi ₂ BaTa ₂ O ₉ , Bi ₂ SrTaNbO ₉ Etc. Alternatively, as a material constituting the ferroelectric layer, Bi _Four SrTi _Four O ₁₅ , Bi _Four Ti _Three O ₁₂ , Bi ₂ PbTa ₂ O ₉ In these cases, the ratio of each metal element can be changed to such an extent that the crystal structure does not change. That is, there may be a composition shift at both sites of the metal element and the oxygen element.
[0038]
Alternatively, as a material constituting the ferroelectric layer, PbTiO _Three PbZrO having a perovskite structure _Three And PbTiO _Three Zirconate titanate [PZT, Pb (Zr _1-y , Ti _y ) O _Three (However, 0 <y <1)], PZT compounds such as PLZT, which is a metal oxide in which La is added to PZT, or PNZT, which is a metal oxide in which Nb is added to PZT.
[0039]
In order to obtain the ferroelectric layer, the ferroelectric thin film may be patterned in the process after the ferroelectric thin film is formed. In some cases, patterning of the ferroelectric thin film is not necessary. The ferroelectric thin film can be formed by a method suitable for the material constituting the ferroelectric thin film, such as MOCVD, pulse laser ablation, sputtering, or sol-gel. The patterning of the ferroelectric thin film can be performed by, for example, an anisotropic ion etching (RIE) method.
[0040]
As a material constituting the first electrode and the second electrode in the present invention, for example, Ir, IrO _2-X , Ir / IrO _2-X , SrIrO _Three , Ru, RuO _2-X , SrRuO _Three , Pt, Pt / IrO _2-X , Pt / RuO _2-X , Pd, Pt / Ti laminated structure, Pt / Ta laminated structure, Pt / Ti / Ta laminated structure, La _0.5 Sr _0.5 CoO _Three (LSCO), Pt / LSCO laminated structure, YBa ₂ Cu _Three O ₇ Can be mentioned. Here, the value of X is 0 ≦ X <2. In the laminated structure, the material described before “/” constitutes the upper layer, and the material described after “/” constitutes the lower layer. The first electrode and the second electrode may be made of the same material, may be made of the same material, or may be made of different materials. In order to form the first electrode or the second electrode, the first electrode material layer or the second electrode material layer is formed in the step after the formation of the first electrode material layer or the second electrode material layer. May be patterned. The first electrode material layer or the second electrode material layer is formed by, for example, the first electrode material layer or the second electrode material such as sputtering, reactive sputtering, electron beam evaporation, MOCVD, or pulsed laser ablation. It can carry out by the method suitably suited for the material which comprises an electrode material layer. The patterning of the first electrode material layer and the second electrode material layer can be performed by, for example, an ion milling method or an RIE method.
[0041]
Silicon oxide (SiO2) is used as a material for forming an insulating layer and an interlayer insulating layer in a ferroelectric nonvolatile semiconductor memory. ₂ ), Silicon nitride (SiN), SiON, SOG, NSG, BPSG, PSG, BSG, and LTO.
[0042]
In the present invention, the first electrode is formed below the ferroelectric layer, and the second electrode is formed on the ferroelectric layer (that is, the first electrode corresponds to the lower electrode, 2 may correspond to the upper electrode), or a configuration in which the first electrode is formed on the ferroelectric layer and the second electrode is formed below the ferroelectric layer (that is, The first electrode corresponds to an upper electrode, and the second electrode corresponds to a lower electrode). The plate line may be configured to extend from the second electrode, or may be configured separately from the second electrode and connected to the second electrode. In the latter case, examples of the wiring material constituting the plate wire include aluminum and aluminum-based alloys. As a structure in which the first electrode is common, specifically, a configuration in which a stripe-shaped first electrode is formed and a ferroelectric layer is formed so as to cover the entire surface of the stripe-shaped first electrode. Can be mentioned. In such a structure, the overlapping region of the first electrode, the ferroelectric layer, and the second electrode corresponds to a memory cell. As a structure in which the first electrode is common, a structure in which each ferroelectric layer is formed in a predetermined region of the first electrode and the second electrode is formed on the ferroelectric layer, or In addition, each first electrode is formed on a predetermined surface region of the wiring layer, a ferroelectric layer is formed on each first electrode, and a second electrode is formed on the ferroelectric layer. However, the present invention is not limited to these configurations.
[0043]
The selection transistor (switching transistor) can be composed of, for example, a well-known MIS type FET or MOS type FET. Examples of the material constituting the bit line include polysilicon doped with impurities and a refractory metal material. The common first electrode and the first or second selection transistor are electrically connected to an insulating layer formed between the common first electrode and the first or second selection transistor. It can be carried out through a connection hole (contact hole) provided, or through a connection hole (contact hole) provided in the insulating layer and a wiring layer formed on the insulating layer. As a material constituting the insulating layer, silicon oxide (SiO ₂ ), Silicon nitride (SiN), SiON, SOG, NSG, BPSG, PSG, BSG, and LTO.
[0044]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described based on embodiments of the invention (hereinafter abbreviated as embodiments) with reference to the drawings.
[0045]
(Embodiment 1)
The first embodiment relates to a method for driving a ferroelectric nonvolatile semiconductor memory (hereinafter abbreviated as a nonvolatile memory for convenience) of the present invention. FIG. 1 shows a circuit diagram of the nonvolatile memory of Embodiment 1, and FIG. 2 shows a schematic partial cross-sectional view.
[0046]
The nonvolatile memory in the first embodiment is
(A) a bit line BL;
(B) a selection transistor TR;
(C) M memory cells MC (where M ≧ 2 and M = 8 in the first embodiment) _M A sub memory unit SMU composed of:
(D) M plate wires PL _m (M = 1, 2,... M),
It is comprised from the memory unit MU which consists of.
[0047]
And each memory cell MC _m (M = 1, 2,... M) includes a first electrode (lower electrode) 21, a ferroelectric layer 22, and a second electrode (upper electrode) 23. Also, the memory cell MC constituting the sub memory unit SMU _m The first electrode 21 is common in the sub memory unit SMU, and the common first electrode 21 (sometimes referred to as a common node CN) is connected to the bit line BL via the selection transistor TR. The second electrode 23 is a plate line PL _m It is connected to the. In FIG. 2, the selection transistor TR and the memory cell MC and a part of the selection transistor TR ′ and the memory cell MC ′ adjacent to each other in the extending direction of the bit line BL are also illustrated.
[0048]
Memory cell MC _m Plate line at _m Are connected to a plate line decoder / driver PD. Further, the gate electrode of the selection transistor TR is connected to the word line WL, and the word line WL is connected to the word line decoder / driver WD. The bit line BL is connected to the sense amplifier SA.
[0049]
A method for driving the nonvolatile memory according to Embodiment 1 for writing data to the nonvolatile memory will be described below. As an example, the memory cell MC ₁ Data shall be written to FIG. 3 shows operation waveforms. In FIG. 3, the numbers in parentheses correspond to the numbers of the steps described below.
[0050]
In the first embodiment, the first intermediate potential V _PL-M1 The value of [V _PL-L + (V _PL-H -V _PL-L ) / 2] and is substantially equal to the second intermediate potential V _PL-M2 The value of V _PL-H Is approximately equal to the value of Furthermore, the power supply voltage is V _cc V _PL-H And V _BL-H The value of V _cc Is approximately equal to V _PL-L And V _BL-L The value of is 0 volts. Therefore, the first intermediate potential V _PL-M1 The value of (1/2) V _cc It is.
[0051]
(1A) In the initial state, the bit lines, word lines, and all plate lines are at 0 volts. Furthermore, the common node CN is also floating at 0 volts.
[0052]
(2A) At the start of data writing, the selection transistor TR is turned off, and the selected memory cell MC ₁ Plate wire (selected plate wire) PL connected to ₁ High potential V _PL-H (= V _cc ), And the unselected memory cell MC _k Plate line (non-selected plate line) PL connected to (however, k = 2, 3... 8) _k (Where k = 2, 3,... 8) and the first intermediate potential V _PL-M1 [= V _PL-L + (V _PL-H -V _PL-L ) / 2 = (1/2) V _cc ], And the selected memory cell MC ₁ Depending on the data to be written to the bit line BL, the low potential V _BL-L (= 0 volts) or high potential V _BL-H (= V _cc ) Is applied. Since the common node CN of the sub memory unit SMU is in a floating state, the plate line PL _M (1/2) V due to capacitive coupling with _cc Potential.
[0053]
(3A) Next, the selection transistor TR is turned on by setting the word line WL to the high level, and the common node CN of the sub-memory unit SMU and the bit line BL are connected via the selection transistor TR.
[0054]
(4A) Then, selected plate line PL ₁ Low potential V _PL-L (= 0 volts) is applied.
[0055]
In step (2A), the low potential V is applied to the bit line BL. _BL-L When (= 0 volts) is applied, when the selection transistor TR is turned on and the common node CN and the bit line BL are connected via the selection transistor TR in the step (3A), the selection plate line PL ₁ High potential V _PL-H (= V _cc ) Is applied, the selected memory cell MC ₁ Data “0” is written in Thereafter, in step (4A), the selected plate line PL ₁ Low potential V _PL-L Even if (= 0 volts) is applied, the selected memory cell MC ₁ The data “0” written in is not changed.
[0056]
On the other hand, in the step (2A), the high potential V is applied to the bit line BL. _BL-H Is applied, in step (3A), when the selection transistor TR is turned on and the common node CN and the bit line BL are connected via the selection transistor TR, the selection plate line PL ₁ High potential V _PL-H Is applied to the selected memory cell MC ₁ No data is written to. Thereafter, in step (4A), the selected plate line PL ₁ Low potential V _PL-L By applying (= 0 volts), the selected memory cell MC ₁ Data “1” is written in
[0057]
(5A) Next, by setting the word line WL to the low level, the selection transistor TR is turned off, and the common node CN is brought into a floating state. The potential of the common node CN at this time is the selected memory cell MC ₁ If data “0” is written in _BL-L (= 0 volts) and the selected memory cell MC ₁ When data “1” is written in _BL-H (= V _cc ).
[0058]
(6A) Then, non-selected plate line PL _k To the second intermediate potential V _PL-M2 (= V _cc ) Is applied. Select plate line PL ₁ Has a low potential V _PL-L (= 0 volts) is applied. As a result, common node CN and plate line PL ₁ , PL _k And the potential of the common node CN in the floating state rises. Specifically, when M = 8, the increase in the potential of the common node CN is about (1/2) V. _cc It is.
[0059]
Therefore, the potential of the common node CN at this time is the selected memory cell MC. ₁ When data “0” is written in the memory, about (1/2) V _cc The selected memory cell MC ₁ When data “1” is written in the memory, about (3/2) V _cc It becomes. Selection plate line PL ₁ Has a low potential V _PL-L Since (= 0 volts) is applied, the selected memory cell MC ₁ When data “0” is written in the selected plate line PL ₁ And the potential difference between the common node CN is about (1/2) V _cc And the selected memory cell MC ₁ No change occurs in the data “0” stored in. On the other hand, the selected memory cell MC ₁ When data “1” is written in the selected plate line PL ₁ And the common node CN have a potential difference of about (3/2) V _cc The selected memory cell MC ₁ Data “1” is strongly written in
[0060]
(7A) If the above operation is completed, the non-selected plate line PL _k V _PL-L (= 0 volts), the write operation may be completed, but in order to perform the next access smoothly, the non-selected plate line PL _K Of the first intermediate potential V _PL-M1 [= (1/2) V _cc It is preferable to return to].
[0061]
(8A) After that, the selection transistor TR is turned on by setting the word line WL to the high level again, and the common node CN of the sub memory unit SMU and the bit line BL are connected via the selection transistor TR. The potential of the common node CN is set to 0 volts.
[0062]
(9A) Finally, by setting the word line WL to the low level, the selection transistor TR is turned off, the connection between the common node CN and the bit line BL of the sub memory unit SMU is disconnected, and at the same time, the unselected plate Line PL _k V _PL-L Return to (= 0 volts) to complete the write operation.
[0063]
Thereafter, the memory cell MC _m The operations of steps (1A) to (9A) are sequentially performed on (m = 2, 3... 8).
[0064]
In the above process, the bit line BL has V _BL-H Or V _BL-L Is applied, and the intermediate potential is also unselected plate line PL _k V applied to _PL-M Only. Moreover, the disturbance is ± (1/2) V _cc In spite of this, the data “1” can be written more strongly than the conventional driving method although it is not different from the conventional driving method.
[0065]
Hereinafter, a method for manufacturing the nonvolatile memory according to the first embodiment will be described.
[0066]
First, a MOS transistor that functions as the selection transistor TR in the nonvolatile memory is formed on the semiconductor substrate 10. Therefore, for example, the element isolation region 11 having a LOCOS structure is formed based on a known method. The element isolation region may have a trench structure, or a combination of a LOCOS structure and a trench structure. Thereafter, the surface of the semiconductor substrate 10 is oxidized by, for example, a pyrogenic method to form the gate insulating film 12. Next, after a polysilicon layer doped with impurities is formed on the entire surface by a CVD method, the polysilicon layer is patterned to form the gate electrode 13. The gate electrode 13 also serves as the word line WL. The gate electrode 13 can be made of polycide or metal silicide instead of the polysilicon layer. Next, ion implantation is performed on the semiconductor substrate 10 to form an LDD structure. Then, SiO is deposited on the entire surface by CVD. ₂ After forming the layer, this SiO 2 ₂ By etching back the layer, a gate sidewall (not shown) is formed on the side surface of the gate electrode 13. Next, after ion implantation is performed on the semiconductor substrate 10, source / drain regions 14A and 14B are formed by performing activation annealing of the implanted impurities.
[0067]
Then SiO ₂ After forming the lower insulating layer made of CVD by the CVD method, an opening is formed in the lower insulating layer above the one source / drain region 14A by the RIE method. Then, a polysilicon layer doped with impurities is formed by CVD on the lower insulating layer including the inside of the opening. Thereby, a connection hole (contact hole) 15 can be obtained. Next, the bit line BL is formed by patterning the polysilicon layer on the lower insulating layer. Thereafter, an upper insulating layer made of BPSG is formed on the entire surface by a CVD method. Note that it is preferable that after the formation of the upper insulating layer made of BPSG, the upper insulating layer is reflowed in a nitrogen gas atmosphere, for example, at 900 ° C. for 20 minutes. Furthermore, it is desirable to planarize the upper insulating layer by chemically and mechanically polishing the top surface of the upper insulating layer, for example, by a chemical mechanical polishing method (CMP method) as necessary. The lower insulating layer and the upper insulating layer are collectively referred to as an insulating layer 16.
[0068]
Next, an opening 17 is formed in the insulating layer 16 above the other source / drain region 14B by the RIE method, and then the opening 17 is filled with impurity-doped polysilicon to form a connection hole (contact hole). ) Complete 18 The bit line BL extends on the lower insulating layer so as not to contact the connection hole 18 in the left-right direction in the drawing.
[0069]
The connection hole 18 is formed in the opening 17 formed in the insulating layer 16, for example, tungsten, Ti, Pt, Pd, Cu, TiW, TiNW, WSi. ₂ , MoSi ₂ It can also be formed by embedding a metal wiring material made of a refractory metal such as metal silicide or metal silicide. The top surface of the connection hole 18 may exist in substantially the same plane as the surface of the insulating layer 16, or the top portion of the connection hole 18 may extend to the surface of the insulating layer 16.
The conditions for filling the opening 17 with tungsten and forming the connection hole 18 are exemplified in Table 1 below. Before the opening 17 is filled with tungsten, it is preferable that the Ti layer and the TiN layer are sequentially formed on the insulating layer 16 including the inside of the opening 17 by, for example, magnetron sputtering. Here, the reason for forming the Ti layer and the TiN layer is to obtain an ohmic low contact resistance, to prevent damage to the semiconductor substrate 10 in the blanket tungsten CVD method, and to improve the adhesion of tungsten.
[0070]

[0071]
Next, it is desirable to form an adhesion layer (not shown) made of TiN on the insulating layer 16. Then, a first electrode material layer constituting the first electrode (lower electrode) 21 made of Ir is formed on the adhesion layer by, for example, sputtering, and the first electrode material layer and the adhesion layer are formed by a photolithography technique. The first electrode 21 (common node CN) can be obtained by patterning based on the dry etching technique.
[0072]
Thereafter, a Bi-based layered structure perovskite type ferroelectric material (specifically, for example, Bi ₂ SrTa ₂ O ₉ Is formed over the entire surface. Thereafter, after drying in air at 250 ° C., heat treatment is performed in an oxygen gas atmosphere at 750 ° C. for 1 hour to promote crystallization, and the ferroelectric layer 22 can be obtained.
[0073]
Next, IrO _2-X After a layer and a Pt layer are sequentially formed on the entire surface by a sputtering method, a Pt layer, an IrO layer are formed based on a photolithography technique and a dry etching technique. _2-X The layer and the ferroelectric layer 22 are sequentially patterned to obtain the plate line PL. _m The second electrode 23 and the ferroelectric layer 22 that also serve as the above are formed. When the ferroelectric layer 22 is damaged by etching, heat treatment may be performed at a temperature required for damage recovery. Thereafter, the upper insulating layer 26 </ b> A is formed on the insulating layer 16 and the second electrode 23.
[0074]
Each second electrode 23 is a plate line PL. _m It doesn't have to be both. In this case, after forming an upper insulating layer on the insulating layer 16 and the ferroelectric layer 22, the plate line PL is formed on the upper insulating layer. _m Together with the second electrode 23 and the plate line PL _m May be connected by a connection hole (via hole) provided in the upper insulating layer.
[0075]
For example, Bi ₂ SrTa ₂ O ₉ Table 2 below illustrates the conditions for forming a ferroelectric thin film comprising: In Table 2, “thd” is an abbreviation for tetramethylheptanedionate. The source materials shown in Table 2 are dissolved in a solvent containing tetrahydrofuran (THF) as a main component.
[0076]

[0077]
Alternatively, Bi ₂ SrTa ₂ O ₉ It is also possible to form a ferroelectric thin film made of the above by the pulse laser ablation method, the sol-gel method, or the RF sputtering method. The formation conditions in these cases are exemplified in Table 3, Table 4, and Table 5 below. When a thick ferroelectric thin film is formed by the sol-gel method, a desired number of times of spin coating and drying, or spin coating and baking (or annealing treatment) may be repeated.
[0078]

[0079]

[0080]

[0081]
Table 6 below illustrates conditions for forming PZT or PLZT by magnetron sputtering when the ferroelectric layer is made of PZT or PLZT. Alternatively, PZT or PLZT can be formed by reactive sputtering, electron beam evaporation, sol-gel, or MOCVD.
[0082]

[0083]
Furthermore, PZT and PLZT can be formed by a pulse laser ablation method. The formation conditions in this case are illustrated in Table 7 below.
[0084]

[0085]
(Embodiment 2)
The second embodiment is a modification of the first embodiment. In the second embodiment, the driving method of the nonvolatile memory described in the first embodiment is applied to data rewriting after data reading in the memory cell. The configuration of the nonvolatile memory can be the same as that in the first embodiment. Hereinafter, a method for driving the nonvolatile memory in the second embodiment will be described. As an example, the memory cell MC ₁ It is assumed that data is read from the data, and then the data is rewritten. FIG. 4 shows operation waveforms. In FIG. 4, the numbers in parentheses correspond to the numbers of the steps described below.
[0086]
In the second embodiment as well, the first intermediate potential V _PL-M1 The value of [V _PL-L + (V _PL-H -V _PL-L ) / 2] and is substantially equal to the second intermediate potential V _PL-M2 The value of V _PL-H Is approximately equal to the value of Furthermore, the power supply voltage is V _cc V _PL-H And V _BL-H The value of V _cc Is approximately equal to V _PL-L And V _BL-L The value of is 0 volts. Therefore, the first intermediate potential V _PL-M1 The value of (1/2) V _cc It is.
[0087]
First, the selected memory cell MC ₁ Read data at.
[0088]
(1B) In the initial state, the bit lines, word lines, and all plate lines are at 0 volts. Furthermore, the common node CN is also floating at 0 volts.
[0089]
(2B) At the start of data reading, the selection transistor TR is turned on by setting the word line WL to the high level. As a result, the common node CN of the sub memory unit SMU is connected to the bit line BL. Note that the bit line BL is left floating.
[0090]
(3B) Next, the selected plate line PL ₁ V _PL-H (= V _cc ) Is applied. Non-selected plate line PL _k V _PL-L (= 0 volts). At this time, the selected memory cell MC ₁ When data “1” is written in the ferroelectric layer, polarization inversion occurs in the ferroelectric layer, and the potential of the common node CN rises. On the other hand, the selected memory cell MC ₁ When data “0” is written to the ferroelectric layer, polarization inversion does not occur in the ferroelectric layer, and the selected plate line PL ₁ And the common node CN, the potential of the common node CN becomes slightly higher than 0 volts.
[0091]
(4B) After that, the selection transistor TR is turned off by setting the word line WL to the low level, and the connection between the common node CN of the sub memory unit SMU and the bit line BL is released.
[0092]
(5B) Next, the sense amplifier SA is activated to determine data, read the data, and charge / discharge the bit line BL.
[0093]
Next, the selected memory cell MC ₁ Rewrite data in.
[0094]
(6B) At the start of data rewriting, the selection transistor TR is in an off state. In addition, the selected memory cell MC ₁ Plate line PL connected to ₁ Has a high potential V _PL-H (= V _cc ) Is applied. In this state, the unselected memory cell MC _k Plate line PL connected to _k At the first intermediate potential V _PL-M1 [= (1/2) V _cc ] Is applied. The selected memory cell MC ₁ Depending on the data to be rewritten, the bit line has a low potential V _BL-L (= 0 volts) or high potential V _BL-H (= V _cc ) Is applied.
[0095]
(7B) Thereafter, the operations of steps (3A) to (9A) in the method for driving the nonvolatile memory according to the first embodiment are performed. As a result, the selected memory cell MC ₁ Rewriting of data to is completed.
[0096]
Furthermore, the memory cell MC _m The operations of steps (1B) to (7B) are sequentially performed on (m = 2, 3... 8).
[0097]
(Embodiment 3)
The third embodiment is also a modification of the first embodiment. In the third embodiment, the first intermediate potential V _PL-M1 The value of [V _PL-L + (V _PL-H -V _PL-L ) / 3], which is substantially equal to the second intermediate potential V _PL-M2 The value of [V _PL-L +2 (V _PL-H -V _PL-L ) / 3]. The power supply voltage is V _cc V _PL-H The value of V _cc Is approximately equal to V _BL-H The value of is (2/3) V _cc Is approximately equal to V _PL-L And V _BL-L The value of is 0 volts. Therefore, the first intermediate potential V _PL-M1 The value of is (1/3) V _cc And the second intermediate potential V _PL-M2 The value of is (2/3) V _cc It is.
[0098]
The driving method of the nonvolatile memory according to the third embodiment for writing data to the nonvolatile memory will be described below. The driving method according to the third embodiment is applied to the data rewriting described in the second embodiment. You can also As an example, the memory cell MC ₁ Data shall be written to FIG. 5 shows operation waveforms. In FIG. 5, the numbers in parentheses correspond to the numbers of the steps described below.
[0099]
(1C) In the initial state, the bit lines, word lines, and all plate lines are at 0 volts. Furthermore, the common node CN is also floating at 0 volts.
[0100]
(2C) At the start of data writing, the selection transistor TR is turned off, and the selected memory cell MC ₁ Plate wire (selected plate wire) PL connected to ₁ High potential V _PL-H (= V _cc ), And the unselected memory cell MC _k Plate wire (non-selected plate wire) PL connected to _k At the first intermediate potential V _PL-M [= V _PL-L + (V _PL-H -V _PL-L ) / 3 = (1/3) V _cc ], And the selected memory cell MC ₁ Depending on the data to be written to the bit line BL, the low potential V _BL-L (= 0 volts) or high potential V _BL-H [= (2/3) V _cc ] Is applied. Since the common node CN of the sub memory unit SMU is in a floating state, the plate line PL _M (1/3) V due to capacitive coupling with _cc Potential.
[0101]
(3C) Next, the selection transistor TR is turned on by setting the word line WL to the high level, and the common node CN and the bit line BL are connected via the selection transistor TR.
[0102]
(4C) Then, selected plate line PL ₁ Low potential V _PL-L (= 0 volts) is applied.
[0103]
In step (2C), a low potential V is applied to the bit line. _BL-L When (= 0 volts) is applied, when the selection transistor TR is turned on and the common node CN and the bit line BL are connected via the selection transistor TR in the step (3C), the selection plate line PL ₁ High potential V _PL-H (= V _cc ) Is applied, the selected memory cell MC ₁ Data “0” is written in Thereafter, in step (4C), the selected plate line PL ₁ Low potential V _PL-L Even if (= 0 volts) is applied, the selected memory cell MC ₁ The data “0” written in is not changed.
[0104]
On the other hand, in the step (2C), the high potential V is applied to the bit line BL. _BL-H [= (2/3) V _cc ] Is applied, in step (3C), when the selection transistor TR is turned on and the common node CN and the bit line BL are connected via the selection transistor TR, the high potential V is applied to the selection plate line. _PL-H Is applied to the selected memory cell MC ₁ No data is written to. Thereafter, in step (4C), the selected plate line PL ₁ Low potential V _PL-L By applying (= 0 volts), the selected memory cell MC ₁ Data "1" is weakly written in
[0105]
(5C) Next, by setting the word line WL to a low level, the selection transistor TR is turned off, and the common node CN is brought into a floating state. The potential of the common node CN at this time is the selected memory cell MC ₁ If data “0” is written in _BL-L (= 0 volts) and the selected memory cell MC ₁ When data “1” is written in _BL-H [= (2/3) V _cc ].
[0106]
(6C) Then, non-selected plate line PL _k To the second intermediate potential V _PL-M2 [= (2/3) V _cc ] Is applied. Select plate line PL ₁ Has a low potential V _PL-L (= 0 volts) is applied. As a result, common node CN and plate line PL ₁ , PL _k And the potential of the common node CN in the floating state rises. Specifically, when M = 8, the increase in the potential of the common node CN is about (1/3) V. _cc It is.
[0107]
Therefore, the potential of the common node CN at this time is the selected memory cell MC. ₁ When data “0” is written in the memory, about (1/3) V _cc The selected memory cell MC ₁ When data “1” is written in the _cc It becomes. Selection plate line PL ₁ Has a low potential V _PL-L Since (= 0 volts) is applied, the selected memory cell MC ₁ When data “0” is written in the selected plate line PL ₁ And the common node CN have a potential difference of about (1/3) V _cc And the selected memory cell MC ₁ No change occurs in the data “0” stored in. On the other hand, the selected memory cell MC ₁ When data “1” is written in the selected plate line PL ₁ And the potential difference between the common node CN is about V _cc The selected memory cell MC ₁ The data “1” is reliably written to.
[0108]
(7C) When the above operation is completed, the non-selected plate line PL _k V _PL-L (= 0 volts), the write operation may be completed, but in order to perform the next access smoothly, the non-selected plate line PL _K Of the first intermediate potential V _PL-M1 [= (1/3) V _cc It is preferable to return to].
[0109]
(8C) After that, the selection transistor TR is turned on again by setting the word line WL to the high level, the common node CN and the bit line BL are connected via the selection transistor TR, and the common node CN The potential is 0 volts.
[0110]
(9C) Finally, by setting the word line WL to the low level, the selection transistor TR is turned off, the connection between the common node CN and the bit line BL of the sub memory unit SMU is disconnected, and the unselected plate line PL _k V _PL-L Return to (= 0 volts) to complete the write operation.
[0111]
Thereafter, the memory cell MC _m The operations of steps (1C) to (9C) are sequentially performed on (m = 2, 3... 8).
[0112]
In the above process, the bit line BL has V _BL-H [= (2/3) V _cc ] Or V _BL-L It is only necessary to apply (= 0 volts). Therefore, the sense amplifier SA has a simple binary operation, a sufficient operation margin can be secured, and a stable operation can be realized. Moreover, the disturbance is ± (1/3) V _cc Although the driving method is lower than that in the first embodiment, data “1” can be written reliably as in the conventional driving method.
[0113]
(Embodiment 4)
Embodiment 4 relates to a driving method according to the first configuration. A circuit diagram of the nonvolatile memory according to Embodiment 4 is shown in FIG. 6, and a schematic partial cross-sectional view is shown in FIG.
[0114]
The nonvolatile memory of the fourth embodiment is
(A-1) First bit line BL ₁ When,
(B-1) N number of first selection transistors TR (where N ≧ 1, specifically N = 1 in the fourth embodiment) _1N When,
(C-1) M memory cells (where M ≧ 2 and M = 8 in the fourth embodiment), respectively. _1nM N first sub-memory units SMU composed of (n = 1, 2,... N) _1N When,
(D-1) N sub-memory units SMU _1N First memory cells MC constituting each of the _1nm M plate lines PL common to (m = 1, 2,... M) _m , A first memory unit MU ₁ As well as
(A-2) Second bit line BL ₂ When,
(B-2) N second selection transistors TR _2N When,
(C-2) Each of the M second memory cells MC _2nM N second sub-memory units SMU composed of _2N When,
(D-2) N sub-memory units SMU _2N Second memory cells MC constituting each of the _2nm And the first memory unit MU ₁ M plate lines PL constituting _m M plate lines PL in common _m ,
A second memory unit MU comprising ₂ It is composed of
[0115]
In the fourth embodiment, since N = 1, the subscripts “N” and “n” are omitted, and the first selection transistor TR is omitted. _1N The first selection transistor TR ₁ And the first memory cell MC _1nM , MC _1nm The first memory cell MC _1M , MC _1m And the first sub-memory unit SMU _1N Sub memory unit SMU ₁ The second selection transistor TR _2N The second selection transistor TR ₂ The second memory cell MC _2nM , MC _2nm To the second memory cell MC _2M , MC _2m And the second sub-memory unit SMU _2N To the second sub-memory unit SMU ₂ It expresses.
[0116]
In the schematic partial cross-sectional view of FIG. 7, these second bit lines BL ₂ , Second selection transistor TR ₂ And the second memory cell MC _2m Is the first bit line BL ₁ , First selection transistor TR ₁ And the first memory cell MC _1m And adjacent to each other in the direction perpendicular to the paper surface. In FIG. 7, the first selection transistor TR ₁ And the first memory cell MC _1m And the first bit line BL ₁ First selection transistor TR ′ adjacent in the extending direction of ₁ And the first memory cell MC ′ _1m A part of is shown together. First bit line BL ₁ First memory cell MC adjacent in the extending direction of _1m , MC ' _1m The first bit line BL in. ₁ Are standardized.
[0117]
And each memory cell MC _1m , MC _2m Consists of a first electrode 21 (lower electrode), a ferroelectric layer 22, and a second electrode (upper electrode) 23. First memory unit MU ₁ The first sub-memory unit SMU of the nth (where n = 1, 2,... N and n = 1 in the fourth embodiment). ₁ First memory cell MC constituting _1m The first electrode 21 of the nth first sub-memory unit SMU ₁ Common first electrode 21 (common node CN). ₁ Is the nth first selection transistor TR). ₁ Via the first bit line BL ₁ The second electrode 23 is connected to the common plate line PL _m It is connected to the. On the other hand, the second memory unit MU ₂ The second sub memory unit SMU of the nth (n = 1 in the fourth embodiment) ₂ Second memory cell MC constituting _2m The first electrode 21 of the nth second sub-memory unit SMU ₂ Common first electrode 21 (common node CN). ₂ Is the nth second selection transistor TR). ₂ Through the second bit line BL ₂ The second electrode 23 is connected to the common plate line PL _m It is connected to the.
[0118]
Memory cell MC _2m Plate line at _m Is a memory cell MC _1m Plate line at _m And is connected to a plate line decoder / driver PD. Further, the first selection transistor TR ₁ The gate electrode of the word line WL ₁ Connected to the second selection transistor TR ₂ The gate electrode of the second word line WL ₂ Connected to the word line WL ₁ , WL ₂ Are connected to a word line decoder / driver WD. In addition, the first bit line BL ₁ And the second bit line BL ₂ Are connected to the differential sense amplifier SA.
[0119]
Note that the number of memory cells (M) constituting the sub memory unit of the nonvolatile memory is not limited to four, and generally 2 × M (where M = 1, 2, 3,...). be able to. However, the value of M may be 2 or more, and is preferably a power of 2, for example (2, 4, 8, 16...).
[0120]
In the nonvolatile memory according to the fourth embodiment, the plate line PL _m Memory cells MC sharing (ie, paired) memory cells _1m , MC _2m Each bit (m = 1, 2,... M) stores 1-bit data.
[0121]
Then, the first memory cell MC _1m When the data stored in is read, the first selection transistor TR ₁ Is turned on, and the second selection transistor TR ₂ In the OFF state and the second bit line BL ₂ A reference potential is applied to the second memory cell MC _2m When reading the data stored in the second selection transistor TR ₂ Is turned on, and the first selection transistor TR ₁ In the off state and the first bit line BL ₁ A reference potential is applied to.
[0122]
A method for driving the nonvolatile memory for writing data to the nonvolatile memory according to Embodiment 4 will be described below. Here, the data writing corresponds to the method for driving the nonvolatile memory of the present invention. As an example, plate wire PL ₁ Memory cells MC sharing (ie, paired) memory cells ₁₁ , MC _{twenty one} It is assumed that data is written in each of the above. FIG. 8 shows operation waveforms. In FIG. 8, the numbers in parentheses correspond to the numbers of the steps described below.
[0123]
First, the selected first memory cell MC ₁₁ Write data to.
[0124]
(1D) In the initial state, all bit lines, all word lines, and all plate lines are at 0 volts. Furthermore, the common node CN ₁ , CN ₂ Is also floating at 0 volts.
[0125]
(2D) At the start of data writing, the first selection transistor TR ₁ And a second selection transistor TR ₂ Is turned off. In addition, the selected memory cell MC ₁₁ Selected plate line PL connected to ₁ Has a high potential V _PL-H (= V _cc ), And the unselected memory cell MC _k Unselected plate line PL connected to _k At the first intermediate potential V _PL-M1 [= (1/2) V _cc ], And the selected memory cell MC ₁₁ When the data to be written to is “1”, the first bit line BL ₁ Is the high potential V _BL-H (= V _cc When the data to be written is “0”, the first bit line BL ₁ Low potential V _BL-L (= 0 volts). First sub memory unit SMU ₁ Common node CN ₁ And the second sub-memory unit SMU ₂ Common node CN ₂ Is a floating state, so the plate line PL _M (1/2) V due to capacitive coupling with _cc Potential.
[0126]
(3D) Next, the word line WL ₁ Is set to the high level, the first selection transistor TR ₁ Is turned on and the common node CN ₁ And the first bit line BL ₁ And the first selection transistor TR ₁ Connect through.
[0127]
(4D) Then, the selected plate line PL ₁ Low potential V _PL-L (= 0 volts) is applied.
[0128]
In the step (2D), the first bit line BL ₁ Low potential V _BL-L When (= 0 volt) is applied, in the step (3D), the first selection transistor TR ₁ Is turned on and the common node CN ₁ And the first bit line BL ₁ And the first selection transistor TR ₁ Select plate line PL when connected via ₁ High potential V _PL-H (= V _cc ) Is applied, the selected memory cell MC ₁₁ Data “0” is written in Thereafter, in step (4D), the selected plate line PL ₁ Low potential V _PL-L Even if (= 0 volts) is applied, the selected memory cell MC ₁₁ The data “0” written in is not changed.
[0129]
On the other hand, in the step (2D), the first bit line BL ₁ High potential V _BL-H Is applied, in step (3D), the first selection transistor TR ₁ Is turned on and the common node CN ₁ And the first bit line BL ₁ And the first selection transistor TR ₁ Select plate line PL when connected via ₁ High potential V _PL-H Is applied to the selected memory cell MC ₁₁ No data is written to. Thereafter, in step (4D), the selected plate line PL ₁ Low potential V _PL-L By applying (= 0 volts), the selected memory cell MC ₁₁ Data “1” is written in
[0130]
Incidentally, in the steps (2D) to (4D), the second selection transistor TR ₂ Is in the off state, so the second sub-memory unit SMU ₂ Common node CN ₂ Is in a floating state and the common node CN ₂ Is approximately (1/2) V _cc Is maintained.
[0131]
(5D) Next, the word line WL ₁ Is set to a low level, the first selection transistor TR ₁ Is turned off and the common node CN ₁ Is in a floating state. Common node CN at this time ₁ Of the selected memory cell MC ₁₁ If data “0” is written in _BL-L (= 0 volts) and the selected memory cell MC ₁₁ When data “1” is written in _BL-H (= V _cc ).
[0132]
Next, the selected second memory cell MC _{twenty one} Write data to.
[0133]
(6D) At the start of data writing, the selected memory cell MC _{twenty one} Selected plate line PL connected to ₁ Has a high potential V _PL-H (= V _cc ), And the unselected memory cell MC _k Unselected plate line PL connected to _k At the first intermediate potential V _PL-M1 [= (1/2) V _cc ], And the selected memory cell MC ₁₁ When the data to be written to is “1”, the second bit line BL ₂ Is the high potential V _BL-H (= V _cc When the data to be written is “0”, the second bit line BL ₂ Low potential V _BL-L (= 0 volts).
(7D) Next, the word line WL ₂ Is set to the high level, the second selection transistor TR ₂ Is turned on and the common node CN ₂ And the first bit line BL ₂ And the first selection transistor TR ₁ Connect through.
(8D) Then, the selected plate line PL ₁ Low potential V _PL-L (= 0 volts) is applied.
[0134]
In the step (6D), the second bit line BL ₂ Low potential V _BL-L When (= 0 volt) is applied, in the step (7D), the second selection transistor TR ₂ Is turned on and the common node CN ₂ And the second bit line BL ₂ And the second selection transistor TR ₂ Select plate line PL when connected via ₁ High potential V _PL-H (= V _cc ) Is applied, the selected memory cell MC _{twenty one} Data “0” is written in Thereafter, in step (8D), the selected plate line PL ₁ Low potential V _PL-L Even if (= 0 volts) is applied, the selected memory cell MC _{twenty one} The data “0” written in is not changed.
[0135]
On the other hand, in the step (6D), the second bit line BL ₂ High potential V _BL-H Is applied, in the step (7D), the second selection transistor TR ₂ Is turned on and the common node CN ₂ And the second bit line BL ₂ And the second selection transistor TR ₂ Select plate line PL when connected via ₁ High potential V _PL-H Is applied to the selected memory cell MC _{twenty one} No data is written to. Thereafter, in step (8D), the selected plate line PL ₁ Low potential V _PL-L By applying (= 0 volts), the selected memory cell MC _{twenty one} Data “1” is written in
[0136]
(9D) Next, the word line WL ₂ Is set to a low level to make the second selection transistor TR ₂ Is turned off and the common node CN ₂ Is in a floating state. Common node CN at this time ₂ Of the selected memory cell MC _{twenty one} If data “0” is written in _BL-L (= 0 volts) and the selected memory cell MC _{twenty one} When data “1” is written in _BL-H (= V _cc ).
[0137]
Incidentally, in the steps (5D) to (8D), the first selection transistor TR ₁ Is in the off state, so the first sub-memory unit SMU ₁ Common node CN ₂ Is floating. Therefore, in step (5D) to step (8D), the common node CN ₁ Is the potential in the step (5D), that is, the selected memory cell MC. ₁₁ If data “0” is written in _BL-L (= 0 volts), the selected memory cell MC ₁₁ When data “1” is written in _BL-H (= V _cc ) Continue to hold.
[0138]
(10D) Next, unselected plate line PL _k To the second intermediate potential V _PL-M2 (= V _cc ) Is applied. Select plate line PL ₁ Has a low potential V _PL-L (= 0 volts) is applied. As a result, the common node CN ₁ , CN ₂ And plate wire PL ₁ , PL _k Floating common node CN based on capacitive coupling with ₁ , CN ₂ The potential increases. Specifically, when M = 8, the common node CN ₁ , CN ₂ The increase in potential is about (1/2) V _cc It is.
[0139]
Therefore, the common node CN at this time ₁ , CN ₂ Of the selected memory cell MC ₁₁ , MC _{twenty one} When data “0” is written in the memory, about (1/2) V _cc The selected memory cell MC ₁₁ , MC _{twenty one} When data “1” is written in the memory, about (3/2) V _cc It becomes. Selection plate line PL ₁ Has a low potential V _PL-L Since (= 0 volts) is applied, the selected memory cell MC ₁₁ , MC _{twenty one} When data “0” is written in the selected plate line PL ₁ And common node CN ₁ Is about (1/2) V _cc And the selected memory cell MC ₁₁ , MC _{twenty one} No change occurs in the data “0” stored in. On the other hand, the selected memory cell MC ₁₁ , MC _{twenty one} When data “1” is written in the selected plate line PL ₁ And common node CN ₁ Is about (3/2) V _cc The selected memory cell MC ₁₁ , MC _{twenty one} Data “1” is strongly written in
[0140]
(11D) If the above operation is completed, the non-selected plate line PL _k V _PL-L (= 0 volts), the write operation may be completed, but in order to perform the next access smoothly, the non-selected plate line PL _K Of the first intermediate potential V _PL-M1 [= (1/2) V _cc It is preferable to return to].
[0141]
(12D) Then, again, the word line WL ₁ , WL ₂ Is set to the high level, the first selection transistor TR ₁ And a second selection transistor TR ₂ Is turned on and the common node CN ₁ And the first bit line BL ₁ And the first selection transistor TR ₁ Through the common node CN ₁ Of the common node CN ₂ And the second bit line BL ₂ And the second selection transistor TR ₂ Through the common node CN ₂ Is set to 0 volts.
[0142]
(13D) Finally, the word line WL ₁ , WL ₂ Is set to a low level, the first selection transistor TR ₁ And a second selection transistor TR ₂ Is turned off and the sub memory unit SMU ₁ , SMU ₂ Common node CN ₁ , CN ₂ And the first bit line BL ₁ , Second bit line BL ₂ And unselected plate line PL _k V _PL-L Return to (= 0 volts) to complete the write operation.
[0143]
Thereafter, the memory cell MC _1m , C _2m The operations of steps (1D) to (13D) are sequentially performed on (m = 2, 3... 8).
[0144]
In the above process, the bit line BL has V _BL-H Or V _BL-L Is applied, and the intermediate potential is also unselected plate line PL _k V applied to _PL-M Only. Moreover, the disturbance is ± (1/2) V _cc In spite of this, the data “1” can be written more strongly than the conventional driving method although it is not different from the conventional driving method.
[0145]
Note that the driving method described in the third embodiment can be applied to the driving method of the first configuration of the fourth embodiment.
[0146]
(Embodiment 5)
The fifth embodiment relates to a driving method according to the second configuration. FIG. 9 shows a circuit diagram of the nonvolatile memory according to the fifth embodiment. The structure of the nonvolatile memory in the fifth embodiment is the same as the structure of the nonvolatile memory in the fourth embodiment shown in the schematic partial sectional view of FIG. However, in the fifth embodiment, the first selection transistor TR ₁ Gate electrode and second selection transistor TR ₂ This is different from the fourth embodiment in that the gate electrode is connected to the same word line WL. Further, in the driving method of the nonvolatile memory according to the fifth embodiment, the first sub-memory unit SMU sharing the plate line (that is, paired). ₁ First memory cell MC constituting _1m And the second sub-memory unit SMU ₂ Second memory cell MC constituting _2m 1 bit of the complementary data structure is stored, or 1 bit of the complementary data structure is written (or rewritten).
[0147]
A method for driving the nonvolatile memory that reads data from the nonvolatile memory according to the fifth embodiment and rewrites the data will be described below. Here, the data rewrite operation corresponds to the method for driving the nonvolatile memory of the present invention. As an example, plate wire PL ₁ Shared (ie, paired) memory cells (MC ₁₁ , MC _{twenty one} ) Is read and rewritten. Here, the first memory cell MC ₁₁ Data “1” is stored in the second memory cell MC. _{twenty one} It is assumed that data “0” is stored in. The operation waveform is shown in FIG. In FIG. 10, the numbers in parentheses correspond to the numbers of the steps described below.
[0148]
First, the selected memory cell (MC ₁₁ , MC _{twenty one} ) Data is read out.
[0149]
(1E) In the initial state, all bit lines, all word lines, and all plate lines are at 0 volts. Furthermore, the common node CN ₁ , CN ₂ Is also floating at 0 volts.
[0150]
(2E) At the start of data reading, the first selection transistor TR is set by setting the word line WL to the high level. ₁ And a second selection transistor TR ₂ Is turned on. As a result, the first sub-memory unit SMU ₁ Common node CN ₁ Is the first bit line BL ₁ Connected to the second sub-memory unit SMU ₂ Common node CN ₂ Is the second bit line BL ₂ Connected to. The first bit line BL ₁ And the second bit line BL ₂ Is left floating.
[0151]
(3E) Next, the selected plate line PL ₁ V _PL-H (= V _cc ) Is applied. Non-selected plate line PL _k V _PL-L (= 0 volts). At this time, the first selected memory cell MC ₁₁ Since data “1” was written in the ferroelectric layer, polarization inversion occurred in the ferroelectric layer, and the common node CN ₁ Potential, and further, the first bit line BL ₁ The potential increases. On the other hand, the second selected memory cell MC _{twenty one} Since data “0” was written in the ferroelectric layer, no polarization inversion occurred in the ferroelectric layer, and the common node CN ₂ Potential and the second bit line BL ₂ Is a little higher than 0 volts. As a result, the first bit line BL ₁ And the second bit line BL ₂ A potential difference occurs between
[0152]
(4E) Thereafter, the first selection transistor TR is set by setting the word line WL to the low level. ₁ And a second selection transistor TR ₂ Is turned off and the sub memory unit SMU ₁ Common node CN ₁ And the first bit line BL ₁ The sub memory unit SMU ₂ Common node CN ₂ And the second bit line BL ₂ To disconnect.
[0153]
(5E) Next, the differential sense amplifier SA is activated, data is determined, such data is read out, and the first bit line BL is read. ₁ And the second bit line BL ₂ Is charged and discharged.
[0154]
Next, the selected memory cell (MC ₁₁ , MC _{twenty one} ) Is rewritten.
[0155]
(6E) At the start of data rewriting, the first selection transistor TR ₁ And a second selection transistor TR ₂ Is off. The first and second selected memory cells MC ₁₁ , MC _{twenty one} Plate line PL connected to ₁ Has a high potential V _PL-H (= V _cc ) Is applied. In this state, the unselected memory cell MC _1k , MC _2k Plate line PL connected to _k At the first intermediate potential V _PL-M1 [= (1/2) V _cc ] Is applied. The first selected memory cell MC ₁₁ Since the data to be rewritten to “1” is “1”, the first bit line BL ₁ Is the high potential V _BL-H (= V _cc ) And the second selected memory cell MC _{twenty one} Since the data to be rewritten to “0” is “0”, the second bit line BL ₂ Is low potential V _BL-L (= 0 volts).
[0156]
(7E) Next, the first selection transistor TR is set by setting the word line WL to the high level. ₁ And a second selection transistor TR ₂ Is turned on and the sub memory unit SMU ₁ Common node CN ₁ And the first bit line BL ₁ And the first selection transistor TR ₁ Connected through the sub memory unit SMU ₂ Common node CN ₂ And the second bit line BL ₂ And the second selection transistor TR ₂ Connect through.
[0157]
(8E) Then, the selected plate line PL ₁ Low potential V _PL-L (= 0 volts) is applied.
[0158]
In step (6E), the first bit line BL ₁ High potential V _BL-H (= V _cc ) Is applied, so that in the step (7E), the first selection transistor TR ₁ Is turned on and the common node CN ₁ And the first bit line BL ₁ And the first selection transistor TR ₁ Select plate line PL when connected via ₁ High potential V _PL-H (= V _cc ) Is applied, the first selected memory cell MC ₁₁ No data is written to. Thereafter, in step (8E), the selected plate line PL ₁ Low potential V _PL-L (= 0 volts), so that the first selected memory cell MC ₁₁ The data “1” is rewritten to.
[0159]
On the other hand, in the step (6E), the second bit line BL ₂ Low potential V _BL-L Is applied, so in the step (7E), the second selection transistor TR ₂ Is turned on and the common node CN ₂ And the second bit line BL ₂ And the second selection transistor TR ₂ Select plate line PL when connected via ₁ High potential V _PL-H Is applied to the second selected memory cell MC _{twenty one} The data “0” is rewritten to. Thereafter, in step (8E), the selected plate line PL ₁ Low potential V _PL-L (= 0 volts), but the second selected memory cell MC _{twenty one} The data “0” written in is not changed.
[0160]
(9E) Next, by setting the word line WL to the low level, the first selection transistor TR ₁ And a second selection transistor TR ₂ Is turned off and the common node CN ₁ , CN ₂ Is in a floating state. Common node CN at this time ₁ Of the first selected memory cell MC ₁₁ Since data “1” is written in _BL-H (= V _cc ). On the other hand, the common node CN at this time ₂ Potential of the second selected memory cell MC _{twenty one} Since data “0” is written in _BL-L (= 0 volts).
[0161]
(10E) Next, unselected plate line PL _k To the second intermediate potential V _PL-M2 (= V _cc ) Is applied. Select plate line PL ₁ Has a low potential V _PL-L (= 0 volts) is applied. As a result, the common node CN ₁ , CN ₂ And plate wire PL ₁ , PL _k Floating common node CN based on capacitive coupling with ₁ , CN ₂ The potential increases. Specifically, when M = 8, the common node CN ₁ , CN ₂ The increase in potential is about (1/2) V _cc It is.
[0162]
Therefore, the common node CN at this time ₁ Of the first selected memory cell MC ₁₁ Since the data “1” is written in, about (3/2) V _cc It becomes. Selection plate line PL ₁ Has a low potential V _PL-L Since (= 0 volts) is applied, the selected memory cell MC ₁₁ Data “1” is strongly written in On the other hand, the common node CN at this time ₂ Potential of the second selected memory cell MC _{twenty one} Since data “0” is written in, about (1/2) V _cc It becomes.
[0163]
(11E) If the above operation is completed, the non-selected plate line PL _k V _PL-L (= 0 volts), the rewrite operation may be completed, but in order to perform the next access smoothly, the non-selected plate line PL _K Of the first intermediate potential V _PL-M1 [= (1/2) V _cc It is preferable to return to].
[0164]
(12E) Thereafter, the first selection transistor TR is set again by setting the word line WL to the high level again. ₁ And a second selection transistor TR ₂ Is turned on and the common node CN ₁ , CN ₂ And the first and second bit lines BL ₁ , BL ₂ And the first and second selection transistors TR ₁ , TR ₂ Through the common node CN ₁ , CN ₂ Is set to 0 volts.
[0165]
(13E) Finally, by setting the word line WL to the low level, the first selection transistor TR ₁ And a second selection transistor TR ₂ Is turned off and the common node CN ₁ , CN ₂ And the first and second bit lines BL ₁ , BL ₂ And unselected plate line PL _k V _PL-L Return to (= 0 volts) to complete the rewrite operation.
[0166]
Thereafter, the memory cell (MC _1m , MC _2m ) (M = 2, 3,... 8), the operations of steps (1E) to (13E) are sequentially performed.
[0167]
In the above process, the bit line BL ₁ , BL ₂ V _BL-H Or V _BL-L Is applied, and the intermediate potential is also unselected plate line PL _k V applied to _PL-M Only. Moreover, the disturbance is ± (1/2) V _cc In spite of this, the data “1” can be written more strongly than the conventional driving method although it is not different from the conventional driving method.
[0168]
When data is newly written, in the step (6E), the first bit line BL depends on the data to be written. ₁ Low potential V _BL-L (= 0 volts) or high potential V _BL-H (= V _cc ) And the second bit line BL ₂ High potential V _BL-H (= V _cc ) Or low potential V _BL-L (= 0 volts) is applied. And operation of process (6E)-(13E) should just be performed.
[0169]
Further, the driving method described in the third embodiment can be applied to the driving method of the second configuration of the fifth embodiment.
[0170]
(Embodiment 6)
In the sixth embodiment, a modification example of the nonvolatile memory described in the fourth or fifth embodiment will be described. The nonvolatile memory according to the sixth embodiment is the first memory unit MU constituting the nonvolatile memory. ₁ And the nonvolatile memory and the first bit line BL ₁ First memory unit MU ′ constituting a non-volatile memory adjacent in the extending direction of ₁ And a second memory unit MU constituting a nonvolatile memory. ₂ And this nonvolatile memory and the second bit line BL ₂ First memory unit MU ′ constituting a non-volatile memory adjacent in the extending direction of ₁ Are stacked with an interlayer insulating layer 26 interposed therebetween. FIG. 11 shows a schematic partial cross-sectional view of the nonvolatile memory according to the sixth embodiment. However, in FIG. 11, the first memory unit MU ₁ , MU ' ₁ Only illustrated. Second memory unit MU ₂ , MU ' ₂ Are adjacent in the direction perpendicular to the paper surface of FIG. The first memory unit MU ′ ₁ The reference numbers for the components of are marked with “'”.
[0171]
More specifically, in the nonvolatile memory shown in FIG. 11, the element isolation region 11 formed of the LOCOS structure, the shallow trench structure, or the combination of the LOCOS structure and the shallow trench structure formed in the p-type silicon semiconductor substrate 10 is formed. In the enclosed active region, a selection transistor TR composed of a MOS type FET ₁ , TR ' ₁ Is formed. Selection transistor TR ₁ , TR ' ₁ Are formed on the surface of the silicon semiconductor substrate 10, for example, a gate insulating film 12 made of a silicon oxide film, and a gate electrode 13 (word line WL) formed on the gate insulating film 12. ₁ , WL ' ₁ And n is formed in the active region of the silicon semiconductor substrate 10 and n ⁺ Source / drain regions 14A and 14B containing type impurities are formed.
[0172]
Then, the bit line BL is formed on the lower insulating layer formed on the entire surface. ₁ Is formed and the bit line BL is formed. ₁ Is a transistor for selection TR through a connection hole (contact hole) 15 formed in the lower insulating layer. ₁ , TR ' ₁ Is connected to one of the source / drain regions 14A. In addition, the bit line BL ₁ An upper insulating layer is formed on the lower insulating layer including. In the drawings, the lower insulating layer and the upper insulating layer are collectively represented by the insulating layer 16. In addition, the bit line BL ₁ Is extended in the left-right direction of FIG. 11 so as not to contact a connection hole (contact hole) 18 described later.
[0173]
A first electrode (lower electrode) 21 is formed on the insulating layer 16, a ferroelectric layer 22 is formed on the first electrode 21, and a second electrode (upper electrode) is formed on the ferroelectric layer 22. 23 are formed, whereby the memory cell MC _1M Is configured. The first electrode 21 is connected to the memory cell MC _1M And has a striped planar shape. The first electrode 21 is connected to the selection transistor TR via a connection hole 18 provided in the opening 17 formed in the insulating layer 16. ₁ Is connected to the other source / drain region 14B. The common first electrode 21 is connected to the common node CN. ₁ It shows with. The ferroelectric layer 22 is formed in substantially the same pattern as the second electrode 23.
[0174]
Furthermore, the memory cell MC _1M An interlayer insulating layer 26 is formed on the insulating layer 16. A first electrode (lower electrode) 21 ′ is formed on the interlayer insulating layer 26, a ferroelectric layer 22 ′ is formed on the first electrode 21 ′, and a first electrode is formed on the ferroelectric layer 22 ′. Two electrodes (upper electrodes) 23 ′ are formed, and thereby, the memory cell MC ′ _1M Is configured. The first electrode 21 ′ is connected to the memory cell MC ′. _1M And has a striped planar shape. The first electrode 21 ′ is formed in the connection hole 28 provided in the opening 27 formed in the interlayer insulating layer 26, the pad portion 25 formed on the insulating layer 16, and the insulating layer 16. The transistor for selection TR ′ is connected through a connection hole 18 provided in the opening 17. ₁ Is connected to the other source / drain region 14B. The common first electrode 21 ′ is connected to the common node CN ′. ₁ It shows with. The ferroelectric layer 22 ′ is formed in substantially the same pattern as the second electrode 23 ′. Furthermore, the memory cell MC ′ _1M On the interlayer insulating layer 26, an upper insulating layer 36A is formed.
[0175]
Word line WL ₁ , WL ' ₁ Extends in the direction perpendicular to the paper surface of FIG. Further, the second electrodes 23 and 23 ′ are adjacent to the memory cell MC adjacent in the direction perpendicular to the plane of FIG. _2m , MC ' _2m And plate wire PL _m Doubles as In addition, the memory cell MC _1M And memory cell MC ' _1M Are aligned in the vertical direction. With such a structure, the area occupied by the memory cells can be reduced and the degree of integration can be improved.
[0176]
(Embodiment 7)
Also in the seventh embodiment, a modification of the nonvolatile memory described in the fourth or fifth embodiment is shown. 12 and 13 are circuit diagrams of the nonvolatile memory according to Embodiment 7, and FIG. 14 is a schematic partial cross-sectional view. Note that the nonvolatile memory configured from the circuit diagram shown in FIG. 12 can execute the driving method according to the first configuration (see the fourth embodiment), and is configured from the circuit diagram shown in FIG. In the non-volatile memory, the driving method according to the second configuration (see Embodiment 5) can be executed. In the nonvolatile memory whose circuit diagram is shown in FIG. 12, the sub memory unit SMU ₁₁ , SMU _{twenty one} Selection transistor TR connected to ₁₁ , TR _{twenty one} Each of the gate electrodes of the word line WL ₁ Connected to the sub memory unit SMU ₁₂ , SMU _{twenty two} Selection transistor TR connected to ₁₂ , TR _{twenty two} Each of the gate electrodes of the word line WL ₂ It is connected to the. On the other hand, in the nonvolatile memory whose circuit diagram is shown in FIG. ₁₁ , SMU ₁₂ , SMU _{twenty one} , SMU _{twenty two} Selection transistor TR connected to ₁₁ , TR ₁₂ , TR _{twenty one} , TR _{twenty two} Each of the gate electrodes of the word line WL ₁₁ , WL ₁₂ , WL _{twenty one} , WL _{twenty two} It is connected to the.
[0177]
The nonvolatile memory according to the seventh embodiment is
(A-1) First bit line BL ₁ When,
(B-1) N selection transistors TR (where N ≧ 1, specifically N = 2 in the seventh embodiment). _1N When,
(C-1) M memory cells (where M ≧ 2 and M = 8 in the seventh embodiment), respectively. _1nM (N = 1, 2... N) N (where N ≧ 2, N = 2 in the seventh embodiment) first sub-memory units SMU _1N When,
(D-1) N sub-memory units SMU _1N First memory cells MC constituting each of the _1nm M plate lines PL common to (m = 1, 2,... M) _m ,
A first memory unit MU comprising ₁ As well as
(A-2) Second bit line BL ₂ When,
(B-2) N second selection transistors TR _2N When,
(C-2) Each of the M second memory cells MC _2nM N second sub-memory units SMU composed of _2N When,
(D-2) N sub-memory units SMU _2N Second memory cells MC constituting each of the _2nm And the first memory unit MU ₁ M plate lines PL constituting _m M plate lines PL in common _m ,
A second memory unit MU comprising ₂ It is composed of
[0178]
In the schematic partial cross-sectional view of FIG. 14, these second bit lines BL ₂ , Second selection transistor TR _{twenty one} , TR _{twenty two} And the second memory unit MU ₂ Is the first bit line BL ₁ , First selection transistor TR ₁₁ , TR ₁₂ And the first memory unit MU ₁ And adjacent to each other in the direction perpendicular to the paper surface.
[0179]
And each memory cell MC _1nm (m = 1, 2,... M, n = 1, 2,... N, and in the seventh embodiment, m = 1, 2,..., 8, n = 1, 2): , First electrodes (lower electrodes) 21 and 31, ferroelectric layers 22 and 32, and second electrodes (upper electrodes) 23 and 33. And the first memory unit MU ₁ Nth (where n = 1, 2,... N) first sub-memory unit SMU _1n First memory cell MC constituting _1nm The first electrodes 21, 31 of the nth first sub-memory unit SMU _1n Common first electrode 21, 31 (common node CN). _1n Is the nth first selection transistor TR). _1n Via the first bit line BL ₁ The second electrodes 23 and 33 are connected to a common plate line PL _m It is connected to the. On the other hand, the second memory unit MU ₂ Nth second sub-memory unit SMU _2n Second memory cell MC constituting _2nm The first electrodes 21 and 31 of the nth second sub-memory unit SMU _2n Common first electrode 21, 31 (common node CN). _2n Is the nth second selection transistor TR). _2n Through the second bit line BL ₂ The second electrodes 23 and 33 are connected to a common plate line PL _m It is connected to the.
[0180]
Note that the number of memory cells constituting the memory unit of the nonvolatile memory is not limited to eight, and can generally be 2 × M (where M = 1, 2, 3,...). However, the value of M may be 2 or more, and is preferably a power of 2 (2, 4, 8, 16,...), For example.
[0181]
Memory cell MC _11m , MC _12m , MC _21m , MC _22m Plate line at _m Are shared and connected to the plate line decoder / driver PD. Further, the first selection transistor TR ₁₁ Gate electrode and second selection transistor TR _{twenty one} The gate electrode of the word line WL ₁ Connected to the first selection transistor TR ₁₂ Gate electrode and second selection transistor TR _{twenty two} The gate electrode of the word line WL ₂ Connected to the word line WL ₁ , WL ₂ Are connected to a word line decoder / driver WD. In addition, the first bit line BL ₁ And the second bit line BL ₂ Are connected to the differential sense amplifier SA.
[0182]
In the nonvolatile memory according to the seventh embodiment, the first memory unit MU ₁ The first sub memory unit SMU constituting ₁₁ , SMU ₁₂ Are stacked via an interlayer insulating layer 26, and the second memory unit MU ₂ The second sub memory unit SMU constituting _{twenty one} , SMU _{twenty two} Are stacked with an interlayer insulating layer 26 interposed therebetween. That is, the first memory unit MU ₁ The first sub memory unit SMU constituting ₁₁ And the second sub memory unit SMU ₁₂ Are stacked with an interlayer insulating layer 26 interposed therebetween. Furthermore, the second memory unit MU ₂ The first sub memory unit SMU constituting _{twenty one} And the second sub memory unit SMU _{twenty two} Are also laminated via an interlayer insulating layer 26. As a result, high integration of the nonvolatile memory can be achieved.
[0183]
Since the driving method of the nonvolatile memory according to the seventh embodiment can be the same driving method as described in the fourth embodiment or the fifth embodiment, detailed description thereof is omitted.
[0184]
Details of the nonvolatile memory according to the seventh embodiment will be described below. In the following description, the first memory unit MU ₁ Will be described, but the second memory unit MU ₂ Has a similar structure.
[0185]
More specifically, in the nonvolatile memory shown in FIG. 14, the element isolation region 11 formed of the LOCOS structure, the shallow trench structure, or the combination of the LOCOS structure and the shallow trench structure formed in the p-type silicon semiconductor substrate 10 is formed. In the enclosed active region, a first selection transistor TR made of a MOS type FET ₁₁ , TR ₁₂ Is formed. First selection transistor TR ₁₁ , TR ₁₂ Are formed on the surface of the silicon semiconductor substrate 10, for example, a gate insulating film 12 made of a silicon oxide film, and a gate electrode 13 (word line WL) formed on the gate insulating film 12. ₁ , WL ₂ And n is formed in the active region of the silicon semiconductor substrate 10 and n ⁺ Source / drain regions 14A and 14B containing type impurities are formed.
[0186]
Then, the bit line BL is formed on the lower insulating layer formed on the entire surface. ₁ Is formed and the bit line BL is formed. ₁ Is a transistor for selection TR through a connection hole (contact hole) 15 formed in the lower insulating layer. ₁₁ , TR ₁₂ Is connected to one of the source / drain regions 14A. In addition, the bit line BL ₁ An upper insulating layer is formed on the lower insulating layer including. In the drawings, the lower insulating layer and the upper insulating layer are collectively represented by the insulating layer 16. In addition, the bit line BL ₁ Is extended in the left-right direction of FIG. 14 so as not to contact a connection hole (contact hole) 18 described later.
[0187]
A first electrode (lower electrode) 21 is formed on the insulating layer 16, a ferroelectric layer 22 is formed on the first electrode 21, and a second electrode (upper electrode) is formed on the ferroelectric layer 22. 23 are formed, whereby the memory cell MC _11M And further, the first sub memory unit SMU ₁₁ Is configured. The first electrode 21 is connected to the memory cell MC _11M And has a striped planar shape. The first electrode 21 is connected to the selection transistor TR via a connection hole 18 provided in the opening 17 formed in the insulating layer 16. ₁₁ Is connected to the other source / drain region 14B. The common first electrode 21 is connected to the common node CN. ₁₁ It shows with. The ferroelectric layer 22 is formed in substantially the same pattern as the second electrode 23.
[0188]
Furthermore, the memory cell MC _11M (Sub memory unit SMU ₁₁ ) And an insulating layer 16, an interlayer insulating layer 26 is formed. Then, a first electrode (lower electrode) 31 is formed on the interlayer insulating layer 26, a ferroelectric layer 32 is formed on the first electrode 31, and a second electrode ( Upper electrode) 33 is formed, and thereby the memory cell MC _12M And the second sub memory unit SMU ₁₂ Is configured. The first electrode 31 is connected to the memory cell MC _12M And has a striped planar shape. The first electrode 31 is formed in the connection hole 28 provided in the opening 27 formed in the interlayer insulating layer 26, the pad portion 25 formed on the insulating layer 16, and the insulating layer 16. A selection transistor TR is connected through a connection hole 18 provided in the opening 17. ₁₂ Is connected to the other source / drain region 14B. The common first electrode 31 is connected to the common node CN. ₁₂ It shows with. The ferroelectric layer 32 is formed in substantially the same pattern as the second electrode 33. Furthermore, the memory cell MC _12M On the interlayer insulating layer 26, an upper insulating layer 36A is formed.
[0189]
Word line WL ₁ , WL ₂ Extends in the direction perpendicular to the paper surface of FIG. Further, the second electrode 23 is connected to the second memory unit MU adjacent in the direction perpendicular to the paper surface of FIG. ₂ The first sub memory unit SMU constituting _{twenty one} Memory cell MC _21m And plate wire PL _m Doubles as Furthermore, the second electrode 33 is also adjacent to the second memory unit MU adjacent in the direction perpendicular to the plane of FIG. ₂ The second sub memory unit SMU constituting _{twenty two} Memory cell MC _22m And plate wire PL _m Doubles as Each memory cell MC _11m , MC _12m , MC _21m , MC _22m Each of these plate lines PL shared by _m Extends in a direction perpendicular to the paper surface of FIG. 14 and is connected through a connection hole in a region not shown. In addition, the memory cell MC _11M And memory cell MC _12M Are aligned in the vertical direction. With such a structure, the area occupied by the memory cells can be reduced and the degree of integration can be improved.
[0190]
And plate line PL _m Memory cell MC sharing _1nm , MC _2nm By writing complementary data to each, 1 bit can be stored in each, or 1 bit can be stored in each. That is, the four selection transistors TR ₁₁ ~ TR _{twenty two} And 32 memory cells MC _1nm , MC _2nm Thus, one memory unit (access unit unit) is configured and stores 32 bits (see the circuit diagram in FIG. 13) or 16 bits (see the circuit diagram in FIG. 12).
[0191]
(Embodiment 8)
In the eighth embodiment, a modification example of the nonvolatile memory described in the fourth or fifth embodiment is also shown. 16 and 17 are circuit diagrams of the nonvolatile memory according to Embodiment 8, and FIG. 15 is a schematic partial cross-sectional view. Note that the nonvolatile memory configured from the circuit diagram shown in FIG. 16 can execute the driving method according to the first configuration (see Embodiment 4), and is configured from the circuit diagram shown in FIG. In the nonvolatile memory, the driving method according to the second configuration (see Embodiment 5) can be executed. In the nonvolatile memory whose circuit diagram is shown in FIG. 16, the sub memory unit SMU ₁₁ , SMU _{twenty one} Selection transistor TR connected to ₁₁ , TR _{twenty one} Each of the gate electrodes is a word line WL ₁ Connected to the sub memory unit SMU ₁₂ , SMU _{twenty two} Selection transistor TR connected to ₁₂ , TR _{twenty two} Each of the gate electrodes is a word line WL ₂ Connected to the sub memory unit SMU ₁₃ , SMU _{twenty three} Selection transistor TR connected to ₁₃ , TR _{twenty three} Each of the gate electrodes is a word line WL _Three Connected to the sub memory unit SMU ₁₄ , SMU _{twenty four} Selection transistor TR connected to ₁₄ , TR _{twenty four} Each of the gate electrodes is a word line WL _Four It is connected to the. On the other hand, in the nonvolatile memory whose circuit diagram is shown in FIG. ₁₁ , SMU ₁₂ , SMU ₁₃ , SMU ₁₄ , SMU _{twenty one} , SMU _{twenty two} , SMU _{twenty three} , SMU _{twenty four} Selection transistor TR connected to ₁₁ , TR ₁₂ , TR ₁₃ , TR ₁₄ , TR _{twenty one} , TR _{twenty two} , TR _{twenty three} , TR _{twenty four} Each of the gate electrodes of the word line WL ₁₁ , WL ₁₂ , WL ₁₃ , WL ₁₄ , WL _{twenty one} , WL _{twenty two} , WL _{twenty three} , WL _{twenty four} It is connected to the. In FIG. 16 and FIG. 17, the first bit line BL ₁ And the second bit line BL ₂ The differential sense amplifier SA connected to is omitted from the illustration.
[0192]
In the nonvolatile memory according to the eighth embodiment, the first memory unit MU ₁ Sub memory unit SMU constituting ₁₁ , SMU ₁₂ , SMU ₁₃ , SMU ₁₄ Are stacked in four stages. Although not shown, the second memory unit MU ₂ Sub memory unit SMU constituting _{twenty one} , SMU _{twenty two} , SMU _{twenty three} , SMU _{twenty four} Are also stacked in four stages.
[0193]
The nonvolatile memory of the eighth embodiment is
(A-1) First bit line BL ₁ When,
(B-1) N (where N ≧ 1, specifically, in the eighth embodiment, N = 4) first selection transistors TR _1N (TR ₁₁ , TR ₁₂ , TR ₁₃ , TR ₁₄ )When,
(C-1) M memory cells (where M ≧ 2 and M = 8 in the eighth embodiment), respectively. _1nM (MC _11M , MC _12M , MC _13M , MC _14M N first sub-memory units SMU composed of _1N (SMU ₁₁ , SMU ₁₂ , SMU ₁₃ , SMU ₁₄ )When,
(D-1) N sub-memory units SMU _1n First memory cells MC constituting each of the _1nm (MC _11m , MC _12m , MC _12m , MC _14m ) Common M plate lines PL _m ,
A first memory unit MU comprising ₁ As well as
(A-2) Second bit line BL ₂ When,
(B-2) N second selection transistors TR _2N (TR _{twenty one} , TR _{twenty two} , TR _{twenty three} , TR _{twenty four} )When,
(C-2) Each of the M second memory cells MC _2nM (MC _21M , MC _22M , MC _23M , MC _24M N second sub-memory units SMU composed of _2N (SMU _{twenty one} , SMU _{twenty two} , SMU _{twenty three} , SMU _{twenty four} )When,
(D-2) N sub-memory units SMU _2n Second memory cells MC constituting each of the _2nm (MC _21m , MC _22m , MC _22m , MC _24m ) And M plate lines PL which are common to the M plate lines constituting the first memory unit. _m ,
A second memory unit MU comprising ₂ It is composed of
[0194]
That is, in the nonvolatile memory according to the eighth embodiment, the sub memory unit constituting the memory unit has a four-layer structure. Note that the number of memory cells constituting the sub memory unit is not limited to eight, and the number of memory cells constituting the memory unit is not limited to 32.
[0195]
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode. Specifically, the memory cell MC _11M And memory cell MC _21M Each includes a first electrode 21, a ferroelectric layer 22, and a second electrode 23. In addition, the memory cell MC _12M And memory cell MC _22M Each includes a first electrode 31, a ferroelectric layer 32, and a second electrode 33. Furthermore, the memory cell MC _13M And memory cell MC _23M Each includes a first electrode 41, a ferroelectric layer 42, and a second electrode 43. In addition, the memory cell MC _14M And memory cell MC _24M Each includes a first electrode 51, a ferroelectric layer 52, and a second electrode 53.
[0196]
First memory unit MU ₁ Nth (n = 1, 2,... N) first sub-memory unit SMU _1n First memory cell MC constituting _1nm The first electrodes 21, 31, 41, 51 of the nth first sub-memory unit SMU _1n The common first electrodes 21, 31, 41, 51 are common to the nth first selection transistor TR. _1n Via the first bit line BL ₁ And the second electrodes 23, 33, 43, 53 are connected to a common plate line PL. _m It is connected to the.
[0197]
Second memory unit MU ₂ Nth second sub-memory unit SMU _2n Second memory cell MC constituting _2nm The first electrodes 21, 31, 41, 51 of the nth second sub-memory unit SMU _2n The common first electrodes 21, 31, 41, 51 are common to the nth second selection transistor TR. _2n Through the second bit line BL ₂ And the second electrodes 23, 33, 43, 53 are connected to a common plate line PL. _m It is connected to the.
[0198]
More specifically, in the nonvolatile memory shown in FIG. 15, in the element isolation region 11 formed of the LOCOS structure, the shallow trench structure, or the combination of the LOCOS structure and the shallow trench structure formed in the p-type silicon semiconductor substrate 10. In the enclosed active region, a first selection transistor TR made of a MOS type FET ₁₁ , TR ₁₂ , TR ₁₃ , TR ₁₄ Is formed. First selection transistor TR ₁₁ , TR ₁₂ , TR ₁₃ , TR ₁₄ Are formed on the surface of the silicon semiconductor substrate 10, for example, a gate insulating film 12 made of a silicon oxide film, and a gate electrode 13 (word line WL) formed on the gate insulating film 12. ₁ , WL ₂ , WL _Three , WL _Four And n is formed in the active region of the silicon semiconductor substrate 10 and n ⁺ Source / drain regions 14A and 14B containing type impurities are formed.
[0199]
Then, the bit line BL is formed on the lower insulating layer formed on the entire surface. ₁ Is formed and the bit line BL is formed. ₁ The first and second first selection transistors TR are connected through the connection holes 15 formed in the lower insulating layer. ₁₁ , TR ₁₂ Source / drain region 14A, and third and fourth first selection transistors TR ₁₃ , TR ₁₄ Is connected to one of the source / drain regions 14A. In addition, the bit line BL ₁ An upper insulating layer is formed on the lower insulating layer including. Bit line BL ₁ Extends in the left-right direction in FIG. 15 so as not to contact a connection hole 18 described later.
[0200]
A first electrode (lower electrode) 21 is formed on the insulating layer 16, a ferroelectric layer 22 is formed on the first electrode 21, and a second electrode (upper electrode) is formed on the ferroelectric layer 22. 23 are formed, whereby the memory cell MC _11M Is configured, and the sub memory unit SMU ₁₁ Is configured. The first electrode 21 is connected to the sub memory unit SMU. ₁₁ And has a striped planar shape. The first electrode 21 is connected to the first selection transistor TR through the connection hole 18 provided in the opening 17 formed in the insulating layer 16. ₁₁ Is connected to the other source / drain region 14B. The common first electrode 21 is connected to the common node CN. ₁₁ It shows with. The ferroelectric layer 22 is formed in substantially the same pattern as the second electrode 23.
[0201]
Further, the sub memory unit SMU ₁₁ A first interlayer insulating layer 26 is formed on the insulating layer 16. A first electrode (lower electrode) 31 is formed on the first interlayer insulating layer 26, a ferroelectric layer 32 is formed on the first electrode 31, and a second electrode is formed on the ferroelectric layer 32. Electrode (upper electrode) 33 is formed, and thereby, the memory cell MC _12M Sub memory unit SMU ₁₂ Is configured. The first electrode 31 is connected to the memory cell MC _12M And has a striped planar shape. The first electrode 31 is connected to the connection hole 28 provided in the opening 27 formed in the first interlayer insulating layer 26, the pad portion 25 formed on the insulating layer 16, and the insulating layer 16. The second selection transistor TR is connected through a connection hole 18 provided in the formed opening 17. ₁₂ Is connected to the other source / drain region 14B. The common first electrode 31 is connected to the common node CN. ₁₂ It shows with. The ferroelectric layer 32 is formed in substantially the same pattern as the second electrode 33.
[0202]
Further, the sub memory unit SMU ₁₂ In addition, a second interlayer insulating layer 36 is formed on the first interlayer insulating layer 26. A first electrode (lower electrode) 41 is formed on the second interlayer insulating layer 36, a ferroelectric layer 42 is formed on the first electrode 41, and a second electrode is formed on the ferroelectric layer 42. Electrode (upper electrode) 43 is formed, and thereby, the memory cell MC _13M Sub memory unit SMU ₁₃ Is configured. The first electrode 41 is connected to the memory cell MC _13M And has a striped planar shape. The first electrode 41 includes a connection hole 38 provided in an opening 37 formed in the second interlayer insulating layer 36, a pad portion 35 formed on the first interlayer insulating layer 26, The connection hole 28 provided in the opening 27 formed in the interlayer insulating layer 26, the pad portion 25 formed on the insulating layer 16, and the opening 17 formed in the insulating layer 16. The third selection transistor TR is connected via the connection hole 18. ₁₃ Is connected to the other source / drain region 14B. The common first electrode 41 is connected to the common node CN. ₁₃ It shows with. The ferroelectric layer 42 is formed in substantially the same pattern as the second electrode 43.
[0203]
Further, the sub memory unit SMU ₁₃ A third interlayer insulating layer 46 is formed on the second interlayer insulating layer 36. A first electrode (lower electrode) 51 is formed on the third interlayer insulating layer 46, a ferroelectric layer 52 is formed on the first electrode 51, and a second electrode is formed on the ferroelectric layer 52. Electrode (upper electrode) 53 is formed, and thereby the memory cell MC _14M Is configured, and the sub memory unit SMU ₁₄ Is configured. The first electrode 51 is connected to the memory cell MC _14M And has a striped planar shape. The first electrode 51 includes a connection hole 48 provided in an opening 47 formed in the third interlayer insulating layer 46, a pad portion 45 formed on the second interlayer insulating layer 36, a second Connection hole 38 provided in opening 37 formed in interlayer insulating layer 36, pad portion 35 formed on first interlayer insulating layer 26, and opening formed in first interlayer insulating layer 26. 27, through the connection hole 28 provided in the insulating layer 16, the pad portion 25 formed on the insulating layer 16, and the connection hole 18 provided in the opening 17 formed in the insulating layer 16. Selection transistor TR ₁₄ Is connected to the other source / drain region 14B. The common first electrode 51 is connected to the common node CN. ₁₄ Sometimes called. The ferroelectric layer 52 is formed in substantially the same pattern as the second electrode 53. Furthermore, the memory cell MC _14M On the third interlayer insulating layer 46, an upper insulating layer 56A is formed.
[0204]
Word line WL ₁ , WL ₂ , WL _Three , WL _Four Extends in the direction perpendicular to the plane of FIG. Further, the second electrode 23 is connected to the memory cell MC adjacent in the direction perpendicular to the plane of FIG. _21m And plate wire PL _m Doubles as Further, the second electrodes 33, 43 and 53 are also adjacent to the memory cell MC adjacent in the direction perpendicular to the paper surface of FIG. _22m , MC _23m , MC _24m And plate wire PL _m Doubles as Each memory cell MC _11m , MC _12m , MC _13m , MC _14m , MC _21m , MC _22m , MC _23m , MC _24m Each of these plate lines PL shared by _m Extends in the direction perpendicular to the paper surface of FIG. 15, and is connected via a connection hole in a region not shown. In addition, the memory cell MC _11M And memory cell MC _12M And memory cell MC _13M And memory cell MC _14M Are aligned vertically. With such a structure, the area occupied by the memory cell can be further reduced, and the degree of integration can be further improved.
[0205]
In this nonvolatile memory, the first selection transistor TR ₁₁ , TR _{twenty one} Is the word line WL ₁ Connected to the second selection transistor TR ₁₂ , TR _{twenty two} Is the word line WL ₂ And the third selection transistor TR ₁₃ , TR _{twenty three} Is the word line WL _Three And the fourth selection transistor TR ₁₄ , TR _{twenty four} Is the word line WL _Four It is connected to the.
[0206]
And plate line PL _m Memory cell MC sharing _11m , MC _21m , Plate wire PL _m Memory cell MC sharing _12m , MC _22m , Plate wire PL _m MC that shared _13m , MC _23m , Plate wire PL _m Memory cell MC sharing _14m , MC _24m 1 bit is stored in each by writing complementary data into the. The second selection transistor TR _{twenty one} , TR _{twenty two} , TR _{twenty three} , TR _{twenty four} Structure of memory cell MC _21m , MC _22m , MC _23m , MC _24m The structure is the same as the structure shown in FIG. 15, and is adjacent to the direction perpendicular to the paper surface of FIG. Also, eight selection transistors TR ₁₁ ~ TR ₁₄ , TR _{twenty one} ~ TR _{twenty four} And 64 memory cells MC _11m ~ MC _14m , MC _21m ~ MC _24m Thus, one memory unit (access unit unit) is configured and stores 32 bits (see FIG. 16) or 64 bits (see FIG. 17).
[0207]
Word line WL ₁ , WL ₂ , WL _Three , WL _Four Are connected to a word line decoder / driver WD. In addition, the bit line BL ₁ , BL ₂ Are connected to a differential sense amplifier (not shown). Furthermore, plate line PL _m Are connected to a plate line decoder / driver PD.
[0208]
In an actual non-volatile memory, a set of non-volatile memories storing 32 bits or 64 bits is arranged in an array as an access unit unit.
[0209]
(Embodiment 9)
The nonvolatile memory according to the ninth embodiment is a modification of the nonvolatile memory according to the eighth embodiment. The non-volatile memory of the ninth embodiment is different from the non-volatile memory of the eighth embodiment in that the first sub memory unit SMU ₁₁ Memory cell MC _11m And the second sub memory unit SMU ₁₂ Memory cell MC _12m The second electrode (plate line) is shared by the third sub-memory unit SMU. ₁₃ Memory cell MC _13m And the fourth sub memory unit SMU ₁₄ Memory cell MC _14m The second electrode (plate line) is common. In addition, the first sub memory unit SMU _{twenty one} Memory cell MC _21m And the second sub memory unit SMU _{twenty two} Memory cell MC _22m The second electrode (plate line) is shared by the third sub-memory unit SMU. _{twenty three} Memory cell MC _23m And the fourth sub memory unit SMU _{twenty four} Memory cell MC _24m The second electrode (plate line) is common.
[0210]
The nonvolatile memory according to the ninth embodiment, which is schematically shown in a partial sectional view in FIG.
(1) Memory cell MC composed of the first electrode 21A, the ferroelectric layer 22A, and the second electrode 23 _11m (M = 1, 2, 3... 7, 8, specifically, MC ₁₁₁ , MC ₁₁₂ , MC ₁₁₃ ... MC ₁₁₇ , MC ₁₁₈ Sub memory unit SMU ₁₁ ),
(2) Memory cell MC comprising the first electrode 21B, the ferroelectric layer 22B, and the second electrode 23 _12m (M = 1, 2, 3... 7, 8, specifically, MC ₁₂₁ , MC ₁₂₂ , MC _{one two Three} ... MC ₁₂₇ , MC ₁₂₈ Sub memory unit SMU ₁₂ ),
(3) Memory cell MC comprising the first electrode 31A, the ferroelectric layer 32A, and the second electrode 33 _13m (M = 1, 2, 3... 7, 8, specifically, MC ₁₃₁ , MC ₁₃₂ , MC ₁₃₃ ... MC ₁₃₇ , MC ₁₃₈ Sub memory unit SMU ₁₃ As well as
(4) Memory cell MC comprising the first electrode 31B, the ferroelectric layer 32B, and the second electrode 33 _14m (M = 1, 2, 3... 7, 8, specifically, MC ₁₄₁ , MC ₁₄₂ , MC ₁₄₃ ... MC ₁₄₇ , MC ₁₄₈ Sub memory unit SMU ₁₄ ),
It is composed of
[0211]
In other words, in the nonvolatile memory according to the ninth embodiment, the sub memory unit constituting each memory unit has a four-layer structure. Note that the number of memory cells constituting the memory unit is not limited to eight, and the number of memory cells constituting the nonvolatile memory is not limited to 32.
[0212]
Selection transistor TR ₁₁ , TR ₁₂ , TR ₁₃ , TR ₁₄ , TR _{twenty one} , TR _{twenty two} , TR _{twenty three} , TR _{twenty four} Since this structure is the same as that of the nonvolatile memory described in the eighth embodiment, detailed description thereof is omitted.
[0213]
A first electrode 21A is formed on the insulating layer 16, a ferroelectric layer 22A is formed on the first electrode 21A, and a second electrode 23 is formed on the ferroelectric layer 22A. By memory cell MC _11M Is configured. The first electrode 21A is connected to the memory cell MC _11M And has a striped planar shape. The first electrode 21A is connected to the selection transistor TR via a connection hole 18 provided in the opening 17 formed in the insulating layer 16. ₁₁ Is connected to the other source / drain region 14B. The ferroelectric layer 22A is formed in substantially the same pattern as the second electrode 23.
[0214]
Furthermore, the memory cell MC _11M The ferroelectric layer 22B is formed on the insulating layer 16, and the first electrode 21B is formed thereon. Then, the memory cell MC is formed by the first electrode 21B, the ferroelectric layer 22B, and the second electrode 23. _12M Is configured. The first electrode 21B is connected to the memory cell MC _12M And has a striped planar shape. The first electrode 21B is connected to the selection transistor TR via the connection hole 18 provided in the opening 17 formed in the insulating layer 16. ₁₂ Is connected to the other source / drain region 14B. The ferroelectric layer 22B is formed in substantially the same pattern as the first electrode 21B.
[0215]
Furthermore, the memory cell MC _12M An interlayer insulating layer 26 is formed on the insulating layer 16. Then, a first electrode 31A is formed on the interlayer insulating layer 26, a ferroelectric layer 32A is formed on the first electrode 31A, and a second electrode 33 is formed on the ferroelectric layer 32A. Thus, the memory cell MC _13M Is configured. The first electrode 31A is connected to the memory cell MC _13M And has a striped planar shape. The first electrode 31 </ b> A is formed in the connection hole 28 provided in the opening 27 formed in the interlayer insulating layer 26, the pad portion 25 formed on the insulating layer 16, and the insulating layer 16. A selection transistor TR is connected through a connection hole 18 provided in the opening 17. _{twenty one} Is connected to the other source / drain region 14B. The ferroelectric layer 32 </ b> A is formed in substantially the same pattern as the second electrode 33.
[0216]
Furthermore, the memory cell MC _13M The ferroelectric layer 32B is formed on the interlayer insulating layer 26, and the first electrode 31B is formed thereon. Then, the memory cell MC is formed by the first electrode 31B, the ferroelectric layer 32B, and the second electrode 33. _14M Is configured. The first electrode 31B is connected to the memory cell MC _14M And has a striped planar shape. The first electrode 31 </ b> B is formed in the connection hole 28 provided in the opening 27 formed in the interlayer insulating layer 26, the pad portion 25 formed on the insulating layer 16, and the insulating layer 16. A selection transistor TR is connected through a connection hole 18 provided in the opening 17. _{twenty two} Is connected to the other source / drain region 14B. The ferroelectric layer 32B is formed in substantially the same pattern as the first electrode 31B. Furthermore, the memory cell MC _14M On the interlayer insulating layer 26, an upper insulating layer 36A is formed.
[0217]
Memory cell MC _11M And memory cell MC _12M And memory cell MC _13M And memory cell MC _14M Are aligned vertically. With such a structure, the area occupied by the memory cell can be further reduced, and the degree of integration can be further improved.
[0218]
The memory unit MU ₂ The configuration can be the same. The circuit diagram of the nonvolatile memory according to the ninth embodiment is the same as that shown in FIG. 16 or FIG. Furthermore, the word line WL ₁ ~ WL _Four Or word line WL ₁₁ ~ WL _{twenty four} , Plate wire PL _m Since the structure can be substantially the same as that of the eighth embodiment, detailed description thereof is omitted.
[0219]
As mentioned above, although this invention was demonstrated based on embodiment of this invention, this invention is not limited to these. The structure of the nonvolatile memory, the materials used, various formation conditions, the circuit configuration, the driving method, and the like described in the embodiment of the invention are examples, and can be changed as appropriate. For example, as shown in FIG. 19, as a modification of the nonvolatile memory of Embodiment 6, the first electrode 21 can be an upper electrode and the second electrode 23 can be a lower electrode. Such a structure can also be applied to the nonvolatile memory in other embodiments. In FIG. 19, reference numerals 126A and 126B respectively indicate a lower layer and an upper layer of the first interlayer insulating layer, and reference numerals 136A and 136B respectively indicate a lower layer and an upper layer of the upper insulating layer.
[0220]
A modification of the nonvolatile memory described in Embodiment 4 or Embodiment 5 is shown in a schematic partial cross-sectional view of FIG. In this nonvolatile memory, the first memory unit MU ₁ The first sub memory unit SMU constituting ₁₁ (Memory cell MC _11M ), SMU ₁₂ (Memory cell MC _12M ) And the second memory unit MU ₂ The second sub memory unit SMU constituting _{twenty one} (Memory cell MC _21M ), SMU _{twenty two} (Memory cell MC _22M ) Are stacked via interlayer insulating layers 26, 36, and 46, respectively. Except for this point, the structure of the nonvolatile memory can be the same as the structure of the nonvolatile memory described in the fourth embodiment or the fifth embodiment, and thus detailed description thereof is omitted. Note that such a structure can also be applied to the nonvolatile memory described in other embodiments.
[0221]
Further, similarly to the so-called flash memory, the memory cells connected to the plate line can be rewritten collectively. In this case, the read operation can be omitted, and the operation can be simplified and the rewrite speed can be increased. That is, the data “0” is once written in all the memory cells in the memory unit, and then the data “1” is written in a predetermined memory cell.
[0222]
The ferroelectric layer may have substantially the same planar shape as the first electrode and may be formed so as to cover the first electrode, depending on the method for manufacturing the nonvolatile memory. Alternatively, the ferroelectric layer may not be patterned.
[0223]
【The invention's effect】
In the method for driving a ferroelectric nonvolatile semiconductor memory according to the present invention, the ratio of (write voltage) / (disturb voltage) can be increased only by adding a few steps to the conventional operation steps. Therefore, it is possible to relatively reduce the influence of deterioration of the data holding state due to the above, and to obtain a highly reliable data holding state. Also, the circuit configuration is simple, the increase in circuit scale is small, and the operation overhead and delay are small. Furthermore, since the sense amplifier can be operated in a simple binary manner, a sufficient operation margin of the sense amplifier can be ensured, and a stable operation can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a first embodiment of the invention.
FIG. 2 is a schematic partial cross-sectional view of the ferroelectric nonvolatile semiconductor memory according to the first embodiment of the present invention.
FIG. 3 is a diagram showing operation waveforms in the method for driving the ferroelectric nonvolatile semiconductor memory according to the first embodiment of the invention;
FIG. 4 is a diagram showing operation waveforms in a method for driving a ferroelectric nonvolatile semiconductor memory according to a second embodiment of the present invention.
FIG. 5 is a diagram showing operation waveforms in a method for driving a ferroelectric nonvolatile semiconductor memory according to a third embodiment of the present invention.
FIG. 6 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a fourth embodiment of the invention.
FIG. 7 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a fourth embodiment of the invention.
FIG. 8 is a diagram showing operation waveforms in a method for driving a ferroelectric nonvolatile semiconductor memory according to a fourth embodiment of the invention.
FIG. 9 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a fifth embodiment of the present invention.
FIG. 10 is a diagram showing operation waveforms in a method for driving a ferroelectric nonvolatile semiconductor memory according to a fifth embodiment of the present invention.
FIG. 11 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a sixth embodiment of the invention.
FIG. 12 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a seventh embodiment of the present invention.
FIG. 13 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a seventh embodiment of the present invention.
FIG. 14 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a seventh embodiment of the present invention.
15 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to an eighth embodiment of the present invention. FIG.
FIG. 16 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to an eighth embodiment of the present invention.
FIG. 17 is a circuit diagram of a modification of the ferroelectric nonvolatile semiconductor memory according to the eighth embodiment of the present invention.
FIG. 18 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a ninth embodiment of the present invention.
FIG. 19 is a schematic partial sectional view of a modification of the ferroelectric nonvolatile semiconductor memory according to the sixth embodiment of the present invention.
FIG. 20 is a schematic partial cross-sectional view of a modification of the ferroelectric nonvolatile semiconductor memory according to the fifth embodiment of the present invention.
FIG. 21 is a PE hysteresis loop diagram of a ferroelectric.
FIG. 22 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory disclosed in US Pat. No. 4,873,664.
FIG. 23 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory disclosed in Japanese Patent Laid-Open No. 9-121032.
FIG. 24 is a diagram showing operation waveforms in the ferroelectric nonvolatile semiconductor memory disclosed in Japanese Patent Laid-Open No. 9-121032.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Silicon semiconductor substrate, 11 ... Element isolation region, 12 ... Gate insulating film, 13 ... Gate electrode, 14 ... Source / drain region, 15, 18, 28, 38, 48. ..Connection holes 16, 26, 26A, 36, 36A, 56, 56A, 66A, 126A, 126B, 136A, 136B ... insulating layer, 17, 27, 37, 47 ... openings, 21,21A , 21B, 31, 31A, 31B, 41, 51 ... first electrode, 22, 22A, 22B, 32, 32A, 32B, 42, 52 ... ferroelectric layer, 23, 33, 43, 53 ... Second electrode, MU ... Memory unit, SMU ... Sub memory unit, MC ... Memory cell, TR ... Selection transistor, WL ... Word line, BL ... Bit line 、 PL ・ ・ ・ Play Line, WD · · · word line decoder / driver, SA · · · sense amplifiers or differential sense amplifier, PD · · · plate line decoder / driver, CN · · · common node

Claims (5)

(A) a bit line;
(B) a selection transistor;
(C) a sub-memory unit composed of M (where M ≧ 2) memory cells;
(D) M plate wires,
Consisting of a memory unit consisting of
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
The first electrode of the memory cell constituting the sub memory unit is common in the sub memory unit, the common first electrode is connected to the bit line through the selection transistor, and the second electrode is a plate. In the ferroelectric-type nonvolatile semiconductor memory connected to the line, when one of the binary data is written to one selected memory cell, the remaining non-selected memory cells constituting the sub memory unit have no data A ferroelectric nonvolatile semiconductor memory driving method that does not write
(A) With the selection transistor turned off, the high potential V _PL-H is applied to the plate line connected to the selected memory cell, and the first intermediate potential V is applied to the plate line connected to the non-selected memory cell. a step of the _PL-M1 is applied, depending on the data to be written to the selected memory cell, to apply a low potential V _BL-L or the high potential V _BL-H to the bit line,
(B) Turn on the selection transistor, connect the common first electrode and the bit line via the selection transistor, and then apply the low potential V _PL-L to the plate line connected to the selected memory cell. Therefore, a step of writing data to the selected memory cell,
(C) turning off the selection transistor and bringing the common first electrode into a floating state;
(D) A second intermediate potential V _PL-M2 (> V _PL-M1 ) is applied to the plate line connected to the non-selected memory cell, and based on capacitive coupling between the common first electrode and the plate line,
Increasing the potential of the common first electrode in a floating state;
A method for driving a ferroelectric nonvolatile semiconductor memory, comprising: The value of the first intermediate potential V _PL-M1 is substantially equal to the value of [V _PL−L + (V _PL−H −V _PL−L ) / 2], and the value of the second intermediate potential V _PL−M2 . 2. The method for driving a ferroelectric nonvolatile semiconductor memory according to claim 1, wherein is substantially equal to a value of V _PL-H . When the power supply voltage is V _cc, the value of V _PL-H and V _BL-H is substantially equal to V _cc, claims, characterized in that the value of V _PL-L and V _BL-L is 0 volt 3. A method of driving a ferroelectric nonvolatile semiconductor memory according to 2. The value of the first intermediate potential V _PL-M1 is substantially equal to the value of [V _PL−L + (V _PL−H −V _PL−L ) / 3], and the value of the second intermediate potential V _PL−M2 . 2. The method of driving a ferroelectric nonvolatile semiconductor memory according to claim 1, wherein is substantially equal to a value of [V _PL−L +2 (V _PL−H −V _PL−L ) / 3]. When the power supply voltage is V _cc , the value of V _PL-H is approximately equal to V _cc , the value of V _BL-H is approximately equal to (2/3) V _cc, and V _PL-L and V _BL-L 5. The method of driving a ferroelectric nonvolatile semiconductor memory according to claim 4, wherein the value is 0 volts.

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