JP4682127B2 - パルス諸元検出装置 - Google Patents
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Description
このようなパルス諸元を検出する手段の1つとして、周波数解析手段に高速フーリエ変換(FFT)処理と最大エントロピー(MEM)処理を併用したものがある。高速フーリエ変換(FFT)処理の場合、周波数分解能はビート信号に対するサンプリング数に依存するため、サンプリング数が多いほど周波数分解能は上がるが、サンプリング数が少ないと周波数分解能は下がる。一方、最大エントロピー(MEM)処理の場合、周波数分解能はサンプリング数に依存せず、高い分解能が得られるが、スペクトルの強度が忠実に再現されない。したがってFFT処理のスペクトルの強度の忠実性があるという利点とMEM処理の高い周波数分解能が得られるという利点を組み合わせて周波数解析を行うようにしたものである。
また、FFT処理をポイント数M点とN点(M<N)毎に2系統で並列処理を行うことにより、周波数分解能、時間分解能それぞれ最良の諸元が抽出できる。
まず、この発明のパルス諸元検出装置の基本的な形態について説明する。図1はこの発明が適用される基本的な構成図を、図2は高速フーリエ変換(FFT)処理を行なった特性図を、図3はFFT処理結果による時間−周波数成分の特性図をそれぞれ示す。
図1の構成図において、受信アンテナ1は到来電波の高周波(RF)信号を受信する。アンテナ1から出力されるRF信号は中間周波数(IF=Intermediate Frequency)信号へ周波数変換するミキサ2などを有した受信部3に入力される。受信部3で変換された中間周波数信号は、アナログ信号をデジタル信号に変換するアナログ/デジタル(A/D)
変換回路4、高速フーリエ変換(FFT)処理を行なうFFT処理回路5、FFT処理結果によりパルス諸元を検出する諸元検出回路6を備えた信号処理回路7に入力され、パルス諸元データを分析する。プロセッサ8は信号処理回路7で分析されたパルス諸元データに基づき、目標識別を行うものである。
図2はFFT処理の各時刻おける周波数成分を示す特性図で、図2(a)はX回目の処理特性図、図2(b)はX+1回目の処理特性図、図2(c)はX+2回目の処理特性図、図2(d)はX+3回目の処理特性図、図2(e)はX+4回目の処理特性図をそれぞれ示し、ここで予め設定されたスレッショルドレベルを越えた振幅値があればパルスデータを受信したと判断し、その諸元データの検出処理を行う。
この図2では、FFT処理のX回目からX+4回目まですべてに周波数F1の信号の振幅値がスレッショルドレベルを越え、FFT処理のX+3回目からX+4回目までに周波数F2の信号の振幅値がスレッショルドレベルを越えていることを示している。
この図3では、到来時刻TOA(Time of Arrival)1に周波数F(Frequency)1、パルス幅PW(Pulse Wide)1の信号が検出され、またパルス到来時刻TOA2に周波数F2、パルス幅PW2の信号が検出され、2波の信号が重畳した到来電波が分離、検出できることを示している。
次にこの発明の実施の形態1におけるパルス諸元検出装置を図4〜図6について説明する。図4はこの発明の実施の形態1に使用されるFFT処理回路を示す構成図、図5はFFT処理の概念図、図6はFFT処理結果を従来と比較して示す図である。
この発明の実施の形態1は、図1に示す基本構成図のFFT処理回路5を、この図4に示すような構成のFFT処理回路10としたもので、その他の構成は図1の基本構成図と同じに付き、説明を省略する。
受信部3で中間周波数(IF)信号に変換されたパルス変調信号はA/D変換回路4でデジタルサンプル信号に変換され、FFT処理回路10の各FFT処理部101〜104に並列に入力される。各FFT処理部101〜104によるFFT処理の結果、図5に示すように、FFT処理部101(FFT1)の出力は、処理ポイント数128毎に出力される出力A、Bに相当することになる。またFFT処理部102(FFT2)の出力は、出力Aからポイント数32ずれた出力aに相当する。同様にFFT処理部103(FFT3)の出力は、出力bに、FFT処理部104(FFT4)の出力は、出力cに相当することになる。
このように1サイクル128ポイントを例えばポイント数を32ポイントずつスライドさせることによって、1サイクル中で4回のFFT処理出力(a、b、c、B)に相当するものが得られることになる。
このように、FFT処理を行うポイント数をオーバーラップして、FFT解析を実行することにより、パルス諸元のパルス幅PW、パルス到来時刻TOAの精度(時間分解能)が向上でき、また周波数分解能も維持して高精度のパルス諸元検出装置を得ることができる。
次にこの発明の実施の形態2におけるパルス諸元検出装置を図7、図8について説明する。図7はこの発明の実施の形態2に使用されるFFT処理回路を示す構成図、図8はFFT処理の概念図を示す図である。
この発明の実施の形態2は、図1に示す基本構成図のFFT処理回路5を、この図7に示すような構成のFFT処理回路11としたもので、その他の構成は図1の基本構成図と同じに付き、説明を省略する。
受信部3で中間周波数(IF)信号に変換されたパルス変調信号はA/D変換回路4でデジタルサンプル信号に変換され、FFT処理回路11の処理ポイント数の異なる2種のFFT処理部111、112に並列に入力される。各FFT処理部111、112によるFFT処理の結果、図8のFFT処理周期に示すように、FFT処理部111(FFT1)の出力は、処理ポイント数128毎に出力される出力A、Bに相当することになる。またFFT処理部112(FFT2)の出力は、ポイント数32毎に出力される出力a、b、c、dに相当することになる。
以上のように実施の形態2の発明は、データ点数Nとデータ点数L(ただしN>L)の2種類のFFT処理部を並列に構成し、データ点数NのFFT処理で周波数分解能、データ数LのFFT処理で時間分解能を確保している。
次にこの発明の実施の形態3におけるパルス諸元検出装置を示す図9について説明する。図9はこの発明の実施の形態3におけるパルス諸元検出装置の構成図を示す図である。
図9に示すように、この発明の実施の形態3は、図1に示す基本構成図のプロセッサ8に再プログラムが可能なデバイスFPGA(Field Programmable Gate array)回路9を設け、このFPGA回路9により、FFT処理回路12の処理ポイント数を可変するようにしたものである。その他の構成は図1の基本構成図と同じに付き、説明を省略する。
なお、FFT処理回路12は実施の形態1および実施の形態2で説明したFFT処理回路10またはFFT処理回路11が使用される。
こうして到来電波の特性に応じてFTT処理ポイント数を変えることで、最適な周波数分解能、時間分解能のパルス諸元検出に柔軟性を持って対応できる。
3:受信部 4:A/D変換回路
5:FFT処理回路 6:諸元検出回路
7:信号処理回路 8:プロセッサ
9:FPGA回路 10:FFT処理回路
11:FFT処理回路
101〜104、111、112:FFT処理部
Claims (3)
- 到来電波を受けたアンテナから出力される高周波信号を中間周波数信号に周波数変換する受信部、この受信部により変換された中間周波数信号をデジタルのサンプル信号に変換するアナログ/デジタル変換回路、このアナログ/デジタル変換回路からのデジタルサンプル信号に対して、高速フーリエ変換(FFT)の処理ポイントをオーバーラップしてFFT解析処理を行うFFT処理回路、及びこのFFT処理回路からの出力により上記到来電波の周波数およびパルス幅、パルス到来時刻の諸元を検出する諸元検出回路を備え、上記FFT処理回路は、n個のFFT処理部を有し、前記各FFT処理部は、1サイクルの処理ポイント数Nを複数ポイント数M(但し、MはN/n、nは整数)ずつスライドさせてFFT処理すると共に、すべて同じ処理ポイント数NでFFT処理するようにしたパルス諸元検出装置。
- 到来電波を受けたアンテナから出力される高周波信号を中間周波数信号に周波数変換する受信部、この受信部により変換された中間周波数信号をデジタルのサンプル信号に変換するアナログ/デジタル変換回路、このアナログ/デジタル変換回路からのデジタルサンプル信号に対して、高速フーリエ変換(FFT)の処理ポイント数が異なる2種類のFFT解析を並列処理するFFT処理回路、及びこのFFT処理回路からの出力により上記到来電波の周波数およびパルス幅、パルス到来時刻の諸元を検出する諸元検出回路を備え、上記FFT処理回路は、1サイクルの処理ポイント数NをFFT処理するFFT処理部と、処理ポイント数L(但し、L<N)をFFT処理するFFT処理部とから成り、高速フーリエ変換(FFT)の1サイクルの処理ポイントをオーバーラップしてFFT解析処理を行なうようにしたパルス諸元検出装置。
- 処理ポイント数N、L及び複数ポイント数Mを到来電波の諸元に応じて可変するようにした請求項1または請求項2に記載のパルス諸元検出装置。
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