JP4680256B2 - Ｉｃタグ - Google Patents

Description

本発明は、ＩＣタグに関し、特に、パッシブ型のＩＣタグに適用して有効な技術に関するものである。

本発明者が検討したところによれば、ＩＣタグの技術に関しては、以下のような技術が考えられる。

ＩＣタグとは、記憶媒体、無線通信機能およびアンテナなどを備えた小型のデバイスのことを指す。ＩＣタグは、「無線タグ」、「電子タグ」、または「ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ」などと呼ばれることもある。その外形は、例えば、直径２ｃｍ程度のコイン型や、長さ５ｃｍ程度のスティック型や、キャッシュカード程度のラベル型およびカード型など様々な形体が存在する。

このようなＩＣタグは、その記憶媒体に情報を備えている。そして、その情報は、リーダライタなどと呼ばれる装置を用い、無線によって読み出すことが可能となっている。近年では、例えば、製品組み立て工程においてＩＣタグを用いた工程管理を行ったり、また、バーコードの代わりにＩＣタグを用いて商品管理を行ったりする試みがなされている。

ところで、ＩＣタグは、その電源供給方法の違いからアクティブ型とパッシブ型に大別される。アクティブ型のＩＣタグは、電池等を搭載することで動作に必要な電力を得る。一方、パッシブ型のＩＣタグは、電池等を搭載せず、リーダライタとの無線通信を通じて動作に必要な電力を得る。すなわち、リーダライタから送られてくる電波を、信号として使用するのみでなく、電波エネルギーとして電力に変換して使用する。

なお、ＩＣタグとリーダライタとの間の通信で使用される電波は、規格によって周波数帯が定められている。その一例として、電磁誘導方式を用いる１３．５６ＭＨｚ帯やマイクロ波方式を用いる２．４５ＧＨｚ帯などが挙げられる。この内、２．４５ＧＨｚ帯の規格は、国際標準規格であるＩＳＯ１８０００−４に定められている。通常、２．４５ＧＨｚ帯の電波は、１３．５６ＭＨｚ帯に比べて通信距離が長く、例えば１ｍ程度の通信距離を備えている。また、最近では、更に通信距離を伸ばせる周波数帯として、９００ＭＨｚ帯の電波が着目されている。

ところで、前記のようなＩＣタグの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、前述したような標準規格ＩＳＯ１８０００−４には、ＩＣタグとリーダライタとの間の信号送受信の手順が定められている。この規格の中では、ＩＣタグへの入力信号に対して同期を取るための信号フォーマットや、スタートビット等の規定はあるが、特に具体的な回路についての規定はない。

リーダライタからＩＣタグへのデータの送受信は、リーダライタによるＩＣタグの指定とアドレスの指定によって行われる。例えば、ＲＥＡＤコマンドの場合、ＩＣタグは、記憶媒体から固有のＩＤ値を読み出し、そのＩＤ値とリーダライタが指定したＩＤ値とが一致した場合に、リーダライタが指定したアドレスのデータを記憶媒体から読み出してリーダライタに返信する。

こうした中、このようなＩＣタグには、例えば次のような問題が考えられる。

第１に、ＩＣタグの動作の信頼性に関する問題が挙げられる。例えば、前述したようなパッシブ型のＩＣタグは、リーダライタから送信される搬送波を整流して電源電圧を生成する。この搬送波の入力電圧レベルは、通信時におけるリーダライタとＩＣタグの距離に依存し、近距離では大きく、遠距離では小さくなる。このため、この電源電圧をそのままＩＣタグ内の記憶媒体等の動作電源にすると、例えば１．５Ｖ〜４Ｖ程度のばらつきが生じ、記憶媒体等の動作保証範囲を外れる恐れがある。そこで、記憶媒体等の動作電源を安定化させるため、レギュレータ回路を設けることが考えられる。しかしながら、ＩＣタグ内にレギュレータ回路を搭載する場合でも、レギュレータ回路のプロセスばらつき等によって、その出力電圧がばらつき、これに伴う信頼性の低下が懸念される。

第２に、ＩＣタグのデータセキュリティに関する問題が挙げられる。ＩＣタグにおいては、前述したようにＩＤ値が一致すれば記憶媒体の情報を読むことが可能である。したがって、ＩＤ値さえわかっていれば、汎用的なリーダライタを用いた遠隔操作によって容易に記憶媒体内の情報を盗用することが可能である。勿論、読まれても問題がない情報しかＩＣタグ内に記憶させないというような使い方であれば特に盗用されても支障はないが、場合によっては、自由に読めるデータとそうでないデータとを使い分けたい時などがある。

そこで、本発明の目的は、ＩＣタグの信頼性を向上させることにある。また、本発明の他の目的は、ＩＣタグのデータセキュリティを向上させることにある。また、更には、ＩＣタグの低コスト化を実現することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明によるＩＣタグは、不揮発性メモリとレギュレータ回路を含むパッシブ型のＩＣタグであり、不揮発性メモリ内に、レギュレータ回路が発生する内部電源電圧の値を調整するためのトリミングデータを備え、これを読み出してレギュレータ回路に反映するものとなっている。このようにトリミングデータを不揮発性メモリ内に備えることで、プロセスばらつきなどによる内部電源電圧のばらつきを低コストまたは小面積で抑制でき、ＩＣタグの信頼性を向上させることが可能となる。

ここで、不揮発性メモリからのトリミングデータの読み出しは、リーダライタからの電力供給を受けてレギュレータ回路が立ち上がり、これに伴い不揮発性メモリに対して動作可能な電圧レベルが供給された後で行う必要がある。そして、更に、リーダライタからの同期信号に対応して、ＩＣタグ内での内部クロックの同期が完了する前に行うことが望ましい。すなわち、内部クロックの同期後では、トリミングデータの反映に伴い内部電源電圧が変化し、これに伴い同期が外れることが懸念される。したがって、同期が完了する前に反映させておくことで、安定した内部クロックを生成でき、ＩＣタグの信頼性が向上する。

また、リーダライタは、通常、電力供給のための信号の後に例えば１０サイクル程度の同期信号を送信するが、この同期信号の始まり（すなわち、最初の信号エッジ）をトリガとして、トリミングデータの読み出しを行ってもよい。通常、このトリガの時点前に、レギュレータ回路は既に立ち上がっており、このトリガの時点からクロック再生回路などによって同期信号とほぼ同一クロック周期の内部クロック信号が生成され始める。したがって、不揮発性メモリをこの内部クロック信号を用いて動作させることができるため、トリミングデータの読み出しが容易となる。なお、このトリガを用いた場合でも、リーダライタから同期信号が送信されている時間内に（すなわち、同期が完全に確定する前に）トリミングデータの読み出しおよび反映を十分に行うことが可能である。

また、本発明によるＩＣタグは、不揮発性メモリとレギュレータ回路を含むパッシブ型のＩＣタグであり、不揮発性メモリ内に、第１記憶領域および第２記憶領域を備え、第１記憶領域のみにアクセス可能な第１モードと、第１記憶領域と第２記憶領域の両方にアクセス可能な第２モードとを有するものとなっている。そして、前記第２記憶領域には、第１モードか第２モードかを設定するための第１データが格納されている。

このような構成において、リーダライタからの電力供給を受けてレギュレータ回路が立ち上がり、これに伴い不揮発性メモリに対して動作可能な電圧レベルが供給された後で、まず、不揮発性メモリから第１データが読み出される。そして、この第１データとＩＣタグ内に予め設けてある特定値とを比較判定し、第１モードか第２モードかを切り替える。これによって、１個のＩＣタグを用いて、リーダライタからの見かけ上の記憶領域が異なる２種類のＩＣタグを容易に実現できる。

したがって、例えば、第１記憶領域を一般ユーザへの開放領域とし、第２記憶領域を特定ユーザのみが使用可能なセキュリティ領域とすると、製造段階で第１データを設定することで、一般ユーザに向けたセキュリティ領域を持たないＩＣタグと、特定ユーザに向けたセキュリティ領域を備えたＩＣタグとを実現できる。

また、この第２記憶領域に、第１データに加えて、更に第２記憶領域へのアクセス可否を認証するための第２データを格納するとよい。この第２データは、リーダライタからセキュリティコードが送信された際にこのセキュリティコードと比較され、ＩＣタグは、これが一致した場合にのみ第２記憶領域へのアクセスを許可する。

したがって、第２記憶領域が開放されているＩＣタグ（すなわち第２モードのＩＣタグ）であっても、セキュリティコードの認証に成功しない限り第２記憶領域へのアクセスが不可能となり、データセキュリティが向上する。なお、この第２データは、この第２データを知っている特定ユーザのみが書き換えられるようにするとよい。そうすると、必要に応じてセキュリティコード（すなわち第２データ）を変更することができる。また、この第１および第２データに加えて、ＩＣタグ内に第２記憶領域へアクセスするための独自コマンドを設けると、更にデータセキュリティを向上させることが可能となる。

また、本発明によるＩＣタグは、前述した第２記憶領域内に、前述した第１データおよび第２データに加えてトリミングデータを備えたものとなっている。この場合、不揮発性メモリに対して動作可能な電圧レベルが供給された後で、まず、トリミングデータが読み出され、次いで第１データが読み出される。そして、前述したようなトリミングデータの反映と共に、第１データを用いてセキュリティ関連の処理が行われる。さらにリーダライタから独自コマンドと共にセキュリティコードが発行された際に、第２データが読み出され、セキュリティコードと一致した場合に、第２記憶領域へのアクセスが可能となる。これによって、低コストまたは小面積でＩＣタグの信頼性の向上と、データセキュリティの向上とを実現できる。

なお、このトリミングデータと第１データは、製造段階のみで書き込まれ、以降は読み出しのみ可能で書き換え不可能にすることが望ましい。また、トリミングデータと第１データは、第２記憶領域内の連続したメモリアドレスに格納するとよい。これによって、例えばアドレスカウンタなどを用いることで、これらのデータを効率的に読み出して所望の処理を行うことが可能となる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ＩＣタグの信頼性を向上させることが可能になる。また、ＩＣタグのデータセキュリティを向上させることが可能になる。また、更には、ＩＣタグの低コスト化を実現できる。

本発明の一実施の形態によるＩＣタグにおいて、それを含めたシステム構成の一例を示す概略図である。 本発明の一実施の形態によるＩＣタグにおいて、その全体構成の一例を示すブロック図である。 図２のＩＣタグにおいて、リーダライタから読み出し要求があった際の信号フォーマットの一例を示す説明図であり、（ａ）はリーダライタからＩＣタグに向けた信号フォーマットの一例、（ｂ）はＩＣタグからリーダライタに向けた信号フォーマットの一例を示すものである。 図２のＩＣタグにおいて、その論理制御回路、ＶＲＥＧ検出回路および不揮発性メモリの一部の構成例を示すブロック図である。 図２および図４のＩＣタグにおいて、そのトリミングデータの設定に関連する回路の詳細な構成例を示す回路図である。 図２のＩＣタグにおいて、その不揮発性メモリのメモリマップの一例を示す説明図である。 図２および図６のＩＣタグにおいて、そのセキュリティトランザクションまたは通常動作トランザクションの処理の一例を示すフロー図である。 図７のフローにおいて、セキュリティトランザクションである場合のリーダライタからＩＣタグに向けた信号フォーマットの一例を示す説明図であり、（ａ）は、その前半部の信号フォーマット、（ｂ）は、（ａ）に続く後半部の信号フォーマットである。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

なお、図面において、ＰＭＯＳトランジスタにはゲートに丸印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。また、図面において、ＭＯＳトランジスタの基板電位の接続は明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、以降の説明では、標準規格ＩＳＯ１８０００−４に基づく２．４５ＧＨｚ帯で動作するパッシブ型のＩＣタグを例として説明を行うが、特にこれに限定されるものではなく、他の周波数帯を備えたＩＣタグに対しても同様に適用可能である。

図１は、本発明の一実施の形態によるＩＣタグにおいて、それを含めたシステム構成の一例を示す概略図である。図１に示すシステムは、例えば、リーダライタＲＷと、複数のＩＣタグＴＧなどから構成されている。リーダライタＲＷは、例えば、電波によって複数のＩＣタグＴＧに電力を供給すると共に、所望のＴＧとの間で電波による通信を行う。ＴＧは、ＲＷからの電波による命令に応じた処理を行い、処理結果をＲＷに向けて返信する。

図１のＩＣタグＴＧは、フィルム上に、記憶媒体や通信回路等が集積されたＩＣチップとそのＩＣチップに接続されたアンテナとが実装され、長辺方向の大きさが例えば数センチ程度となっている。図１では、例えばインレットなどと呼ばれるＩＣタグＴＧを示しており、これがパッケージングされることでスティック型やコイン型やカード型などの様々な形状となる。

図２は、本発明の一実施の形態によるＩＣタグにおいて、その全体構成の一例を示すブロック図である。図２に示すＩＣタグは、例えば、電源系の回路ブロックと、信号処理系の回路ブロックと、不揮発性メモリＮＶＭによって構成される。電源系の回路ブロックは、例えば、アンテナＡＴＮに接続された整流回路ＲＥＣＴと、その出力に接続された電圧リミッタ回路ＬＭＴおよびレギュレータ回路ＶＲＥＧと、ＶＲＥＧの電圧を検出するＶＲＥＧ検出回路ＶＲＥＧ＿ＤＥＴなどを含んでいる。

信号処理系の回路ブロックは、例えば、アンテナＡＴＮに接続された変調回路ＭＯＤＵおよび復調回路ＤＭＯＤＵと、これらの回路と不揮発性メモリＮＶＭとの間に設けられた論理制御回路ＬＯＧ＿ＣＴＬなどを含んでいる。また、信号処理系の回路ブロックには、発振回路ＯＳＣや、クロック再生回路ＣＬＫ＿ＧＥＮや、パワーオンリセット回路ＰＯＲなども含まれている。

アンテナＡＴＮは、リーダライタＲＷからの電波を受信し、また、リーダライタＲＷに向けて返信を行う。整流回路ＲＥＣＴは、例えばダイオードブリッジや平滑コンデンサなどを含み、ＡＴＮで受信した交流信号の電波（具体的には２．４５ＧＨｚの搬送波）を整流および平滑化して直流電源電圧に変換する。この直流電源電圧は、高い場合で例えば７〜８Ｖ程度となる。電圧リミッタ回路ＬＭＴは、トランジスタの耐圧の確保等を目的としてＲＥＣＴによって変換された直流電源電圧を一定の範囲内に制限する。すなわち、例えば、７〜８Ｖ程度の電圧を５Ｖ以下などの直流電源電圧ＲＦｖｄｄに制限する。

レギュレータ回路ＶＲＥＧは、ＬＭＴによって制限された直流電源電圧ＲＦｖｄｄを基に、信号処理系の回路ブロックや不揮発性メモリＮＶＭ等に供給する内部電源電圧Ｖｄｄを生成する。ＶＲＥＧ検出回路ＶＲＥＧ＿ＤＥＴは、ＲＦｖｄｄで動作し、ＶＲＥＧの出力電圧を判定することでＶＲＥＧの電源立ち上がりを検出する。なお、ＶＲＥＧおよびＶＲＥＧ＿ＤＥＴの詳細については図５で後述する。

変調回路ＭＯＤＵは、リーダライタＲＷに返信を行う際に、論理制御回路ＬＯＧ＿ＣＴＬから出力されたベースバンドのデータに基づいて、リーダライタＲＷから送信される搬送波に対する変調を行う。具体的には、例えば、４０ｋＨｚのベースバンドのデータに対してＦＭ０と呼ばれる符号化を行い、そのデータに基づいてアンテナＡＴＮのインピーダンスを変更する。そうすると、ＲＷから送信された２．４５ＧＨｚの搬送波がＡＴＮで反射され、ＲＷは、そのインピーダンスの変化に対応した異なる反射波を受信するため、これを検出することでＩＣタグからの返信を受け取ることができる。

復調回路ＤＭＯＤＵは、リーダライタＲＷからＡＴＮを介して受信した電波を復調し、ベースバンドの信号を生成する。具体的には、例えば、２．４５ＧＨｚの搬送波に対して振幅変調などが行われている電波からその信号部分を検波し、また、マンチェスターと呼ばれる形式に基づいて復号化を行うことで４０ｋＨｚのベースバンドの信号を生成する。この生成された信号は、論理制御回路ＬＯＧ＿ＣＴＬおよびクロック再生回路ＣＬＫ＿ＧＥＮへ出力される。

論理制御回路ＬＯＧ＿ＣＴＬは、各種ベースバンドの処理を行う。例えば、ＤＭＯＤＵを経て入力された信号からコマンドを解読する処理や、コマンドに基づいてＮＶＭに対して記憶データの読み出し又は書き込みを行う処理や、ＮＶＭから読み出した記憶データをＭＯＤＵに出力する処理などが挙げられる。発振回路ＯＳＣは、例えば、内部電源電圧Ｖｄｄが供給され、複数のインバータ回路を含む所謂リングオシレータなどで構成されており、１ＭＨｚのクロック信号を出力する。クロック再生回路ＣＬＫ＿ＧＥＮは、例えば、内部電源電圧Ｖｄｄが供給され、ＯＳＣからの１ＭＨｚのクロック信号で動作するカウンタなどを含んでいる。

このようなＣＬＫ＿ＧＥＮは、例えば、カウンタ値に基づく周期で内部クロック信号を生成する。そして、このカウンタ値は、ＤＭＯＤＵからの４０ｋＨｚのプリアンブル信号（同期信号）が入力された際に、例えば、その複数の立ち上がり／立ち下がりエッジ間の時間をこのカウンタを用いて計測し、それらを平均化することなどで定められる。これによって、ＡＴＮから受信した電波に同期し、デューティ比が揃った内部クロック信号（４０ｋＨｚ）を生成することが可能になる。そして、この内部クロック信号は、ＬＯＧ＿ＣＴＬ等の内部回路に対する基準クロック信号として使用される。

パワーオンリセット回路ＰＯＲは、レギュレータ回路ＶＲＥＧの電源立ち上がり又はこれに加えて内部クロック信号の発生を待って各内部回路のリセットを解除する処理や、ＶＲＥＧの電源立ち下がりを検出して各内部回路をリセットする処理などを行う。不揮発性メモリＮＶＭは、Ｖｄｄが供給され、読み出しおよび書き込みが可能な例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＦＬＡＳＨメモリ等となっている。ＮＶＭは、ここでは、２５６バイトの容量を備えるものとする。

このような構成において、本発明の主要な特徴は、不揮発性メモリＮＶＭ内に、通常備えるＩＤデータ等に加えて、レギュレータ回路ＶＲＥＧのトリミングデータと、セキュリティ関連のデータとを備えたことにある。そして、これらのデータを、例えばＩＳＯ１８０００−４で規定された標準規格を遵守しながら活用することにある。以降、これらの詳細について説明する。

図３は、図２のＩＣタグにおいて、リーダライタから読み出し要求があった際の信号フォーマットの一例を示す説明図であり、（ａ）はリーダライタからＩＣタグに向けた信号フォーマットの一例、（ｂ）はＩＣタグからリーダライタに向けた信号フォーマットの一例を示すものである。

読み出し要求に際し、リーダライタＲＷはＩＣタグに向けて、図３（ａ）に示すような信号フォーマットの電波を出力する。図３（ａ）に示す信号フォーマットは、プリアンブル検出３００と、プリアンブル３０１と、Ｓデリミタ３０２と、コマンド３０３と、ＩＤ３０４と、アドレス３０５と、ＣＲＣ３０６から構成されている。プリアンブル検出３００は、ＩＣタグの電源立ち上げを目的としており、一定時間連続した‘１’レベル信号となっている。

なお、図示はしないが、実際の電波上での‘１’レベル信号は、２．４５ＧＨｚの搬送波を‘１’レベル信号で変調した後の波形となるため、例えば振幅Ａを備えた搬送波となる。一方、実際の電波信号上での‘０’レベル信号は、例えば振幅変調を用いる場合には、‘１’レベル信号の振幅Ａよりも小さい振幅Ｂの備えた搬送波となる。

プリアンブル３０１は、ＩＣタグの同期を目的としており、‘０’レベル信号と‘１’レベル信号を９回繰り返した同期信号で構成される。Ｓデリミタ３０２は、コマンド３０３の開始を通知することを目的としており、例えば“１１００１１１０１０”信号となっている。コマンド３０３は、８ビットの信号となっており、ＲＥＡＤコマンドの場合は例えば“００００１１００”信号となる。ＩＤ３０４は、送信先のＩＣタグを特定するための８バイト（６４ビット）の信号である。アドレス３０５は、送信先のＩＣタグにおけるメモリアドレスを指定するものであり、例えば８ビットの信号となっている。ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）３０６は、データ通信が正常に行えたか否かを検査するためのものであり、例えば１６ビットの信号となっている。

一方、ＩＣタグは、図３（ａ）に示したような信号を受信し、それに応じた動作（ここでは、メモリ読み出し動作）を行い、リーダライタＲＷに向けて図３（ｂ）に示すような信号フォーマットの返信を行う。図３（ｂ）に示す信号フォーマットは、クワイエット３０７と、プリアンブル返信３０８と、リードデータ３０９と、ＣＲＣ３１０から構成される。

クワイエット３０７は、前述したプリアンブル検出３００と同様に、低下した恐れがあるＩＣタグの電源を再生成するために設けられた例えば１６ビット分の期間である。プリアンブル返信３０８は、リーダライタＲＷに対して返信する同期信号であり、例えば１６ビットとなっている。リードデータ３０９は、ＲＷからの読み出し要求に対応してＮＶＭから読み出したデータに該当する信号であり、例えば８バイト（６４ビット）となっている。ＣＲＣ３１０は、前述したのと同様の信号である。

そして、このような信号フォーマットにおいて、ＩＣタグは、リーダライタＲＷから読み出し要求があった際に、それに対応して、例えば、図３（ａ）の下部に示すような動作を行う。まず、この動作における第１のポイントは、プリアンブルが終了するまでにトリミングデータ（ＴＲＩＭ＿ＤＡＴ）がＮＶＭから読み出され、なおかつその設定が完了していることである。プリアンブル３０１では、図２で述べたようなクロック再生回路ＣＬＫ＿ＧＥＮを用いてリーダライタＲＷとＩＣタグの同期が取られる。ここで、仮にプリアンブル３０１の終了後にトリミングデータの設定が完了する場合を想定すると、同期後にＣＬＫ＿ＧＥＮの内部電源電圧Ｖｄｄが変動することになり、これに伴う発振回路の周期およびカウンタ周期の変動等によって同期が外れる恐れがある。

そこで、プリアンブル３０１が終了するまでに、トリミングデータの設定を完了させることで、このような同期の不具合を防止することが可能となる。さらに、トリミングデータの設定後（および同期後）は、このトリミングデータに基づく内部電源電圧ＶｄｄでＩＣタグを動作させることができる。したがって、プロセスばらつき等に伴う内部電源電圧Ｖｄｄのばらつきが低減され、電源電圧値の不適切によるＩＣタグの誤動作や、過剰な電源電圧値によるＩＣタグの破壊等を防止できる。また、製造工程上のＩＣタグの歩留まりも向上する。このようなことから、ＩＣタグの信頼性を向上させることが可能になる。また、ＩＣタグの製造コスト低減なども可能となる。

図３（ａ）のＩＣタグ動作における第２のポイントは、ＮＶＭからトリミングデータ（ＴＲＩＭ＿ＤＡＴ）が読み出された後で、なおかつＩＤデータ（ＩＤ＿ＤＡＴ）が読み出される前にセキュリティスイッチ（ＳＥＣＵ＿ＳＷ）を読み出していることにある。ここで、例えば、ＴＲＩＭ＿ＤＡＴとＳＥＣＵ＿ＳＷを連続するメモリアドレスに格納し、ＴＲＩＭ＿ＤＡＴとＳＥＣＵ＿ＳＷを連続して読み出すようにしてもよい。そうすると、読み出し時間の短縮と、読み出し電力の低減等が可能になる。

なお、ＳＥＣＵ＿ＳＷの詳細な使用例に関しては、図６および図７で後述する。ＳＥＣＵ＿ＳＷの読み出し後のＩＤ＿ＤＡＴの読み出しに関しては、標準規格に基づいて行われる。すなわち、標準規格で規定されたＮＶＭのメモリアドレスからＩＤ＿ＤＡＴを読み出し、このＩＤ＿ＤＡＴと、前述したリーダライタＲＷから送信されたＩＤとを比較判定することでＩＣタグの特定が行われる。

このようなトリミングデータＴＲＩＭ＿ＤＡＴおよびセキュリティスイッチＳＥＣＵ＿ＳＷの読み出しは、例えば図４に示すような構成を用いて行われる。図４は、図２のＩＣタグにおいて、その論理制御回路、ＶＲＥＧ検出回路および不揮発性メモリの一部の構成例を示すブロック図である。なお、ここでは、説明を容易にするため各回路を回路ブロックに分類して説明を行うが、この各回路と回路ブロックの対応関係は勿論これに限定されるものではない。

図４では、論理制御回路ＬＯＧ＿ＣＴＬ内に、Ｓデリミタ解析回路Ｓ＿ＣＴＬと、コマンド解析回路ＣＭＤ＿ＣＴＬと、リードライトアドレスレジスタＡＤＤ＿ＲＥＧと、プリアンブル立ち下がり検出回路ＰＲＥ＿ＤＥＴとが含まれている。また、ＰＲＥ＿ＤＥＴと前述したＶＲＥＧ検出回路ＶＲＥＧ＿ＤＥＴとのアンド回路ＡＮＤも含まれている。そして、これらの回路の出力信号が、不揮発性メモリＮＶＭに入力される。

不揮発性メモリＮＶＭは、例えば、不揮発性メモリアレイＮＶＭ＿ＡＲＹと、このメモリアレイを制御するメモリ制御回路ＮＶＭ＿ＣＴＬとに分類される。ＮＶＭ＿ＣＴＬ内には、カウント制御回路ＣＵＮＴ＿ＣＴＬと、ロード値制御回路ＬＤ＿ＣＴＬと、アドレスカウンタＡＤＤ＿ＣＵＮＴと、メモリアドレスレジスタＭＡＤＤ＿ＲＥＧとが含まれている。

ＣＵＮＴ＿ＣＴＬには、Ｓ＿ＣＴＬおよびＣＭＤ＿ＣＴＬの出力信号と、前述したアンド回路ＡＮＤの出力信号ｔｒｇとが入力される。ＬＤ＿ＣＴＬには、出力信号ｔｒｇと、Ｓ＿ＣＴＬおよびＡＤＤ＿ＲＥＧの出力信号とが入力される。そして、ＣＵＮＴ＿ＣＴＬおよびＬＤ＿ＣＴＬの出力信号は、アドレスカウンタＡＤＤ＿ＣＵＮＴに入力され、ＡＤＤ＿ＣＵＮＴの出力信号が、メモリアドレスレジスタＭＡＤＤ＿ＲＥＧにセットされる。不揮発性メモリアレイＮＶＭ＿ＡＲＹでは、このＭＡＤＤ＿ＲＥＧのアドレス値を用いた読み出し動作または書き込み動作が行われる。なお、ＭＡＤＤ＿ＲＥＧのビット幅は、例えば８ビット幅とする。

ここで、不揮発性メモリＮＶＭの記憶領域は、標準規格で規定された通常の記憶領域ＮＭＬ＿ＡＲＡに加えて、拡張記憶領域ＥＸＴＤ＿ＡＲＡを備えている。ＮＶＭは、例えば２５６バイトとし、ＮＭＬ＿ＡＲＡに１２８バイトを割り当て、ＥＸＴＤ＿ＡＲＡにも１２８バイトを割り当てる。ＮＭＬ＿ＡＲＡは、標準規格に従い、アドレスの下位より、ＩＣタグのＩＤが格納されたＩＤ格納領域ＩＤ＿ＡＲＡと、ユーザによって使用可能なユーザ領域ＵＳＲ＿ＡＲＡとを備える。ＥＸＴＤ＿ＡＲＡは、例えばトリミングデータが格納された領域ＴＲＩＭ＿ＡＲＡと、セキュリティ関連のデータが格納された領域（セキュリティスイッチＳＥＣＵ＿ＳＷおよびセキュリティコードＳＥＣＵ＿ＣＤ）と、固有メモリ領域ＳＰＥ＿ＡＲＡとを備える。

次に、図４の動作について説明する。まず、ＶＲＥＧ検出回路ＶＲＥＧ＿ＤＥＴは、レギュレータ回路ＶＲＥＧが立ち上がり、その出力電圧が所望の値に達したことを検出する。また、プリアンブル立ち下がり検出回路ＰＲＥ＿ＤＥＴは、図３（ａ）のプリアンブル３０１における最初の立ち下がり信号を検出する。すなわち、図３（ａ）において、プリアンブル検出３００からプリアンブル３０１に遷移する際の‘１’レベル信号から‘０’レベル信号への変化を検出する。そして、これらの検出信号のアンド演算を行った出力信号ｔｒｇがロード値制御回路ＬＤ＿ＣＴＬおよびカウント制御回路ＣＵＮＴ＿ＣＴＬに入力される。

ＬＤ＿ＣＴＬは、この出力信号ｔｒｇを受けて、予め備えてある初期値（すなわち、トリミングデータが格納されてある先頭アドレス）をアドレスカウンタＡＤＤ＿ＣＵＮＴに出力する。そして、ＡＤＤ＿ＣＵＮＴの出力がメモリアドレスレジスタＭＡＤＤ＿ＲＥＧにセットされ、次いで、不揮発性メモリアレイＮＶＭ＿ＡＲＹからトリミングデータの読み出しが開始される。一方、ＣＵＮＴ＿ＣＴＬは、出力信号ｔｒｇを受けて、ＡＤＤ＿ＣＵＮＴにおけるカウントを制御する。したがって、予め設定した分だけアドレスを逐次カウントアップすることで、トリミングデータを完全に読み出すことが可能になる。更に、トリミングデータとセキュリティ関連のデータが連続して格納されている場合（すなわち、ＴＲＩＭ＿ＡＲＡとＳＥＣＵ＿ＳＷが連続する場合）には、カウントを制御することで、両方のデータを続けて読み出すことが可能になる。

なお、ここでは、レギュレータ回路ＶＲＥＧの立ち上がりに加えて、プリアンブルの最初の立ち下がりを受けてトリミングデータの読み出しを行っているが、場合によっては、ＶＲＥＧの立ち上がりのみでトリミングデータの読み出しを行うことも可能である。図４の動作で、ＶＲＥＧの立ち上がり以降に発生するプリアンブルの最初の立ち下がりを条件に加えているのは、ＮＶＭの読み出し動作のタイミングを容易化するためである。すなわち、ここでは、図２のクロック再生回路ＣＬＫ＿ＧＥＮが出力した４０ｋＨｚの内部クロック信号に基づいてＮＶＭが動作する構成を前提としており、この４０ｋＨｚの内部クロック信号は、プリアンブルの最初の立ち下がりから出力されることになる。したがって、ＶＲＥＧの立ち上がりから別のクロック信号を用いてＮＶＭを動作させられる構成であれば、ＶＲＥＧの立ち上がりのみでトリミングデータの読み出しを行うこともできる。

Ｓデリミタ解析回路Ｓ＿ＣＴＬは、図３（ａ）のＳデリミタ３０２に際し、例えばその最初の立ち下がり信号を検出する回路である。Ｓ＿ＣＴＬは、ＴＲＩＭ＿ＡＲＡとＳＥＣＵ＿ＳＷが連続しない場合や、トリミングデータとＳＥＣＵ＿ＳＷを個別に読み出したい場合などで使用する。すなわち、Ｓ＿ＣＴＬの検出信号を起点として、前述したトリミングデータの読み出しと同様にＬＤ＿ＣＴＬがＳＥＣＵ＿ＳＷの先頭アドレスをロードし、ＣＵＮＴ＿ＣＴＬがＡＤＤ＿ＣＵＮＴを制御することによってＮＶＭ＿ＡＲＹからＳＥＣＵ＿ＳＷを完全に読み出す。

リードライトアドレスレジスタＡＤＤ＿ＲＥＧには、図３（ａ）のアドレス３０５で入力された値がセットされる。コマンド解析回路ＣＭＤ＿ＣＴＬは、例えば、図３（ａ）におけるコマンド３０３が、１バイト読み出しコマンドか８バイト読み出しコマンドかを解析する。１バイト読み出しコマンドの場合は、ＡＤＤ＿ＲＥＧの値をＬＤ＿ＣＴＬおよびＡＤＤ＿ＣＵＮＴを介してＭＡＤＤ＿ＲＥＧにセットすることで、当該アドレスの１バイト分の読み出しが行われる。一方、８バイト読み出しコマンドの場合は、１バイト読み出しの動作に加えてＣＵＮＴ＿ＣＴＬがＡＤＤ＿ＣＵＮＴを制御することによって８バイト分の読み出しが行われる。

図５は、図２および図４のＩＣタグにおいて、そのトリミングデータの設定に関連する回路の詳細な構成例を示す回路図である。図５においては、図２のレギュレータ回路ＶＲＥＧと、図４のＶＲＥＧ検出回路ＶＲＥＧ＿ＤＥＴ、プリアンブル立ち下がり検出回路ＰＲＥ＿ＤＥＴ、アンド回路ＡＮＤ、不揮発性メモリアレイＮＶＭ＿ＡＲＹおよびメモリ制御回路ＮＶＭ＿ＣＴＬとが示されている。

レギュレータ回路ＶＲＥＧは、例えば、２段構成の所謂シリーズレギュレータを備えている。一方のシリーズレギュレータ（第１シリーズレギュレータ）は、電源電圧ＲＦｖｄｄと接地電圧ＧＮＤの間にＰＭＯＳトランジスタＭＰ１と可変抵抗ＲＶが直列に接続され、ＭＰ１のゲートにアンプ回路ＡＭＰ１の出力が接続された構成となっている。可変抵抗ＲＶは、複数の抵抗が直列接続され、その抵抗間のいずれかの接続ノードを出力ノードＮＤ１に接続可能な構成となっている。すなわち、抵抗比の可変によってＮＤ１の電圧を変更可能な構成となっている。そして、この接続ノードの選択は、例えばスイッチＳＷの選択によって行われ、このＳＷの選択は、トリミング設定レジスタＴＲＩＭ＿ＲＥＧの値に基づいて行われる。なお、ここでは、ＳＷを１６個として、ＴＲＩＭ＿ＲＥＧが１６ビット（２バイト）構成となっている。

アンプ回路ＡＭＰ１は、一方の入力に基準電圧ＢＩＡＳが入力され、他方の入力に、可変抵抗ＲＶ内の特定の接続ノードＮＤ１１からのフィードバック信号が入力される。また、この他方の入力と出力ノードＮＤ１の間にはＮＭＯＳトランジスタＭＮ１が接続されている。このＭＮ１のゲートは、ＶＲＥＧ検出回路ＶＲＥＧ＿ＤＥＴによって制御される。

他方のシリーズレギュレータ（第２シリーズレギュレータ）は、電源電圧ＲＦｖｄｄと接地電圧ＧＮＤの間にＰＭＯＳトランジスタＭＰ２と複数の抵抗ＲＬが直列に接続され、ＭＰ２のゲートにアンプ回路ＡＭＰ２の出力が接続された構成となっている。アンプ回路ＡＭＰ２は、一方の入力に、前述した出力ノードＮＤ１が接続され、他方の入力に、複数の抵抗ＲＬ内のある接続ノードＮＤ２１からのフィードバック信号が入力される。また、複数の抵抗ＲＬ内の他の接続ノードＮＤ２２は、ＶＲＥＧ検出回路ＶＲＥＧ＿ＤＥＴと接続される。そして、ＭＰ２のドレインからは、内部電源電圧Ｖｄｄが出力される。

ＶＲＥＧ検出回路ＶＲＥＧ＿ＤＥＴは、例えば、コンパレータ回路ＣＭＰと、その出力に接続されたインバータ回路ＩＮＶによって構成される。なお、ＣＭＰの出力は、前述したＮＭＯＳトランジスタＭＮ１のゲートにも接続される。コンパレータ回路ＣＭＰの一方の入力は、前述した出力ノードＮＤ１に接続され、他方の入力は、前述した接続ノードＮＤ２２に接続される。

アンド回路ＡＮＤは、例えば、２段構成のフリップフロップＤＦＦ１，ＤＦＦ２から構成される。１段目のフリップフロップＤＦＦ１は、前述したインバータ回路ＩＮＶの立ち上がりによって、電源電圧ＲＦｖｄｄをＤＦＦ２に出力し、ＤＦＦ２は、前述したプリアンブル立ち下がり検出回路ＰＲＥ＿ＤＥＴの検出信号によって、出力信号ｔｒｇを発生する。すなわち、ＶＲＥＧ＿ＤＥＴの出力とＰＲＥ＿ＤＥＴの出力とのＡＮＤが取られることになる。そして、このＡＮＤの出力信号ｔｒｇは、メモリ制御回路ＮＶＭ＿ＣＴＬに出力される。

次に、図５の構成の動作概要について説明する。まず、ＶＲＥＧが立ち上がる段階では、ＣＭＰの出力が‘１’レベル信号となる。したがって、ＭＮ１がオンであり、出力信号ｔｒｇは、‘０’レベル信号となる。この際、ＴＲＩＭ＿ＲＥＧの出力およびＳＷの状態は不定となっているが、このＭＮ１のオンによってＡＭＰ２に対する接続が確保される。すなわち、ＭＮ１によって、等価的に初期状態でのＳＷの接続点を定めている。

その後、ＭＰ１の出力が可変抵抗ＲＶおよびＭＮ１を介してＡＭＰ２に入力され、ＡＭＰ２の駆動によってＭＰ２がオンになっていく。そして、ＮＤ２２の電圧が所望の判定値以上になると（すなわち、ＶＲＥＧが立ち上がり、ＮＶＭなどが正常に動作可能な電圧レベル以上になると）、ＣＭＰの出力が‘１’レベル信号から‘０’レベル信号に反転する。これによって、ＭＮ１はオフとなる。ここで、ＮＤ１の電圧の不定が懸念されるが、ＭＮ１がオフとなる以前のタイミングでＴＲＩＭ＿ＲＥＧのリセットを行うことで、予めいずれかのＳＷ（例えばＹ６）をオンにしておく。

一方、ＣＭＰ出力の‘０’レベル信号への遷移を受けて、ＤＦＦ１から‘１’レベル信号が出力され、なおかつ、その後のプリアンブル信号の最初の立ち下がりを受けて、ＤＦＦ２の出力信号ｔｒｇが‘０’レベル信号から‘１’レベル信号に遷移する。これによって、図４で述べたような動作が行われ、不揮発性メモリアレイＮＶＭ＿ＡＲＹからＴＲＩＭ＿ＲＥＧに向けてトリミングデータの転送が行われる。仮に、ＮＶＭのデータ幅を８ビットとすると、２回のデータ転送でＴＲＩＭ＿ＲＥＧがセットされる。ＴＲＩＭ＿ＲＥＧがセットされると、それに応じたＳＷの設定が行われ、所望の内部電源電圧Ｖｄｄを発生することが可能になる。なお、Ｖｄｄの値は、トランジスタの動作範囲や消費電力等を考慮し、トリミングによって例えば１．７Ｖになるように設定される。

また、トリミングデータの値は、ＩＣタグの製造工程（テスト工程）内において、個々のＩＣタグが検査され、各ＩＣタグ毎に最適な値が求められる。そして、製造工程内において、その最適な値が各ＮＶＭに書き込まれる。ここで、トリミングデータを設定する手段としては、ＮＶＭ以外にも広く知られているフューズなどを用いることも可能である。この場合、レギュレータ回路が立ち上がった時には既にトリミングデータを反映した内部電源電圧が生成されているため、特に標準規格と適合させる上での困難性は生じない。

しかしながら、フューズを用いると、そのフューズ切断に伴う製造コストが増加し、更に回路面積も増加する可能性が生じる。ＩＣタグにおいては、低コスト化および小面積化の要求が非常に高く、このような問題はあまり好ましくない。そこで、ＮＶＭを用い、前述したような構成および方法でトリミングデータを設定すると、標準規格に影響を与えることなく、低コストおよび小面積でＩＣタグの信頼性を向上させることが可能となる。更に、ＮＶＭからのトリミングデータの読み出しに加えて、後述するようなセキュリティ関連のデータを続けて読み出すことで、ＩＣタグの信頼性の向上とデータセキュリティの向上とを効率的に図ることが可能となる。

つぎに、ＮＶＭに記憶したセキュリティ関連データの使用例について説明する。

図６は、図２のＩＣタグにおいて、その不揮発性メモリのメモリマップの一例を示す説明図である。図６では、例えばＮＶＭにおける２５６バイトのメモリマップが示されている。この内、アドレス下位の１２８バイトは、標準規格で定義された記憶領域ＮＭＬ＿ＡＲＡであり、例えばＩＣタグのＩＤが格納された８バイトの領域ＩＤ＿ＡＲＡと、一般ユーザが自由に使用可能な領域ＵＳＲ＿ＡＲＡとを含んでいる。なお、ＵＳＲ＿ＡＲＡ内には、更に製造番号等を格納する領域を設ける場合もある。

一方、アドレス上位の１２８バイトは、拡張して設けた記憶領域ＥＸＴＤ＿ＡＲＡである。その内部には、例えば、２バイトのトリミングデータの格納領域ＴＲＩＭ＿ＡＲＡと、１バイトのセキュリティ切り替えデータの格納領域ＳＥＣＵ＿ＳＷと、８バイトのセキュリティコードの格納領域ＳＥＣＵ＿ＣＤと、固有メモリ領域ＳＰＥ＿ＡＲＡとを備えている。このＥＸＴＤ＿ＡＲＡは、例えば特定ユーザのみが利用可能な領域として活用される。

ＳＰＥ＿ＡＲＡには、特定ユーザの秘密情報などが格納される。ＳＥＣＵ＿ＳＷには、セキュリティ機能を有効にするか否かを切り替えるためのデータが格納される。そして、ＳＥＣＵ＿ＳＷにある特定コードが格納されている場合は、ＥＸＴＤ＿ＡＲＡを解放し、そうでない場合はＥＸＴＤ＿ＡＲＡを解放しない。すなわち、ＳＥＣＵ＿ＳＷによって２つモードを切り替えることになり、一方のモードだと、ＮＭＬ＿ＡＲＡのみが使用可能で、他方のモードだと、ＮＭＬ＿ＡＲＡとＥＸＴＤ＿ＡＲＡの両方が使用可能となる。また、ＳＥＣＵ＿ＣＤには、例えば、ＳＰＥ＿ＡＲＡへのアクセス許可を認証するためのセキュリティコードが格納されている。

このような構成において、リーダライタＲＷから前述した図３（ａ）と同様の信号フォーマットを受信すると、図２のＩＣタグの論理制御回路ＬＯＧ＿ＣＴＬは、例えば、図７に示すような動作を行う。図７は、図２および図６のＩＣタグにおいて、そのセキュリティトランザクションまたは通常動作トランザクションの処理の一例を示すフロー図である。図８は、図７のフローにおいて、セキュリティトランザクションである場合のリーダライタからＩＣタグに向けた信号フォーマットの一例を示す説明図であり、（ａ）は、その前半部の信号フォーマット、（ｂ）は、（ａ）に続く後半部の信号フォーマットである。

まず、図７の処理フローの概要について説明する。本実施の形態のＩＣタグは、互換性がある２通りの信号フォーマットに対応することが可能となっている。その一方は、図３（ａ）のような通常の信号フォーマットであり、他方は、図８（ａ），（ｂ）のような、標準規格のコマンドと競合しない独自コマンド３０３ａを含む独自に設けた信号フォーマットである。そして、図３（ａ）の信号フォーマットの場合は、通常動作トランザクションとして処理を行い、図８（ａ），（ｂ）の信号フォーマットの場合は、セキュリティトランザクションとして処理を行う。なお、このどちらのトランザクションを行うかは、ＳＥＣＵ＿ＳＷのデータと独自コマンドの受信有無などによって切り分けられる。以下、これらの詳細について説明する。

まず、図３（ａ），図８（ａ）のプリアンブル検出３００，３００ａおよびプリアンブル３０１，３０１ａの最初の立ち下がりを受けて、前述したように、トリミングデータとセキュリティ関連のデータが連続して読み出される。すなわち、図６のＴＲＩＭ＿ＡＲＡ、ＳＥＣＵ＿ＳＷが読み出される。そして、トリミングデータをＮＶＭからＶＲＥＧに送信する一方、ＳＥＣＵ＿ＳＷのデータは、ＮＶＭから論理制御回路ＬＯＧ＿ＣＴＬに送信され、ＬＯＧ＿ＣＴＬ内で保持される。ここで、リーダライタからの入力信号に迅速に対応してＩＣタグの内部処理を進めるためには、遅くとも図３（ａ），図８（ａ）のコマンド３０３，３０３ａの送信が終了するまでには、ＳＥＣＵ＿ＳＷのデータがＬＯＧ＿ＣＴＬ内で保持されることが望ましい。なお、トリミングデータの直後に１バイトのＳＥＣＵ＿ＳＷを読み出す場合だと、十分にこの条件を満たすことができる。

その後、図７に示すように、ＬＯＧ＿ＣＴＬは、ＳＥＣＵ＿ＳＷの値を見て、それが特定コードか否かの判定を行う（Ｓ７０１）。そして、特定コードであれば、ＥＸＴＤ＿ＡＲＡを解放し（Ｓ７０２）、そうでなければ解放を行わない（Ｓ７０７）。すなわち、ＳＥＣＵ＿ＳＷに特定コードが記憶されていない場合は、見かけ上１２８バイトのＮＭＬ＿ＡＲＡのみを備えたＩＣタグとなる。したがって、この場合、以降のコマンド３０３，３０３ａにおいて独自コマンドを受信した際は認識せず（Ｓ７０８）、通常コマンドを受信した際のみで動作する。すなわち、図８（ａ）の信号フォーマットでは機能せず、図３（ａ）の信号フォーマットのみで機能する。

なお、通常コマンドを受信した場合（Ｓ７０９）は、図３（ａ）の信号フォーマットに従い、ＩＤ３０４とＩＤ＿ＤＡＴの一致判定（Ｓ７０９ａ）等を含む通常動作を行う（Ｓ７１０）。この通常コマンドを受信してから通常動作を行う際の一連の処理を、ここでは通常動作トランザクションと呼ぶことにする。

一方、ＳＥＣＵ＿ＳＷに特定コードが記憶され、ＥＸＴＤ＿ＡＲＡが解放された場合（Ｓ７０２）、以降のコマンド３０３，３０３ａが独自コマンドであるか否かを判定する（Ｓ７０３）。独自コマンドでない場合は、通常コマンドの判定が行われ（Ｓ７０９）、図３（ａ）の信号フォーマットに従う通常動作トランザクションとなる。独自コマンドであった場合は、図８（ａ）の信号フォーマットに従い、ＩＤ３０４ａとＩＤ＿ＤＡＴの一致判定が行われる（Ｓ７０３ａ）。不一致であった場合は、例えば、リーダライタに対して何も返信しないなどの返信拒否の処理となる（Ｓ７０６）。

ＩＤ３０４ａが一致であった場合は、ＬＯＧ＿ＣＴＬは、ＮＶＭからＳＥＣＵ＿ＣＤのデータを読み出して保持する。この際に、リーダライタからの入力信号に迅速に対応してＩＣタグの内部処理を進めるためには、遅くとも図８（ａ）でのセキュリティコード３１１ａの送信が終了するまでには、ＳＥＣＵ＿ＣＤのデータがＬＯＧ＿ＣＴＬ内で保持されることが望ましい。

そして、ＬＯＧ＿ＣＴＬは、この読み出したＳＥＣＵ＿ＣＤのデータと、図８（ａ）の信号フォーマットに従いリーダライタが送信したセキュリティコード３１１ａとを比較する（Ｓ７０４）。この結果が一致した場合は、ＳＰＥ＿ＡＲＡへのアクセスを許可し（Ｓ７０５）、不一致の場合は返信拒否とする（Ｓ７０６）。この独自コマンドを受信してからＳＰＥ＿ＡＲＡへのアクセス可否を認証するまでの一連の処理を、ここでは認証トランザクションと呼ぶことにする。そして、この認証トランザクションと後述する固有動作トランザクションを含めてセキュリティトランザクションと呼ぶことにする。

認証トランザクションによってＳＰＥ＿ＡＲＡへのアクセスが許可されると、続けて固有動作トランザクションが行われる。固有動作トランザクションでは、図８（ｂ）に示すような信号フォーマットに基づいて、リーダライタからＳＰＥ＿ＡＲＡに対して具体的な命令（読み出しまたは書き込みなど）が発せられる。ここで、図８（ｂ）に示す信号フォーマットは、図３（ａ）の信号フォーマットと同様な構成となっており、アドレス３０５ａとしてＳＰＥ＿ＡＲＡのアドレスを指定して所望の動作を行うことが可能となっている。

さらに、図８（ｂ）に示す信号フォーマットは、図８（ａ）の信号フォーマットの直後に発せられ、図８（ｂ）に示す信号フォーマットの初期段階から、ＶＲＥＧの内部電源電圧Ｖｄｄを維持したままとなっている。すなわち、図８（ｂ）では、内部電源電圧Ｖｄｄが維持されているため、ＮＶＭからのトリミングデータやセキュリティ関連データの読み出しは行われない。したがって、認証トランザクションによって認証が行われ、その認証状態を維持したままで固有動作トランザクションが行われることになる。

以上のように、ＮＶＭ内にセキュリティ関連のデータを備え、標準規格の信号フォーマットに適合するようにそれらのデータの処理を行うことで、ＩＣタグのデータセキュリティを容易に向上させることが可能になる。また、共通のチップに対してＳＥＣＵ＿ＳＷのデータを切り替えることによって、通常のＩＣタグとセキュリティ機能を備えたＩＣタグとを実現することができるため、チップの共通化に伴うコストの低減が可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、これまでは、標準規格に基づく２．４５ＧＨｚ帯のパッシブ型のＩＣタグを例として説明を行ったが、他の周波数帯のＩＣタグにおいても、ほぼ同様の信号フォーマットになると考えられるため、これまでに述べたのと同様な方式を用いてトリミングの設定やセキュリティの設定を行うことが可能である。また、アクティブ型のＩＣタグに対しても、ＮＶＭ内にトリミングデータやセキュリティ関連のデータを格納することは有益と考えられる。すなわち、内蔵電池によって、これらのデータを常時保持し続けることは、省電力化の点であまり好ましくないため、実際に動作を行う際にこれまでに述べたのと同様な方式を用いてＮＶＭからデータをロードする方式にするとよい。

本発明のＩＣタグは、パッシブ型でなおかつデータセキュリティが必要なＩＣタグに適用して特に有益なものであり、これに限らず、ＩＣタグ全般に対して広く適用可能である。

Claims (13)

1. リーダライタから無線により送信された電力を用いて電源電圧を生成する電源電圧生成回路と、
   前記電源電圧生成回路が生成した前記電源電圧が供給される入力部と、前記電源電圧を変換して内部電源電圧を生成する回路と、生成された前記内部電源電圧を出力する出力部と、前記内部電源電圧の値をトリミングデータに基づいて調整可能に設定する手段とを含むレギュレータ回路と、
   前記リーダライタからの無線電波受信開始の初期段階における前記電源電圧生成回路からの電源電圧の供給を受けて前記レギュレータ回路が動作を開始し、前記内部電源電圧が所望の電圧レベル以上に達した際に検出信号を発生する電圧検出回路と、
   発信回路と、前記発信回路が生成する信号に基づき内部クロック信号を生成する手段と、前記リーダライタから送信される無線波に含まれる同期信号を検出する手段と、を含み、前記検出された同期信号に基づいて内部クロック信号の同期を行うように構成された内部クロック再生回路と、
   前記レギュレータ回路の前記出力部から前記内部電源電圧が供給される不揮発性メモリと、
   を備えてなり、
   前記内部電源電圧の値をトリミングデータに基づいて調整可能に設定する手段は、前記レギュレータ回路に配置された、複数のスイッチと、前記複数のスイッチの選択状態によって設定される電圧を与えるように接続された抵抗と、前記複数のスイッチのいずれかを選択する選択手段と、を含み、
   前記不揮発性メモリに、前記トリミングデータが格納され、
   前記初期段階において、前記電圧検出回路が検出信号を発生した後で、なおかつ前記内部クロック再生回路による内部クロック信号の同期が確定する前に、前記トリミングデータを前記不揮発性メモリから読み出し前記選択手段によって前記トリミングデータに対応するスイッチを選択設定する処理を実行し、
   前記トリミングデータが反映されたスイッチ設定状態で作動する前記レギュレータ回路から供給される内部電源電圧でリーダライタとの間で動作トランズアクションが実行されることを特徴とするＩＣタグ。
2. 請求項１記載のＩＣタグにおいて、さらに、
   前記リーダライタから送信された同期信号における最初のエッジを検出した際に検出信号を出力する信号検出回路を有し、
   前記電圧検出回路が検出信号を発生し、なおかつ前記信号検出回路が検出信号を発生した後で、前記内部クロック再生回路による内部クロック信号の同期が確定する前に、前記トリミングデータを前記不揮発性メモリから読み出して前記レギュレータ回路に反映させておくことを特徴とするＩＣタグ。
3. 請求項１または２記載のＩＣタグにおいて、
   前記レギュレータ回路は、
   第１電圧を基準電圧として第１ノードに電圧を出力する第１シリーズレギュレータと、
   前記第１ノードの電圧を基準電圧として第２ノードに前記内部電源電圧を出力する第２シリーズレギュレータと、
   前記不揮発性メモリから読み出したトリミングデータが保持されるトリミング設定レジスタとを有し、
   前記第１および第２シリーズレギュレータは、それぞれ、アンプ回路、出力トランジスタおよび直列接続の複数の抵抗を含み、
   前記第１ノードは、
   前記トリミング設定レジスタで前記トリミングデータを保持した以降は、前記保持したトリミングデータに基づいて、前記第１シリーズレギュレータが備える複数の抵抗内のいずれかの接続点と接続され、
   前記トリミングデータを保持する前は、予め初期状態として定めた前記いずれかの接続点と接続され、
   前記電圧検出回路は、前記トリミングデータを保持する前の前記第１ノードの電圧と前記第２ノードの電圧とを比較するコンパレータ回路を含むことを特徴とするＩＣタグ。
4. リーダライタから無線により送信された電力を用いて電源電圧を生成する電源電圧生成回路と、
   前記電源電圧生成回路が生成した前記電源電圧が供給される入力部と、前記電源電圧を変換して内部電源電圧を生成する回路と、生成された前記内部電源電圧を出力する出力部と、前記内部電源電圧の値をトリミングデータに基づいて調整可能に設定する手段と、を含むレギュレータ回路と、
   前記リーダライタからの無線電波受信開始の初期段階における前記電源電圧生成回路からの電源電圧の供給を受けて前記レギュレータ回路が動作を開始し、前記内部電源電圧が所定の電圧レベル以上に達した際に検出信号を発生する電圧検出回路と、
   前記レギュレータ回路の前記出力部から前記内部電源電圧が供給され、前記トリミングデータが格納された不揮発性メモリと、
   前記不揮発性メモリに対するアクセス制御機能を含む制御回路と、
   を有し、
   前記制御回路は、前記初期段階において前記レギュレータ回路の前記出力部から出力される前記所定の電圧レベルに達した前記内部電源電圧の供給を受けて動作する前記不揮発性メモリから前記トリミングデータを読み出して前記レギュレータ回路に送出し、
   前記レギュレータ回路は、前記初期段階において前記不揮発性メモリから読み出された前記トリミングデータに基づいて前記内部電源電圧を調整し、
   前記トリミングデータが反映された設定状態で作動する前記レギュレータ回路から供給される内部電源電圧でリーダライタとの間で動作トランズアクションが実行されることを特徴とするＩＣタグ。
5. 請求項４記載のＩＣタグにおいて、
   前記不揮発性メモリは、第１記憶領域と第２記憶領域とを備え、
   前記第１記憶領域のみにアクセス可能な第１モードと、
   前記第１記憶領域と前記第２記憶領域にアクセス可能な第２モードとを有し、
   前記第２記憶領域には、前記第１モードか前記第２モードかを設定するための第１データが格納され、
   前記制御回路は、前記初期段階における前記トリミングデータが反映される前の前記レギュレータ回路から供給される前記内部電源電圧で動作する間に、前記第１データを前記不揮発性メモリから読み出し、前記第１データが予め設定してある特定値と同一か否かを判定し、前記特定値と同一であれば前記第２モードへ移行し、そうでない場合は、前記第１モードへ移行することを特徴とするＩＣタグ。
6. 請求項５記載のＩＣタグにおいて、
   前記第２記憶領域には、更に、前記第２記憶領域へのアクセス可否を認証するための第２データが格納され、
   前記制御回路は、前記初期段階における前記トリミングデータが反映される前の前記レギュレータ回路から供給される前記内部電源電圧で動作する間に、前記第１データおよび前記第２データを前記不揮発性メモリから読み出し、前記第２モードへ移行した場合かつ前記リーダライタから送信されたセキュリティコードと前記第２データとが一致した場合に前記第２記憶領域へのアクセスを許可することを特徴とするＩＣタグ。
7. 請求項５記載のＩＣタグにおいて、
   前記第１データの前記不揮発性メモリからの読み出しは、前記リーダライタからのコマンドの送信が終える前に完了することを特徴とするＩＣタグ。
8. 請求項６記載のＩＣタグにおいて、
   前記第２データの前記不揮発性メモリからの読み出しは、前記リーダライタからのセキュリティコードの送信が終える前に完了することを特徴とするＩＣタグ。
9. 請求項６記載のＩＣタグにおいて、
   前記ＩＣタグは、更に、前記第２記憶領域へアクセスするために特別に設けた独自コマンドを有し、
   前記リーダライタより前記独自コマンドが送信された後にＩＤが送信され、次いでセキュリティコードが送信される場合、
   前記第１データの読み出しは、前記独自コマンドの送信が終える前に完了し、
   前記第２データの読み出しは、前記セキュリティコードの送信が終える前に完了し、
   前記制御回路は、前記第１データの読み出しによって前記第１モードまたは前記第２モードへの移行を行い、前記第２モードへ移行した場合かつ前記リーダライタより前記独自コマンドが送信された場合かつ前記送信されたＩＤと前記ＩＣタグのＩＤとが一致した場合かつ前記読み出した第２データと前記送信されたセキュリティコードとが一致した場合に前記第２記憶領域へのアクセスを許可することを特徴とするＩＣタグ。
10. リーダライタから無線により送信された電力を用いて電源電圧を生成する電源電圧生成回路と、
    前記電源電圧生成回路が生成した前記電源電圧が供給される入力部と、前記電源電圧を変換して内部電源電圧を生成する回路と、生成された前記内部電源電圧を出力する出力部と、前記内部電源電圧の値をトリミングデータに基づいて調整可能に設定する手段と、を含むレギュレータ回路と、
    前記リーダライタからの無線電波受信開始の初期段階における前記電源電圧生成回路からの電源電圧の供給を受けて前記レギュレータ回路が動作を開始し、前記内部電源電圧が所定の電圧レベル以上に達した際に検出信号を発生する電圧検出回路と、
    発信回路と、前記発信回路が生成する信号に基づき内部クロック信号を生成する手段と、前記リーダライタから送信される無線波に含まれる同期信号を検出する手段と、を含み、前記検出された同期信号に基づいて内部クロック信号の同期を行うように構成された内部クロック再生回路と、
    前記レギュレータ回路の前記出力部から前記内部電源電圧が供給され、前記トリミングデータが格納された不揮発性メモリと、
    前記不揮発性メモリに対するアクセス制御機能を含む制御回路と、
    を有し、
    前記制御回路は、前記初期段階において前記レギュレータ回路の前記出力部から出力される前記所定の電圧レベルに達した前記内部電源電圧の供給を受けて動作する前記不揮発性メモリから前記トリミングデータを読み出して前記レギュレータ回路に送出し、
    前記レギュレータ回路は、前記初期段階において前記不揮発性メモリから読み出された前記トリミングデータに基づいて前記内部電源電圧を調整し、
    前記トリミングデータが反映された設定状態で作動する前記レギュレータ回路から供給される内部電源電圧でリーダライタとの間で動作トランズアクションが実行されることを特徴とするＩＣタグ。
11. 請求項１０記載のＩＣタグにおいて、
    前記不揮発性メモリは、第１記憶領域と第２記憶領域とを備え、
    前記第１記憶領域のみにアクセス可能な第１モードと、
    前記第１記憶領域と前記第２記憶領域にアクセス可能な第２モードとを有し、
    前記第２記憶領域には、前記トリミングデータと、前記第１モードか前記第２モードかを設定するための第１データとが格納され、
    前記制御回路は、前記初期段階における前記トリミングデータが反映される前の前記レギュレータ回路から供給される前記内部電源電圧で動作する間であって、前記内部クロック再生回路による内部クロック信号の同期が確定する前に、前記トリミングデータの読み出しを行って前記レギュレータ回路に反映し、
    前記トリミングデータの読み出しを行った後で前記第１データの読み出しを行い、
    前記読み出した第１データが予め設定してある特定値と同一であれば前記第２モードへ移行し、そうでない場合は、前記第１モードへ移行することを特徴とするＩＣタグ。
12. 請求項１１記載のＩＣタグにおいて、さらに、
    前記リーダライタから送信された同期信号における最初のエッジを検出した際に検出信号を出力する信号検出回路を有し、
    前記電圧検出回路が検出信号を発生し、なおかつ前記信号検出回路が検出信号を発生した後で、前記内部クロック再生回路による内部クロック信号の同期が確定する前に、前記トリミングデータを前記不揮発性メモリから読み出して前記レギュレータ回路に反映させておくことを特徴とするＩＣタグ。
13. 請求項１１または１２記載のＩＣタグにおいて、さらに、
    アドレスカウンタを有し、
    前記トリミングデータと前記第１データは、前記不揮発性メモリ内で近接するメモリアドレスに格納されており、
    前記不揮発性メモリからの前記トリミングデータと前記第１データの読み出しは、前記アドレスカウンタを用いて連続して行われることを特徴とするＩＣタグ。

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