JP4675005B2 - Light emitting device, electronic equipment - Google Patents

Description

【００２１】
上記分子式は、第三遷移系列元素である白金を中心金属とする金属錯体（以下、白金錯体という）である。
【００２２】
【式２】

【００２３】
また、上記分子式は、イリジウムを中心金属とする金属錯体（以下、イリジウム錯体という）である。
【００２４】
なお、トリプレット化合物としては、これらの化合物に限られることはなく、上記構造を有し、かつ中心金属に周期表の８〜１０属に属する元素を有する化合物を用いることも可能である。
【００２５】
上記トリプレット化合物は、シングレット化合物よりも発光効率が高く、同じ発光輝度を得るにも動作電圧（ＥＬ素子を発光させるに要する電圧）を低くすることが可能である。
【００２６】
また、以上に示すような複数の画素行ごとに同じ発光材料からなるＥＬ層を形成するだけでなく、複数の画素列、または隣り合う複数の画素に同じ発光材料を用いて形成したＥＬ層を有する他の形状であっても良い。
【００２７】
さらに、同じ発光材料により形成される１種類のＥＬ層が画素部に形成されるＥＬ層全体の７０〜９０％の領域を形成されていても良い。
【００２８】
以上のようにＥＬ層を形成させることにより、高精細でありかつ低消費電力化を可能にしたマルチカラーの発光装置を形成することができる。
【００２９】
【発明の実施の形態】
本発明により、画素部に複数のＥＬ層を形成する方法について図１および図２を用いて説明する。ただし、ここでは、異なるＥＬ層を別々に作製するのではなく、ＥＬ層のうちで発光層のみを別々に作製する方法について説明する。なお、本明細書中においてＥＬ層を形成する際に少なくても発光層に用いられる材料が同じであるものは、同じＥＬ層とみなす。
【００３０】
図１（Ａ）は、基板１０１上にソース側駆動回路１０２、ゲート側駆動回路１０３及び画素部１０４が形成された様子を示す概略図である。
画素部１０４は、３種類のＥＬ層により形成されている。なお、本発明は、基板上の画素部１０４における複数のＥＬ層の形成に関するものであり、図１（Ｂ）に画素部１０４の拡大図を示す。また、図２は、作製するＥＬ層の斜視図を示す。図１及び図２は、同一の符号を用いているので適宜参照すると良い。
【００３１】
図１（Ｂ）において、画素部１０４には、画素１０５が、縦及び横に複数並んで形成されている。なお、画素１０５は、画素部に設けられているゲート線（Ｇ１）、ソース線（Ｓ１）および電流供給線（Ｖ１）により形成される。また、画素部１０４において、電流供給線（Ｖ１〜Ｖｙ）とゲート線（Ｇ１〜Ｇｙ）は、平行に、かつ交互に形成されている。
【００３２】
なお、本実施の形態においては、ゲート線（Ｇ１）、ソース線（Ｓ１〜Ｓｘ）および電流供給線（Ｖ１）を有する画素行をｌ１（エル１）とよび、ゲート線（Ｇ２）、ソース線（Ｓ１〜Ｓｘ）および電流供給線（Ｖ２）を有する画素行をｌ２、また、ゲート線（Ｇｙ）、ソース線（Ｓ１〜Ｓｘ）および電流供給線（Ｖｙ）を有する画素行をｌｙとよぶことにする。
【００３３】
ここでは、本発明の実施の形態として基板上にＴＦＴ及びＥＬ素子の画素電極を形成させた画素部にＥＬ層を形成させる方法について説明する。
【００３４】
まず、図２（Ａ）に示すように画素電極２０１上に正孔注入層（または、ホール注入層）２０２を形成する。このとき正孔注入材料としては、陽極との密着性が高く、正孔注入障壁の低い銅フタロシアニン（Ｃｕ−Ｐｃ）やＰＥＤＯＴといった物質を用いると良い。
【００３５】
次に、正孔輸送層（または、ホール輸送層）２０３を設ける。正孔輸送材料としては、正孔の移動を速める機能を有する芳香族アミン系のα−ＮＰＤ、２Ｍｅ−ＴＰＤ、ＴＰＡＣ、または、スピロ構造を有するＴＡＤといった材料が適している。
【００３６】
そして、正孔注入層２０２、正孔輸送層２０３を形成した後で、発光層を形成する。
【００３７】
まず図１（Ｂ）におけるｌ１およびｌ２の画素行に発光層ａ（１０６ａ）を形成する。ここでは、赤色発光層を形成させ、赤色発光層の材料としては、アルミキノリラト錯体（Ａｌｑ₃）にＤＣＭを数パーセント程度ドープさせたものを用いる。成膜には、蒸着法を用い、膜厚は１〜６０ｎｍ（好ましくは１０〜３０ｎｍ）とすれば良い。なお画素部１０４における発光層ａ（１０６ａ）を形成した後の構造を図２（Ａ）の斜視図に示す。
【００３８】
また、発光層ａ（１０６ａ）に隣り合う画素行ｌ３には発光層を形成させずに予備領域ａ（１０７ａ）を設ける。
【００３９】
次にｌ４からｌｙ−３までの画素行に再び発光層ｂ（１０６ｂ）を形成する。なお、ここでは、緑色発光層を形成させる。緑色発光層には、トリプレット化合物として、ＣＢＰにＩｒ（ｐｐｙ）₃を数パーセント程度ドープさせたものを用いる。具体的な方法としては、ＣＢＰとＩｒ（ｐｐｙ）₃を共蒸着させて作製する。このときの膜厚は１〜６０ｎｍ（好ましくは１０〜３０ｎｍ）とすれば良い。
【００４０】
さらに、ｌｙ−２の画素行を予備領域ｂ（１０７ｂ）とした後で、ｌｙ−１およびｌｙの画素行に発光層ｃ（１０７ｃ）を形成させる。なお、ここでは、青色発光層を形成させる。青色発光層には、ビススチリル系材料であるＤＰＶＢｉを用いた。この他、青色発光層には、アゾメチン亜鉛錯体やベンゾオキサゾール亜鉛錯体（Ｚｎ（ＢＯＸ）₂）といった発光材料を用いると良い。また、これらの発光材料にペリレンを数パーセント程度ドープさせたものを用いても良い。成膜には、蒸着法を用い、膜厚は１〜６０ｎｍ（好ましくは１０〜３０ｎｍ）とすれば良い。
【００４１】
以上のＥＬ層を形成すると図２（Ｂ）に示すような構造になる。すなわち発光層ａ（１０６ａ）と発光層ｂ（１０６ｂ）との間に予備領域ａ（１０７ａ）が設けられ、また発光層ｂ（１０６ｂ）と発光層ｃ（１０６ｃ）との間に予備領域ｂ（１０７ｂ）が設けられている構造になる。
【００４２】
なお、本実施の形態においては、ＥＬ層が赤色発光層、緑色発光層及び青色発光層の３種類で形成される例を示したが、発光層の種類及び発光材料は好ましい形態の一つに過ぎない。つまり、発光層は、２種類であっても良いが、３種類以上であっても良い。しかし、あまり多くの発光層を形成すると、作製が困難になり本発明の目的に反するので、６種類程度が好ましい。又、予備領域は、１〜５行設けるのが好ましい。
【００４３】
ただし、発光装置における低消費電力化を考慮するとトリプレット化合物からなる発光層は、少なくても一層設ける必要がある。なお、三重項励起エネルギーを利用する発光層としては、ＣＢＰにオクタエチルポルフィリン白金錯体（2,3,7,8,12,13,17,18-octaethyl-21H,23H-porphine platinum:PtOEP)をドープさせたオレンジ色の発光層がある。
【００４４】
さらに、発光層の色の種類も上記３種類以外を用いることが可能である。例えば、発光層として、黄色発光層を形成させることもできる。発光材料としては、Ａｌｑ₃にナイルレッド（Nile Red）をドープしたり、ＢｅＢｑ２やＴＰＤにルブレン（Rubrene）をドープしたものを用いると良い。なお、膜厚は１〜６０ｎｍ（好ましくは１０〜３０ｎｍ）とすれば良い。
【００４５】
さらに白色発光層を形成させることも可能である。白色発光層の作製は、発光色素をホスト発光層にドーピングすることにより得ることができる。その他、スピロ型のＤＴＶＢｉの層とＡｌｑ３にＤＣＭをドーピングした層を積層することにより作製しても良い。なお、積層による発光層の膜厚はそれぞれ１〜３０ｎｍ（好ましくは１０〜２０ｎｍ）とすれば良いが、個々の発光強度等に応じて調節すると良い。
【００４６】
また、これまで発光材料としては、低分子材料を示したが、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリパラフェニレン系、ポリビニルカルバゾール（ＰＶＫ）系、ポリチオフェン系、ポリフルオレン（ＰＦ）系などの高分子材料を用いても良い。高分子材料の成膜方法としては、インクジェット法が望ましい。
【００４７】
ポリパラフェニレンビニレン系の材料としては、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン）：ＲＯ−ＰＰＶを用いることができ、ポリ（２−メトキシ−５−（２−エチル−ヘキソキシ）−１，４−フェニレンビニレン）：ＭＥＨ−ＰＰＶやポリ（２，５−ジメチルオクチルシリル−１，４−フェニレンビニレン）：ＤＭＯＳ−ＰＰＶといった材料を用いることができる。
【００４８】
ポリパラフェニレン系の材料としては、ポリ（２，５−ジアルコキシ−１，４−フェニレン）：ＲＯ−ＰＰＰを用いることができる。
【００４９】
ポリチオフェン系の材料としては、ポリ（３−アルキルチオフェン）：ＰＡＴを用いることができ、ポリ（３−ヘキシルチオフェン）：ＰＨＴ、ポリ（３−シクロヘキシルチオフェン）：ＰＣＨＴといった材料を用いることができる。その他にもポリ（３−シクロヘキシル−４−メチルチオフェン）：ＰＣＨＭＴ、ポリ（３−［４−オクチルフェニル］−２，２’ビチオフェン）：ＰＴＯＰＴ、ポリ（３−（４オクチルフェニル）−チオフェン）：ＰＯＰＴ−１等を用いることもできる。
【００５０】
ポリフルオレン系の材料としては、ポリ（ジアルキルフルオレン）：ＰＤＡＦを用いることができ、具体的にはポリ（ジオクチルフルオレン）：ＰＤＯＦといった材料を用いることができる。
【００５１】
ポリアセチレン系の材料としては、ポリプロピルフェニルアセチレン：ＰＰＡ−ｉＰｒ、ポリブチルフェニルフェニルアセチレン：ＰＤＰＡ−ｎＢｕ、ポリヘキシルフェニルアセチレン：ＰＨＰＡといった材料を用いることができる。
【００５２】
また、これらの高分子材料の溶媒としては、トルエン、ベンゼン、クロロベンゼン、ジクロロベンゼン、クロロホルム、テトラリン、キシレン、アニソール、ジクロロメタン、γブチルラクトン、ブチルセルソルブ、シクロヘキサン、ＮＭＰ（Ｎ−メチル−２−ピロリドン）、ジメチルスルホキシド、シクロヘキサノン、ジオキサンまたは、ＴＨＦ（テトラヒドロフラン）等を用いることができる。
【００５３】
さらに、上述した材料に加えて正孔注入性の高分子材料、ＰＥＤＯＴ（poly(3,4‐ethylene dioxythiophene)）や、ポリアニリン（ＰＡ）を用いることもできる。なお、これらの材料は水を溶媒として用いる。
【００５４】
なお、これらは、本発明の発光層に用いることのできる発光材料の一例であって、これに限定する必要はなく、公知の発光材料を自由に用いることができる。
【００５５】
以上のように複数の発光層を形成させた後で、電子輸送層２０５および電子注入層２０６を形成する。このとき電子輸送材料としては、Ａｌｑ₃、１，３，４−トリオキサゾール誘導体および１，２，４−トリアゾール誘導体（ＴＡＺ）などの正孔（ホール）ブロック性の高い材料が好ましい。
【００５６】
また、電子注入層２０６を形成する材料としては、ＭｇＡｇ、ＬｉＦおよびＬｉ（ａｃａｃ）が好ましい。さらに、Ａｌｑ₃にアルカリ金属をドープしたものを用いても良い。
【００５７】
以上により、図２（Ｃ）に示すようなＥＬ層２０４を形成することができる。なお、本実施の形態においては、正孔注入層２０２、正孔輸送層２０３、発光層（１０６ａ〜１０６ｃ）、電子輸送層２０５、電子注入層２０６からなる構造のＥＬ層２０４を形成する方法を示したが、発光層以外の層は、必要に応じて設ければ良い。
【００５８】
また、発光材料が異なっても正孔注入層、正孔輸送層、電子輸送層および電子注入層は同じ材料を用いて、同時に形成する方法を説明したが、これに限られる必要はなく、ＥＬ層ごとに異なる材料を用いて別々に形成しても良い。
【００５９】
なお、本実施の形態においては、画素部１０４に３種類の発光層（発光層ａ、発光層ｂ、発光層ｃ）および予備領域（予備領域ａ、予備領域ｂ）を形成したが、予備領域となる画素には、ソース信号は入力しない。しかし、予備領域を除き、発光層が形成された画素には、ソース信号が入力される。ソース信号により表示がなされる複数の画素からなる領域のことを本明細書中では、表示領域と呼ぶ。
【００６０】
そして、この表示領域が各発光層に応じた色を表示することにより、同一基板上でのマルチカラー化が可能となる。
【００６１】
また、前記したように発光層の区分を図１と異なるものにしても良い。図１１にその例を示す。これらにおいて、画素内の電流供給線は、発光層に合わせて配置するのが好ましい。発光層を行ごとに区分する場合には、行と平行に電流供給線を配置し、発光層を列ごとに区分する場合には、列と平行に電流供給線を配置する。なお、詳細については、以下の実施例において説明する。
【００６２】
【実施例】
〔実施例１〕
ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製し、さらにＥＬ素子までを形成する方法について詳細に図３〜図６を用いて説明する。
【００６３】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板３００を用いる。なお、基板３００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００６４】
次いで、基板３００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜３０１を形成する。本実施例では下地膜３０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜３０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される酸化窒化珪素膜３０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜３０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜３０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、及びＮ₂Ｏを反応ガスとして成膜される酸化窒化珪素膜３０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜３０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成する。
【００６５】
次いで、下地膜３０１上に半導体層３０２〜３０６を形成する。半導体層３０２〜３０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層３０２〜３０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素（シリコン）またはシリコンゲルマニウム（Ｓｉ_XＧｅ_1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜をフォトリソグラフィ−法によるパターニング処理によって、半導体層３０２〜３０６を形成する。
【００６６】
また、半導体層３０２〜３０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００６７】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm²)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００Ｈｚとし、レーザーエネルギー密度を３００〜６００mJ/cm²(代表的には３５０〜５００mJ/cm²)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行えばよい。
【００６８】
次いで、半導体層３０２〜３０６を覆うゲート絶縁膜３０７を形成する。ゲート絶縁膜３０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００６９】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７０】
次いで、図３（Ａ）に示すように、ゲート絶縁膜３０７上に膜厚２０〜１００ｎｍの第１の導電膜３０８と、膜厚１００〜４００ｎｍの第２の導電膜３０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜３０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜３０９を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００７１】
なお、本実施例では、第１の導電膜３０８をＴａＮ、第２の導電膜３０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、Ａｇ、Ｐｄ、Ｃｕからなる合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００７２】
次に、図３（Ｂ）に示すようにフォトリソグラフィ−法を用いてレジストからなるマスク３１０〜３１４を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極（直径２５ｃｍ）に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも電極サイズ１２．５ｃｍ×１２．５ｃｍの電極を用いて１５０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【００７３】
この後、図３（Ｂ）に示すようにレジストからなるマスク３１０〜３１４を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００７４】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層３１５〜３１９（第１の導電層３１５ａ〜３１９ａと第２の導電層３１５ｂ〜３１９ｂ）を形成する。３２０はゲート絶縁膜であり、第１の形状の導電層３１５〜３１９で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００７５】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図３（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁵atoms/cm²とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０¹⁵atoms/cm²とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層３１５〜３１９がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域３２１〜３２５が形成される。高濃度不純物領域３２１〜３２５には１×１０²⁰〜１×１０²¹atoms/cm³の濃度範囲でｎ型を付与する不純物元素を添加する。
【００７６】
次いで、図３（Ｃ）に示すようにレジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は１２４．６２ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は２０．６７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。この第２のエッチングによりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層３３０ｂ〜３３４ｂを形成する。一方、第１の導電層３１５ａ〜３１９ａは、ほとんどエッチングされず、第１の導電層３３０ａ〜３３４ａを形成する。
【００７７】
次いで、第２のドーピング処理を行う。ドーピングは第２の導電層３３０ｂ〜３３４ｂを不純物元素に対するマスクとして用い、第１の導電層におけるテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーズ量１．５×１０¹⁴、電流密度０．５μＡ、加速電圧９０ｋｅＶにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域３４０〜３４４を自己整合的に形成する。この低濃度不純物領域３４０〜３４４へ添加されたリン（Ｐ）の濃度は、１×１０¹⁷〜５×１０¹⁸atoms/cm³であり、且つ、第１の導電層におけるテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層におけるテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、高濃度不純物領域３２１〜３２５にも不純物元素が添加され、高濃度不純物領域３４５〜３４９を形成する（図４（Ａ））。
【００７８】
次いで、図４（Ｂ）に示すようにフォトリソグラフィー法を用いて、第３のエッチング処理を行う。この第３のエッチング処理では第１の導電層のテーパー部を部分的にエッチングして、第２の導電層と重なる形状にするために行われる。ただし、第３のエッチングを行わない領域には、図４（Ｂ）に示すようにレジスト（３５０、３５１）からなるマスクを形成する。
【００７９】
第３のエッチング処理におけるエッチング条件は、エッチングガスとしてＣｌ₂とＳＦ₆とを用い、それぞれのガス流量比を１０／５０（ｓｃｃｍ）として第１及び第２のエッチングと同様にＩＣＰエッチング法を用いて行う。なお、第３のエッチング処理でのＴａＮに対するエッチング速度は、１１１．２nm/minであり、ゲート絶縁膜に対するエッチング速度は、１２．８nm/minである。
【００８０】
本実施例では、１．３Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。以上により、第１の導電層３４０ａ〜３４２ａが形成される。
【００８１】
上記第３のエッチングによって、第１の導電層３５２ａ〜３５４ａが形成され、これと重ならない不純物領域（ＬＤＤ領域）３５５〜３５７が形成される。なお、不純物領域（ＧＯＬＤ領域）３４０および３４２は、第１の導電層３３０ａおよび３３２ａと重なったままである。
【００８２】
また、第１の導電層３３０ａと第２の導電層３３０ｂとで形成された電極は、最終的に駆動回路のｎチャネル型ＴＦＴのゲート電極となり、また、第１の導電層３５２ａと第２の導電層３５２ｂとで形成された電極は、最終的に駆動回路のｐチャネル型ＴＦＴのゲート電極となる。
【００８３】
同様に、第１の導電層３５３ａと第２の導電層３５３ｂとで形成された電極は、最終的に画素部のｎチャネル型ＴＦＴのゲート電極となり、第１の導電層３５４ａと第２の導電層３５４ｂとで形成された電極は、最終的に画素部のｐチャネル型ＴＦＴのゲート電極となる。さらに第１の導電層３３２ａと第２の導電層３３２ｂとで形成された電極は、最終的に画素部のコンデンサ（保持容量）の一方の電極となる。
【００８４】
このようにして、本実施例は、第１の導電層３５２ａ〜３５４ａと重ならない不純物領域（ＬＤＤ領域）３５５〜３５７と、第１の導電層３３０ａおよび３３２ａと重なる不純物領域（ＧＯＬＤ領域）３４０および３４２を同時に形成することができ、ＴＦＴ特性に応じた作り分けが可能となる。
【００８５】
次にゲート絶縁膜３２０をエッチング処理する。ここでのエッチング処理は、エッチングガスにＣＨＦ₃を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。本実施例では、チャンバー圧力６．７Ｐａ、ＲＦ電力８００Ｗ、ＣＨＦ₃ガス流量３５ｓｃｃｍでエッチング処理を行う。これにより、高濃度不純物領域３４５〜３４９の一部は露呈し、絶縁膜３６０〜３６４が分離形成される。
【００８６】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク３６５、３６６を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加された不純物領域３７０〜３７５を形成する（図４（Ｃ））。第２の導電層３５２ｂ、３３２ｂおよび３５４ｂを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。
【００８７】
本実施例では、不純物領域３７０〜３７５はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。第１のドーピング処理及び第２のドーピング処理によって、不純物領域３７０〜３７５にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度が２×１０²⁰〜２×１０²¹atoms/cm³となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００８８】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
なお、本実施例では、ゲート絶縁膜をエッチングした後で不純物（ボロン）のドーピングを行う方法を示したが、ゲート絶縁膜をエッチングしないで不純物のドーピングを行っても良い。
【００８９】
次いで、レジストからなるマスク３６５、３６６を除去して図５（Ａ）に示すように第１の層間絶縁膜３７６を形成する。この第１の層間絶縁膜３７６としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜３７６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００９０】
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００９１】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域（３４５、３４８、３７０、３７２、３７４）にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００９２】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００９３】
その他、活性化処理を行った後でドーピング処理を行い、第１の層間絶縁膜を形成させても良い。
【００９４】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９５】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００９６】
次いで、図５（Ｂ）に示すように第１の層間絶縁膜３７６上に有機絶縁物材料から成る第２の層間絶縁膜３８０を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域３４５、３４８、３７０、３７２、３７４に達するコンタクトホールを形成するためのパターニングを行う。
【００９７】
第２の層間絶縁膜３８０としては、珪素を含む絶縁材料や有機樹脂からなる膜を用いる。珪素を含む絶縁材料としては、酸化珪素、窒化珪素、酸化窒化珪素を用いることができ、また有機樹脂としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）などを用いることができる。
【００９８】
本実施例では、プラズマＣＶＤ法により形成された酸化窒化珪素膜を形成した。なお、酸化窒化珪素膜の膜厚として好ましくは１〜５μｍ（さらに好ましくは２〜４μｍ）とすればよい。酸化窒化珪素膜は、膜自身に含まれる水分が少ないためにＥＬ素子の劣化を抑える上で有効である。
また、コンタクトホールの形成には、ドライエッチングまたはウエットエッチングを用いることができるが、エッチング時における静電破壊の問題を考えると、ウエットエッチング法を用いるのが望ましい。
【００９９】
さらに、ここでのコンタクトホールの形成において、第１層間絶縁膜及び第２層間絶縁膜を同時にエッチングするため、コンタクトホールの形状を考えると第２層間絶縁膜を形成する材料は、第１層間絶縁膜を形成する材料よりもエッチング速度の速いものを用いるのが好ましい。
【０１００】
そして、各不純物領域３４５、３４８、３７０、３７２、３７４とそれぞれ電気的に接続する配線３８１〜３８８を形成する。そして、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成するが、他の導電膜を用いても良い。
【０１０１】
次いで、その上に透明導電膜を８０〜１２０nmの厚さで形成し、パターニングすることによって画素電極３８９を形成する。（図５（Ｂ））
なお、本実施例では、画素電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【０１０２】
また、画素電極３８９は、ドレイン配線３８７と接して重ねて形成することによって電流制御用ＴＦＴのドレイン領域と電気的な接続が形成される。
【０１０３】
次に、図６に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極３８９に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜３９０を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１０４】
なお、本実施例においては、第３の層間絶縁膜３９０として酸化珪素でなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）といった有機樹脂膜を用いることもできる。
【０１０５】
次に、図６で示すようにＥＬ層３９１を蒸着法により形成する。ここでは、本発明において複数形成されるＥＬ層のうちの一種類が形成された様子を示す。
【０１０６】
まず、画素電極３８９上にＰＥＰＯＴをスピンコート法により形成する。そして、次にＭＴＤＡＴＡを蒸着させて正孔注入層（図示せず）を形成させる。さらに、Ｓ−ＴＡＤ（スピロ型ＴＡＤ）を蒸着させることにより正孔輸送層（図示せず）を形成する。
【０１０７】
そして、ここではスピロ型のＤＴＶＢｉからなる発光層を蒸着法により形成させる。これは、単層で青色発光を示す発光材料である。なお、この時の膜厚は、１〜４０ｎｍの厚さで形成し、さらにＤＴＶＢｉ上には、Ａｌｑ₃にＤＣＭをドープした発光層を共蒸着法により形成する。これは、単層で赤色発光を示す発光材料である。また、膜厚は、１〜４０ｎｍの厚さで形成する。発光層を以上の二層の積層構造とすることで、白色発光層を形成させることができる。
【０１０８】
さらに、本実施の形態で示したように他の発光層を形成させた後で、電子輸送層（図示せず）としてＡｌｑ₃を蒸着させる。なお、この時の膜厚は、１〜５０ｎｍとすればよい。以上によりＥＬ層が形成される。
更に蒸着法により陰極（ＭｇＡｇ電極）３９２および保護電極３９３を形成する。このときＥＬ層３９１及び陰極３９２を形成するに先立って画素電極３８９に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いるが、ＡｌＬｉ合金や周期表の１族もしくは２族に属する元素とアルミニウムとからなる材料などを用いても良いし、他の公知の材料を用いても良い。
【０１０９】
また、保護電極３９３は陰極３９２の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、ＥＬ層３９１、陰極３９２は非常に水分に弱いので、保護電極３９３までを大気解放しないで連続的に形成し、外気からＥＬ層を保護することが望ましい。
【０１１０】
なお、ＥＬ層３９１を形成する材料としては、公知の材料を用いることができる。本実施例では正孔注入層、正孔輸送層（Hole transporting layer）、発光層（Emitting layer）および電子輸送層でなる４層構造をＥＬ層とするが、さらに電子注入層を設けたり、または、発光層以外のいずれかが欠ける場合もある。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０１１１】
また、保護電極３９３でもＥＬ層３９１を水分や酸素から保護することは可能であるが、さらに好ましくはパッシベーション膜３９４を設けると良い。本実施例ではパッシベーション膜３９４として３００ｎｍ厚の窒化珪素膜を設ける。このパッシベーション膜も保護電極３９３の後に大気解放しないで連続的に形成しても構わない。
【０１１２】
なお、ＥＬ層３９１の膜厚は１０〜４００[nm]（典型的には６０〜１５０[nm]）、陰極３９２の厚さは８０〜２００[nm]（典型的には１００〜１５０[nm]）とすれば良い。
【０１１３】
こうして図６に示すような構造が完成する。本明細書中では、図６に示すような構造まで作製されたものをＥＬモジュールとよぶ。なお、本実施例におけるＥＬモジュールの作製工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１１４】
また、ｎチャネル型ＴＦＴ５０１及びｐチャネル型ＴＦＴ５０２を有する駆動回路５０６と、スイッチング用ＴＦＴ５０３、電流制御用ＴＦＴ５０４及びコンデンサ５０５とを有する画素部５０７を同一基板上に形成することができる。
【０１１５】
なお、本実施例においては、ＥＬ素子の素子構成から下面出射となるためスイッチング用ＴＦＴ５０３にｎチャネル型ＴＦＴ、電流制御用ＴＦＴ５０４にｐチャネル型ＴＦＴを用いるという構成を示したが、本実施例は、好ましい一形態にすぎず、これに限られる必要はない。
【０１１６】
駆動回路５０６のｎチャネル型ＴＦＴ５０１はチャネル形成領域４００、ゲート電極の一部を構成する第１の導電層３３０ａと重なる低濃度不純物領域３４０（ＧＯＬＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域３４５を有している。ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４０１、ソース領域またはドレイン領域として機能する不純物領域３７０および３７１を有している。
【０１１７】
画素部５０７のスイッチング用ＴＦＴ５０３にはチャネル形成領域４０２、ゲート電極を形成する第１の導電層３５３ａと重ならず、ゲート電極の外側に形成される低濃度不純物領域３５６（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域３４８を有している。
【０１１８】
画素部５０７の電流制御用ＴＦＴ５０４にはチャネル形成領域４０３、ソース領域またはドレイン領域として機能する高濃度不純物領域３７４および３７５を有している。また、コンデンサ５０５は、第一の導電層３３２ａと第二の導電層３３２ｂを一方の電極として機能するように形成されている。
【０１１９】
なお、本実施例においては、画素電極（陽極）上にＥＬ層を形成させた後、陰極を形成させる構造を示したが、画素電極（陰極）上にＥＬ層及び陽極を形成させる構造としても良い。ただし、この場合には、これまで説明した下面出射と異なり、上面出射の形態をとる。また、この時、スイッチング用ＴＦＴおよび電流制御用ＴＦＴは、本実施例で説明した低濃度不純物領域（ＬＤＤ領域）を有するｎチャネル型ＴＦＴで形成するのが望ましい。
【０１２０】
なお、本実施例において、ＴＦＴの駆動電圧は、１．２〜１０Ｖであり、好ましくは、２．５〜５．５Ｖである。
【０１２１】
また、画素部の表示が動作しているとき（動画表示の場合）には、ＥＬ素子が発光している画素により背景の表示を行い、ＥＬ素子が未発光となる画素により文字表示を行えばよいが、画素部の動画表示がある一定期間以上静止している場合（本明細書中では、スタンバイ時と呼ぶ）には、電力を節約するために、表示方法が切り替わる（反転する）ようにしておくと良い。具体的には、ＥＬ素子が発光している画素により文字を表示し（文字表示ともいう）、ＥＬ素子が未発光となる画素により背景を表示（背景表示ともいう）するようにする。
【０１２２】
〔実施例２〕
次に、図６に示すＥＬモジュールを発光装置として完成させる方法について図７を用いて説明する。
【０１２３】
図７（Ａ）は、ＥＬモジュールを封止した状態を示す上面図、図７（Ｂ）は図７（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された７０１はソース側駆動回路、７０２は画素部、７０３はゲート側駆動回路である。また、７０４はカバー材、７０５は第１シール材、７０６は第２シール材であり、第１シール材７０５で囲まれた内側は、空間になっている。
【０１２４】
なお、７０８はソース側駆動回路７０１及びゲート側駆動回路７０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）７０９からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１２５】
次に、断面構造について図７（Ｂ）を用いて説明する。基板７１０の上方には画素部７０２、ゲート側駆動回路７０３が形成されており、画素部７０２は電流制御用ＴＦＴ７１１とそのドレインに電気的に接続された画素電極７１２を含む複数の画素により形成される。また、ゲート側駆動回路７０３はｎチャネル型ＴＦＴ７１３とｐチャネル型ＴＦＴ７１４とを組み合わせたＣＭＯＳ回路（図５参照）を用いて形成される。
【０１２６】
画素電極７１２はＥＬ素子の陽極として機能する。また、画素電極７１２の両端にはバンク７１５が形成され、画素電極７１２上にはＥＬ層７１６およびＥＬ素子の陰極７１７が形成される。
【０１２７】
陰極７１７は全画素に共通の配線としても機能し、接続配線７０８を経由してＦＰＣ７０９に電気的に接続されている。さらに、画素部７０２及びゲート側駆動回路７０３に含まれる素子は全て陰極７１７およびパッシベーション膜７１８で覆われている。
【０１２８】
また、第１シール材７０５によりカバー材７０４が貼り合わされている。なお、カバー材７０４とＥＬ素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。そして、第１シール材７０５の内側の空間７０７には窒素等の不活性気体が充填されている。なお、第１シール材７０５としてはエポキシ系樹脂を用いるのが好ましい。また、第１シール材７０５はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、空間７０７の内部に吸湿効果をもつ物質や酸化を防止する効果をもつ物質を含有させても良い。
【０１２９】
また、本実施例ではカバー材７０４を構成するプラスチック基板の材料としてＦＲＰ（Fiberglass-Reinforced Plastics）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリルを用いることができる。
【０１３０】
また、第１シール剤７０５を用いてカバー材７０４を接着した後、さらに側面（露呈面）を覆うように第２シール材７０６を設ける。なお、第２シール材７０６は第１シール材７０５と同じ材料を用いることができる。
【０１３１】
以上のような構造でＥＬ素子を空間７０７に封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。
【０１３２】
なお、本実施例の構成は、実施例１のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１３３】
〔実施例３〕
ここで画素部のさらに詳細な上面構造を図８（Ａ）に、回路図を図８（Ｂ）に示す。図８において、基板上に設けられたスイッチング用ＴＦＴ８０４は図６のスイッチング用（ｎチャネル型）ＴＦＴ５０３を用いて形成される。従って、構造の説明はスイッチング用（ｎチャネル型）ＴＦＴ５０３の説明を参照すれば良い。また、８０３で示される配線は、スイッチング用ＴＦＴ８０４のゲート電極８０４a、８０４bを電気的に接続するゲート配線である。
【０１３４】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１３５】
また、スイッチング用ＴＦＴ８０４のソースはソース配線８１５に接続され、ドレインはドレイン配線８０５に接続される。また、ドレイン配線８０５は電流制御用ＴＦＴ８０６のゲート電極８０７に電気的に接続される。なお、電流制御用ＴＦＴ８０６は図６の電流制御用（ｐチャネル型）ＴＦＴ５０４を用いて形成される。従って、構造の説明は電流制御用（ｐチャネル型）ＴＦＴ５０４の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１３６】
また、電流制御用ＴＦＴ８０６のソースは電流供給線８１６に電気的に接続され、ドレインはドレイン配線８１７に電気的に接続される。また、ドレイン配線８１７は点線で示される画素電極（陽極）８１８に電気的に接続される。
【０１３７】
このとき、８１９で示される領域には保持容量（コンデンサ）が形成される。コンデンサ８１９は、電流供給線８１６と電気的に接続された半導体膜８２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極８０７との間で形成される。また、ゲート電極８０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線８１６で形成される容量も保持容量として用いることが可能である。
【０１３８】
なお、本実施例の構成は、実施例１及び実施例２のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１３９】
〔実施例４〕
本実施例では、実施例１とは異なる構成で本発明を実施した発光装置の画素部における画素構造の例を図９（Ａ）に示し、画素部の断面構造を図９（Ｂ）に示す。
【０１４０】
まず図９（Ａ）において、９０１はスイッチング用ＴＦＴ９０２のソースに接続されたソース信号線、また、９０３はスイッチング用ＴＦＴ９０２のゲートに接続された書込用ゲート信号線である。さらに９０４は電流制御用ＴＦＴであり、９０５はコンデンサ（省略することも可能）である。また、９０６は電流供給線、９０７は消去用ＴＦＴであり、消去用ゲート信号線９０８に接続される。なお、９０９はＥＬ素子であり、９１０は、対向電源である。消去用ＴＦＴ９０７の動作については特願平１１−３３８７８６号を参照すると良い。
【０１４１】
消去用ＴＦＴ９０７のドレインは電流制御用ＴＦＴ９０４のゲート電極に接続され、電流制御用ＴＦＴ９０４のゲート電圧を強制的に変化させることができるようになっている。なお、消去用ＴＦＴ９０７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとしても良いが、オフ電流を小さくできるようにスイッチング用ＴＦＴ９０２と同一構造とすることが好ましい。
【０１４２】
次に断面構造について説明する。
図９（Ｂ）において、基板９００上に設けられたスイッチング用ＴＦＴ９０２は公知の方法を用いて形成されたｎチャネル型ＴＦＴを用いる。
本実施例ではダブルゲート構造としている。ダブルゲート構造とすることで実質的に２つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。また、公知の方法を用いて形成されたｐチャネル型ＴＦＴを用いても構わない。
【０１４３】
次に、消去用ＴＦＴ９０７は公知の方法を用いて形成されたｎチャネル型ＴＦＴを用いる。なお、公知の方法を用いて形成されたｐチャネル型ＴＦＴを用いても構わない。なお、消去用ＴＦＴ９０７のドレイン配線９２６は別の配線によって、スイッチング用ＴＦＴ９０２のドレイン配線９１６と、電流制御用ＴＦＴのゲート電極９３５（９３５ａ、９３５ｂ）とに電気的に接続されている。
【０１４４】
また、本実施例において、スイッチング用ＴＦＴ９０２および消去用ＴＦＴ９０７の構造はいずれもゲート電極がゲート絶縁膜を介してＬＤＤ領域に重ならないように形成される。
【０１４５】
また、電流制御用ＴＦＴ９０４は公知の方法を用いて形成されたｐチャネル型ＴＦＴを用いる。電流制御用ＴＦＴのゲート電極９３５（９３５ａ、９３５ｂ）は別の配線によって、スイッチング用ＴＦＴ９０２のドレイン配線９１６と、消去用ＴＦＴ９０７のドレイン配線９２６とに電気的に接続されている。
【０１４６】
なお、電流制御用ＴＦＴ９０４の構造はいずれもゲート電極がゲート絶縁膜を介してソース領域およびドレイン領域に重ならないように形成される。
【０１４７】
また、本実施例では電流制御用ＴＦＴ９０４をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１４８】
また、ドレイン配線９３６は電流供給線９０６に接続され、常に一定の電圧が加えられている。
【０１４９】
スイッチング用ＴＦＴ９０２、電流制御用ＴＦＴ９０４及び消去用ＴＦＴ９０７の上には第１パッシベーション膜９４１が設けられ、その上に樹脂絶縁膜でなる層間絶縁膜９４２が形成される。層間絶縁膜９４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１５０】
また、画素電極（陽極）９４３として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
なお、電流制御用ＴＦＴ９０４のドレイン領域に電気的に接続される。
【０１５１】
また、絶縁膜（好ましくは樹脂）で形成されたバンク９４４a、９４４bにより形成された溝（画素に相当する）の中およびバンク上にＥＬ層９４５が形成される。なお、ここでは一画素しか図示していないが、本実施の形態で示したように正孔注入層、正孔輸送層、複数の発光層、電子輸送層及び電子注入層を形成することにより画素部に複数の発光層からなるＥＬ層９４５を形成する。
【０１５２】
本実施例ではＥＬ層９４５の上に陰極９４６が形成される。なお、陰極９４６は、ＭｇＡｇにより形成される。
【０１５３】
陰極９４６まで形成された時点でＥＬ素子９０９が完成する。なお、ここでいうＥＬ素子９０９は、画素電極（陽極）９４３、ＥＬ層９４５、及び陰極９４７で形成されたコンデンサを指す。
【０１５４】
また本実施例では、陰極９４６の上にさらにアルミニウムでなる保護電極９４７を形成し、さらにその上にパッシベーション膜９４８を設けている。パッシベーション膜９４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これにより発光装置の信頼性が高められる。
【０１５５】
以上のように本発明は図９のような構造を有する発光装置にも用いることができる。なお、本実施例において、画素部の構造に関してのみ説明したが、駆動回路に関しては、実施例１に示したものと同じ構成とする。
【０１５６】
なお、本実施例の構成は、実施例１〜実施例３のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１５７】
〔実施例５〕
次に、実施例４とは異なる構成で本発明を実施した発光装置の画素部における画素構造の例を図１０（Ａ）に示し、画素部の断面構造を図１０（Ｂ）に示す。
なお、駆動方法等の詳細については、特願２０００−１２７３８４号を参照すればよい。
【０１５８】
まず図１０（Ａ）において、１００１はスイッチング用ＴＦＴ１００２のソースに接続されたソース信号線、また、１００３はスイッチング用ＴＦＴ１００２のゲート電極に接続された書込用ゲート信号線である。さらに１００４（１００４ａ、１００４ｂ）は電流制御用ＴＦＴであり、１００５はコンデンサ（省略することも可能）である。また、１００６は電流供給線、１００７は消去用ＴＦＴであり、消去用ゲート信号線１００８に接続される。なお、１００９はＥＬ素子であり、１０１０は、対向電源である。
【０１５９】
消去用ＴＦＴ１００７のドレインは電流制御用ＴＦＴ１００４のゲート電極に接続され、電流制御用ＴＦＴ１００４のゲート電圧を強制的に変化させることができるようになっている。なお、消去用ＴＦＴ１００７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとしても良いが、オフ電流を小さくできるようにスイッチング用ＴＦＴ１００２と同一構造とすることが好ましい。
【０１６０】
また本実施例では電流制御用ＴＦＴ１００４として、第１の電流制御用ＴＦＴ１００４ａと第２の電流制御用ＴＦＴ１００４ｂとが並列に設けられている。これによって、電流制御用ＴＦＴの活性層を流れる電流によって発生した熱の放射を効率的に行うことができ、電流制御用ＴＦＴの劣化を抑えることができる。また、電流制御用ＴＦＴのしきい値や移動度などの特性のばらつきによって生じるドレイン電流のばらつきを抑えることができる。
【０１６１】
なお本実施例では電流制御用ＴＦＴとして、第１の電流制御用ＴＦＴ１００４ａと第２の電流制御用ＴＦＴ１００４ｂの２つのＴＦＴを用いたが、本実施例はこれに限定されない。各画素において、電流制御用ＴＦＴとして用いるＴＦＴの数は、２以上であれば良い。
【０１６２】
また、本実施例における発光装置の断面図を図１０（Ｂ）に示すが実施例３で示したものとほとんど同じ構造であるので説明を省略するが、図１０（Ａ）の説明の際にふれたように電流制御用ＴＦＴが二つあり、なおかつ並列に形成されているのが特徴であり、これについて説明する。
【０１６３】
図１０（Ｂ）において、電流制御用ＴＦＴ１００４は、第１の電流制御用ＴＦＴ１００４ａ及び第２の電流制御用ＴＦＴ１００４ｂを有する。
なお、第１の電流制御用ＴＦＴ１００４ａのドレイン１０３２ａは、ドレイン配線１０３６ａを介してＥＬ素子１００９の画素電極１０４３と電気的に接続されている。また、第２の電流制御用ＴＦＴ１００４ｂのドレイン１０３２ｂも同様にドレイン配線１０３６ｂを介してＥＬ素子１００９の画素電極１０４３と電気的に接続されている。なお、第１の電流制御用ＴＦＴ１００４ａおよび第２の電流制御用ＴＦＴ１００４ｂの構造はいずれもゲート電極がゲート絶縁膜を介してソース領域およびドレイン領域に重ならないように形成される。
【０１６４】
また、第１の電流制御用ＴＦＴ１００４ａのゲート電極１０３４（１０３４ａ、１０３４ｂ）および第２の電流制御用ＴＦＴ１００４ｂのゲート電極１０３５（１０３５ａ、１０３５ｂ）は、スイッチング用ＴＦＴ１００２のドレイン１０１２とドレイン配線１０１６を介して電気的に接続されている。なお、消去用ＴＦＴ１００７のドレイン１０２２とドレイン配線１０２６を介して電気的に接続されている。
【０１６５】
なお、本実施例において、スイッチング用ＴＦＴ１００２および消去用ＴＦＴ１００７の構造はいずれもゲート電極がゲート絶縁膜を介してＬＤＤ領域に重ならないように形成される。
【０１６６】
なお、本実施例において、画素部の構造に関してのみ説明したが、駆動回路に関しては、実施例１に示したものと同じ構成とする。
また、本実施例の構成は、実施例１〜実施例４のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１６７】
〔実施例６〕
本実施例では、発明の実施の形態において説明した発光層と異なり、複数の画素列ごとに発光層が形成される場合について、図１１を用いて説明する。
【０１６８】
図１１（Ａ）において、基板１１０１上にソース側駆動回路１１０２、ゲート側駆動回路１１０３及び画素部１１０４が形成されている。なお、画素部１１０４には、発光層が複数の画素列ごとに形成されており、画素部１１０４の拡大図を図１１（Ｂ）に示す。
【０１６９】
図１１（Ｂ）において、画素１１０５が、縦及び横に複数並んで形成されている。なお、画素１１０５は、画素部に設けられているゲート線（Ｇ１）、ソース線（Ｓ１）および電流供給線（Ｖ１）により形成される。
【０１７０】
なお、本実施例では、ゲート線（Ｇ１〜Ｇｙ）、ソース線（Ｓ１）および電流供給線（Ｖ１）を有する画素列をｍ１とよび、ゲート線（Ｇ１〜Ｇｙ）、ソース線（Ｓ２）および電流供給線（Ｖ２）を有する画素列をｍ２、また、ゲート線（Ｇ１〜Ｇｙ）、ソース線（Ｓｘ）および電流供給線（Ｖｘ）からなる画素列をｍｘとよぶことにする。
【０１７１】
本実施例では、ｍ１及びｍ２からなる画素列に発光層ａ（１１０６ａ）を形成し、画素列ｍ３を予備領域ａ（１１０７ａ）とした後、ｍ４〜ｍｘ−２までの画素列に発光層ｂ（１１０６ｂ）を形成し、画素列ｍｘ−１を予備領域ｂ（１１０７ｂ）とした後、画素列ｍｘに発光層ｃ（１１０６ｃ）を形成させる。なお、発光層の形成は、発明の実施の形態において示した方法と同じ方法を用いればよいので省略する。
【０１７２】
また、本実施例において示した画素部の構造は、図１（Ｂ）で示した画素部とは、発光層の形状が異なるだけでなく、回路構成も異なる。これは、発光層ごとに異なる電流供給線と接続する必要があるためであり、本実施例の画素部において、電流供給線（Ｖ１〜Ｖｘ）は、ソース線（Ｓ１〜Ｓｘ）と平行に、かつ交互に形成されている。
【０１７３】
なお、本実施例に示したのとは異なる形状の発光層を形成させる場合には、発光層ごとに異なる電流供給線が接続されるような回路構成とする必要がある。
【０１７４】
本実施例の構成は、実施例１〜実施例５のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１７５】
〔実施例７〕
本発明の発光装置を駆動するにあたって、画像信号としてアナログ信号を用いたアナログ駆動を行うこともできるし、デジタル信号を用いたデジタル駆動を行うこともできる。
【０１７６】
アナログ駆動を行う場合、スイッチング用ＴＦＴのソース配線にはアナログ信号が送られ、その階調情報を含んだアナログ信号が電流制御用ＴＦＴのゲート電圧となる。そして、電流制御用ＴＦＴでＥＬ素子に流れる電流を制御し、ＥＬ素子の発光強度を制御して階調表示を行う。なお、アナログ駆動を行う場合は電流制御用ＴＦＴを飽和領域で動作させると良い。
【０１７７】
一方、デジタル駆動を行う場合、アナログ的な階調表示とは異なり、時分割駆動と呼ばれる階調表示を行う。即ち、発光時間の長さを調節することで、視覚的に色階調が変化しているように見せる。なお、デジタル駆動を行う場合は電流制御用ＴＦＴを線形領域で動作させると良い。
【０１７８】
ＥＬ素子は液晶素子に比べて非常に応答速度が速いため、高速で駆動することが可能である。そのため、１フレームを複数のサブフレームに分割して階調表示を行う時分割駆動に適した素子であると言える。
【０１７９】
このように、本発明は素子構造に関する技術であるので、駆動方法は如何なるものであっても構わない。
【０１８０】
なお、本実施例の構成は、実施例１〜実施例６のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１８１】
〔実施例８〕
実施例１ではトップゲート型ＴＦＴの場合について説明したが、本発明はＴＦＴ構造に限定されるものではないので、図１２に示すようにボトムゲート型ＴＦＴ（代表的には逆スタガ型ＴＦＴ）を用いて実施しても構わない。また、逆スタガ型ＴＦＴは如何なる手段で形成されたものでも良い。
【０１８２】
なお、図１２（Ａ）は、ボトムゲート型ＴＦＴを用いた発光装置の作製において、形成されたＥＬモジュールの上面図である。ソース側駆動回路１２０１、ゲート側駆動回路１２０２及び画素部１２０３が形成されている。また、図１２（Ａ）において、ｘ−ｘ’で発光装置を切ったときの画素部１２０３の領域ａ１２０４の断面図を図１２（Ｂ）に示す。
【０１８３】
図１２（Ｂ）では、画素ＴＦＴのうち電流制御用ＴＦＴについてのみ説明する。１２１１は基板であり、１２１２は下地となる絶縁膜（以下、下地膜という）である。基板１２１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。
【０１８４】
また、下地膜１２１２は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。下地膜１２１２としては、珪素（シリコン）を含む絶縁膜を用いれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意の整数、で示される）など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜を指す。
【０１８５】
１２１３は電流制御用ＴＦＴであり、ｐチャネル型ＴＦＴで形成されている。本実施例に示すように、ＥＬの発光方向が基板の上面（ＴＦＴ及びＥＬ層が設けられている面）の場合、スイッチング用ＴＦＴがｎチャネル型ＴＦＴで形成され、電流制御用ＴＦＴもｎチャネル型ＴＦＴで形成される構成であることが好ましい。しかし本発明はこの構成に限定されない。スイッチング用ＴＦＴと電流制御用ＴＦＴは、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも、どちらでも構わない。
【０１８６】
電流制御用ＴＦＴ１２１３は、ソース領域１２１４、ドレイン領域１２１５及びチャネル形成領域１２１６を含む活性層と、ゲート絶縁膜１２１７と、ゲート電極１２１８と、第１層間絶縁膜１２１９と、ソース配線１２２０並びにドレイン配線１２２１を有して形成される。本実施例において電流制御用ＴＦＴ１２１３はｎチャネル型ＴＦＴである。
【０１８７】
また、スイッチング用ＴＦＴのドレイン領域は電流制御用ＴＦＴ１２１３のゲート電極１２１８に接続されている。図示してはいないが、具体的には電流制御用ＴＦＴ１２１３のゲート電極１２１８はスイッチング用ＴＦＴのドレイン領域（図示せず）とドレイン配線（図示せず）を介して電気的に接続されている。なお、ゲート電極１２１８はシングルゲート構造となっているが、マルチゲート構造であっても良い。また、電流制御用ＴＦＴ１２１３のソース配線１２２０は電流供給線（図示せず）に接続される。
【０１８８】
電流制御用ＴＦＴ１２１３はＥＬ素子１２３０に注入される電流量を制御するための素子であり、比較的多くの電流が流れる。そのため、チャネル幅（Ｗ）はスイッチング用ＴＦＴのチャネル幅よりも大きく設計することが好ましい。また、電流制御用ＴＦＴ１２１３に過剰な電流が流れないように、チャネル長（Ｌ）は長めに設計することが好ましい。望ましくは一画素あたり０．５〜２μＡ（好ましくは１〜１．５μＡ）となるようにする。
【０１８９】
またさらに、電流制御用ＴＦＴ１２１３の活性層（特にチャネル形成領域）の膜厚を厚くする（好ましくは５０〜１００ｎｍ、さらに好ましくは６０〜８０ｎｍ）ことによって、ＴＦＴの劣化を抑えてもよい。
【０１９０】
そして、電流制御用ＴＦＴ１２１３の形成後、第１層間絶縁膜１２１９及び第２層間絶縁膜（図示せず）が形成され、電流制御用ＴＦＴ１２１３と電気的に接続された画素電極１２２３が形成される。本実施例では、導電膜からなる画素電極１２２３がＥＬ素子１２３０の陰極として機能する。
【０１９１】
具体的には、アルミニウムとリチウムの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いればよい。
【０１９２】
そして、画素電極１２１３が形成された後に、第３層間絶縁膜１２２４が形成される。なお、この第３層間絶縁膜１２２４は、いわゆるバンクの役割を果たす。
【０１９３】
つぎにＥＬ層１２２５が形成される。なお、図１２（Ｂ）には、同じＥＬ層が形成される画素列が並ぶ断面図を示している。
【０１９４】
本実施例におけるＥＬ層は、電子注入層としてＡｌｑ３、電子輸送層としてＢＣＰを用い、発光層としてＣＢＰにＩｒ（ｐｐｙ）３をドープさせたものを用いた。さらに正孔輸送層としてα−ＮＰＤを用いて形成させた。
【０１９５】
次にＥＬ層の上には、透明導電膜からなる陽極１２２６が形成される。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは、酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。
【０１９６】
さらに陽極上に絶縁材料からなるパッシベーション膜を形成することにより、逆スタガ型のＴＦＴ構造を有するＥＬモジュールを形成することができる。なお、本実施例により作製した発光装置は、図１２（Ｂ）の矢印の方向（上面）に光を出射させることができる。
【０１９７】
逆スタガ型ＴＦＴは工程数がトップゲート型ＴＦＴよりも少なくし易い構造であるため、本発明の課題である製造コストの低減には非常に有利である。
【０１９８】
なお、本実施例の構成は、実施例１〜実施例７のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１９９】
〔実施例９〕
本発明の発光装置は、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電気器具の表示部として用いることが出来る。
【０２００】
その様な本発明の電気器具としては、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電気器具の具体例を図１３および図１４に示す。
【０２０１】
図１３（Ａ）は表示装置であり、筐体１３０１、支持台１３０２、表示部１３０３等を含む。なお、表示部１３０３は、収納されており、使用時にこれを矢印方向に開くことにより現れる。また、操作ボタン１３０４も未使用時には表示部１３０３に覆われているが、表示部１３０３を開くと同時に現れる。
【０２０２】
本発明の発光装置は表示部１３０３にて用いることが出来る。なお、本発明の発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることが出来る。
【０２０３】
図１３（Ｂ）は、駅やバス停等で使用する電車やバスの行き先表示版であり、本体１３１０、表示部１３１１、取り付け部１３１２等を含む。本発明の発光装置は表示部１３１１にて用いることができる。これにより、列車や路線の種類や、行き先ごとに表示分けをすることができる。
【０２０４】
図１３（Ｃ）はゲーム機であり、本体１３２１、表示部１３２２、操作ボタンａ１３２３、操作ボタンｂ１３２４、スピーカー部１３２５等を含む。本発明の発光装置は表示部１３２２にて用いることができる。
【０２０５】
また、上記電気器具は電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、本発明の発光装置は動画表示に好ましい。
【０２０６】
図１４（Ａ）は携帯電話であり、本体１４０１、音声出力部１４０２、音声入力部１４０３、表示部１４０４、操作スイッチ１４０５、アンテナ１４０６を含む。本発明の発光装置は表示部１４０４にて用いることが出来る。なお、表示部１４０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。
【０２０７】
図１４（Ｂ）も携帯電話であるが、図１４（Ａ）とは異なり、二つ折りのタイプである。本体１４１１、音声出力部１４１２、音声入力部１４１３、表示部ａ１４１４、表示部ｂ１４１５、アンテナ１４１６を含む。なお、このタイプの携帯電話には、操作スイッチが付いていないが、表示部ａ又は、表示部ｂのうちの一方の表示部に図１４（Ｃ）、（Ｄ）、（Ｅ）で示すような文字情報を表示をさせてその機能をもたせている。また、もう一方の表示部には、主として画像情報を表示することになる。
なお、本発明の発光装置は表示部ａ１４１４又は、表示部ｂ１４１５にて用いることができる。
【０２０８】
図１４（Ｆ）は音響再生装置、具体的にはカーオーディオであり、本体１４２１、表示部１４２２、操作スイッチ１４２３、１４２４を含む。本発明の発光装置は表示部１４２２にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部１４２２は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０２０９】
また、本実施例で示した携帯型電気器具において、消費電力を低減するための方法として、外部の明るさを感知するセンサ部を設け、暗い場所で使用する際には、表示部の輝度を落とすなどの機能を付加するといった方法が挙げられる。
【０２１０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に用いることが可能である。また、本実施例の電気器具は実施例１〜実施例８に示したいずれの構成を適用しても良い。
【０２１１】
〔実施例１０〕
次に本実施例では、画素部にＳＲＡＭを導入する場合について説明する。図１５に画素１５０４の拡大図を示す。
【０２１２】
図１５において、１５０５はスイッチング用ＴＦＴである。スイッチング用ＴＦＴ１５０５のゲート電極は、ゲート信号を入力するゲート信号線（Ｇ１〜Ｇｎ）のうちの１つであるゲート信号線１５０６に接続されている。スイッチングＴＦＴ１５０５のソース領域とドレイン領域は、一方が信号を入力するソース信号線（Ｓ１〜Ｓｎ）のうちの１つであるソース信号線１５０７に、もう一方がＳＲＡＭ１５０８の入力側に接続されている。ＳＲＡＭ１５０８の出力側は電流制御用ＴＦＴ１５０９のゲート電極に接続されている。
【０２１３】
また、電流制御用ＴＦＴ１５０９のソース領域とドレイン領域は、一方が電流供給線（Ｖ１〜Ｖｎ）の１つである電流供給線１５１０に接続され、もう一方はＥＬ素子１５１１に接続される。
【０２１４】
ＥＬ素子１５１１は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。陽極が電流制御用ＴＦＴ１５０９のソース領域またはドレイン領域と接続している場合、言い換えると陽極が画素電極の場合、陰極は対向電極となる。逆に陰極が電流制御用ＴＦＴ１５０９のソース領域またはドレイン領域と接続している場合、言い換えると陰極が画素電極の場合、陽極は対向電極となる。
【０２１５】
ＳＲＡＭ１５０８はｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを２つずつ有しており、ｐチャネル型ＴＦＴのソース領域は高電圧側のＶｄｄｈに、ｎチャネル型ＴＦＴのソース領域は低電圧側のＶｓｓに、それぞれ接続されている。１つのｐチャネル型ＴＦＴと１つのｎチャネル型ＴＦＴとが対になっており、１つのＳＲＡＭの中にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとの対が２組存在することになる。
【０２１６】
また、対になったｐチャネル型ＴＦＴとｎチャネル型ＴＦＴは、そのドレイン領域が互いに接続されている。また対になったｐチャネル型ＴＦＴとｎチャネル型ＴＦＴは、そのゲート電極が互いに接続されている。そして互いに、一方の対になっているｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのドレイン領域が、他の一方の対になっているｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのゲート電極と同じ電位に保たれている。
【０２１７】
そして一方の対になっているｐチャネル型及びｎチャネル型ＴＦＴのドレイン領域は入力の信号（Ｖｉｎ）が入る入力側であり、もう一方の対になっているｐチャネル型及びｎチャネル型ＴＦＴのドレイン領域は出力の信号（Ｖｏｕｔ）が出力される出力側である。
【０２１８】
ＳＲＡＭはＶｉｎを保持し、Ｖｉｎを反転させた信号であるＶｏｕｔを出力するように設計されている。つまり、ＶｉｎがＨｉだとＶｏｕｔはＶｓｓ相当のＬｏの信号となり、ＶｉｎがＬｏだとＶｏｕｔはＶｄｄｈ相当のＨｉの信号となる。
【０２１９】
なお、本実施例で示すように、ＳＲＡＭが画素１５０４に一つ設けられている場合には、画素中のメモリーデータが保持されているため外部回路の大半を止めた状態で静止画を表示することが可能である。これにより、低消費電力化を実現することができる。
また、画素に複数のＳＲＡＭを設けることも可能であり、ＳＲＡＭを複数設けた場合には、複数のデータを保持することができるので、時間階調による階調表示を可能になる。
【０２２０】
なお、本実施例の構成は、実施例１〜実施例９のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２２１】
【発明の効果】
本発明を実施することにより、アクティブマトリクス型の高精細な発光装置のマルチカラー化が容易に可能となる。さらに、複数の発光層のうち、トリプレット化合物からなる発光層を用いることにより省電力化を実現することができる。
【図面の簡単な説明】
【図１】 本発明の発光装置の画素部の作製方法を示す図。
【図２】 本発明の発光装置の画素部の作製方法を示す図。
【図３】 実施例１の発光装置の作製行程を示す図。
【図４】 実施例１の発光装置の作製行程を示す図。
【図５】 実施例１の発光装置の作製行程を示す図。
【図６】 実施例１の発光装置の作製行程を示す図。
【図７】 実施例２の発光装置の封止構造を示す図。
【図８】 実施例３の発光装置の画素部の上面構造及び回路図。
【図９】 実施例４の発光装置の画素部の回路図及び断面図。
【図１０】 実施例５の発光装置の画素部の回路図及び断面図。
【図１１】 本発明の発光装置の画素部の作製方法を示す図。
【図１２】 実施例８の発光装置の上面図及び断面図。
【図１３】 実施例９の発光装置を用いた電気器具の具体例を示す図。
【図１４】 実施例９の発光装置を用いた電気器具の具体例を示す図。
【図１５】 実施例１０の発光装置の画素部を示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a light emitting device including an element (hereinafter referred to as an EL element) having a thin film (hereinafter referred to as an organic EL film) made of an organic compound capable of obtaining EL (Electro Luminescence) between electrodes.
[0002]
[Prior art]
In recent years, a technology for forming a TFT on a substrate has greatly advanced, and application development to an active matrix display device (light emitting device) has been advanced. In particular, a TFT using a polysilicon film has a higher field effect mobility (also referred to as mobility) than a TFT using a conventional amorphous silicon film, and thus can operate at high speed. For this reason, it is possible to control a pixel, which has been conventionally performed by a drive circuit outside the substrate, with a drive circuit formed on the same substrate as the pixel.
[0003]
Such an active matrix light-emitting device has various advantages such as a reduction in manufacturing cost, a reduction in size of an electro-optical device, an increase in yield, and a reduction in throughput by forming various circuits and elements on the same substrate. can get.
[0004]
In addition, research on active matrix light-emitting devices having EL elements as self-luminous elements has been actively conducted.
[0005]
An EL element has a structure in which an EL layer is sandwiched between a pair of electrodes (anode and cathode), and the EL layer usually has a laminated structure. A typical example is a “hole transport layer / light emitting layer / electron transport layer” stacked structure proposed by Tang et al. Of Kodak Eastman Company. This structure has very high luminous efficiency, and most of the structures that are currently under research and development use this structure.
[0006]
In addition, the hole injection layer / hole transport layer / light emitting layer / electron transport layer, or hole injection layer / hole transport layer / light emitting layer / electron transport layer / electron injection layer are laminated in this order on the anode. Structure may be sufficient. You may dope a fluorescent pigment | dye etc. with respect to a light emitting layer.
[0007]
In this specification, all layers provided between a cathode and an anode are collectively referred to as an EL layer. Therefore, the above-described hole injection layer, hole transport layer, light emitting layer, electron transport layer, electron injection layer, and the like are all included in the EL layer.
[0008]
Then, a predetermined voltage is applied to the EL layer having the above structure from the pair of electrodes, whereby recombination of carriers occurs in the light emitting layer to emit light. Note that in this specification, a light-emitting element formed using an anode, an EL layer, and a cathode is referred to as an EL element.
[0009]
Since an EL layer included in an EL element is accelerated by heat, light, moisture, oxygen, or the like, generally, in manufacturing an active matrix light-emitting device, an EL element is formed after a wiring or a TFT is formed in a pixel portion. It is formed.
[0010]
Various methods have been proposed for forming (depositing) the EL layer. Examples thereof include a vacuum deposition method, a sputtering method, a spin coating method, a roll coating method, a casting method, an LB method, an ion plating method, a dipping method, an ink jet method, and a printing method.
[0011]
Furthermore, in order to realize colorization of the light emitting device, for example, a technique for forming EL layers having different emission colors for each pixel using an ink jet method as disclosed in JP-A-10-012377 is proposed. ing.
[0012]
[Problems to be solved by the invention]
An active matrix type is desirable for aiming at high-definition display in a light-emitting device. However, when colorization is realized by forming a plurality of EL layers by painting, the metal mask shifts due to the fine structure. In some cases, poor formation of the EL layer occurred.
[0013]
[Means for Solving the Invention]
In order to solve the above problems, in the present invention, a plurality of pixels arranged in a row in a pixel portion is called a pixel row, a plurality of pixels arranged in a row in a pixel portion is called a pixel column, and a pixel row, a pixel column, or a plurality of adjacent pixels A plurality of types of EL layers are formed for each pixel group such as a pixel to realize multicoloring in an active matrix light-emitting device.
[0014]
In the present invention, among the pixel rows in the pixel portion, a first type of EL layer is formed in a plurality of pixel rows from the end. Then, after a pixel row adjacent to the first type EL layer is opened, a second type EL layer is formed in a plurality of adjacent pixel rows. Note that a pixel row provided between the first type EL layer and the second type EL layer is referred to as a spare region in this specification, and no EL layer is formed in the spare region.
[0015]
The spare area is provided as a margin when a mask shift or the like occurs when forming the first type EL layer and the second type EL layer.
It should be noted that no signal is input to the pixel row existing in the spare area, so that there is no problem even if the first type EL layer or the second type EL layer is formed in the spare area.
[0016]
Further, after the second type EL layer is formed, a spare region is provided again in the adjacent pixel row. That is, the EL layer and the spare region are alternately provided in this way to prevent a defect that occurs when the EL layer is formed in the pixel portion.
[0017]
In addition, it is preferable to provide 1-5 rows of spare areas formed here, that is, 2-6 types of EL layers are preferably provided depending on the spare areas.
[0018]
As a light emitting material for forming the EL layer, a known material can be used. However, in order to improve external quantum efficiency, at least one type of EL layer emits triplet excitation energy (phosphorescent light emission). It is necessary to use an organic compound (hereinafter referred to as a triplet compound) that can be converted into (1). Note that a material used for normal light emission is a singlet compound because it is a compound capable of converting singlet excitation energy into light emission.
[0019]
As the triplet compound, organic compounds described in the following papers can be cited as typical materials.
(1) T. Tsutsui, C. Adachi, S. Saito, Photochemical Processes in Organized Molecular Systems, ed. K. Honda, (Elsevier Sci. Pub., Tokyo, 1991) p.437.
(2) MABaldo, DFO'Brien, Y.You, A.Shoustikov, S.Sibley, METhompson, SRForrest, Nature 395 (1998) p.151.
(3) MABaldo, S. Lamansky, PEBurrrows, METhompson, SRForrest, Appl. Phys. Lett., 75 (1999) p. 4.
(4) T. Tsutsui, M.-J. Yang, M. Yahiro, K. Nakamura, T. Watanabe, T. Tsuji, Y. Fukuda, T. Wakimoto, S. Mayaguchi, Jpn. Appl. Phys., 38 (12B) (1999) L1502.
The organic compounds disclosed in these papers are shown below.
[0020]
[Formula 1]

[0021]
The molecular formula is a metal complex (hereinafter referred to as a platinum complex) having platinum as a third transition series element as a central metal.
[0022]
[Formula 2]

[0023]
The molecular formula is a metal complex having iridium as a central metal (hereinafter referred to as iridium complex).
[0024]
Note that the triplet compound is not limited to these compounds, and it is also possible to use a compound having the above structure and having an element belonging to group 8 to 10 of the periodic table as a central metal.
[0025]
The triplet compound has higher luminous efficiency than the singlet compound, and the operating voltage (voltage required for causing the EL element to emit light) can be lowered to obtain the same light emission luminance.
[0026]
In addition to forming an EL layer made of the same light emitting material for each of a plurality of pixel rows as described above, an EL layer formed by using the same light emitting material for a plurality of pixel columns or adjacent pixels is used. Other shapes may be used.
[0027]
Furthermore, 70% to 90% of the entire EL layer formed in the pixel portion may be formed by using one type of EL layer formed of the same light emitting material.
[0028]
By forming the EL layer as described above, a multicolor light-emitting device that has high definition and low power consumption can be formed.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
A method for forming a plurality of EL layers in a pixel portion according to the present invention will be described with reference to FIGS. However, here, a description will be given of a method in which different EL layers are not separately manufactured, but only a light emitting layer among EL layers is separately manufactured. Note that in this specification, at least the same material used for the light-emitting layer when forming the EL layer is regarded as the same EL layer.
[0030]
FIG. 1A is a schematic diagram illustrating a state where a source side driver circuit 102, a gate side driver circuit 103, and a pixel portion 104 are formed over a substrate 101. FIG.
The pixel portion 104 is formed by three types of EL layers. Note that the present invention relates to formation of a plurality of EL layers in the pixel portion 104 over the substrate, and FIG. 1B shows an enlarged view of the pixel portion 104. FIG. 2 is a perspective view of an EL layer to be manufactured. 1 and 2 are referred to as appropriate because the same reference numerals are used.
[0031]
In FIG. 1B, a plurality of pixels 105 are formed in the pixel portion 104 side by side in the vertical and horizontal directions. Note that the pixel 105 is formed by a gate line (G1), a source line (S1), and a current supply line (V1) provided in the pixel portion. In the pixel portion 104, the current supply lines (V1 to Vy) and the gate lines (G1 to Gy) are formed in parallel and alternately.
[0032]
Note that in this embodiment, a pixel row having a gate line (G1), source lines (S1 to Sx), and a current supply line (V1) is referred to as l1 (L1), and the gate line (G2), the source line A pixel row having (S1 to Sx) and a current supply line (V2) is called l2, and a pixel row having a gate line (Gy), source lines (S1 to Sx) and a current supply line (Vy) is called ly. To.
[0033]
Here, a method for forming an EL layer in a pixel portion in which a pixel electrode of a TFT and an EL element is formed over a substrate will be described as an embodiment of the present invention.
[0034]
First, as shown in FIG. 2A, a hole injection layer (or hole injection layer) 202 is formed over the pixel electrode 201. At this time, as the hole injection material, a substance such as copper phthalocyanine (Cu—Pc) or PEDOT having high adhesion to the anode and a low hole injection barrier may be used.
[0035]
Next, a hole transport layer (or hole transport layer) 203 is provided. As the hole transport material, an aromatic amine-based α-NPD, 2Me-TPD, TPAC, or TAD having a spiro structure having a function of accelerating the movement of holes is suitable.
[0036]
After the hole injection layer 202 and the hole transport layer 203 are formed, a light emitting layer is formed.
[0037]
First, the light emitting layer a (106a) is formed in the pixel rows of l1 and l2 in FIG. Here, a red light emitting layer is formed, and the material of the red light emitting layer is an aluminum quinolinato complex (Alq _Three ) Using DCM doped with several percent. For the film formation, an evaporation method is used, and the film thickness may be 1 to 60 nm (preferably 10 to 30 nm). Note that the structure of the pixel portion 104 after the light emitting layer a (106a) is formed is shown in the perspective view of FIG.
[0038]
Further, the spare region a (107a) is provided in the pixel row l3 adjacent to the light emitting layer a (106a) without forming the light emitting layer.
[0039]
Next, the light emitting layer b (106b) is formed again in the pixel rows from l4 to ly-3. Here, a green light emitting layer is formed. In the green light emitting layer, as triplet compound, Ir (ppy) is added to CBP. _Three Is doped with several percent. Specific methods include CBP and Ir (ppy) _Three Are produced by co-evaporation. The film thickness at this time may be 1 to 60 nm (preferably 10 to 30 nm).
[0040]
Further, after the ly-2 pixel row is set as the spare region b (107b), the light emitting layer c (107c) is formed in the ly-1 and ly pixel rows. Here, a blue light emitting layer is formed. For the blue light emitting layer, DPVBi, which is a bisstyryl-based material, was used. In addition, the blue light-emitting layer has an azomethine zinc complex and a benzoxazole zinc complex (Zn (BOX)). ₂ It is preferable to use a light emitting material such as Further, a material obtained by doping these light emitting materials with perylene about several percent may be used. For the film formation, an evaporation method is used, and the film thickness may be 1 to 60 nm (preferably 10 to 30 nm).
[0041]
When the above EL layer is formed, a structure as shown in FIG. That is, a spare area a (107a) is provided between the light emitting layer a (106a) and the light emitting layer b (106b), and a spare area b (between the light emitting layer b (106b) and the light emitting layer c (106c). 107b).
[0042]
Note that in this embodiment mode, an example in which the EL layer is formed of three types of a red light emitting layer, a green light emitting layer, and a blue light emitting layer is shown; however, the type of the light emitting layer and the light emitting material are one of preferable modes. Not too much. That is, there may be two types of light emitting layers, but there may be three or more types. However, if too many light-emitting layers are formed, it becomes difficult to manufacture and is contrary to the object of the present invention, so about six types are preferable. The spare area is preferably provided in 1 to 5 rows.
[0043]
However, considering the reduction in power consumption in the light-emitting device, it is necessary to provide at least one light-emitting layer made of a triplet compound. In addition, as a light emitting layer using triplet excitation energy, octaethylporphyrin platinum complex (2,3,7,8,12,13,17,18-octaethyl-21H, 23H-porphine platinum: PtOEP) is used for CBP. There is a doped orange light emitting layer.
[0044]
Furthermore, it is possible to use other than the above three types of colors of the light emitting layer. For example, a yellow light emitting layer can be formed as the light emitting layer. As the luminescent material, Alq _Three It is preferable to use Nile Red doped with BeBq2 or TPD doped with Rubrene. Note that the film thickness may be 1 to 60 nm (preferably 10 to 30 nm).
[0045]
Further, a white light emitting layer can be formed. The white light emitting layer can be produced by doping the host light emitting layer with a light emitting dye. Alternatively, a spiro-type DTVBi layer and a layer in which Alq3 is doped with DCM may be stacked. Note that the thickness of the light-emitting layer formed by stacking may be 1 to 30 nm (preferably 10 to 20 nm), but may be adjusted according to individual emission intensity.
[0046]
Moreover, although low molecular weight materials have been shown as light emitting materials so far, high molecular weight materials such as polyparaphenylene vinylene (PPV), polyparaphenylene, polyvinyl carbazole (PVK), polythiophene, polyfluorene (PF), etc. Molecular materials may be used. An ink jet method is desirable as a method for forming the polymer material.
[0047]
As a polyparaphenylene vinylene-based material, poly (2,5-dialkoxy-1,4-phenylene vinylene): RO-PPV can be used, and poly (2-methoxy-5- (2-ethyl-hexoxy) can be used. ) -1,4-phenylene vinylene): materials such as MEH-PPV and poly (2,5-dimethyloctylsilyl-1,4-phenylene vinylene): DMOS-PPV can be used.
[0048]
Poly (2,5-dialkoxy-1,4-phenylene): RO-PPP can be used as the polyparaphenylene-based material.
[0049]
As the polythiophene-based material, poly (3-alkylthiophene): PAT can be used, and materials such as poly (3-hexylthiophene): PHT and poly (3-cyclohexylthiophene): PCHT can be used. In addition, poly (3-cyclohexyl-4-methylthiophene): PCHMT, poly (3- [4-octylphenyl] -2,2′bithiophene): PTOPT, poly (3- (4 octylphenyl) -thiophene): POPT-1 or the like can also be used.
[0050]
As the polyfluorene-based material, poly (dialkylfluorene): PDAF can be used, and specifically, a material such as poly (dioctylfluorene): PDOF can be used.
[0051]
As the polyacetylene-based material, materials such as polypropylphenylacetylene: PPA-iPr, polybutylphenylphenylacetylene: PDPA-nBu, and polyhexylphenylacetylene: PHPA can be used.
[0052]
Examples of solvents for these polymer materials include toluene, benzene, chlorobenzene, dichlorobenzene, chloroform, tetralin, xylene, anisole, dichloromethane, γ-butyllactone, butyl cellosolve, cyclohexane, NMP (N-methyl-2-pyrrolidone). ), Dimethyl sulfoxide, cyclohexanone, dioxane, THF (tetrahydrofuran), or the like can be used.
[0053]
Further, in addition to the materials described above, a hole-injecting polymer material such as PEDOT (poly (3,4-ethylene dioxythiophene)) or polyaniline (PA) can also be used. These materials use water as a solvent.
[0054]
Note that these are examples of the light-emitting material that can be used for the light-emitting layer of the present invention, and the light-emitting material is not necessarily limited thereto, and a known light-emitting material can be used freely.
[0055]
After the plurality of light emitting layers are formed as described above, the electron transport layer 205 and the electron injection layer 206 are formed. At this time, as an electron transport material, Alq _Three , 1,3,4-trioxazole derivatives and 1,2,4-triazole derivatives (TAZ) and other materials having a high hole blocking property are preferable.
[0056]
Further, as a material for forming the electron injection layer 206, MgAg, LiF, and Li (acac) are preferable. Furthermore, Alq _Three A material doped with an alkali metal may be used.
[0057]
Through the above, an EL layer 204 as illustrated in FIG. 2C can be formed. Note that in this embodiment, a method for forming the EL layer 204 having a structure including the hole injection layer 202, the hole transport layer 203, the light emitting layers (106 a to 106 c), the electron transport layer 205, and the electron injection layer 206 is used. Although shown, layers other than the light emitting layer may be provided as necessary.
[0058]
In addition, although the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer are formed using the same material at the same time even if the light emitting materials are different, it is not necessary to be limited to this. You may form separately using a different material for every layer.
[0059]
In the present embodiment, three types of light emitting layers (light emitting layer a, light emitting layer b, and light emitting layer c) and a spare area (spare area a and spare area b) are formed in the pixel portion 104. The source signal is not input to the pixel. However, the source signal is input to the pixels on which the light emitting layer is formed except for the spare region. In this specification, a region composed of a plurality of pixels that is displayed by a source signal is referred to as a display region.
[0060]
The display area displays a color corresponding to each light emitting layer, so that multicoloring on the same substrate is possible.
[0061]
Further, as described above, the light emitting layer may have a different section from that of FIG. An example is shown in FIG. In these, the current supply line in the pixel is preferably arranged in accordance with the light emitting layer. When the light emitting layer is divided for each row, the current supply line is arranged in parallel with the row, and when the light emitting layer is divided for each column, the current supply line is arranged in parallel with the column. Details will be described in the following examples.
[0062]
【Example】
[Example 1]
Here, a method for forming a pixel portion and TFTs (n-channel TFT and p-channel TFT) of a driver circuit provided around the pixel portion on the same substrate at the same time and further forming an EL element will be described in detail with reference to FIG. Description will be made with reference to FIG.
[0063]
First, in this embodiment, a substrate 300 made of glass such as barium borosilicate glass represented by Corning # 7059 glass or # 1737 glass or aluminoborosilicate glass is used. Note that the substrate 300 is not limited as long as it is a light-transmitting substrate, and a quartz substrate may be used. Further, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
[0064]
Next, a base film 301 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed over the substrate 300. Although a two-layer structure is used as the base film 301 in this embodiment, a single-layer film of the insulating film or a structure in which two or more layers are stacked may be used. As the first layer of the base film 301, a plasma CVD method is used, and SiH _Four , NH _Three And N ₂ A silicon oxynitride film 301a formed using O as a reactive gas is formed to a thickness of 10 to 200 nm (preferably 50 to 100 nm). In this embodiment, a 50 nm thick silicon oxynitride film 301a (composition ratio Si = 32%, O = 27%, N = 24%, H = 17%) was formed. Next, as the second layer of the base film 301, a plasma CVD method is used, and SiH _Four And N ₂ A silicon oxynitride film 301b formed using O as a reaction gas is stacked to a thickness of 50 to 200 nm (preferably 100 to 150 nm). In this embodiment, a silicon oxynitride film 301b (composition ratio Si = 32%, O = 59%, N = 7%, H = 2%) having a thickness of 100 nm is formed.
[0065]
Next, semiconductor layers 302 to 306 are formed over the base film 301. The semiconductor layers 302 to 306 are formed by forming a semiconductor film having an amorphous structure by a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like), and then performing a known crystallization process (laser crystallization method, heat A crystalline semiconductor film obtained by performing a crystallization method or a thermal crystallization method using a catalyst such as nickel) is formed by patterning into a desired shape. The semiconductor layers 302 to 306 are formed to a thickness of 25 to 80 nm (preferably 30 to 60 nm). The material of the crystalline semiconductor film is not limited, but is preferably silicon (silicon) or silicon germanium (Si _X Ge _1-X (X = 0.0001 to 0.02)) It may be formed of an alloy or the like. In this example, a 55 nm amorphous silicon film was formed by plasma CVD, and then a solution containing nickel was held on the amorphous silicon film. This amorphous silicon film is dehydrogenated (500 ° C., 1 hour), then thermally crystallized (550 ° C., 4 hours), and further laser annealed to improve crystallization. Thus, a crystalline silicon film was formed. Then, semiconductor layers 302 to 306 are formed by patterning the crystalline silicon film by photolithography.
[0066]
Further, after forming the semiconductor layers 302 to 306, a small amount of impurity element (boron or phosphorus) may be doped in order to control the threshold value of the TFT.
[0067]
When a crystalline semiconductor film is formed by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO _Four A laser can be used. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 300 Hz, and the laser energy density is 100 to 400 mJ / cm 2 (typically 200 to 300 mJ / cm 2). ² ). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is set to 30 to 300 Hz, and the laser energy density is set to 300 to 600 mJ / cm. ² (Typically 350-500mJ / cm ² ) Then, when the laser beam condensed linearly with a width of 100 to 1000 μm, for example, 400 μm is irradiated over the entire surface of the substrate, the superposition ratio (overlap ratio) of the linear laser light at this time is 50 to 90%. Good.
[0068]
Next, a gate insulating film 307 covering the semiconductor layers 302 to 306 is formed. The gate insulating film 307 is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film (composition ratio: Si = 32%, O = 59%, N = 7%, H = 2%) with a thickness of 110 nm is formed by plasma CVD. Needless to say, the gate insulating film is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
[0069]
When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O ₂ The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. ² And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C. thereafter.
[0070]
Next, as illustrated in FIG. 3A, a first conductive film 308 with a thickness of 20 to 100 nm and a second conductive film 309 with a thickness of 100 to 400 nm are stacked over the gate insulating film 307. In this example, a first conductive film 308 made of a TaN film with a thickness of 30 nm and a second conductive film 309 made of a W film with a thickness of 370 nm were stacked. The TaN film was formed by sputtering, and was sputtered in a nitrogen-containing atmosphere using a Ta target. The W film was formed by sputtering using a W target. In addition, tungsten hexafluoride (WF ₆ It can also be formed by a thermal CVD method using In any case, it is necessary to reduce the resistance in order to use it as a gate electrode, and it is desirable that the resistivity of the W film be 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, if the W film contains a large amount of impurity elements such as oxygen, crystallization is hindered and the resistance is increased. Therefore, in this embodiment, a sputtering method using a target of high purity W (purity 99.9999%) is used, and the W film is formed with sufficient consideration so that impurities are not mixed in from the gas phase during film formation. By forming, a resistivity of 9 to 20 μΩcm can be realized.
[0071]
In this embodiment, the first conductive film 308 is TaN and the second conductive film 309 is W. However, there is no particular limitation, and all of them are Ta, W, Ti, Mo, Al, Cu, Cr, Nd. You may form with the element selected from these, or the alloy material or compound material which has the said element as a main component. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. Moreover, you may use the alloy which consists of Ag, Pd, and Cu. In addition, the first conductive film is formed using a tantalum (Ta) film, the second conductive film is formed using a W film, the first conductive film is formed using a titanium nitride (TiN) film, and the second conductive film is formed. The first conductive film is formed of a tantalum nitride (TaN) film, the second conductive film is formed of an Al film, and the first conductive film is formed of a tantalum nitride (TaN) film. The second conductive film may be a combination of Cu films.
[0072]
Next, as shown in FIG. 3B, resist masks 310 to 314 are formed by photolithography, and a first etching process for forming electrodes and wirings is performed. The first etching process is performed under the first and second etching conditions. In this embodiment, an ICP (Inductively Coupled Plasma) etching method is used as the first etching condition, and CF is used as an etching gas. _Four And Cl ₂ And O ₂ The gas flow ratio is 25/25/10 (sccm), and 500 W of RF (13.56 MHz) power is applied to the coil-type electrode (diameter 25 cm) at a pressure of 1 Pa to generate plasma. Etching was performed. Here, a dry etching apparatus (Model E645- □ ICP) using ICP manufactured by Matsushita Electric Industrial Co., Ltd. was used. A 150 W RF (13.56 MHz) power is applied to the substrate side (sample stage) using an electrode having an electrode size of 12.5 cm × 12.5 cm, and a substantially negative self-bias voltage is applied. The W film is etched under this first etching condition so that the end portion of the first conductive layer is tapered. Under the first etching conditions, the etching rate with respect to W is 200.39 nm / min, the etching rate with respect to TaN is 80.32 nm / min, and the selection ratio of W with respect to TaN is about 2.5. Further, the taper angle of W is about 26 ° under this first etching condition.
[0073]
Thereafter, as shown in FIG. 3B, the masks 310 to 314 made of resist are changed to the second etching condition without removing the resist, and the etching gas is changed to CF. _Four And Cl ₂ The gas flow ratio is 30/30 (sccm), and 500 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1 Pa to generate plasma and etching for about 30 seconds. Went. 20 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. CF _Four And Cl ₂ Under the second etching condition in which is mixed, the W film and the TaN film are etched to the same extent. The etching rate for W under the second etching conditions is 58.97 nm / min, and the etching rate for TaN is 66.43 nm / min. Note that in order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%.
[0074]
In the first etching process, the shape of the mask made of resist is made suitable, and the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. It becomes. The angle of the tapered portion may be 15 to 45 °. Thus, the first shape conductive layers 315 to 319 (the first conductive layers 315a to 319a and the second conductive layers 315b to 319b) formed of the first conductive layer and the second conductive layer by the first etching treatment. Form. Reference numeral 320 denotes a gate insulating film, and a region that is not covered with the first shape conductive layers 315 to 319 is etched and thinned by about 20 to 50 nm.
[0075]
Then, a first doping process is performed without removing the resist mask, and an impurity element imparting n-type conductivity is added to the semiconductor layer. (FIG. 3B) The doping process may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is a dose of 1 × 10 ¹³ ~ 5x10 ¹⁵ atoms / cm ² The acceleration voltage is set to 60 to 100 keV. In this embodiment, the dose is 1.5 × 10 ¹⁵ atoms / cm ² The acceleration voltage was 80 keV. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. In this case, the conductive layers 315 to 319 serve as a mask for the impurity element imparting n-type, and the high concentration impurity regions 321 to 325 are formed in a self-aligning manner. The high concentration impurity regions 321 to 325 have 1 × 10 ²⁰ ~ 1x10 ^{twenty one} atoms / cm ^Three An impurity element imparting n-type is added in a concentration range of.
[0076]
Next, as shown in FIG. 3C, a second etching process is performed without removing the resist mask. Here, CF is used as an etching gas. _Four And Cl ₂ And O ₂ Each gas flow rate ratio was 20/20/20 (sccm), 500 W RF (13.56 MHz) power was applied to the coil-type electrode at a pressure of 1 Pa, and plasma was generated to perform etching. . 20 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. In the second etching process, the etching rate with respect to W is 124.62 nm / min, the etching rate with respect to TaN is 20.67 nm / min, and the selection ratio of W with respect to TaN is 6.05. Therefore, the W film is selectively etched. By this second etching, the taper angle of W became 70 °. The second conductive layers 330b to 334b are formed by the second etching process. On the other hand, the first conductive layers 315a to 319a are hardly etched, and the first conductive layers 330a to 334a are formed.
[0077]
Next, a second doping process is performed. Doping is performed using the second conductive layers 330b to 334b as masks against the impurity element so that the impurity element is added to the semiconductor layer below the tapered portion of the first conductive layer. In this embodiment, P (phosphorus) is used as the impurity element, and the dose amount is 1.5 × 10. ¹⁴ Plasma doping was performed at a current density of 0.5 μA and an acceleration voltage of 90 keV. Thus, the low concentration impurity regions 340 to 344 overlapping with the first conductive layer are formed in a self-aligning manner. The concentration of phosphorus (P) added to the low-concentration impurity regions 340 to 344 is 1 × 10 ¹⁷ ~ 5x10 ¹⁸ atoms / cm ^Three And has a gradual concentration gradient according to the thickness of the tapered portion of the first conductive layer. Note that in the semiconductor layer overlapping the tapered portion of the first conductive layer, the impurity concentration is slightly lower from the end of the tapered portion in the first conductive layer to the inside, but the concentration is almost the same. . Further, an impurity element is also added to the high concentration impurity regions 321 to 325 to form high concentration impurity regions 345 to 349 (FIG. 4A).
[0078]
Next, as shown in FIG. 4B, a third etching process is performed using a photolithography method. In the third etching process, the tapered portion of the first conductive layer is partially etched to form a shape overlapping the second conductive layer. However, a mask made of a resist (350, 351) is formed in a region where the third etching is not performed, as shown in FIG.
[0079]
The etching conditions in the third etching process are Cl as an etching gas. ₂ And SF ₆ And the respective gas flow ratios are set to 10/50 (sccm) using the ICP etching method in the same manner as the first and second etchings. Note that the etching rate for TaN in the third etching process is 111.2 nm / min, and the etching rate for the gate insulating film is 12.8 nm / min.
[0080]
In this example, etching was performed by generating plasma by applying 500 W of RF (13.56 MHz) power to the coil-type electrode at a pressure of 1.3 Pa. 10 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. Through the above steps, the first conductive layers 340a to 342a are formed.
[0081]
By the third etching, first conductive layers 352a to 354a are formed, and impurity regions (LDD regions) 355 to 357 that do not overlap therewith are formed. Note that the impurity regions (GOLD regions) 340 and 342 remain overlapped with the first conductive layers 330a and 332a.
[0082]
The electrode formed by the first conductive layer 330a and the second conductive layer 330b finally becomes the gate electrode of the n-channel TFT of the driver circuit, and the first conductive layer 352a and the second conductive layer 330b The electrode formed with the conductive layer 352b finally becomes the gate electrode of the p-channel TFT of the driver circuit.
[0083]
Similarly, the electrode formed by the first conductive layer 353a and the second conductive layer 353b finally becomes the gate electrode of the n-channel TFT in the pixel portion, and the first conductive layer 354a and the second conductive layer The electrode formed with the layer 354b finally becomes the gate electrode of the p-channel TFT in the pixel portion. Further, the electrode formed of the first conductive layer 332a and the second conductive layer 332b finally becomes one electrode of a capacitor (retention capacitor) in the pixel portion.
[0084]
Thus, in this embodiment, the impurity regions (LDD regions) 355 to 357 that do not overlap with the first conductive layers 352a to 354a, the impurity regions (GOLD region) 340 that overlap with the first conductive layers 330a and 332a, and 342 can be formed at the same time, and can be formed according to TFT characteristics.
[0085]
Next, the gate insulating film 320 is etched. The etching process here uses CHF as an etching gas. _Three And using a reactive ion etching method (RIE method). In this embodiment, the chamber pressure is 6.7 Pa, the RF power is 800 W, and CHF. _Three Etching is performed at a gas flow rate of 35 sccm. Thereby, a part of the high concentration impurity regions 345 to 349 is exposed, and the insulating films 360 to 364 are separated and formed.
[0086]
Next, after removing the resist mask, new resist masks 365 and 366 are formed, and a third doping process is performed. By this third doping treatment, an impurity region 370 in which an impurity element imparting a conductivity type (p-type) opposite to the one conductivity type (n-type) is added to the semiconductor layer that becomes the active layer of the p-channel TFT. To 375 are formed (FIG. 4C). The second conductive layers 352b, 332b, and 354b are used as masks against the impurity element, and an impurity element imparting p-type is added to form an impurity region in a self-aligning manner.
[0087]
In this embodiment, the impurity regions 370 to 375 are diborane (B ₂ H ₆ ) Using an ion doping method. By the first doping process and the second doping process, phosphorus is added to the impurity regions 370 to 375 at different concentrations, and the concentration of the impurity element imparting p-type in each of the regions is 2 ×. 10 ²⁰ ~ 2x10 ^{twenty one} atoms / cm ^Three By performing the doping treatment so as to become, no problem arises because it functions as the source region and drain region of the p-channel TFT.
[0088]
Through the above steps, impurity regions are formed in the respective semiconductor layers.
Note that although a method for doping impurities (boron) after etching the gate insulating film is described in this embodiment, the doping may be performed without etching the gate insulating film.
[0089]
Next, the resist masks 365 and 366 are removed, and a first interlayer insulating film 376 is formed as shown in FIG. The first interlayer insulating film 376 is formed of an insulating film containing silicon with a thickness of 100 to 200 nm by using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film having a thickness of 150 nm is formed by a plasma CVD method. Needless to say, the first interlayer insulating film 376 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
[0090]
Next, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, 550 ° C. for 4 hours. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0091]
In this embodiment, at the same time as the activation treatment, nickel used as a catalyst during crystallization is gettered into impurity regions (345, 348, 370, 372, 374) containing high-concentration phosphorus. In addition, the nickel concentration in the semiconductor layer serving as a channel formation region is reduced. A TFT having a channel formation region manufactured in this manner has a low off-current value and good crystallinity, so that high field-effect mobility can be obtained and good characteristics can be achieved.
[0092]
In addition, an activation process may be performed before forming the first interlayer insulating film. However, when the wiring material used is weak against heat, it is activated after an interlayer insulating film (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed to protect the wiring and the like as in this embodiment. It is preferable to perform the conversion treatment.
[0093]
In addition, the first interlayer insulating film may be formed by performing a doping process after the activation process.
[0094]
Furthermore, a heat treatment is performed at 300 to 550 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the semiconductor layer. In this embodiment, heat treatment was performed at 410 ° C. for 1 hour in a nitrogen atmosphere containing about 3% hydrogen. This step is a step of terminating dangling bonds in the semiconductor layer with hydrogen contained in the interlayer insulating film. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0095]
In the case where a laser annealing method is used as the activation treatment, it is desirable to irradiate a laser beam such as an excimer laser or a YAG laser after the hydrogenation.
[0096]
Next, as shown in FIG. 5B, a second interlayer insulating film 380 made of an organic insulating material is formed over the first interlayer insulating film 376. In this embodiment, an acrylic resin film having a thickness of 1.6 μm is formed. Next, patterning for forming contact holes reaching the impurity regions 345, 348, 370, 372, and 374 is performed.
[0097]
As the second interlayer insulating film 380, a film made of an insulating material containing silicon or an organic resin is used. As the insulating material containing silicon, silicon oxide, silicon nitride, or silicon oxynitride can be used. As the organic resin, polyimide, polyamide, acrylic, BCB (benzocyclobutene), or the like can be used.
[0098]
In this embodiment, a silicon oxynitride film formed by plasma CVD is formed. Note that the thickness of the silicon oxynitride film is preferably 1 to 5 μm (more preferably 2 to 4 μm). A silicon oxynitride film is effective in suppressing deterioration of an EL element because it contains a small amount of moisture.
In addition, although dry etching or wet etching can be used for forming the contact hole, it is desirable to use the wet etching method in view of the problem of electrostatic breakdown during etching.
[0099]
Further, since the first interlayer insulating film and the second interlayer insulating film are simultaneously etched in the formation of the contact hole here, considering the shape of the contact hole, the material for forming the second interlayer insulating film is the first interlayer insulating film. It is preferable to use a material having a higher etching rate than the material forming the film.
[0100]
Then, wirings 381 to 388 that are electrically connected to the impurity regions 345, 348, 370, 372, and 374, respectively, are formed. A laminated film of a 50 nm-thick Ti film and a 500 nm-thickness alloy film (Al / Ti alloy film) is formed by patterning, but another conductive film may be used.
[0101]
Next, a transparent conductive film is formed thereon with a thickness of 80 to 120 nm, and a pixel electrode 389 is formed by patterning. (Fig. 5 (B))
In this embodiment, an indium tin oxide (ITO) film or a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide is used as the pixel electrode.
[0102]
Further, the pixel electrode 389 is formed in contact with the drain wiring 387 so as to be electrically connected to the drain region of the current control TFT.
[0103]
Next, as shown in FIG. 6, an insulating film containing silicon (silicon oxide film in this embodiment) is formed to a thickness of 500 [nm], and an opening is formed at a position corresponding to the pixel electrode 389. Then, a third interlayer insulating film 390 functioning as a bank is formed. When the opening is formed, a tapered sidewall can be easily formed by using a wet etching method. Care must be taken because the deterioration of the EL layer due to the step becomes a significant problem unless the side wall of the opening is sufficiently gentle.
[0104]
In this embodiment, a film made of silicon oxide is used as the third interlayer insulating film 390. However, an organic resin film such as polyimide, polyamide, acrylic, or BCB (benzocyclobutene) may be used in some cases. You can also.
[0105]
Next, as shown in FIG. 6, an EL layer 391 is formed by an evaporation method. Here, a state in which one type of a plurality of EL layers formed in the present invention is formed is shown.
[0106]
First, PEPOT is formed on the pixel electrode 389 by spin coating. Next, MTDATA is vapor-deposited to form a hole injection layer (not shown). Furthermore, a hole transport layer (not shown) is formed by vapor-depositing S-TAD (spiro type TAD).
[0107]
Here, a light emitting layer made of spiro-type DTVBi is formed by vapor deposition. This is a luminescent material that emits blue light in a single layer. In addition, the film thickness at this time is formed with a thickness of 1 to 40 nm, and further on the DTVBi, Alq _Three A light emitting layer doped with DCM is formed by co-evaporation. This is a luminescent material that emits red light in a single layer. The film thickness is 1 to 40 nm. A white light emitting layer can be formed by making a light emitting layer into the laminated structure of the above two layers.
[0108]
Further, after another light emitting layer is formed as shown in this embodiment mode, Alq is used as an electron transport layer (not shown). _Three Is vapor-deposited. Note that the film thickness at this time may be 1 to 50 nm. Thus, an EL layer is formed.
Further, a cathode (MgAg electrode) 392 and a protective electrode 393 are formed by vapor deposition. At this time, it is desirable that the pixel electrode 389 be subjected to heat treatment before the EL layer 391 and the cathode 392 are formed to completely remove moisture. In this embodiment, an MgAg electrode is used as the cathode of the EL element. However, an AlLi alloy, a material composed of an element belonging to Group 1 or Group 2 of the periodic table and aluminum, or other known materials may be used. May be used.
[0109]
The protective electrode 393 is provided in order to prevent the cathode 392 from being deteriorated, and a metal film mainly composed of aluminum is typically used. Of course, other materials may be used. Further, since the EL layer 391 and the cathode 392 are very sensitive to moisture, it is desirable that the protective electrode 393 is continuously formed without being released to the atmosphere to protect the EL layer from the outside air.
[0110]
Note that a known material can be used as a material for forming the EL layer 391. In this embodiment, the EL layer has a four-layer structure including a hole injection layer, a hole transporting layer, a light emitting layer, and an electron transport layer. In some cases, one other than the light emitting layer is missing. As described above, various examples of combinations have already been reported, and any of the configurations may be used.
[0111]
The protective electrode 393 can protect the EL layer 391 from moisture and oxygen; however, a passivation film 394 is preferably provided. In this embodiment, a silicon nitride film having a thickness of 300 nm is provided as the passivation film 394. This passivation film may also be formed continuously after the protective electrode 393 without being released to the atmosphere.
[0112]
Note that the thickness of the EL layer 391 is 10 to 400 [nm] (typically 60 to 150 [nm]), and the thickness of the cathode 392 is 80 to 200 [nm] (typically 100 to 150 [nm]. ]).
[0113]
Thus, the structure as shown in FIG. 6 is completed. In the present specification, an EL module having a structure as shown in FIG. 6 is referred to. In addition, in the manufacturing process of the EL module in this embodiment, the source signal line is formed by Ta and W which are materials forming the gate electrode, and the source and drain electrodes are formed due to the circuit configuration and the process. Although the gate signal line is formed of Al which is the wiring material being used, a different material may be used.
[0114]
In addition, a driver circuit 506 including an n-channel TFT 501 and a p-channel TFT 502, and a pixel portion 507 including a switching TFT 503, a current control TFT 504, and a capacitor 505 can be formed over the same substrate.
[0115]
In this embodiment, since the EL element configuration is bottom emission, an n-channel TFT is used as the switching TFT 503 and a p-channel TFT is used as the current control TFT 504. However, this is only a preferred form and need not be limited to this.
[0116]
The n-channel TFT 501 of the driver circuit 506 has a channel region 400, a low-concentration impurity region 340 (GOLD region) that overlaps with the first conductive layer 330a that forms part of the gate electrode, and a high-concentration region that functions as a source region or a drain region. An impurity region 345 is provided. The p-channel TFT 502 includes a channel formation region 401 and impurity regions 370 and 371 that function as a source region or a drain region.
[0117]
The switching TFT 503 of the pixel portion 507 does not overlap with the channel formation region 402 and the first conductive layer 353a for forming the gate electrode, but the low concentration impurity region 356 (LDD region) and the source region formed outside the gate electrode. Alternatively, a high concentration impurity region 348 functioning as a drain region is provided.
[0118]
The current control TFT 504 in the pixel portion 507 includes a channel formation region 403 and high-concentration impurity regions 374 and 375 that function as a source region or a drain region. The capacitor 505 is formed so that the first conductive layer 332a and the second conductive layer 332b function as one electrode.
[0119]
In this embodiment, the structure in which the EL layer is formed on the pixel electrode (anode) and then the cathode is formed is shown, but the structure in which the EL layer and the anode are formed on the pixel electrode (cathode) is also possible. good. However, in this case, unlike the bottom emission described so far, the top emission is used. At this time, it is desirable that the switching TFT and the current control TFT be formed of the n-channel TFT having the low concentration impurity region (LDD region) described in this embodiment.
[0120]
In this embodiment, the driving voltage of the TFT is 1.2 to 10V, preferably 2.5 to 5.5V.
[0121]
Further, when the display of the pixel portion is operating (in the case of moving image display), the background is displayed by the pixel emitting the EL element, and the character display is performed by the pixel not emitting the EL element. It is good, but when the video display in the pixel portion is stationary for a certain period or longer (referred to as standby in this specification), the display method is switched (reversed) to save power. It is good to keep. Specifically, a character is displayed by a pixel from which the EL element emits light (also referred to as character display), and a background is displayed by a pixel from which the EL element does not emit light (also referred to as background display).
[0122]
[Example 2]
Next, a method for completing the EL module shown in FIG. 6 as a light-emitting device will be described with reference to FIG.
[0123]
FIG. 7A is a top view showing a state in which the EL module is sealed, and FIG. 7B is a cross-sectional view taken along line AA ′ in FIG. 7A. 701 indicated by a dotted line is a source side driver circuit, 702 is a pixel portion, and 703 is a gate side driver circuit. Further, 704 is a cover material, 705 is a first seal material, 706 is a second seal material, and the inside surrounded by the first seal material 705 is a space.
[0124]
Reference numeral 708 denotes a wiring for transmitting signals input to the source side driver circuit 701 and the gate side driver circuit 703, and receives a video signal and a clock signal from an FPC (flexible printed circuit) 709 serving as an external input terminal. Although only the FPC is shown here, a printed wiring board (PWB) may be attached to the FPC. The light-emitting device in this specification includes not only a light-emitting device body but also a state in which an FPC or a PWB is attached thereto.
[0125]
Next, a cross-sectional structure will be described with reference to FIG. A pixel portion 702 and a gate side driver circuit 703 are formed over the substrate 710. The pixel portion 702 is formed by a plurality of pixels including a current control TFT 711 and a pixel electrode 712 electrically connected to the drain thereof. The The gate side driver circuit 703 is formed using a CMOS circuit (see FIG. 5) in which an n-channel TFT 713 and a p-channel TFT 714 are combined.
[0126]
The pixel electrode 712 functions as an anode of the EL element. A bank 715 is formed at both ends of the pixel electrode 712, and an EL layer 716 and an EL element cathode 717 are formed on the pixel electrode 712.
[0127]
The cathode 717 also functions as a wiring common to all pixels, and is electrically connected to the FPC 709 via the connection wiring 708. Further, all elements included in the pixel portion 702 and the gate side driver circuit 703 are covered with a cathode 717 and a passivation film 718.
[0128]
Further, a cover material 704 is bonded to the first seal material 705. Note that a spacer made of a resin film may be provided in order to secure a gap between the cover material 704 and the EL element. A space 707 inside the first sealing material 705 is filled with an inert gas such as nitrogen. Note that an epoxy-based resin is preferably used as the first sealing material 705. The first sealing material 705 is desirably a material that does not transmit moisture and oxygen as much as possible. Further, a substance having a hygroscopic effect or a substance having an effect of preventing oxidation may be contained in the space 707.
[0129]
In this embodiment, FRP (Fiberglass-Reinforced Plastics), PVF (polyvinyl fluoride), Mylar, polyester, or acrylic can be used as the material of the plastic substrate constituting the cover material 704.
[0130]
In addition, after the cover material 704 is bonded using the first sealant 705, a second seal material 706 is provided so as to cover the side surface (exposed surface). Note that the second sealing material 706 can be made of the same material as the first sealing material 705.
[0131]
By enclosing the EL element in the space 707 with the above structure, the EL element can be completely shut off from the outside, and a substance that promotes deterioration due to oxidation of the EL layer such as moisture or oxygen enters from the outside. Can be prevented. Therefore, a highly reliable light-emitting device can be obtained.
[0132]
The configuration of the present embodiment can be implemented by freely combining with any configuration of the first embodiment.
[0133]
Example 3
Here, a more detailed top structure of the pixel portion is shown in FIG. 8A, and a circuit diagram is shown in FIG. 8B. In FIG. 8, the switching TFT 804 provided on the substrate is formed using the switching (n-channel type) TFT 503 in FIG. Therefore, the description of the structure may be referred to the description of the switching (n-channel type) TFT 503. A wiring indicated by 803 is a gate wiring that electrically connects the gate electrodes 804a and 804b of the switching TFT 804.
[0134]
Note that although a double gate structure in which two channel formation regions are formed is used in this embodiment, a single gate structure in which one channel formation region is formed or a triple gate structure in which three channel formation regions are formed may be used.
[0135]
The source of the switching TFT 804 is connected to the source wiring 815 and the drain is connected to the drain wiring 805. The drain wiring 805 is electrically connected to the gate electrode 807 of the current control TFT 806. The current control TFT 806 is formed using the current control (p-channel type) TFT 504 shown in FIG. Therefore, the description of the structure may be referred to the description of the current control (p-channel type) TFT 504. In this embodiment, a single gate structure is used, but a double gate structure or a triple gate structure may be used.
[0136]
The source of the current control TFT 806 is electrically connected to the current supply line 816, and the drain is electrically connected to the drain wiring 817. The drain wiring 817 is electrically connected to a pixel electrode (anode) 818 indicated by a dotted line.
[0137]
At this time, a storage capacitor (capacitor) is formed in a region indicated by 819. The capacitor 819 is formed between the semiconductor film 820 electrically connected to the current supply line 816, an insulating film (not shown) in the same layer as the gate insulating film, and the gate electrode 807. A capacitor formed by the gate electrode 807, the same layer (not shown) as the first interlayer insulating film, and the current supply line 816 can also be used as the storage capacitor.
[0138]
It should be noted that the configuration of this embodiment can be implemented in combination with any of the configurations of Embodiment 1 and Embodiment 2.
[0139]
Example 4
In this embodiment, an example of a pixel structure in a pixel portion of a light-emitting device in which the present invention is implemented with a structure different from that in Embodiment 1 is shown in FIG. 9A, and a cross-sectional structure of the pixel portion is shown in FIG. .
[0140]
First, in FIG. 9A, reference numeral 901 denotes a source signal line connected to the source of the switching TFT 902, and reference numeral 903 denotes a writing gate signal line connected to the gate of the switching TFT 902. Further, reference numeral 904 denotes a current control TFT, and reference numeral 905 denotes a capacitor (may be omitted). Reference numeral 906 denotes a current supply line, and reference numeral 907 denotes an erasing TFT, which is connected to the erasing gate signal line 908. Note that reference numeral 909 denotes an EL element, and reference numeral 910 denotes a counter power source. Refer to Japanese Patent Application No. 11-338786 for the operation of the erasing TFT 907.
[0141]
The drain of the erasing TFT 907 is connected to the gate electrode of the current control TFT 904 so that the gate voltage of the current control TFT 904 can be forcibly changed. Note that the erasing TFT 907 may be either an n-channel TFT or a p-channel TFT, but preferably has the same structure as the switching TFT 902 so that the off-state current can be reduced.
[0142]
Next, a cross-sectional structure will be described.
In FIG. 9B, an n-channel TFT formed by a known method is used as the switching TFT 902 provided over the substrate 900.
In this embodiment, a double gate structure is used. The double gate structure has a structure in which two TFTs are substantially connected in series, and there is an advantage that the off-current value can be reduced. Alternatively, a p-channel TFT formed using a known method may be used.
[0143]
Next, the erasing TFT 907 is an n-channel TFT formed using a known method. Note that a p-channel TFT formed using a known method may be used. Note that the drain wiring 926 of the erasing TFT 907 is electrically connected to the drain wiring 916 of the switching TFT 902 and the gate electrode 935 (935a, 935b) of the current control TFT by another wiring.
[0144]
In this embodiment, the structures of the switching TFT 902 and the erasing TFT 907 are both formed so that the gate electrode does not overlap the LDD region through the gate insulating film.
[0145]
The current control TFT 904 is a p-channel TFT formed by a known method. The gate electrode 935 (935a, 935b) of the current control TFT is electrically connected to the drain wiring 916 of the switching TFT 902 and the drain wiring 926 of the erasing TFT 907 by another wiring.
[0146]
Note that the structure of the current control TFT 904 is formed so that the gate electrode does not overlap the source region and the drain region with the gate insulating film interposed therebetween.
[0147]
In this embodiment, the current control TFT 904 is illustrated as a single gate structure, but a multi-gate structure in which a plurality of TFTs are connected in series may be used. Further, a structure may be employed in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of portions so that heat can be emitted with high efficiency. Such a structure is effective as a countermeasure against deterioration due to heat.
[0148]
The drain wiring 936 is connected to the current supply line 906, and a constant voltage is always applied.
[0149]
A first passivation film 941 is provided on the switching TFT 902, the current control TFT 904, and the erasing TFT 907, and an interlayer insulating film 942 made of a resin insulating film is formed thereon. It is very important to flatten the step due to the TFT using the interlayer insulating film 942. Since an EL layer to be formed later is very thin, a light emission defect may occur due to the presence of a step. Therefore, it is desirable to planarize the pixel electrode before forming the pixel electrode so that the EL layer can be formed as flat as possible.
[0150]
A transparent conductive film is used as the pixel electrode (anode) 943. Specifically, a conductive film made of a compound of indium oxide and zinc oxide is used. Of course, a conductive film made of a compound of indium oxide and tin oxide may be used.
It is electrically connected to the drain region of the current control TFT 904.
[0151]
An EL layer 945 is formed in a groove (corresponding to a pixel) formed by banks 944a and 944b formed of an insulating film (preferably resin) and on the bank. Although only one pixel is shown here, the pixel is formed by forming a hole injection layer, a hole transport layer, a plurality of light emitting layers, an electron transport layer, and an electron injection layer as shown in this embodiment mode. An EL layer 945 including a plurality of light emitting layers is formed in the part.
[0152]
In this embodiment, a cathode 946 is formed on the EL layer 945. The cathode 946 is made of MgAg.
[0153]
When the cathode 946 is formed, the EL element 909 is completed. Note that the EL element 909 here refers to a capacitor formed by a pixel electrode (anode) 943, an EL layer 945, and a cathode 947.
[0154]
In this embodiment, a protective electrode 947 made of aluminum is further formed on the cathode 946, and a passivation film 948 is further formed thereon. As the passivation film 948, a silicon nitride film or a silicon nitride oxide film is preferable. This purpose is to cut off the EL element from the outside, and has both the meaning of preventing deterioration due to oxidation of the organic EL material and the meaning of suppressing degassing from the organic EL material. This increases the reliability of the light emitting device.
[0155]
As described above, the present invention can also be used for a light-emitting device having a structure as shown in FIG. Although only the structure of the pixel portion has been described in this embodiment, the drive circuit has the same configuration as that shown in Embodiment 1.
[0156]
In addition, the structure of a present Example can be implemented in combination with any structure of Example 1- Example 3 freely.
[0157]
Example 5
Next, FIG. 10A illustrates an example of a pixel structure in a pixel portion of a light-emitting device in which the present invention is implemented with a structure different from that in Embodiment 4, and FIG. 10B illustrates a cross-sectional structure of the pixel portion.
The details of the driving method and the like may be referred to Japanese Patent Application No. 2000-127384.
[0158]
First, in FIG. 10A, reference numeral 1001 denotes a source signal line connected to the source of the switching TFT 1002, and reference numeral 1003 denotes a writing gate signal line connected to the gate electrode of the switching TFT 1002. Further, reference numeral 1004 (1004a, 1004b) denotes a current control TFT, and reference numeral 1005 denotes a capacitor (can be omitted). Reference numeral 1006 denotes a current supply line, and reference numeral 1007 denotes an erasing TFT, which is connected to the erasing gate signal line 1008. Reference numeral 1009 denotes an EL element, and reference numeral 1010 denotes a counter power source.
[0159]
The drain of the erasing TFT 1007 is connected to the gate electrode of the current control TFT 1004 so that the gate voltage of the current control TFT 1004 can be forcibly changed. Note that the erasing TFT 1007 may be either an n-channel TFT or a p-channel TFT, but preferably has the same structure as the switching TFT 1002 so that the off-state current can be reduced.
[0160]
In this embodiment, as the current control TFT 1004, a first current control TFT 1004a and a second current control TFT 1004b are provided in parallel. Thus, the heat generated by the current flowing through the active layer of the current control TFT can be efficiently radiated, and deterioration of the current control TFT can be suppressed. In addition, variations in drain current caused by variations in characteristics such as threshold values and mobility of the current control TFT can be suppressed.
[0161]
In this embodiment, two TFTs, the first current control TFT 1004a and the second current control TFT 1004b, are used as the current control TFT. However, the present embodiment is not limited to this. In each pixel, the number of TFTs used as current control TFTs may be two or more.
[0162]
Further, a cross-sectional view of the light emitting device in this embodiment is shown in FIG. 10B, but the description is omitted because it has almost the same structure as that shown in Embodiment 3, but in the description of FIG. As mentioned above, there are two current control TFTs and they are formed in parallel. This will be described.
[0163]
In FIG. 10B, the current control TFT 1004 includes a first current control TFT 1004a and a second current control TFT 1004b.
Note that the drain 1032a of the first current control TFT 1004a is electrically connected to the pixel electrode 1043 of the EL element 1009 through the drain wiring 1036a. Similarly, the drain 1032b of the second current control TFT 1004b is also electrically connected to the pixel electrode 1043 of the EL element 1009 through the drain wiring 1036b. Note that the structures of the first current control TFT 1004a and the second current control TFT 1004b are both formed so that the gate electrode does not overlap the source region and the drain region with the gate insulating film interposed therebetween.
[0164]
The gate electrode 1034 (1034a, 1034b) of the first current control TFT 1004a and the gate electrode 1035 (1035a, 1035b) of the second current control TFT 1004b are connected via the drain 1012 and the drain wiring 1016 of the switching TFT 1002. Electrically connected. Note that the drain 1022 of the erasing TFT 1007 and the drain wiring 1026 are electrically connected to each other.
[0165]
In this embodiment, the structures of the switching TFT 1002 and the erasing TFT 1007 are both formed so that the gate electrode does not overlap the LDD region through the gate insulating film.
[0166]
Although only the structure of the pixel portion has been described in this embodiment, the drive circuit has the same configuration as that shown in Embodiment 1.
In addition, the configuration of this embodiment can be implemented by freely combining with any of the configurations of Embodiments 1 to 4.
[0167]
Example 6
In this example, a case where a light-emitting layer is formed for each of a plurality of pixel columns, unlike the light-emitting layer described in the embodiment mode of the present invention, will be described with reference to FIGS.
[0168]
In FIG. 11A, a source side driver circuit 1102, a gate side driver circuit 1103, and a pixel portion 1104 are formed over a substrate 1101. Note that a light-emitting layer is formed for each of a plurality of pixel columns in the pixel portion 1104, and an enlarged view of the pixel portion 1104 is illustrated in FIG.
[0169]
In FIG. 11B, a plurality of pixels 1105 are formed side by side in the vertical and horizontal directions. Note that the pixel 1105 is formed by a gate line (G1), a source line (S1), and a current supply line (V1) provided in the pixel portion.
[0170]
In this embodiment, the pixel column having the gate line (G1 to Gy), the source line (S1), and the current supply line (V1) is referred to as m1, and the gate line (G1 to Gy), the source line (S2), and The pixel column having the current supply line (V2) is referred to as m2, and the pixel column including the gate lines (G1 to Gy), the source line (Sx), and the current supply line (Vx) is referred to as mx.
[0171]
In this embodiment, the light emitting layer a (1106a) is formed in the pixel column composed of m1 and m2, the pixel column m3 is used as the spare region a (1107a), and then the light emitting layer b is formed in the pixel columns from m4 to mx-2. (1106b) is formed and the pixel column mx-1 is used as the spare region b (1107b), and then the light emitting layer c (1106c) is formed in the pixel column mx. Note that formation of the light-emitting layer is omitted because it is sufficient to use the same method as that shown in the embodiment mode of the invention.
[0172]
In addition, the structure of the pixel portion shown in this embodiment differs from the pixel portion shown in FIG. 1B in not only the shape of the light emitting layer but also the circuit configuration. This is because it is necessary to connect to a different current supply line for each light emitting layer, and in the pixel portion of this embodiment, the current supply lines (V1 to Vx) are parallel to the source lines (S1 to Sx). And they are formed alternately.
[0173]
Note that when a light emitting layer having a shape different from that shown in this embodiment is formed, it is necessary to have a circuit configuration in which different current supply lines are connected to each light emitting layer.
[0174]
The configuration of the present embodiment can be implemented in combination with any of the configurations of Embodiments 1 to 5.
[0175]
Example 7
In driving the light emitting device of the present invention, analog driving using an analog signal as an image signal can be performed, or digital driving using a digital signal can be performed.
[0176]
When analog driving is performed, an analog signal is sent to the source wiring of the switching TFT, and the analog signal including the gradation information becomes the gate voltage of the current control TFT. Then, the current control TFT controls the current flowing in the EL element, and the light emission intensity of the EL element is controlled to perform gradation display. Note that when analog driving is performed, the current control TFT is preferably operated in a saturation region.
[0177]
On the other hand, in the case of performing digital driving, gradation display called time-division driving is performed unlike analog gradation display. That is, the color gradation is visually changed by adjusting the length of the light emission time. In the case of performing digital driving, the current control TFT is preferably operated in a linear region.
[0178]
Since an EL element has a very high response speed compared to a liquid crystal element, it can be driven at a high speed. Therefore, it can be said that the element is suitable for time-division driving in which gradation display is performed by dividing one frame into a plurality of subframes.
[0179]
As described above, since the present invention is a technique related to an element structure, any driving method may be used.
[0180]
In addition, the structure of a present Example can be implemented in combination freely with any structure of Example 1- Example 6. FIG.
[0181]
Example 8
In the first embodiment, the case of the top gate type TFT has been described. However, since the present invention is not limited to the TFT structure, a bottom gate type TFT (typically an inverted stagger type TFT) is used as shown in FIG. May be used. Further, the reverse stagger type TFT may be formed by any means.
[0182]
Note that FIG. 12A is a top view of an EL module formed in manufacturing a light-emitting device using a bottom-gate TFT. A source side driver circuit 1201, a gate side driver circuit 1202, and a pixel portion 1203 are formed. FIG. 12B is a cross-sectional view of the region a1204 of the pixel portion 1203 when the light-emitting device is turned off at xx ′ in FIG.
[0183]
In FIG. 12B, only the current control TFT among the pixel TFTs will be described. Reference numeral 1211 denotes a substrate, and reference numeral 1212 denotes an insulating film serving as a base (hereinafter referred to as a base film). As the substrate 1211, a light-transmitting substrate, typically a glass substrate, a quartz substrate, a glass ceramic substrate, or a crystallized glass substrate can be used. However, it must withstand the maximum processing temperature during the fabrication process.
[0184]
In addition, the base film 1212 is particularly effective when a substrate containing mobile ions or a conductive substrate is used, but the base film 1212 may not be provided on the quartz substrate. As the base film 1212, an insulating film containing silicon may be used. Note that in this specification, an “insulating film containing silicon” specifically refers to silicon such as a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film (SiOxNy: x and y are each represented by an arbitrary integer). On the other hand, it refers to an insulating film containing oxygen or nitrogen at a predetermined ratio.
[0185]
Reference numeral 1213 denotes a current control TFT, which is formed of a p-channel TFT. As shown in this embodiment, when the EL light emission direction is the upper surface of the substrate (the surface on which the TFT and the EL layer are provided), the switching TFT is formed by an n-channel TFT, and the current control TFT is also an n-channel TFT. A structure formed of a type TFT is preferable. However, the present invention is not limited to this configuration. The switching TFT and the current control TFT may be either an n-channel TFT or a p-channel TFT.
[0186]
The current control TFT 1213 includes an active layer including a source region 1214, a drain region 1215, and a channel formation region 1216, a gate insulating film 1217, a gate electrode 1218, a first interlayer insulating film 1219, a source wiring 1220, and a drain wiring 1221. Formed. In this embodiment, the current control TFT 1213 is an n-channel TFT.
[0187]
The drain region of the switching TFT is connected to the gate electrode 1218 of the current control TFT 1213. Although not shown, specifically, the gate electrode 1218 of the current control TFT 1213 is electrically connected to the drain region (not shown) of the switching TFT via the drain wiring (not shown). Note that the gate electrode 1218 has a single gate structure, but may have a multi-gate structure. The source wiring 1220 of the current control TFT 1213 is connected to a current supply line (not shown).
[0188]
The current control TFT 1213 is an element for controlling the amount of current injected into the EL element 1230, and a relatively large amount of current flows. Therefore, it is preferable to design the channel width (W) to be larger than the channel width of the switching TFT. Further, it is preferable that the channel length (L) is designed to be long so that excessive current does not flow through the current control TFT 1213. Desirably, it is set to 0.5 to 2 μA (preferably 1 to 1.5 μA) per pixel.
[0189]
Furthermore, the deterioration of the TFT may be suppressed by increasing the thickness of the active layer (particularly the channel formation region) of the current control TFT 1213 (preferably 50 to 100 nm, more preferably 60 to 80 nm).
[0190]
After the current control TFT 1213 is formed, a first interlayer insulating film 1219 and a second interlayer insulating film (not shown) are formed, and a pixel electrode 1223 electrically connected to the current control TFT 1213 is formed. In this embodiment, the pixel electrode 1223 made of a conductive film functions as the cathode of the EL element 1230.
[0191]
Specifically, an alloy film of aluminum and lithium is used, but a conductive film made of an element belonging to Group 1 or 2 of the periodic table or a conductive film added with these elements may be used.
[0192]
Then, after the pixel electrode 1213 is formed, a third interlayer insulating film 1224 is formed. The third interlayer insulating film 1224 serves as a so-called bank.
[0193]
Next, an EL layer 1225 is formed. Note that FIG. 12B is a cross-sectional view in which pixel columns in which the same EL layer is formed are arranged.
[0194]
The EL layer in this example uses Alq3 as an electron injection layer, BCP as an electron transport layer, and CBP doped with Ir (ppy) 3 as a light emitting layer. Furthermore, it formed using (alpha) -NPD as a positive hole transport layer.
[0195]
Next, an anode 1226 made of a transparent conductive film is formed on the EL layer. In this embodiment, a conductive film made of a compound of indium oxide and tin oxide or a compound of indium oxide and zinc oxide is used as the transparent conductive film.
[0196]
Further, by forming a passivation film made of an insulating material on the anode, an EL module having an inverted staggered TFT structure can be formed. Note that the light-emitting device manufactured according to this example can emit light in the direction of the arrow (upper surface) in FIG.
[0197]
Since the inverted stagger type TFT has a structure in which the number of steps is easily reduced as compared with the top gate type TFT, it is very advantageous for reducing the manufacturing cost which is the subject of the present invention.
[0198]
In addition, the structure of a present Example can be implemented in combination freely with any structure of Example 1-7.
[0199]
Example 9
Since the light-emitting device of the present invention is a self-luminous type, it has excellent visibility in a bright place as compared with a liquid crystal display, and has a wide viewing angle. Therefore, it can be used as a display unit of various electric appliances.
[0200]
Such an electric appliance of the present invention includes a navigation system, a sound reproducing device (car audio, audio component, etc.), a game device, a portable information terminal (mobile computer, mobile phone, portable game machine, electronic book, etc.), recording Examples include a device provided with a display that can reproduce a medium and display an image thereof. In particular, a portable information terminal that is often viewed from an oblique direction emphasizes the wide viewing angle, and thus it is desirable to use a light emitting device. Specific examples of these electric appliances are shown in FIGS.
[0201]
FIG. 13A illustrates a display device, which includes a housing 1301, a support base 1302, a display portion 1303, and the like. Note that the display portion 1303 is housed and appears when the display portion 1303 is opened in the direction of the arrow when in use. The operation button 1304 is also covered with the display unit 1303 when not used, but appears when the display unit 1303 is opened.
[0202]
The light emitting device of the present invention can be used in the display portion 1303. Note that since the light-emitting device of the present invention is a self-luminous type, a backlight is not necessary, and a display portion thinner than a liquid crystal display can be obtained.
[0203]
FIG. 13B is a train or bus destination display version used at a station, a bus stop, or the like, and includes a main body 1310, a display portion 1311, an attachment portion 1312, and the like. The light emitting device of the present invention can be used in the display portion 1311. Thereby, the display can be divided for each type of train or route and each destination.
[0204]
FIG. 13C illustrates a game machine, which includes a main body 1321, a display portion 1322, operation buttons a1323, operation buttons b1324, a speaker portion 1325, and the like. The light emitting device of the present invention can be used in the display portion 1322.
[0205]
In addition, the electric appliances often display information distributed through electronic communication lines, and in particular, opportunities for displaying moving image information are increasing. Since the response speed of the EL material is very high, the light emitting device of the present invention is preferable for displaying moving images.
[0206]
FIG. 14A illustrates a mobile phone, which includes a main body 1401, an audio output unit 1402, an audio input unit 1403, a display unit 1404, an operation switch 1405, and an antenna 1406. The light emitting device of the present invention can be used in the display portion 1404. Note that the display portion 1404 can reduce power consumption of the mobile phone by displaying white characters on a black background.
[0207]
14B is also a mobile phone, but unlike FIG. 14A, it is a two-fold type. A main body 1411, an audio output unit 1412, an audio input unit 1413, a display unit a1414, a display unit b1415, and an antenna 1416 are included. Note that this type of mobile phone does not have an operation switch, but as shown in FIGS. 14C, 14D, and 14E on one of the display units a and b. The character information is displayed and the function is given. In addition, image information is mainly displayed on the other display unit.
Note that the light-emitting device of the present invention can be used in the display portion a1414 or the display portion b1415.
[0208]
FIG. 14F illustrates a sound reproducing device, specifically a car audio, which includes a main body 1421, a display portion 1422, and operation switches 1423 and 1424. The light-emitting device of the present invention can be used in the display portion 1422. Moreover, although the vehicle-mounted audio is shown in the present embodiment, it may be used for a portable or household sound reproducing device. Note that the display portion 1422 can reduce power consumption by displaying white characters on a black background. This is particularly effective in a portable sound reproducing apparatus.
[0209]
In the portable electric appliance shown in this embodiment, as a method for reducing power consumption, a sensor unit for sensing external brightness is provided, and when used in a dark place, the luminance of the display unit is reduced. For example, a method of adding a function such as dropping.
[0210]
As described above, the application range of the present invention is extremely wide and can be used for electric appliances in various fields. Moreover, you may apply any structure shown in Example 1- Example 8 to the electric appliance of a present Example.
[0211]
Example 10
Next, in this embodiment, a case where an SRAM is introduced into the pixel portion will be described. FIG. 15 shows an enlarged view of the pixel 1504.
[0212]
In FIG. 15, reference numeral 1505 denotes a switching TFT. A gate electrode of the switching TFT 1505 is connected to a gate signal line 1506 which is one of gate signal lines (G1 to Gn) for inputting a gate signal. One of a source region and a drain region of the switching TFT 1505 is connected to a source signal line 1507 which is one of source signal lines (S1 to Sn) for inputting a signal, and the other is connected to an input side of the SRAM 1508. The output side of the SRAM 1508 is connected to the gate electrode of the current control TFT 1509.
[0213]
One of a source region and a drain region of the current control TFT 1509 is connected to a current supply line 1510 which is one of current supply lines (V1 to Vn), and the other is connected to an EL element 1511.
[0214]
The EL element 1511 includes an anode, a cathode, and an EL layer provided between the anode and the cathode. When the anode is connected to the source region or the drain region of the current control TFT 1509, in other words, when the anode is a pixel electrode, the cathode serves as a counter electrode. Conversely, when the cathode is connected to the source region or drain region of the current control TFT 1509, in other words, when the cathode is a pixel electrode, the anode is a counter electrode.
[0215]
The SRAM 1508 has two p-channel TFTs and two n-channel TFTs. The source region of the p-channel TFT is Vddh on the high voltage side, and the source region of the n-channel TFT is Vss on the low voltage side. Each is connected. One p-channel TFT and one n-channel TFT are paired, and two pairs of p-channel TFT and n-channel TFT exist in one SRAM.
[0216]
The drain regions of the paired p-channel TFT and n-channel TFT are connected to each other. The gate electrodes of the paired p-channel TFT and n-channel TFT are connected to each other. The drain regions of one pair of p-channel TFT and n-channel TFT are kept at the same potential as the gate electrode of the other pair of p-channel TFT and n-channel TFT. I'm leaning.
[0217]
The drain region of one pair of p-channel and n-channel TFTs is the input side for receiving an input signal (Vin), and the other pair of p-channel and n-channel TFTs. The drain region is an output side from which an output signal (Vout) is output.
[0218]
The SRAM is designed to hold Vin and output Vout that is a signal obtained by inverting Vin. That is, when Vin is Hi, Vout is a Lo signal corresponding to Vss, and when Vin is Lo, Vout is a Hi signal corresponding to Vddh.
[0219]
As shown in this embodiment, when one SRAM is provided in the pixel 1504, since the memory data in the pixel is held, a still image is displayed with most of the external circuits stopped. It is possible. Thereby, low power consumption can be realized.
In addition, a plurality of SRAMs can be provided in a pixel. When a plurality of SRAMs are provided, a plurality of data can be held, so that gradation display by time gradation can be performed.
[0220]
In addition, the structure of a present Example can be implemented in combination with any structure of Example 1- Example 9 freely.
[0221]
【The invention's effect】
By implementing the present invention, multi-coloring of an active matrix high-definition light-emitting device can be easily performed. Furthermore, power saving can be realized by using a light emitting layer made of a triplet compound among a plurality of light emitting layers.
[Brief description of the drawings]
1A and 1B illustrate a method for manufacturing a pixel portion of a light-emitting device of the present invention.
2A and 2B illustrate a method for manufacturing a pixel portion of a light-emitting device of the present invention.
3 shows a manufacturing process of the light-emitting device of Example 1. FIG.
4 shows a manufacturing process of the light-emitting device of Example 1. FIG.
5 shows a manufacturing process of the light-emitting device of Example 1. FIG.
6 shows a manufacturing process of the light-emitting device of Example 1. FIG.
7 shows a sealing structure of a light-emitting device of Example 2. FIG.
8 is a top view of a pixel portion and a circuit diagram of a light emitting device of Example 3. FIG.
9A and 9B are a circuit diagram and a cross-sectional view of a pixel portion of a light emitting device according to Example 4.
10A and 10B are a circuit diagram and a cross-sectional view of a pixel portion of a light-emitting device of Example 5.
11A to 11C illustrate a method for manufacturing a pixel portion of a light-emitting device of the present invention.
12 is a top view and a cross-sectional view of a light-emitting device of Example 8. FIG.
13 is a diagram showing a specific example of an electric appliance using the light-emitting device of Example 9. FIG.
14 is a diagram showing a specific example of an electric appliance using the light-emitting device of Example 9. FIG.
15 is a diagram showing a pixel portion of the light emitting device of Example 10. FIG.

Claims (4)

A plurality of pixels provided in a matrix on a substrate;
The plurality of pixels are divided into first, second and third pixel groups composed of a plurality of adjacent pixels.
In a region where the first pixel group is provided, a first EL layer is provided,
In the region where the second pixel group is provided, no EL layer is provided,
In a region where the third pixel group is provided, a second EL layer is provided,
The material of the first EL layer is different from the material of the second EL layer,
Each of the plurality of pixels includes a transistor;
The first pixel group is adjacent to the second pixel group;
The light emitting device, wherein the second pixel group is adjacent to the third pixel group. Oite to claim 1,
The first pixel group is the pixels arranged in a first pixel row,
The second pixel group is the pixels arranged in a second pixel row;
The light emitting device according to claim 3, wherein the third pixel group is the pixels arranged in a third pixel row. Oite to claim 1,
The first pixel group is the pixels arranged in a first pixel column,
The second pixel group is the pixels arranged in a second pixel column,
The light emitting device, wherein the third pixel group is the pixels arranged in a third pixel column. The electronic device using the said light-emitting device as described in any one of Claims 1 thru | or 3 .

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