JP4954380B2 - Light emitting device, semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、電子装置の構成に関する。本発明は、特に、絶縁基板上に作成される薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型電子装置に関する。
【０００２】
【従来の技術】
近年、ＬＣＤ（液晶ディスプレイ）に替わるフラットパネルディスプレイとして、ＥＬディスプレイが注目を集めており、活発な研究が行われている。
【０００３】
ＥＬ素子は、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発生するルミネッセンス）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いた電子装置にも適用可能である。
【０００４】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
また、本明細書中では、陽極、ＥＬ層及び陰極で形成される素子をＥＬ素子と呼ぶ。
【０００６】
ＬＣＤには、駆動方式として大きく分けて２つのタイプがあった。１つは、ＳＴＮ−ＬＣＤなどに用いられているパッシブマトリクス型であり、もう１つは、ＴＦＴ−ＬＣＤなどに用いられているアクティブマトリクス型であった。ＥＬディスプレイにおいても、同様に、大きく分けて２種類の駆動方式がある。１つはパッシブマトリクス型、もう１つがアクティブマトリクス型である。
【０００７】
パッシブマトリクス型の場合は、ＥＬ素子の上部と下部とに、電極となる配線が配置されている。そして、その配線に電圧を順に加えて、ＥＬ素子に電流を流すことによって点灯させている。
一方、アクティブマトリクス型の場合は、各画素にＴＦＴを有し、各画素内で信号を保持出来るようになっている。
【０００８】
ＥＬディスプレイに用いられているアクティブマトリクス型電子装置の構成例を図１５に示す。図１５（Ａ）は全体回路構成図であり、中央に画素部を有している。画素部の左側には、ゲート信号線を制御するためのゲート信号線側駆動回路が配置されている。画素部の上側には、ソース信号線を制御するためのソース信号線側駆動回路が配置されている。図１５（Ａ）において、点線枠で囲まれている部分が１画素分の回路である。拡大図を図１５（Ｂ）に示す。図１５（Ｂ）において、１５０１は、画素に信号を書き込む時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。図１５（Ｂ）では、スイッチング用ＴＦＴはダブルゲート構造となっているが、シングルゲート構造あるいはトリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造をとっても良い。また、ＴＦＴの極性は回路の構成形態によっていずれかの極性を用いれば良い。１５０２はＥＬ素子１５０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）である。図１５（Ｂ）では、ＥＬ素子１５０３の陽極１５０９と電流供給線１５０７との間に配置されている。別の構成方法として、ＥＬ素子１５０３の陰極１５１０と陰極電極１５０８の間に配置したりすることも可能である。また、ＴＦＴの極性は回路の構成形態によっていずれかの極性を用いれば良い。ただし、トランジスタの動作としてソース接地が良いこと、ＥＬ素子１５０３の製造上の制約などから、ＥＬ駆動用ＴＦＴにはｐチャネル型を用い、ＥＬ素子１５０３の陽極１５０９と電流供給線１５０７との間にＥＬ駆動用ＴＦＴを配置する方式が一般的であり、多く採用されている。１５０４は、ソース信号線１５０６から入力される信号（電圧）を保持するための保持容量である。図１５（Ｂ）での保持容量１５０４の一方の端子は、電流供給線１５０７に接続されているが、専用の配線を用いることもある。スイッチング用ＴＦＴ１５０１のゲート端子は、ゲート信号線１５０５に、ソース端子は、ソース信号線１５０６に接続されている。また、ＥＬ駆動用ＴＦＴ１５０２のドレイン端子はＥＬ素子１５０３の陽極１５０９に、ソース端子は電流供給線１５０７に接続されている。
【０００９】
次に、同図１５を参照して、アクティブマトリクス型電子装置の回路の動作について説明する。まず、ゲート信号線１５０６が選択されると、スイッチング用ＴＦＴ１５０１のゲートに電圧が印加され、スイッチング用ＴＦＴ１５０１が導通状態になる。すると、ソース信号線１５０６の信号（電圧）が保持容量１５０４に蓄積される。保持容量１５０４の電圧は、ＥＬ駆動用ＴＦＴ１５０２のゲート・ソース間電圧ＶGSとなるため、 保持容量１５０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ１５０２とＥＬ素子１５０３に流れる。その結果、ＥＬ素子１５０３が点灯する。
【００１０】
ＥＬ素子１５０３の輝度、つまりＥＬ素子１５０３を流れる電流量は、ＶGSによって制御出来る。ＶGSは、保持容量１５０４の電圧であり、それはソース信号線１５０５に入力される信号（電圧）である。つまり、ソース信号線１５０５に入力される信号（電圧）を制御することによって、ＥＬ素子１５０３の輝度を制御する。最後に、ゲート信号線１５０６を非選択状態にして、スイッチング用ＴＦＴ１５０１のゲートを閉じ、スイッチング用ＴＦＴ１５０１を非導通状態にする。その時、保持容量１５０４に蓄積された電荷は保持される。よって、ＶGSは、そのまま保持され、ＶGSに応じた電流がＥＬ駆動用ＴＦＴ１５０２とＥＬ素子１５０３に流れ続ける。
【００１１】
以上の内容に関しては、SID99 Digest : P372 :“Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 :“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。
【００１２】
【発明が解決しようとする課題】
アクティブマトリクス型電子装置においては、その表示性能の面から、画素には大きな保持容量を持たせるとともに、高開口率化が求められている。各画素が高い開口率を持つことにより光の利用効率が向上し、表示装置の省電力化および小型化が達成出来る。
【００１３】
近年、画素サイズの微細化が進み、より高精細な画像が求められている。画素サイズの微細化は１つの画素に占めるＴＦＴおよび配線の形成面積が大きくなり画素開口率を低減させている。
【００１４】
そこで、規定の画素サイズの中で各画素の高開口率を得るためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠である。
【００１５】
以上のように、少ないマスク数で画素開口率の高いアクティブマトリクス型電子装置を実現するためには、従来にない新しい画素構成が求められている。
【００１６】
本発明は、そのような要求に答えるものであり、新規の構成を有する画素を用いて、マスク数および工程数を増加させることなく、高い開口率を実現した画素を有する電子装置を提供することを課題とする。
【００１７】
【課題を解決するための手段】
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じた。
【００１８】
本発明の電子装置は、その画素部の構成において、あるゲート信号線が、その選択期間以外の期間においては、一定の電位をとっている点に着目した。本発明の電子装置における特徴は、ｉ行目のゲート信号線が選択されているとき、ｉ行目の画素に電流を供給する電流供給線を、ｉ行目のゲート信号線を含むゲート信号線のいずれか１本によって代用することにより、画素部においてある割合を占めている電流供給線を省略することが出来る、というものである。この方法により、マスク枚数や作成工程数を増加させることなく、画素部において高い開口率を実現することが出来る。また、従来の開口率と同等にするならば、信号線の幅をより大きくとることが出来るため、抵抗の低減やノイズの低減といった、画質の向上に寄与することが出来る。
【００１９】
以下に、本発明の電子装置の構成について記載する。
【００２０】
請求項１に記載の本発明の電子装置は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、
前記ソース信号線駆動回路は、複数のソース信号線を有し、
前記ゲート信号線駆動回路は、複数のゲート信号線を有し、
前記画素部は、複数の画素がマトリクス状に配置された構造を有し、
前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、
前記スイッチング用トランジスタのゲート電極は、ゲート信号線と電気的に接続され、
前記スイッチング用トランジスタの不純物領域のうち、一方はソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、
前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうちいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２１】
請求項２に記載の本発明の電子装置は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、
前記ソース信号線駆動回路は、複数のソース信号線を有し、
前記ゲート信号線駆動回路は、複数のゲート信号線を有し、
前記画素部は、複数の画素がマトリクス状に配置された構造を有し、
前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、
ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、
前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、
前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうちいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続され、
ｉ行目の画素におけるＥＬ素子への電流の供給は、ｉ行目の画素におけるＥＬ駆動用トランジスタの不純物領域のうちの一方と電気的に接続された前記ゲート信号線によって行われることを特徴としている。
【００２２】
請求項３に記載の本発明の電子装置は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、
前記ソース信号線駆動回路は、複数のソース信号線を有し、
前記ゲート信号線駆動回路は、複数のゲート信号線を有し、
前記画素部は、複数の画素がマトリクス状に配置された構造を有し、
前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、
ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、
前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、
前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうちいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続され、
ｉ行目に走査される前記ゲート信号線は、ｉ行目に走査される前記ゲート信号線と電気的に接続された前記スイッチング用トランジスタを制御する機能と、ｉ行目に走査される前記ゲート信号線と電気的に接続されたＥＬ駆動用トランジスタを介して、ＥＬ素子への電流供給を行う機能とを有することを特徴としている。
【００２３】
請求項４に記載の本発明の電子装置は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、
前記ソース信号線駆動回路は、複数のソース信号線を有し、
前記ゲート信号線駆動回路は、複数のゲート信号線を有し、
前記画素部は、複数の画素がマトリクス状に配置された構造を有し、
前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、
ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、
前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、
前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうち、ｉ行目に走査される前記ゲート信号線を除くいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２４】
請求項５に記載の本発明の電子装置は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、
前記ソース信号線駆動回路は、複数のソース信号線を有し、
前記ゲート信号線駆動回路は、複数のゲート信号線を有し、
前記画素部は、複数の画素がマトリクス状に配置された構造を有し、
前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、
ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、
前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、
前記ＥＬ駆動用トランジスタの不純物領域のうち、一方はｉ−１行目に走査される前記ゲート信号線と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２５】
請求項６に記載の本発明の電子装置は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、
前記ソース信号線駆動回路は、複数のソース信号線を有し、
前記ゲート信号線駆動回路は、複数のゲート信号線を有し、
前記画素部は、複数の画素がマトリクス状に配置された構造を有し、
前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、
ソース信号線より、スイッチング用トランジスタを介してＥＬ駆動用トランジスタに映像信号が入力され、
複数の前記ゲート信号線のうち１本より、ＥＬ駆動用トランジスタを介してＥＬ素子への電流供給が行われることを特徴としている。
【００２６】
請求項７に記載の本発明の電子装置は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、
前記ソース信号線駆動回路は、複数のソース信号線を有し、
前記ゲート信号線駆動回路は、複数のゲート信号線を有し、
前記画素部は、複数の画素がマトリクス状に配置された構造を有し、
前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、
ソース信号線より、ｉ行目に走査される前記ゲート信号線と電気的に接続されたスイッチング用トランジスタを介してＥＬ駆動用トランジスタに映像信号が入力され、
複数の前記ゲート信号線のうち、ｉ行目に走査される前記ゲート信号線を除く１本より、ＥＬ駆動用トランジスタを介してＥＬ素子への電流供給が行われることを特徴としている。
【００２７】
請求項８に記載の本発明の電子装置は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、
前記ソース信号線駆動回路は、複数のソース信号線を有し、
前記ゲート信号線駆動回路は、複数のゲート信号線を有し、
前記画素部は、複数の画素がマトリクス状に配置された構造を有し、
前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、
ソース信号線より、ｉ行目に走査される前記ゲート信号線と電気的に接続されたスイッチング用トランジスタを介してＥＬ駆動用トランジスタに映像信号が入力され、
ｉ−１行目に走査される前記ゲート信号線より、ＥＬ駆動用トランジスタを介してＥＬ素子への電流供給が行われることを特徴としている。
【００２８】
請求項９に記載の本発明の電子装置は、
請求項１乃至請求項８のいずれか１項に記載の電子装置において、
前記ＥＬ素子の発光方向が、駆動回路が形成されている基板に向かう方向であるとき、前記ＥＬ素子と電気的に接続された前記ＥＬ駆動用トランジスタの極性はＰチャネル型であり、
前記ＥＬ素子の発光方向が、駆動回路が形成されている基板に向かう方向に対して逆の方向であるとき、前記ＥＬ素子と電気的に接続された前記ＥＬ駆動用トランジスタの極性はＮチャネル型であることを特徴としている。
【００２９】
請求項１０に記載の本発明の電子装置は、
請求項１乃至請求項９のいずれか１項に記載の電子装置において、
ゲート信号線は、アルミニウムあるいはそれを主たる成分とした材料を用いて形成されることを特徴としている。
【００３０】
【発明の実施の形態】
本発明の内容について述べる。図１、図２を参照する。図２は通常の構成のＥＬ画素を、図１は本発明の構成のＥＬ画素を示している。それぞれ、（Ａ）には画素の平面図、（Ｂ）にはその回路図を示している。図２（Ｂ）中、２０１はスイッチング用ＴＦＴ、２０２はＥＬ駆動用ＴＦＴ、２０３はＥＬ画素、２０４は保持容量、２０５はソース信号線、２０６はゲート信号線、２０７は電流供給線、２０８は陰極電極、２０９はＥＬ画素の陽極、２１０はＥＬ画素の陰極である。図１（Ｂ）中、１０１はスイッチング用ＴＦＴ、１０２はＥＬ駆動用ＴＦＴ、１０３はＥＬ画素、１０４は保持容量、１０５はソース信号線、１０６はｉ行目に走査されるゲート信号線、１０８は陰極配線、１０９はＥＬ画素の陽極、１１０はＥＬ画素の陰極、１１１は隣り合う１行前の行のゲート信号線である。スイッチングＴＦＴ１０１，２０１は、前述したように、ＥＬ素子の構造に応じて極性を決定すれば良い。
【００３１】
また、図１、図２におけるスイッチング用ＴＦＴは、ダブルゲート構造をとっているが、シングルゲート構造でも良いし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造をとっていても良い。
【００３２】
なお、ＥＬ駆動用ＴＦＴのソース領域とドレイン領域のうちいずれか一方に電気的に接続されているゲート信号線は、必ずしも隣り合う１行前の行のゲート信号線である必要はない。
【００３３】
従来の画素構成では、図２に示すように、専用の電流供給線２０７を配置し、ＥＬ駆動用ＴＦＴ２０２のソース電極や保持容量２０４の電極を電流供給線２０７に接続していた。対して本発明では、図１に示すように、ＥＬ駆動用ＴＦＴ１０２のソース電極や保持容量１０４の電極は、別の行のゲート信号線１１１に接続する。この場合、配置の関係と各部の電圧の関係とにより、１行前に走査されるゲート信号線に接続するのが望ましい。
【００３４】
図１（Ｂ）に示した画素１個分の回路を、３行２列に画素を並べた場合の回路図を図３に示す。なお、図３中の画素は図１（Ｂ）にて示したものと同様であるので、番号は図１（Ｂ）に付したものを継承する。図３では、ｉ行目のゲート信号線１０６によって制御される画素部を、Ａで示される点線枠で囲っている。ただし図では２列分のみ表示しているが、列方向にはパネルの水平方向の画素数分続くものである。ＥＬ駆動用ＴＦＴ１０２のソース領域や保持容量１０４の電極は、ｉ−１行目の行のゲート信号線１１１に接続している。ゲート信号線は、図において向かって上の行から順に下方向に走査されていくので、１行前のゲート信号線に接続していることになる。
【００３５】
本発明の着眼点は、現在選択している行に信号を書き込んでいるとき、既に１行前のゲート信号線は非選択状態に戻っているということである。そして、再び選択されるようになるまでの間は、電位は一定（非選択状態）に保たれる。そこで、１行前のゲート信号線を定電位線、つまり、電流供給線として取り扱う点に特徴がある。つまり、ゲート信号線と電流供給線とを共用するようにする。その結果、配線数を減らすことが出来、開口率を向上させることが出来る。
【００３６】
次に、図１に示した本発明の電子装置を駆動するための基本的な信号パターンを図４に示す。ここでは、各部の電位は、スイッチング用ＴＦＴ、ＥＬ駆動用ＴＦＴの極性がともにｐチャネル型である場合を例として示している。図４では、同じ列の画素（ある１本のソース信号線に接続されている画素）におけるｉ−１行目からｉ＋２行目までの４行分の各配線での信号パターンを示している。そして、説明のため、時間を期間Ａから期間Ｆまでに分割して示している。図４に示されているのは、ｉ−１行目からｉ＋２行目までの、ＥＬ駆動用ＴＦＴ１０２のゲート電位、ソース信号線１０５の電位、ゲート信号線１０６の電位、陰極配線１０８の電位、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧ＶGSである。
【００３７】
まず、各行において、ゲート信号線が選択されて、次の行へシフトしていく。スイッチング用ＴＦＴは、ｐチャネル型であるので、ゲート信号線の電位がスイッチング用ＴＦＴのソース領域の電位よりも十分に低い（つまりスイッチング用ＴＦＴのゲート・ソース間電圧の絶対値がしきい値電圧を上回る）ときに、スイッチング用ＴＦＴは導通状態となる。その時のゲート信号線の電位は、ソース信号線の電圧が画素に書き込まれるようにするため、ソース信号線での最も低い電位よりも十分低くしておく必要がある。まず、ｉ−１行目では、期間Ｂにおいて、ゲート信号線が選択される。ｉ行目では、期間Ｃにおいて選択され、ｉ＋１行目では、期間Ｄにおいて選択され、ｉ＋２行目では、期間Ｅにおいて選択される。このように、各行において、ゲート信号線が選択されて、次の行へシフトしていく。
【００３８】
次に、ソース信号線の電位について述べる。ここでは、ある１列のソース信号線に、各行の画素が接続している。よって、ｉ−１行目からｉ＋２行目までにおいて、ソース信号線の電位は同一である。ここでは、期間Ａと期間Ｄとにおいて、期間の終了時におけるソース信号線の電位はＨｉ信号の状態にあり、期間Ｂ、期間Ｃ、期間Ｅ、期間Ｆにおいて、期間の終了時におけるソース信号線の電位はＬＯ信号の状態にあるとする。実際のソース信号線の電位は、表示パターンによって、様々な値を取る。
【００３９】
次に、各画素のＥＬ駆動用ＴＦＴのゲート電極での電位について述べる。まず、ｉ行目について考える。期間Ａ以前の期間においては、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、高い状態にあるとする。そして期間Ｂにおいては、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極での電位は下がる。これは、ｉ行目の保持容量の片方の電極がｉ−１行目のゲート信号線に接続されており、そのｉ−１行目のゲート信号線が選択され、ｉ−１行目のゲート信号線の電圧が低くなることが原因である。つまり、保持容量には、すでに蓄積されている電荷があり、保持容量の両端には、その電荷に応じた電圧がかかっている。その状態において、保持容量の片方の電極、つまり、ｉ−１行目のゲート信号線の電圧を下げる。すると、ｉ行目のスイッチング用ＴＦＴが非導通状態にあるため、ｉ行目の画素の保持容量の電荷、つまり、保持容量の両端の電圧はそのまま保持され、保持容量のもう一方の電極、つまり、ｉ行目のＥＬ駆動用ＴＦＴのゲート電極の電位も同程度だけ下がる。よって、保持容量の両端の電圧、つまり、ｉ行目のＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、ｉ−１行目のゲート信号線の電位が変わっても、変化しない。
【００４０】
この場合、期間Ａでは、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は小さいので、ＥＬ素子には、電流が流れず、非発光状態にあった。従って、期間Ｂにおいても、ＥＬ駆動用ＴＦＴのゲート電極の電位は下がったが、同時に、ＥＬ駆動用ＴＦＴのソース電極の電位も下がるため、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、期間Ａと期間Ｂとでは、同じである。よって、期間Ｂにおいては、ｉ行目の画素のＥＬ素子には、電流は流れない。また、たとえ、ＥＬ駆動用ＴＦＴが導通状態にあったとしても、期間Ｂでは、ＥＬ駆動用ＴＦＴのソース電極の電位は下がり、ＥＬ素子の陰極配線の電位よりも低くなることが想定されるため、ＥＬ素子には、順バイアスの電圧はかからなくなるため、電流は流れなくなる。そして、期間Ｂの最後において、ｉ−１行目のゲート信号線の電圧が元に戻る。その結果、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も元に戻る。
【００４１】
次に、期間Ｃに移る。期間Ｃでは、ｉ行目のゲート信号線が選択される。よって、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、ソース信号線の電位と同じになる。期間Ｃでは、ソース信号線は、ＬＯ信号の状態にあるとしている。よって、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も、ソース信号線と同電位となり、低くなる。その時、保持容量の片方の電極、つまり、ｉ−１行目のゲート信号線の電位は、すでに高い状態に戻っている。よって、保持容量には、ｉ−１行目のゲート信号線とｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極との間の電圧が加わることになり、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は大きくなる。従って、ｉ行目の画素のＥＬ駆動用ＴＦＴは導通状態になる。また、ｉ−１行目のゲート信号線の電位、つまり、ｉ行目の画素のＥＬ駆動用ＴＦＴのソース電極の電位は、すでに高い状態に戻っているので、ｉ行目のＥＬ素子の陽極の電位は、陰極配線の電位よりも高い。その結果、ｉ行目のＥＬ素子に電流が流れ、発光する。ｉ行目のＥＬ素子を流れる電流は、ｉ−１行目のゲート信号線を通して供給される。よって、各行のゲート信号線の配線抵抗は、十分低くしておく必要がある。
【００４２】
次に、期間Ｄへ移る。期間Ｄでは、ｉ行目のゲート信号線の電圧が元に戻り、ｉ行目のスイッチング用ＴＦＴは非導通状態になる。そして、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、そのまま保持される。この時、ｉ−１行目のゲート信号線の電位、つまり、ｉ行目の画素の保持容量の電極とＥＬ駆動用ＴＦＴのソース電極の電位もそのまま変わらない。よって、以後、ｉ行目の画素のＥＬ駆動用ＴＦＴは導通状態になり、ｉ行目のＥＬ素子に電流が流れ続ける。
【００４３】
同様にして、ｉ＋１行目について考える。期間Ｂ以前の期間においては、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、高い状態にあるとする。そして期間Ｃにおいては、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極での電位は下がる。これは、ｉ＋１行目の保持容量の片方の電極がｉ行目のゲート信号線に接続されており、そのｉ行目のゲート信号線が選択され、ｉ行目のゲート信号線の電圧が低くなることが原因である。そして、期間Ｃの最後において、ｉ行目のゲート信号線の電圧が元に戻り、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も元に戻る。
【００４４】
次に、期間Ｄに移る。期間Ｄでは、ｉ＋１行目のゲート信号線が選択される。よって、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、ソース信号線の電位と同じになる。期間Ｄでは、ソース信号線は、Ｈ信号の状態にあるとしている。よって、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も、ソース信号線と同電位となり、高くなる。その時、保持容量の片方の電極、つまり、ｉ行目のゲート信号線の電位は、すでに高い状態に戻っている。よって、保持容量には、ｉ行目のゲート信号線とｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極との間の電圧が加わることになり、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は小さくなる。従って、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴは非導通状態になり、ｉ＋１行目のＥＬ素子に電流が流れず、発光しない。
【００４５】
次に、期間Ｅへ移る。期間Ｅでは、ｉ＋１行目のゲート信号線の電圧が元に戻り、ｉ＋１行目のスイッチング用ＴＦＴは非選択状態になる。ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位はそのまま保持される。ｉ行目のゲート信号線の電位、つまり、ｉ＋１行目の画素の保持容量の電極とＥＬ駆動用ＴＦＴのソース電極の電位もそのまま変わらない。よって、以後、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴは非導通状態になり、ｉ＋１行目のＥＬ素子に電流が流れない状態が続く。
【００４６】
同様にして、ｉ＋２行目について考える。期間Ｃ以前の期間においては、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、低い状態にあるとする。そして期間Ｄにおいては、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極での電位は下がる。これは、ｉ＋２行目の保持容量の片方の電極がｉ＋１行目のゲート信号線に接続されており、そのｉ＋１行目のゲート信号線が選択され、ｉ＋１行目のゲート信号線の電圧が低くなることが原因である。期間Ｃ以前の期間では、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は大きいので、ｉ＋２行目の画素のＥＬ素子には、電流が流れ、発光状態にあった。期間Ｄにおいては、ＥＬ駆動用ＴＦＴのゲート電極の電位は下がったが、同時に、ＥＬ駆動用ＴＦＴのソース電極の電位も下がるため、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、期間Ｃ以前の期間と期間Ｄとでは、同じである。ただし、ＥＬ駆動用ＴＦＴが導通状態にあったとしても、期間Ｄでは、ＥＬ駆動用ＴＦＴのソース電極の電位は下がり、ＥＬ素子の陰極配線の電位よりも低くなるため、ＥＬ素子には、電流は流れなくなる。そして、期間Ｄの最後において、ｉ＋１行目のゲート信号線の電圧が元に戻る。その結果、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も元に戻る。
【００４７】
次に、期間Ｅに移る。期間Ｅでは、ｉ＋２行目のゲート信号線が選択される。よって、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、ソース信号線の電位と同じになる。期間Ｅでは、ソース信号線は、Ｌ信号の状態にあるとしている。よって、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も、ソース信号線と同電位となり、低くなる。その時、保持容量の片方の電極、つまり、ｉ＋１行目のゲート信号線の電位は、すでに高い状態に戻っている。よって、保持容量には、ｉ＋１行目のゲート信号線とｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極との間の電圧が加わることになり、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は大きくなる。従って、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴは導通状態になり、ｉ＋２行目のＥＬ素子に電流が流れ、発光する。ｉ＋２行目のＥＬ素子を流れる電流は、ｉ＋１行目のゲート信号線を通して供給される。
【００４８】
次に、期間Ｆへ移る。期間Ｆでは、ｉ＋２行目のゲート信号線の電圧が元に戻り、ｉ＋２行目のスイッチング用ＴＦＴは非導通状態になる。ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位はそのまま保持される。ｉ＋１行目のゲート信号線の電位、つまり、ｉ＋２行目の画素の保持容量の電極とＥＬ駆動用ＴＦＴのソース電極の電位もそのまま変わらない。よって、以後、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴは導通状態になり、ｉ＋２行目のＥＬ素子に電流が流れ続ける。
【００４９】
以上のような動作を繰り返していけば、ＥＬ駆動用ＴＦＴ１０２のソース電極や保持容量１０４の電極を別の行のゲート信号線に接続することにより、ゲート信号線を通してＥＬ素子に電流を供給させて、動作させることが出来る。
【００５０】
次に、ＴＦＴの極性について述べる。
【００５１】
ＥＬ駆動用ＴＦＴの場合は、従来通りで良い。つまり、ｎチャネル型でもｐチャネル型でも良い。ただし、トランジスタの動作としてソース接地が良いこと、ＥＬ素子の製造上の制約などを考えると、ｐチャネル型の方が望ましい。
【００５２】
スイッチング用ＴＦＴについては、ゲート信号線の電位によって、設定する必要がある。つまり、ゲート信号線とＥＬ素子の陽極電極とをＥＬ駆動用ＴＦＴを介して接続する場合においては、ＥＬ素子に電流を流すためには、ゲート信号線の電位は、陰極配線よりも高くする必要がある。よって、スイッチング用ＴＦＴにおいて、非導通状態においてゲート信号線を高い電位にしておくためには、ｐチャネル型を用いる必要がある。一方、もし仮に、ゲート信号線とＥＬ素子の陰極電極とをＥＬ駆動用ＴＦＴを介して接続する場合においては、スイッチング用ＴＦＴは、ｎチャネル型を用いる必要がある。
【００５３】
なお、本発明は、アナログ階調方式、デジタル階調方式のどちらでも適応可能である。
【００５４】
【実施例】
以下に本発明の実施例について記述する。
【００５５】
[実施例１]
図５（Ａ）に、電子装置全体の回路構成例を示す。中央に画素部が配置されている。１画素分の回路図は、図５（Ａ）において、点線枠５００で囲んだ部分である。図５（Ｂ）に回路図を示す。図５（Ｂ）内に付した番号は図１（Ｂ）のものと同一である。左側には、ゲート信号線１０６、１１１を制御するための、ゲート信号線側駆動回路が配置されている。図示していないが、ゲート信号線側駆動回路は、画素部の左右両側に対称に配置するとより効果的に駆動できる。上側には、ソース信号線１０５を制御するため、ソース信号線側駆動回路が配置されている。
【００５６】
ソース信号線１０５に入力する信号は、デジタル量でもアナログ量でも構わない。つまり、本発明は、デジタル階調の場合であっても、アナログ階調の場合であっても、適用する事が出来る。
【００５７】
次に、デジタル階調と時間階調を組み合わせて、kビット（２k）の階調を表現させた場合について述べる。簡単のため、３ビット（２3＝８）の階調を表現することにする。図６、図７に、各行のゲート信号線の電位を示したタイミングチャートを示す。画素を構成するＴＦＴの極性には、スイッチング用ＴＦＴ、ＥＬ駆動用ＴＦＴともにｐチャネル型を用いる場合を例とした。
【００５８】
タイミングチャートの構成としては、まず、１フレーム期間を３個のサブフレーム期間、ＳＦ1〜ＳＦ3に分割する。各サブフレーム期間の中には、アドレス（書き込み）期間Ｔａ1〜Ｔａ3やサステイン（点灯）期間Ｔｓ1〜Ｔｓ3がある。Ｔｓ1〜Ｔｓ3の長さは、２のべき乗で変わるようにする。つまり、Ｔｓ1：Ｔｓ2：Ｔｓ3=４：２：１とする。
【００５９】
まず、１行づつ、画素に信号を入力していく。この場合、ゲート信号線１０６を選択して、ソース信号線１０５を通って、画素に信号を入力していく。そして、この動作を、ゲート信号線第１行目から最終行目まで行う。
【００６０】
ここで、アドレス期間は、１行目のゲート信号線が選択されてから、最終行目のゲート信号線が選択される時までの期間である。よって、アドレス期間の長さは、どのサブフレーム期間中においても、同一である。
【００６１】
次に、ＳＦ2に移る。ここでも同様に、ゲート信号線１０６を選択して、ソース信号線１０５を通って、画素に信号を入力していく。そして、この動作を、ゲート信号線第１行目から最終行目まで行う。
【００６２】
この間、陰極配線１０８における電位は、一定である。よって、各画素のサステイン期間は、ある１つのサブフレーム期間で画素に信号が書き込まれた時から、次のサブフレーム期間で画素に信号が書き込まれる時までの期間となる。従って、あるサブフレーム期間においては、各行によって、サステイン期間のタイミングは異なるが、その長さは全て同じである。
【００６３】
次に、ＳＦ3に移る。ここでも同様に、ゲート信号線１０６を選択して、ソース信号線１０５を通って、画素に信号を入力していく。ＳＦ3では、アドレス期間Ｔａ3は、サステイン期間Ｔｓ3よりも長い。よって、Ｔｓ3の期間が終了して、すぐに次のフレーム期間のサブフレームＳＦ1でのアドレス期間Ｔａ1に入ると、異なる２行のゲート信号線を同時に選択することになるため、正常に２行分の信号を同時に入力することは出来ない。そこで、Ｔｓ3の期間が終了した後、１行目から順に、１行前のゲート信号線の電位を上げていくようにする。つまり、１行前のゲート信号線を選択状態にする。すると、１行目の画素から順に、ＥＬ素子に電圧が印加されなくなっていき、ＥＬ素子が点灯しなくなっていく。ただしこの時は、複数行のゲート信号線が同時に選択されるので、無関係な行にも信号が入力されていく。しかし実際は、無関係な行では、ＥＬ素子に電圧が印加されなくなっており、ＥＬ素子は点灯しなくなっていくので、考えなくても良い。そして、アドレス期間Ｔａ3が終了し、次のアドレス期間Ｔａ1が開始すると、通常の動作に戻していく。これにより、サステイン期間Ｔｓ3の長さを制御することが出来る。このように、一つ前の行のゲート信号線の電位を上げておき、非表示期間を設ける期間を、クリア期間（Ｔｃn ｎ：サブフレーム期間に付された番号）と呼ぶことにする。
【００６４】
このように、サステイン期間がアドレス期間よりも短い場合、サステインが終了してから、アドレス期間が終了する、あるいは、次のアドレス期間が開始するまでの期間をクリア期間に設定する。これにより、サステイン期間がアドレス期間よりも短くても、サステイン期間の長さを自由に設定することが出来る。
【００６５】
[実施例２]
本実施例においては、実施例１で説明した電子装置の作成方法例として、画素部の周辺に設けられる駆動回路（ソース信号線側駆動回路、ゲート信号線側駆動回路等）のＴＦＴと、画素部のスイッチングＴＦＴおよびＥＬ駆動用ＴＦＴとを同一基板上に作成する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部としてはその基本構成回路であるＣＭＯＳ回路と、画素部としてはスイッチング用ＴＦＴとＥＬ駆動用ＴＦＴとを図示することにする。
【００６６】
まず、図８（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００６７】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００６８】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2] (代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００６９】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００７０】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００７１】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００７２】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００７３】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例は、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられるが、特に、第１の導電膜５００８と第２の導電膜５００９とが、エッチングにより選択比の取れる組み合わせを用いて形成することが好ましい。（図８（Ａ））
【００７４】
次に、レジストによるマスク５０１０を形成し、電極および配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜およびＴａ膜とも同程度にエッチングされる。
【００７５】
上記のエッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層および第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。ゲート絶縁膜５００７は、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ、薄くなった領域が形成される。
【００７６】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。（図８（Ｂ））
【００７７】
次に、第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ電力(１３．５６[MHz])を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０[W]のＲＦ（１３．５６[MHz]）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。ゲート絶縁膜５００７は、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ、薄くなった領域が形成される。（図８（Ｃ））
【００７８】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００７９】
そして、図９（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図８（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第１の導電層５０２６ａ〜５０３０ａと重なる第３の不純物領域５０３２〜５０４１と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０４２〜５０５１とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19[atoms/cm3]の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18[atoms/cm3]の濃度となるようにする。
【００８０】
そして、図９（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００５、５００６に一導電型とは逆の導電型の第４の不純物領域５０５２〜５０７４を形成する。第２の導電層５０１２〜５０１５を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３、配線を形成する第２の導電層５０３１はレジストマスク５２００で全面を被覆しておく。不純物領域５０５２〜５０５４、５０５５〜５０５７、５０５８〜５０６０、５０６１〜５０６５、５０６６〜５０６８、５０６９〜５０７１、５０７２〜５０７４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21[atoms/cm3]となるようにする。
【００８１】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の形状の導電層５０２６〜５０３０がゲート電極として機能する。また、５０３１は信号線として機能する。
【００８２】
こうして導電型の制御を目的として図９（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２６〜５０３１に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００８３】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８４】
次に、図１０（Ａ）に示すように、第１層間絶縁膜５０７５を形成する。第１層間絶縁膜５０７５としては、珪素を含む絶縁膜を単層で用いるか、２種類以上の珪素を含む絶縁膜を組み合わせた積層膜を用いれば良い。また、膜厚は４００[nm]〜１．５[μm]とすれば良い。本実施例では、２００[nm]厚の窒化酸化珪素膜を形成した。活性化手段としては、ファーネスアニール法、レーザーアニール法、またはランプアニール法で行うことが出来る。本実施例では電熱炉において窒素雰囲気中、５５０[℃]、４時間の熱処理を行う。
【００８５】
このとき、第１層間絶縁膜はゲート電極の酸化を防止する役目を果たしている。
【００８６】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８７】
なお、第１層間絶縁膜５０７５に積層膜を用いる場合、一つの層を形成する工程と他の層を形成する工程との間に水素化処理を行っても良い。
【００８８】
次に、活性化工程が終了したら図１０（Ｂ）に示すように、第２層間絶縁膜５０７６を形成した後、第１層間絶縁膜５０７５、第２層間絶縁膜５０７６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続電極を含む）５０７７〜５０８２、ゲート信号線５０８４をパターニング形成した後、接続電極５０８２に接する画素電極５０８３をパターニング形成する。
【００８９】
第２層間絶縁膜５０７６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２層間絶縁膜５０７６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【００９０】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域５０１８〜５０２６またはｐ型の不純物領域５０５４〜５０６５に達するコンタクトホール、配線５０３２に達するコンタクトホール、電流供給線５０３３に達するコンタクトホール、およびゲート電極５０２９、５０３０に達するコンタクトホール（図示せず）をそれぞれ形成する。
【００９１】
また、配線（接続電極、信号線を含む）５０７７〜５０８２、５０８４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【００９２】
ところで、本発明の画素構成を有する回路を構成する際には、前記３層構造の積層膜の一部を利用してゲート信号線を形成し、そのゲート信号線を電流供給線と共用するので、低抵抗の材料（例えば、アルミニウム、銅などを主たる成分とする材料）を用いることが望ましい。
【００９３】
また、本実施例では、画素電極５０８３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０８３を接続電極５０８２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０８３がＥＬ素子の陽極となる。
【００９４】
次に、図１０（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０８３に対応する位置に開口部を形成して第３層間絶縁膜５０８５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまう。
【００９５】
次に、ＥＬ層５０８６および陰極（ＭｇＡｇ電極）５０８７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０８６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０８７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【００９６】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。
【００９７】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層および陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層および陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層および陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層および陰極を形成するまで真空を破らずに処理することが好ましい。
【００９８】
ここではＲＧＢに対応した三種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【００９９】
なお、ＥＬ層５０８６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
【０１００】
次いで、ＥＬ層および陰極を覆って保護電極５０８８を形成する。この保護電極５０８８としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５０８８はＥＬ層および陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、ＥＬ層および陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０１０１】
最後に、窒化珪素膜でなるパッシベーション膜５０８９を３００[nm]の厚さに形成する。実際には保護電極５０８８がＥＬ層を水分等から保護する役割を果たすが、さらにパッシベーション膜５０８９を形成しておくことで、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１０２】
こうして図１０（Ｂ）に示すような構造のアクティブマトリクス型電子装置が完成する。図１０（Ｂ）中、Ａ−Ａ'、Ｂ−Ｂ'で示される部分は、図１（Ａ）におけるＡ−Ａ'断面およびＢ−Ｂ'断面に対応している。
【０１０３】
なお、本実施例におけるアクティブマトリクス型電子装置の作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１０４】
ところで、本実施例のアクティブマトリクス型電子装置は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１０５】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１０６】
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域およびチャネル形成領域を含み、ＧＯＬＤ領域はゲート絶縁膜を介してゲート電極と重なっている。
【０１０７】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１０８】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介してゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１０９】
なお、実際には図１０（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１１０】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中ではＥＬディスプレイ（またはＥＬモジュール）という。
【０１１１】
[実施例３]
本実施例では、本発明の電子装置を作製した例について説明する。
【０１１２】
図１１（Ａ）は本発明を用いた電子装置の上面図であり、図１１（Ａ）をＸ−Ｘ'面で切断した断面図を図１１（Ｂ）に示す。図１１（Ａ）において、４００１は基板、４００２は画素部、４００３はソース信号線側駆動回路、４００４はゲート信号線側駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外部機器へと接続される。
【０１１３】
このとき、少なくとも画素部、好ましくは駆動回路および画素部を囲むようにしてカバー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図１１（Ｂ）に図示）が設けられている。
【０１１４】
また、図１１（Ｂ）は本実施例の電子装置の断面構造であり、基板４００１、下地膜４０１２の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部用ＴＦＴ４０１４（但し、ここではＥＬ素子への電流を制御するＥＬ駆動用ＴＦＴだけ図示している）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造あるいはボトムゲート構造）を用いれば良い。
【０１１５】
公知の作製方法を用いて駆動回路用ＴＦＴ４０１３、画素部用ＴＦＴ４０１４が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素部用ＴＦＴ４０１４のドレインと電気的に接続する透明導電膜でなる画素電極４０１６を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０１６を形成したら、絶縁膜４０１７を形成し、画素電極４０１６上に開口部を形成する。
【０１１６】
次に、ＥＬ層４０１８を形成する。ＥＬ層４０１８は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１１７】
本実施例では、シャドウマスクを用いて蒸着法によりＥＬ層を形成する。シャドウマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層および青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の電子装置とすることもできる。
【０１１８】
ＥＬ層４０１８を形成したら、その上に陰極４０１９を形成する。陰極４０１９とＥＬ層４０１８の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０１８と陰極４０１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気で形成し、大気解放しないで陰極４０１９を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１１９】
なお、本実施例では陰極４０１９として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸着法で１［nm］厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００［nm］厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０１９は４０２０で示される領域において配線４００７に接続される。配線４００７は陰極４０１９に所定の電圧を与えるための電源線であり、導電性ペースト材料４０２１を介してＦＰＣ４００８に接続される。
【０１２０】
４０２０に示された領域において陰極４０１９と配線４００７とを電気的に接続するために、層間絶縁膜４０１５および絶縁膜４０１７にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０１５のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０１７をエッチングする際に、層間絶縁膜４０１５まで一括でエッチングしても良い。この場合、層間絶縁膜４０１５と絶縁膜４０１７が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１２１】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０２２、充填材４０２３、カバー材４００９が形成される。
【０１２２】
さらに、ＥＬ素子部を囲むようにして、カバー材４００９と基板４００１の内側にシーリング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシーリング材）４０１０が形成される。
【０１２３】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１２４】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１２５】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１２６】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１２７】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光性を有する必要がある。
【０１２８】
また、配線４００７はシーリング材４０１１および密封材４０１０と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０１２９】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０１３０】
[実施例４]
本実施例では、本発明を用いて実施例３とは異なる形態の電子装置を作製した例について、図１２（Ａ）、（Ｂ）を用いて説明する。図１１（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１３１】
図１２（Ａ）は本実施例の電子装置の上面図であり、図１２（Ａ）をＹ−Ｙ'面で切断した断面図を図１２（Ｂ）に示す。
【０１３２】
実施例３に従って、ＥＬ素子の表面を覆ってパッシベーション膜４０２２までを形成する。
【０１３３】
さらに、ＥＬ素子を覆うようにして充填材４０２３を設ける。この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１３４】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１３５】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１３６】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１３７】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１３８】
次に、充填材４０２３を用いてカバー材４００９を接着した後、充填材４０２３の側面（露呈面）を覆うようにフレーム材４０２４を取り付ける。フレーム材４０２４はシーリング材（接着剤として機能する）４０２５によって接着される。このとき、シーリング材４０２５としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材４０２５はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材４０２５の内部に乾燥剤を添加してあっても良い。
【０１３９】
また、配線４００７はシーリング材４０２５と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０２５の下を通ってＦＰＣ４００８に電気的に接続される。
【０１４０】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにフレーム材４０２４を取り付けているが、カバー材４００９、シーリング材４０２５およびフレーム材４０２４を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９、シーリング材４０２５およびフレーム材４０２４で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０１４１】
[実施例５]
ここで本発明の電子装置における画素部のさらに詳細な断面構造を図１３に示す。
【０１４２】
図１３において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造および作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に２つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、公知の方法で形成されたｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１４３】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５０４は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６に電気的に接続されている。
【０１４４】
ＥＬ駆動用ＴＦＴ４５０３はＥＬ素子４５１０を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、ＥＬ駆動用ＴＦＴ４５０３のドレイン側、あるいはソース側とドレイン側の両方に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける構造は極めて有効である。図１３においては、例としてＥＬ駆動用ＴＦＴ４５０３のソース側とドレイン側の両方にＬＤＤ領域を形成した例を示している。
【０１４５】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１４６】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のドレイン配線４５１２と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６にかかる電圧を保持する機能を有する。
【０１４７】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５１４が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５１５が形成される。
【０１４８】
４５１７は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、ＥＬ駆動用ＴＦＴ４５０３のドレイン領域に一部が覆い被さるように形成され、電気的に接続される。画素電極４５１７としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１４９】
次に有機樹脂膜４５１６を画素電極４５１７上に形成し、画素電極４５１７に面する部分をパターニングした後、ＥＬ層４５１９が形成される。なおここでは図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１５０】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１５１】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０［nm］（好ましくは４０〜１００［nm］）とすれば良い。
【０１５２】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光およびそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１５３】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１５４】
陽極４５２３まで形成された時点でＥＬ素子４５１０が完成する。なお、ここでいうＥＬ素子４５１０とは、画素電極（陰極）４５１７と、発光層４５１９と、正孔注入層４５２２および陽極４５２３で形成された保持容量とを指す。
【０１５５】
ところで、本実施例では、陽極４５２３の上にさらにパッシベーション膜４５２４を設けている。パッシベーション膜４５２４としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これにより電子装置の信頼性が高められる。
【０１５６】
以上のように本実施例において説明してきた電子装置は図１３のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強いＥＬ駆動用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な電子装置が得られる。
【０１５７】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５１９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の逆方向に向かって放射される。
【０１５８】
[実施例６]
本実施例では、実施例５に示した画素部において、ＥＬ素子４５１０の構造を反転させた構造について説明する。説明には図１４を用いる。なお、図１３の構造と異なる点はＥＬ素子の部分とＴＦＴ部分だけであるので、その他の説明は省略することとする。
【０１５９】
図１２において、スイッチング用ＴＦＴ４５０２は公知の方法で形成されたｐチャネル型ＴＦＴを用いる。ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたｐチャネル型ＴＦＴを用いる。ここで、スイッチング用ＴＦＴとＥＬ駆動用ＴＦＴとは、その極性の同じ物を用いることが望ましい。
【０１６０】
本実施例では、画素電極（陽極）４５２５として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１６１】
そして、樹脂膜でなる第３の層間絶縁膜４５２６が形成された後、発光層４５２８が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層４５２９、アルミニウム合金でなる陰極４５３０が形成される。
【０１６２】
その後、実施例５と同様に、有機ＥＬ材料の酸化を防止するためのパッシベーション膜４５３２が形成され、こうしてＥＬ素子４５３１が形成される。
【０１６３】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５２８で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０１６４】
[実施例７]
本実施例においては、実施例１とは異なる駆動方法を本発明の電子装置と組み合わせた場合について述べる。説明には図１６、図１７を参照する。
【０１６５】
ここでは、簡単のため、デジタル階調と時間階調とを組み合わせて、３ビットの階調（２3＝８階調）を表現する場合について説明する。図１６（Ａ）、（Ｂ）にタイミングチャートを示す。１フレーム期間を３つのサブフレーム期間ＳＦ1〜ＳＦ3に分割する。ＳＦ1〜ＳＦ3の各長さは、２のべき乗で決定される。つまりこの場合、ＳＦ1：ＳＦ2：ＳＦ3＝４：２：１（２2：２1：２0）となる。
【０１６６】
まず、最初のサブフレーム期間において、１段づつ画素に信号を入力していく。ただしこの場合、実際にゲート信号線が選択されるのは、前半のサブゲート信号線選択期間のみである。後半のサブゲート信号線選択期間には、ゲート信号線の選択は行われず、画素への信号の入力も行われない。この動作を、１段目から最終段まで行う。ここで、アドレス期間は、１段目のゲート信号線が選択されてから、最終段のゲート信号線が選択されるまでの期間である。よって、アドレス期間の長さは、どのサブフレーム期間においても同一である。
【０１６７】
続いて、第２のサブフレーム期間に入る。ここでも同様に、１段づつ画素に信号が入力される。この場合も、前半のサブゲート信号線選択期間においてのみ行われる。この動作を、１段目から最終段まで行う。
【０１６８】
この時、全画素の陰極配線には、一定電圧が印加されている。よって、あるサブフレーム期間における画素のサステイン（点灯）期間は、あるサブフレーム期間において画素に信号が書き込まれてから、次のサブフレーム期間において画素に信号が書き込まれ始めるまでの期間となる。よって、各段におけるサステイン期間は、時期が異なり、長さが等しい。
【０１６９】
続いて、第３のサブフレーム期間について説明する。まず、第１、第２のサブフレーム期間と同様に、前半のサブゲート信号線選択期間においてゲート信号線を選択し、画素に信号を書き込む場合について考えてみる。この場合、最終段付近の画素への信号の書き込みが始まる時には、すでに次のフレーム期間での１段目の画素への書き込み期間、つまりアドレス期間に入ってしまっている。その結果、第３のサブフレーム期間における最終段付近の画素への書き込みと、次のフレーム期間の第１のサブフレーム期間における前半のある画素への書き込みが重複することになるわけである。同時に異なる２段分の信号を異なる２段の画素に正常に書き込むことはできない。そこで、第３のサブフレーム期間においては、後半のサブゲート信号線選択期間にゲート信号線を選択していくことにする。すると、第１のサブフレーム期間（このサブフレーム期間は次のフレーム期間に属している）ではゲート信号線の選択は前半のサブゲート信号線選択期間において行われているから、同時に異なる２段の画素に信号を書き込みが行われることを回避することができる。
【０１７０】
以上のように、本発明の駆動方法においては、あるサブフレーム期間におけるアドレス期間が、別のサブフレーム期間におけるアドレス期間と重複する場合、複数のサブゲート信号線選択期間を利用して書き込み期間の割り当てを行うことにより、実際にゲート信号線の選択タイミングが重複しないようにすることができる。その結果、画素に正常に信号を書き込むことができる。
【０１７１】
図１７（Ａ）は、本実施例の駆動方法を実施するための回路構成例を示している。画素部は、本発明の電子装置の構造を有している。
【０１７２】
図１７（Ａ）において、中央に画素部が配置され、その上方には、ソース信号線を制御するためのソース信号線側駆動回路を有している。また左右には、ゲート信号線を制御するための、１対のゲート信号線側駆動回路を有している。第１のゲート信号線側駆動回路は、前半のサブゲート信号線選択期間にゲート信号線を選択し、第２のゲート信号線側駆動回路は、後半のサブゲート信号線選択期間にゲート信号線を選択する。
【０１７３】
図１７（Ｂ）は、図１７（Ａ）にて点線枠で示されている１画素部を拡大して示している。１７０１は第１のスイッチング用ＴＦＴ、１７０２は第２のスイッチング用ＴＦＴ、１７０３はＥＬ駆動用ＴＦＴ、１７０４はＥＬ素子、１７０５は保持容量、１７０６はソース信号線、１７０７は第１のゲート信号線側駆動回路によって選択されるｉ行目の第１のゲート信号線、１７０８は第２のゲート信号線側駆動回路によって選択されるｉ行目の第２のゲート信号線、１７０９は陰極電極、１７１０はＥＬ素子の陽極、１７１１はＥＬ素子の陰極、１７１２はＥＬ素子１７０４への電流供給線として機能する第３のゲート信号線である。第３のゲート信号線１７１２に関しては、前述の通り、隣り合う１行前の行のゲート信号線である必要はないが、ここでは簡単のため、隣り合う１行前の行のゲート信号線に接続されている場合を例にとって説明する。
【０１７４】
前半のサブゲート信号線選択期間にゲート信号線を選択する際には、アドレス期間において、第１のゲート信号線側駆動回路からの選択パルスが第１のゲート信号線１７０７から入力され、第１のスイッチング用ＴＦＴ１７０１が導通状態となる。その後、サステイン期間でＥＬ駆動用ＴＦＴ１７０３が導通状態となり、第３のゲート信号線１７１２から供給される電流がＥＬ素子１７０４に流れ、保持容量１７０５がＥＬ駆動用ＴＦＴ１７０３のゲート電極に印加される電荷を保持している期間だけ発光を続ける。
【０１７５】
後半のサブゲート信号線選択期間にゲート信号線を選択する際には、アドレス期間において、第２のゲート信号線側駆動回路からの選択パルスが第２のゲート信号線１７０８から入力され、第２のスイッチング用ＴＦＴ１７０２が導通状態となる。その後、サステイン期間でＥＬ駆動用ＴＦＴ１７０３が導通状態となり、第３のゲート信号線１７１２から供給される電流がＥＬ素子１７０４に流れ、保持容量１７０５がＥＬ駆動用ＴＦＴ１７０３のゲート電極に印加される電荷を保持している期間だけ発光を続ける。
【０１７６】
このように、本発明の画素は、様々な駆動方法と組み合わせて使用することが可能である。
【０１７７】
また、図１７（Ｂ）におけるＴＦＴ１７０１、１７０２、１７０３は、ここではシングルゲートＴＦＴを示しているが、本実施例においてはダブルゲート型や、それ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【０１７８】
[実施例８]
本実施例においては、実施例１におけるクリア期間による非表示期間を、実施例１とは異なる方法により設ける駆動方法を本発明の電子装置と組み合わせた場合について述べる。説明には図１８、図１９を参照する。
【０１７９】
図１８（Ａ）は、本実施例の駆動方法を行う際の、ゲート信号線の電位を示すタイミングチャートである。各サブフレーム期間におけるゲート信号線選択のタイミングは、実施例１と同様であるので、ここでは説明を省略する。
【０１８０】
実施例１では、サステイン期間Ｔｓ3と、次の行のアドレス期間Ｔａ1の重複を回避するために、電流供給線として機能しているゲート信号線の電位を上げることで、非表示期間（クリア期間）を設けていた。対して、本実施例においては、専用の信号線を用いてリセット信号を入力することにより、実施例１と同様の非表示期間を設ける。ここでは、この期間をリセット期間（Ｔｒn ｎ：サブフレーム期間に付された番号）と呼ぶことにする。
【０１８１】
図１９（Ａ）は、本実施例の駆動方法を実施するための回路構成例を示している。画素部は、本発明の電子装置の構造を有している。
【０１８２】
図１９（Ａ）において、中央に画素部が配置され、その上方には、ソース信号線を制御するためのソース信号線側駆動回路を有している。また左方には、ゲート信号線を制御するための、ゲート信号線側駆動回路を有している。図示していないが、ゲート信号線側駆動回路は、画素アレイの左右両側に配置するとより効果的に駆動できる。本実施例におけるゲート信号線側駆動回路は、リセット信号を出力する回路（図示せず）を有している。
【０１８３】
図１９（Ｂ）は、図１９（Ａ）にて点線枠で示されている１画素部を拡大して示している。１９０１はスイッチング用ＴＦＴ、１９０２はＥＬ駆動用ＴＦＴ、１９０３はＥＬ素子、１９０４は保持容量、１９０５はリセット用ＴＦＴ、１９０６はソース信号線、１９０７はｉ行目の第１のゲート信号線、１９０８は陰極電極、１９０９はＥＬ素子の陽極、１９１０はＥＬ素子の陰極、１９１１はＥＬ素子１９０３への電流供給線として機能する第２のゲート信号線、１９１２はリセット信号を入力するためのリセット信号線である。第２のゲート信号線１９１１に関しては、前述の通り、隣り合う１行前の行のゲート信号線である必要はないが、ここでは簡単のため、隣り合う１行前の行のゲート信号線に接続されている場合を例にとって説明する。
【０１８４】
ゲート信号線側駆動回路からの選択パルスが第１のゲート信号線１９０７から入力され、スイッチング用ＴＦＴ１９０１が導通状態となる。その後、サステイン期間でＥＬ駆動用ＴＦＴ１９０２が導通状態となり、第２のゲート信号線１９１１から供給される電流がＥＬ素子１９０３に流れ、保持容量１９０４がＥＬ駆動用ＴＦＴ１９０２のゲート電極に印加される電荷を保持している期間だけ発光を続ける。
【０１８５】
ここで、図１８（Ｂ）においてサステイン期間Ｔｓ3とアドレス期間Ｔａ1との重複を回避するため、リセット期間で、リセット信号線１９１２よりリセット信号が入力され、リセット用ＴＦＴ１９０５が導通状態となり、保持容量１９０４で保持されていた電荷を逃がす。よってこの期間はＥＬ素子への電流供給は停止し、非点灯状態となる。
【０１８６】
このような方法で非点灯期間を設けることにより、実施例１と同様、アドレス期間とサステイン期間の重複を回避し、正常に画像の表示が可能となる。
【０１８７】
本実施例で示したような回路を用いる際にも、本発明の電子装置は、容易に応用が可能である。
【０１８８】
また、図１９（Ｂ）におけるＴＦＴ１９０１、１９０２、１９０５は、ここではシングルゲートＴＦＴを示しているが、本実施例においてはダブルゲート型や、それ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【０１８９】
[実施例９]
本実施例においては、実施例８におけるリセット信号による非表示期間を、実施例８とは異なる方法により設ける駆動方法を本発明の電子装置と組み合わせた場合について述べる。説明には図２０を参照する。
【０１９０】
図２０（Ａ）は、本実施例の駆動方法を実施するための回路構成例を示している。画素部は、本発明の電子装置の構造を有している。
【０１９１】
図２０（Ａ）において、中央に画素部が配置され、その上方には、ソース信号線を制御するためのソース信号線側駆動回路を有している。また左方には、ゲート信号線を制御するための、ゲート信号線側駆動回路を有している。図示していないが、ゲート信号線側駆動回路は、画素アレイの左右両側に配置するとより効果的に駆動できる。本実施例におけるゲート信号線側駆動回路は、リセット信号を出力する回路（図示せず）を有している。
【０１９２】
図２０（Ｂ）は、図２０（Ａ）にて点線枠で示されている１画素部を拡大して示している。２００１はスイッチング用ＴＦＴ、２００２はＥＬ駆動用ＴＦＴ、２００３はＥＬ素子、２００４は保持容量、２００５はリセット用ＴＦＴ、２００６はソース信号線、２００７はｉ行目の第１のゲート信号線、２００８は陰極電極、２００９はＥＬ素子の陽極、２０１０はＥＬ素子の陰極、２０１１はＥＬ素子２００３への電流供給線として機能する第２のゲート信号線、２０１２はリセット信号を入力するためのリセット信号線である。第２のゲート信号線２０１１に関しては、前述の通り、隣り合う１行前の行のゲート信号線である必要はないが、ここでは簡単のため、隣り合う１行前の行のゲート信号線に接続されている場合を例にとって説明する。
【０１９３】
本実施例にて示す回路の駆動方法は、実施例８のものと同様であるので、図１８（Ａ）（Ｂ）を参照すればよい。ここでは説明を省略する。実施例８においては、リセット信号の入力により、リセット用ＴＦＴを導通状態にして、保持容量の電荷を逃がす方法により、リセット期間を設けていた。これに対して本実施例においては、リセット用ＴＦＴ２００５を、電流供給線である第２のゲート信号線２０１１と、ＥＬ駆動用ＴＦＴ２００２との間に配置する。通常のサステイン期間では、リセット用ＴＦＴは導通状態にあり、第２のゲート信号線２０１１から供給される電流はＥＬ駆動用ＴＦＴ２００２を通ってＥＬ素子２００３へと流れる。リセット期間において、リセット信号線２０１２にリセット信号が入力されると、リセット用ＴＦＴ２００５は非導通状態となり、ＥＬ素子への電流供給を遮断する。こうすることにより非表示期間を設ける。
【０１９４】
このような方法で非点灯期間を設けることにより、実施例１および実施例８と同様、アドレス期間とサステイン期間の重複を回避し、正常に画像の表示が可能となる。
【０１９５】
本実施例で示したような回路を用いる際にも、本発明の電子装置は、容易に応用が可能である。
【０１９６】
また、図２０（Ｂ）におけるＴＦＴ２００１、２００２、２００５は、ここではシングルゲートＴＦＴを示しているが、本実施例においてはダブルゲート型や、それ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【０１９７】
[実施例１０]
本実施例においては、実施例１、実施例７〜実施例９とは異なる駆動方法を本発明の画素と組み合わせた場合について述べる。回路構成に関しては、実施例１で示したものと同様のもので良い。以下の説明には図５、図２１を参照する。
【０１９８】
図２１（Ａ）は、点灯時間の差を利用して階調を表現する時分割階調方法による駆動を示すタイミングチャートである。本図においては、一例として、フレーム周波数６０[Hz]、ＶＧＡ、４ビット階調の例を示している。
【０１９９】
１フレーム期間を４個のサブフレーム期間に分割する。各サブフレーム期間は、アドレス期間とサステイン期間とに完全に分離されている。また、サステイン期間Ｔｓ1〜Ｔｓ4は、Ｔｓ1：Ｔｓ2：Ｔｓ3：Ｔｓ4＝２3：２2：２1：２0＝８：４：２：１となっており、４ビット＝１６階調を表示出来る。アドレス期間Ｔａ１〜Ｔａ４は、それぞれが１画面分の画素への書き込みを行う期間であるから、全て長さが等しい。
【０２００】
１つのサブフレーム期間に行われるデータの書き込みについて説明する。まずソース信号線を通って入力されるデジタルデータが順にサンプリングされる。１水平期間分（本実施例の例の場合はＶＧＡであるから、６４０本＋ダミー２本としている）のサンプリングが終了した後、一斉にデータがラッチされる。これを全てのゲート信号線の分（本実施例の例の場合はＶＧＡであるから、４８０本＋ダミー２本としている）だけ繰り返し、各ビットにおいて、１フレーム分の書き込みを完了する。
【０２０１】
なお、この書き込みが行われている間は、図２１（Ｂ）に示すように、陰極１０８の電位を、電流供給線（本発明の画素と組み合わせる場合は、電流供給線として機能しているゲート信号線１１１）の電位と等しくしておく。こうすることにより、その期間はＥＬ素子１０３の陽極１０９、陰極１１０間には電圧が発生せず、電流は流れない。つまり、アドレス期間中は、画面内のいずれのＥＬ素子１０３も発光することはない。
【０２０２】
アドレス期間内で、各ビットごとに１フレーム分の書き込みが終了した後、先程まで電流供給線と等しい電位にあった陰極１０８の電位を下げ、点灯させるＥＬ素子の陽極、陰極間に電圧を生じさせることにより、ＥＬ素子１０３に電流が流れ、発光する。ＥＬ素子１０３の発光は、スイッチングＴＦＴ１０１がＯＦＦした後も、保持容量１０４によってＥＬ駆動用ＴＦＴ１０２のゲートへの電圧印加が保たれ、一定期間、発光が継続する。
【０２０３】
本実施例で示した駆動方法は容易に実施が可能であり、本発明の電子装置と組み合わせる場合においても、容易に応用が可能である。
【０２０４】
また、図５（Ｂ）におけるスイッチングＴＦＴ１０１は、ここではダブルゲートＴＦＴを、ＥＬ駆動用ＴＦＴ１０２は、ここではシングルゲートＴＦＴを示しているが、本実施例においては、シングルゲート型、ダブルゲート型を問わず、３つ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【０２０５】
[実施例１１]
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２０６】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
（T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda,（Elsevier Sci.Pub., Tokyo,1991）p.437.）上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０２０７】
【化１】

Figure 0004954380
【０２０８】
（M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395（1998）p.151.）
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０２０９】
【化２】
Figure 0004954380
【０２１０】
（M.A.Baldo, S.Lamansky, P.E.Burrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75（1999）p.4.）
（T.Tsutsui, M.J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38（12B）（1999）L1502.）上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０２１１】
【化３】
Figure 0004954380
【０２１２】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。なお、本実施例の構成は、実施例１〜実施例１０のいずれの構成とも自由に組みあせて実施することが可能である。
【０２１３】
[実施例１２]
本発明の電子装置を用いたＥＬディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用いることが出来る。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のＥＬディスプレイの表示部として本発明の電子装置を用いると良い。
【０２１４】
なお、ＥＬディスプレイには、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の表示部として本発明のＥＬディスプレイを用いることが出来る。
【０２１５】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディスプレイを用いることが望ましい。それら電子機器の具体例を図２２および図２３に示す。
【０２１６】
図２２（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の電子装置は表示部３３０３に用いることが出来る。ＥＬディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることが出来る。
【０２１７】
図２２（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の電子装置は表示部３３１２に用いることが出来る。
【０２１８】
図２２（Ｃ）はヘッドマウントＥＬディスプレイの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、表示部３３２４、光学系３３２５、表示装置３３２６等を含む。本発明の電子装置は表示装置３３２６に用いることが出来る。
【０２１９】
図２２（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５等を含む。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、本発明の電子装置はこれら表示部（ａ）３３３４、表示部（ｂ）３３３５に用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２２０】
図２２（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。本発明の電子装置は表示部３３４２に用いることが出来る。
【０２２１】
図２２（Ｆ）はパーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。本発明の電子装置は表示部３３５３に用いることが出来る。
【０２２２】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる。
【０２２３】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好ましい。
【０２２４】
また、ＥＬディスプレイは発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２２５】
図２３（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の電子装置は表示部３４０４に用いることが出来る。なお、表示部３４０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。
【０２２６】
図２３（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の電子装置は表示部３４１２に用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部３４１４は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０２２７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例１１に示したいずれの構成の電子装置を用いても良い。
【発明の効果】
本発明の電子装置を用いることにより、電源供給線が必要なくなるため、従来の電子装置に比べて、パネル作成プロセスにおけるマスク枚数や工程数の増加を伴うことなく、より高い開口率を実現することが出来る。あるいは、従来通りの開口率であれば、その分、信号線を太くすることが出来るため、抵抗率が下がり、クロストーク、輝度傾斜などを低減することが出来、画質の向上を実現することが出来る。
【図面の簡単な説明】
【図１】 本発明における、電流供給線とゲート信号線を共有する構造を有する画素の平面図および回路図。
【図２】 専用の電流供給線とゲート信号線を有する構造の画素の平面図および回路図。
【図３】 本発明における、電流供給線とゲート信号線を共有する構造を有する画素を３行２列に配置した様子を示す回路図。
【図４】 本発明の画素を用いるための基本的な信号パターンを説明する図。
【図５】 実施例１に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図６】 実施例１に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図７】 実施例１に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図８】 実施例２に示している、電子装置の作製工程例を示す図。
【図９】 実施例２に示している、電子装置の作製工程例を示す図。
【図１０】 実施例２に示している、電子装置の作製工程例を示す図。
【図１１】 実施例３に示している電子装置の上面図および断面図。
【図１２】 実施例４に示している電子装置の上面図および断面図。
【図１３】 実施例５に示している、電子装置の画素部断面図。
【図１４】 実施例６に示している、電子装置の画素部断面図。
【図１５】 電子装置の回路構成例を示す図。
【図１６】 実施例７に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図１７】 実施例７に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図１８】 実施例８に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図１９】 実施例８に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図２０】 実施例９に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図２１】 実施例１０に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図２２】 本発明の電子装置を組み込んだ電子装置の例を示す図。
【図２３】 本発明の電子装置を組み込んだ電子装置の例を示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a configuration of an electronic device. The present invention particularly relates to an active matrix electronic device having a thin film transistor (TFT) formed on an insulating substrate.
[0002]
[Prior art]
In recent years, EL displays have attracted attention as flat panel displays that replace LCDs (liquid crystal displays), and active research is being conducted.
[0003]
The EL element includes a layer containing an organic compound (hereinafter referred to as an EL layer) from which electroluminescence (luminescence generated by applying an electric field) is obtained, an anode, and a cathode. Luminescence in an organic compound includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state. The present invention can also be applied to an electronic device using the.
[0004]
In this specification, all layers provided between the anode and the cathode are defined as EL layers. Specifically, the EL layer includes a light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer, an electron transport layer, and the like. Basically, the EL element has a structure in which an anode / light emitting layer / cathode is laminated in order, and in addition to this structure, an anode / hole injection layer / light emitting layer / cathode and an anode / hole injection layer. In some cases, the light emitting layer / the electron transporting layer / the cathode are laminated in this order.
[0005]
In this specification, an element formed of an anode, an EL layer, and a cathode is referred to as an EL element.
[0006]
There are two main types of LCDs as drive systems. One was a passive matrix type used in STN-LCDs and the other was an active matrix type used in TFT-LCDs. Similarly, there are two types of driving methods for EL displays. One is a passive matrix type, and the other is an active matrix type.
[0007]
In the case of the passive matrix type, wirings serving as electrodes are arranged on the upper and lower portions of the EL element. A voltage is sequentially applied to the wiring, and the EL element is turned on by passing a current.
On the other hand, in the case of the active matrix type, each pixel has a TFT so that a signal can be held in each pixel.
[0008]
An example of the structure of an active matrix electronic device used for an EL display is shown in FIG. FIG. 15A is an overall circuit configuration diagram, and has a pixel portion in the center. On the left side of the pixel portion, a gate signal line side driving circuit for controlling the gate signal line is arranged. A source signal line side driving circuit for controlling the source signal line is disposed on the upper side of the pixel portion. In FIG. 15A, a portion surrounded by a dotted frame is a circuit for one pixel. An enlarged view is shown in FIG. In FIG. 15B, reference numeral 1501 denotes a TFT that functions as a switching element when a signal is written to a pixel (hereinafter referred to as a switching TFT). In FIG. 15B, the switching TFT has a double gate structure, but a single gate structure, a triple gate structure, or a multi-gate structure having more gates may be used. The polarity of the TFT may be any polarity depending on the circuit configuration. Reference numeral 1502 denotes a TFT functioning as an element (current control element) for controlling the current supplied to the EL element 1503 (hereinafter referred to as EL driving TFT). In FIG. 15B, the EL element 1503 is disposed between the anode 1509 and the current supply line 1507. As another configuration method, the EL element 1503 can be disposed between the cathode 1510 and the cathode electrode 1508. The polarity of the TFT may be any polarity depending on the circuit configuration. However, a p-channel type TFT is used for the EL driving TFT due to good source grounding as the operation of the transistor and restrictions on the manufacturing of the EL element 1503, and between the anode 1509 of the EL element 1503 and the current supply line 1507. A method of disposing an EL driving TFT is common and widely used. Reference numeral 1504 denotes a storage capacitor for storing a signal (voltage) input from the source signal line 1506. One terminal of the storage capacitor 1504 in FIG. 15B is connected to the current supply line 1507, but a dedicated wiring may be used. The switching TFT 1501 has a gate terminal connected to the gate signal line 1505 and a source terminal connected to the source signal line 1506. The drain terminal of the EL driving TFT 1502 is connected to the anode 1509 of the EL element 1503, and the source terminal is connected to the current supply line 1507.
[0009]
Next, the operation of the circuit of the active matrix electronic device will be described with reference to FIG. First, when the gate signal line 1506 is selected, a voltage is applied to the gate of the switching TFT 1501 so that the switching TFT 1501 becomes conductive. Then, the signal (voltage) of the source signal line 1506 is accumulated in the storage capacitor 1504. The voltage of the storage capacitor 1504 is the gate-source voltage V of the EL driving TFT 1502. GS Therefore, a current corresponding to the voltage of the storage capacitor 1504 flows through the EL driving TFT 1502 and the EL element 1503. As a result, the EL element 1503 is turned on.
[0010]
The luminance of the EL element 1503, that is, the amount of current flowing through the EL element 1503 is V GS Can be controlled by. V GS Is a voltage of the storage capacitor 1504, which is a signal (voltage) input to the source signal line 1505. That is, the luminance of the EL element 1503 is controlled by controlling a signal (voltage) input to the source signal line 1505. Finally, the gate signal line 1506 is set in a non-selected state, the gate of the switching TFT 1501 is closed, and the switching TFT 1501 is set in a non-conductive state. At that time, the charge accumulated in the storage capacitor 1504 is held. Therefore, V GS Is held as is and V GS The current corresponding to the current continues to flow through the EL driving TFT 1502 and the EL element 1503.
[0011]
For SID99 Digest: P372: “Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT”, ASIA DISPLAY98: P217: “High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver ”, Euro Display99 Late News: P27:“ 3.8 Green OLED with Low Temperature Poly-Si TFT ”.
[0012]
[Problems to be solved by the invention]
In an active matrix electronic device, a pixel is required to have a large storage capacity and a high aperture ratio in view of display performance. Since each pixel has a high aperture ratio, light use efficiency is improved, and power saving and downsizing of the display device can be achieved.
[0013]
In recent years, pixel size has been miniaturized, and higher definition images have been demanded. The miniaturization of the pixel size increases the formation area of the TFT and the wiring that occupies one pixel, thereby reducing the pixel aperture ratio.
[0014]
Therefore, in order to obtain a high aperture ratio of each pixel within a specified pixel size, it is essential to efficiently lay out circuit elements necessary for the circuit configuration of the pixel.
[0015]
As described above, in order to realize an active matrix electronic device having a high pixel aperture ratio with a small number of masks, a new pixel configuration that is not conventionally required is required.
[0016]
The present invention responds to such a demand, and provides an electronic device having a pixel that realizes a high aperture ratio without increasing the number of masks and the number of steps by using a pixel having a novel structure. Is an issue.
[0017]
[Means for Solving the Problems]
In order to solve the above-described problems of the prior art, the following measures are taken in the present invention.
[0018]
The electronic device of the present invention focuses on the point that a certain gate signal line has a constant potential in a period other than the selection period in the configuration of the pixel portion. The electronic device according to the present invention is characterized in that when an i-th gate signal line is selected, a current supply line for supplying a current to a pixel in the i-th row is a gate signal line including the i-th gate signal line. By substituting any one of these, a current supply line occupying a certain proportion in the pixel portion can be omitted. By this method, a high aperture ratio can be realized in the pixel portion without increasing the number of masks and the number of manufacturing steps. Further, if the aperture ratio is made equal to the conventional aperture ratio, the width of the signal line can be increased, which can contribute to the improvement of image quality such as resistance reduction and noise reduction.
[0019]
The configuration of the electronic device of the present invention will be described below.
[0020]
The electronic device according to the first aspect of the present invention includes:
An electronic device having a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion,
The source signal line driving circuit has a plurality of source signal lines,
The gate signal line drive circuit has a plurality of gate signal lines,
The pixel portion has a structure in which a plurality of pixels are arranged in a matrix,
Each of the plurality of pixels includes a switching transistor, an EL driving transistor, and an EL element.
A gate electrode of the switching transistor is electrically connected to a gate signal line;
One of the impurity regions of the switching transistor is electrically connected to the source signal line, and the other is electrically connected to the gate electrode of the EL driving transistor,
One of the impurity regions of the EL driving transistor is electrically connected to any one of the plurality of gate signal lines, and the other is electrically connected to one electrode of the EL element. It is characterized by.
[0021]
An electronic device according to a second aspect of the present invention includes:
An electronic device having a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion,
The source signal line driving circuit has a plurality of source signal lines,
The gate signal line drive circuit has a plurality of gate signal lines,
The pixel portion has a structure in which a plurality of pixels are arranged in a matrix,
Each of the plurality of pixels includes a switching transistor, an EL driving transistor, and an EL element.
In the i-th row pixel, the gate electrode of the switching transistor is electrically connected to the i-th row gate signal line,
One of the impurity regions of the switching transistor is electrically connected to the source signal line, and the other is electrically connected to the gate electrode of the EL driving transistor,
One of the impurity regions of the EL driving transistor is electrically connected to any one of the plurality of gate signal lines, and the other is electrically connected to one electrode of the EL element.
The current supply to the EL element in the i-th pixel is performed by the gate signal line electrically connected to one of the impurity regions of the EL driving transistor in the i-th pixel. Yes.
[0022]
An electronic apparatus according to a third aspect of the present invention is provided.
An electronic device having a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion,
The source signal line driving circuit has a plurality of source signal lines,
The gate signal line drive circuit has a plurality of gate signal lines,
The pixel portion has a structure in which a plurality of pixels are arranged in a matrix,
Each of the plurality of pixels includes a switching transistor, an EL driving transistor, and an EL element.
In the i-th row pixel, the gate electrode of the switching transistor is electrically connected to the i-th row gate signal line,
One of the impurity regions of the switching transistor is electrically connected to the source signal line, and the other is electrically connected to the gate electrode of the EL driving transistor,
One of the impurity regions of the EL driving transistor is electrically connected to any one of the plurality of gate signal lines, and the other is electrically connected to one electrode of the EL element.
The gate signal line scanned in the i-th row has a function of controlling the switching transistor electrically connected to the gate signal line scanned in the i-th row, and the gate scanned in the i-th row. It has a function of supplying current to an EL element through an EL driving transistor electrically connected to a signal line.
[0023]
According to a fourth aspect of the present invention, there is provided an electronic device according to the present invention.
An electronic device having a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion,
The source signal line driving circuit has a plurality of source signal lines,
The gate signal line drive circuit has a plurality of gate signal lines,
The pixel portion has a structure in which a plurality of pixels are arranged in a matrix,
Each of the plurality of pixels includes a switching transistor, an EL driving transistor, and an EL element.
In the i-th row pixel, the gate electrode of the switching transistor is electrically connected to the i-th row gate signal line,
One of the impurity regions of the switching transistor is electrically connected to the source signal line, and the other is electrically connected to the gate electrode of the EL driving transistor,
One of the impurity regions of the EL driving transistor is electrically connected to any one of the plurality of gate signal lines except the gate signal line scanned in the i-th row, and the remaining one is EL. It is characterized by being electrically connected to one electrode of the element.
[0024]
The electronic device of the present invention according to claim 5
An electronic device having a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion,
The source signal line driving circuit has a plurality of source signal lines,
The gate signal line drive circuit has a plurality of gate signal lines,
The pixel portion has a structure in which a plurality of pixels are arranged in a matrix,
Each of the plurality of pixels includes a switching transistor, an EL driving transistor, and an EL element.
In the i-th row pixel, the gate electrode of the switching transistor is electrically connected to the i-th row gate signal line,
One of the impurity regions of the switching transistor is electrically connected to the source signal line, and the other is electrically connected to the gate electrode of the EL driving transistor,
One of the impurity regions of the EL driving transistor is electrically connected to the gate signal line scanned in the (i-1) th row, and the other is electrically connected to one electrode of the EL element. It is characterized by that.
[0025]
An electronic device according to a sixth aspect of the present invention includes:
An electronic device having a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion,
The source signal line driving circuit has a plurality of source signal lines,
The gate signal line drive circuit has a plurality of gate signal lines,
The pixel portion has a structure in which a plurality of pixels are arranged in a matrix,
Each of the plurality of pixels includes a switching transistor, an EL driving transistor, and an EL element.
A video signal is input from the source signal line to the EL driving transistor via the switching transistor,
Current is supplied to the EL element from one of the plurality of gate signal lines through an EL driving transistor.
[0026]
An electronic device according to a seventh aspect of the present invention includes:
An electronic device having a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion,
The source signal line driving circuit has a plurality of source signal lines,
The gate signal line drive circuit has a plurality of gate signal lines,
The pixel portion has a structure in which a plurality of pixels are arranged in a matrix,
Each of the plurality of pixels includes a switching transistor, an EL driving transistor, and an EL element.
A video signal is input from the source signal line to the EL driving transistor through the switching transistor electrically connected to the gate signal line scanned in the i-th row,
One of the plurality of gate signal lines excluding the gate signal line scanned in the i-th row supplies current to the EL element through an EL driving transistor.
[0027]
The electronic device of the present invention according to claim 8 is a
An electronic device having a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion,
The source signal line driving circuit has a plurality of source signal lines,
The gate signal line drive circuit has a plurality of gate signal lines,
The pixel portion has a structure in which a plurality of pixels are arranged in a matrix,
Each of the plurality of pixels includes a switching transistor, an EL driving transistor, and an EL element.
A video signal is input from the source signal line to the EL driving transistor through the switching transistor electrically connected to the gate signal line scanned in the i-th row,
A current is supplied to the EL element from the gate signal line scanned in the (i-1) th row through an EL driving transistor.
[0028]
An electronic device according to a ninth aspect of the present invention provides:
The electronic device according to any one of claims 1 to 8,
When the light emitting direction of the EL element is a direction toward the substrate on which the driving circuit is formed, the polarity of the EL driving transistor electrically connected to the EL element is a P-channel type,
When the light emitting direction of the EL element is opposite to the direction toward the substrate on which the driving circuit is formed, the polarity of the EL driving transistor electrically connected to the EL element is N-channel type It is characterized by being.
[0029]
An electronic device according to a tenth aspect of the present invention includes:
The electronic device according to any one of claims 1 to 9,
The gate signal line is formed using aluminum or a material mainly composed of aluminum.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
The contents of the present invention will be described. Please refer to FIG. 1 and FIG. FIG. 2 shows an EL pixel having a normal configuration, and FIG. 1 shows an EL pixel having a configuration of the present invention. In each figure, (A) shows a plan view of a pixel, and (B) shows a circuit diagram thereof. In FIG. 2B, 201 is a switching TFT, 202 is an EL driving TFT, 203 is an EL pixel, 204 is a storage capacitor, 205 is a source signal line, 206 is a gate signal line, 207 is a current supply line, and 208 is A cathode electrode, 209 is an anode of the EL pixel, and 210 is a cathode of the EL pixel. In FIG. 1B, 101 is a switching TFT, 102 is an EL driving TFT, 103 is an EL pixel, 104 is a storage capacitor, 105 is a source signal line, 106 is a gate signal line scanned in the i-th row, 108 Is the cathode wiring, 109 is the anode of the EL pixel, 110 is the cathode of the EL pixel, and 111 is the gate signal line in the row immediately before the adjacent row. As described above, the switching TFTs 101 and 201 may have a polarity determined according to the structure of the EL element.
[0031]
The switching TFTs in FIGS. 1 and 2 have a double gate structure, but may have a single gate structure, a triple gate structure, or a multi-gate structure having more gates.
[0032]
Note that the gate signal line that is electrically connected to one of the source region and the drain region of the EL driving TFT does not necessarily need to be the gate signal line in the immediately preceding row.
[0033]
In the conventional pixel configuration, as shown in FIG. 2, a dedicated current supply line 207 is arranged, and the source electrode of the EL driving TFT 202 and the electrode of the storage capacitor 204 are connected to the current supply line 207. On the other hand, in the present invention, as shown in FIG. 1, the source electrode of the EL driving TFT 102 and the electrode of the storage capacitor 104 are connected to the gate signal line 111 in another row. In this case, it is desirable to connect to the gate signal line scanned one row before by the relationship of arrangement and the voltage of each part.
[0034]
FIG. 3 is a circuit diagram in which the circuit for one pixel shown in FIG. 1B is arranged in 3 rows and 2 columns. Note that the pixels in FIG. 3 are the same as those shown in FIG. 1B, so that the numbers are the same as those shown in FIG. In FIG. 3, the pixel portion controlled by the gate signal line 106 in the i-th row is surrounded by a dotted frame indicated by A. However, although only two columns are displayed in the figure, the column direction continues for the number of pixels in the horizontal direction of the panel. The source region of the EL driving TFT 102 and the electrode of the storage capacitor 104 are connected to the gate signal line 111 in the (i−1) th row. Since the gate signal line is scanned downward from the upper row in the figure, it is connected to the gate signal line of the previous row.
[0035]
The point of the present invention is that when a signal is written in the currently selected row, the gate signal line of the previous row has already returned to the non-selected state. The potential is kept constant (non-selected state) until it is selected again. Therefore, the gate signal line in the previous row is characterized as a constant potential line, that is, a current supply line. That is, the gate signal line and the current supply line are shared. As a result, the number of wirings can be reduced and the aperture ratio can be improved.
[0036]
Next, FIG. 4 shows a basic signal pattern for driving the electronic device of the present invention shown in FIG. Here, the potential of each part is shown as an example in which the polarity of the switching TFT and the EL driving TFT are both p-channel type. FIG. 4 shows a signal pattern in each wiring for four rows from the (i−1) th row to the (i + 2) th row in the pixels in the same column (pixels connected to a certain source signal line). For the sake of explanation, the time is divided into periods A to F. FIG. 4 shows the gate potential of the EL driving TFT 102, the potential of the source signal line 105, the potential of the gate signal line 106, the potential of the cathode wiring 108, from the (i-1) th row to the (i + 2) th row, EL driving TFT 102 gate-source voltage V GS It is.
[0037]
First, in each row, a gate signal line is selected and shifted to the next row. Since the switching TFT is a p-channel type, the potential of the gate signal line is sufficiently lower than the potential of the source region of the switching TFT (that is, the absolute value of the gate-source voltage of the switching TFT is the threshold voltage). The switching TFT becomes conductive. The potential of the gate signal line at that time needs to be sufficiently lower than the lowest potential of the source signal line so that the voltage of the source signal line is written into the pixel. First, in the i−1th row, in the period B, the gate signal line is selected. The i-th row is selected in the period C, the i + 1-th row is selected in the period D, and the i + 2-th row is selected in the period E. Thus, in each row, the gate signal line is selected and shifted to the next row.
[0038]
Next, the potential of the source signal line is described. Here, pixels in each row are connected to a certain column of source signal lines. Therefore, the potential of the source signal line is the same from the (i−1) th row to the (i + 2) th row. Here, in the period A and the period D, the potential of the source signal line at the end of the period is in the Hi signal state, and in the period B, the period C, the period E, and the period F, the source signal line at the end of the period Is in the LO signal state. The actual potential of the source signal line takes various values depending on the display pattern.
[0039]
Next, the potential at the gate electrode of the EL driving TFT of each pixel will be described. First, consider the i-th row. In the period before the period A, it is assumed that the potential of the gate electrode of the EL driving TFT of the pixel in the i-th row is high. In the period B, the potential at the gate electrode of the EL driving TFT of the pixel in the i-th row is lowered. This is because one electrode of the storage capacitor in the i-th row is connected to the gate signal line in the i-1th row, the gate signal line in the i-1th row is selected, and the gate in the i-1th row is selected. This is because the voltage of the signal line is lowered. That is, the storage capacitor has already accumulated charges, and a voltage corresponding to the charge is applied to both ends of the storage capacitor. In this state, the voltage of one electrode of the storage capacitor, that is, the voltage of the gate signal line in the (i−1) th row is lowered. Then, since the switching TFT in the i-th row is in a non-conductive state, the charge of the storage capacitor of the pixel in the i-th row, that is, the voltage across the storage capacitor is held as it is, and the other electrode of the storage capacitor, that is, The potential of the gate electrode of the EL driving TFT in the i-th row is also lowered by the same degree. Therefore, the voltage across the storage capacitor, that is, the gate-source voltage of the EL driving TFT in the i-th row does not change even if the potential of the gate signal line in the i-1th row changes.
[0040]
In this case, in the period A, since the absolute value of the gate-source voltage of the EL driving TFT of the pixel in the i-th row is small, no current flows through the EL element, and the EL element is in a non-light emitting state. Therefore, in the period B, the potential of the gate electrode of the EL driving TFT is lowered, but at the same time, the potential of the source electrode of the EL driving TFT is also lowered. And period B are the same. Therefore, in the period B, no current flows through the EL element of the pixel in the i-th row. In addition, even if the EL driving TFT is in a conductive state, in the period B, the potential of the source electrode of the EL driving TFT is assumed to be lower and lower than the potential of the cathode wiring of the EL element. Since no forward bias voltage is applied to the EL element, no current flows. Then, at the end of the period B, the voltage of the gate signal line in the (i−1) th row is restored. As a result, the potential of the gate electrode of the EL driving TFT of the pixel in the i-th row is also restored.
[0041]
Next, the period C is started. In period C, the i-th gate signal line is selected. Therefore, the potential of the gate electrode of the EL driving TFT of the pixel in the i-th row is the same as the potential of the source signal line. In the period C, the source signal line is in the LO signal state. Therefore, the potential of the gate electrode of the EL driving TFT of the pixel in the i-th row is also the same as that of the source signal line, and is low. At that time, the potential of one electrode of the storage capacitor, that is, the potential of the gate signal line in the (i-1) th row has already returned to the high state. Therefore, a voltage between the gate signal line of the (i-1) th row and the gate electrode of the EL driving TFT of the i-th row pixel is applied to the storage capacitor, and the EL driving pixel of the i-th row pixel is used. The absolute value of the gate-source voltage of the TFT increases. Accordingly, the EL driving TFT of the pixel in the i-th row becomes conductive. In addition, since the potential of the gate signal line in the (i-1) th row, that is, the potential of the source electrode of the EL driving TFT of the pixel in the ith row has already returned to the high state, the anode of the EL element in the ith row. Is higher than the potential of the cathode wiring. As a result, a current flows through the EL element in the i-th row and emits light. The current flowing through the EL element in the i-th row is supplied through the gate signal line in the i-1th row. Therefore, the wiring resistance of the gate signal line in each row needs to be sufficiently low.
[0042]
Next, the period D is started. In the period D, the voltage of the gate signal line in the i-th row returns to the original state, and the switching TFT in the i-th row is turned off. Then, the potential of the gate electrode of the EL driving TFT of the pixel in the i-th row is maintained as it is. At this time, the potential of the gate signal line in the (i-1) th row, that is, the potential of the electrode of the storage capacitor of the pixel in the i-th row and the source electrode of the EL driving TFT remains unchanged. Therefore, thereafter, the EL driving TFT of the pixel in the i-th row becomes conductive, and current continues to flow through the EL element in the i-th row.
[0043]
Similarly, consider the (i + 1) th row. In the period before the period B, the potential of the gate electrode of the EL driving TFT of the pixel in the (i + 1) th row is assumed to be high. In the period C, the potential at the gate electrode of the EL driving TFT of the pixel in the (i + 1) th row is lowered. This is because one electrode of the storage capacitor in the (i + 1) th row is connected to the i-th gate signal line, the i-th gate signal line is selected, and the voltage of the i-th gate signal line is low. Is the cause. Then, at the end of the period C, the voltage of the gate signal line in the i-th row returns to the original, and the potential of the gate electrode of the EL driving TFT of the pixel in the i + 1-th row also returns to the original.
[0044]
Next, the period D is started. In the period D, the gate signal line in the (i + 1) th row is selected. Therefore, the potential of the gate electrode of the EL driving TFT of the pixel in the (i + 1) th row is the same as the potential of the source signal line. In the period D, the source signal line is in the H signal state. Therefore, the potential of the gate electrode of the EL driving TFT of the pixel in the (i + 1) -th row is also the same potential as the source signal line and becomes high. At that time, the potential of one electrode of the storage capacitor, that is, the potential of the gate signal line in the i-th row has already returned to a high state. Therefore, a voltage between the gate signal line of the i-th row and the gate electrode of the EL driving TFT of the pixel of the (i + 1) -th row is applied to the storage capacitor, and the gate-source voltage of the EL driving TFT is increased. The absolute value becomes smaller. Accordingly, the EL driving TFT of the pixel in the i + 1th row is turned off, and no current flows through the EL element in the i + 1th row, so that no light is emitted.
[0045]
Next, the period E is started. In the period E, the voltage of the gate signal line in the (i + 1) th row is restored, and the switching TFT in the (i + 1) th row is in a non-selected state. The potential of the gate electrode of the EL driving TFT of the pixel in the (i + 1) th row is maintained as it is. The potential of the gate signal line in the i-th row, that is, the potential of the storage capacitor electrode of the pixel in the (i + 1) -th row and the source electrode of the EL driving TFT remains unchanged. Accordingly, the EL driving TFTs of the pixels in the i + 1th row are in a non-conducting state, and a state in which no current flows through the EL elements in the i + 1th row continues.
[0046]
Similarly, consider the i + 2th row. In the period before the period C, the potential of the gate electrode of the EL driving TFT of the pixel in the (i + 2) th row is assumed to be low. In the period D, the potential at the gate electrode of the EL driving TFT of the pixel in the (i + 2) th row is lowered. This is because one electrode of the storage capacitor in the (i + 2) th row is connected to the (i + 1) th gate signal line, the (i + 1) th gate signal line is selected, and the voltage of the (i + 1) th gate signal line is low. Is the cause. In the period before the period C, since the absolute value of the gate-source voltage of the EL driving TFT of the pixel in the (i + 2) th row is large, a current flows through the EL element in the pixel in the (i + 2) th row, and the light emitting state is present. . In the period D, the potential of the gate electrode of the EL driving TFT is lowered, but at the same time, the potential of the source electrode of the EL driving TFT is also lowered. The period and the period D are the same. However, even if the EL driving TFT is in a conductive state, in the period D, the potential of the source electrode of the EL driving TFT decreases and becomes lower than the potential of the cathode wiring of the EL element. Will not flow. Then, at the end of the period D, the voltage of the gate signal line in the (i + 1) th row is restored. As a result, the potential of the gate electrode of the EL driving TFT of the pixel in the (i + 2) th row is also restored.
[0047]
Next, the period E is started. In the period E, the gate signal line in the (i + 2) th row is selected. Therefore, the potential of the gate electrode of the EL driving TFT of the pixel in the (i + 2) th row is the same as the potential of the source signal line. In the period E, the source signal line is in an L signal state. Therefore, the potential of the gate electrode of the EL driving TFT of the pixel in the (i + 2) th row also becomes the same potential as the source signal line and becomes low. At that time, the potential of one electrode of the storage capacitor, that is, the potential of the gate signal line in the (i + 1) th row has already returned to a high state. Therefore, a voltage between the gate signal line of the (i + 1) th row and the gate electrode of the EL driving TFT of the pixel of the (i + 2) th row is applied to the storage capacitor, and the voltage between the gate and source of the EL driving TFT is increased. The absolute value increases. Accordingly, the EL driving TFTs of the pixels in the (i + 2) th row are turned on, and a current flows through the EL elements in the (i + 2) th row to emit light. The current flowing through the EL elements in the (i + 2) th row is supplied through the gate signal line in the (i + 1) th row.
[0048]
Next, the period F is started. In the period F, the voltage of the gate signal line in the (i + 2) th row returns to the original state, and the switching TFT in the (i + 2) th row is turned off. The potential of the gate electrode of the EL driving TFT of the pixel in the (i + 2) th row is maintained as it is. The potential of the gate signal line in the (i + 1) th row, that is, the potential of the storage capacitor electrode of the pixel in the (i + 2) th row and the potential of the source electrode of the EL driving TFT remain unchanged. Therefore, thereafter, the EL driving TFTs of the pixels in the (i + 2) th row become conductive, and current continues to flow through the EL elements in the (i + 2) th row.
[0049]
If the above operation is repeated, the current is supplied to the EL element through the gate signal line by connecting the source electrode of the EL driving TFT 102 and the electrode of the storage capacitor 104 to the gate signal line of another row. Can be operated.
[0050]
Next, the polarity of the TFT will be described.
[0051]
In the case of an EL driving TFT, the conventional method may be used. That is, an n-channel type or a p-channel type may be used. However, the p-channel type is more preferable in consideration of good source grounding as an operation of the transistor and restrictions on manufacturing the EL element.
[0052]
The switching TFT must be set according to the potential of the gate signal line. In other words, when the gate signal line and the anode electrode of the EL element are connected via the EL driving TFT, the potential of the gate signal line needs to be higher than that of the cathode wiring in order to pass a current through the EL element. There is. Therefore, in order to keep the gate signal line at a high potential in the non-conducting state in the switching TFT, it is necessary to use a p-channel type. On the other hand, if the gate signal line and the cathode electrode of the EL element are connected via the EL driving TFT, it is necessary to use an n-channel type switching TFT.
[0053]
The present invention can be applied to either an analog gradation method or a digital gradation method.
[0054]
【Example】
Examples of the present invention will be described below.
[0055]
[Example 1]
FIG. 5A illustrates a circuit configuration example of the entire electronic device. A pixel portion is arranged in the center. A circuit diagram for one pixel is a portion surrounded by a dotted line frame 500 in FIG. FIG. 5B shows a circuit diagram. The numbers given in FIG. 5B are the same as those in FIG. On the left side, a gate signal line side driving circuit for controlling the gate signal lines 106 and 111 is arranged. Although not shown, the gate signal line side driving circuit can be driven more effectively if it is arranged symmetrically on the left and right sides of the pixel portion. On the upper side, a source signal line side drive circuit is arranged to control the source signal line 105.
[0056]
A signal input to the source signal line 105 may be a digital amount or an analog amount. That is, the present invention can be applied to both digital gradation and analog gradation.
[0057]
Next, the combination of digital gray scale and time gray scale is k bits (2 k ) Is expressed. For simplicity, 3 bits (2 Three = 8) gradation is expressed. 6 and 7 are timing charts showing the potentials of the gate signal lines in the respective rows. As an example of the polarity of the TFT constituting the pixel, a p-channel type is used for both the switching TFT and the EL driving TFT.
[0058]
As a configuration of the timing chart, first, one frame period is divided into three subframe periods, SF 1 ~ SF Three Divide into In each subframe period, an address (write) period Ta 1 ~ Ta Three And sustain (lighting) period Ts 1 ~ Ts Three There is. Ts 1 ~ Ts Three The length of is changed by a power of 2. That is, Ts 1 : Ts 2 : Ts Three = 4: 2: 1.
[0059]
First, signals are input to the pixels line by line. In this case, the gate signal line 106 is selected, and a signal is input to the pixel through the source signal line 105. This operation is performed from the first row to the last row of gate signal lines.
[0060]
Here, the address period is a period from when the first row gate signal line is selected to when the last row gate signal line is selected. Therefore, the length of the address period is the same in any subframe period.
[0061]
Next, SF 2 Move on. Similarly, the gate signal line 106 is selected, and a signal is input to the pixel through the source signal line 105. This operation is performed from the first row to the last row of gate signal lines.
[0062]
During this time, the potential at the cathode wiring 108 is constant. Therefore, the sustain period of each pixel is a period from when a signal is written to the pixel in one subframe period to when the signal is written to the pixel in the next subframe period. Accordingly, in a certain subframe period, the timing of the sustain period differs depending on each row, but the lengths are all the same.
[0063]
Next, SF Three Move on. Similarly, the gate signal line 106 is selected, and a signal is input to the pixel through the source signal line 105. SF Three Then, the address period Ta Three Is the sustain period Ts Three Longer than. Therefore, Ts Three Immediately after the subframe SF of the next frame period 1 Address period Ta 1 When entering, two different rows of gate signal lines are simultaneously selected, so that signals of two rows cannot be normally input simultaneously. So Ts Three After the above period ends, the potential of the gate signal line of the previous row is increased in order from the first row. That is, the gate signal line in the previous row is selected. Then, in order from the pixel in the first row, the voltage is no longer applied to the EL element, and the EL element stops lighting. However, at this time, a plurality of gate signal lines are simultaneously selected, so that signals are input to unrelated rows. However, in fact, in an irrelevant row, no voltage is applied to the EL element, and the EL element does not light up. The address period Ta Three Ends and the next address period Ta 1 When is started, it returns to normal operation. As a result, the sustain period Ts Three Can be controlled. In this way, the period in which the potential of the gate signal line in the previous row is raised and the non-display period is provided is the clear period (Tc n n: number assigned to the subframe period).
[0064]
As described above, when the sustain period is shorter than the address period, the period from the end of the sustain to the end of the address period or the start of the next address period is set as the clear period. Thereby, even if the sustain period is shorter than the address period, the length of the sustain period can be freely set.
[0065]
[Example 2]
In this embodiment, as an example of a method for manufacturing the electronic device described in Embodiment 1, a TFT of a driving circuit (a source signal line side driving circuit, a gate signal line side driving circuit, or the like) provided in the periphery of the pixel portion, and a pixel A method for forming the switching TFT and the EL driving TFT on the same substrate will be described in detail according to the process. However, in order to simplify the description, a CMOS circuit, which is a basic configuration circuit, is illustrated as the drive circuit portion, and a switching TFT and an EL drive TFT are illustrated as the pixel portion.
[0066]
First, as shown in FIG. 8A, a silicon oxide film is formed on a substrate 5001 made of glass such as barium borosilicate glass represented by Corning # 7059 glass or # 1737 glass, or aluminoborosilicate glass. A base film 5002 made of an insulating film such as a silicon nitride film or a silicon oxynitride film is formed. For example, SiH by plasma CVD method Four , NH Three , N 2 A silicon oxynitride film 5002a made of O is formed to 10 to 200 [nm] (preferably 50 to 100 [nm]), and similarly SiH Four , N 2 A silicon oxynitride silicon film 5002b formed from O is stacked to a thickness of 50 to 200 [nm] (preferably 100 to 150 [nm]). Although the base film 5002 is shown as a two-layer structure in this embodiment, it may be formed as a single-layer film of the insulating film or a structure in which two or more layers are stacked.
[0067]
The island-shaped semiconductor layers 5003 to 5006 are formed using a crystalline semiconductor film in which a semiconductor film having an amorphous structure is formed using a laser crystallization method or a known thermal crystallization method. The island-like semiconductor layers 5003 to 5006 are formed with a thickness of 25 to 80 [nm] (preferably 30 to 60 [nm]). There is no limitation on the material of the crystalline semiconductor film, but the crystalline semiconductor film is preferably formed of silicon or a silicon germanium (SiGe) alloy.
[0068]
In order to fabricate a crystalline semiconductor film by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four Use a laser. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. The conditions for crystallization are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 [Hz] and the laser energy density is 100 to 400 [mJ / cm. 2 ] (Typically 200-300 [mJ / cm 2 ]). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is set to 1 to 10 [kHz], and the laser energy density is set to 300 to 600 [mJ / cm. 2 ] (Typically 350-500 [mJ / cm 2 ]) Then, a laser beam condensed in a linear shape with a width of 100 to 1000 [μm], for example, 400 [μm] is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear laser light at this time is 80 Perform as ~ 98 [%].
[0069]
Next, a gate insulating film 5007 is formed to cover the island-shaped semiconductor layers 5003 to 5006. The gate insulating film 5007 is formed of an insulating film containing silicon with a thickness of 40 to 150 [nm] by using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film is formed with a thickness of 120 [nm]. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, when a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O 2 And a reaction pressure of 40 [Pa], a substrate temperature of 300 to 400 [° C.], and a high frequency (13.56 [MHz]) power density of 0.5 to 0.8 [W / cm]. 2 ] Can be formed by discharging. The silicon oxide film thus produced can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 [° C.].
[0070]
Then, a first conductive film 5008 and a second conductive film 5009 for forming a gate electrode are formed over the gate insulating film 5007. In this embodiment, the first conductive film 5008 is formed with Ta to a thickness of 50 to 100 [nm], and the second conductive film 5009 is formed with W to a thickness of 100 to 300 [nm].
[0071]
The Ta film is formed by sputtering, and a Ta target is sputtered with Ar. In this case, when an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relieved and peeling of the film can be prevented. The resistivity of the α-phase Ta film is about 20 [μΩcm] and can be used for the gate electrode, but the resistivity of the β-phase Ta film is about 180 [μΩcm] and is used as the gate electrode. It is unsuitable. In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to Ta's α-phase is formed on a Ta base with a thickness of about 10 to 50 nm. It can be easily obtained.
[0072]
When forming a W film, it is formed by sputtering using W as a target. In addition, tungsten hexafluoride (WF 6 It can also be formed by a thermal CVD method using In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and it is desirable that the resistivity of the W film be 20 [μΩcm] or less. Although the resistivity of the W film can be reduced by increasing the crystal grains, if the impurity element such as oxygen is large in W, the crystallization is hindered and the resistance is increased. From this, in the case of the sputtering method, by using a W target having a purity of 99.9999 [%] and further forming a W film with sufficient consideration so that impurities are not mixed in from the gas phase during film formation, A resistivity of 9 to 20 [μΩcm] can be realized.
[0073]
Note that in this example, the first conductive film 5008 is Ta and the second conductive film 5009 is W, but there is no particular limitation, and any of these is selected from Ta, W, Ti, Mo, Al, and Cu. You may form with an element or the alloy material or compound material which has the said element as a main component. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. An example of another combination other than this embodiment is a combination in which the first conductive film 5008 is formed of tantalum nitride (TaN), the second conductive film 5009 is W, and the first conductive film 5008 is tantalum nitride ( TaN), the second conductive film 5009 is made of Al, the first conductive film 5008 is made of tantalum nitride (TaN), and the second conductive film 5009 is made of Cu. In particular, the first conductive film 5008 and the second conductive film 5009 are preferably formed using a combination that can achieve a selection ratio by etching. (Fig. 8 (A))
[0074]
Next, a resist mask 5010 is formed, and a first etching process is performed to form electrodes and wirings. In this embodiment, an ICP (Inductively Coupled Plasma) etching method is used, and CF is used as an etching gas. Four And Cl 2 Then, 500 [W] RF (13.56 [MHz]) power is applied to the coil-type electrode at a pressure of 1 Pa to generate plasma. 100 [W] RF (13.56 [MHz]) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. CF Four And Cl 2 When W is mixed, the W film and the Ta film are etched to the same extent.
[0075]
Under the above etching conditions, by making the shape of the resist mask suitable, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 [nm] by the overetching process. become. Thus, the first shape conductive layers 5011 to 5016 (the first conductive layers 5011a to 5016a and the second conductive layers 5011b to 5016b) formed of the first conductive layer and the second conductive layer by the first etching treatment. Form. In the gate insulating film 5007, a region that is not covered with the first shape conductive layers 5011 to 5016 is etched by about 20 to 50 [nm] to form a thinned region.
[0076]
Then, an impurity element imparting n-type is added by performing a first doping process. The doping method may be an ion doping method or an ion implantation method. The condition of the ion doping method is a dose of 1 × 10 13 ~ 5x10 14 [atoms / cm 2 The acceleration voltage is set to 60 to 100 [keV]. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. In this case, the conductive layers 5011 to 5015 serve as a mask for the impurity element imparting n-type, and the first impurity regions 5017 to 5025 are formed in a self-aligning manner. The first impurity regions 5017 to 5025 have 1 × 10 20 ~ 1x10 twenty one [atoms / cm Three An impurity element imparting n-type is added in a concentration range of (Fig. 8 (B))
[0077]
Next, a second etching process is performed. Similarly, using the ICP etching method, the etching gas is CF. Four And Cl 2 And O 2 , And 500 [W] RF power (13.56 [MHz]) is supplied to the coil-type electrode at a pressure of 1 [Pa] to generate plasma. 50 [W] RF (13.56 [MHz]) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. Under such conditions, the W film is anisotropically etched, and Ta, which is the first conductive layer, is anisotropically etched at a slower etching rate to form the second shape conductive layers 5026 to 5031 (first Conductive layers 5026a to 5031a and second conductive layers 5026b to 5031b) are formed. In the gate insulating film 5007, a region not covered with the second shape conductive layers 5026 to 5031 is further etched by about 20 to 50 [nm] to form a thinned region. (Fig. 8 (C))
[0078]
CF of W film and Ta film Four And Cl 2 The etching reaction by the mixed gas can be estimated from the generated radical or ion species and the vapor pressure of the reaction product. Comparing the vapor pressure of fluoride and chloride of W and Ta, WF, which is fluoride of W 6 Is extremely high, other WCl Five , TaF Five , TaCl Five Are comparable. Therefore, CF Four And Cl 2 With this mixed gas, both the W film and the Ta film are etched. However, an appropriate amount of O is added to this mixed gas. 2 When CF is added Four And O 2 Reacts to CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, the increase in etching rate of Ta is relatively small even when F increases. Further, since Ta is more easily oxidized than W, O 2 When Ta is added, the surface of Ta is oxidized. Since the Ta oxide does not react with fluorine or chlorine, the etching rate of the Ta film further decreases. Therefore, it is possible to make a difference in the etching rate between the W film and the Ta film, and the etching rate of the W film can be made larger than that of the Ta film.
[0079]
Then, a second doping process is performed as shown in FIG. In this case, an impurity element imparting n-type conductivity is doped as a condition of a high acceleration voltage by lowering the dose than in the first doping process. For example, the acceleration voltage is set to 70 to 120 [keV] and 1 × 10 13 [atoms / cm 2 A new impurity region is formed inside the first impurity region formed in the island-shaped semiconductor layer in FIG. 8B. Doping is performed using the second shape conductive layers 5026 to 5030 as masks against the impurity elements so that the impurity elements are also added to the lower regions of the first conductive layers 5026a to 5030a. Thus, third impurity regions 5032 to 5041 overlapping with the first conductive layers 5026a to 5030a and second impurity regions 5042 to 5051 between the first impurity region and the third impurity region are formed. The impurity element imparting n-type conductivity is 1 × 10 6 in the second impurity region. 17 ~ 1x10 19 [atoms / cm Three Concentration of 1 × 10 in the third impurity region 16 ~ 1x10 18 [atoms / cm Three ] Concentration.
[0080]
Then, as shown in FIG. 9B, fourth impurity regions 5052 to 5074 having a conductivity type opposite to the one conductivity type are formed in the island-like semiconductor layers 5004, 5005, and 5006 forming the p-channel TFT. . The second conductive layers 5012 to 5015 are used as masks against the impurity element, and impurity regions are formed in a self-aligning manner. At this time, the island-shaped semiconductor layer 5003 for forming the n-channel TFT and the second conductive layer 5031 for forming the wiring are covered with a resist mask 5200 in advance. Phosphorus is added to the impurity regions 5052 to 5054, 5055 to 5057, 5058 to 5060, 5061 to 5065, 5066 to 5068, 5069 to 5071, and 5072 to 5074, but diborane (B 2 H 6 ) And an impurity concentration of 2 × 10 6 in any region. 20 ~ 2x10 twenty one [atoms / cm Three ] To be.
[0081]
Through the above steps, impurity regions are formed in each island-like semiconductor layer. The second shape conductive layers 5026 to 5030 overlapping with the island-shaped semiconductor layers function as gate electrodes. Reference numeral 5031 functions as a signal line.
[0082]
Thus, for the purpose of controlling the conductivity type, as shown in FIG. 9C, a step of activating the impurity element added to each island-shaped semiconductor layer is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, oxygen concentration is 1 [ppm] or less, preferably 0.1 [ppm] or less in a nitrogen atmosphere at 400 to 700 [° C.], typically 500 to 600 [° C.], In this embodiment, heat treatment is performed at 500 [° C.] for 4 hours. However, when the wiring material used for 5026 to 5031 is weak against heat, activation is preferably performed after an interlayer insulating film (mainly composed of silicon) is formed in order to protect the wiring and the like.
[0083]
Further, a heat treatment is performed at 300 to 450 [° C.] for 1 to 12 hours in an atmosphere containing 3 to 100 [%] hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0084]
Next, as shown in FIG. 10A, a first interlayer insulating film 5075 is formed. As the first interlayer insulating film 5075, an insulating film containing silicon may be used as a single layer, or a stacked film in which insulating films containing two or more types of silicon are combined may be used. The film thickness may be 400 [nm] to 1.5 [μm]. In this embodiment, a silicon nitride oxide film having a thickness of 200 [nm] is formed. As activation means, furnace annealing, laser annealing, or lamp annealing can be used. In this embodiment, heat treatment is performed in an electric furnace in a nitrogen atmosphere at 550 [° C.] for 4 hours.
[0085]
At this time, the first interlayer insulating film serves to prevent oxidation of the gate electrode.
[0086]
Further, a hydrogenation treatment is performed by performing a heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. This step is a step in which the dangling bonds of the semiconductor film are terminated with hydrogen by thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0087]
Note that in the case where a stacked film is used for the first interlayer insulating film 5075, hydrogenation treatment may be performed between the step of forming one layer and the step of forming another layer.
[0088]
Next, after the activation step is completed, as shown in FIG. 10B, a second interlayer insulating film 5076 is formed, and then the first interlayer insulating film 5075, the second interlayer insulating film 5076, and the gate insulating film 5007 are formed. A contact hole is formed, and each wiring (including connection electrodes) 5077 to 5082 and the gate signal line 5084 are formed by patterning, and then a pixel electrode 5083 in contact with the connection electrode 5082 is formed by patterning.
[0089]
As the second interlayer insulating film 5076, a film made of an organic resin is used, and as the organic resin, polyimide, polyamide, acrylic, BCB (benzocyclobutene), or the like can be used. In particular, since the second interlayer insulating film 5076 has a strong meaning of flattening, acrylic having excellent flatness is preferable. In this embodiment, the acrylic film is formed with a film thickness that can sufficiently flatten the step formed by the TFT. Preferably it may be 1-5 [μm] (more preferably 2-4 [μm]).
[0090]
The contact holes are formed by dry etching or wet etching. Contact holes reaching n-type impurity regions 5018 to 5026 or p-type impurity regions 5054 to 5065, contact holes reaching wiring 5032, and contacts reaching current supply line 5033. Holes and contact holes (not shown) reaching the gate electrodes 5029 and 5030 are formed, respectively.
[0091]
Further, as wirings (including connection electrodes and signal lines) 5077 to 5082 and 5084, a Ti film is formed to 100 [nm], an Ti film containing 300 [nm] and a Ti film 150 [nm] are continuously formed by sputtering. A film obtained by patterning the laminated film having the three-layer structure into a desired shape is used. Of course, other conductive films may be used.
[0092]
By the way, when configuring a circuit having a pixel configuration of the present invention, a gate signal line is formed by using a part of the laminated film having the three-layer structure, and the gate signal line is shared with a current supply line. It is desirable to use a low-resistance material (for example, a material mainly composed of aluminum, copper, or the like).
[0093]
In this example, an ITO film having a thickness of 110 [nm] was formed as the pixel electrode 5083 and patterned. A contact is made by arranging the pixel electrode 5083 so as to be in contact with and overlapping with the connection electrode 5082. Alternatively, a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide may be used. This pixel electrode 5083 becomes the anode of the EL element.
[0094]
Next, as shown in FIG. 10B, an insulating film containing silicon (silicon oxide film in this embodiment) is formed to a thickness of 500 nm, and an opening is formed at a position corresponding to the pixel electrode 5083. Then, a third interlayer insulating film 5085 is formed. When the opening is formed, a tapered sidewall can be easily formed by using a wet etching method. If the side wall of the opening is not sufficiently gentle, the deterioration of the EL layer due to the step becomes a significant problem.
[0095]
Next, an EL layer 5086 and a cathode (MgAg electrode) 5087 are continuously formed using a vacuum evaporation method without being released to the atmosphere. Note that the EL layer 5086 has a thickness of 80 to 200 [nm] (typically 100 to 120 [nm]), and the cathode 5087 has a thickness of 180 to 300 [nm] (typically 200 to 250 [nm]. ]).
[0096]
In this step, an EL layer and a cathode are sequentially formed for a pixel corresponding to red, a pixel corresponding to green, and a pixel corresponding to blue. However, since the EL layer has poor resistance to the solution, it has to be formed individually for each color without using a photolithography technique. Therefore, it is preferable to hide other than the desired pixels using a metal mask, and selectively form the EL layer and the cathode only at necessary portions.
[0097]
That is, first, a mask that hides all pixels other than those corresponding to red is set, and the EL layer and the cathode emitting red light are selectively formed using the mask. Next, a mask for hiding all but the pixels corresponding to green is set, and a green light emitting EL layer and a cathode are selectively formed using the mask. Next, similarly, a mask for hiding all but the pixels corresponding to blue is set, and an EL layer and a cathode emitting blue light are selectively formed using the mask. Note that although all the different masks are described here, the same mask may be used. Further, it is preferable to perform processing without breaking the vacuum until the EL layer and the cathode are formed on all the pixels.
[0098]
Here, a method of forming three types of EL elements corresponding to RGB was used, but a method of combining a white light emitting EL element and a color filter, a blue or blue green light emitting EL element, and a phosphor (fluorescent color conversion). Layer: CCM), a method of superimposing EL elements corresponding to RGB by using a transparent electrode as a cathode (counter electrode), or the like may be used.
[0099]
Note that a known material can be used for the EL layer 5086. As the known material, it is preferable to use an organic material in consideration of the driving voltage. For example, a four-layer structure including a hole injection layer, a hole transport layer, a light emitting layer, and an electron injection layer may be used as the EL layer. In this embodiment, an example in which an MgAg electrode is used as the cathode of the EL element is shown, but other known materials may be used.
[0100]
Next, a protective electrode 5088 is formed to cover the EL layer and the cathode. As the protective electrode 5088, a conductive film containing aluminum as a main component may be used. The protective electrode 5088 may be formed by a vacuum evaporation method using a mask different from that used when the EL layer and the cathode are formed. Further, it is preferable that the EL layer and the cathode are formed continuously without being released to the atmosphere after the formation.
[0101]
Finally, a passivation film 5089 made of a silicon nitride film is formed to a thickness of 300 [nm]. In practice, the protective electrode 5088 plays a role of protecting the EL layer from moisture and the like, but the reliability of the EL element can be further improved by forming a passivation film 5089.
[0102]
Thus, an active matrix electronic device having a structure as shown in FIG. 10B is completed. In FIG. 10B, portions indicated by AA ′ and BB ′ correspond to the AA ′ cross section and the BB ′ cross section in FIG.
[0103]
Note that in the manufacturing process of the active matrix electronic device in this embodiment, the source signal line is formed by Ta and W, which are materials forming the gate electrode, due to the circuit configuration and process, and the source and drain Although the gate signal line is formed of Al which is a wiring material for forming the electrode, a different material may be used.
[0104]
By the way, the active matrix electronic device of this embodiment can provide extremely high reliability and improve the operating characteristics by arranging TFTs having an optimal structure not only in the pixel portion but also in the drive circuit portion. In addition, it is possible to increase the crystallinity by adding a metal catalyst such as Ni in the crystallization step. Thereby, the driving frequency of the source signal line driving circuit can be increased to 10 [MHz] or more.
[0105]
First, a TFT having a structure that reduces hot carrier injection so as not to reduce the operating speed as much as possible is used as an n-channel TFT of a CMOS circuit that forms a drive circuit portion. Note that the driving circuit here includes a shift register, a buffer, a level shifter, a latch in line sequential driving, a transmission gate in dot sequential driving, and the like.
[0106]
In this embodiment, the active layer of the n-channel TFT includes a source region, a drain region, a GOLD region, an LDD region, and a channel formation region, and the GOLD region overlaps with the gate electrode through the gate insulating film.
[0107]
In addition, since the p-channel TFT of the CMOS circuit is hardly concerned with deterioration due to hot carrier injection, it is not particularly necessary to provide an LDD region. Needless to say, it is possible to provide an LDD region as in the case of the n-channel TFT and take measures against hot carriers.
[0108]
In addition, when the driving circuit uses a CMOS circuit in which a current flows bidirectionally in the channel formation region, that is, a CMOS circuit in which the roles of the source region and the drain region are switched, an n-channel TFT that forms the CMOS circuit In this case, it is preferable that the LDD region is formed on both sides of the channel formation region with the channel formation region sandwiched therebetween. An example of this is a transmission gate used for dot sequential driving. Further, in the case where a CMOS circuit that needs to keep the off-current value as low as possible is used in the driver circuit, the n-channel TFT forming the CMOS circuit has a configuration in which a part of the LDD region overlaps with the gate electrode through the gate insulating film. It is preferable to have. As such an example, there is a transmission gate used for dot sequential driving.
[0109]
Actually, when the state shown in FIG. 10B is completed, a protective film (laminate film, ultraviolet curable resin film, etc.) or a translucent film having high hermeticity and low degassing so as not to be exposed to the outside air. It is preferable to package (enclose) with a sealing material. At that time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the EL element is improved.
[0110]
In addition, when the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting the terminal drawn from the element or circuit formed on the substrate and the external signal terminal is attached. Completed as a product. In this specification, such a state that can be shipped is referred to as an EL display (or EL module).
[0111]
[Example 3]
In this example, an example in which the electronic device of the present invention is manufactured will be described.
[0112]
FIG. 11A is a top view of an electronic device using the present invention, and FIG. 11B shows a cross-sectional view of FIG. 11A cut along the XX ′ plane. In FIG. 11A, reference numeral 4001 denotes a substrate, 4002 denotes a pixel portion, 4003 denotes a source signal line side driver circuit, 4004 denotes a gate signal line side driver circuit, and each driver circuit is connected to an FPC 4008 through wirings 4005, 4006, and 4007. And connected to an external device.
[0113]
At this time, a cover member 4009, a sealing member 4010, and a sealing member (also referred to as a housing member) 4011 (illustrated in FIG. 11B) are provided so as to surround at least the pixel portion, preferably the driver circuit and the pixel portion.
[0114]
FIG. 11B shows a cross-sectional structure of the electronic device of this embodiment. A driving circuit TFT (here, an n-channel TFT and a p-channel TFT are combined on a substrate 4001 and a base film 4012). A CMOS circuit (illustrated CMOS circuit) 4013 and a pixel portion TFT 4014 (here, only the EL driving TFT for controlling the current to the EL element are illustrated) are formed. These TFTs may have a known structure (top gate structure or bottom gate structure).
[0115]
When the driving circuit TFT 4013 and the pixel portion TFT 4014 are completed by using a known manufacturing method, the transparent conductive material electrically connected to the drain of the pixel portion TFT 4014 on the interlayer insulating film (planarization film) 4015 made of a resin material. A pixel electrode 4016 made of a film is formed. As the transparent conductive film, a compound of indium oxide and tin oxide (referred to as ITO) or a compound of indium oxide and zinc oxide can be used. Then, after the pixel electrode 4016 is formed, an insulating film 4017 is formed, and an opening is formed over the pixel electrode 4016.
[0116]
Next, an EL layer 4018 is formed. The EL layer 4018 may have a stacked structure or a single layer structure by freely combining known EL materials (a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, or an electron injection layer). A known technique may be used to determine the structure. EL materials include low-molecular materials and high-molecular (polymer) materials. When a low molecular material is used, a vapor deposition method is used. When a high molecular material is used, a simple method such as a spin coating method, a printing method, or an ink jet method can be used.
[0117]
In this embodiment, the EL layer is formed by vapor deposition using a shadow mask. Color display is possible by forming a light emitting layer (a red light emitting layer, a green light emitting layer, and a blue light emitting layer) capable of emitting light having different wavelengths for each pixel using a shadow mask. In addition, there are a method in which a color conversion layer (CCM) and a color filter are combined, and a method in which a white light emitting layer and a color filter are combined, but either method may be used. Needless to say, a monochromatic light emitting electronic device can be provided.
[0118]
After the EL layer 4018 is formed, a cathode 4019 is formed thereon. It is desirable to exclude moisture and oxygen present at the interface between the cathode 4019 and the EL layer 4018 as much as possible. Therefore, it is necessary to devise such that the EL layer 4018 and the cathode 4019 are continuously formed in vacuum, or the EL layer 4018 is formed in an inert atmosphere and the cathode 4019 is formed without being released to the atmosphere. In this embodiment, the above-described film formation is possible by using a multi-chamber type (cluster tool type) film formation apparatus.
[0119]
In this embodiment, as the cathode 4019, a stacked structure of a LiF (lithium fluoride) film and an Al (aluminum) film is used. Specifically, a LiF (lithium fluoride) film having a thickness of 1 [nm] is formed on the EL layer 4018 by vapor deposition, and an aluminum film having a thickness of 300 [nm] is formed thereon. Of course, you may use the MgAg electrode which is a well-known cathode material. The cathode 4019 is connected to the wiring 4007 in the region indicated by 4020. A wiring 4007 is a power supply line for applying a predetermined voltage to the cathode 4019 and is connected to the FPC 4008 through a conductive paste material 4021.
[0120]
In order to electrically connect the cathode 4019 and the wiring 4007 in the region indicated by 4020, it is necessary to form contact holes in the interlayer insulating film 4015 and the insulating film 4017. These may be formed when the interlayer insulating film 4015 is etched (when the pixel electrode contact hole is formed) or when the insulating film 4017 is etched (when the opening before the EL layer is formed). In addition, when the insulating film 4017 is etched, the interlayer insulating film 4015 may be etched all at once. In this case, if the interlayer insulating film 4015 and the insulating film 4017 are the same resin material, the shape of the contact hole can be improved.
[0121]
A passivation film 4022, a filler 4023, and a cover material 4009 are formed so as to cover the surface of the EL element thus formed.
[0122]
Further, a sealing material 4011 is provided inside the cover material 4009 and the substrate 4001 so as to surround the EL element portion, and a sealing material (second sealing material) 4010 is formed outside the sealing material 4011.
[0123]
At this time, the filler 4023 also functions as an adhesive for bonding the cover material 4009. As the filler 4023, PVC (polyvinyl chloride), epoxy resin, silicon resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate) can be used. It is preferable to provide a desiccant inside the filler 4023 because a moisture absorption effect can be maintained. In addition, deterioration of the EL layer may be suppressed by disposing an antioxidant or the like having an effect of capturing oxygen inside the filler 4023.
[0124]
Further, a spacer may be contained in the filler 4023. At this time, the spacer may be a granular material made of BaO or the like, and the spacer itself may be hygroscopic.
[0125]
In the case where a spacer is provided, the passivation film 4022 can relieve the spacer pressure. In addition to the passivation film, a resin film for relaxing the spacer pressure may be provided.
[0126]
As the cover member 4009, a glass plate, an aluminum plate, a stainless steel plate, a FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic film can be used. Note that when PVB or EVA is used as the filler 4023, it is preferable to use a sheet having a structure in which an aluminum foil of several tens [μm] is sandwiched between PVF films or Mylar films.
[0127]
Note that the cover member 4009 needs to have a light-transmitting property depending on a light emission direction (light emission direction) from the EL element.
[0128]
The wiring 4007 is electrically connected to the FPC 4008 through a gap between the sealing material 4011 and the sealing material 4010 and the substrate 4001. Note that although the wiring 4007 is described here, the other wirings 4005 and 4006 are also electrically connected to the FPC 4008 under the sealing material 4011 and the sealing material 4010 in the same manner.
[0129]
In this embodiment, the cover material 4009 is bonded after the filler 4023 is provided, and the sealing material 4011 is attached so as to cover the side surface (exposed surface) of the filler 4023. However, the cover material 4009 and the sealing material 4011 are attached. After the attachment, the filler 4023 may be provided. In this case, a filler inlet that leads to a gap formed by the substrate 4001, the cover member 4009, and the sealing member 4011 is provided. The voids are in a vacuum state (10 -2 [Torr] or less), and the inlet is immersed in a water tank containing a filler, and then the pressure outside the gap is made higher than the pressure inside the gap, and the filler is filled into the gap.
[0130]
[Example 4]
In this embodiment, an example of manufacturing an electronic device having a different form from that of Embodiment 3 using the present invention will be described with reference to FIGS. The same numbers as those in FIGS. 11A and 11B indicate the same parts, and the description thereof is omitted.
[0131]
FIG. 12A is a top view of the electronic device of this embodiment, and FIG. 12B is a cross-sectional view of FIG. 12A cut along the YY ′ plane.
[0132]
According to the third embodiment, a passivation film 4022 is formed to cover the surface of the EL element.
[0133]
Further, a filler 4023 is provided so as to cover the EL element. This filler 4023 also functions as an adhesive for bonding the cover material 4009. As the filler 4023, PVC (polyvinyl chloride), epoxy resin, silicon resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate) can be used. It is preferable to provide a desiccant inside the filler 4023 because a moisture absorption effect can be maintained. In addition, deterioration of the EL layer may be suppressed by disposing an antioxidant or the like having an effect of capturing oxygen inside the filler 4023.
[0134]
Further, a spacer may be contained in the filler 4023. At this time, the spacer may be a granular material made of BaO or the like, and the spacer itself may be hygroscopic.
[0135]
In the case where a spacer is provided, the passivation film 4022 can relieve the spacer pressure. In addition to the passivation film, a resin film for relaxing the spacer pressure may be provided.
[0136]
As the cover member 4009, a glass plate, an aluminum plate, a stainless steel plate, a FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic film can be used. Note that when PVB or EVA is used as the filler 4023, it is preferable to use a sheet having a structure in which an aluminum foil of several tens [μm] is sandwiched between PVF films or Mylar films.
[0137]
However, the cover material 6000 needs to have translucency depending on the light emission direction (light emission direction) from the EL element.
[0138]
Next, after the cover material 4009 is bonded using the filler 4023, the frame material 4024 is attached so as to cover the side surface (exposed surface) of the filler 4023. The frame material 4024 is bonded by a sealing material (functioning as an adhesive) 4025. At this time, a photocurable resin is preferably used as the sealing material 4025, but a thermosetting resin may be used if the heat resistance of the EL layer permits. Note that the sealing material 4025 is desirably a material that does not transmit moisture and oxygen as much as possible. Further, a desiccant may be added inside the sealing material 4025.
[0139]
The wiring 4007 is electrically connected to the FPC 4008 through a gap between the sealing material 4025 and the substrate 4001. Note that although the wiring 4007 is described here, the other wirings 4005 and 4006 are also electrically connected to the FPC 4008 under the sealing material 4025 in the same manner.
[0140]
Note that in this embodiment, the cover material 4009 is adhered after the filler 4023 is provided, and the frame material 4024 is attached so as to cover the side surface (exposed surface) of the filler 4023, but the cover material 4009, the sealing material 4025, and The filler 4023 may be provided after the frame material 4024 is attached. In this case, an inlet for a filler that leads to a gap formed by the substrate 4001, the cover material 4009, the sealing material 4025, and the frame material 4024 is provided. The voids are in a vacuum state (10 -2 [Torr] or less), and the inlet is immersed in a water tank containing a filler, and then the pressure outside the gap is made higher than the pressure inside the gap, and the filler is filled into the gap.
[0141]
[Example 5]
Here, FIG. 13 shows a more detailed cross-sectional structure of the pixel portion in the electronic device of the present invention.
[0142]
In FIG. 13, an n-channel TFT formed by a known method is used as a switching TFT 4502 provided over a substrate 4501. Although a double gate structure is used in this embodiment, there is no significant difference in structure and manufacturing process, and thus description thereof is omitted. However, the double gate structure has a structure in which two TFTs are substantially connected in series, and there is an advantage that the off-current value can be reduced. Although the double gate structure is used in this embodiment, a single gate structure may be used, and a triple gate structure or a multi-gate structure having more gates may be used. Alternatively, a p-channel TFT formed by a known method may be used.
[0143]
The EL driving TFT 4503 is an n-channel TFT formed by a known method. The drain wiring 4504 of the switching TFT 4502 is electrically connected to the gate electrode 4506 of the EL driving TFT 4503 by wiring (not shown).
[0144]
Since the EL driving TFT 4503 is an element for controlling the amount of current flowing through the EL element 4510, a large amount of current flows, and the EL driving TFT 4503 is also an element having a high risk of deterioration due to heat or hot carriers. Therefore, a structure in which an LDD region is provided on the drain side of the EL driving TFT 4503 or on both the source side and the drain side so as to overlap with the gate electrode through the gate insulating film is extremely effective. FIG. 13 shows an example in which LDD regions are formed on both the source side and the drain side of the EL driving TFT 4503 as an example.
[0145]
In this embodiment, the EL driving TFT 4503 is illustrated with a single gate structure, but a multi-gate structure in which a plurality of TFTs are connected in series may be used. Further, a structure may be employed in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of portions so that heat can be emitted with high efficiency. Such a structure is effective as a countermeasure against deterioration due to heat.
[0146]
A wiring (not shown) including the gate electrode 4506 of the EL driving TFT 4503 partially overlaps with the drain wiring 4512 of the EL driving TFT 4503 through an insulating film, and a storage capacitor is formed in that region. This storage capacitor has a function of holding a voltage applied to the gate electrode 4506 of the EL driving TFT 4503.
[0147]
A first interlayer insulating film 4514 is provided on the switching TFT 4502 and the EL driving TFT 4503, and a second interlayer insulating film 4515 made of a resin insulating film is formed thereon.
[0148]
Reference numeral 4517 denotes a pixel electrode (EL element cathode) made of a highly reflective conductive film which is formed so as to partially cover the drain region of the EL driving TFT 4503 and is electrically connected thereto. As the pixel electrode 4517, a low-resistance conductive film such as an aluminum alloy film, a copper alloy film, or a silver alloy film or a stacked film thereof is preferably used. Of course, a laminated structure with another conductive film may be used.
[0149]
Next, after an organic resin film 4516 is formed over the pixel electrode 4517 and a portion facing the pixel electrode 4517 is patterned, an EL layer 4519 is formed. Although not shown here, a light emitting layer corresponding to each color of R (red), G (green), and B (blue) may be separately formed. A π-conjugated polymer material is used as the organic EL material for the light emitting layer. Typical polymer materials include polyparaphenylene vinylene (PPV), polyvinyl carbazole (PVK), and polyfluorene.
[0150]
There are various types of PPV organic EL materials, for example, “H. Shenk, H. Becker, O. Gelsen, E. Kluge, W. Kreuder and H. Spreitzer:“ Polymers for Light Emitting Diodes ”. "Euro Display, Proceedings, 1999, p.33-37" or JP-A-10-92576 may be used.
[0151]
As a specific light emitting layer, cyanopolyphenylene vinylene may be used for a light emitting layer that emits red light, polyphenylene vinylene may be used for a light emitting layer that emits green light, and polyphenylene vinylene or polyalkylphenylene may be used for a light emitting layer that emits blue light. The film thickness may be 30 to 150 [nm] (preferably 40 to 100 [nm]).
[0152]
However, the above example is an example of an organic EL material that can be used as a light emitting layer, and is not necessarily limited to this. An EL layer (a layer for emitting light and moving carriers therefor) may be formed by freely combining a light emitting layer, a charge transport layer, or a charge injection layer.
[0153]
For example, in this embodiment, an example in which a polymer material is used as the light emitting layer is shown, but a low molecular weight organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer or the charge injection layer. As these organic EL materials and inorganic materials, known materials can be used.
[0154]
When the anode 4523 is formed, the EL element 4510 is completed. Note that the EL element 4510 here refers to a storage capacitor formed by a pixel electrode (cathode) 4517, a light emitting layer 4519, a hole injection layer 4522, and an anode 4523.
[0155]
In this embodiment, a passivation film 4524 is further provided on the anode 4523. As the passivation film 4524, a silicon nitride film or a silicon nitride oxide film is preferable. This purpose is to cut off the EL element from the outside, and has both the meaning of preventing deterioration due to oxidation of the organic EL material and the meaning of suppressing degassing from the organic EL material. This increases the reliability of the electronic device.
[0156]
As described above, the electronic device described in this embodiment has a pixel portion including a pixel having a structure as shown in FIG. 13, a switching TFT having a sufficiently low off-current value, and an EL driving strong against hot carrier injection. TFT. Therefore, an electronic device having high reliability and capable of displaying a good image can be obtained.
[0157]
In the case of an EL element having the structure described in this embodiment, light generated in the light-emitting layer 4519 is emitted in the reverse direction of the substrate over which the TFT is formed as indicated by arrows.
[0158]
[Example 6]
In this embodiment, a structure in which the structure of the EL element 4510 is inverted in the pixel portion described in Embodiment 5 will be described. FIG. 14 is used for the description. Note that the only difference from the structure of FIG. 13 is the EL element portion and the TFT portion, and other descriptions are omitted.
[0159]
In FIG. 12, a p-channel TFT formed by a known method is used as the switching TFT 4502. As the EL driving TFT 4503, a p-channel TFT formed by a known method is used. Here, it is desirable to use the same polarity for the switching TFT and the EL driving TFT.
[0160]
In this embodiment, a transparent conductive film is used as the pixel electrode (anode) 4525. Specifically, a conductive film made of a compound of indium oxide and zinc oxide is used. Of course, a conductive film made of a compound of indium oxide and tin oxide may be used.
[0161]
After the third interlayer insulating film 4526 made of a resin film is formed, the light emitting layer 4528 is formed. An electron injection layer 4529 made of potassium acetylacetonate (denoted as acacK) and a cathode 4530 made of an aluminum alloy are formed thereon.
[0162]
Thereafter, as in Example 5, a passivation film 4532 for preventing the oxidation of the organic EL material is formed, and thus the EL element 4531 is formed.
[0163]
In the case of an EL element having the structure described in this embodiment, light generated in the light-emitting layer 4528 is emitted toward the substrate on which the TFT is formed, as indicated by arrows.
[0164]
[Example 7]
In this embodiment, a case where a driving method different from that in Embodiment 1 is combined with the electronic device of the present invention will be described. Refer to FIGS. 16 and 17 for the description.
[0165]
Here, for the sake of simplicity, a digital gradation and a time gradation are combined to produce a 3-bit gradation (2 Three = 8 gradations) will be described. FIGS. 16A and 16B show timing charts. One frame period is divided into three subframe periods SF 1 ~ SF Three Divide into SF 1 ~ SF Three Is determined by a power of 2. In other words, in this case, SF 1 : SF 2 : SF Three = 4: 2: 1 (2 2 : 2 1 : 2 0 )
[0166]
First, in the first subframe period, signals are input to the pixels one by one. However, in this case, the gate signal line is actually selected only during the first half of the sub-gate signal line selection period. In the second half sub-gate signal line selection period, no gate signal line is selected, and no signal is input to the pixel. This operation is performed from the first stage to the last stage. Here, the address period is a period from when the first-stage gate signal line is selected to when the final-stage gate signal line is selected. Therefore, the length of the address period is the same in any subframe period.
[0167]
Subsequently, the second subframe period starts. Similarly here, signals are input to the pixels one by one. Also in this case, it is performed only in the first half sub-gate signal line selection period. This operation is performed from the first stage to the last stage.
[0168]
At this time, a constant voltage is applied to the cathode wiring of all the pixels. Therefore, a pixel sustain (lighting) period in a certain subframe period is a period from when a signal is written to a pixel in a certain subframe period until a signal starts to be written in the pixel in the next subframe period. Therefore, the sustain period in each stage is different in time and equal in length.
[0169]
Next, the third subframe period will be described. First, as in the first and second subframe periods, consider the case where a gate signal line is selected in the first half subgate signal line selection period and a signal is written to the pixel. In this case, when the signal writing to the pixels near the last stage starts, the writing period to the first stage pixel in the next frame period, that is, the address period has already started. As a result, writing to pixels near the final stage in the third subframe period overlaps writing to certain pixels in the first half in the first subframe period of the next frame period. At the same time, signals of two different stages cannot be normally written to different two-stage pixels. Therefore, in the third subframe period, the gate signal line is selected in the second half subgate signal line selection period. Then, in the first subframe period (this subframe period belongs to the next frame period), the selection of the gate signal line is performed in the first half subgate signal line selection period. It is possible to avoid writing a signal in
[0170]
As described above, in the driving method of the present invention, when an address period in one subframe period overlaps with an address period in another subframe period, a plurality of subgate signal line selection periods are used to allocate a write period. By performing the above, it is possible to prevent the selection timing of the gate signal lines from actually overlapping. As a result, a signal can be normally written to the pixel.
[0171]
FIG. 17A shows a circuit configuration example for carrying out the driving method of this embodiment. The pixel portion has the structure of the electronic device of the present invention.
[0172]
In FIG. 17A, a pixel portion is arranged in the center, and a source signal line side driver circuit for controlling the source signal line is provided above the pixel portion. In addition, a pair of gate signal line side drive circuits for controlling the gate signal lines are provided on the left and right. The first gate signal line side drive circuit selects a gate signal line during the first half sub-gate signal line selection period, and the second gate signal line side drive circuit selects a gate signal line during the second half sub-gate signal line selection period. To do.
[0173]
FIG. 17B shows an enlarged view of one pixel portion indicated by a dotted frame in FIG. Reference numeral 1701 denotes a first switching TFT, 1702 denotes a second switching TFT, 1703 denotes an EL driving TFT, 1704 denotes an EL element, 1705 denotes a storage capacitor, 1706 denotes a source signal line, and 1707 denotes a first gate signal line side. The i-th first gate signal line selected by the drive circuit, 1708 is the i-th second gate signal line selected by the second gate signal line side drive circuit, 1709 is the cathode electrode, and 1710 is An anode of the EL element, 1711 is a cathode of the EL element, and 1712 is a third gate signal line that functions as a current supply line to the EL element 1704. As described above, the third gate signal line 1712 does not need to be the gate signal line of the previous row adjacent to the third gate signal line 1712. The case where they are connected will be described as an example.
[0174]
When a gate signal line is selected in the first half sub-gate signal line selection period, a selection pulse from the first gate signal line side driving circuit is input from the first gate signal line 1707 in the address period, The switching TFT 1701 becomes conductive. After that, the EL driving TFT 1703 becomes conductive in the sustain period, the current supplied from the third gate signal line 1712 flows to the EL element 1704, and the storage capacitor 1705 supplies the charge applied to the gate electrode of the EL driving TFT 1703. Continues to emit light for the duration of the hold.
[0175]
When a gate signal line is selected in the second half sub-gate signal line selection period, a selection pulse from the second gate signal line side driving circuit is input from the second gate signal line 1708 in the address period, The switching TFT 1702 becomes conductive. After that, the EL driving TFT 1703 becomes conductive in the sustain period, the current supplied from the third gate signal line 1712 flows to the EL element 1704, and the storage capacitor 1705 supplies the charge applied to the gate electrode of the EL driving TFT 1703. Continues to emit light for the duration of the hold.
[0176]
As described above, the pixel of the present invention can be used in combination with various driving methods.
[0177]
Further, TFTs 1701, 1702, and 1703 in FIG. 17B are single gate TFTs here, but in this embodiment, a double gate type or a multigate type having more gate electrodes may be used. good. The polarity of the TFT may be determined in accordance with the structure of the EL element.
[0178]
[Example 8]
In this embodiment, a case where a driving method in which the non-display period by the clear period in Embodiment 1 is provided by a method different from that in Embodiment 1 is combined with the electronic device of the present invention will be described. 18 and 19 will be referred to for explanation.
[0179]
FIG. 18A is a timing chart showing the potential of the gate signal line when the driving method of this embodiment is performed. Since the timing of selecting the gate signal line in each subframe period is the same as that in the first embodiment, the description thereof is omitted here.
[0180]
In Example 1, the sustain period Ts Three And the address period Ta of the next row 1 In order to avoid the overlap, the non-display period (clear period) is provided by increasing the potential of the gate signal line functioning as a current supply line. On the other hand, in this embodiment, a non-display period similar to that in Embodiment 1 is provided by inputting a reset signal using a dedicated signal line. Here, this period is referred to as a reset period (Tr n n: number assigned to the subframe period).
[0181]
FIG. 19A shows a circuit configuration example for carrying out the driving method of this embodiment. The pixel portion has the structure of the electronic device of the present invention.
[0182]
In FIG. 19A, a pixel portion is arranged at the center, and a source signal line side driver circuit for controlling the source signal line is provided above the pixel portion. On the left side, a gate signal line side driving circuit for controlling the gate signal line is provided. Although not shown, the gate signal line side drive circuits can be driven more effectively if they are arranged on the left and right sides of the pixel array. The gate signal line side drive circuit in this embodiment has a circuit (not shown) for outputting a reset signal.
[0183]
FIG. 19B shows an enlarged view of one pixel portion indicated by a dotted frame in FIG. Reference numeral 1901 denotes a switching TFT, 1902 denotes an EL driving TFT, 1903 denotes an EL element, 1904 denotes a storage capacitor, 1905 denotes a resetting TFT, 1906 denotes a source signal line, 1907 denotes a first gate signal line in the i-th row, and 1908 denotes The cathode electrode, 1909 is the anode of the EL element, 1910 is the cathode of the EL element, 1911 is the second gate signal line that functions as a current supply line to the EL element 1903, and 1912 is the reset signal line for inputting the reset signal. is there. As described above, the second gate signal line 1911 does not have to be the gate signal line of the row immediately before the adjacent row, but here, for simplicity, the gate signal line of the row immediately before the adjacent row is used. The case where they are connected will be described as an example.
[0184]
A selection pulse from the gate signal line side driving circuit is input from the first gate signal line 1907, and the switching TFT 1901 is turned on. After that, in the sustain period, the EL driving TFT 1902 becomes conductive, the current supplied from the second gate signal line 1911 flows to the EL element 1903, and the storage capacitor 1904 receives the charge applied to the gate electrode of the EL driving TFT 1902. Continues to emit light for the duration of the hold.
[0185]
Here, in FIG. 18B, the sustain period Ts. Three And address period Ta 1 In order to avoid duplication with the reset signal, a reset signal is input from the reset signal line 1912 in the reset period, the reset TFT 1905 is turned on, and the charge held in the storage capacitor 1904 is released. Therefore, during this period, the current supply to the EL element is stopped and the light emitting state is turned off.
[0186]
By providing the non-lighting period by such a method, as in the first embodiment, it is possible to avoid duplication of the address period and the sustain period, and display an image normally.
[0187]
Even when the circuit shown in this embodiment is used, the electronic device of the present invention can be easily applied.
[0188]
In addition, although TFTs 1901, 1902, and 1905 in FIG. 19B are single gate TFTs here, a double gate type or a multigate type having more gate electrodes may be used in this embodiment. good. The polarity of the TFT may be determined in accordance with the structure of the EL element.
[0189]
[Example 9]
In this embodiment, a case where a driving method in which the non-display period by the reset signal in Embodiment 8 is provided by a method different from that in Embodiment 8 is combined with the electronic device of the present invention will be described. Refer to FIG. 20 for the description.
[0190]
FIG. 20A shows a circuit configuration example for carrying out the driving method of this embodiment. The pixel portion has the structure of the electronic device of the present invention.
[0191]
In FIG. 20A, a pixel portion is arranged in the center, and a source signal line side driver circuit for controlling the source signal line is provided above the pixel portion. On the left side, a gate signal line side driving circuit for controlling the gate signal line is provided. Although not shown, the gate signal line side drive circuits can be driven more effectively if they are arranged on the left and right sides of the pixel array. The gate signal line side drive circuit in this embodiment has a circuit (not shown) for outputting a reset signal.
[0192]
FIG. 20B shows an enlarged view of one pixel portion indicated by a dotted frame in FIG. Reference numeral 2001 denotes a switching TFT, 2002 denotes an EL drive TFT, 2003 denotes an EL element, 2004 denotes a holding capacitor, 2005 denotes a reset TFT, 2006 denotes a source signal line, 2007 denotes a first gate signal line in the i-th row, and 2008 denotes a first gate signal line The cathode electrode, 2009 is the anode of the EL element, 2010 is the cathode of the EL element, 2011 is a second gate signal line that functions as a current supply line to the EL element 2003, and 2012 is a reset signal line for inputting a reset signal. is there. As described above, the second gate signal line 2011 does not need to be the gate signal line in the row immediately before the adjacent row, but here, for simplicity, the gate signal line in the row immediately before the adjacent row is used. The case where they are connected will be described as an example.
[0193]
Since the circuit driving method shown in this embodiment is the same as that in the eighth embodiment, FIGS. 18A and 18B may be referred to. The description is omitted here. In the eighth embodiment, the reset period is provided by a method in which the reset TFT is turned on by the input of the reset signal to release the charge in the storage capacitor. On the other hand, in this embodiment, the reset TFT 2005 is disposed between the second gate signal line 2011 that is a current supply line and the EL drive TFT 2002. In the normal sustain period, the reset TFT is in a conductive state, and the current supplied from the second gate signal line 2011 flows to the EL element 2003 through the EL drive TFT 2002. In the reset period, when a reset signal is input to the reset signal line 2012, the reset TFT 2005 is turned off and current supply to the EL element is cut off. In this way, a non-display period is provided.
[0194]
By providing the non-lighting period by such a method, as in the first and eighth embodiments, the address period and the sustain period are prevented from overlapping, and the image can be displayed normally.
[0195]
Even when the circuit shown in this embodiment is used, the electronic device of the present invention can be easily applied.
[0196]
20B shows a single gate TFT here, but in this embodiment, a double gate type or a multigate type having more gate electrodes may be used. good. The polarity of the TFT may be determined in accordance with the structure of the EL element.
[0197]
[Example 10]
In this embodiment, a case where a driving method different from those in Embodiments 1 and 7 to 9 is combined with the pixel of the present invention will be described. The circuit configuration may be the same as that shown in the first embodiment. The following description refers to FIGS. 5 and 21. FIG.
[0198]
FIG. 21A is a timing chart showing driving by a time-division gradation method that expresses gradation using a difference in lighting time. In this figure, as an example, an example of a frame frequency of 60 [Hz], VGA, and 4-bit gradation is shown.
[0199]
One frame period is divided into four subframe periods. Each subframe period is completely separated into an address period and a sustain period. Also, the sustain period Ts 1 ~ Ts Four Ts 1 : Ts 2 : Ts Three : Ts Four = 2 Three : 2 2 : 2 1 : 2 0 = 8: 4: 2: 1, 4 bits = 16 gradations can be displayed. Each of the address periods Ta1 to Ta4 is a period during which writing to pixels for one screen is performed, and therefore all have the same length.
[0200]
Data writing performed in one subframe period will be described. First, digital data input through the source signal line is sampled in order. After sampling for one horizontal period (in the example of this embodiment, it is VGA, it is set to 640 + two dummy), data is latched all at once. This is repeated for all the gate signal lines (in the example of this embodiment, VGA, so 480 lines + 2 dummy lines), and writing for one frame is completed in each bit.
[0201]
During this writing, as shown in FIG. 21B, the potential of the cathode 108 is changed to a current supply line (a gate functioning as a current supply line when combined with the pixel of the present invention). It is set equal to the potential of the signal line 111). By doing so, no voltage is generated between the anode 109 and the cathode 110 of the EL element 103 during that period, and no current flows. That is, none of the EL elements 103 in the screen emit light during the address period.
[0202]
After writing for one frame for each bit within the address period, the potential of the cathode 108 which has been equal to the current supply line is lowered to generate a voltage between the anode and the cathode of the EL element to be lit. As a result, a current flows through the EL element 103 to emit light. The light emission of the EL element 103 is continued for a certain period after the voltage applied to the gate of the EL drive TFT 102 is maintained by the storage capacitor 104 even after the switching TFT 101 is turned off.
[0203]
The driving method shown in this embodiment can be easily implemented, and can be easily applied even when combined with the electronic device of the present invention.
[0204]
In FIG. 5B, the switching TFT 101 is a double gate TFT here, and the EL driving TFT 102 is a single gate TFT here, but in this embodiment, a single gate type and a double gate type are used. Regardless, a multi-gate type having three or more gate electrodes may be used. The polarity of the TFT may be determined in accordance with the structure of the EL element.
[0205]
[Example 11]
In the present invention, by using an EL material that can use phosphorescence from triplet excitons for light emission, the external light emission quantum efficiency can be dramatically improved. This makes it possible to reduce the power consumption, extend the life, and reduce the weight of the EL element.
[0206]
Here, a report of using triplet excitons to improve the external emission quantum efficiency is shown.
(T. Tsutsui, C. Adachi, S. Saito, Photochemical Processes in Organized Molecular Systems, ed. K. Honda, (Elsevier Sci. Pub., Tokyo, 1991) p.437.) EL reported by the above paper The molecular formula of the material (coumarin dye) is shown below.
[0207]
[Chemical 1]
Figure 0004954380
[0208]
(MABaldo, DFO'Brien, Y.You, A.Shoustikov, S.Sibley, METhompson, SRForrest, Nature 395 (1998) p.151.)
The molecular formula of the EL material (Pt complex) reported by the above paper is shown below.
[0209]
[Chemical formula 2]
Figure 0004954380
[0210]
(MABaldo, S. Lamansky, PEBurrows, METhompson, SRForrest, Appl. Phys. Lett., 75 (1999) p. 4.)
(T.Tsutsui, MJYang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502 .) The molecular formula of the EL material (Ir complex) reported by the above paper is shown below.
[0211]
[Chemical 3]
Figure 0004954380
[0212]
As described above, if phosphorescence emission from triplet excitons can be used, in principle, it is possible to realize an external emission quantum efficiency that is 3 to 4 times higher than that in the case of using fluorescence emission from singlet excitons. In addition, the structure of a present Example can be implemented freely combining with any structure of Example 1- Example 10. FIG.
[0213]
[Example 12]
Since the EL display using the electronic device of the present invention is a self-luminous type, it has excellent visibility in a bright place as compared with a liquid crystal display and has a wide viewing angle. Therefore, it can be used as a display portion of various electronic devices. For example, in order to watch TV broadcasting on a large screen, the electronic device of the present invention may be used as a display unit of an EL display having a diagonal size of 30 inches or more (typically 40 inches or more).
[0214]
The EL display includes all information display devices such as a personal computer display device, a TV broadcast reception display device, and an advertisement display device. In addition, the EL display of the present invention can be used as a display portion of various electronic devices.
[0215]
Such an electronic device of the present invention includes a video camera, a digital camera, a goggle type display device (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game device, A portable information terminal (mobile computer, mobile phone, portable game machine, electronic book, or the like), an image playback device equipped with a recording medium (specifically, a playback medium such as a digital video disc (DVD)) A device having a display capable of displaying). In particular, a portable information terminal that is often viewed from an oblique direction emphasizes the wide viewing angle, and thus it is desirable to use an EL display. Specific examples of these electronic devices are shown in FIGS.
[0216]
FIG. 22A illustrates an EL display which includes a housing 3301, a support base 3302, a display portion 3303, and the like. The electronic device of the present invention can be used for the display portion 3303. Since the EL display is a self-luminous type, a backlight is not required and a display portion thinner than a liquid crystal display can be obtained.
[0217]
FIG. 22B illustrates a video camera, which includes a main body 3311, a display portion 3312, an audio input portion 3313, operation switches 3314, a battery 3315, an image receiving portion 3316, and the like. The electronic device of the present invention can be used for the display portion 3312.
[0218]
FIG. 22C illustrates a part (right side) of a head mounted EL display, which includes a main body 3321, a signal cable 3322, a head fixing band 3323, a display portion 3324, an optical system 3325, a display device 3326, and the like. The electronic device of the present invention can be used for the display device 3326.
[0219]
FIG. 22D shows an image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 3331, a recording medium (DVD or the like) 3332, an operation switch 3333, a display portion (a) 3334, a display portion. (B) Includes 3335 and the like. The display portion (a) 3334 mainly displays image information, and the display portion (b) 3335 mainly displays character information. However, the electronic device of the present invention displays the display portion (a) 3334 and the display portion (b) 3335. Can be used. Note that an image reproducing device provided with a recording medium includes a home game machine and the like.
[0220]
FIG. 22E illustrates a goggle type display device (head mounted display), which includes a main body 3341, a display portion 3342, and an arm portion 3343. The electronic device of the present invention can be used for the display portion 3342.
[0221]
FIG. 22F illustrates a personal computer, which includes a main body 3351, a housing 3352, a display portion 3353, a keyboard 3354, and the like. The electronic device of the present invention can be used for the display portion 3353.
[0222]
If the emission brightness of the EL material is increased in the future, the light including the output image information can be enlarged and projected by a lens or the like and used for a front type or rear type projector.
[0223]
In addition, the electronic devices often display information distributed through electronic communication lines such as the Internet and CATV (cable television), and in particular, opportunities to display moving image information are increasing. Since the response speed of the EL material is very high, the EL display is preferable for displaying moving images.
[0224]
Further, since the EL display portion consumes power, it is desirable to display information so that the light emission portion is minimized. Therefore, when an EL display is used for a display unit mainly including character information, such as a portable information terminal, particularly a mobile phone or an audio reproduction device, it is driven so that character information is formed by the light emitting part with the non-light emitting part as the background. It is desirable to do.
[0225]
FIG. 23A illustrates a mobile phone, which includes a main body 3401, an audio output portion 3402, an audio input portion 3403, a display portion 3404, operation switches 3405, and an antenna 3406. The electronic device of the present invention can be used for the display portion 3404. Note that the display portion 3404 can reduce power consumption of the mobile phone by displaying white characters on a black background.
[0226]
FIG. 23B illustrates a sound reproducing device, specifically a car audio, which includes a main body 3411, a display portion 3412, and operation switches 3413 and 3414. The electronic device of the present invention can be used for the display portion 3412. Moreover, although the vehicle-mounted audio is shown in the present embodiment, it may be used for a portable or household sound reproducing device. Note that the display portion 3414 can reduce power consumption by displaying white characters on a black background. This is particularly effective in a portable sound reproducing apparatus.
[0227]
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic apparatus according to the present embodiment may use the electronic device having any configuration shown in the first to eleventh embodiments.
【Effect of the invention】
By using the electronic device of the present invention, a power supply line is not necessary, so that a higher aperture ratio can be realized without increasing the number of masks and the number of steps in the panel creation process compared to conventional electronic devices. I can do it. Alternatively, if the aperture ratio is the same as the conventional one, the signal line can be made thicker accordingly, so that the resistivity can be reduced, crosstalk, luminance gradient, etc. can be reduced, and image quality can be improved. I can do it.
[Brief description of the drawings]
FIG. 1 is a plan view and a circuit diagram of a pixel having a structure sharing a current supply line and a gate signal line in the present invention.
FIG. 2 is a plan view and a circuit diagram of a pixel having a structure having a dedicated current supply line and a gate signal line.
FIG. 3 is a circuit diagram showing a state in which pixels having a structure sharing a current supply line and a gate signal line are arranged in 3 rows and 2 columns in the present invention;
FIG. 4 is a diagram illustrating a basic signal pattern for using the pixel of the present invention.
5 is a diagram showing a circuit configuration example of an electronic device having the pixel of the invention shown in Embodiment 1. FIG.
6 is a timing chart illustrating an example of driving an electronic device including the pixel of the invention shown in Embodiment 1. FIG.
7 is a timing chart illustrating an example of driving an electronic device having the pixel of the invention shown in Embodiment 1. FIG.
FIGS. 8A and 8B illustrate an example of a manufacturing process of an electronic device shown in Embodiment 2. FIGS.
9 illustrates an example of a manufacturing process of an electronic device shown in Embodiment 2. FIG.
10 is a diagram illustrating an example of a manufacturing process of an electronic device illustrated in Embodiment 2; FIG.
11A and 11B are a top view and a cross-sectional view of an electronic device shown in Embodiment 3.
12A and 12B are a top view and a cross-sectional view of an electronic device shown in Embodiment 4.
13 is a cross-sectional view of a pixel portion of an electronic device shown in Embodiment 5. FIG.
14 is a cross-sectional view of a pixel portion of an electronic device shown in Embodiment 6. FIG.
FIG 15 illustrates an example of a circuit configuration of an electronic device.
16 is a timing chart illustrating an example of driving an electronic device having a pixel of the present invention shown in Embodiment 7. FIG.
17 is a diagram showing a circuit configuration example of an electronic device having the pixel of the invention shown in Embodiment 7; FIG.
18 is a timing chart illustrating an example of driving an electronic device having a pixel of the invention shown in Embodiment 8. FIG.
FIG. 19 is a diagram showing a circuit configuration example of an electronic device having a pixel of the invention shown in Embodiment 8;
20 is a diagram showing a circuit configuration example of an electronic device having a pixel of the invention shown in Embodiment 9. FIG.
FIG. 21 is a timing chart illustrating an example of driving an electronic device having a pixel of the invention shown in Example 10;
FIG. 22 is a diagram showing an example of an electronic device incorporating the electronic device of the present invention.
FIG 23 illustrates an example of an electronic device in which the electronic device of the invention is incorporated.

Claims (12)

画素を有する発光装置であって、
前記画素は、発光素子と、第１及び第２のトランジスタと、第１乃至第６の配線と、を有し、
前記第１のトランジスタのゲート電極は、前記第１の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の一方は、前記第２の配線を介して前記第３の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の他方は、前記第４の配線を介して前記第２のトランジスタのゲート電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の一方は、前記第５の配線を介して前記発光素子に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の他方は、前記第６の配線に電気的に接続され、
前記第１の配線と前記第６の配線とは、第１の方向に延びて設けられ、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線は、第１の導電層を用いて形成され、
前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線は、第２の導電層を用いて形成され、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線は、前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線よりも先に形成され、
前記第１の配線は、前記第３の配線と交差して設けられ、
前記第１の配線は、第１のパルス信号を伝えることができる機能を有し、
前記第２の配線及び第３の配線は、映像信号を伝えることができる機能を有し、
前記第４の配線は前記映像信号を伝えることができる機能を有し、
前記第５の配線は、前記第２のトランジスタを介して流れる電流を前記発光素子に伝えることができる機能を有し、
前記第６の配線は、第２のパルス信号を伝えることができる機能を有することを特徴とする発光装置。A light-emitting device having pixels,
The pixel includes a light emitting element, first and second transistors, and first to sixth wirings,
A gate electrode of the first transistor is electrically connected to the first wiring;
One of a source region and a drain region of the first transistor is electrically connected to the third wiring through the second wiring;
The other of the source region and the drain region of the first transistor is electrically connected to the gate electrode of the second transistor through the fourth wiring,
One of a source region and a drain region of the second transistor is electrically connected to the light-emitting element through the fifth wiring,
The other of the source region and the drain region of the second transistor is electrically connected to the sixth wiring,
The first wiring and the sixth wiring are provided to extend in a first direction,
The gate electrode of the first transistor, the gate electrode of the second transistor, and the third wiring are formed using a first conductive layer,
The first wiring, the second wiring, the fourth wiring, the fifth wiring, and the sixth wiring are formed using a second conductive layer,
The gate electrode of the first transistor, the gate electrode of the second transistor, and the third wiring are the first wiring, the second wiring, the fourth wiring, the fifth wiring, and the third wiring. Formed before the sixth wiring,
The first wiring is provided so as to intersect with the third wiring,
The first wiring has a function of transmitting a first pulse signal,
The second wiring and the third wiring have a function of transmitting a video signal,
The fourth wiring has a function of transmitting the video signal;
The fifth wiring has a function that can obtain transfer a current flowing through said second transistor to the light emitting element,
The light emitting device, wherein the sixth wiring has a function of transmitting a second pulse signal. 画素を有する発光装置であって、
前記画素は、発光素子と、第１及び第２のトランジスタと、第１乃至第６の配線と、を有し、
前記第１のトランジスタのゲート電極は、前記第１の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の一方は、前記第２の配線を介して前記第３の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の他方は、前記第４の配線を介して前記第２のトランジスタのゲート電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の一方は、前記第５の配線を介して前記発光素子に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の他方は、前記第６の配線に電気的に接続され、
前記第１の配線と前記第６の配線とは、第１の方向に延びて設けられ、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線は、第１の導電層を用いて形成され、
前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線は、第２の導電層を用いて形成され、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線は、前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線よりも基板側に形成され、
前記第１の配線は、前記第３の配線と交差して設けられ、
前記第１の配線は、第１のパルス信号を伝えることができる機能を有し、
前記第２の配線及び第３の配線は、映像信号を伝えることができる機能を有し、
前記第４の配線は前記映像信号を伝えることができる機能を有し、
前記第５の配線は、前記第２のトランジスタを介して流れる電流を前記発光素子に伝えることができる機能を有し、
前記第６の配線は、第２のパルス信号を伝えることができる機能を有することを特徴とする発光装置。A light-emitting device having pixels,
The pixel includes a light emitting element, first and second transistors, and first to sixth wirings,
A gate electrode of the first transistor is electrically connected to the first wiring;
One of a source region and a drain region of the first transistor is electrically connected to the third wiring through the second wiring;
The other of the source region and the drain region of the first transistor is electrically connected to the gate electrode of the second transistor through the fourth wiring,
One of a source region and a drain region of the second transistor is electrically connected to the light-emitting element through the fifth wiring,
The other of the source region and the drain region of the second transistor is electrically connected to the sixth wiring,
The first wiring and the sixth wiring are provided to extend in a first direction,
The gate electrode of the first transistor, the gate electrode of the second transistor, and the third wiring are formed using a first conductive layer,
The first wiring, the second wiring, the fourth wiring, the fifth wiring, and the sixth wiring are formed using a second conductive layer,
The gate electrode of the first transistor, the gate electrode of the second transistor, and the third wiring are the first wiring, the second wiring, the fourth wiring, the fifth wiring, and the third wiring. Formed on the substrate side of the sixth wiring,
The first wiring is provided so as to intersect with the third wiring,
The first wiring has a function of transmitting a first pulse signal,
The second wiring and the third wiring have a function of transmitting a video signal,
The fourth wiring has a function of transmitting the video signal;
The fifth wiring has a function that can obtain transfer a current flowing through said second transistor to the light emitting element,
The light emitting device, wherein the sixth wiring has a function of transmitting a second pulse signal. 画素を有する発光装置であって、
前記画素は、発光素子と、第１及び第２のトランジスタと、第１乃至第６の配線と、を有し、
前記第１のトランジスタのゲート電極は、前記第１の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の一方は、前記第２の配線を介して前記第３の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の他方は、前記第４の配線を介して前記第２のトランジスタのゲート電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の一方は、前記第５の配線を介して前記発光素子に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の他方は、前記第６の配線に電気的に接続され、
前記第１の配線と前記第６の配線とは、第１の方向に延びて設けられ、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線は、第１の導電層を用いて形成され、
前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線は、第２の導電層を用いて形成され、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線上の層間絶縁膜上に、前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線が形成され、
前記第１の配線は、前記第３の配線と交差して設けられ、
前記第１の配線は、第１のパルス信号を伝えることができる機能を有し、
前記第２の配線及び第３の配線は、映像信号を伝えることができる機能を有し、
前記第４の配線は前記映像信号を伝えることができる機能を有し、
前記第５の配線は、前記第２のトランジスタを介して流れる電流を前記発光素子に伝えることができる機能を有し、
前記第６の配線は、第２のパルス信号を伝えることができる機能を有することを特徴とする発光装置。A light-emitting device having pixels,
The pixel includes a light emitting element, first and second transistors, and first to sixth wirings,
A gate electrode of the first transistor is electrically connected to the first wiring;
One of a source region and a drain region of the first transistor is electrically connected to the third wiring through the second wiring;
The other of the source region and the drain region of the first transistor is electrically connected to the gate electrode of the second transistor through the fourth wiring,
One of a source region and a drain region of the second transistor is electrically connected to the light-emitting element through the fifth wiring,
The other of the source region and the drain region of the second transistor is electrically connected to the sixth wiring,
The first wiring and the sixth wiring are provided to extend in a first direction,
The gate electrode of the first transistor, the gate electrode of the second transistor, and the third wiring are formed using a first conductive layer,
The first wiring, the second wiring, the fourth wiring, the fifth wiring, and the sixth wiring are formed using a second conductive layer,
The first wiring, the second wiring, the fourth wiring, the gate wiring of the first transistor, the gate electrode of the second transistor, and the interlayer insulating film on the third wiring, A fifth wiring and the sixth wiring are formed;
The first wiring is provided so as to intersect with the third wiring,
The first wiring has a function of transmitting a first pulse signal,
The second wiring and the third wiring have a function of transmitting a video signal,
The fourth wiring has a function of transmitting the video signal;
The fifth wiring has a function that can obtain transfer a current flowing through said second transistor to the light emitting element,
The light emitting device, wherein the sixth wiring has a function of transmitting a second pulse signal. 請求項１乃至請求項３のいずれか一項において、
前記第２の導電層は、アルミニウムを含有する複数の層を用いて形成されていることを特徴とする発光装置。In any one of Claims 1 thru | or 3,
The light-emitting device, wherein the second conductive layer is formed using a plurality of layers containing aluminum. 請求項１乃至請求項４のいずれか一項において、
前記第２の導電層は、前記第１及び第２のトランジスタの活性化後に形成されていることを特徴とする発光装置。In any one of Claims 1 thru | or 4,
The light emitting device, wherein the second conductive layer is formed after activation of the first and second transistors. 請求項１乃至請求項５のいずれか一項において、
前記第１の導電層は、前記第１及び第２のトランジスタの活性化前に形成されていることを特徴とする発光装置。In any one of Claims 1 thru | or 5,
The light emitting device, wherein the first conductive layer is formed before the activation of the first and second transistors. 画素を有する半導体装置であって、
前記画素は、発光素子に用いられる画素電極と、第１及び第２のトランジスタと、第１乃至第６の配線と、を有し、
前記第１のトランジスタのゲート電極は、前記第１の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の一方は、前記第２の配線を介して前記第３の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の他方は、前記第４の配線を介
して前記第２のトランジスタのゲート電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の一方は、前記第５の配線を介して前記画素電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の他方は、前記第６の配線に電気的に接続され、
前記第１の配線と前記第６の配線とは、第１の方向に延びて設けられ、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線は、第１の導電層を用いて形成され、
前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線は、第２の導電層を用いて形成され、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線は、前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線よりも先に形成され、
前記第１の配線は、前記第３の配線と交差して設けられ、
前記第１の配線は、第１のパルス信号を伝えることができる機能を有し、
前記第２の配線及び第３の配線は、映像信号を伝えることができる機能を有し、
前記第４の配線は前記映像信号を伝えることができる機能を有し、
前記第５の配線は、前記第２のトランジスタを介して流れる電流を前記画素電極に伝えることができる機能を有し、
前記第６の配線は、第２のパルス信号を伝えることができる機能を有することを特徴とする半導体装置。A semiconductor device having pixels,
The pixel includes a pixel electrode used for a light emitting element, first and second transistors, and first to sixth wirings,
A gate electrode of the first transistor is electrically connected to the first wiring;
One of a source region and a drain region of the first transistor is electrically connected to the third wiring through the second wiring;
The other of the source region and the drain region of the first transistor is electrically connected to the gate electrode of the second transistor through the fourth wiring,
One of a source region and a drain region of the second transistor is electrically connected to the pixel electrode through the fifth wiring,
The other of the source region and the drain region of the second transistor is electrically connected to the sixth wiring,
The first wiring and the sixth wiring are provided to extend in a first direction,
The gate electrode of the first transistor, the gate electrode of the second transistor, and the third wiring are formed using a first conductive layer,
The first wiring, the second wiring, the fourth wiring, the fifth wiring, and the sixth wiring are formed using a second conductive layer,
The gate electrode of the first transistor, the gate electrode of the second transistor, and the third wiring are the first wiring, the second wiring, the fourth wiring, the fifth wiring, and the third wiring. Formed before the sixth wiring,
The first wiring is provided so as to intersect with the third wiring,
The first wiring has a function of transmitting a first pulse signal,
The second wiring and the third wiring have a function of transmitting a video signal,
The fourth wiring has a function of transmitting the video signal;
The fifth wiring has a function that can obtain transfer a current flowing through said second transistor to the pixel electrode,
The sixth wiring has a function of transmitting a second pulse signal. 画素を有する半導体装置であって、
前記画素は、発光素子に用いられる画素電極と、第１及び第２のトランジスタと、第１乃至第６の配線と、を有し、
前記第１のトランジスタのゲート電極は、前記第１の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の一方は、前記第２の配線を介して前記第３の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の他方は、前記第４の配線を介して前記第２のトランジスタのゲート電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の一方は、前記第５の配線を介して前記画素電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の他方は、前記第６の配線に電気的に接続され、
前記第１の配線と前記第６の配線とは、第１の方向に延びて設けられ、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線は、第１の導電層を用いて形成され、
前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線は、第２の導電層を用いて形成され、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線は、前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線よりも基板側に形成され、
前記第１の配線は、前記第３の配線と交差して設けられ、
前記第１の配線は、第１のパルス信号を伝えることができる機能を有し、
前記第２の配線及び第３の配線は、映像信号を伝えることができる機能を有し、
前記第４の配線は前記映像信号を伝えることができる機能を有し、
前記第５の配線は、前記第２のトランジスタを介して流れる電流を前記画素電極に伝えることができる機能を有し、
前記第６の配線は、第２のパルス信号を伝えることができる機能を有することを特徴とする半導体装置。A semiconductor device having pixels,
The pixel includes a pixel electrode used for a light emitting element, first and second transistors, and first to sixth wirings,
A gate electrode of the first transistor is electrically connected to the first wiring;
One of a source region and a drain region of the first transistor is electrically connected to the third wiring through the second wiring;
The other of the source region and the drain region of the first transistor is electrically connected to the gate electrode of the second transistor through the fourth wiring,
One of a source region and a drain region of the second transistor is electrically connected to the pixel electrode through the fifth wiring,
The other of the source region and the drain region of the second transistor is electrically connected to the sixth wiring,
The first wiring and the sixth wiring are provided to extend in a first direction,
The gate electrode of the first transistor, the gate electrode of the second transistor, and the third wiring are formed using a first conductive layer,
The first wiring, the second wiring, the fourth wiring, the fifth wiring, and the sixth wiring are formed using a second conductive layer,
The gate electrode of the first transistor, the gate electrode of the second transistor, and the third wiring are the first wiring, the second wiring, the fourth wiring, the fifth wiring, and the third wiring. Formed on the substrate side of the sixth wiring,
The first wiring is provided so as to intersect with the third wiring,
The first wiring has a function of transmitting a first pulse signal,
The second wiring and the third wiring have a function of transmitting a video signal,
The fourth wiring has a function of transmitting the video signal;
The fifth wiring has a function that can obtain transfer a current flowing through said second transistor to the pixel electrode,
The sixth wiring has a function of transmitting a second pulse signal. 画素を有する半導体装置であって、
前記画素は、発光素子に用いられる画素電極と、第１及び第２のトランジスタと、第１乃至第６の配線と、を有し、
前記第１のトランジスタのゲート電極は、前記第１の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の一方は、前記第２の配線を介して前記第３の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の他方は、前記第４の配線を介して前記第２のトランジスタのゲート電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の一方は、前記第５の配線を介して前記画素電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の他方は、前記第６の配線に電気的に接続され、
前記第１の配線と前記第６の配線とは、第１の方向に延びて設けられ、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線は、第１の導電層を用いて形成され、
前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線は、第２の導電層を用いて形成され、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線上の層間絶縁膜上に、前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線が形成され、
前記第１の配線は、前記第３の配線と交差して設けられ、
前記第１の配線は、第１のパルス信号を伝えることができる機能を有し、
前記第２の配線及び第３の配線は、映像信号を伝えることができる機能を有し、
前記第４の配線は前記映像信号を伝えることができる機能を有し、
前記第５の配線は、前記第２のトランジスタを介して流れる電流を前記画素電極に伝えることができる機能を有し、
前記第６の配線は、第２のパルス信号を伝えることができる機能を有することを特徴とする半導体装置。A semiconductor device having pixels,
The pixel includes a pixel electrode used for a light emitting element, first and second transistors, and first to sixth wirings,
A gate electrode of the first transistor is electrically connected to the first wiring;
One of a source region and a drain region of the first transistor is electrically connected to the third wiring through the second wiring;
The other of the source region and the drain region of the first transistor is electrically connected to the gate electrode of the second transistor through the fourth wiring,
One of a source region and a drain region of the second transistor is electrically connected to the pixel electrode through the fifth wiring,
The other of the source region and the drain region of the second transistor is electrically connected to the sixth wiring,
The first wiring and the sixth wiring are provided to extend in a first direction,
The gate electrode of the first transistor, the gate electrode of the second transistor, and the third wiring are formed using a first conductive layer,
The first wiring, the second wiring, the fourth wiring, the fifth wiring, and the sixth wiring are formed using a second conductive layer,
The first wiring, the second wiring, the fourth wiring, the gate wiring of the first transistor, the gate electrode of the second transistor, and the interlayer insulating film on the third wiring, A fifth wiring and the sixth wiring are formed;
The first wiring is provided so as to intersect with the third wiring,
The first wiring has a function of transmitting a first pulse signal,
The second wiring and the third wiring have a function of transmitting a video signal,
The fourth wiring has a function of transmitting the video signal;
The fifth wiring has a function that can obtain transfer a current flowing through said second transistor to the pixel electrode,
The sixth wiring has a function of transmitting a second pulse signal. 請求項７乃至請求項９のいずれか一項において、
前記第２の導電層は、アルミニウムを含有する複数の層を用いて形成されていることを特徴とする半導体装置。In any one of claims 7 to 9,
The semiconductor device, wherein the second conductive layer is formed using a plurality of layers containing aluminum. 請求項７乃至請求項１０のいずれか一項において、
前記第２の導電層は、前記第１及び第２のトランジスタの活性化後に形成されていることを特徴とする半導体装置。In any one of claims 7 to 10,
The semiconductor device, wherein the second conductive layer is formed after the activation of the first and second transistors. 請求項７乃至請求項１１のいずれか一項において、
前記第１の導電層は、前記第１及び第２のトランジスタの活性化前に形成されていることを特徴とする半導体装置。In any one of claims 7 to 11,
The semiconductor device, wherein the first conductive layer is formed before the activation of the first and second transistors.
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