JP3987824B2 - Driving circuit and driving method for active matrix organic EL display - Google Patents
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Description
本発明は一種のアクティブマトリックス有機ＥＬディスプレイの駆動回路と駆動方法に係り、周知のデジタル駆動構造の時間使用効率が低いという欠点を改善する駆動回路と駆動方法に関する。 The present invention relates to a driving circuit and a driving method for a kind of active matrix organic EL display, and more particularly to a driving circuit and a driving method for improving the disadvantage of low time use efficiency of a known digital driving structure.
有機ＥＬディスプレイ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ；ＯＬＥＤ）はパッシブマトリックス（Ｐａｓｓｉｖｅ Ｍａｔｒｉｘ）型とアクティブマトリックス（Ａｃｔｉｖｅ Ｍａｔｒｉｘ）型に分けられる。いわゆるアクティブマトリックス有機ＥＬディスプレイは、薄膜トランジスタ（ＴＦＴ）にコンデンサ（Ｃａｐａｃｉｔｏｒ）の信号保存を組み合わせることにより、有機ＥＬディスプレイの輝度グレースケール表現を制御する。 Organic EL display (Organic Electro-Luminescence Display; OLED) is classified into a passive matrix type and an active matrix type. The so-called active matrix organic EL display controls the luminance gray scale expression of the organic EL display by combining a thin film transistor (TFT) with signal storage of a capacitor.
パッシブマトリックス有機ＥＬディスプレイに必要とされる製造コストと技術レベルは比較的低いが、駆動方式に制限されるために解析度を高めることができず、このため応用製品寸法が５英インチ内に限られ、その製品は低解析度、小サイズの製品市場に制限される。高い精密度及び大画面を得る場合は、アクティブマトリックス駆動方式の使用が主流である。いわゆるアクティブマトリックス駆動は、コンデンサに信号を保存し、ゆえに走査線走査後の画素はもとの輝度を依然として保持する。これによりアクティブマトリックス駆動方式では、有機ＥＬディスプレイは非常に高い輝度を達成するよう駆動する必要がなく、良好な寿命表現を達成し、また高解析度の要求を達成する。有機ＥＬディスプレイにＴＦＴを結合させる技術によりアクティブマトリックス有機ＥＬディスプレイが実現し、これは現在のディスプレイ市場の、画面再生の流暢度、及び解析度の高さに対する要求に符合し、十分に有機ＥＬディスプレイの優れた特性を現出することができる。 The manufacturing cost and technical level required for the passive matrix organic EL display are relatively low, but the resolution cannot be increased due to the limitation of the drive system, so the application product size is limited to within 5 British inches. The product is limited to a low-analysis, small-size product market. In order to obtain high precision and a large screen, the use of an active matrix drive system is the mainstream. So-called active matrix driving stores the signal in the capacitor, so that the pixel after scanning line scanning still retains its original brightness. As a result, in the active matrix driving method, the organic EL display does not need to be driven to achieve very high luminance, achieves a good lifetime expression, and achieves a high resolution requirement. The active matrix organic EL display is realized by the technology that combines TFT with the organic EL display. This is in line with the current demand for high fluency and high resolution of screen reproduction in the display market. Can exhibit excellent characteristics.
駆動技術に関しては、現在アクティブマトリックス有機ＥＬディスプレイには二つの方向があり、一つはアナログ方式、もう一つはデジタル方式である。デジタル駆動が比較的発展した方法であり、それは、現在の低温ポリシリコン工程では特性（例えばスレショルド電圧及び電子移動度）の均一な抵薄膜トランジスタ素子を製造できないことによる。デジタル駆動方式により低温ポリシリコン工程に対する厳格な要求を回避でき、簡単な２ＴＩＣの駆動回路によりＴＦＴ素子特性変異の影響を補償することができる。 Regarding drive technology, there are currently two directions for active matrix organic EL displays, one is analog and the other is digital. Digital driving is a relatively advanced method, because current low temperature polysilicon processes cannot produce thin film transistor devices with uniform characteristics (eg, threshold voltage and electron mobility). Strict requirements for the low temperature polysilicon process can be avoided by the digital driving method, and the influence of TFT element characteristic variation can be compensated by a simple 2TIC driving circuit.
これにより、もしデジタル駆動方式の欠点を有効に改善し、デジタル方式で未来の整合式駆動システム（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｉｎｇ Ｓｙｓｔｅｍ）を構築できれば、デジタル駆動技術はアクティブマトリックス有機ＥＬディスプレイ駆動回路の将来の発展に大きな役割を果たすと思われる。 Thus, if the drawbacks of the digital drive system can be effectively improved and the future integrated driving system can be constructed digitally, the digital drive technology will greatly contribute to the future development of the active matrix organic EL display drive circuit. It seems to play a role.
現在、デジタル駆動技術の使用上、時間比（Ｔｉｍｅ−Ｒａｔｉｏ）或いは面積比（Ａｒｅａ−Ｒａｔｉｏ）変調方式を使用してグレースケールを表現している。時間比を使用する方式の技術には特許文献１があり、それによると、書き込み６１発光６２分離（Ｐｒｏｇｒａｍ Ｄｉｓｐｌａｙ Ｓｅｐａｒａｔｉｏｎ）の構造でデジタル駆動を実現し（図６参照）、そのうち１〜Ｎの横線は走査線、１〜Ｍの縦線は表示線で、各サブフレーム（ＳＦ１〜ＳＦ６）の書き込み６１時間は同じであり、発光６２時間は、順にＴ、２Ｔ、４Ｔ、８Ｔ、１６Ｔ、３２Ｔとされる。このような方法の長所は実施しやすく、ハードウエアシステムの複雑度が比較的低いことであるが、欠点は、時間使用効率が低いことであり、これはサブフレームＳＦ１〜ＳＦ６の書き込み６１時間の総和がフレーム時間（Ｆｒａｍｅ Ｔｉｍｅ）を一定の比で占拠するためである。
Currently, gray scale is expressed using a time ratio (Time-Ratio) or an area ratio (Area-Ratio) modulation method in the use of digital driving technology. Japanese Patent Application Laid-Open Publication No. 2004-122867 discloses a technique that uses a time ratio. According to this technique, digital driving is realized with a structure of writing 61
例えば、図７に示されるように、特許文献１は時間比変調方式によりグレースケールを表現すると共に、有機ＥＬ素子共カソード電位７１の高（ＶＨ）と低（ＶＬ）の制御を利用して実現され、ゆえに表示パネル解析度が１７６×２４０とされ、走査周波数は１２０ＫＨｚとされる時、一つのサブフレームの書き込み６１時間長さは（１／１２０Ｋ）×２４０＝２ｍｓとなり、ゆえに六個のサブフレームＳＦ１〜ＳＦ６の書き込み６１時間の総和は１２ｍｓとなり、フレーム時間２０ｍｓの６０％を占拠する（１フレーム＝１／５０秒）。このようなサブフレームの書き込み６１時間中、有機ＥＬディスプレイは発光表示できず、このため時間の使用率は低くなり、ただ４０％となる。
For example, as shown in FIG. 7,
小サイズの応用上は、このような欠点は基本的に受け入れられるが、将来の大サイズ或いは比較的高い解析度の応用にあってはこの欠点は克服しなければならない。デジタル駆動技術の応用能力を増すためには、「書き込み発光分離」構造の欠点を改善する必要がある。 For small size applications, this drawback is generally acceptable, but for future large size or relatively high resolution applications, this disadvantage must be overcome. In order to increase the application capability of digital drive technology, it is necessary to improve the drawbacks of the “write emission separation” structure.
解決方法の一つは作業周波数を高めることであり、それには走査周波数、データ移動周波数が含まれる。この方法は早期の表示システムが外接式駆動ＩＣを使用する時には問題を発生しないが、将来に向けて周辺駆動回路をガラス基板上に整合させたＳＯＧ（Ｓｙｓｔｅｍ−Ｏｎ−Ｇｌａｓｓ）が発展する傾向にあって、駆動回路を内蔵したＴＦＴ基板を採用した場合には、このような作業周波数を高くする方法は、低温ポリシリコンＴＦＴ工程の推進の能力を考慮しなければならない。 One solution is to increase the working frequency, which includes scanning frequency and data movement frequency. Although this method does not cause a problem when an early display system uses a circumscribing drive IC, SOG (System-On-Glass) in which peripheral drive circuits are aligned on a glass substrate tends to develop for the future. If a TFT substrate with a built-in drive circuit is employed, such a method of increasing the working frequency must consider the ability to promote the low-temperature polysilicon TFT process.
また、特許文献２は、アクティブマトリックス有機ＥＬディスプレイ駆動回路を提供し、それは図８の各画素内回路表示図に示されるようであり、各画素内の駆動回路装置は、書き込みＴＦＴ（８１）、消去ＴＦＴ（８２）、駆動ＴＦＴ（８３）、保存コンデンサ（８４）、書き込み走査線（８５）、消去走査線（８６）、データ線（８７）、電源供給線（８８）、有機ＥＬ素子（８９）を具えている。駆動回路中、書き込みＴＦＴ（８１）のゲートは書き込み走査線（８５）に接続されている。駆動回路中の消去ＴＦＴ（８２）のゲートは消去走査線（８６）に接続されている。この特許文献２は時間比変調方式によりグレースケールを表現し、書き込み発光分離駆動構造の時間使用効率が低い欠点を改善している。しかしこの特許文献２の技術の欠点は、データドライバ９１に二組のスキャンドライバが必要で、一つの書き込みスキャンドライバ９２が書き込み走査線８５に接続されてデータ書き込み動作を請け負い、消去スキャンドライバ９３が消去走査線８６に接続されてデータ消去の動作を実行し、図９に示されるように、この方法は余分に一組のスキャンドライバが必要で、ディスプレイのモジュールコストがこのために増加することである。
Further,
本発明の主要な目的は、上述の周知の技術の欠点を解決し、欠点の存在を無くすことにあり、本発明は低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）アクティブマトリックス有機ＥＬディスプレイ駆動回路（ＡＭＯＬＥＤ）の装置に応用されて、もとのデジタル駆動技術の時間使用効率が低い欠点を改善し、また本発明はデータ書き込み走査と消去走査動作を実行する時、一組の走査装置を共用し、周知の技術中の走査回路の必要とした装置数を減らし（周知の技術では二組のスキャンドライバを必要とするが、本発明ではただ一組のスキャンドライバのみ必要とする）、これにより製造コストを下げる長所を有するものとする。 The main object of the present invention is to solve the above-mentioned disadvantages of the well-known technique and to eliminate the existence of the disadvantages. The present invention is a low-temperature polysilicon thin film transistor (LTPS-TFT) active matrix organic EL display driving circuit (AMOLED). The present invention improves the disadvantage of the low time use efficiency of the original digital driving technology, and the present invention shares a set of scanning devices when performing data write scanning and erasing scanning operations. The number of devices required for the scanning circuit in this technology is reduced (in the well-known technology, two sets of scan drivers are required, but in the present invention, only one set of scan drivers is required), thereby reducing the manufacturing cost. Has the advantage of lowering.
請求項１の発明は、アクティブマトリックス有機ＥＬディスプレイパネルを駆動するアクティブマトリックス有機ＥＬディスプレイ駆動回路において、
該アクティブマトリックス有機ＥＬディスプレイパネルは複数の画素配列で構成された複数のブロックを具え、各該ブロックが複数行の画素を具え、並びにブロック制御線（１２４）により該ブロックが制御され、
各画素の駆動回路は、書き込みＴＦＴ（１０１）、スイッチングＴＦＴ（１０２）、リセットＴＦＴ（１０３）、保存コンデンサ（１０５）、駆動ＴＦＴ（１０４）、有機ＥＬ素子（１０６）を具え、
該書き込みＴＦＴ（１０１）は、そのゲートが走査線（１２１）に接続され、ドレインがデータ線（１２２）に接続され、
該スイッチングＴＦＴ（１０２）は、そのドレインが上述の書き込みＴＦＴ（１０１）のソースに接続され、ゲートがブロック制御線（１２４）に接続され、
該リセットＴＦＴ（１０３）は、そのドレインが上述のスイッチングＴＦＴ（１０２）のソースに接続され、ソースが電源供給線（１２３）に接続され、ゲートが前の一行の走査線（１３０）に接続されるが、唯一の例外として、第１行の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）のゲートが開始消去線（２１０）に接続され、
該保存コンデンサ（１０５）は、両端を具え、一端が電源供給線（１２３）に接続され、もう一端が上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続され、
該駆動ＴＦＴ（１０４）は、そのソースが上述の電源供給線（１２３）に接続され、ゲートが保存コンデンサ（１０５）の一端と同様に、上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続され、
該有機ＥＬ素子（１０６）は、一端がプラス極とされて上述の駆動ＴＦＴ（１０４）のドレインと接続され、もう一端がマイナス極とされて接地されたことを特徴とする、アクティブマトリックス有機ＥＬディスプレイ駆動回路としている。
請求項２の発明は、請求項１記載のアクティブマトリックス有機ＥＬディスプレイ駆動回路において、ブロック制御線（１２４）の数量が、最も重みの小さい最初のサブフレームにおける第１ブロックのデータ表示（３０１）ステップ時間と第１次データ消去（３０２）ステップ時間の和を、最も重みの小さい最初のサブフレームにおける第１ブロックのデータ表示（３０１）ステップ時間で除算して決定されることを特徴とする、アクティブマトリックス有機ＥＬディスプレイ駆動回路としている。
請求項３の発明は、アクティブマトリックス有機ＥＬディスプレイ駆動方法において、駆動タイミングが、データリセット時刻、データ書き込み時刻、データ表示（３０１）ステップ、データ消去（３０２）ステップに分けられ、
データリセット時刻において、その画素のある行の前の一行の走査線（１３０）の制御信号によりこの行の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）を導通させ、リセットＴＦＴ（１０３）の導通により保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０とされ、
データ書き込み時刻において、その画素のある行の前の一行の走査線（１３０）の制御信号、ただし、その画素が第１行にある場合は開始消去線（２１０）の制御信号によりその行の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、この行の走査線（１２１）の上の全ての画素中の書き込みＴＦＴ（１０１）が導通し、この時全ての画素中のスイッチングＴＦＴ（１０２）が導通状態となり、これにより各データ線（１２２）上のデータ電圧信号が対応する保存コンデンサ（１０５）内に書き込まれ、
データ表示（３０１）ステップにおいて、この画素のある行の前の一行の走査線（１３０）の制御信号、ただし、その画素が第１行にある場合は開始消去線（２１０）の制御信号によりこの行の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、この行の走査線（１２１）の制御信号がこの行の走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）をオフとし、データ線（１２２）上のデータ電圧信号が保存コンデンサ（１０５）内に進入不能となり、これにより各画素中の保存コンデンサ（１０５）がデータ書き込み時刻に書き込まれたデータ電圧信号を保持し、こうして、各画素中の駆動ＴＦＴ（１０４）の電流の大きさが保存コンデンサ（１０５）の両端の電圧の大きさにより決定され、この通過する電流が有機ＥＬ素子（１０６）に対応する輝度を発生させ、
データ消去（３０２）ステップにおいて、ブロック制御線（１２４）の制御信号が駆動ブロック内の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、この画素のある行の前の一行の走査線（１３０）の制御信号によりこの行の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）が導通し、リセットＴＦＴ（１０３）の導通により保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０に等しくなり、これにより、このときこの行の走査線（１２１）上の全ての画素中の駆動ＴＦＴ（１０４）の電流の大きさが０に変わり、ゆえにこの行の走査線（１２１）上の有機ＥＬ素子（１０６）が発光停止することを特徴とする、アクティブマトリックス有機ＥＬディスプレイ駆動方法としている。
The invention of
The active matrix organic EL display panel includes a plurality of blocks each including a plurality of pixel arrays, each of the blocks includes a plurality of rows of pixels, and the block is controlled by a block control line (124).
The drive circuit of each pixel includes a write TFT (101), a switching TFT (102), a reset TFT (103), a storage capacitor (105), a drive TFT (104), and an organic EL element (106).
The write TFT (101) has its gate connected to the scanning line (121), its drain connected to the data line (122),
The switching TFT (102) has a drain connected to the source of the above-described write TFT (101), a gate connected to the block control line (124),
The reset TFT (103) has its drain connected to the source of the aforementioned switching TFT (102), a source connected to a power supply line (123), connected to the gate before the single line of scanning lines (130) The only exception is that the gates of the reset TFTs (103) in all the pixels on the first row scan line (121) are connected to the start erase line (210),
The storage capacitor (105) has both ends, one end is connected to the power supply line (123), and the other end is connected to the connection portion between the source of the switching TFT (102) and the drain of the reset TFT (103). ,
The source of the driving TFT (104) is connected to the power supply line (123) described above, and the gate is connected to the source of the switching TFT (102) and the reset TFT (103) similarly to one end of the storage capacitor (105). Connected to the drain connection)
The organic EL element (106) has one end made a positive electrode and connected to the drain of the driving TFT (104), and the other end made a negative electrode and grounded. Display drive circuit.
According to a second aspect of the present invention, in the active matrix organic EL display driving circuit according to the first aspect, the data display (301) step of the first block in the first subframe having the smallest weight of the block control lines (124) Active time characterized by being determined by dividing the sum of time and primary data erasure (302) step time by the data display (301) step time of the first block in the first sub-frame with the lowest weight A matrix organic EL display driving circuit is used.
According to a third aspect of the present invention, in the active matrix organic EL display driving method, the driving timing is divided into a data reset time, a data write time, a data display (301) step, and a data erasure (302) step.
In the data reset time, the control signal of the scanning line (130) of one line of the previous row of the pixel to conduct a reset TFT (103) in all the pixels of the row scanning line (121), a reset TFT (103) conduction is erased charge of by Riho presence capacitor (105) in the of the voltage difference between both ends of the storage capacitor (105) is zero,
In the data write time, the control signal for one scanning lines (130) of the previous row of the pixel, however, that line by the control signal for starting the erase line (210) if that pixel is in the first row The reset TFT (103) in all the pixels on the scanning line (121) is turned off, and the writing TFT (101) in all the pixels on the scanning line (121) in this row is turned on. The switching TFT (102) in the pixel becomes conductive, whereby the data voltage signal on each data line (122) is written into the corresponding storage capacitor (105),
In the data display (301) step, the control signal for one line of the scanning line of the previous line with a pixel (130), however, the control signal for starting the erase line (210) if that pixel is in the first row reset TFT in every pixel on this row scanning line (121) (103) is turned off, the control signal of the row scanning line (121) all the pixels on this line of scanning lines (121) The internal write TFT (101) is turned off, and the data voltage signal on the data line (122) cannot enter the storage capacitor (105), so that the storage capacitor (105) in each pixel is written at the data write time. Thus, the magnitude of the current of the driving TFT (104) in each pixel is determined by the magnitude of the voltage across the storage capacitor (105). Current is caused the luminance corresponding to the organic EL element (106),
In the data erasing (302) step, the control signal of the block control line (124) and turns off the switching TFT (102) in all pixels in the drive block, one line of the scanning line of the previous line with a pixel ( 130), the reset TFT (103) in all the pixels on the scanning line (121) in this row is turned on, and the charge in the storage capacitor (105) is erased by the conduction of the reset TFT (103). The voltage difference between both ends of the storage capacitor (105) becomes equal to 0, so that the current magnitude of the driving TFT (104) in all the pixels on the scanning line (121) of this row becomes 0 at this time. instead, thus the organic EL element on this line of scanning lines (121) (106) is characterized by emission stop, the active matrix organic EL display driving method It is.
本発明はデータ書き込み走査と消去走査動作を実行する時、一組の走査装置を共用し、周知の技術中の走査回路の必要とする部品数を減らし（周知の技術中は二組の走査ドライバを必要とするが、本発明ではただ一組の走査ドライバのみ必要とする）、製造コストを下げることができる。
また、本発明はブロック分割制御と画素駆動回路設計の方式を利用し、アクティブマトリックス有機ＥＬディスプレイのデジタル駆動を実現している。
The present invention shares a set of scanning devices when performing a data write scan and an erase scan operation, reducing the number of components required by a scan circuit in the known technology (two scan drivers in the known technology). However, the present invention requires only one set of scan drivers), which can reduce the manufacturing cost.
In addition, the present invention realizes digital driving of an active matrix organic EL display by utilizing block division control and a pixel driving circuit design method.
本発明によると、ディスプレイパネルが複数の画素配列で構成された複数のブロックを具え、各該ブロックが複数行の画素を具え、並びにブロック制御線により該ブロックが制御され、各画素内の駆動回路が、書き込み（Ｗｒｉｔｉｎｇ）ＴＦＴ、切り換え（Ｓｗｉｔｃｈｉｎｇ）ＴＦＴ、リセット（Ｒｅｓｅｔ）ＴＦＴ、駆動（Ｄｒｉｖｉｎｇ）ＴＦＴ、保存コンデンサ、有機ＥＬ素子、走査線、データ線、電源供給線、ブロック制御線、開始消去線（Ｓｔａｒｔ−Ｅｒａｓｅ Ｌｉｎｅ）を具えている。 According to the present invention, the display panel includes a plurality of blocks each including a plurality of pixel arrays, each of the blocks includes a plurality of rows of pixels, and the block is controlled by a block control line. Is a writing TFT, a switching TFT, a reset TFT, a driving TFT, a storage capacitor, an organic EL element, a scanning line, a data line, a power supply line, a block control line, and a start erase line. (Start-Erase Line).
行の走査線上の全ての画素中の書き込みＴＦＴのゲートはその行の走査線に接続され、画素中のリセットＴＦＴのゲートは前の一行の走査線に接続されている。該ブロック内の全ての画素中のスイッチングＴＦＴのゲートは該ブロックのブロック制御線に接続されている。 The gate of the write TFT in every pixel of the row scanning line is connected to the scanning line of the line, the gate of the reset TFT in the pixel is connected to one line of the scanning lines before. The gates of the switching TFTs in all the pixels in the block are connected to the block control line of the block.
また、駆動回路動作タイミングは、（一）データリセットデータリセット時刻、（二）データ書き込み時刻、（三）データ表示ステップ、（四）データ消去ステップに分けられる。また、上述のブロック分割制御と画素駆動回路設計の方式は、時間比変調方式によりグレースケールを表現し、各サブフレームにあって、各走査線は順に第１條から最後の一條までデータリセットとデータ書き込みの動作を完成し、各走査線にあって該走査線上の画素のデータリセットとデータ書き込みを完成した後、該走査線上の画素がデータ表示ステップに進入する。 The drive circuit operation timing is divided into (1) data reset data reset time, (2) data write time, (3) data display step, and (4) data erase step. The block division control and pixel drive circuit design method described above expresses gray scale by the time ratio modulation method, and in each subframe, each scanning line sequentially resets data from the first to the last glance. After completing the data writing operation and completing the data reset and data writing of the pixels on each scanning line in each scanning line, the pixels on the scanning line enter the data display step.
図１、図２は本発明の各画素内の回路表示図、及び本発明の表示部分の回路表示図である。本発明によると、ディスプレイパネルが複数の画素配列で構成された複数のブロックを具え、各該ブロックが複数行の画素を具え、並びにブロック制御線により該ブロックが制御され、各画素内の駆動回路装置が、図１に示されるように、書き込みＴＦＴ（１０１）、スイッチングＴＦＴ（１０２）、リセットＴＦＴ（１０３）、駆動ＴＦＴ（１０４）、保存コンデンサ（１０５）、有機ＥＬ素子（１０６）、走査線（１２１）、前の一行の走査線（１３０）、データ線（１２２）、電源供給線（１２３）、ブロック制御線（１２４）を具えている。 1 and 2 are a circuit display diagram in each pixel of the present invention and a circuit display diagram of a display portion of the present invention. According to the present invention, the display panel includes a plurality of blocks each including a plurality of pixel arrays, each of the blocks includes a plurality of rows of pixels, and the block is controlled by a block control line. As shown in FIG. 1, the device includes a writing TFT (101), a switching TFT (102), a reset TFT (103), a driving TFT (104), a storage capacitor (105), an organic EL element (106), a scanning line. (121), before one scanning lines (130), data lines (122), the power supply line (123), which comprises a block control line (124).
図２に示されるように、ディスプレイパネルがｋ個の駆動ブロックに分けられ（以下にｋ＝８を例として説明する）、本発明の実施例のブロック制御線（１２４）はＢＣＬ−１〜ＢＣＬ−８とされる。 As shown in FIG. 2, the display panel is divided into k driving blocks (hereinafter, k = 8 will be described as an example), and the block control line (124) according to the embodiment of the present invention includes BCL-1 to BCL. -8.
本発明の表示エリア回路は、複数の走査線（１２１）Ｓ１〜Ｓｎを具え、該走査線（１２１）上の各画素中の書き込みＴＦＴ（１０１）のゲートは該走査線（１２１）に接続され、ドレインはデータ線（１２２）に接続されている。 The display area circuit of the present invention includes a plurality of scanning lines (121) S1 to Sn, and the gate of the writing TFT (101) in each pixel on the scanning line (121) is connected to the scanning line (121). The drains are connected to the data line (122).
該スイッチングＴＦＴ（１０２）のドレインは上述の書き込みＴＦＴ（１０１）のソースに接続され、ゲートはブロック制御線（１２４）に接続されている。 The drain of the switching TFT (102) is connected to the source of the above-mentioned write TFT (101), and the gate is connected to the block control line (124).
該リセットＴＦＴ（１０３）は、そのドレインが上述のスイッチングＴＦＴ（１０２）のソースに接続され、ソースが電源供給線（１２３）に接続され、ゲートが前の一行の走査線（１３０）に接続される。唯一の例外として、第１行の走査線（１２１）Ｓ１上の全ての画素中のリセットＴＦＴ（１０３）のゲートが開始消去線（２１０）に接続されている（図２）。 The reset TFT (103) has its drain connected to the source of the aforementioned switching TFT (102), a source connected to a power supply line (123), connected to the gate before the single line of scanning lines (130) Is done. The only exception is that the gates of the reset TFTs (103) in all the pixels on the scanning line (121) S1 in the first row are connected to the start erase line (210) (FIG. 2).
該保存コンデンサ（１０５）は、両端を具え、一端が電源供給線（１２３）に接続され、もう一端が上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続されている。 The storage capacitor (105) has both ends, one end is connected to the power supply line (123), and the other end is connected to the connection portion between the source of the switching TFT (102) and the drain of the reset TFT (103). ing.
該駆動ＴＦＴ（１０４）は、そのソースが上述の電源供給線（１２３）に接続され、ゲートが保存コンデンサ（１０５）の一端と同様に、上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続される。 The source of the driving TFT (104) is connected to the power supply line (123) described above, and the gate is connected to the source of the switching TFT (102) and the reset TFT (103) similarly to one end of the storage capacitor (105). ) Connected to the drain connection.
該有機ＥＬ素子（１０６）は、一端がプラス極とされて上述の駆動ＴＦＴ（１０４）のドレインと接続され、もう一端がマイナス極とされている。 One end of the organic EL element (106) is connected to the drain of the driving TFT (104) as described above, and the other end is set as a negative pole.
続いて本発明の回路の動作原理について以下に説明する。本発明は駆動タイミングが、（一）データリセット時刻、（二）データ書き込み時刻、（三）データ表示（３０１）ステップ、（四）データ消去（３０２）ステップに分けられる。以下に詳しく説明を行なう。図１、３を共に参照されたい。
（一）データリセット時刻：
前の一行の走査線（１３０）の制御信号がこの行の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）を導通（ＯＮ）させ、リセットＴＦＴ（１０３）の導通（ＯＮ）により再度保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０とされる。この時、書き込みＴＦＴ（１０１）はオフ状態とされ、スイッチングＴＦＴ（１０２）は導通状態とされ、書き込みＴＦＴ（１０１）及びスイッチングＴＦＴ（１０２）は直列の接続状態を呈し、さらに書き込みＴＦＴ（１０１）がオフとされるため、スイッチングＴＦＴ（１０２）はオンとされ、この時、データ線（１２２）上のデータ電圧信号は保存コンデンサ（１０５）内に進入不能である。
（二）データ書き込み時刻：
前の一行の走査線（１３０）の制御信号がその行の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、走査線（１２１）の制御信号が走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）をオンとし、さらにこの時全ての画素中のスイッチングＴＦＴ（１０２）がオン状態とされ、これにより各データ線（１２２）上のデータ電圧信号が対応する保存コンデンサ（１０５）内に書き込み可能となる。
（三）データ表示（３０１）ステップ：
前の一行の走査線（１３０）の制御信号によりこの行の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、この行の走査線（１２１）の制御信号がこの行の走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）をオフとする。即ち、スイッチングＴＦＴ（１０２）が導通させられるが、ただし書き込みＴＦＴ（１０１）がオフとされるため、データ線（１２２）上のデータ電圧信号は保存コンデンサ（１０５）内に進入不能で、これにより各画素中の保存コンデンサ（１０５）がデータ書き込み時刻に書き込まれたデータ電圧信号を保持（Ｈｏｌｄ）できる。各画素中の駆動ＴＦＴ（１０４）の電流の大きさは保存コンデンサ（１０５）の両端の電圧の大きさにより決定され、駆動ＴＦＴ（１０４）の電流が有機ＥＬ素子（１０６）を通過してそれに対応する輝度を発生させる。
（四）データ消去（３０２）ステップ：
ブロック制御線（１２４）の制御信号が駆動ブロック内の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、前の一行の走査線（１３０）の制御信号によりこの行の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）が導通させられ、リセットＴＦＴ（１０３）の導通により保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０に等しくなる。これにより、このとき該走査線（１２１）上の全ての画素中の駆動ＴＦＴ（１０４）の電流の大きさが０に変わり、ゆえに走査線（１２１）上の有機ＥＬ素子（１０６）が発光停止する。
このとき、スイッチングＴＦＴ（１０２）はオフ状態とされ、書き込みＴＦＴ（１０１）及びスイッチングＴＦＴ（１０２）が直列接続を呈するため、走査線（１２１）の制御信号もまた該走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）をオンとし、データ線（１２２）上のデータ電圧信号が保存コンデンサ（１０５）内に進入不能となる。
Next, the operation principle of the circuit of the present invention will be described below. In the present invention, the drive timing is divided into (1) data reset time, (2) data write time, (3) data display (301) step, and (4) data erase (302) step. This will be described in detail below. Please refer to FIGS.
(1) Data reset time:
Conducting a reset TFT (103) in all the pixels of the control signal before one line of the scanning lines (130) scanning line of the line (121) (ON) is the conduction of the reset TFT (103) (ON) Thus, the charge in the storage capacitor (105) is erased again, and the voltage difference across the storage capacitor (105) becomes zero. At this time, the write TFT (101) is turned off, the switching TFT (102) is turned on, the write TFT (101) and the switching TFT (102) are connected in series, and the write TFT (101). Is turned off, the switching TFT (102) is turned on. At this time, the data voltage signal on the data line (122) cannot enter the storage capacitor (105).
(2) Data write time:
Is the previous all reset TFT (103) is turned off in the pixel control signal for one scanning lines (130) is the line of the scanning lines (121), the control signal of the scanning line (121) scanning lines ( 121) The write TFTs (101) in all the pixels on the pixel are turned on, and at this time, the switching TFTs (102) in all the pixels are turned on, whereby the data voltage signal on each data line (122) is turned on. Can be written into the corresponding storage capacitor (105).
(3) Data display (301) step:
Reset TFT in every pixel on this row scanning line (121) (103) is turned off by the control signal before one line of the scanning lines (130), the control signal of the row scanning line (121) Turns off the writing TFT (101) in all the pixels on the scanning line (121) of this row . That is, the switching TFT (102) is turned on, but the write TFT (101) is turned off, so that the data voltage signal on the data line (122) cannot enter the storage capacitor (105). The storage capacitor (105) in each pixel can hold the data voltage signal written at the data writing time. The magnitude of the current of the drive TFT (104) in each pixel is determined by the magnitude of the voltage across the storage capacitor (105), and the current of the drive TFT (104) passes through the organic EL element (106) and passes through it. Generate the corresponding brightness.
(4) Data erasure (302) step:
Block control lines control signal (124) and turns off the switching TFT (102) in all pixels in the drive block, before this row of scan lines by a control signal for one scanning lines (130) (121) The reset TFT (103) in all the pixels above is turned on, and the charge in the storage capacitor (105) is erased by the conduction of the reset TFT (103), so that the voltage difference between both ends of the storage capacitor (105) is zero. Is equal to Thereby, the magnitude of the current of the driving TFT (104) in all the pixels on the scanning line (121) is changed to 0 at this time, and therefore the organic EL element (106) on the scanning line (121) stops emitting light. To do.
At this time, since the switching TFT (102) is turned off and the writing TFT (101) and the switching TFT (102) are connected in series, the control signal of the scanning line (121) is also transmitted on the scanning line (121). The write TFT (101) in all the pixels is turned on, and the data voltage signal on the data line (122) cannot enter the storage capacitor (105).
図３は本発明の駆動時間比表示図である。図示されるように、本発明の駆動方式は時間比変調方式によりグレースケールを表現する。各サブフレームＳＦ１〜ＳＦ６にあって、各走査線（１２１）は第１條から最後の一條まで順にデータリセットとデータ書き込みの動作を完成するが、図６の書き込み発光分離（Ｐｒｏｇｒａｍ Ｄｉｓｐｌａｙ Ｓｅｐａｒａｔｉｏｎ）駆動方式とは異なり、各走査線（１２１）は該走査線（１２１）上の全ての画素のデータリセットとデータ書き込みを完成後に、該走査線上の画素がデータ表示（３０１）ステップに進入する。また、異なるサブフレームにあっては、画素のデータ表示（３０１）ステップの時間の長さと該サブフレームの重みは関係がある。 FIG. 3 is a drive time ratio display diagram of the present invention. As shown in the figure, the driving method of the present invention expresses gray scale by a time ratio modulation method. In each of the sub-frames SF1 to SF6, each scanning line (121) completes the data reset and data write operations in order from the first cell to the last cell, but the write display separation drive of FIG. Unlike the method, each scanning line (121) completes the data reset and data writing of all the pixels on the scanning line (121), and then the pixels on the scanning line enter the data display (301) step. In different subframes, the time length of the pixel data display (301) step is related to the weight of the subframe.
注意すべきは、走査周波数の制限により、ある走査線があるサブフレームのデータ表示（３０１）ステップの時間長さを完成しても、ある走査線（１２１）は待機中でこのサブフレームのデータとデータ書き込みの動作を未実行である場合がある。このとき、すでにデータ表示（３０１）ステップを完成した走査線はデータ消去（３０２）ステップの動作を実行開始しなければならない。 It should be noted that even if the time length of the data display (301) step of a certain subframe is completed due to the limitation of the scanning frequency, a certain scanning line (121) is waiting and data of this subframe is waiting. The data write operation may not be executed. At this time, the scanning line that has already completed the data display (301) step must start executing the operation of the data erasing (302) step.
図３の第１サブフレーム（ＳＦ１）で説明し、並びに図４の第１サブフレーム（ＳＦ１）の制御信号図で説明を行なう（全部の走査線（１２１）をＳ１〜Ｓ２４０で説明する）。ｔ１時間点より開始し、順に第１條の走査線（１２１）Ｓ１より最後の一條まで、第１サブフレーム（ＳＦ１）のデータリセットとデータ書き込みの動作を行なう。ｔ１からｔ２の間の時間の長さは第１サブフレーム（ＳＦ１）の画素データ表示（３０１）ステップの時間の長さに等しい。 The first subframe (SF1) in FIG. 3 and the control signal diagram of the first subframe (SF1) in FIG. 4 will be described (all scanning lines (121) will be described in S1 to S240). Starting from the time point t1, the data reset and data write operations of the first subframe (SF1) are performed sequentially from the first scan line (121) S1 to the last scan. The length of time between t1 and t2 is equal to the length of time of the pixel data display (301) step of the first subframe (SF1).
ｔ２時間点では第１駆動ブロック（Ｂｌｏｃｋ−１）内の最後の一條の走査線（Ｓ３０）が第１サブフレーム（ＳＦ１）のデータリセットとデータ書き込みの動作を完成し、並びにｔ２時間点より開始し、ブロック制御線（１２４）（ＢＣＬ−１）が制御信号を送出して第１駆動ブロック（Ｂｌｏｃｋ−１）内の各走査線（１２１）の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、並びに開始消去線（２１０）が順に消去の制御信号の送出を開始し、第１條の走査線（Ｓ１）から最後の一條の走査線（Ｓ３０）に順に第１サブフレーム（ＳＦ１）データ消去の動作を実行させる。強調すべきことは、該走査線（１２１）の消去制御信号はまた走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）を導通（ＯＮ）させ、ゆえにスイッチングＴＦＴ（１０２）のオフはデータ消去走査実行時のデータ線（１２２）上のデータ電圧信号の保存コンデンサ（１０５）内への進入を防止するためである、ということである。第１駆動ブロック（Ｂｌｏｃｋ−１）内の最後の一條の走査線（Ｓ３０）が第１サブフレーム（ＳＦ１）のデータ消去（３０２）の動作を完成した時、即ちｔ３時間点で、ブロック制御線（１２４）（ＢＣＬ−１）は制御信号をブロック制御線（１２４）（ＢＣＬ−２）にシフトすることである。 At time t2, the last scan line (S30) in the first drive block (Block-1) completes the data reset and data write operations of the first subframe (SF1), and starts from time t2. Then, the block control line (124) (BCL-1) sends a control signal to turn off the switching TFT (102) in all the pixels of each scanning line (121) in the first drive block (Block-1). In addition, the start erase line (210) starts to send out the erase control signal in order, and the first subframe (SF1) data in order from the first scan line (S1) to the last scan line (S30). The erase operation is executed. It should be emphasized that the erase control signal of the scanning line (121) also turns on the writing TFT (101) in all the pixels on the scanning line (121), thus turning off the switching TFT (102). This is to prevent the data voltage signal on the data line (122) from entering the storage capacitor (105) when executing the data erasing scan. When the last scan line (S30) in the first driving block (Block-1) completes the data erasing operation (302) of the first subframe (SF1), that is, at the time point t3, the block control line (124) (BCL-1) is to shift the control signal to the block control line (124) (BCL-2).
ｔ３時間点で、ブロック制御線（１２４）（ＢＣＬ−２）の制御信号が第２駆動ブロック（Ｂｌｏｃｋ−２）内の各走査線（１２１）の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、これにより第１駆動ブロック（Ｂｌｏｃｋ−１）内の最後の１條の走査線（１２１）より伝送された消去制御信号が第２駆動ブロック（Ｂｌｏｃｋ−２）内の走査線（１２１）に、第１サブフレーム（ＳＦ１）のデータ消去（３０２）の動作を行なわせる。第２駆動ブロック（Ｂｌｏｃｋ−２）内の最後の１條の走査線（１２１）（Ｓ３０）に至り第１サブフレーム（ＳＦ１）のデータ消去の動作が完成した時、ブロック制御線（１２４）（ＢＣＬ−２）は制御信号をブロック制御線（１２４）（ＢＣＬ−３）にシフトする。 At time t3, the control signal of the block control line (124) (BCL-2) turns off the switching TFT (102) in all the pixels of each scanning line (121) in the second drive block (Block-2). Thus, the erase control signal transmitted from the last scanning line (121) in the first driving block (Block-1) is transferred to the scanning line (121) in the second driving block (Block-2). Then, the data erasure operation (302) of the first subframe (SF1) is performed. When the last one scanning line (121) (S30) in the second driving block (Block-2) is reached and the data erasing operation of the first subframe (SF1) is completed, the block control line (124) ( BCL-2) shifts the control signal to the block control line (124) (BCL-3).
ｔ４時間点では、最後の駆動ブロック（Ｂｌｏｃｋ−８）内の最後の一條の走査線（１２１）が第１サブフレーム（ＳＦ１）のデータリセットとデータ表示（３０１）の動作を完成し、並びにｔ４時間点より開始して、順に第１條の走査線（１２１）（Ｓ１）から最後の１條の走査線（１２１）（Ｓ３０）まで第２サブフレーム（ＳＦ２）のデータリセットとデータ書き込み（３０１）の動作を実行する。これと同時に、ｔ４時間点より開始し、前の１條のブロック制御線（１２４）（ＢＣＬ−７）よりシフトされた制御信号が最後の１條のブロック制御線（１２４）（ＢＣＬ−８）に出現し、こうして、最後の１條のブロック制御線（１２４）（ＢＣＬ−８）の制御信号が最後の駆動ブロック（Ｂｌｏｃｋ−８）内の各走査線（１２１）の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、前のブロック制御線（１２４）（ＢＣＬ−７）内の最後の走査線（１２１）（Ｓ２１０）より伝送された消去制御信号が最後の駆動ブロック（Ｂｌｏｃｋ−８）内の走査線（１２１）に順に第１サブフレーム（ＳＦ１）のデータ消去（３０２）の動作を行なわせる。 At time t4, the last scan line (121) in the last drive block (Block-8) completes the data reset and data display (301) operations of the first subframe (SF1), and t4. Starting from the time point, data reset and data write (301) of the second subframe (SF2) from the first scan line (121) (S1) to the last scan line (121) (S30) in order. ) Is executed. At the same time, the control signal shifted from the previous block control line (124) (BCL-7) starting from the time point t4 is the last block control line (124) (BCL-8). Thus, the control signal of the last block control line (124) (BCL-8) is switched in all the pixels of each scanning line (121) in the last drive block (Block-8). The TFT (102) is turned off, and the erase control signal transmitted from the last scanning line (121) (S210) in the previous block control line (124) (BCL-7) is the last drive block (Block-8). The data erasure operation (302) of the first subframe (SF1) is sequentially performed on the scanning line (121).
上述の反応時間の説明により、我々は該ブロック制御線（１２４）の数量ｋ（即ち画素分割のブロック数）を決定でき、それは第１ブロックのデータ表示（３０１）ステップ時間（ｔ２−ｔ１）と第１次データ消去（３０２）ステップ時間（ｔ４−ｔ２）の和を第１ブロックのデータ表示（３０１）ステップ時間（ｔ２−ｔ１）で除算して決定され、即ち、ｋ＝〔（ｔ４−ｔ１）／（ｔ２−ｔ１）〕である。 With the above description of the reaction time, we can determine the quantity k of the block control line (124) (i.e., the number of blocks of pixel division), which is the data display (301) step time (t2-t1) of the first block and It is determined by dividing the sum of the primary data erasure (302) step time (t4-t2) by the data display (301) step time (t2-t1) of the first block, that is, k = [(t4-t 1 ) / (t2-t1)].
図３の第２サブフレーム（ＳＦ２）も同様の原理で作業する。図５の第２サブフレーム（ＳＦ２）の制御信号タイミング図を参照されたい。注意すべきことは、第２サブフレーム（ＳＦ２）のデータ表示（３０１）ステップ時間の長さは第１サブフレーム（ＳＦ１）の２倍とされ、ゆえにｔ４からｔ５の間の時間の長さはｔ１からｔ２までの時間の長さの２倍であることである。即ち、第２駆動ブロック（Ｂｌｏｃｋ−２）内の最後の１條の走査線（１２１）（Ｓ６０）が第２サブフレーム（ＳＦ２）のデータリセットとデータ書き込み動作を完成するｔ５時間点にあって、ブロック制御線（１２４）（ＢＣＬ−１）が制御信号を送出して第１駆動ブロック（Ｂｌｏｃｋ−１）内の各走査線（１２１）の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、並びに開始消去線（２１０）が消去の制御信号の送出を開始し、これにより第１走査線（１２１）（Ｓ１）から最後の１條の走査線（１２１）（Ｓ３０）が順に第２サブフレーム（ＳＦ２）のデータ消去の動作を実行する。 The second subframe (SF2) in FIG. 3 works on the same principle. Please refer to the control signal timing diagram of the second subframe (SF2) of FIG. It should be noted that the data display (301) step time length of the second subframe (SF2) is twice that of the first subframe (SF1), and therefore the time length between t4 and t5 is This is twice the length of time from t1 to t2. That is, the last scan line (121) (S60) in the second drive block (Block-2) is at the time t5 when the data reset and data write operations of the second subframe (SF2) are completed. The block control line (124) (BCL-1) sends a control signal to turn off the switching TFTs (102) in all the pixels of each scanning line (121) in the first drive block (Block-1). , And the start erase line (210) starts sending an erase control signal, whereby the first scanning line (121) (S1) to the last first scanning line (121) (S30) are sequentially supplied to the second sub-line. The data erasing operation of the frame (SF2) is executed.
本発明の駆動方式のフレーム時間（Ｆｒａｍｅ Ｔｉｍｅ）は、（８Ｔ＋８Ｔ＋８Ｔ＋８Ｔ＋１６Ｔ＋３２Ｔ）＝８０Ｔであり、図３を参照されたいが、フレーム時間設定は２０ｍｓとされ、即ち一つのＴの時間長さは０．２５ｍｓとされ、もしディスプレイパネル解析度が１７６×２４０であれば、走査周波数は１／〔（０．２５ｍｓ×８）／２４０〕＝１２０ＫＨｚに等しく、６個のサブフレーム（ＳＦ１〜ＳＦ６）は発光の時間がフレーム時間の（Ｔ＋２Ｔ＋４Ｔ＋８Ｔ＋１６Ｔ＋３２Ｔ）／８０Ｔ＝７８．７５％を占め、これにより、時間使用率（Ｔｉｍｅ Ｕｔｉｌｉｔｙ Ｒａｔｅ）は７８．７５％とされる。 The frame time of the driving method of the present invention is (8T + 8T + 8T + 8T + 16T + 32T) = 80T, and refer to FIG. 3, but the frame time setting is 20 ms, that is, the time length of one T is 0.25 ms. If the display panel resolution is 176 × 240, the scanning frequency is equal to 1 / [(0.25 ms × 8) / 240] = 120 KHz, and the six subframes (SF1 to SF6) emit light. The time occupies (T + 2T + 4T + 8T + 16T + 32T) /80T=78.75% of the frame time, and thus the time utility rate is 78.75%.
周知の書き込み発光分離（Ｐｒｏｇｒａｍ Ｄｉｓｐｌａｙ Ｓｅｐａｒａｔｉｏｎ）の駆動構造と比較すると、書き込み発光分離方式の時間使用率はただ４０％だけであり、本発明の駆動方式の時間使用率は７８．７５％にもなり、もとのデジタル駆動技術の時間使用効率が低い欠点を大幅に改善している。 Compared with the driving structure of the well-known Program Display Separation (Program Display Separation), the time usage rate of the writing light emission separation method is only 40%, and the time usage rate of the driving method of the present invention is 78.75%. This has greatly improved the disadvantage of low time use efficiency of the original digital drive technology.
（１２４）ブロック制御線
（１０１）書き込みＴＦＴ
（１０２）スイッチングＴＦＴ
（１０３）リセットＴＦＴ
（１０４）駆動ＴＦＴ
（１０５）保存コンデンサ
（１０６）有機ＥＬ素子
（１２１）走査線
（１３０）前の一行の走査線
（１２２）データ線
（１２３）電源供給線
（２１０）開始消去線
（３０１）データ表示
（３０２）データ消去
(124) Block control line (101) Write TFT
(102) Switching TFT
(103) Reset TFT
(104) Driving TFT
(105) stored capacitor (106) the organic EL element (121) scanning lines (130) prior to the first row scanning line (122) data lines (123) power supply line (210) starts erase line (301) Data display (302 )erase data
Claims (3)
該アクティブマトリックス有機ＥＬディスプレイパネルは複数の画素配列で構成された複数のブロックを具え、各該ブロックが複数行の画素を具え、並びにブロック制御線（１２４）により該ブロックが制御され、
各画素の駆動回路は、書き込みＴＦＴ（１０１）、スイッチングＴＦＴ（１０２）、リセットＴＦＴ（１０３）、保存コンデンサ（１０５）、駆動ＴＦＴ（１０４）、有機ＥＬ素子（１０６）を具え、
該書き込みＴＦＴ（１０１）は、そのゲートが走査線（１２１）に接続され、ドレインがデータ線（１２２）に接続され、
該スイッチングＴＦＴ（１０２）は、そのドレインが上述の書き込みＴＦＴ（１０１）のソースに接続され、ゲートがブロック制御線（１２４）に接続され、
該リセットＴＦＴ（１０３）は、そのドレインが上述のスイッチングＴＦＴ（１０２）のソースに接続され、ソースが電源供給線（１２３）に接続され、ゲートが前の一行の走査線（１３０）に接続されるが、唯一の例外として、第１行の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）のゲートが開始消去線（２１０）に接続され、
該保存コンデンサ（１０５）は、両端を具え、一端が電源供給線（１２３）に接続され、もう一端が上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続され、
該駆動ＴＦＴ（１０４）は、そのソースが上述の電源供給線（１２３）に接続され、ゲートが保存コンデンサ（１０５）の一端と同様に、上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続され、
該有機ＥＬ素子（１０６）は、一端がプラス極とされて上述の駆動ＴＦＴ（１０４）のドレインと接続され、もう一端がマイナス極とされて接地されたことを特徴とする、アクティブマトリックス有機ＥＬディスプレイ駆動回路。 In an active matrix organic EL display driving circuit for driving an active matrix organic EL display panel ,
The active matrix organic EL display panel includes a plurality of blocks each including a plurality of pixel arrays, each of the blocks includes a plurality of rows of pixels, and the block is controlled by a block control line (124).
The drive circuit of each pixel includes a write TFT (101), a switching TFT (102), a reset TFT (103), a storage capacitor (105), a drive TFT (104), and an organic EL element (106).
The write TFT (101) has a gate connected to the scanning line (121), a drain connected to the data line (122),
The switching TFT (102) has a drain connected to the source of the above-described write TFT (101), a gate connected to the block control line (124),
The reset TFT (103) has its drain connected to the source of the aforementioned switching TFT (102), a source connected to a power supply line (123), connected to the gate before the single line of scanning lines (130) The only exception is that the gates of the reset TFTs (103) in all the pixels on the first row scan line (121) are connected to the start erase line (210),
The storage capacitor (105) has both ends, one end is connected to the power supply line (123), and the other end is connected to the connection portion between the source of the switching TFT (102) and the drain of the reset TFT (103). ,
The source of the driving TFT (104) is connected to the power supply line (123) described above, and the gate is connected to the source of the switching TFT (102) and the reset TFT (103) similarly to one end of the storage capacitor (105). Connected to the drain connection)
The organic EL element (106) has one end made a positive electrode and connected to the drain of the driving TFT (104), and the other end made a negative electrode and grounded. Display drive circuit.
データリセット時刻において、その画素のある行の前の一行の走査線（１３０）の制御信号によりこの行の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）を導通させ、リセットＴＦＴ（１０３）の導通により保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０とされ、
データ書き込み時刻において、その画素のある行の前の一行の走査線（１３０）の制御信号、ただし、その画素が第１行にある場合は開始消去線（２１０）の制御信号によりその行の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、この行の走査線（１２１）の上の全ての画素中の書き込みＴＦＴ（１０１）が導通し、この時全ての画素中のスイッチングＴＦＴ（１０２）が導通状態となり、これにより各データ線（１２２）上のデータ電圧信号が対応する保存コンデンサ（１０５）内に書き込まれ、
データ表示（３０１）ステップにおいて、この画素のある行の前の一行の走査線（１３０）の制御信号、ただし、その画素が第１行にある場合は開始消去線（２１０）の制御信号によりこの行の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、この行の走査線（１２１）の制御信号がこの行の走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）をオフとし、データ線（１２２）上のデータ電圧信号が保存コンデンサ（１０５）内に進入不能となり、これにより各画素中の保存コンデンサ（１０５）がデータ書き込み時刻に書き込まれたデータ電圧信号を保持し、こうして、各画素中の駆動ＴＦＴ（１０４）の電流の大きさが保存コンデンサ（１０５）の両端の電圧の大きさにより決定され、この通過する電流が有機ＥＬ素子（１０６）に対応する輝度を発生させ、
データ消去（３０２）ステップにおいて、ブロック制御線（１２４）の制御信号が駆動ブロック内の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、この画素のある行の前の一行の走査線（１３０）の制御信号によりこの行の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）が導通し、リセットＴＦＴ（１０３）の導通により保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０に等しくなり、これにより、このときこの行の走査線（１２１）上の全ての画素中の駆動ＴＦＴ（１０４）の電流の大きさが０に変わり、ゆえにこの行の走査線（１２１）上の有機ＥＬ素子（１０６）が発光停止することを特徴とする、アクティブマトリックス有機ＥＬディスプレイ駆動方法。 In the active matrix organic EL display driving method, the driving timing is divided into a data reset time, a data writing time, a data display (301) step, and a data erasing (302) step.
In the data resetting time, the control signal of the scanning line (130) of one line of the previous row of the pixel to conduct a reset TFT (103) in all the pixels of the row scanning line (121), a reset TFT (103) conduction is erased charge of by Riho presence capacitor (105) in the of the voltage difference between both ends of the storage capacitor (105) is zero,
In the data write time, the control signal for one scanning lines (130) of the previous row of the pixel, however, that line by the control signal for starting the erase line (210) if that pixel is in the first row The reset TFT (103) in all the pixels on the scanning line (121) is turned off, and the writing TFT (101) in all the pixels on the scanning line (121) in this row is turned on. The switching TFT (102) in the pixel becomes conductive, whereby the data voltage signal on each data line (122) is written into the corresponding storage capacitor (105),
In the data display (301) step, the control signal for one line of the scanning line of the previous line with a pixel (130), however, the control signal for starting the erase line (210) if that pixel is in the first row reset TFT in every pixel on this row scanning line (121) (103) is turned off, the control signal of the row scanning line (121) all the pixels on this line of scanning lines (121) The internal write TFT (101) is turned off, and the data voltage signal on the data line (122) cannot enter the storage capacitor (105), so that the storage capacitor (105) in each pixel is written at the data write time. Thus, the magnitude of the current of the driving TFT (104) in each pixel is determined by the magnitude of the voltage across the storage capacitor (105). Current is caused the luminance corresponding to the organic EL element (106),
In the data erasing (302) step, the control signal of the block control line (124) and turns off the switching TFT (102) in all pixels in the drive block, one line of the scanning line of the previous line with a pixel ( 130), the reset TFT (103) in all the pixels on the scanning line (121) in this row is turned on, and the charge in the storage capacitor (105) is erased by the conduction of the reset TFT (103). The voltage difference between both ends of the storage capacitor (105) becomes equal to 0, so that the current magnitude of the driving TFT (104) in all the pixels on the scanning line (121) of this row becomes 0 at this time. instead, thus the organic EL element on this line of scanning lines (121) (106), characterized in that the light emission stop, the active matrix organic EL display driving method
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