JP4672648B2 - Method for manufacturing a microelectronic, photoelectronic or optical substrate or component on a substrate, including the transfer of a useful layer - Google Patents

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Description

本発明は、一般に、第1支持体から第2支持体への有用層の転写を含む、マイクロ電子、光電子、もしくは光学用の基板の製造方法に関する。   The present invention generally relates to a method for manufacturing a substrate for microelectronic, photoelectron, or optics, including transfer of a useful layer from a first support to a second support.

部品製造処理を既に受けていることも受けていないこともある半導体材料の層の、第1支持体から第2支持体への機械的転写を可能にするために、各種の技法が最近開発されてきた。   Various techniques have recently been developed to allow the mechanical transfer of a layer of semiconductor material, which may or may not have undergone a part manufacturing process, from a first support to a second support. I came.

ヨーロッパ特許第EP−A−0849788号に記載されているものなどの、化学的にアタックすることができる埋め込み多孔層を使用した技法を特に述べることができる。   Special mention may be made of techniques using embedded porous layers that can be chemically attacked, such as those described in European Patent EP-A-0849788.

注入領域における破断により薄い有用層を材料の残りから分離させることができるガス種を注入することにより弱くされた基板も述べることができる。   A substrate weakened by injecting a gas species that can cause a thin useful layer to separate from the rest of the material by breakage in the injection region can also be described.

最後に、支持体に一時的に結合された層を機械的力により分離することができるように結合エネルギーを制御する分子結合技法も述べることができる。   Finally, molecular bonding techniques can be described that control the binding energy so that the layer temporarily bonded to the support can be separated by mechanical force.

有用層が上記技法の1つを使用して第1支持体へ接続される場合、層の転写は適切な結合力を使用して有用層の自由面に第2支持体を接触させることを含み、有用層及び第1支持体を備えるこのアセンブリの自由面は「前」面として知られている。   If the useful layer is connected to the first support using one of the above techniques, the transfer of the layer includes contacting the second support to the free surface of the useful layer using an appropriate bond force. The free surface of this assembly comprising the useful layer and the first support is known as the “front” surface.

転写は、クラックを広げるために弱くされたインタフェースに横方向に導入されたドローイング・リグ(drawing rig)あるいはブレードなどの1つ又は複数のツールを採用して転写されるべき層と第1支持体の間に応力(一般に引張り応力及び又は曲げ応力及び又は剪断応力)を加える、あるいは前記弱くされたインタフェースへ流体の噴射を加えることにより完了する(たとえば、フランス特許第FR−A−2796491号参照)。   The layer and first support to be transferred using one or more tools, such as a drawing rig or blade introduced laterally into the weakened interface to spread the crack Completed by applying stress (generally tensile and / or bending and / or shearing stress) during the period of time, or by injecting fluid into the weakened interface (see, for example, FR-A-2794491) .

転写されるべき有用層がいずれかの部品製造工程を受けないとき、その場合には有用層を第2支持体へ取り付けるため採用される結合技法にかかわらず、(特に、分子結合、共晶結合、高分子又は樹脂を使用した結合等により)前記転写が全体的に行われる。   When the useful layer to be transferred is not subjected to any part manufacturing process, in that case regardless of the bonding technique employed to attach the useful layer to the second support (especially molecular bonding, eutectic bonding) The transfer is performed entirely (by bonding using a polymer or resin, etc.).

対照的に、有用層が部品製造プロセスにおける工程を既に受けているときには問題は異なり、その場合には、しばしば異なるタイプの堆積(半導体酸化物又は窒化物、多結晶半導体、非結晶半導体、ホモ・エピタキシー又はヘテロ・エピタキシーにより形成された単結晶半導体)を行う必要がある。   In contrast, the problem is different when the useful layer has already undergone a step in the component manufacturing process, in which case often different types of deposition (semiconductor oxides or nitrides, polycrystalline semiconductors, amorphous semiconductors, homo Single crystal semiconductor formed by epitaxy or hetero-epitaxy).

たとえば、「全ウエハ」法が特定の反応器において行われる場合、前記堆積は有用層の自由面を部分的に又は全体的に覆い、その第1支持体へ一時的に固定された前記有用層から構成される基板の側面上にオーバーフローする傾向を有する。   For example, if the “whole wafer” method is performed in a particular reactor, the deposition partially or fully covers the free surface of the useful layer, and the useful layer temporarily secured to its first support. Tend to overflow on the side of the substrate composed of

オーバーフローした覆う部分により、一応は包含される有用層を作り、主結果として有用層と第1支持体の間の結合の周辺を強化するが、その場合、前記有用層をその第2支持体へ転写するのに必要なその後の取り外しに問題をもたらすことがあり得る。   The overflowing covering part temporarily creates a useful layer to be included, and as a result, strengthens the periphery of the bond between the useful layer and the first support, in which case the useful layer is transferred to the second support. It can cause problems with subsequent removal necessary to transfer.

本発明は、この欠点を克服することを目的とする。   The present invention aims to overcome this drawback.

このために、第1態様では、本発明は、マイクロ電子、光電子、もしくは光学用の基板又は基板上の部品の製造に使用するため、第1支持体から第2支持体へ単結晶材料の有用層を転写する方法であって、前記第1支持体、及び、前記有用層の少なくとも一部を含み、前記第1支持体と前記有用層の間に取り外し可能インタフェースを有し、前記有用層の外縁が前記第1支持体の外縁から内側に離される第1基板を形成する工程と、前記有用層上に材料の堆積された層を形成し、前記堆積された層が前記取り外し可能インタフェースを少なくとも部分的に横方向に覆う工程と、前記取り外し可能インタフェースを露出させるように支持材料及び又は堆積された材料を局所的に除去する工程と、前記有用層の露出面を第2支持体へ固定する工程と、前記第1支持体と前記有用層の間の前記取り外し可能インタフェースで取り外しが行われ、前記取り外しが前記取り外し可能インタフェースの前記露出領域により促進される工程とを含む方法を提供する。   To this end, in the first aspect, the present invention is useful for the use of single crystal materials from a first support to a second support for use in the manufacture of microelectronic, photoelectron, or optical substrates or components on a substrate. A method of transferring a layer, comprising at least a part of the first support and the useful layer, having a removable interface between the first support and the useful layer, Forming a first substrate having an outer edge spaced inwardly from the outer edge of the first support; forming a deposited layer of material on the useful layer, the deposited layer at least providing the removable interface; Partially laterally covering; locally removing support material and / or deposited material to expose the removable interface; and securing an exposed surface of the useful layer to a second support. Process , Wherein the removable with removable interface between first support and the useful layer is performed, the removal which comprises a step which is facilitated by the exposed area of the removable interface.

以下は、本方法の好ましいが限定的でない特徴である。   The following are preferred but non-limiting features of the method.

材料除去工程は、インタフェースを横方向に覆う堆積された材料の周縁領域を除去することを含む。 Material removing step comprises removing a peripheral area of the deposited material to cover the interface laterally.

材料除去工程は切断によって実施される。   The material removal step is performed by cutting.

材料除去工程はエッチングによって実施される。   The material removal step is performed by etching.

エッチングは、周縁領域内側の有用層をマスクすることによって行われる。 Etching is performed by masking the useful layer of the peripheral region part inside.

材料除去工程は、堆積された材料の周縁領域下の第1支持体の材料の少なくとも一部を除去することも含む。 Material removing step also comprises removing at least a portion of the material of the first support member under the peripheral area of the deposited material.

材料除去工程は、前記堆積の前に、材料の周縁領域を堆積された材料の周縁領域が形成される領域内の第1支持体から除去することを含む。 Material removing step comprises removing from the first support member of said prior to deposition, in regions where the peripheral region of the peripheral region part material deposited the material is formed.

第1支持体からの材料の周縁領域は、有用層の側面において横方向及び正面に開口する周縁くぼみである。 The peripheral region of the material from the first support, a depression peripheral opening in the transverse direction and the front, the side surface of the useful layer.

くぼみの深さは、堆積された材料の周縁領域の厚さよりも大きいか等しい。 The depth of the indentation is greater than or equal to the thickness of the peripheral region of the deposited material.

くぼみの幅は、第1支持体の外縁と有用層の外縁の間の間隔を実質的に覆うものである。   The width of the recess substantially covers the distance between the outer edge of the first support and the outer edge of the useful layer.

第1支持体から周縁領域を除去する工程は、前記第1支持体上に有用層を形成した後に実施される。 Removing the peripheral area portion from the first support is implemented after forming the useful layer on said first support.

取り外し工程は、取り外し手段を使用して取り外し可能インタフェースにおいて横方向応力を加えることにより実施される。   The removal process is performed by applying a lateral stress at the removable interface using the removal means.

材料除去工程は、有用層の露出面を第2支持面に固定する工程の前に、有用層の露出面と取り外し可能インタフェースの領域の間に分離チャネルを形成することを含む。   The material removal step includes forming a separation channel between the exposed surface of the useful layer and the region of the removable interface prior to securing the exposed surface of the useful layer to the second support surface.

チャネルは、個々のアイランドを画定する。   Channels define individual islands.

チャネルは、ソー切断、レーザー切断、イオン・ビーム切断、及び、マスク化学エッチングにより形成されたグループから選択される技法を使用して形成される。   The channel is formed using a technique selected from the group formed by saw cutting, laser cutting, ion beam cutting, and mask chemical etching.

取り外し工程は、第1支持体と第2支持体の間に、引張り応力、曲げ応力、及び、剪断応力により形成されるグループから選択される1つあるいは複数の応力を加えることができる取り外し手段を使用して実行される。   The detaching step includes a detaching means capable of applying one or more stresses selected from the group formed by tensile stress, bending stress, and shear stress between the first support and the second support. Executed using.

堆積された材料の層は、「全ウエハ」エピタキシーにより形成される。   The layer of deposited material is formed by “all wafer” epitaxy.

有用層は、エピタキシャル成長用種を形成する層と1つあるいは複数のエピタキシャル成長層を含む。   Useful layers include layers that form epitaxial growth seeds and one or more epitaxial growth layers.

種層の材料は、炭化シリコン、サファイア、窒化ガリウム、シリコン、及び、窒化アルミニウムにより形成されるグループから選択される。   The seed layer material is selected from the group formed by silicon carbide, sapphire, gallium nitride, silicon, and aluminum nitride.

エピタキシャル成長層は、1つあるいは複数の窒化金属から形成される。   The epitaxial growth layer is formed from one or more metal nitrides.

第1支持体の材料は、半導体、半導体炭化物、及び、サファイアなどの絶縁体で形成されるグループから選択される。   The material of the first support is selected from the group formed of insulators such as semiconductors, semiconductor carbides, and sapphire.

取り外し可能インタフェースは、ガス種を注入すること、化学的にアタックすることができる多孔性層を形成すること、及び、結合力の制御を用いる分子結合によって結合することにより形成されるグループから選択される技法を使用して形成される。   The removable interface is selected from the group formed by injecting gas species, forming a porous layer that can be chemically attacked, and bonding by molecular bonding using bond force control. Formed using the technique.

本発明の第2態様では、本発明は、マイクロ電子、光電子、もしくは光学用の基板又は基板上の部品を製造するための支持体であって、有用層の少なくとも一部を受け取ることができ、支持体と有用層の間に取り外し可能インタフェースを有し、有用層上の材料層堆積が前記インタフェースを少なくとも部分的に横方向に覆う堆積された材料の周縁領域を形成でき、支持体が、堆積された材料の周縁領域を受け取るようになされた周縁くぼみ領域を含んで、前記インタフェースが取り外し目的で横方向に露出されることを可能にする支持体を提供する。 In a second aspect of the present invention, the present invention is a support for manufacturing a microelectronic, optoelectronic, or optical substrate or component on the substrate, which can receive at least a portion of a useful layer, A removable interface between the support and the useful layer, wherein the material layer deposition on the useful layer can form a peripheral region of the deposited material that at least partially laterally covers the interface, the support comprising: A support is provided that includes a peripheral indentation region adapted to receive a peripheral region portion of the deposited material to allow the interface to be exposed laterally for removal purposes.

非限定的な例として与えられ、添付図面を参照して用いる本発明の好ましい実施形態の以下の説明から、本発明の更なる態様、目的、及び、利点が明らかとなるであろう。   Further aspects, objects and advantages of the present invention will become apparent from the following description of preferred embodiments of the invention, given by way of non-limiting example and with reference to the accompanying drawings.

先ず図1及び図2を参照すると、第1支持体10は、たとえば炭化シリコンSiC、単結晶シリコン又は多結晶シリコン等の半導体材料から形成されるか、絶縁材料、たとえばサファイアから形成される。   Referring first to FIGS. 1 and 2, the first support 10 is formed of a semiconductor material such as silicon carbide SiC, single crystal silicon or polycrystalline silicon, or is formed of an insulating material such as sapphire.

層12は、前記第1支持体上に形成されるか堆積され、除去可能結合インタフェースを形成し、それは通常、SiOなどの半導体酸化物、半導体窒化物等の層でもよい。 Layer 12, wherein either formed is deposited on the first support member, to form a removable bond interface, it is usually, semiconductor oxides such as SiO 2, may be a layer of semiconductor nitride.

第1支持体10と、この場合、層16が形成あるいは堆積された有用層14によって形成される有用層との間に、層12が取り外し可能インタフェースを形成する。通常、有用層14は、その上に層16がエピタキシーにより形成される種層である。この種層は、たとえば炭化シリコン、サファイア、窒化ガリウム、シリコン、又は、窒化アルミニウムから形成される。 Between the first support 10 and in this case the useful layer formed by the useful layer 14 on which the layer 16 is formed or deposited, the layer 12 forms a removable interface layer . The useful layer 14 is typically a seed layer on which the layer 16 is formed by epitaxy. This seed layer is made of, for example, silicon carbide, sapphire, gallium nitride, silicon, or aluminum nitride.

一実施形態では、有用層14はSiCから形成され、一方、エピタキシャル成長層は、窒化ガリウムGaNなどの窒化金属から形成されるか、異なる窒化金属のスタックにより形成される。 In one embodiment, the useful layer 14 is formed from SiC, while the epitaxial growth layer is formed from a metal nitride, such as gallium nitride GaN, or by a stack of different metal nitrides.

そのような有用層構造は、特に発光ダイオード(LED)の製造において有利である。   Such a useful layer structure is particularly advantageous in the manufacture of light emitting diodes (LEDs).

図1で見られるように、従来の方式では、第1支持体10は前記支持体上に形成された層12、14、及び、16のアセンブリよりも若干大きい。「全ウエハ」反応器で従来行われるエピタキシーによる層16の堆積は、従って有用層14上を延びるだけでなく、第1支持体10のくぼみ周縁を覆う周縁領域部161の周りにも延びる。 As seen in FIG. 1, in the conventional manner, the first support 10 is slightly larger than the assembly of layers 12, 14, and 16 formed on the support. The deposition of the layer 16 by epitaxy conventionally performed in an “all wafer” reactor thus extends not only over the useful layer 14 but also around the peripheral region 161 covering the periphery of the recess of the first support 10.

図2は、第1基板と呼ばれる図1に示すアセンブリの第2支持体20への取り付けを示している。この場合、固定は金属結合技法を使用して行われる。結合層は22で示される。   FIG. 2 shows the attachment of the assembly shown in FIG. 1, called the first substrate, to the second support 20. In this case, fixation is performed using metal bonding techniques. The tie layer is indicated at 22.

取り外しインタフェース層12の面における分離を広げるように、有用層14、16と第1支持体10の間の取り外し可能インタフェース層12へ応力を加えることができる取り外しツールを特に使用して、上述の固定の後で、有用層14、16が第1支持体10から第2支持体20へ転写される。 So as to increase the separation in the plane of the removable interface layer 12, in particular using a removal tool that can add stress to the removable interface layer 12 between the useful layer 14,16 and the first support member 10, the aforementioned fixed Thereafter, the useful layers 14 and 16 are transferred from the first support 10 to the second support 20.

しかし、図2は、堆積されたGaNリングの周縁領域部161がそのような作業に関して2つの問題を生じさせることを示している。第1に、第1基板の周縁において有用層14、16と第1支持体10の間の結合を強化することとなり、第2に、必要な取り外し応力(図3aにおける矢F1)を取り外し可能インタフェース12に印加するために、取り外しツール(薄いブレード、流体の噴射等)により取り外し可能インタフェース12へ直接アクセスすることが不可能となる。 However, FIG. 2 shows that the peripheral region 161 of the deposited GaN ring creates two problems for such operations. First, it will strengthen the bond between the useful layers 14, 16 and the first support 10 at the periphery of the first substrate, and secondly, the required removal stress (arrow F1 in FIG. 3a) is removable. Due to the application to the layer 12, it becomes impossible to directly access the removable interface layer 12 by a removal tool (thin blade, jet of fluid, etc.).

これらの問題を解決するための幾つかの解決策を以下に記載する。   Several solutions for solving these problems are described below.

第1の解決策が図3aに略図的に示されている。この解決策は、周縁領域部161を除去することからなる。 A first solution is shown schematically in FIG. 3a. This solution consists in removing the peripheral region 161.

第1実施形態では、前記除去はエッチングにより行われることができる。このために、マスクが有用層14、16の自由面に作られ、このマスクは周縁領域部161だけを除去する。次に、取り外し可能インタフェース層12を取り外すために、周縁領域部の材料に適したアタック媒体が、周縁領域部をその全厚にわたりアタック及び除去するために使用される。本例では、周縁領域部がGaNであるので、以下が好ましく行われる。SiCl、BClに基づくプラズマ・エッチング又はRIE(反応性イオン・エッチング)(論文「GaN:Processing,Defects and Devices」 S J Pearton et al、Journal of Applied Physics、vol 86、no 1、1999年7月1日を参照)。 In the first embodiment, the removal can be performed by etching. For this purpose, a mask is created on the free surface of the useful layers 14, 16, which removes only the peripheral area 161. Next, in order to remove the removable interface layer 12, the attack medium that is suitable for the material of the peripheral region portion is used to attack and remove the peripheral region portion over its entire thickness. In this example, since the peripheral region is GaN, the following is preferably performed. Plasma etching or RIE (reactive ion etching) based on SiCl 4 , BCl 3 (Paper “GaN: Processing, Defects and Devices” SJ Pearton et al, Journal of Applied Physics, vol 86, no 1, July 1999 See 1st).

変形例では、プラズマ・エッチングなどの他のエッチング技法を使用することができる。   In variations, other etching techniques such as plasma etching can be used.

第2実施形態では、周縁領域部161は切断又はトリミング技法を使用して除去される。機械的ソー切断技法、レーザー切断技法、又は、イオン・ビーム切断技法を使用することができる。回転による円筒形の切断及び周縁領域部161と第1支持体10の間の過渡的な面における切断より周縁領域部161が除去されると、理解される。 In the second embodiment, the peripheral region portion 161 is removed using a cutting or trimming technique. Mechanical saw cutting techniques, laser cutting techniques, or ion beam cutting techniques can be used. When the peripheral region 161 than cleavage at transitional plane between the cutting of the cylindrical due to the rotation and the peripheral region 161 and the first support 10 is removed, it is understood.

全ての場合において、有用層の転写を可能にするために、エッチング又は切断により取り外し可能インタフェース層12へ十分にアクセスできるように注意が払われている。この点において、周縁領域部161の単なる部分的除去が、第1支持体10と有用層14、16との間の周縁結合を弱め、取り外しツールが正しく作動することを可能にするのに十分であることができることに留意されたい。対照的に、支持体自体の中へ進入しながら周縁領域部161を除去することも可能である。 In all cases, care is taken to provide sufficient access to the removable interface layer 12 by etching or cutting to allow transfer of the useful layer. In this respect, mere partial removal of the peripheral region portion 161 is sufficient to weaken the peripheral coupling between the first support 10 and the useful layers 14, 16 and allow the removal tool to operate correctly. Note that there can be. In contrast, it is also possible to remove the peripheral region 161 while entering the support itself.

変形例では、図3bに示すように、周縁領域部161だけでなくそれに隣接する第1支持体10の部分101も除去するように、第1支持体10の全厚さを通じて切断が行われる。この変形例は、切断技法の加工深さが制御しにくい場合に、より適切であることができる。 In the modification, as shown in FIG. 3b, the cutting is performed through the entire thickness of the first support 10 so as to remove not only the peripheral region 161 but also the portion 101 of the first support 10 adjacent thereto. This variation may be more appropriate when the processing depth of the cutting technique is difficult to control.

好ましくは、周縁領域部161は、第2支持体20が有用層14、16へ固定される前に除去される。しかし、周縁領域部161を除去するために使用される技法がそれを許容する場合、除去は固定後に行うことができる。 Preferably, the peripheral region 161 is removed before the second support 20 is fixed to the useful layers 14, 16. However, if the technique used to remove the peripheral region portion 161 allows it, the removal can be done after fixation.

周縁領域部161によって引き起こされる問題を克服するための更なるアプローチが図4に示されている。これは、周縁くぼみ102を含むように特に製造された第1支持体10を使用することからなる
有利には、前記周縁くぼみは、支持体10の外縁と取り外し可能インタフェース層12及び有用層14、16の外縁との間を半径方向(図4において水平)に延びる。軸方向(図4において垂直)には、前記くぼみ102が、形成される堆積物16の厚さに少なくとも等しい深さ(d)に渡って好ましくは延び、それにより堆積作業の終わりに、堆積物が形成する周縁領域部161は、除去可能なインタフェースを遮ることがない。したがって、周縁領域部161は除去される必要がない。
A further approach for overcoming the problems caused by the peripheral region 161 is shown in FIG. This consists of using a first support 10 specially manufactured to include a peripheral recess 102. Advantageously, said peripheral recess includes an outer edge of the support 10 and a removable interface layer 12 and a useful layer 14, It extends in a radial direction (horizontal in FIG. 4) between 16 outer edges. In the axial direction (vertical in FIG. 4), the recess 102 preferably extends over a depth (d) at least equal to the thickness of the deposit 16 to be formed, so that at the end of the deposition operation, the deposit The peripheral region portion 161 formed by does not block the removable interface. Therefore, the peripheral region 161 need not be removed.

くぼみは、好ましくは層12及び14を形成する前に、そして、あらゆる場合において、第1基板の周縁を覆うことができる有用層の全て又は一部の形成前に作られる。   The indentation is preferably made before forming layers 12 and 14 and in all cases before forming all or part of the useful layer that can cover the periphery of the first substrate.

好ましくは、前記くぼみはレーザー・ビームによるアブレーションによって、又は機械的トリミングによって作られる。   Preferably, the indentation is made by ablation with a laser beam or by mechanical trimming.

更なる手法が図5及び図6に示されている。この手法は、取り外し可能インタフェース層12まで下がる有用層14、16の厚さにクラックあるいはチャネル18を形成することからなる。 A further approach is shown in FIGS. This approach consists of forming cracks or channels 18 in the thickness of the useful layers 14, 16 down to the removable interface layer 12.

これらクラックは、たとえば図6に示すように、好ましくは1×1平方マイクロメートル(μm)〜300×300μmの範囲のサイズを有する、形状が正方形の個々のアイレット又はタイル19を画定する。 These cracks, for example, as shown in FIG. 6, preferably have a size in the range of 1 × 1 square micrometer (μm 2) ~300 × 300μm 2 , the shape of which defines a respective eyelets or tiles 19 squares.

これら切れ目は、ソー切断技法もしくはレーザー切断技法を使用して、又は、イオン・ビーム切断技法を使用して機械的に、あるいは有用層14、16の自由面への選択的幾何形状アタックを可能にするエッチング・マスクをまず配置するエッチングにより化学的に、のどちらかで形成することができる。好ましくは、また特に形成中に前記アタックがチャネルの壁を掘削しすぎることを防ぐために、ドライ又はウェット・エッチング技法が使用される。   These cuts allow selective geometric attack to the free surface of the useful layers 14, 16 using saw cutting or laser cutting techniques or mechanically using ion beam cutting techniques. An etching mask to be formed can be formed either chemically by etching in which the mask is first placed. Preferably, dry or wet etching techniques are also used, particularly to prevent the attack from excessively digging the channel walls during formation.

GaNエピタキシーが行われるSiCの種層から有用層14が形成される場合、アルゴン・ベースのイオン・エッチングが行われる(上記の論文「GaN:Processing,Defects and Devices」参照)。 If the seed layer or found useful layer 14 of SiC GaN epitaxy is carried out is formed, argon based ion etching is carried out (above article: see "GaN Processing, Defects and Devices").

そのような手法により、周縁領域部161の存在によって引き起こされる有用層と第1支持体の間のインタフェースの強化は避けられる。これは、除去応力が図2に示すタイプのアセンブリを作った後で支持体10と20の間に及ぼされると、周縁領域部161によりそれ自体は強化を受けない個々のタイルが前記応力の影響下により支持体から分離されることができることによる。 By such an approach, the strengthening of the interface between the useful layer and the first support caused by the presence of the peripheral region 161 is avoided. This is because when the removal stress is exerted between the supports 10 and 20 after making an assembly of the type shown in FIG. 2, the individual tiles that are not themselves reinforced by the peripheral region 161 are affected by the stress. By being able to be separated from the support by the bottom.

上記応力は、引張り応力、曲げ応力、又は、剪断応力、あるいは前記諸応力の各種組合せであることができることに留意されたい。   It should be noted that the stress can be tensile stress, bending stress, or shear stress, or various combinations of the stresses.

明らかに、本発明は、半導体材料の極めて広い種類に適用されることができる。上記のような絶縁体上の炭化シリコン(SiCOI)上に展開された窒化物の層の例に加えて、本発明は、たとえば第2絶縁支持体10上にCMOS技法を使用して部品を製造するための何らかの方法が行われた、シリコンをベースとする有用層を転写する場合に採用されることができる。多くの他の応用も可能である。   Obviously, the present invention can be applied to a very wide variety of semiconductor materials. In addition to the example of a layer of nitride developed on silicon carbide (SiCOI) on an insulator as described above, the present invention fabricates components using, for example, CMOS technology on the second insulating support 10. It can be employed when transferring a useful layer based on silicon that has been subjected to some method. Many other applications are possible.

この点において、当業者は、使用されている材料に応じて適切な解決策を容易に選択(記載した3つの手法の1つの選択、材料除去のタイプの選択等)できるであろう。   In this respect, those skilled in the art will be able to easily select an appropriate solution depending on the material being used (selection of one of the three approaches described, selection of the type of material removal, etc.).

最後に、上記の本発明の3つの手法は一緒に組み合わせてもよい。   Finally, the above three techniques of the present invention may be combined together.

第1支持体及び有用層を備える第1基板の断面図である。It is sectional drawing of the 1st board | substrate provided with a 1st support body and a useful layer. 有用層を転写するために第1基板へ取り付けられた第2支持体の断面図である。It is sectional drawing of the 2nd support body attached to the 1st board | substrate in order to transfer a useful layer. 取り外しツールからの加工領域の取り外しを示す断面図である。It is sectional drawing which shows removal of the process area | region from the removal tool. 取り外しツールからの加工領域の取り外しを示す断面図である。It is sectional drawing which shows removal of the process area | region from the removal tool. 取り外しツールの第1支持体の特定配置を示す第1基板の断面図である。It is sectional drawing of the 1st board | substrate which shows the specific arrangement | positioning of the 1st support body of a removal tool. 有用層と第1支持体の間のインタフェースへのアクセスを得るための有用層の特定配置の断面図である。FIG. 4 is a cross-sectional view of a particular arrangement of useful layers for gaining access to an interface between the useful layer and the first support. 有用層と第1支持体の間のインタフェースへのアクセスを得るための有用層の特定配置の平面図である。FIG. 6 is a plan view of a particular arrangement of useful layers for gaining access to an interface between the useful layer and the first support.

Claims (21)

マイクロ電子、光電子、もしくは光学用の基板又は基板上の部品の製造に使用するため、第1支持体から第2支持体へ単結晶材料の有用層を転写する方法であって、
前記第1支持体、及び、前記有用層の少なくとも一部を含む第1基板を形成する工程であって、前記第1支持体と前記有用層の間に取り外し可能インタフェース層を有し、前記有用層の外縁が前記第1支持体の外縁から内側に離れている第1基板を形成する工程と、
前記有用層上に材料の堆積された層を形成し、前記堆積された層が前記取り外し可能インタフェース層を少なくとも部分的に横方向に覆って、堆積された材料の周縁領域部を形成する工程と、
前記堆積された材料の前記周縁領域部下の前記第1支持体の材料の少なくとも一部を局所的に除去し、及び又は、前記堆積された材料の前記周縁領域部の一部又は全体を局所的に除去する工程と、
前記堆積された層の露出面を第2支持体へ固定する工程と、
前記第1支持体と前記有用層の間の前記取り外し可能インタフェース層で取り外しが行われ、前記取り外しが前記局所的な除去により促進される工程とを含む方法。
A method of transferring a useful layer of single crystal material from a first support to a second support for use in the manufacture of microelectronic, optoelectronic, or optical substrates or components on a substrate, comprising:
Forming a first substrate including at least a part of the first support and the useful layer, the interface having a removable interface layer between the first support and the useful layer, Forming a first substrate wherein an outer edge of the layer is spaced inwardly from an outer edge of the first support;
Forming a deposited layer of material over the useful layer, wherein the deposited layer at least partially laterally covers the removable interface layer to form a peripheral region of the deposited material; ,
Locally removing at least part of the material of the first support under the peripheral region of the deposited material and / or locally or partially of the peripheral region of the deposited material Removing the step,
Fixing the exposed surface of the deposited layer to a second support;
Removing at the removable interface layer between the first support and the useful layer, wherein the removal is facilitated by the local removal.
前記局所的に除去する工程が切断によって実施される、請求項1に記載の方法。The method of claim 1, wherein the locally removing step is performed by cutting. 前記局所的に除去する工程がエッチングによって実施される、請求項1に記載の方法。The method of claim 1, wherein the locally removing step is performed by etching. 前記エッチングが、前記周縁領域部内側の前記有用層をマスクすることによって行われる、請求項3に記載の方法。The method according to claim 3, wherein the etching is performed by masking the useful layer inside the peripheral region. 前記第1支持体の材料は、前記堆積の前に、前記第1支持体から除去される、請求項1に記載の方法。The method of claim 1 , wherein the material of the first support is removed from the first support prior to the deposition. 前記第1支持体の材料の少なくとも一部を局所的に除去した部分が、前記有用層の側面における周縁くぼみである、請求項5に記載の方法。The locally removed portion at least part of the material of the first support, a depression Contact Keru peripheral edge side of the useful layer, The method of claim 5. 前記周縁くぼみの深さが、前記堆積された材料の前記周縁領域部の厚さよりも大きいか等しい、請求項6に記載の方法。The method of claim 6, wherein a depth of the peripheral recess is greater than or equal to a thickness of the peripheral region portion of the deposited material. 前記周縁くぼみの幅が、前記第1支持体の前記外縁と前記有用層の前記外縁の間の間隔と等しい、請求項6又は7に記載の方法。The method according to claim 6 or 7, wherein a width of the peripheral recess is equal to a distance between the outer edge of the first support and the outer edge of the useful layer. 記第1支持体上に前記有用層を形成した後に、前記第1支持体の材料が前記第1支持体から除去される、請求項5から8のいずれか一項に記載の方法。After forming the useful layer before SL on the first support, the material of the first support member is removed from said first support method according to any one of claims 5 8. 前記取り外し工程が、取り外し手段を使用して前記取り外し可能インタフェース層において横方向応力を加えることにより実施される、請求項1から9のいずれか一項に記載の方法。  10. A method according to any one of the preceding claims, wherein the removal step is performed by applying a lateral stress on the removable interface layer using a removal means. 前記堆積された層の前記露出面を前記第2支持体固定する前記工程の前に、前記堆積された層の前記露出面から前記取り外し可能インタフェース層に達する分離チャネルを形成することを含む、請求項10に記載の方法。Prior to said step of fixing the exposed surface of the deposited layer to the second support comprises forming the separation channel reaching the removable interface layer from the exposed surface of the deposited layer, The method of claim 10. 前記分離チャネルが個々のアイランドを画定する、請求項11に記載の方法。The method of claim 11, wherein the separation channels define individual islands. 前記分離チャネルがソー切断、レーザー切断、イオン・ビーム切断、及び、マスク化学エッチングにより形成されたグループから選択される技法を使用して形成される、請求項11又は12に記載の方法。13. The method of claim 11 or 12, wherein the separation channel is formed using a technique selected from the group formed by saw cutting, laser cutting, ion beam cutting, and mask chemical etching. 前記取り外し工程が、前記第1支持体と第2支持体の間に、引張り応力、曲げ応力、及び、剪断応力により形成されるグループから選択される1つあるいは複数の応力を加えることができる取り外し手段を使用して実行される、請求項11から13のいずれか一項に記載の方法。  Demounting in which the removing step can apply one or more stresses selected from the group formed by tensile stress, bending stress, and shear stress between the first support and the second support. 14. A method according to any one of claims 11 to 13, wherein the method is performed using means. 前記堆積された層が全ウエハエピタキシーにより形成される、請求項1から14のいずれか一項に記載の方法。15. A method according to any one of the preceding claims , wherein the deposited layer is formed by whole wafer epitaxy. 前記有用層が、エピタキシャル成長用種層と1つあるいは複数のエピタキシャル成長層を含む、請求項15に記載の方法。The method of claim 15, wherein the useful layer comprises an epitaxial growth seed layer and one or more epitaxial growth layers. 前記種層の材料が、炭化シリコン、サファイア、窒化ガリウム、シリコン、及び、窒化アルミニウムにより形成されるグループから選択される、請求項16に記載の方法。  The method of claim 16, wherein the seed layer material is selected from the group formed by silicon carbide, sapphire, gallium nitride, silicon, and aluminum nitride. 前記エピタキシャル成長層が1つあるいは複数の窒化金属から形成される、請求項17に記載の方法。  The method of claim 17, wherein the epitaxially grown layer is formed from one or more metal nitrides. 前記第1支持体の材料が、半導体、半導体炭化物、及び、サファイアなどの絶縁体で形成されるグループから選択される、請求項1から18のいずれか一項に記載の方法。  19. A method according to any one of claims 1 to 18, wherein the material of the first support is selected from the group formed by insulators such as semiconductors, semiconductor carbides, and sapphire. 前記取り外し可能インタフェース層が、ガス種を注入すること、化学的にアタックできる多孔性層を形成すること、及び、結合力の制御を用いる分子結合によって結合することにより形成されるグループから選択される技法を使用して形成される、請求項1から19のいずれか一項に記載の方法。  The removable interface layer is selected from the group formed by injecting gas species, forming a chemically attackable porous layer, and bonding by molecular bonding using bond force control 20. A method according to any one of the preceding claims, formed using a technique. マイクロ電子、光電子、もしくは光学用の基板又は基板上の部品を製造するための支持体であって、
有用層の少なくとも一部と、
前記支持体と前記有用層の間に位置する取り外し可能インタフェース層と、
前記有用層上に堆積されて、前記取り外し可能インタフェース層を少なくとも部分的に横方向に覆う堆積された材料の周縁領域部を形成する、堆積された層と、
堆積された材料の前記周縁領域部を受ける周縁くぼみ領域であって、前記取り外し可能インタフェース層が取り外しを目的として横方向に露出されるようにする、周縁くぼみ領域と、
を備えることを特徴とする支持体。
A support for manufacturing a microelectronic, optoelectronic, or optical substrate or a component on the substrate,
At least part of the useful layer;
A removable interface layer located between the support and the useful layer;
A deposited layer deposited on the useful layer to form a peripheral region of the deposited material that at least partially laterally covers the removable interface layer;
A peripheral recess region that receives the peripheral region portion of the deposited material, the peripheral recess region allowing the removable interface layer to be exposed laterally for removal purposes;
A support characterized by comprising.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2860842B1 (en) * 2003-10-14 2007-11-02 Tracit Technologies PROCESS FOR PREPARING AND ASSEMBLING SUBSTRATES
EP1911085B1 (en) * 2005-07-08 2011-10-12 S.O.I.Tec Silicon on Insulator Technologies Method of production of a film
FR2888400B1 (en) * 2005-07-08 2007-10-19 Soitec Silicon On Insulator LAYER TAKING METHOD
FR2899594A1 (en) 2006-04-10 2007-10-12 Commissariat Energie Atomique METHOD FOR ASSEMBLING SUBSTRATES WITH THERMAL TREATMENTS AT LOW TEMPERATURES
WO2009007003A1 (en) * 2007-07-11 2009-01-15 S.O.I. Tec Silicon On Insulator Technologies Method for recycling a substrate, laminated water fabricating method and suitable recycled donor substrate
EP2015354A1 (en) * 2007-07-11 2009-01-14 S.O.I.Tec Silicon on Insulator Technologies Method for recycling a substrate, laminated wafer fabricating method and suitable recycled donor substrate
DE102007025649B4 (en) * 2007-07-21 2011-03-03 X-Fab Semiconductor Foundries Ag A method of transferring an epitaxial layer from a donor to a system disk of microsystem technology
EP2246882B1 (en) * 2009-04-29 2015-03-04 Soitec Method for transferring a layer from a donor substrate onto a handle substrate
JP5859742B2 (en) * 2011-04-28 2016-02-16 京セラ株式会社 Composite board
JP5976999B2 (en) * 2011-05-30 2016-08-24 京セラ株式会社 Composite board
CN103299396B (en) * 2011-06-23 2015-11-25 旭化成电子材料株式会社 The manufacture method of fine pattern formation laminate and fine pattern formation laminate
CN102231408B (en) * 2011-07-04 2015-04-08 无锡成敏光伏技术咨询有限公司 Method for manufacturing solar cell by layer transfer
FR2995446A1 (en) * 2012-09-07 2014-03-14 Soitec Silicon On Insulator Method for manufacturing structure, involves treating outlying area of localized interfaces, selecting localized sealing of interface, and detecting localized defect formation in layer between interfaces

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349319A (en) * 1999-06-08 2000-12-15 Canon Inc Manufacture of semiconductor substrate and solar battery

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2771852B1 (en) 1997-12-02 1999-12-31 Commissariat Energie Atomique METHOD FOR THE SELECTIVE TRANSFER OF A MICROSTRUCTURE, FORMED ON AN INITIAL SUBSTRATE, TO A FINAL SUBSTRATE
DE69917819T2 (en) * 1998-02-04 2005-06-23 Canon K.K. SOI substrate
US6177359B1 (en) * 1999-06-07 2001-01-23 Agilent Technologies, Inc. Method for detaching an epitaxial layer from one substrate and transferring it to another substrate
US6664169B1 (en) * 1999-06-08 2003-12-16 Canon Kabushiki Kaisha Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus
FR2796491B1 (en) * 1999-07-12 2001-08-31 Commissariat Energie Atomique METHOD FOR TAKING OFF TWO ELEMENTS AND DEVICE FOR IMPLEMENTING SAME
JP2001284622A (en) * 2000-03-31 2001-10-12 Canon Inc Method for manufacturing semiconductor member and method for manufacturing solar cell
JP4109823B2 (en) * 2000-10-10 2008-07-02 株式会社東芝 Manufacturing method of semiconductor device
FR2823596B1 (en) * 2001-04-13 2004-08-20 Commissariat Energie Atomique SUBSTRATE OR DISMOUNTABLE STRUCTURE AND METHOD OF MAKING SAME

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349319A (en) * 1999-06-08 2000-12-15 Canon Inc Manufacture of semiconductor substrate and solar battery

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