JP2006520539A - Method for manufacturing a microelectronic, photoelectronic or optical substrate or component on a substrate, including the transfer of a useful layer - Google Patents
Method for manufacturing a microelectronic, photoelectronic or optical substrate or component on a substrate, including the transfer of a useful layer Download PDFInfo
- Publication number
- JP2006520539A JP2006520539A JP2006506557A JP2006506557A JP2006520539A JP 2006520539 A JP2006520539 A JP 2006520539A JP 2006506557 A JP2006506557 A JP 2006506557A JP 2006506557 A JP2006506557 A JP 2006506557A JP 2006520539 A JP2006520539 A JP 2006520539A
- Authority
- JP
- Japan
- Prior art keywords
- support
- layer
- useful layer
- useful
- peripheral region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000000758 substrate Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000004377 microelectronic Methods 0.000 title claims abstract description 7
- 230000003287 optical effect Effects 0.000 title claims abstract description 6
- 239000000463 material Substances 0.000 claims abstract description 57
- 230000002093 peripheral effect Effects 0.000 claims abstract description 30
- 239000013078 crystal Substances 0.000 claims abstract description 4
- 230000005693 optoelectronics Effects 0.000 claims abstract description 4
- 238000005520 cutting process Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 13
- 229910002601 GaN Inorganic materials 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000007373 indentation Methods 0.000 claims description 9
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 9
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000000407 epitaxy Methods 0.000 claims description 6
- 229910052594 sapphire Inorganic materials 0.000 claims description 6
- 239000010980 sapphire Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 4
- 238000005452 bending Methods 0.000 claims description 4
- 238000010884 ion-beam technique Methods 0.000 claims description 4
- 238000003698 laser cutting Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 238000003486 chemical etching Methods 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims description 2
- 150000001247 metal acetylides Chemical class 0.000 claims description 2
- 238000013459 approach Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000002679 ablation Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- -1 gallium nitride GaN Chemical class 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30612—Etching of AIIIBV compounds
- H01L21/30621—Vapour phase etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Abstract
本発明は、単結晶材料の有用層を第1支持体から第2支持体へ転写する方法であって、第1支持体(10)及び有用層(14、16)を備え、これらの間の取り外し可能インタフェース(12)を有し、有用層に関係する処理がインタフェースを横方向に覆うことができる材料(161)の周縁領域の形成を含む第1基板を形成する工程と、材料を除去し、インタフェースにおいて第1基板を取り外すために、取り外しがインタフェース(12)に達するようにする工程と、有用層(14、16)の自由面を第2支持体(20)へ取り付ける工程と、インタフェース(12)で取り外す工程とを含む方法を提供する。取り外し手段は、材料の周縁領域がない場合に採用することができる。マイクロ電子、光電子、又は、光学用の基板又は基板上の部品を製造することへの適用。The present invention is a method for transferring a useful layer of single crystal material from a first support to a second support, comprising a first support (10) and useful layers (14, 16), between these Forming a first substrate including a peripheral region of material (161) having a removable interface (12) and the process associated with the useful layer can laterally cover the interface; and removing the material Removing the first substrate at the interface, allowing the removal to reach the interface (12), attaching the free surface of the useful layer (14, 16) to the second support (20); And 12) removing. The removal means can be employed when there is no peripheral region of material. Application to the production of microelectronic, optoelectronic or optical substrates or components on substrates.
Description
本発明は、一般に、第1支持体から第2支持体への有用層の転写を含む、マイクロ電子、光電子、もしくは光学用の基板の製造方法に関する。 The present invention generally relates to a method for manufacturing a substrate for microelectronic, photoelectron, or optics, including transfer of a useful layer from a first support to a second support.
部品製造処理を既に受けていることも受けていないこともある半導体材料の層の、第1支持体から第2支持体への機械的転写を可能にするために、各種の技法が最近開発されてきた。 Various techniques have recently been developed to allow the mechanical transfer of a layer of semiconductor material, which may or may not have undergone a part manufacturing process, from a first support to a second support. I came.
ヨーロッパ特許第EP−A−0849788号に記載されているものなどの、化学的にアタックすることができる埋め込み多孔層を使用した技法を特に述べることができる。 Special mention may be made of techniques using embedded porous layers that can be chemically attacked, such as those described in European Patent EP-A-0849788.
注入領域における破断により薄い有用層を材料の残りから分離させることができるガス種を注入することにより弱くされた基板も述べることができる。 A substrate weakened by injecting a gas species that can cause a thin useful layer to separate from the rest of the material by breakage in the injection region can also be described.
最後に、支持体に一時的に結合された層を機械的力により分離することができるように結合エネルギーを制御する分子結合技法も述べることができる。 Finally, molecular bonding techniques can be described that control the binding energy so that the layer temporarily bonded to the support can be separated by mechanical force.
有用層が上記技法の1つを使用して第1支持体へ接続される場合、層の転写は適切な結合力を使用して有用層の自由面に第2支持体を接触させることを含み、有用層及び第1支持体を備えるこのアセンブリの自由面は「前」面として知られている。 If the useful layer is connected to the first support using one of the above techniques, the transfer of the layer includes contacting the second support to the free surface of the useful layer using an appropriate bond force. The free surface of this assembly comprising the useful layer and the first support is known as the “front” surface.
転写は、クラックを広げるために弱くされたインタフェースに横方向に導入されたドローイング・リグ(drawing rig)あるいはブレードなどの1つ又は複数のツールを採用して転写されるべき層と第1支持体の間に応力(一般に引張り応力及び又は曲げ応力及び又は剪断応力)を加える、あるいは前記弱くされたインタフェースへ流体の噴射を加えることにより完了する(たとえば、フランス特許第FR−A−2796491号参照)。 The layer and first support to be transferred using one or more tools such as a drawing rig or blade introduced laterally into the weakened interface to spread the crack Completed by applying stress (generally tensile and / or bending and / or shearing stress) during or between the weakened interface (see eg FR-A-2794491) .
転写されるべき有用層がいずれかの部品製造工程を受けないとき、その場合には有用層を第2支持体へ取り付けるため採用される結合技法にかかわらず、(特に、分子結合、共晶結合、高分子又は樹脂を使用した結合等により)前記転写が全体的に行われる。 When the useful layer to be transferred is not subjected to any part manufacturing process, in that case regardless of the bonding technique employed to attach the useful layer to the second support (especially molecular bonding, eutectic bonding) The transfer is performed entirely (by bonding using a polymer or resin, etc.).
対照的に、有用層が部品製造プロセスにおける工程を既に受けているときには問題は異なり、その場合には、しばしば異なるタイプの堆積(半導体酸化物又は窒化物、多結晶半導体、非結晶半導体、ホモ・エピタキシー又はヘテロ・エピタキシーにより形成された単結晶半導体)を行う必要がある。 In contrast, the problem is different when the useful layer has already undergone a step in the component manufacturing process, in which case often different types of deposition (semiconductor oxides or nitrides, polycrystalline semiconductors, amorphous semiconductors, homo Single crystal semiconductor formed by epitaxy or hetero-epitaxy).
たとえば、「全ウエハ」法が特定の反応器において行われる場合、前記堆積は有用層の自由面を部分的に又は全体的に覆い、その第1支持体へ一時的に固定された前記有用層から構成される基板の側面上にオーバーフローする傾向を有する。 For example, if the “whole wafer” method is performed in a particular reactor, the deposition partially or fully covers the free surface of the useful layer, and the useful layer temporarily secured to its first support. Tend to overflow on the side of the substrate composed of
オーバーフローした覆う部分により、一応は包含される有用層を作り、主結果として有用層と第1支持体の間の結合の周辺を強化するが、その場合、前記有用層をその第2支持体へ転写するのに必要なその後の取り外しに問題をもたらすことがあり得る。 The overflowing covering part temporarily creates a useful layer to be included, and as a result, strengthens the periphery of the bond between the useful layer and the first support, in which case the useful layer is transferred to the second support. It can cause problems with subsequent removal necessary to transfer.
本発明は、この欠点を克服することを目的とする。 The present invention aims to overcome this drawback.
このために、第1態様では、本発明は、マイクロ電子、光電子、もしくは光学用の基板又は基板上の部品の製造に使用するため、第1支持体から第2支持体へ単結晶材料の有用層を転写する方法であって、前記第1支持体、及び、前記有用層の少なくとも一部を含み、前記第1支持体と前記有用層の間に取り外し可能インタフェースを有し、前記有用層の外縁が前記第1支持体の外縁から内側に離される第1基板を形成する工程と、前記有用層上に材料の堆積された層を形成し、前記堆積された層が前記取り外し可能インタフェースを少なくとも部分的に横方向に覆う工程と、前記取り外し可能インタフェースを露出させるように支持材料及び又は堆積された材料を局所的に除去する工程と、前記有用層の露出面を第2支持体へ固定する工程と、前記第1支持体と前記有用層の間の前記取り外し可能インタフェースで取り外しが行われ、前記取り外しが前記取り外し可能インタフェースの前記露出領域により促進される工程とを含む方法を提供する。 To this end, in a first aspect, the present invention is useful for the use of single crystal materials from a first support to a second support for use in the manufacture of microelectronic, photoelectron, or optical substrates or components on a substrate. A method of transferring a layer, comprising at least a part of the first support and the useful layer, having a removable interface between the first support and the useful layer, Forming a first substrate with an outer edge spaced inwardly from an outer edge of the first support; and forming a deposited layer of material on the useful layer, the deposited layer at least providing the removable interface Partially laterally covering; locally removing support material and / or deposited material to expose the removable interface; and securing the exposed surface of the useful layer to a second support. Process , Wherein the removable with removable interface between first support and the useful layer is performed, the removal which comprises a step which is facilitated by the exposed area of the removable interface.
以下は、本方法の好ましいが限定的でない特徴である。 The following are preferred but non-limiting features of the method.
材料除去工程は、インタフェースを横方向に覆う堆積された材料の周縁領域を除去することを含む。 The material removal step includes removing a peripheral region of the deposited material that laterally covers the interface.
材料除去工程は切断によって実施される。 The material removal step is performed by cutting.
材料除去工程はエッチングによって実施される。 The material removal step is performed by etching.
エッチングは、周縁領域内側の有用層をマスクすることによって行われる。 Etching is performed by masking the useful layer inside the peripheral region.
材料除去工程は、堆積された材料の周縁領域下の第1支持体の材料の少なくとも一部を除去することも含む。 The material removal step also includes removing at least a portion of the material of the first support below the peripheral region of the deposited material.
材料除去工程は、前記堆積の前に、材料の周縁領域を堆積された材料の周縁領域が形成される領域内の第1支持体から除去することを含む。 The material removal step includes removing the peripheral region of the material from the first support in the region where the peripheral region of the deposited material is formed prior to the deposition.
第1支持体からの材料の周縁領域は、有用層の側面において横方向及び正面に開口する周縁くぼみである。 The peripheral region of the material from the first support is a peripheral indentation that opens laterally and frontally on the side of the useful layer.
くぼみの深さは、堆積された材料の周縁領域の厚さよりも大きいか等しい。 The depth of the indentation is greater than or equal to the thickness of the peripheral region of the deposited material.
くぼみの幅は、第1支持体の外縁と有用層の外縁の間の間隔を実質的に覆うものである。 The width of the recess substantially covers the distance between the outer edge of the first support and the outer edge of the useful layer.
第1支持体から周縁領域を除去する工程は、前記第1支持体上に有用層を形成した後に実施される。 The step of removing the peripheral region from the first support is performed after forming a useful layer on the first support.
取り外し工程は、取り外し手段を使用して取り外し可能インタフェースにおいて横方向応力を加えることにより実施される。 The removal process is performed by applying a lateral stress at the removable interface using the removal means.
材料除去工程は、有用層の露出面を第2支持面に固定する工程の前に、有用層の露出面と取り外し可能インタフェースの領域の間に分離チャネルを形成することを含む。 The material removal step includes forming a separation channel between the exposed surface of the useful layer and the region of the removable interface prior to securing the exposed surface of the useful layer to the second support surface.
チャネルは、個々のアイランドを画定する。 Channels define individual islands.
チャネルは、ソー切断、レーザー切断、イオン・ビーム切断、及び、マスク化学エッチングにより形成されたグループから選択される技法を使用して形成される。 The channel is formed using a technique selected from the group formed by saw cutting, laser cutting, ion beam cutting, and mask chemical etching.
取り外し工程は、第1支持体と第2支持体の間に、引張り応力、曲げ応力、及び、剪断応力により形成されるグループから選択される1つあるいは複数の応力を加えることができる取り外し手段を使用して実行される。 The detaching step includes a detaching means capable of applying one or more stresses selected from the group formed by tensile stress, bending stress, and shear stress between the first support and the second support. Executed using.
堆積された材料の層は、「全ウエハ」エピタキシーにより形成される。 The layer of deposited material is formed by “all wafer” epitaxy.
有用層は、エピタキシャル成長用種を形成する層と1つあるいは複数のエピタキシャル成長層を含む。 Useful layers include layers that form epitaxial growth seeds and one or more epitaxial growth layers.
種層の材料は、炭化シリコン、サファイア、窒化ガリウム、シリコン、及び、窒化アルミニウムにより形成されるグループから選択される。 The seed layer material is selected from the group formed by silicon carbide, sapphire, gallium nitride, silicon, and aluminum nitride.
エピタキシャル成長層は、1つあるいは複数の窒化金属から形成される。 The epitaxial growth layer is formed from one or more metal nitrides.
第1支持体の材料は、半導体、半導体炭化物、及び、サファイアなどの絶縁体で形成されるグループから選択される。 The material of the first support is selected from the group formed of insulators such as semiconductors, semiconductor carbides, and sapphire.
取り外し可能インタフェースは、ガス種を注入すること、化学的にアタックすることができる多孔性層を形成すること、及び、結合力の制御を用いる分子結合によって結合することにより形成されるグループから選択される技法を使用して形成される。 The removable interface is selected from the group formed by injecting gas species, forming a porous layer that can be chemically attacked, and bonding by molecular bonding using bond force control. Formed using the technique.
本発明の第2態様では、本発明は、マイクロ電子、光電子、もしくは光学用の基板又は基板上の部品を製造するための支持体であって、有用層の少なくとも一部を受け取ることができ、支持体と有用層の間に取り外し可能インタフェースを有し、有用層上の材料層堆積が前記インタフェースを少なくとも部分的に横方向に覆う堆積された材料の周縁領域を形成でき、支持体が、堆積された材料の周縁領域を受け取るようになされた周縁くぼみ領域を含んで、前記インタフェースが取り外し目的で横方向に露出されることを可能にする支持体を提供する。 In a second aspect of the present invention, the present invention is a support for manufacturing a microelectronic, optoelectronic, or optical substrate or component on the substrate, which can receive at least a portion of a useful layer, A removable interface between the support and the useful layer, the material layer deposition on the useful layer can form a peripheral region of the deposited material that at least partially laterally covers the interface, the support being deposited A support is provided that includes a peripheral indentation region adapted to receive a peripheral region of the prepared material, allowing the interface to be exposed laterally for removal purposes.
非限定的な例として与えられ、添付図面を参照して用いる本発明の好ましい実施形態の以下の説明から、本発明の更なる態様、目的、及び、利点が明らかとなるであろう。 Further aspects, objects and advantages of the present invention will become apparent from the following description of preferred embodiments of the invention, given by way of non-limiting example and with reference to the accompanying drawings.
先ず図1及び図2を参照すると、第1支持体10は、たとえば炭化シリコンSiC、単結晶シリコン又は多結晶シリコン等の半導体材料から形成されるか、絶縁材料、たとえばサファイアから形成される。
Referring first to FIGS. 1 and 2, the
層12は、前記第1支持体上に形成されるか堆積され、除去可能結合インタフェースを形成し、それは通常、SiO2などの半導体酸化物、半導体窒化物等の層でもよい。
第1支持体10と、この場合、層16が形成あるいは堆積されたベース層14によって形成される有用層との間に、層12が除去可能結合インタフェースを形成する。通常、ベース層14は、その上に層16がエピタキシーにより形成される種層である。この種層は、たとえば炭化シリコン、サファイア、窒化ガリウム、シリコン、又は、窒化アルミニウムから形成される。
Between the
一実施形態では、ベース層14はSiCから形成され、一方、エピタキシャル成長層は、窒化ガリウムGaNなどの窒化金属から形成されるか、異なる窒化金属のスタックにより形成される。
In one embodiment, the
そのような有用層構造は、特に発光ダイオード(LED)の製造において有利である。 Such a useful layer structure is particularly advantageous in the manufacture of light emitting diodes (LEDs).
図1で見られるように、従来の方式では、第1支持体は前記支持体上に形成された層12、14、及び、16のアセンブリよりも若干大きい。「全ウエハ」反応器で従来行われるエピタキシーによる層16の堆積は、従って種層14上を延びるだけでなく、支持体10のくぼみ周縁を覆うリング161の周りにも延びる。
As can be seen in FIG. 1, in a conventional manner, the first support is slightly larger than the assembly of
図2は、第1基板と呼ばれる図1に示すアセンブリの第2支持体20への取り付けを示している。この場合、固定は金属結合技法を使用して行われる。結合層は22で示される。
FIG. 2 shows the attachment of the assembly shown in FIG. 1, called the first substrate, to the
前記インタフェースの面における分離を広げるように、有用層14、16と第1支持体10の間のインタフェース層12へ応力を加えることができる取り外しツールを特に使用して、上述の固定の後で、有用層14、16が第1支持体10から第2支持体20へ転写される。
After the above-described fixation, particularly using a removal tool capable of stressing the
しかし、図2は、堆積されたGaNリング161がそのような作業に関して2つの問題を生じさせることを示している。第1に、第1基板の周縁において有用層14、16と第1支持体の間の結合を強化する、第2に、必要な取り外し応力(図3aにおける矢F1)を結合インタフェース12に印加するために、取り外しツール(薄いブレード、流体の噴射等)により結合インタフェース12へ直接アクセスすることが不可能となる。
However, FIG. 2 shows that the deposited GaN
これらの問題を解決するための幾つかの解決策を以下に記載する。 Several solutions for solving these problems are described below.
第1の解決策が図3aに略図的に示されている。この解決策は、リング161を除去することからなる。
A first solution is shown schematically in FIG. 3a. This solution consists in removing the
第1実施形態では、前記除去はエッチングにより行われることができる。このために、マスクが有用層14、16の自由面に作られ、このマスクはリング161だけを除去する。次に、分離可能インタフェース層12を取り外すために、リングの材料に適したアタック媒体が、リングをその全厚にわたりアタック及び除去するために使用される。本例では、リングがGaNであるので、以下が好ましく行われる。SiCl4、BCl3に基づくプラズマ・エッチング又はRIE(反応性イオン・エッチング)(論文「GaN:Processing,Defects and Devices」 S J Pearton et al、Journal of Applied Physics、vol 86、no 1、1999年7月1日を参照)。
In the first embodiment, the removal can be performed by etching. For this purpose, a mask is created on the free surface of the
変形例では、プラズマ・エッチングなどの他のエッチング技法を使用することができる。 In variations, other etching techniques such as plasma etching can be used.
第2実施形態では、リングは切断又はトリミング技法を使用して除去される。機械的ソー切断技法、レーザー切断技法、又は、イオン・ビーム切断技法を使用することができる。回転による円筒形の切断及びリング161と第1支持体10の間の過渡的な面における切断よりリングが除去される理解される。
In the second embodiment, the ring is removed using a cutting or trimming technique. Mechanical saw cutting techniques, laser cutting techniques, or ion beam cutting techniques can be used. It will be understood that the ring is removed by a cylindrical cut by rotation and a cut in the transition plane between the
全ての場合において、有用層の転写を可能にするために、エッチング又は切断により取り外し可能インタフェース層12へ十分にアクセスできるように注意が払われている。この点において、リング161の単なる部分的除去が、第1支持体10と有用層14、16との間の周縁結合を弱め、取り外しツールが正しく作動することを可能にするのに十分であることができることに留意されたい。対照的に、支持体自体の中へ進入しながらリング161を除去することも可能である。
In all cases, care is taken to provide sufficient access to the
変形例では、図3bに示すように、干渉リング161だけでなくそれに隣接する第1支持体の部分101も除去するように、第1基板の全厚さを通じて切断が行われる。この変形例は、切断技法の加工深さが制御しにくい場合に、より適切であることができる。
In a variant, as shown in FIG. 3b, cutting is performed through the entire thickness of the first substrate so as to remove not only the
好ましくは、リング161は、第2支持体20が有用層14、16へ固定される前に除去される。しかし、リング161を除去するために使用される技法がそれを許容する場合、除去は固定後に行うことができる。
Preferably, the
周縁堆積物161によって引き起こされる問題を克服するための更なるアプローチが図4に示されている。これは、周縁くぼみ102を含むように特に製造された第1支持体10を使用することからなる
有利には、前記周縁くぼみは、支持体10の外縁とインタフェース層12及び有用層14、16の外縁との間を放射方向(図4において水平)に延びる。軸方向(図4において垂直)には、前記くぼみ102が、形成される堆積物16の厚さに少なくとも等しい深さ(d)に渡って好ましくは延び、それにより堆積作業の終わりに、堆積物が形成する周縁リング161は、除去可能なインタフェースを遮ることがない。したがって、リング161は除去される必要がない。
A further approach for overcoming the problems caused by the
くぼみは、好ましくは層12及び14を形成する前に、そして、あらゆる場合において、第1基板の周縁を覆うことができる有用層の全て又は一部の形成前に作られる。
The indentation is preferably made before forming
好ましくは、前記くぼみはレーザー・ビームによるアブレーションによって、又は機械的トリミングによって作られる。 Preferably, the indentation is made by ablation with a laser beam or by mechanical trimming.
更なる手法が図5及び図6に示されている。この手法は、インタフェース層12まで下がる有用層14、16の厚さにクラックあるいはチャネル18を形成することからなる。
A further approach is shown in FIGS. This approach consists of forming cracks or
これらクラックは、たとえば図6に示すように、好ましくは1×1平方マイクロメートル(μm2)〜300×300μm2の範囲のサイズを有する、形状が正方形の個々のアイレット又はタイル19を画定する。
These cracks, for example, as shown in FIG. 6, preferably have a size in the range of 1 × 1 square micrometer (μm 2) ~300 × 300μm 2 , the shape of which defines a respective eyelets or
これら切れ目は、ソー切断技法もしくはレーザー切断技法を使用して、又は、イオン・ビーム切断技法を使用して機械的に、あるいは有用層14、16の自由面への選択的幾何形状アタックを可能にするエッチング・マスクをまず配置するエッチングにより化学的に、のどちらかで形成することができる。好ましくは、また特に形成中に前記アタックがチャネルの壁を掘削しすぎることを防ぐために、ドライ又はウェット・エッチング技法が使用される。
These cuts allow selective geometric attack to the free surface of the
GaNエピタキシーが行われるSiCの種層14から有用層が形成される場合、アルゴン・ベースのイオン・エッチングが行われる(上記の論文「GaN:Processing,Defects and Devices」参照)。
When a useful layer is formed from a
そのような手法により、リング161の存在によって引き起こされる有用層と第1支持体の間のインタフェースの強化は避けられる。これは、除去応力が図2に示すタイプのアセンブリを作った後で支持体10と20の間に及ぼされると、リング161によりそれ自体は強化を受けない個々のタイルが前記応力の影響下により支持体から分離されることができることによる。
By such an approach, the strengthening of the interface between the useful layer and the first support caused by the presence of the
上記応力は、引張り応力、曲げ応力、又は、剪断応力、あるいは前記諸応力の各種組合せであることができることに留意されたい。 It should be noted that the stress can be tensile stress, bending stress, or shear stress, or various combinations of the stresses.
明らかに、本発明は、半導体材料の極めて広い種類に適用されることができる。上記のような絶縁体上の炭化シリコン(SiCOI)上に展開された窒化物の層の例に加えて、本発明は、たとえば第2絶縁支持体10上にCMOS技法を使用して部品を製造するための何らかの方法が行われた、シリコンをベースとする有用層を転写する場合に採用されることができる。多くの他の応用も可能である。
Obviously, the present invention can be applied to a very wide variety of semiconductor materials. In addition to the example of a layer of nitride developed on silicon carbide (SiCOI) on an insulator as described above, the present invention fabricates components using, for example, CMOS technology on the second insulating
この点において、当業者は、使用されている材料に応じて適切な解決策を容易に選択(記載した3つの手法の1つの選択、材料除去のタイプの選択等)できるであろう。 In this respect, those skilled in the art will be able to easily select an appropriate solution depending on the material being used (selection of one of the three approaches described, selection of the type of material removal, etc.).
最後に、上記の本発明の3つの手法は一緒に組み合わせてもよい。 Finally, the above three techniques of the present invention may be combined together.
Claims (23)
前記第1支持体、及び、前記有用層の少なくとも一部を含み、前記第1支持体と前記有用層の間に取り外し可能インタフェースを有し、前記有用層の外縁が前記第1支持体の外縁から内側に離される第1基板を形成する工程と、
前記有用層上に材料の堆積された層を形成し、前記堆積された層が前記取り外し可能インタフェースを少なくとも部分的に横方向に覆う工程と、
前記取り外し可能インタフェースを露出させるように支持材料及び又は堆積された材料を局所的に除去する工程と、
前記有用層の露出面を第2支持体へ固定する工程と、
前記第1支持体と前記有用層の間の前記取り外し可能インタフェースで取り外しが行われ、前記取り外しが前記取り外し可能インタフェースの前記露出領域により促進される工程とを含む方法。 A method for transferring a useful layer of single crystal material from a first support to a second support for use in the manufacture of microelectronic, optoelectronic or optical substrates or components on a substrate,
The first support and at least a part of the useful layer, and having a removable interface between the first support and the useful layer, the outer edge of the useful layer being the outer edge of the first support Forming a first substrate spaced inward from the
Forming a deposited layer of material on the useful layer, the deposited layer at least partially laterally covering the removable interface;
Locally removing support material and / or deposited material to expose the removable interface;
Fixing the exposed surface of the useful layer to the second support;
Removing at the removable interface between the first support and the useful layer, wherein the removal is facilitated by the exposed area of the removable interface.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0303163A FR2852445B1 (en) | 2003-03-14 | 2003-03-14 | PROCESS FOR PRODUCING SUBSTRATES OR COMPONENTS ON SUBSTRATES WITH USEFUL LAYER TRANSFER FOR MICROELECTRONICS, OPTOELECTRONICS OR OPTICS |
PCT/IB2004/001344 WO2004081974A2 (en) | 2003-03-14 | 2004-03-12 | A method of producing substrates or components on substrates involving transfer of a useful layer, for microelectronics, optoelectronics, or optics |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006520539A true JP2006520539A (en) | 2006-09-07 |
JP4672648B2 JP4672648B2 (en) | 2011-04-20 |
Family
ID=32893302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006506557A Expired - Lifetime JP4672648B2 (en) | 2003-03-14 | 2004-03-12 | Method for manufacturing a microelectronic, photoelectronic or optical substrate or component on a substrate, including the transfer of a useful layer |
Country Status (6)
Country | Link |
---|---|
EP (1) | EP1606839A2 (en) |
JP (1) | JP4672648B2 (en) |
KR (1) | KR100801780B1 (en) |
FR (1) | FR2852445B1 (en) |
TW (1) | TWI295819B (en) |
WO (1) | WO2004081974A2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010532928A (en) * | 2007-07-11 | 2010-10-14 | エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ | Substrate recycling method, laminated wafer manufacturing method, and donor substrate subjected to appropriate recycling |
JP2012234912A (en) * | 2011-04-28 | 2012-11-29 | Kyocera Corp | Composite substrate |
JP2012248719A (en) * | 2011-05-30 | 2012-12-13 | Kyocera Corp | Composite substrate |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2860842B1 (en) * | 2003-10-14 | 2007-11-02 | Tracit Technologies | PROCESS FOR PREPARING AND ASSEMBLING SUBSTRATES |
EP1911085B1 (en) * | 2005-07-08 | 2011-10-12 | S.O.I.Tec Silicon on Insulator Technologies | Method of production of a film |
FR2888400B1 (en) * | 2005-07-08 | 2007-10-19 | Soitec Silicon On Insulator | LAYER TAKING METHOD |
FR2899594A1 (en) | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | METHOD FOR ASSEMBLING SUBSTRATES WITH THERMAL TREATMENTS AT LOW TEMPERATURES |
WO2009007003A1 (en) * | 2007-07-11 | 2009-01-15 | S.O.I. Tec Silicon On Insulator Technologies | Method for recycling a substrate, laminated water fabricating method and suitable recycled donor substrate |
DE102007025649B4 (en) * | 2007-07-21 | 2011-03-03 | X-Fab Semiconductor Foundries Ag | A method of transferring an epitaxial layer from a donor to a system disk of microsystem technology |
EP2246882B1 (en) * | 2009-04-29 | 2015-03-04 | Soitec | Method for transferring a layer from a donor substrate onto a handle substrate |
CN104210046B (en) * | 2011-06-23 | 2017-05-10 | 旭化成株式会社 | Laminate for forming fine pattern |
CN102231408B (en) * | 2011-07-04 | 2015-04-08 | 无锡成敏光伏技术咨询有限公司 | Method for manufacturing solar cell by layer transfer |
FR2995446A1 (en) * | 2012-09-07 | 2014-03-14 | Soitec Silicon On Insulator | Method for manufacturing structure, involves treating outlying area of localized interfaces, selecting localized sealing of interface, and detecting localized defect formation in layer between interfaces |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000349319A (en) * | 1999-06-08 | 2000-12-15 | Canon Inc | Manufacture of semiconductor substrate and solar battery |
WO2002084721A2 (en) * | 2001-04-13 | 2002-10-24 | Commissariat A L'energie Atomique | Detachable substrate or detachable structure and method for the production thereof |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2771852B1 (en) * | 1997-12-02 | 1999-12-31 | Commissariat Energie Atomique | METHOD FOR THE SELECTIVE TRANSFER OF A MICROSTRUCTURE, FORMED ON AN INITIAL SUBSTRATE, TO A FINAL SUBSTRATE |
US6417108B1 (en) * | 1998-02-04 | 2002-07-09 | Canon Kabushiki Kaisha | Semiconductor substrate and method of manufacturing the same |
US6177359B1 (en) * | 1999-06-07 | 2001-01-23 | Agilent Technologies, Inc. | Method for detaching an epitaxial layer from one substrate and transferring it to another substrate |
US6664169B1 (en) * | 1999-06-08 | 2003-12-16 | Canon Kabushiki Kaisha | Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus |
FR2796491B1 (en) * | 1999-07-12 | 2001-08-31 | Commissariat Energie Atomique | METHOD FOR TAKING OFF TWO ELEMENTS AND DEVICE FOR IMPLEMENTING SAME |
JP2001284622A (en) * | 2000-03-31 | 2001-10-12 | Canon Inc | Method for manufacturing semiconductor member and method for manufacturing solar cell |
JP4109823B2 (en) * | 2000-10-10 | 2008-07-02 | 株式会社東芝 | Manufacturing method of semiconductor device |
-
2003
- 2003-03-14 FR FR0303163A patent/FR2852445B1/en not_active Expired - Lifetime
-
2004
- 2004-03-12 WO PCT/IB2004/001344 patent/WO2004081974A2/en active Application Filing
- 2004-03-12 KR KR1020057017220A patent/KR100801780B1/en active IP Right Grant
- 2004-03-12 JP JP2006506557A patent/JP4672648B2/en not_active Expired - Lifetime
- 2004-03-12 EP EP04720118A patent/EP1606839A2/en not_active Withdrawn
- 2004-03-12 TW TW093106789A patent/TWI295819B/en active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000349319A (en) * | 1999-06-08 | 2000-12-15 | Canon Inc | Manufacture of semiconductor substrate and solar battery |
WO2002084721A2 (en) * | 2001-04-13 | 2002-10-24 | Commissariat A L'energie Atomique | Detachable substrate or detachable structure and method for the production thereof |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010532928A (en) * | 2007-07-11 | 2010-10-14 | エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ | Substrate recycling method, laminated wafer manufacturing method, and donor substrate subjected to appropriate recycling |
JP2012234912A (en) * | 2011-04-28 | 2012-11-29 | Kyocera Corp | Composite substrate |
JP2012248719A (en) * | 2011-05-30 | 2012-12-13 | Kyocera Corp | Composite substrate |
Also Published As
Publication number | Publication date |
---|---|
KR100801780B1 (en) | 2008-02-11 |
WO2004081974A2 (en) | 2004-09-23 |
WO2004081974A3 (en) | 2004-11-25 |
TWI295819B (en) | 2008-04-11 |
KR20050111358A (en) | 2005-11-24 |
FR2852445A1 (en) | 2004-09-17 |
TW200507086A (en) | 2005-02-16 |
JP4672648B2 (en) | 2011-04-20 |
EP1606839A2 (en) | 2005-12-21 |
FR2852445B1 (en) | 2005-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8093687B2 (en) | Methods for forming an assembly for transfer of a useful layer using a peripheral recess area to facilitate transfer | |
JP4672648B2 (en) | Method for manufacturing a microelectronic, photoelectronic or optical substrate or component on a substrate, including the transfer of a useful layer | |
JP4540933B2 (en) | Thin layer forming method | |
JP4848638B2 (en) | Method for forming semiconductor device and method for mounting semiconductor device | |
US7923345B2 (en) | Methods relating to trench-based support structures for semiconductor devices | |
KR100797208B1 (en) | Process for preparation of separable semiconductor assemblies, particularly to form substrates for electronics, optoelectronics and optics | |
KR100917941B1 (en) | Process for manufacturing substrates with detachment of a temporary support, and associated substrate | |
JP2006344816A (en) | Method of manufacturing semiconductor chip | |
KR102654904B1 (en) | Method for manufacturing a single crystal layer made of diamond or iridium and a substrate for epitaxial growth of a single crystal layer made of diamond or iridium | |
US11152216B2 (en) | Method for manufacturing semiconductor device | |
TWI808316B (en) | Process for transferring blocks from a donor substrate to a receiver substrate | |
CN101542759B (en) | Semiconductor wafer and semiconductor device and manufacture methods thereof | |
US8330036B1 (en) | Method of fabrication and structure for multi-junction solar cell formed upon separable substrate | |
JP5568824B2 (en) | Manufacturing method of semiconductor device | |
KR100751619B1 (en) | Production of a Structure Comprising a Protective Layer against Chemical Treatments | |
US7179720B2 (en) | Pre-fabrication scribing | |
TW201530757A (en) | Engineered substrates for use in crystalline-nitride based devices | |
US20110057295A1 (en) | Epitaxial substrate component made therewith and corresponding production method | |
CN108573932B (en) | Silicon carbide substrate for epitaxy and semiconductor chip | |
CN112740359B (en) | Method for manufacturing semiconductor element and semiconductor substrate | |
KR100600371B1 (en) | Method for fabricating light emitting device | |
CN102637788A (en) | Semiconductor wafer and semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100409 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100624 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100701 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100929 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101022 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101221 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110119 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4672648 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140128 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |