JP4672237B2 - リバースエンジニアリングを防止するためのビット線ブロック及び／あるいはワード線ブロックを有するメモリ - Google Patents

リバースエンジニアリングを防止するためのビット線ブロック及び／あるいはワード線ブロックを有するメモリ Download PDF

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Description

本発明は集積回路（ＩＣ）、半導体デバイス、及びこれらの製造に係り、該半導体デバイスは、ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭのような半導体メモリを提供すると共に、ビット線ブロックプロテクション回路及び／あるいはワード線ブロックプロテクション回路を有し、例えば、ＩＣやシステムのリバースエンジニアリングに関心がある者による半導体デイバスに格納されたデータの不正読み出しを防止するものである。
データやソフトウェアはとても価値があるものであり、データ収集に従事する者及びソフトウェアの構築に従事する者は、不正者からデータ及び／あるいはソフトウェアを保護することには苦労を惜しまないであろう。現代の電子デバイスにおいては、データ及びソフトウェアは通常はメモリに格納されており、詳しくは、メモリセルアレイの形のメモリを有するＩＣやシステムに格納されている。図１は、メモリセル２２のアレイから形成された従来のメモリアレイを示す模式図である。セル２２は、行、すなわちワード線２１上に現れる信号と、列、すなわちビット線２０上に現れる信号との組み合わせによって番地付けられる。現代のメモリＩＣは何百万ものこのようなセル２２を有しており、図１に示すアレイはメモリの極めて小さい部分を表しているに過ぎない。個々のセル２２は、ＲＯＭ，ＲＡＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭのような当該技術分野において既知のセルの形式を取り得る。個々のメモリセル２２は、シンプルなプログラム可能なジャンクションであるか、あるいは、記憶回路を表すことができる。個々のセル２２がどのように実行されるかの詳細については、本発明の観点からすると重要なことではない。
半導体集積回路（ＩＣ）と関連するソフトウェア及び／あるいはデータの設計及び開発はより高額になる傾向にあり、実際、そのようなソフトウェア及び／あるいはデータを開発するには何時間ものソフトウェアエンジニアリング能力が必要とされる。ソフトウェア及び／あるいはデータはＩＣと関連するメモリに格納されており、メモリは、オンボードメモリ（メモリがデータプロセッサ、デジタル信号プロセッサ、ＣＰＵのような他の要素と統合されている）であるか、あるいは、分離されたディスクリートメモリデバイスである。いずれにせよ、メモリは典型的には図１に示すようなメモリセルアレイとして形成される。ソフトウェア及び／あるいはデータはメモリに永久に保存されてもよく、あるいは、ソフトウェア及び／あるいはデータは消去可能でもよく、あるいは／および記憶保持動作可能でもよい。ＩＣ自体は、特定用途向けＩＣ（ＡＳＩＣ）でもよく、あるいは、通常の既製のコンポーネントやデバイスでも良い。
もしデータ及び／あるいはソフトウェアが価値の高いものであれば、リバースエンジニアはソフトウェア及び／あるいはデータを取得することを試みる傾向にある。ソフトウェアはデータの一つのタイプであると考えられるので、ここにおいてデータという用語は、アプリケーションソフトウェア及び／あるいはファームウェアを含むいかなる種類のデータをも指すものとして用いる。もしソフトウェアが多かれ少なかれＩＣに永久に格納されていれば、これはファームウェアであると言われることも多い。したがって、ここで用いるデータという用語にはファームウェアもまた含まれる。
業界には、既存のＩＣを分解し、探索し、あるいは検査するというリバースエンジニアリングによって、データの設計や開発に要する費用や、新しい集積回路設計、そこに格納されたデータを含むであろう、を市場に提供するのに要する莫大な時間を避けようとする者もいる。彼等の目的は、コピーのために集積回路を形成するのに用いられている物理的構成及び方法を特定することを試みることにある。彼等はまた、このようなＩＣに記憶されているデータを読み出すことも試みる。このようなリバースエンジニアリング、これらの多くは回路の平面光学的画像を取得し、また、外部あるいは内部コネクションを通してＩＣに記憶されたデータを読み出すことで行うものであるが、集積回路及び／またはそれに用いられるデータを製造するのにかかる費用や典型的な製品開発サイクルを回避するものである。
リバースエンジニアは、他者の努力にフリーライドするものであるため、データを格納するメモリを有するデバイスを含む半導体デバイスの分野において、リバースエンジニアを妨害するための多くの手法が開発されている。もし、半導体デバイスがメモリデバイス、すなわちメモリを含んでいるＩＣである場合には、このようなメモリに格納されているデータは通常はアドレスラインに位置するアドレスに応答するビット線において読み出される。このようなビット線及びアドレスラインはだいたいＩＣ上の外部物理的コネクションから容易にアクセスできるか、あるいはビット線及びアクセスラインはＩＣに対する外部コネクションを作ることで容易にアクセスできないようにＩＣ内部に埋め込まれる。従来技術では、リバースエンジニアを妨害するために幾つかの異なる手法が用いられている。例えば、メモリ上に金属層を設け、金属は高ポテンシャルあるいは低ポテンシャルに連結されているがメモリからは孤立しており、リバースエンジニアとして一般的な走査電子顕微鏡法（ＳＥＭ）、電圧コントラスト走査電子顕微鏡法（ＶＣＳＥＭ）を用いることによるメモリの読み出しを防止する。
従来技術において、ＩＣがリバースエンジニアリングされることを防止するためにコーティングが用いられている。また、アドレスラインをスクランブルさせることで、リバースエンジニアをスローダウンさせること、実際に妨害するものではないものの、も知られている。さらに、これらの手法は主として、ＩＣに外部コネクションを生成することでデータが容易に読み出しされないようにビット線及びアドレスラインがＩＣ内に埋め込まれているＩＣに格納されたデータを保護することを目的としている。
新しいデータを開発するために必要な時間とエネルギーが膨大であるので、リバースエンジニアリングは後を絶たない。実際、リバースエンジニアの目的はオリジナルデータのそのままのコピーを作ることである。リバースエンジニアは、多くの国においてＩＣがマスクワークの保護としてコピーが禁止されていること、及びデータのコピーが著作権法によって禁止されているという事実によって抑止されているとは言えない。そのようなものにおいて、データ及びそのようなデータを用いるＩＣ設計に要する莫大な投資を保護するため、デッドコピーを防止するために、他の或いは追加の手法が必要となる。
従来技術として、バッカス、チョウ、クラークに付与された米国特許第5,866,933号があり、ＣＭＯＳ回路におけるトランジスタがいかにして、ｐ＋ｎ＋ソース／ドレインマスクを変更することで、トランジスタ間に注入された（したがって、隠れておりかつ埋めこまれている）ラインによって連結されているかが教示されている。これらの埋め込まれた相互接続はさらに３−入力ＡＮＤ及びＯＲ回路を実質的に同じに見せるのに用いられる。
従来技術として、さらに、バッカス、チョウ、クラークに付与された米国特許第5,783,846号及び5,930,663号があり、ソース／ドレイン埋め込みマスクをさらに改良することでトランジスタ間の埋め込まれた相互接続が、使用されるＣＭＯＳ技術による最小の大きさの長さと略同じ長さで挿入されたギャップを有する。もし、このギャップが一つの種類のインプラント（埋設された接続線がｐかｎかによる）で充填されると、ラインは通電する；しかし、このギャップが他の種類のインプラントで充填された場合には、ラインは通電しない。これらのギャップは、「チャンネルブロック」と呼ばれる。これらを用いることで、リバースエンジニアは、最小サイズのチャンネルブロックにおけるｎあるいはｐインプラントを解くことに基づく接続性を決定する必要がある。さらに、米国特許第5,866,933号における幾何学的あいまい性手法は、トランジスタ寸法を変更すること、及び、それによって、回路機能性を決定するのに助けとなる入力、出力、ゲート線等をリバースエンジニアが見つけることができるキーを無くすように金属接続ルーティングを変更することで拡張される。
一つの態様では、本発明は、一つのスイッチを用いて、半導体メモリにおける少なくとも一つのメモリセルへの不正アクセスを防御し、又は、当該少なくとも一つのメモリセルの通常動作を許可する方法であって、
少なくとも一つのメモリセルへのアクセスが防御される時に開状態を取るリンクを設ける工程であって、該リンクは前記一つのスイッチを有しており、当該一つのスイッチはソフトウェア制御によって開閉される、工程と、
該開状態を取るリンクに応答して、該少なくとも一つのメモリセルについてデータのやり取りをするためのデータ線を定電圧源に接続する工程、を備え、
前記方法は、前記リンクに連結された入力ノードを有するロック回路を用意し、前記入力ノードを第１のポテンシャルに保持して、当該ロック回路を非ロック状態に保持することを含み、前記ロック回路は、前記非ロック状態において、前記データ線が前記定電圧源に接続されないことを保持するように提供され、
前記開状態を取るリンクに応答して、該少なくとも一つのメモリセルについてデータのやり取りをするための該データ線を定電圧源に接続する工程は、
前記リンクが開状態を取ると、前記ロック回路の該入力ノードを、前記データ線を前記定電圧源に接続する命令を行うロック状態となるまで、自然に生成される電流漏れ路によって前記第１のポテンシャルから離れるようにドリフトさせるものである。
一つの態様では、本発明は、半導体メモリにおける少なくとも一つのメモリセルへの不正アクセスを防御する方法であって、
少なくとも一つのメモリセルへのアクセスが防御される時に開状態となるリンクを設ける工程であって、該リンクは、該少なくとも一つのメモリセルについてデータのやり取りをするためのデータ線の少なくとも部分を上から覆う位置に配設された金属層によって形成されている、工程と、
該開状態を取るリンクに応答して、該少なくとも一つのメモリセルについてデータのやり取りをするための該データ線を定電圧源に接続する工程、を備え、
前記方法は、前記リンクに連結された入力ノードを有するロック回路を用意し、前記入力ノードを第１のポテンシャルに保持して、当該ロック回路を非ロック状態に保持することを含み、前記ロック回路は、前記非ロック状態において、前記データ線が前記定電圧源に接続されないことを保持するように提供され、
前記開状態を取るリンクに応答して、該少なくとも一つのメモリセルについてデータのやり取りをするための該データ線を定電圧源に接続する工程は、
前記リンクが開状態を取ると、前記ロック回路の該入力ノードを、前記データ線を前記定電圧源に接続する命令を行うロック状態となるまで、自然に生成される電流漏れ路によって前記第１のポテンシャルから離れるようにドリフトさせるものである。
一つの態様では、前記リンクを設ける工程は、当該金属層の下のデータ線を丁度覆うような狭い幅の金属層を設けるものである。
一つの態様では、該金属層は、メモリセルの通常動作時は、定電圧源に接続されている。
一つの態様では、該金属層の物理的除去によって該リンクが開状態を取る。
一つの態様では、該金属層は、複数のメモリセルを覆うように設けてある。
一つの態様では、該金属層は、複数のメモリセルを覆うように曲がりくねった路(serpentine path)を取る。一つの態様では、該曲がりくねった路は、ボウストロフェドニック路(boustrophedonic path)である。
一つの態様では、本発明は、少なくとも一つのメモリセルについてデータのやり取りをするためのデータ線へのアクセスを防御する回路であって、
該回路は、第１トランジスタと第２トランジスタとインバータを有し、
第１トランジスタは、第１トランジスタの通電時に該データ線を定電圧源に接続するものであり、
第２トランジスタは、開回路状態と閉回路状態とを取るリンクと直列に接続されており、
該インバータは、該第２トランジスタと該リンクの間のジャンクションに接続される入力と、該第１トランジスタのゲート及び該第２トランジスタのゲートに接続される出力を有しており、
前記リンクは、第１のポテンシャルと前記ジャンクションとの間に連結されており、
前記インバータと前記第２トランジスタは、入力ノードが前記ジャンクションに連結されたロック回路を形成して、前記入力ノードを前記第１のポテンシャルに保持し、前記ロック回路は、前記入力ノードが前記第１のポテンシャルにある時には、前記第１トランジスタを非通電状態に保持する非ロック状態のままであるように提供されており、
前記ロック回路は、該リンクが開回路状態の時に、前記入力ノードを、前記第１トランジスタを通電状態に保持するロック状態になるまで、自然に生成される電流漏れ路によって前記第１のポテンシャルから離れるようにドリフトさせる。
一つの態様では、該定電圧源はＶ ｄｄ である。
一つの態様では、該定電圧源はＶ ｓｓ である。
一つの態様では、該第２トランジスタ及び該リンクは全てＶ ｄｄ とＶ ｓｓ との間に直列に接続されている。
一つの態様では、該データ線はビット線である。
一つの態様では、該データ線はワード線である。
一つの態様では、本発明は、一つのスイッチを用いて、半導体デバイスの少なくとも一つのメモリセルへの不正アクセスを防御し、又は、当該少なくとも一つのメモリセルの通常動作を許可する回路であって、該回路はリンクとデータ線を有し、
該リンクは、該少なくとも一つのメモリセルへのアクセスが防御された時の第１状態と、該少なくとも一つのメモリセルが防御されていない時の第２状態とを有し、該リンクは、直列接続で設けられた前記一つのスイッチを有しており、当該一つのスイッチはソフトウェア制御によって開閉され、
該少なくとも一つのメモリセルについてデータのやり取りをするための該データ線は、該第１状態を取るリンクに応答して定電圧源に接続されており、
前記回路は、前記リンクに連結された入力ノードを有するロック回路を備え、前記リンクが前記第２状態にある時には、前記入力ノードを第１のポテンシャルに保持して、前記ロック回路を非ロック状態に保持し、前記ロック回路は、前記非ロック状態において前記データ線が前記定電圧源に接続されないことを保持するように提供され、
前記ロック回路は、前記リンクが前記第１状態にある時には、前記入力ノードを、前記データ線を前記定電圧源へ接続する命令を行うロック状態になるまで、自然に生成される電流漏れ路によって前記第１のポテンシャルから離れるようにドリフトさせる。
一つの態様では、本発明は、半導体デバイスの少なくとも一つのメモリセルへの不正アクセスを防御する回路であって、該回路はリンクと、データ線と、を有し、
該リンクは、該少なくとも一つのメモリセルへのアクセスが防御される時の第１状態と、該少なくとも一つのメモリセルが防御されていない時の第２状態とを有し、
該少なくとも一つのメモリセルについてデータのやり取りをするための該データ線は、該第１状態を取るリンクに応答して定電圧源に接続され、該リンクは該少なくとも一つのメモリセルについてデータのやり取りをするためのデータ線の部分を上から覆うような位置に配設された金属層として形成されており、
前記回路は、前記リンクに連結された入力ノードを有するロック回路を備え、前記リンクが前記第２状態にある時には、前記入力ノードを第１のポテンシャルに保持して、前記ロック回路を非ロック状態に保持し、前記ロック回路は、前記非ロック状態において前記データ線が前記定電圧源に接続されないことを保持するように提供され、
前記ロック回路は、前記リンクが前記第１状態にある時には、前記入力ノードを、前記データ線を前記定電圧源へ接続する命令を行うロック状態になるまで、自然に生成される電流漏れ路によって前記第１のポテンシャルから離れるようにドリフトさせる。
一つの態様では、前記リンクは、当該金属層の下のデータ線を丁度覆うような狭い幅の金属層からなる。
一つの態様では、該金属層は定電圧源に接続されている。
一つの態様では、該金属層の物理的除去によって該リンクが第１状態を取る。
一つの態様では、該金属層は複数のメモリセルを覆うように配設されている。
一つの態様では、該金属層は、複数のメモリセルを覆うように曲がりくねった路(serpentine path)を取る。一つの態様では、該曲がりくねった路は、ボウストロフェドニック路(boustrophedonic path)である。
一つの態様では、本発明は、半導体デバイスの複数のメモリセルへの不正アクセスを防御する複数の回路であって、該回路は、複数のリンクと、複数のトリガ回路と、を有し、
前記複数のリンクの各リンクは、当該リンクに関連するメモリセルへのアクセスが防御される時の第１状態と、当該リンクに関連するメモリセルが防御されていない時の第２状態とを有し、
前記複数のトリガ回路の各トリガ回路は、前記複数のリンクの中の当該トリガ回路に関連する一つのリンクによって直接に制御され、前記複数のメモリセルの中の選択されたメモリセルについてデータのやり取りをするためのデータ線を、該第１状態を取る該関連する一つのリンクに応答して定電圧源に接続するように実行され、
各リンクは該選択されたメモリセルについてデータのやり取りをするための該データ線の少なくとも部分を上から覆うような位置に配設された金属層として形成されており、
前記回路は、少なくとも一つのリンクに連結された少なくとも一つのロック回路を備え、
前記ロック回路は、前記少なくとも一つのリンクに連結された入力ノードを備え、前記少なくとも一つのリンクが前記第２状態にある時には、前記入力ノードを第１のポテンシャルに保持して、前記ロック回路を非ロック状態に保持し、前記ロック回路は、前記非ロック状態において前記データ線を前記定電圧源に接続されないことを保持するように提供され、
前記ロック回路は、前記少なくとも一つのリンクが前記第１状態にある時には、前記入力ノードを、前記データ線の前記定電圧源への接続を命令するロック状態になるまで、自然に生成される電流漏れ路によって前記第１のポテンシャルから離れるようにドリフトさせる。
一つの態様では、少なくとも一つのリンクは、当該金属層の下のデータ線を丁度覆うような狭い幅の金属層からなる。
一つの態様では、該回路は、複数のリンクの中の一つのみが第１状態を取ることに応答して、複数のトリガ回路の各々がメモリセルを定電圧源に接続する。
一つの態様では、金属層の物理的除去は、金属層から形成された複数のリンクの少なくとも一つを第１状態とさせる。
本発明において、ブロック回路は、リバースエンジニアがメモリに格納されたデータを明かすことを実質的に困難にするために、ある状況において、好ましくは、メモリＩＣとして、あるいはその一部としてメモリを含むＩＣとして埋設されたメモリのビット線および／あるいはワード線をブロックするのに用いられる。
本発明に基づく回路１の第１の実施例の動作を図２の回路構成を参照して機能的に説明する。ｎチャンネルトランジスタ１０は比較的低い電圧源（例えば、Ｖｓｓあるいはグラウンド）に直接接続されており、任意のスイッチおよびリンク１１を介して比較的高い電圧源（例えば、Ｖｄｄ）に接続されている。スイッチ及び／あるいはリンク１１は、開回路の時、回路に、ビット線２０と関連したデータをメモリワード線２１（図３参照）上の信号に応答して読み出すことを防止させる。インバータ１２の入力はスイッチ及び／あるいはリンク１１とトランジスタ１０とのジャンクション１６に接続されている。インバータ１２の出力は、トランジスタ１０とｎチャンネルトランジスタ１３の両方のゲートに接続されている。トランジスタ１３は、メモリのビット線２０と低電圧源（Ｖｓｓ）との間に接続されている。各ビット線２０は、また、従来のように、感知増幅器１４の入力に接続されており、増幅器１４の出力はメモリデータ出力１５を提供している。
通常の動作において、スイッチ及び／あるいはリンク１１は、「閉」であり、インバータ１２の入力とトランジスタ１０とのジャンクション１６は論理ＨＩＧＨ状態となり、インバータ１２の出力は論理ＬＯＷ状態となる。トランジスタ１０とトランジスタ１３のゲートにおける対応する低ポテンシャルによって両方のトランジスタ１０，１３がオフとなる。したがって、インバータ１２の入力におけるポテンシャルが高い状態にある限り、ビット線２０はＨＩＧＨあるいはＬＯＷのいずれかで自由に動作し、メモリは通常に機能する。もし、スイッチあるいは／およびリンク１１が、ソフトウェア命令（例えば、スイッチを開放する）や物理的侵入（ラインの破壊）によって、開放回路となると、インバータ１２の入力とトランジスタ１０とのジャンクション１６におけるポテンシャルが、自然に生成される電流漏れ路によって最終的には論理ＬＯＷ状態にドリフトする。インバータ１２の入力における論理レベルが低くなると、その出力はＨＩＧＨに換わる。これはトランジスタ１０のゲートをＨＩＧＨにセットし、そしてトランジスタ１３のゲートもＨＩＧＨにセットし、両トランジスタを通電させ、ソースとドレイン間に低インピーダンスをもたらす。トランジスタ１０の通電状態は、インバータ１２の入力をＬＯＷに維持し、トランジスタ１０およびインバータ１２のこの状態を保持あるいはロックする。トランジスタ１３の通電状態は、ビット線をＬＯＷに繋ぎ、いかなるデータもそこから感知増幅器１４に渡り、さらにそこからメモリ出力１５に渡ることを防止する。このように、回路１は、メモリ出力が読み出されることをロックあるいはブロックするトリガあるいはラッチとして作動する。
当業者であれば、もちろん、回路１は、図２の実施例における接続に示すようにＬＯＷに繋がれるのではなく、ビット線２０をＨＩＧＨに繋ぐように変更することが可能であることがわかる。さらに、当業者であれば、回路１を、ビット線２０に代えて（あるいは、付け加えて）、ワード線２１をブロックすることに適用することも可能である。さらに、当業者において、ブロック回路１に、Ｐ型あるいはＮ型のトランジスタを使用するかは、設計選択として適用され得ることである。
リンクあるいは／およびスイッチ１１が開回路となり回路を活動させる上述の回路の存在によって、リバースエンジニアによってデータを読み出すことが困難となっている。さらに、リバースエンジニアにとってさらに事を困難とするために、回路１は好ましくは、メモリセル２２をＳＥＭ及び／あるいはＶＣＳＥＭから防御するのに用いられるタイプの金属層（図３参照）の下に配設する。図３において、回路１は金属層１９の下に隠れて示してあり、実際、トランジスタ１０とインバータ１２の間のジャンクション１６は層１９に接続されている。層１９はまた好ましくは接続１１ＢでＶｄｄに繋がれており、したがって、層１９は通常の状態では、通常は閉位置にあるリンク１１として機能する。仮に、リバースエンジニアがＳＥＭ及び／あるいはＶＣＳＥＭを用いてメモリのコンテンツをスキャンするために層１９を破壊した場合には、メモリを読むことが一層困難となることを知ることになる。なぜなら、図２に示す回路１が用いられた場合にはビット線２０はＶｓｓに固定されることになり、もし回路１がＶｓｓではなくＶｄｄに固定されるように変更された場合には逆にＶｄｄに固定されることになる。いずれの場合であっても、ビット線の定電圧は、トリガあるいはロッキング機能を有するビット線ブロック回路１によって提供される定ポテンシャル（ＶｄｄあるいはＶｓｓ）より低い回路の状態を知られることなくして、スキャニングする電子ビームを偏向させることができる。層１９はリンク１１として作動するので、当業者において、図３に示すスイッチ１１Ａのような追加のスイッチが、望ましい場合には、Ｖｄｄと直列に挿入されてもよいことが理解される。これらのスイッチは図３に示すようにライン９に存在するように配設したり、あるいは望ましいのであれば、層１９とジャンクション１６との間に存在するように配設したりすることができる。スイッチ１１Ａのようなスイッチは、例えば、ダイナミックメモリに格納された２進数の解読された状態に応答するトランジスタスイッチとして、容易に実行される。もし、例えばＩＣが、ＡＳＩＣに搭載されたコントローラや他のＣＰＵを有するＡＳＩＣの場合には、そのコントローラやＣＰＵは、ソフトウェア制御によって、入力されたパスワードを精査し、正しいパスワードを受領したことに応答してメモリセル２２のロックを解除する（スイッチ１１Ａを閉じることによって）ことができる。このようにして、図２の回路１は、金属層１９を取り除くといったような物理的手法によって、あるいは、通常の回路動作中に集積回路がワード線２１にアドレスする際にビット線１５上のデータを読取ることよって、データへのアクセスを試みようとするリバースエンジニアから防御するのに有効である。
図面の便宜上、図３には１６個のメモリセルのみが示してある。もちろん、当業者において、ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭや他のメモリデバイスが典型的には多く（例えば、何百万もの）のメモリセルを有するものであり、それぞれのセルあるいは幾つかのセルのみが本発明によってプロテクトされるようにすることが設計選択であることが理解される。例えば、メモリに格納されているデータは通常はバイトデータあるいはワードデータとして格納されている。本発明を実施するある者は、メモリセル２２のアレイのあるビット線２０のみの一つ以上の回路に本発明を用いるであろうし、ある者は全てのビット線２０に接続された一つ以上の回路を選択するであろう。あるいは、本発明を実施するある者は、メモリセル２２のアレイのあるワード線２１上のみの１以上の回路に本発明を用いるであろうし、他の者は、全てのワード線２１と接続された１以上の回路を選択するであろう。さらに、本発明を実施するある者は、幾つかあるいは全てのビット線２０、および幾つかあるいは全てのワード線２１上の一つあるいは複数の回路１を用いることを選択するであろう。図３における参照番号はダッシュ及び一つあるいは二つの付加番号を含んでいる。ダッシュの後の付加番号は、コンテクストの必要によって、メモリセルアレイにおけるセルの行番号、列番号、あるいは行及び列番号を指示している。
さらに、ビット線ブロックとしての図２の回路を用いる代わりに、あるいは、それをビット線ブロックとして用いることに付け加えて、本発明の実施するある者は、アドレスあるいはワード線２１を、ビット線２０とは反対にワード線２１に結び付ける図２の回路を用いることで、望ましいのであれば、ＨＩＧＨあるいはＬＯＷにロックすることがよいことがわかるであろう。実際、幾つかの線をＨＩＧＨにロックし、一方、他の線をＬＯＷにロックすれば、さらに一層リバースエンジニアを混乱させる。典型的なメモリアレイは多くのワード線２１と多くのビット線２０を含んでいるので、図２の回路はある特定のチップ上で何回にもわたって用いられる。当業者にとっては、図２の回路１の物理的サイズは極めて小さく、メモリセル２２のアレイのビット線及び／あるいはワード線を防御することに用いることができることに加えて、ある集積回路における空間を考慮した場合には経済的でもあることが理解される。
また、当業者は、他の目的で、ワード線２１とビット線２０をセットアップすることで、両者を集積回路へ外部からアクセス可能としたり、両者を集積回路に搭載して用いたりすることができることが理解される。例えば、ワード線２１とビット線２０は、メモリセル２２のアレイへのデータ入力を容易にするため、外部連結するように構成される。そのようなメモリを有するＩＣが適切にデータでプログラムされると、設計者は外部アクセスを用いないでデータへのオンボードアクセスを提供したいと考えるであろう。このような場合、ビット線１５上のデータは、ＩＣ上の外部連結パッドに繋がれる前に、直列のゲート及び／あるいは感知増幅器を通過するであろう。もちろん、本発明を実施する場合に、外部アクセス可能な連結にのみ回路１を用いることを選択してもよく、あるいは、外部連結及び内部連結の両方に回路１を用いることを選択してもよい。その場合、分離されたビット回路１は好ましくは分離されたスイッチ１１Ａを有するであろう。
図４において、図４は図２のものと類似のブロック回路の他の実施例を示すが、ここでは、トランジスタ１３が通電する時にビット線２０が比較的低い電圧Ｖｓｓに結びつくのではなく、トランジスタ１３が通電する時にビット線２０は比較的高い電圧Ｖｄｄに接続される。この実施例において、スイッチ及び／あるいはリンク１１はジャンクション１６（インバータ１２とトランジスタ１０の間）をグラウンド（Ｖｓｓ）に接続させ、この実施例の回路１が図３に示すメモリセルと連結するように用いられた場合に、金属層１９が、図示するようにＶｄｄとは反対にＶｓｓに繋がれるあるいは接続されるようになっている。もちろん、当業者においては、ビット線２０は、ブロック回路１がどのように配設されるかによって、比較的高い状態（Ｖｄｄ）あるいは比較的低い状態（Ｖｓｓ）のいずれかの状態を取り得ることは理解される。どちらの場合であっても、ビット線２０を定電圧（ＶｄｄあるいはＶｓｓ）に保持することによって、ＳＥＭ及び／あるいはＶＣＳＥＭを用いたリバースエンジニアリングに対する回路の脆弱性が低減される。さらに、スイッチ及び／あるいはリンク１１は、望むなら、トランジスタ１０のソースあるいはドレインに直列となっているかによって、望むなら、ＶｄｄあるいはＶｓｓに繋いでもよい。
さらに、防御される各ビット線２０は関連するトランジスタ１３を有しているが、各トランジスタ１３は、トランジスタ１０、リンク及び／あるいはスイッチ１１、及びインバータ１２の分離された配設によって駆動しても、トランジスタ１０、リンク及び／あるいはスイッチ１１、及びインバータ１２の共通の配設によって駆動してもよく、これらは与えられたメモリセル２２のアレイと共に用いられる複数の、あるいは、可能性としては全ての、トランジスタ１３を制御するものであり、これらのことは設計選択事項である。トランジスタ１０、リンク及び/あるいはスイッチ１１、及びインバータ１２の分離された配設によって、メモリセル２２のアレイにおける各ビット線２０と共に用いられる各トランジスタ１３を個々に制御することが好ましい。こうすることで、メモリに格納されたデータへのアクセスを試みるリバースエンジニアに対する防御としてより堅牢な集積回路となる。
スイッチ及び／あるいはリンク１１は、例えば、ソフトウェア命令に応答するもう一つのトランジスタ（図示せず）によってトランジスタ１０のゲートがＨＩＧＨ状態とされることに応答して回路を開放するように構成された融解リンク(fused link)が設けてあるか、あるいはそれを有していてもよい。このようにして、ソフトウェア命令は、トランジスタ１３を通電させることでメモリを無効にするように用いられ、ビット線２０（あるいは、ワード線２１、同じく連結されている場合）が定電圧となり、メモリの内容が読み出し不可能となる。
本発明においては、既に述べたように、ワード線２１あるいはビット線２０は回路１と関連されて線をＨＩＧＨあるいはＬＯＷに繋ぐ金属層１９によって保護されており、金属層１９が除去されたり、あるいは開放回路となったりした時には、これらの線をＨＩＧＨあるいはＬＯＷに繋ぐようになっている。さらなる改良について説明する。図５を参照しながら説明する次の実施例において、ブロック回路は改良されている。先の実施例では、リバースエンジニアはＶｄｄを取り除き、ラインを「０」あるいは「１」に保持するのに必要とされるブロック回路１の部分を無力にしてしまうかも知れない。次の実施例ではそのような脅威は防止される。さらに、リバースエンジニアの労力を十分に複雑にするようにワード線及びビット線の両方のオーバーレイヤ（overlayer）及びロックを組み合わせる手法について説明する。
ビット線をＨＩＧＨあるいはＬＯＷにロックすることによるメモリ防御に関する図２乃至図４における実施例では、一つの金属層１９がメモリ領域全体（あるいは少なくともその部分）を被覆している。このような構造についてリバースエンジニアリングテストを行ったところ、ある脆弱性が示された。これらの一つは、優秀なリバースエンジニアは、ビット線２０上で、オーバーレイヤ１９に小さい溝をエッチングするかも知れないということである。これによって、ビットロックが作動しなくなり、適切にビット線及びワード線をトグルすることで、全てのメモリが読み出され得る。この可能性のある脆弱性を防止するため、図５の実施例のブロック回路１は、ボウストロフェドニック路（先の実施例における多かれ少なかれ均一なオーバーレイヤ１９の代わりに）に形成された金属層２を用いる。図５において、金属オーバーレイヤ１９Ａ，１９Ｂはビット線２０、ワード線２１の夫々を被覆するように形成されており、金属オーバーレイヤ１９Ａ，１９Ｂの路のいずれかの場所でブレークが生じた場合には、該ブレークはボウストロフェドニック路を切断するようになっており、トリガ／ロック回路１がトリガして、関連するデータ線を防御する。もちろん、他の曲がりくねった路を代わりに用いることも可能である。
図５では二つの金属オーバーレイヤ１９Ｂ，１９Ｗが示されており、オーバーレイヤ１９Ｂがビット線２０に関連しており、オーバーレイヤ１９Ｗがワード線２１に関連している。各オーバーレイヤ１９Ｂ，１９Ｗはそれぞれの分離したボウストロフェドニック路(boustrophedonic path)に沿っている。他の曲がりくねった路(serpentine path)を代わりに用いても、また追加のオーバーレイヤを用いても良い。
図５および図６によって例示される実施例では、リバースエンジニアはオーバーレイヤ１９、１９Ｂ，１９Ｗのある部分のみを簡単に取り除くことはできない。なぜなら、これらのレイヤは意図的に狭い幅に形成されており、すなわち、丁度下に位置するビット線２０及び／あるいはワード線２１を被覆するようになっているからである。もしリバースエンジニアがオーバーレイヤ１９、１９Ｂ，１９Ｗを貫通させてビット線及び／あるいはワード線にアクセスしようとすれば、リバースエンジニアは少なくとも一つの路を完全に切断してしまうことになり、本明細書に記載されるように回路１の状態が変更されることになる。
図５において、金属層３は金属層２の上に位置していることに留意する。二つの金属層２，３は典型的には、酸化シリコン、窒化シリコン、あるいは他の絶縁体からなる層によって分離されている。現代の半導体デバイスを製造するプロセスは、複数層を用いる傾向にあり、ここでのプロセスは現代の製造手法と一般に適合する。第１金属層（すなわち、その上にメモリセル２０のアレイが形成されておるシリコン基板に最も近い金属層）がサブ回路内におけるトランジスタの接続に用いられる。例えば、Ｖｄｄが金属層３（図６におけるオーバーレイヤ１９Ｗ）に印加され、それが、リバースエンジニアがそれより低い電圧を読み出すことを防止する電気シールドとして動作する。
図５及び図６の実施例において、一つあるいは複数のボウストロフェドニック路金属層１９はメモリセルの全体（あるいは少なくともメモリセルの重要な部分）を被覆してもよい。このようにして、ボウストロフェドニック路に沿って分配された電圧感知回路（例えば、トライステートトリガ回路）を設けることが有利である。例えば、リバースエンジニアはオーバーレイヤ１９の部分を除去しようと試み、そして、ボウストロフェドニック路におけるブレークの両側にプローブを適用して該ブレークを外的に埋めようとする。このアプローチは、与えられた回路においてほんの数回しか用いることができない。なぜなら、集積回路上の追加のプローブをフィットさせることがすぐに不可能となり、本発明のこの実施例に対してこのような手法を用いて相応なサイズのメモリの重要な部分を読み出すことは実際的ではない。また、ボウストロフェドニック路に沿って電圧感知回路を分配することによって、リバースエンジニアはプローブの正確な位置決めに関して大きな困難に遭遇することになる。
リバースエンジニアによるこのようなタイプの攻撃を防ぐために、本発明の他の実施例では、各ビット線２０あるいはワード線２１はそれぞれ独自の金属ストリップあるいはオーバーレイヤ１９を有しており、それぞれが別々にトリガ／ロック回路１によって防御されている。図３は、ビット線２０のための分離したオーバーレイヤ１９を示している。図６はワード線２１の幾つかの分離したオーバーレイヤ１９を示している。各ビット線２０及び／あるいは各ワード線２１に対して別々のオーバーレイヤ１９を設けることはよりチップ領域を占めるが、セキュリティの必要性が高い場合には、これが価値のあることであることがわかる。そうでなければ、より少ないオーバーレイヤ１９を用いてもよく、その場合、オーバーレイヤはボウストロフェドニック路あるいは他の曲がった路に沿うことで、ビット線２０及び／あるいはワード線２１の全部あるいは多く、あるいは、図５に示すように、ワード線２１及びビット線２０の両方を被覆することが好ましい。
トライステートトリガを伴ったワード線ブロック回路１が図７に示してある。この実施例は、ＥＥＰＲＯＭセル２２ＥＥに関連して記載されているが、本発明は、ＲＯＭセルやＲＡＭセルを含む他のメモリセルのタイプと共に用いることができる。ＥＥＰＲＯＭセルは一般に機密なデータを格納することに用いられるので、ＥＥＰＲＯＭのプロテクションは重要である。
図７の実施例はワード線ロックの特定な場合であるが、金属層２をトップレイヤあるいはオーバーレイヤとして金属層３に代替させることで、同じ回路をビット線ロックに用いることができる。
また、図７の実施例において、各ワード線（ＷＬ）２１は独自のトリガ／ロック回路１を有している。もし、一つのトリガ／ロック回路１が配置され、あるいは、配置されるトリガ／ロック回路１の数が防御されるワード線２１の数よりも少ない場合には、好ましくは、ボウストロフェドニック路オーバーレイヤ１９Ｗ路が用いられる。より高いセキュリティのためには、各ワード線２１に別個のトリガ回路が用いられる。ここでの選択は、トリガ／ロック回路１のために用いられる回路領域と受け入れることができる防御の大きさとのトレードオフである。
通常の動作において、オーバーレイヤ１９Ｗが無傷でかつＶｄｄがｐ型ＦＥＴ２３のゲートに印加されている時に、ＦＥＴ２３がＯＦＦとなり、ワード線２１はプログラミングによって意図されたいかなるポテンシャルをもとる。しかしながら、もしオーバーレイヤ１９Ｗが開放されていると、ＶｄｄがＦＥＴ２３へのゲートから取り除かれ、逆バイアスダイオード２４を介して、ゲート電圧がゼロに降下するかあるいは僅かにマイナスになる。なぜならｎウェル３０（図８参照）及びＦＥＴ２３のドレインはＶｄｄに繋がれており、ゼロ付近あるいはマイナスのゲート電圧がｐ型ＦＥＴ２３を永久にＯＮにする。
メモリセルのアレイは好ましくは複数のトリガ／ロック回路１によって保護される。もし、複数のトリガ／ロック回路の全てのＦＥＴ２３のｎウェル３０が共通に接続されている場合には、一つの金属層１９Ｗのストリップを除去することによるいずれか一つのトリガ／ロック回路１のトリガによって、金属層１９Ｗによって直接に制御されるトリガ／ロック回路によりワード線２１を論理「０」にロックするのみならず、同じｎウェル３０を共有する全ての複数のトリガ／ロック回路に関連する全てのワード線をロックする。結果として、共通のウェル３０を通して共通に制御されるトリガ／ロック回路を有する全てのメモリ探索が無効となる。トリガ／ロック回路のＦＥＴ２３は、本実施例では、ｎウェルに配設されたｐ−ＦＥＴとして描かれている。ＦＥＴ２３の詳細は図８に示してある。
ｎウェル３０は、ドレイン３１に沿って、Ｖｄｄに接続されており、ソース３２とドレイン３１の間のｎウェル領域を空乏化させる。この空乏領域は、ゲートにも印加されるＶｄｄと接続されることで、ＦＥＴ２３がＯＦＦであることを意味し、ワード線２１に接続されているソース３２はワード線ポテンシャルで浮くことになる。もし金属層３オーバーレイヤ１９が破壊されると、ゲート３３の電圧はマイナスとなり、トランジスタをＯＮとし、ワード線２１はグラウンドあるいは論理「０」状態でロックされる。ゲート３３は好ましくは１μｍ厚のポリシリコンであり、酸化ゲート３４は好ましくは１００オングストローム厚の酸化ケイ素である。同様に、金属層３オーバーレイヤ１９が開放されているか、あるいは、共通のウェル３０構造を有するＦＥＴを通して流れる電流によって、他の全てのｐ‐ＦＥＴ２３はそのソース３２が論理レベル「０」にロックされる。
メモリは典型的には共通ウェル構造である。したがって、全てのウェル３０がＶｄｄに連結されているので、一つのストリップ１９が開放してワード線が論理ゼロ状態を取ると、この動作は他の全てのワード線を論理ゼロ状態とさせることになる。トリガ／ロック回路１はメモリとは異なる一つあるいは複数の異なるウェルに配置してもよいが、その場合、トリガ／ロック回路のための一つあるいは複数のウェルは同じ導電型（例示するとｎ型）であり、一つあるいは複数のメモリセルに接続されている。
ここでは、リンク１１は多くの場合にスイッチ及び／あるいはリンクとして参照されている。これは、ここで述べているように、好ましくは、メモリセル２２の少なくともある一つの部分を被覆する導電材料の層として提供されているリンクは、リンクがメモリセル２２内のデータへのアクセスを試みるリバースエンジニアによって破壊された時にスイッチとして働くからである。リンク１１は、リバースエンジニアによるリンク１１の物理的破壊以外の他の刺激に応答してリンク１１の回路を開放するように連繋された一つあるいは複数のディスクリートスイッチ１１Ａを有していても良い。もし一つあるいは複数のディスクリートスイッチ１１Ａがリンク１１と直列に提供されている場合には、リンク自体がメモリセル２２を物理的には防御しない導電体によって提供され得る。しかしながら、ここで述べたように、リンク１１は物理的にメモリセル２２を防御することが好ましい。
特定の導電型（すなわち、ｐあるいはｎ導電性）として、本発明の幾つかの実施例について述べ、また、この実施例を用いた半導体デバイスについて述べた。当業者であれば、開示したデバイスの導電型が変更され得るものであり、ここで述べた本発明の態様を用いることができることが理解される。
好ましい実施例との関連で本発明を説明したが、当業者において変更がされ得ることは言うまでもない。本発明は必要とされる添付のクレームを除き開示された実施例に限定されるものではない。
従来のメモリセルアレイの模式図である。 ビット線ブロック回路の一つの実施例を示す模式図である。 ビット線ブロック回路によって防御されたビット線を有するメモリセルアレイの小部分を示す模式図である。 ビット線ブロック回路の他の実施例を示す模式図である。 ボウストロフェドニック路を備えたオーバーレイヤを示す図である。 ワード線ブロック回路によって防御されたワード線を有するメモリセルアレイの小部分を示す模式図である。 ワード線ブロック回路の実施例を示す模式図である。 図７におけるＦＥＴデバイスの詳細を示す図である。

Claims (6)

  1. 一つのスイッチを用いて、半導体メモリにおける少なくとも一つのメモリセルへの不正アクセスを防御し、又は、当該少なくとも一つのメモリセルの通常動作を許可する方法であって、
    少なくとも一つのメモリセルへのアクセスが防御される時に開状態を取るリンクを設ける工程であって、該リンクは前記一つのスイッチを有しており、当該一つのスイッチはソフトウェア制御によって開閉される、工程と、
    該開状態を取るリンクに応答して、該少なくとも一つのメモリセルについてデータのやり取りをするためのデータ線を定電圧源に接続する工程、を備え、
    前記方法は、入力ノードと、前記入力ノードに連結された入力を備えたインバータと、前記入力ノードと第１のポテンシャルとの間に直列で設けられ、前記インバータの出力に連結されたゲートを備えたトランジスタと、を有するロック回路を用意し、前記リンクを前記ロック回路の前記入力ノードと第２のポテンシャルとの間に連結することで、前記入力ノードを前記第２のポテンシャルに保持して、当該ロック回路を非ロック状態に保持することを含み、前記ロック回路は、前記非ロック状態において、前記データ線が前記定電圧源に接続されないことを保持するように提供され、
    前記開状態を取るリンクに応答して、該少なくとも一つのメモリセルについてデータのやり取りをするための該データ線を定電圧源に接続する工程は、
    前記リンクが開状態を取ると、前記ロック回路の該入力ノードを、前記データ線を前記定電圧源に接続する命令を行うロック状態となるまで、自然に生成される電流漏れ路によって前記第２のポテンシャルから離れるようにドリフトさせるものである、方法。
  2. 半導体メモリにおける少なくとも一つのメモリセルへの不正アクセスを防御する方法であって、
    少なくとも一つのメモリセルへのアクセスが防御される時に開状態となるリンクを設ける工程であって、該リンクは、該少なくとも一つのメモリセルについてデータのやり取りをするためのデータ線の少なくとも部分を上から覆う位置に配設された金属層によって形成されている、工程と、
    該開状態を取るリンクに応答して、該少なくとも一つのメモリセルについてデータのやり取りをするための該データ線を定電圧源に接続する工程、を備え、
    前記方法は、入力ノードと、前記入力ノードに連結された入力を備えたインバータと、前記入力ノードと第１のポテンシャルとの間に直列で設けられ、前記インバータの出力に連結されたゲートを備えたトランジスタと、を有するロック回路を用意し、前記リンクを前記ロック回路の前記入力ノードと第２のポテンシャルとの間に連結することで、前記入力ノードを前記第２のポテンシャルに保持して、当該ロック回路を非ロック状態に保持することを含み、前記ロック回路は、前記非ロック状態において、前記データ線が前記定電圧源に接続されないことを保持するように提供され、
    前記開状態を取るリンクに応答して、該少なくとも一つのメモリセルについてデータのやり取りをするための該データ線を定電圧源に接続する工程は、
    前記リンクが開状態を取ると、前記ロック回路の該入力ノードを、前記データ線を前記定電圧源に接続する命令を行うロック状態となるまで、自然に生成される電流漏れ路によって前記第２のポテンシャルから離れるようにドリフトさせるものである、方法。
  3. 少なくとも一つのメモリセルについてデータのやり取りをするためのデータ線へのアクセスを防御する回路であって、
    該回路は、第１トランジスタと第２トランジスタとインバータを有し、
    第１トランジスタは、第１トランジスタの通電時に該データ線を定電圧源に接続するものであり、
    第２トランジスタは、開回路状態と閉回路状態とを取るリンクと直列に接続されており、
    該インバータは、該第２トランジスタと該リンクの間のジャンクションに接続される入力と、該第１トランジスタのゲート及び該第２トランジスタのゲートに接続される出力を有しており、
    前記リンクは、第１のポテンシャルと前記ジャンクションとの間に連結されており、
    前記インバータと前記第２トランジスタは、入力ノードが前記ジャンクションに連結されたロック回路を形成して、前記入力ノードを前記第１のポテンシャルに保持し、前記ロック回路は、前記入力ノードが前記第１のポテンシャルにある時には、前記第１トランジスタを非通電状態に保持する非ロック状態のままであるように提供されており、
    前記ロック回路は、該リンクが開回路状態の時に、前記入力ノードを、前記第１トランジスタを通電状態に保持するロック状態になるまで、自然に生成される電流漏れ路によって前記第１のポテンシャルから離れるようにドリフトさせる、回路。
  4. 一つのスイッチを用いて、半導体デバイスの少なくとも一つのメモリセルへの不正アクセスを防御し、又は、当該少なくとも一つのメモリセルの通常動作を許可する回路であって、該回路はリンクとデータ線を有し、
    該リンクは、該少なくとも一つのメモリセルへのアクセスが防御された時の第１状態と、該少なくとも一つのメモリセルが防御されていない時の第２状態とを有し、該リンクは、直列接続で設けられた前記一つのスイッチを有しており、当該一つのスイッチはソフトウェア制御によって開閉され、
    該少なくとも一つのメモリセルについてデータのやり取りをするための該データ線は、該第１状態を取るリンクに応答して定電圧源に接続されており、
    前記回路は、入力ノードと、前記入力ノードに連結された入力を備えたインバータと、前記入力ノードと第１のポテンシャルとの間に直列で設けられ、前記インバータの出力に連結されたゲートを備えたトランジスタと、を有するロック回路を備え、前記リンクは前記ロック回路の前記入力ノードと第２のポテンシャルとの間に連結されており、前記リンクが前記第２状態にある時には、前記入力ノードを前記第２のポテンシャルに保持して、前記ロック回路を非ロック状態に保持し、前記ロック回路は、前記非ロック状態において前記データ線が前記定電圧源に接続されないことを保持するように提供され、
    前記ロック回路は、前記リンクが前記第１状態にある時には、前記入力ノードを、前記データ線を前記定電圧源へ接続する命令を行うロック状態になるまで、自然に生成される電流漏れ路によって前記第２のポテンシャルから離れるようにドリフトさせる、回路。
  5. 半導体デバイスの少なくとも一つのメモリセルへの不正アクセスを防御する回路であって、該回路はリンクと、データ線と、を有し、
    該リンクは、該少なくとも一つのメモリセルへのアクセスが防御される時の第１状態と、該少なくとも一つのメモリセルが防御されていない時の第２状態とを有し、
    該少なくとも一つのメモリセルについてデータのやり取りをするための該データ線は、該第１状態を取るリンクに応答して定電圧源に接続され、該リンクは該少なくとも一つのメモリセルについてデータのやり取りをするためのデータ線の部分を上から覆うような位置に配設された金属層として形成されており、
    前記回路は、入力ノードと、前記入力ノードに連結された入力を備えたインバータと、前記入力ノードと第１のポテンシャルとの間に直列で設けられ、前記インバータの出力に連結されたゲートを備えたトランジスタと、を有するロック回路を備え、前記リンクは前記ロック回路の前記入力ノードと第２のポテンシャルとの間に連結されており、前記リンクが前記第２状態にある時には、前記入力ノードを前記第２のポテンシャルに保持して、前記ロック回路を非ロック状態に保持し、前記ロック回路は、前記非ロック状態において前記データ線が前記定電圧源に接続されないことを保持するように提供され、
    前記ロック回路は、前記リンクが前記第１状態にある時には、前記入力ノードを、前記データ線を前記定電圧源へ接続する命令を行うロック状態になるまで、自然に生成される電流漏れ路によって前記第２のポテンシャルから離れるようにドリフトさせる、回路。
  6. 半導体デバイスの複数のメモリセルへの不正アクセスを防御する複数の回路であって、該回路は、複数のリンクと、複数のトリガ回路と、を有し、
    前記複数のリンクの各リンクは、当該リンクに関連するメモリセルへのアクセスが防御される時の第１状態と、当該リンクに関連するメモリセルが防御されていない時の第２状態とを有し、
    前記複数のトリガ回路の各トリガ回路は、前記複数のリンクの中の当該トリガ回路に関連する一つのリンクによって直接に制御され、前記複数のメモリセルの中の選択されたメモリセルについてデータのやり取りをするためのデータ線を、該第１状態を取る該関連する一つのリンクに応答して定電圧源に接続するように実行され、
    各リンクは該選択されたメモリセルについてデータのやり取りをするための該データ線の少なくとも部分を上から覆うような位置に配設された金属層として形成されており、
    前記回路は、少なくとも一つのリンクに連結された少なくとも一つのロック回路を備え、
    前記ロック回路は、入力ノードと、前記入力ノードに連結された入力を備えたインバータと、前記入力ノードと第１のポテンシャルとの間に直列で設けられ、前記インバータの出力に連結されたゲートを備えたトランジスタと、を有しており、前記少なくとも一つのリンクは前記ロック回路の前記入力ノードと第２のポテンシャルとの間に連結されており、前記少なくとも一つのリンクが前記第２状態にある時には、前記入力ノードを前記第２のポテンシャルに保持して、前記ロック回路を非ロック状態に保持し、前記ロック回路は、前記非ロック状態において前記データ線を前記定電圧源に接続されないことを保持するように提供され、
    前記ロック回路は、前記少なくとも一つのリンクが前記第１状態にある時には、前記入力ノードを、前記データ線の前記定電圧源への接続を命令するロック状態になるまで、自然に生成される電流漏れ路によって前記第２のポテンシャルから離れるようにドリフトさせる、回路。
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