JP4648453B2 - 制御装置機構をテストするシステムおよび方法 - Google Patents
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Description
1.物理的なバス結合/バスの種類
2.プロトコル生成
3.出力量の処理
4.ロジック/制御
5.入力量の処理
1.高性能FPGA(フィールド・プログラマブル・ゲートアレイ);これは自由にプログラミング可能な論理回路であり、すなわちエミュレータの心臓部である。
2.場合によりEEPROM/フラッシュメモリ;これは電子的に消去可能・プログラミング可能なメモリモジュールであり、各々のバイトを個別に、ないしデータをブロックごとにのみ消去したり書き込んだりすることができる。
3.特別な種類の作業メモリとしてのSD−RAM(シンクロナスダイナミックランダムアクセスメモリ);原理的にはこれ以外の種類の作業メモリも可能。
4.データバスを介して信号を送受信するためのさまざまなバストランシーバ。バスレベルに対する結合器とレベル変換器。
5.ここではたとえば制御用PCからエミュレータへの、特別な形態のヒューマンインターフェース入力部としてのUSBないしFireWireコントローラ。
6.特にアナログ信号がエミュレータへ供給されるべきときに、アナログ信号をデジタル信号へ変換するためのADコンバータ。
7.特に制御装置がエミュレータからアナログ信号を受信するとき、またはテスト結果をアナログ形式で出力したいときに、デジタル信号をアナログ信号へ変換するためのDAコンバータ。
8.特にシステムクロックとは異なるクロックをエミュレータで使用したいときのタイマ。
9.システムを初期化するため、ならびに一時停止(ポーズ)や中断をするためのデジタルI/O(たとえばトリガ)。これも一種のヒューマンインターフェースである。
アナログまたはデジタル16ビットの信号入力のためのチャネル(3つの車両軸に対応)、記憶装置としてのRAM、前述した各々のチャネルについてのアナログ・デジタル変換器(ADC)及びデジタルアナログ変換器(DAC)、例えば制御用PCのデータを受信するためのUSB(汎用シリアルバス)接続部、例えばEPF10K50またはこれ以上の高性能FPGA、例えばSPIバスまたはPASバスのためのLVDSドライバ並びに場合により拡張用(CAN,...)として自由に利用可能なUART(汎用非同期送受信器)。
Claims (15)
- 少なくとも1つの制御装置(11)と、少なくとも1つのセンサ(1)と、で構成される制御装置機構をテストするシステム(6)であって、前記制御装置(11)、前記センサ(1)およびその他のバスデバイスはデータバスを介して相互に接続されており、前記制御装置機構をテストするために前記バスデバイスのうちの1つにテスト信号が供給される、前記システムにおいて、
前記バスデバイスうちの少なくとも1つが当該バスデバイスの相応なエミュレータ(3)で置き換えられていて、前記エミュレータ(3)は複数の処理レベル(4D,4B,4C)を有しており、前記複数の処理レベルの内の一の処理レベル(4D)は、オリジナルモジュールの入力量並びに状態・エラー情報を、オリジナルの入力量処理モジュールと同じ方法で前処理する処理レベルであり、信号処理および/または信号フィルタリングについて担当するレベル(4B,4C)はエミュレートされる前記バスデバイスのものと実質的に一致していることを特徴とするシステム。 - 前記テスト信号が供給されるべき前記バスデバイスが相応なエミュレータ(3)で置き換えられていることを特徴とする、請求項1に記載のシステム。
- 前記エミュレータ(3)によってエミュレートされる前記バスデバイスはセンサ(1)であることを特徴とする、請求項2に記載のシステム。
- 前記エミュレータ(3)は他のバスデバイスに由来するデータを検出するためにスキャナ機能を含んでいることを特徴とする、請求項1から3までのいずれかに記載のシステム。
- 前記システムは、前記エミュレータ(3)とのインターフェース(22)を有する、データ伝送および制御情報のためのコンピュータ(9)を有していることを特徴とする、請求項1から4までのいずれかに記載のシステム。
- 前記エミュレータ(3)はデジタルおよび/またはアナログの入力量を処理するように構成されていることを特徴とする、請求項1から5までのいずれかに記載のシステム。
- 前記エミュレータ(3)はデジタルおよび/またはアナログの出力量を処理するように構成されていることを特徴とする、請求項1から6までのいずれかに記載のシステム。
- 前記センサ(1)の処理レベルであって、エミュレートされるべき前記バスデバイスの前記制御装置機構への結合について担当する処理レベル(2A)は、前記エミュレータ(3)が有する複数の処理レベル(4D,4B,4C)の中から個別的に利用可能な処理レベル(4D)で置き換えられていることを特徴とする、請求項1から7までのいずれかに記載のシステム。
- 少なくとも1つの制御装置(11)と、少なくとも1つのセンサ(1)と、で構成される制御装置機構をテストする方法であって、前記制御装置(11)、前記センサ(1)およびその他のバスデバイスはデータバスを介して相互に接続されており、前記制御装置機構をテストするために前記バスデバイスのうちの1つにテスト信号が供給される、前記方法において、
前記バスデバイスうちの少なくとも1つが当該バスデバイスの相応なエミュレータで置き換えられて、前記エミュレータは複数の処理レベルを有しており、前記複数の処理レベルの内の一の処理レベルは、オリジナルモジュールの入力量並びに状態・エラー情報を、オリジナルの入力量処理モジュールと同じ方法で前処理する処理レベルであり、信号処理および/または信号フィルタリングについて担当する他の処理レベルはエミュレートされる前記バスデバイスのものと実質的に一致していることを特徴とする方法。 - 前記テスト信号が供給される前記バスデバイスがエミュレートされることを特徴とする、請求項9に記載の方法。
- 前記制御装置機構のセンサ(1)が前記エミュレータによってエミュレートされることを特徴とする、請求項9に記載の方法。
- 前記エミュレータ(3)は他のバスデバイスのデータを検出するためにスキャナとして利用されることを特徴とする、請求項9から11までのいずれかに記載の方法。
- 前記エミュレータ(3)へのデータおよび制御情報の伝送はコンピュータ(9)を通じて行われることを特徴とする、請求項9から12までのいずれかに記載の方法。
- 前記エミュレータ(3)にデジタルおよび/またはアナログの入力量が供給されることを特徴とする、請求項9から13までのいずれかに記載の方法。
- 前記エミュレータ(3)にデジタルおよび/またはアナログの出力量が供給されることを特徴とする、請求項9から14までのいずれかに記載の方法。
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