JP4640102B2 - Omnidirectional camera - Google Patents

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JP4640102B2 JP2005305267A JP2005305267A JP4640102B2 JP 4640102 B2 JP4640102 B2 JP 4640102B2 JP 2005305267 A JP2005305267 A JP 2005305267A JP 2005305267 A JP2005305267 A JP 2005305267A JP 4640102 B2 JP4640102 B2 JP 4640102B2
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正紀 舟木
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本発明は全方位カメラに係り、特に固体撮像素子を用いて全方位を撮像する全方位カメラに関する。 The present invention relates to omnidirectional camera, to an omnidirectional camera that particular imaging all directions by using a solid-state imaging device.

監視カメラやロボット用カメラはなるべく撮影範囲が広い方がよいが、従来のカメラは通常は画角が限られており、その結果、画角以上の範囲を監視するには複数のカメラを使用し、カメラを可動式にする必要があった。 Although camera surveillance cameras and robots is better as possible shooting range is wide, the conventional camera usually has a limited angle of view, as a result, to use multiple cameras to monitor the extent of more than angle , it is necessary to the camera movable. それに対して、1台で360度の全方位を撮影する全方位カメラがある。 In contrast, there is omnidirectional camera for capturing an omnidirectional 360 degrees one.

図5は従来の全方位カメラの一例の構成図を示す。 Figure 5 shows an example block diagram of a conventional omnidirectional camera. 同図に示すように、従来の全方位カメラ200は、周囲360度の様子を映し出すミラー201と、ミラー201で反射された被写体からの光を集光する集光用光学系202と、固体撮像素子203と、画像展開手段204とから大略構成されている。 As shown in the figure, the conventional omnidirectional camera 200, a mirror 201 that reflects the state of 360 degrees around, and the converging optical system 202 for condensing light from a subject that has been reflected by the mirror 201, the solid-state imaging and element 203 is largely constituted by the image expansion section 204.. ここで、ミラー201の形状としては、双曲面、円錐形、複数の曲線を組み合わせたものなど種々の方法が提案されている。 Here, the shape of the mirror 201, a hyperboloid, conical, various methods such as a combination of multiple curves have been proposed. 集光用光学系202は、固体撮像素子203の撮像領域の大きさに被写体光学像が縮小、結像するようにする。 Condensing optical system 202, the subject optical image to the size of the imaging area of ​​the solid-state imaging device 203 is reduced, so as to image.

固体撮像素子203としてはCCD(Charge Coupled Device:電荷結合素子)型撮像素子(以下、単にCCDという)やCMOS(Complementary Metal-Oxide Semiconductor)型撮像素子(以下、CMOSセンサという)が知られているが、CMOSセンサは、CCDに比べて低電圧駆動が可能であり、多画素化で高精細な映像が得られるので、CMOSセンサが用いられる。 The solid-state imaging device 203 as the CCD (Charge Coupled Device: charge-coupled device) type image sensor (hereinafter, simply referred to as CCD) or a CMOS (Complementary Metal-Oxide Semiconductor) type image pickup device (hereinafter, referred to as CMOS sensor) are the known but, CMOS sensor is capable of low voltage driving as compared to the CCD, the high definition image is obtained by the number of pixels, CMOS sensor is used.

このような構造の全方位カメラでは、例えば撮像対象からの光が光路205に示すように、まずミラー201にて反射して集光用光学系202に入射し、この集光用光学系202により固体撮像素子203の撮像領域の大きさに光学像を縮小して結像されて光電変換される。 The omnidirectional camera having such a structure, for example, as shown in the optical path 205 light from the imaging object, is reflected by the mirror 201 enters the optical system 202 for condensing First, this for the converging optical system 202 by reducing the optical image to the size of the imaging area of ​​the solid-state imaging device 203 are imaged is photoelectrically converted. 固体撮像素子203により光電変換されて得られた撮像信号は、画像展開手段204に供給される。 Imaging signal obtained by photoelectric conversion by the solid-state imaging device 203 is supplied to the image developing means 204. ここで、ミラー201に映った被写体画像はその曲面に従って歪んでいるが、画像展開手段204により、入力撮像信号に対して、ミラー201の曲面から導き出される展開式で展開する処理を行うことにより、歪みのないパノラマ映像の映像信号が得られる。 Here, the object image reflected in the mirror 201 is distorted in accordance with the curved surface, the image expansion unit 204, to the input image signal, by performing the process of developing deployment expression derived from the curved mirror 201, the video signal of undistorted panoramic image can be obtained.

固体撮像素子203はCMOSセンサであるが、これは従来から知られているローリングシャッタ型CMOSセンサである(例えば、特許文献1参照)。 Although the solid-state imaging device 203 is a CMOS sensor, which is a rolling shutter type CMOS sensor known from the prior art (e.g., see Patent Document 1). このローリングシャッタ型CMOSセンサについて説明する。 This rolling shutter type CMOS sensor will be described. 図6は上記の従来のCMOSセンサの一例の等価回路図を示す。 Figure 6 is an equivalent circuit diagram of an example of a conventional CMOS sensor described above. 同図に示すCMOSセンサは、簡単のため、単位画素1が横方向2画素、縦方向2画素の2×2画素の配置とされている。 CMOS sensor shown in the figure, for simplicity, are unit pixels 1 are lateral 2 pixels, and the arrangement of 2 × 2 pixels in the vertical direction by two pixels. 単位画素1は、被写体像を光電変換するフォトダイオード(PD)2と、信号電荷の増幅用MOS型電界効果トランジスタ(以下、MOSFET)3と、電荷転送用MOSFET4と、リセット用MOSFET5と、選択用MOSFET7とよりなり、電源ライン6がMOSFET3、5のドレインに接続され、増幅用MOSFET3のソースが選択用MOSFET7のドレインに接続されている。 The unit pixel 1 includes a photodiode (PD) 2 for photoelectrically converting an object image, the amplifying MOS field effect transistor of the signal charges (hereinafter, MOSFET) and 3, the charge transfer MOSFET 4, a reset MOSFET 5, for selection MOSFET 7 and becomes more, the power line 6 is connected to the drain of MOSFET3,5, the source of the amplifying MOSFET3 is connected to the drain of the selection MOSFET 7.

増幅用MOSFET3のゲート電極はフローティングディフュージョン(FD)になっており、フォトダイオード2の電荷が電荷転送用MOSFET4のドレイン−ソースを介して増幅用MOSFET3のゲート電極(FD)に転送される。 The gate electrode of the amplifying MOSFET 3 is turned to the floating diffusion (FD), the charge of the photodiode 2 is the drain of the charge transfer MOSFET 4 - is transferred to the gate electrode of the amplifying MOSFET 3 (FD) via the source. また、増幅用MOSFET3のゲート電極(FD)の電位は、リセット用MOSFET5によりリセットされる。 The potential of the gate electrode of the amplifying MOSFET 3 (FD) is reset by a reset MOSFET 5.

選択用MOSFET7がオン状態になると、増幅用MOSFET3のソースを選択用MOSFET7のドレイン・ソースを通して画素出力ライン8に導通させる。 When selecting MOSFET7 is turned on, thereby turning on the source of the amplification MOSFET3 through the drain-source of the selection MOSFET7 the pixel output line 8. 画素出力ライン8は定電流供給用MOSFET9のドレインに接続されている。 The pixel output line 8 is connected to the drain of the constant current supply MOSFET 9. 定電流供給用MOSFET9は、増幅用MOSFET3のソースフォロア回路の負荷として作用する。 Constant current supply MOSFET9 acts as a load of the source follower circuit of the amplifying MOSFET 3. 定電流供給用MOSFET9は、ゲート電位供給ライン13のゲート電位により制御される。 Constant current supply MOSFET9 is controlled by the gate potential of the gate potential supply line 13.

また、リセット用制御ライン10、電荷転送用制御ライン11、画素選択用制御ライン12は、それぞれリセット用MOSFET5、電荷転送用MOSFET4、選択用MOSFET7の各ゲート電極に接続されており、その電位はそれぞれパルス供給端子15、14、16から、MOSFET19、20、21のドレイン・ソースをそれぞれ通して供給される。 The reset control line 10, the charge transfer control line 11, pixel selection control line 12, a reset MOSFET5 respectively, charge transfer MOSFET 4, is connected to the gate electrode of the selection MOSFET 7, the potential of each the pulse supply terminal 15,14,16 are supplied through respective drain-source MOSFET19,20,21.

垂直シフトレジスタ17は、行順次走査のために2×2画素の行を選択する回路で、その垂直シフトレジスタ出力線18−1、18−2が、各行のMOSFET19、20、21のゲート電極に接続されており、パルス供給端子15、14、16の端子に供給されたパルスがどの行の画素を制御するかを決定する。 The vertical shift register 17 is a circuit for selecting the 2 × 2 rows of pixels for the line sequential scanning, the vertical shift register output lines 18-1 and 18-2, the gate electrode of each row of MOSFET19,20,21 are connected, it determines whether the supplied pulses to the terminals of the pulse supply terminals 15,14,16 controls pixels of any row.

また、読み出しブロック22は、リセット信号出力を保持する容量23、光信号出力を保持する容量24、どちらの容量に保持するかを選択するスイッチ用MOSFET25及び26、水平出力線27、28に接続されたスイッチ用MOSFET29、30からなる。 The read block 22, capacitor 23 for holding a reset signal output, capacitor 24, switch MOSFET25 and 26 selects whether to retain either the capacitor for holding an optical signal output, connected to a horizontal output line 27, 28 It was a switch for MOSFET29,30. スイッチ用MOSFET25、26は端子37、38からそのゲート電極に供給されるパルスによりスイッチング制御される。 Switch MOSFET25,26 is switching-controlled by pulses supplied from the terminal 37 and 38 to its gate electrode.

水平シフトレジスタ34は、2×2画素のうち、どの列の画素の保持信号を水平出力線27、28に出力するかをスイッチ用MOSFET29、30のゲートに接続された水平シフトレジスタ出力線35−1、35−2への出力電位で決定する。 Horizontal shift register 34, 2 × 2 of pixels, which column of pixels in the horizontal shift register output lines or output connected to the gate of the switching MOSFET29,30 a holding signal to the horizontal output line 27, 28 35- determined by the output potential of the 1,35-2. また、水平出力線27、28をリセットするための電位を端子33から供給し、リセットのタイミングは端子36から供給するパルスでスイッチ用MOSFET31、32をスイッチング制御して行う。 Further, by supplying the potential for resetting the horizontal output line 27, 28 from the terminal 33, the timing of the reset is performed by switching control of the switch MOSFET31,32 a pulse supplied from a terminal 36. 水平出力線27、28は差動アンプ39の入力端子に接続されている。 The horizontal output lines 27 and 28 are connected to the input terminal of the differential amplifier 39. 差動アンプ39はリセット信号出力と光信号出力の差をとり、その差信号をアンプ出力端子40からセンサ外に出力する。 The differential amplifier 39 takes the difference between the reset signal output and optical signal output and outputs the difference signal from the amplifier output terminal 40 to the outside of the sensor.

次に、図6に示す従来のCMOSセンサの動作について図7のタイミングチャートを併せ参照して説明する。 Next, it will now be described with reference to the timing chart of FIG. 7, the operation of the conventional CMOS sensor shown in FIG. なお、図6中のMOSFETはすべてN型とし、よって、MOSFETはそのゲート電位がハイレベル(High)でオン、ローレベル(Low)でオフとなる。 Incidentally, all MOSFET in FIG. 6 is a N-type, therefore, MOSFET is turned on its gate potential at a high level (High), it turned off at a low level (Low).

まず、垂直シフトレジスタ出力線18−1の電位が図7(D)に示すように時刻t1でHighとなり、これにより1行目の画素1が選択される。 First, the potential of the vertical shift register output line 18-1 High next at time t1 as shown in FIG. 7 (D), thereby the pixels 1 in the first row are selected. 続いて、パルス供給端子16の入力パルスが図7(C)に示すように時刻t2でHighになり、これにより1行目の画素1の選択用MOSFET7がオン状態になるため、1行目の画素1の増幅用MOSFET3のソースが選択用MOSFET7のドレイン・ソースと画素出力ライン8を通して定電流供給用MOSFET9につながり、ソースフォロア回路を形成する。 Then, the input pulse of the pulse supply terminal 16 goes High at time t2 as shown in FIG. 7 (C), thereby for selecting MOSFET7 the first row of pixels 1 is turned on, the first row of It leads to the constant current supply MOSFET9 source of the amplifying MOSFET3 of pixels 1 through the drain-source and the pixel output line 8 of the selecting MOSFET 7, to form a source follower circuit.

この状態で、最初にパルス供給端子15に図7(B)に示すように一定時間Highのパルスが供給され、1行目の画素1のリセット用MOSFET5のドレイン・ソースを通して増幅用MOSFET3のゲート電極(FD)がリセットされる。 In this state, the first pulse of a predetermined time High as shown in FIG. 7 (B) is supplied to the pulse supply terminal 15, the gate electrode of the amplifying MOSFET3 through the first line drain and source of the reset MOSFET5 of pixels 1 (FD) is reset. その後の時刻t3で、パルス供給端子37の入力パルスが図7(I)に示すようにHighになり、スイッチ用MOSFET25をオン状態とし、容量23に1行目の画素1のソースフォロワ回路から出力されたリセット信号出力が保持される。 In subsequent time t3, the input pulse of the pulse supply terminal 37 goes High, as shown in FIG. 7 (I), the switching MOSFET25 is turned on, the output from the source follower circuit of a pixel 1 of the first row to the capacitor 23 reset signal output which is is maintained.

次に、パルス供給端子14に時刻t4で図7(A)に示すようにHighパルスが印加されると、1行目の画素1内の電荷転送用MOSFET4がオンし、1行目の画素1内のフォトダイオード2に蓄積されている電荷が電荷転送用MOSFET4のドレイン・ソースを介して増幅用MOSFET3のゲート電極(FD)に転送される。 Then, when at time t4 the pulse supply terminal 14 is High pulse as shown in FIG. 7 (A) is applied to turn on the charge transfer MOSFET4 the first row of the pixel 1, the first row of pixels 1 charges accumulated in the photodiode 2 of the are transferred to the gate electrode of the amplifying MOSFET 3 (FD) via the drain-source of the charge transfer MOSFET 4. その後の時刻t5で、パルス供給端子38に図7(J)に示すようにHighパルスが印加されると、容量24に1行目の画素1のソースフォロワ回路から出力された光信号出力が保持される。 In subsequent time t5, when the High pulse is applied as shown in FIG. 7 (J) to the pulse supply terminal 38, an optical signal output which is output from the source follower circuit of the pixel 1 of the first row in the capacitor 24 is held It is. 続いて、パルス供給端子16の入力パルスが図7(C)に示すように、時刻t6でLowになるため、1行目の画素1内の選択用MOSFET7がオフになり、1行目の画素1からの出力はなくなる。 Then, as the input pulse of the pulse supply terminal 16 is shown in FIG. 7 (C), to become Low at time t6, selection MOSFET7 in the pixel 1 of the first row is turned off, the first row of pixels the output from the 1 will not.

端子36の入力信号はこの間図7(H)に示すようにHighであり、水平出力ライン27、28はリセット状態になっている。 Input signal at terminal 36 is High, as shown during which Figure 7 (H), the horizontal output line 27, 28 is in the reset state. しかし、上記の時刻t6で端子36の入力信号が図7(H)に示すようにLowになり、この状態で水平シフトレジスタ出力線35−1に図7(F)に示すHighパルスを印加すると、1列目のスイッチ用MOSFET29、30がそれぞれオンとされるため、1列目の容量23、24の各信号が1列目のスイッチ用MOSFET29、30を通して水平出力ライン27、28にそれぞれ出力されて差動アンプ39に供給される。 However, the input signal at terminal 36 at the time t6 mentioned above becomes Low, as shown in FIG. 7 (H), by applying a High pulse shown in FIG. 7 (F) in this state to a horizontal shift register output line 35-1 since the first column of the switch MOSFET29,30 is turned on, respectively, the signals of the first column of capacitors 23 and 24 are respectively output to the horizontal output line 27, 28 through MOSFET29,30 for the first column of the switch It is supplied to the differential amplifier 39 Te. 差動アンプ39は1列目の容量23、24の各信号、すなわち、リセット信号出力と光信号出力との差をとり、増幅用MOSFET3のしきい値ばらつきに起因したノイズを除去した光信号を出力端子40より出力する。 Each signal of the differential amplifier 39 is the first column of capacitors 23 and 24, i.e., taking the difference between the reset signal output and the optical signal output, an optical signal to remove due to noise in the threshold variation of the amplification MOSFET3 output from the output terminal 40.

次に、端子36に図7(H)に示す時刻t7でHighパルスを印加すると、水平出力ライン27、28が再びリセットされ、その後水平シフトレジスタ出力線35−2に、図7(G)に示すように時刻t8でHighパルスが印加され、2列目のスイッチ用MOSFET29、30がそれぞれオンとされるため、2列目の容量23、24の各信号が2列目のスイッチ用MOSFET29、30を通して水平出力ライン27、28にそれぞれ出力されて差動アンプ39に供給され、2列目の信号が1列目と同様に差動アンプ39から出力端子40に出力される。 Next, the application of a High pulse at time t7 that shown in Fig. 7 (H) to the terminal 36, is reset the horizontal output lines 27 and 28 again, thereafter the horizontal shift register output line 35-2, in FIG. 7 (G) High pulse is applied at time t8 as shown, since for the second column switch MOSFET29,30 is turned on, respectively, the second column for each signal in the second column switch capacitance 23, 24 MOSFET29,30 through are output to the horizontal output lines 27 and 28 are supplied to the differential amplifier 39, second column signal is output to the output terminal 40 from the differential amplifier 39 similarly to the first column.

その後、図7(D)に示す時刻t9で垂直シフトレジスタ出力線18−1の電位がLowとなり、1行目の処理が終わる。 Thereafter, the potential becomes Low in FIG. 7 at time t9 shown in (D) the vertical shift register output line 18-1, the first line of treatment is completed. 次に時刻t10で図7(E)に示すように、垂直シフトレジスタ出力線18−2の電位がHighになり、以下1行目と同様な処理が行われ、全画素の読み出しが終了する。 Next, as shown in FIG. 7 (E) at time t10, the potential of the vertical shift register output line 18-2 goes High, 1 row and similar processing is performed following the reading of all the pixels is completed.

従って、このCMOSセンサの場合、1行目と2行目のフォトダイオード2で光電変換しているタイミングが異なる。 Therefore, in the case of the CMOS sensor, the timing being photoelectrically converted by the first and second rows of the photodiode 2 are different. このような撮像方式をローリングシャッタ、あるいはフォーカルプレーンと呼ぶ。 Such imaging method called a rolling shutter or a focal plane.

特開2003−17677号公報 JP 2003-17677 JP

しかしながら、上記の従来の全方位カメラでは、固体撮像素子203としてローリングシャッタ型CMOSセンサを使っているが、ローリングシャッタ型CMOSセンサでは画素1行毎にフォトダイオード2に蓄積しているタイミングが異なるため、動いている被写体を撮像しようとすると、撮像した被写体画像が変形しまうという問題が生じる。 However, in the above conventional omnidirectional camera, while using a rolling shutter type CMOS sensor as the solid-state imaging device 203, a photodiode 2 timing is accumulated different for every row pixel by rolling shutter type CMOS sensor , an attempt to capture a moving subject, a problem that the subject image captured will deformation.

この様子を図8及び図9を使って説明する。 This state will be described with reference to FIGS. 図8は撮像の様子を示す模式図で、固体撮像素子(ローリングシャッタ型CMOSセンサ)203上に、ミラー201の映像が映っている様子を示している。 Figure 8 is a schematic diagram showing a state of image pickup, on the solid-state imaging device (rolling shutter type CMOS sensor) 203, which shows how the image of the mirror 201 is reflected. 固体撮像素子(ローリングシャッタ型CMOSセンサ)203の撮像範囲210に、ミラー201とミラー201に映っている映像が211で表現されている。 The imaging range 210 of the solid-state imaging device (rolling shutter type CMOS sensor) 203, video is reflected in the mirror 201 and the mirror 201 is represented by 211. この映像211を読み出すとき、直線のライン214毎に、矢印213で示すスキャン方向で順列的に読み出す。 When reading the video 211, for each straight line 214, permutational read out in the scanning direction indicated by the arrow 213.

さて、このようにして読み出された映像信号を図5の画像展開手段204で展開するときに、例えば左右端にあたる部分を、図8の切断面212に設定して、ミラー201に映った映像211をパノラマ展開すると、図9のようになる。 Now, when deploying the video signal thus read by the image expansion section 204 in FIG. 5, a portion for example corresponding to the left and right ends, and set the cut surface 212 in FIG. 8, reflected in the mirror 201 video If 211 the panoramic, it becomes as shown in FIG. 9. 図9に示すように、切断面212はパノラマ映像の左右端になる。 As shown in FIG. 9, the cut surface 212 is on the left and right ends of the panoramic image. 固体撮像素子(ローリングシャッタ型CMOSセンサ)203上では直線だったライン214は、図9に示すように、パノラマ展開後では複雑な曲線になる。 Solid-state image pickup element lines 214 were straight on (rolling shutter type CMOS sensor) 203, as shown in FIG. 9, the complex curve after panoramic.

固体撮像素子(ローリングシャッタ型CMOSセンサ)203では、ライン214毎にフォトダイオード2に蓄積されるタイミングが異なるため、動いている被写体画像が変形するが、その被写体画像の変形の様子は、場所により複雑になり、図5の画像展開手段204では容易に修正処理ができないという問題がある。 In the solid-state imaging device (rolling shutter type CMOS sensor) 203, since the timing is accumulated in the photodiode 2 for each line 214 are different, but a moving subject image is deformed, deformed state of the subject image, the location complicated, there is a problem that can not image expansion unit 204 in easily modified process in FIG.

これを解決するためには、固体撮像素子(ローリングシャッタ型CMOSセンサ)203の撮像領域の前方にメカニカルシャッタを設けて、そのオープン期間に対応して全ラインの1フレーム期間の露光を行い、そのクローズ期間で各1ラインずつ順次に読み出しを行うことで、露光プロセスと信号読出しプロセスを分離する方法などが有効であるが、機構が複雑になるという問題がある。 To solve this, in front of the imaging area of ​​the solid-state imaging device (rolling shutter type CMOS sensor) 203 is provided with a mechanical shutter, exposure of one frame duration for all the lines in response to the open period, the in close period by performing sequentially read one by one each line, but a method of separating an exposure process and the signal read-out process is effective, there is a problem that mechanism becomes complicated.

本発明は以上の点に鑑みなされたもので、固体撮像素子としてグローバルシャッタ型CMOSセンサを用いることにより、動きのある被写体に対しても歪みの無い鮮明な全方位のパノラマ画像を得ることが可能な全方位カメラを提供することを目的とする。 The present invention has been made in view of the above, by using a global shutter type CMOS sensor as the solid-state imaging device, it is possible to obtain a clear omnidirectional panoramic image without distortion even for a moving subject and to provide such an omnidirectional camera.

本発明は上記の目的を達成するため、固体撮像素子を用いて全方位の撮像を行う全方位カメラにおいて、全方位の被写体からの光を反射する反射手段と、被写体の光学像を複数の全画素のフォトダイオードに露光の開始と終了のタイミングが全画素同時となるように露光して光電変換して得た電荷を全画素に蓄積した後、露光期間に蓄積した電荷を各画素から撮像信号として順次出力する、固体撮像素子としてのグローバルシャッタ型CMOSセンサと、反射手段により反射された被写体からの光を集光して、グローバルシャッタ型CMOSセンサに被写体の光学像を結像する集光用光学系と、グローバルシャッタ型CMOSセンサから出力された撮像信号をパノラマ映像に展開する画像展開手段と、を備え、上記グローバルシャッタ型C Since the present invention is to achieve the above object, the omnidirectional camera for taking an omnidirectional by using a solid-state imaging device, a reflecting means for reflecting the light from all directions of the object, the optical image of an object a plurality of total after storing pixel charges in the photodiode start the timing of termination of exposure is obtained by exposure to photoelectric conversion so that all the pixels simultaneously in all the pixels, the image pickup charges accumulated during the period of exposure from each pixel sequentially outputs a signal, and the global shutter type CMOS sensor as a solid-state imaging device, by condensing light from the reflected object by reflection means, condensing to form an optical image of an object on a global shutter type CMOS sensor comprising an optical system use, and an image expansion means for expanding the image pickup signal outputted from the global shutter type CMOS sensor in the panoramic image, and the global shutter type C OSセンサは、 OS sensor,
半導体基板上に形成された第1導電型のウェル、及びウェルにおける所定の第1の領域とは異なる第2の領域に形成されてウェルに接続する第2導電型の埋め込み部を有し、光学像を光電変換して電荷を蓄積するフォトダイオードと、第1の領域上にゲート酸化膜を介して形成されたリング状ゲート電極と、リング状ゲート電極の中央開口部に対応するウェル内の領域に形成された第1導電型の第1ソース部と、第1ソース部の周囲にリング状ゲート電極の外周に達しないように、かつ、ゲート酸化膜に接しないようにウェル内に埋め込まれて形成されて第1ソース部に接続しフォトダイオードから転送された電荷を蓄積する第2導電型のソース近傍領域部と、ウェルにおける第1の領域とは異なる第3の領域に第1ソース部及びソース近傍 First conductivity type well formed in the semiconductor substrate, and has an embedded portion of the second conductivity type connected to be in wells formed in the second region different from the predetermined first region in the well, the optical a photodiode for accumulating electric charges through photoelectric conversion of the image, and the ring-shaped gate electrode formed via a gate oxide film on the first region, the region in the well corresponding to the central opening of the ring-shaped gate electrode a first source of the first conductivity type formed in, so as not to reach the outer periphery of the ring-shaped gate electrode around the first source region, and is embedded in the well so as not to contact with the gate oxide film a second conductivity type source region near portion for accumulating formed by charge transferred from the first connected to the source unit photodiode, the first source region and a different third region and the first region in the well the vicinity of the source 域部に離間して形成された第1導電型の第1ドレイン部とを有し、ソース近傍領域部に蓄積された電荷を撮像信号として出力するリング状ゲートトランジスタと、第1の領域上に、リング状ゲート電極の一部を覆うように形成された転送ゲート電極を有し、埋め込み部を第2ソース部とし、ソース近傍領域部を第2ドレイン部とし、フォトダイオードに蓄積された電荷をリング状ゲートトランジスタへ全画素一斉に転送する転送ゲートトランジスタと、を画素毎に備え And a first conductivity type first drain portion formed by spaced frequency band, and the ring-shaped gate transistor for outputting charge accumulated in the vicinity of the source region portion as an imaging signal, to the first region It has formed a transfer gate electrode so as to cover a part of the ring-shaped gate electrode, the buried portion and the second source section, the vicinity of the source region portion and the second drain portion, the charge stored in the photodiode includes a transfer gate transistor for transferring all at once all the pixels to the ring-shaped gate transistor, to each pixel,
転送ゲート電極からリング状ゲート電極までのゲート酸化膜の直下にはウェルが連続して存在しており、転送ゲート電極及びリング状ゲート電極の各電位に応じて転送ゲート電極とリング状ゲート電極との間のウェルの表層部に電荷転送のバリアが発生又は消失し、グローバルシャッタ型CMOSセンサは、フォトダイオードにおける電荷の蓄積を、次の電荷転送が開始されるまで撮像信号の出力期間中も継続して行い、撮像信号をフレーム毎に連続して出力することを特徴とする Just below the gate oxide film from the transfer gate electrode to the ring-shaped gate electrode is present well in succession, the transfer gate electrode and the ring-shaped gate electrode according to the potential of the transfer gate electrode and the ring-shaped gate electrode continue surface barrier of the charge transfer is generated or lost unit, global shutter type CMOS sensor wells during the accumulation of charge in the photodiode, also during the output period of the image signal until the next charge transfer is started to perform, and outputs successively an image signal for each frame.

また、上記の目的を達成するため、本発明は、 リング状ゲート電極の電位を制御するリング状ゲート電位制御回路部と、転送ゲート電極の電位を制御する転送ゲート電位制御回路部と、を更に備えていることを特徴とする。 To achieve the above object, the present invention further a ring-shaped gate potential control circuit for controlling the potential of the ring-shaped gate electrode, and the transfer gate potential control circuit for controlling the potential of the transfer gate electrodes, the characterized in that it comprises.

本発明によれば、グローバルシャッタ型CMOSエリアセンサを用いたことにより、撮像画像は被写体の画像と異なる画像歪みは発生しないため、画像展開手段により撮像信号をパノラマ展開したときに、被写体画像が動いていても、そのパノラマ展開後の画像が場所により複雑に変形するということがなくなり、その結果、従来に比べて歪みが十分に補正された鮮明な全方位のパノラマ画像を得ることができる。 According to the present invention, by using a global shutter type CMOS area sensor, the captured image because the image distortion different from the image of the object does not occur, when the panoramic image signals by an image developing means, moving object image even if, it prevents that the image after the panoramic is complicatedly deformed by the location, as a result, can be distorted as compared with the conventional obtain a sufficiently corrected sharp omnidirectional panoramic image of the. また、メカニカルシャッタが不要であるので、構成が複雑となることはない。 Moreover, since the mechanical shutter is not necessary, not that the configuration becomes complicated.

次に、本発明の一実施の形態について図面と共に説明する。 It will be described with reference to the accompanying drawings an embodiment of the present invention. 図1は本発明になる全方位カメラの一実施の形態の構成図を示す。 Figure 1 shows a block diagram of an embodiment of an omnidirectional camera according to the present invention. 同図において、全方位カメラ100は、周囲360度の様子を映し出すミラー101と、光路105を経てミラー101に入射してミラー101で反射された被写体からの光を集光する集光用光学系102と、固体撮像素子としてのグローバルシャッタ型CMOSセンサ103と、画像展開手段104とから大略構成されている。 In the figure, the omnidirectional camera 100, a mirror 101 that reflects the state of 360 degrees around, the optical system for condensing light condensing light from a subject that has been reflected by the mirror 101 to the mirror 101 through the optical path 105 and 102, a global shutter type CMOS sensor 103 as a solid-state imaging device, and is largely constituted by the image expansion section 104.. 本実施の形態の全方位カメラ100は、従来の全方位カメラ200と比較すると、固体撮像素子としてグローバルシャッタ型CMOSセンサ103を用いた点に特徴がある。 Omnidirectional camera 100 of this embodiment is different from the conventional omnidirectional camera 200, is characterized in that using a global shutter type CMOS sensor 103 as a solid-state imaging device.

グローバルシャッタ型CMOSセンサ103以外の、ミラー101、集光用光学系102は従来のミラー201、集光用光学系202と同一であり、ミラー101の形状としては、双曲面、円錐形、複数の曲線を組み合わせたものなど種々のものがあり、また、集光用光学系102は、グローバルシャッタ型CMOSセンサ103の撮像領域の大きさに被写体光学像が縮小、結像するようにする。 Non-global shutter type CMOS sensor 103, the mirror 101, optical condensing system 102 is a conventional mirror 201 is identical to the optical system 202 for condensing light, the shape of the mirror 101, a hyperboloid, conical, multiple There are various such a combination of curves, also condensing optical system 102, the subject optical image reduction, so as to form an image to the size of the imaging region of the global shutter type CMOS sensor 103. また、画像展開手段104も従来の画像展開手段204と同様の構成とされており、グローバルシャッタ型CMOSセンサ103からの撮像信号に対して、ミラー101の曲面から導き出される展開式で展開処理を行い、ミラー101の曲面に従って歪んでいる映像から歪みの無いパノラマ映像を得る。 The image development unit 104 are also the same configuration as that of the conventional image expansion unit 204, the imaging signals from the global shutter type CMOS sensor 103, performs processing using the foldout derived from the curved mirror 101 to give the free panoramic image distortion from the image is distorted in accordance with the curved surface of the mirror 101.

次に、グローバルシャッタ型CMOSセンサ103について詳しく説明する。 It will now be described in detail global shutter type CMOS sensor 103. 図2はグローバルシャッタ型CMOSセンサの一実施の形態の構成図を示し、同図(A)は平面図、同図(B)は同図(A)のX−X'線に沿う縦断面図を示す。 Figure 2 shows a block diagram of an embodiment of a global shutter type CMOS sensor, FIG. (A) is a plan view, FIG. (B) is a longitudinal sectional view taken along the line X-X 'in FIG. (A) It is shown. 図2(A)、(B)に示すように、本実施の形態の固体撮像素子111であるグローバルシャッタ型CMOSセンサは、p 型基板41上にp 型エピタキシャル層42を成長し、このエピタキシャル層42の表面にnウェル43がある。 As shown in FIG. 2 (A), (B) , a global shutter type CMOS sensor is a solid-state imaging device 111 of this embodiment, p on the p + -type substrate 41 - grown -type epitaxial layer 42, the there are n-well 43 to the surface of the epitaxial layer 42. nウェル43上にはゲート酸化膜44を挟んで第1のゲート電極である平面形状がリング状のゲート電極45が形成されている。 On the n-well 43 is a plan shape which is the first gate electrode through the gate oxide film 44 is formed a ring-shaped gate electrode 45.

リング状ゲート電極45の中心部に対応したnウェル43の表面にはn 型のソース領域46が形成されており、そのソース領域46に隣接してソース近傍p型領域47が形成され、更にソース領域46とソース近傍p型領域47の外側の離間した位置にはn 型のドレイン領域48が形成されている。 On the surface of the n-well 43 corresponding to the center of the ring-shaped gate electrode 45 is n + -type source region 46 is formed, near the source p-type region 47 adjacent to the source region 46 is formed, further on the outside of the spaced locations of the source regions 46 and the source near the p-type region 47 is n + -type drain region 48 are formed. 更に、ドレイン領域48の下のnウェル43中には埋め込みのp 型領域49がある。 Further, in the n-well 43 under the drain region 48 buried in the p - it is type region 49. この埋め込みのp 型領域49とnウェル43は、図2(A)に示す埋め込みフォトダイオード50を構成している。 The embedding of the p - type region 49 and n-well 43 constitute a photodiode 50 buried shown in FIG. 2 (A).

埋め込みフォトダイオード50とリング状ゲート電極45との間には、第2のゲート電極である転送ゲート電極51がある。 Between the photodiode 50 and the ring-shaped gate electrode 45 buried, there is a transfer gate electrode 51 is a second gate electrode. ドレイン領域48、リング状ゲート電極45、ソース領域46、転送ゲート電極51には、それぞれメタル配線であるドレイン電極配線52、リング状ゲート電極配線53、ソース電極配線(出力線)54、転送ゲート電極配線55が接続されている。 Drain region 48, the ring-shaped gate electrode 45, source region 46, the transfer gate electrode 51, the drain electrode wiring 52 is a metal wire, respectively, the ring-shaped gate electrode wiring 53, a source electrode wiring (output line) 54, transfer gate electrodes line 55 is connected. また、上記の各構成の上方には、図2(B)に示すように遮光膜56が形成されており、その遮光膜56の埋め込みフォトダイオード50に対応した位置には開口部57が穿設されている。 Above each configuration described above, FIG shielding film 56 as shown in (B) are formed, the openings 57 at positions corresponding to the embedded photodiode 50 of the light shielding film 56 is bored It is. この遮光膜56は金属、あるいは有機膜等で形成される。 The light shielding film 56 is formed of metal, or an organic film. 光は、開口部57を通して埋め込みフォトダイオード50に達して光電変換される。 The light is photoelectrically converted reaches the photodiode 50 embedding through the opening 57.

次に、CMOSセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図3と共に説明する。 Next, the pixel structure and the imaging device overall structure of a CMOS sensor will be described in conjunction with FIG. 3 which represents an electric circuit. 同図において、まず、画素はm行n列に画素敷き詰め領域61に配置されている。 In the figure, first, the pixels are arranged in regions 61 laid pixel m rows and n columns. 図3ではこれらm行n列の画素のうち、s行t列の一画素62を代表として等価回路で表現している。 In Figure 3 among the pixels of m rows and n columns, one pixel 62 of the s row t column is expressed by an equivalent circuit as a representative. この画素62は、リング状ゲートMOSFET63と、フォトダイオード64と、転送ゲートMOSFET65とからなり、リング状ゲートMOSFET63のドレインがフォトダイオード64のn側端子とドレイン電極配線66(図2の52に相当)に接続され、転送ゲートMOSFET65のソースがフォトダイオード64のp側端子に接続され、ドレインがリング状ゲートMOSFET63のバックゲートに接続されている。 The pixel 62 includes a ring-shaped gate MOSFET 63, a photodiode 64, made from the transfer gate MOSFET65 Prefecture, n-side terminal and the drain electrode wiring 66 of the drain photodiode 64 of the ring-shaped gate MOSFET 63 (corresponding to 52 of FIG. 2) is connected to the source of the transfer gate MOSFET65 are connected to the p-side terminal of the photodiode 64, the drain is connected to a back gate of the ring-shaped gate MOSFET 63.

なお、上記のリング状ゲートMOSFET63は、図2(B)ではリング状ゲート電極45直下のソース近傍p型領域47をゲート領域とし、n 型のソース領域46及びn 型のドレイン領域48を有するnチャネルMOSFETである。 The above ring-shaped gate MOSFET63 is 2 in (B) a source neighboring p-type region 47 just below the ring-shaped gate electrode 45 and gate region, n + -type source region 46 and n + -type drain region 48 an n-channel MOSFET having. また、上記の転送ゲートMOSFET65は、図2(B)では転送ゲート電極51直下のnウェル43をゲート領域、フォトダイオード50の埋め込みのp 型領域49をソース領域、ソース近傍p型領域47をドレインとするpチャネルMOSFETである。 Also, the transfer gate MOSFET65 are, and FIG. 2 (B) a gate region an n-well 43 directly below the transfer gate electrode 51 in, embedding p photodiode 50 - -type region 49 and the source region, the source neighboring p-type region 47 it is a p-channel MOSFET to the drain.

図3において、m行n列の各画素から1フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路67がある。 In Figure 3, in order to read the signals for one frame from each of the pixels of m rows and n columns, there is a circuit 67 for generating a frame start signal is first cueing to begin reading. このフレームスタート信号は撮像素子の外から与えられてもよい。 The frame start signal may be given from outside of the imaging device. このフレームスタート信号は垂直シフトレジスタ68に供給される。 The frame start signal is supplied to the vertical shift register 68. 垂直シフトレジスタ68は、m行n列の各画素のうちの何行目の画素を読み出すかの信号を出力する。 The vertical shift register 68 outputs one of the signals read out line number of pixels among the pixels of m rows and n columns.

各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ68の出力信号が供給される。 Each row of pixels is ring-shaped gate electrode, the transfer gate electrodes are connected to a control circuit for controlling the potential of the drain electrode, these control circuits the output signal of the vertical register 68 is supplied. 例えば、s行目の各画素のリング状ゲート電極は、リング状ゲート電極配線69(図2の53に相当)を介してリング状ゲート電位制御回路70に接続され、各画素の転送ゲート電極は、転送ゲート電極配線71(図2の55に相当)を介して転送ゲート電位制御回路72に接続され、各画素のドレイン電極は、ドレイン電極配線66(図2の52に相当)を介してドレイン電位制御回路73に接続されている。 For example, the ring-shaped gate electrode of each pixel of the s-th row, via the ring-shaped gate electrode line 69 (corresponding to 53 of FIG. 2) is connected to the ring-shaped gate potential control circuit 70, transfer gate electrodes of each pixel , through the transfer gate electrode wiring 71 (corresponds to 55 in FIG. 2) is connected to the transfer gate potential control circuit 72, the drain electrode of each pixel via the drain electrode wiring 66 (corresponds to 52 in FIG. 2) drain It is connected to the potential control circuit 73. 上記の各制御回路70、72、73には垂直シフトレジスタ68の出力信号が供給される。 The above each of the control circuits 70,72,73 output signal of the vertical shift register 68 is supplied.

なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。 Incidentally, the ring-shaped gate electrode, although the wiring in the lateral direction and controls for each row, since the transfer gate electrode is controlled in unison in all the pixels, the wiring direction regardless may be a vertical direction. ここでは横方向に配線するものとして表現する。 Here, it is represented as being wired in the transverse direction. ドレイン電位制御回路73は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ68の両方と接続して表現している。 Drain potential control circuit 73 is controlled simultaneously all the pixels, since there is a possibility to control each row is expressed by connecting the both frame start signal and a vertical register 68.

画素62のリング状ゲートMOSFET63のソース電極は、ソース電極配線74(図2の54に相当)を介して2分岐され、一方はスイッチSW1を介してソース電極電位を制御するソース電位制御回路75に接続され、他方はスイッチSW2を介して信号読み出し回路76に接続されている。 The source electrodes of the ring-shaped gate MOSFET63 pixel 62, are bifurcated through the source electrode wiring 74 (corresponds to 54 in FIG. 2), one to a source potential control circuit 75 for controlling the source electrode potential through the switch SW1 is connected, the other is connected to a signal read-out circuit 76 via the switch SW2. 信号を読み出すときにはスイッチSW1をオフ、スイッチSW2をオンにし、ソース電位を制御する時にはスイッチSW1をオン、スイッチSW2をオフにする。 Turning off the switch SW1 when reading the signal, it turns on the switch SW2, turns on the switch SW1 when controlling the source potential, which turns off the switch SW2. 信号は縦方向に出すので、ソース電極の配線方向は縦にする。 Since the signal is put out in the vertical direction, the wiring direction of the source electrode is vertically.

信号読み出し回路76は次のように構成されている。 Signal reading circuit 76 is constructed as follows. 画素62の出力はリング状ゲートMOSFET63のソースから行われ、出力線74には負荷、例えば電流源77が繋がっている。 The output of the pixel 62 is carried out from the source of the ring-shaped gate MOSFET 63, the load, for example, a current source 77 is connected to the output line 74. 従って、ソースフォロア回路となっている。 Therefore, it has become a source follower circuit. 電流源77にはキャパシタC1とキャパシタC2の各一端がスイッチsc1とスイッチsc2を介して繋がっている。 Each end of the capacitor C1 and the capacitor C2 are connected via a switch sc1 and switch sc2 to the current source 77. 他端が接地されているキャパシタC1、C2の各一端は、また差動アンプ78の反転入力端子と非反転入力端子に繋がっており、両キャパシタC1及びC2の電位差を差動アンプ78から出力するようになっている。 One end of each of the capacitors C1, C2 to which the other end is grounded, also are connected to the inverting input terminal and the non-inverting input terminal of the differential amplifier 78, and outputs a potential difference of the capacitors C1 and C2 from the differential amplifier 78 It has become way.

このような信号読み出し回路76はCDS回路(相関二重サンプリング回路)と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。 Such signal readout circuit 76 is called a CDS circuit (correlated double sampling circuit), it has been proposed various circuits other than the depicted scheme here, not limited to this circuit. 信号読み出し回路76から出力された信号は、出力スイッチswtを介して出力される。 The signal output from the signal readout circuit 76 is output via the output switch swt. 同じ列にある出力スイッチswtは、水平シフトレジスタ79から出力される信号によりスイッチング制御される。 Output switch swt in the same column are switching-controlled by a signal output from the horizontal shift register 79.

次に、図3に示すCMOSセンサの駆動方法について、図4のタイミングチャートと共に説明する。 Next, the driving method of the CMOS sensor shown in FIG. 3 will be described with the timing chart of FIG. まず、図4(1)に示す期間では、埋め込みのフォトダイオード(図2(A)の50、図3の64等)に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みp 型領域49にホールが蓄積される。 First, in the period shown in FIG. 4 (1), (50 in FIG. 2 (A), 64 etc. in FIG. 3) embedded photodiode light is incident on the electron-hole pairs are generated by photoelectric conversion effect, photo holes are accumulated in the type region 49 - buried p diode. このとき転送ゲート電極51の電位はドレイン電位Vddと同じになっており、転送ゲートMOSFET65はオフ状態である。 Potential of the transfer gate electrode 51 at this time is the same as the drain potential Vdd, the transfer gate MOSFET65 are off. これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。 These storage are performed simultaneously when the read operation of the previous frame is performed.

続く図4(2)に示す期間では、前フレームの読み出しが終了すると、同図(A)に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。 In the subsequent period shown in FIG. 4 (2), before the frame of the read is completed, a new frame start signal as shown in (A) is transmitted, it begins reading the next frame. 最初に行うのは全画素一斉にフォトダイオード(図2(A)の50、図3の64等)からリング状ゲート電極(図2の45)のソース近傍p型領域(図2の47)にホールを転送することである。 First do the (50 of FIG. 2 (A), 64 etc. in FIG. 3) photodiode simultaneously all pixels in the source near the p-type region of the ring-shaped gate electrode from (45 in FIG. 2) (47 of FIG. 2) it is to transfer the hole. そのため、図4(B)に示すように転送ゲート電位制御回路72から出力される転送ゲート制御信号がVddからLow2に下がり、転送ゲート電極(図2の41)の電位がLow2となり、転送ゲートMOSFET65がオン状態になる。 Therefore, downward in FIG. 4 low2 transfer gate control signal output from the transfer gate potential control circuit 72 as shown in (B) is from Vdd, potential next low2 transfer gate electrodes (41 in FIG. 2), the transfer gate MOSFET65 There turned on.

このとき、リング状ゲート電位制御回路70により制御されるリング状ゲート電極配線69の電位は、図4(C)に示すように、LowからLow1になるが、Low2の方がLow1よりも大きい。 At this time, the potential of the ring-shaped gate electrode line 69 which is controlled by the ring-shaped gate potential control circuit 70, as shown in FIG. 4 (C), becomes from Low to Low1, towards Low2 is greater than Low1. Low1はLowと同じでもよい。 Low1 may be the same as Low. 最も簡便にはLow1=Low=0(V)に設定する。 Most conveniently it is set to Low1 = Low = 0 (V).

一方、ソース電位制御回路75からスイッチSW1を介してソース電極配線74からリング状ゲートMOSFET63のソースに供給されるソース電位をはじめとする、全画素のソース電位は図4(D)に示すように電位S1に設定される。 On the other hand, including the source potential supplied from the source electrode wiring 74 to the source of the ring-shaped gate MOSFET63 through the switch SW1 from the source potential control circuit 75, the source potential of all the pixels as shown in FIG. 4 (D) It is set to a potential S1. S1>Low1であり、これにより、リング状ゲートMOSFET63がオフのままであり、電流が流れないようにする。 S1> is Low1, thereby, the ring-shaped gate MOSFET63 is kept off, so that no current flows. この結果、全画素のフォトダイオードに蓄積された電荷(ホール)が、対応する画素のリング状ゲート電極の下に一斉に転送される。 As a result, charges accumulated in the photodiodes of all pixels (holes) is simultaneously transferred beneath the corresponding ring-shaped gate electrode of the pixel.

図2(B)に示すリング状ゲート電極45の下の領域で、ソース近傍p型領域47が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍p型領域47に達し、そこに蓄積される。 In the area below the ring-shaped gate electrode 45 shown in FIG. 2 (B), since the vicinity of the source p-type region 47 is the most potential is low, holes accumulated in the photodiode reaches the vicinity of the source p-type region 47, which It is stored in. ホールが蓄積される結果、ソース近傍p型領域47の電位が上昇する。 Results holes are accumulated, the potential near the source p-type region 47 is increased.

続いて、図4(3)に示す期間では、同図(B)に示すように転送ゲート電極が再びVddになり、転送ゲートMOSFET65がオフになる。 Subsequently, in the period shown in FIG. 4 (3), the transfer gate electrodes as shown in (B) again becomes Vdd, the transfer gate MOSFET65 is turned off. これにより、フォトダイオード(図2(A)の50、図3の64等)では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みp 型領域49にホールが蓄積され始める。 Thus, a photodiode (50 in FIG. 2 (A), 64 etc. in FIG. 3) electron-hole pairs are generated by the re-photoelectric conversion effect, buried p photodiode - hole begins to be accumulated in the type region 49. この蓄積動作は次の電荷転送時まで続けられる。 This storage operation is continued until the next charge transfer.

一方、読み出し操作は行単位で順番に行われるので、1行目〜(s−1)行目を読み出す期間(3)では、リング状ゲート電極の電位は図4(C)に示すようにLowの状態で、ソース近傍p型領域47にホールを蓄積したまま待機状態となる。 On the other hand, since carried out sequentially in the read operation row units, the first row ~ (s-1) in the period (3) for reading the row, the potential of the ring-shaped gate electrode as shown in FIG. 4 (C) Low in the state, a standby state while accumulating holes in the vicinity of the source p-type region 47. ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。 Source potential while being carried out signals read from other rows, the value of the signal from the pixel, may vary. また、リング状ゲート電極電位は行毎に様々な値をとり得るが、s行目ではLowに設定され、リング状ゲートMOSFET63がオフ状態である。 Although the ring-shaped gate electrode potential may take various values ​​for each row, in the s-th row is set to Low, the ring-shaped gate MOSFET63 are OFF.

続く図4(4)〜(6)に示す期間では、画素の信号読み出しが行われる。 In the period shown in the following figures 4 (4) to (6), the signal readout of pixel. s行目t列目の画素62について代表してこの信号読み出し動作について説明するに、まず、ソース近傍p型領域47にホールを蓄積した状態で、図4(E)に示す垂直シフトレジスタ68の出力信号が、同図(H)に示すようにローレベルである期間(4)において、リング状ゲート電位制御回路70からリング状ゲート電極配線69に出力される制御信号により、リング状ゲート電極45の電位を図4(K)に示すように、LowからVg1に上げる。 On behalf for s-th row t-th column of pixels 62 to be described the signal readout operation, first, in a state where the accumulated holes in the vicinity of the source p-type region 47, the vertical shift register 68 shown in FIG. 4 (E) output signal, in the period (4) is at a low level as shown in FIG. (H), the control signal outputted from the ring-shaped gate potential control circuit 70 in the ring-shaped gate electrode wiring 69, the ring-shaped gate electrode 45 the potential, as shown in FIG. 4 (K), raised from Low to Vg1.

ここで、上記の電位Vg1は、前述した各電位Low、Low1、Vddとの間に Here, the potential Vg1 is between each potential Low, Low1, Vdd described above
Low≦Low1≦Vg1≦Vdd (ただし、Low<Vdd) Low ≦ Low1 ≦ Vg1 ≦ Vdd (However, Low <Vdd)
なる不等式が成立する電位である。 Which is the potential to be inequality is established. また、上記の期間(4)ではスイッチSW1が図4(I)に示すようにオフ、スイッチSW2が同図(J)に示すようにオン、スイッチsc1が同図(M)に示すようにオン、スイッチsc2が同図(N)に示すようにオフとされる。 The on as above period (4), the switch SW1 is shown in turned on and the switch sc1 is drawing (M) as shown in OFF, the switch SW2 is drawing (J) as shown in FIG. 4 (I) , switch sc2 is turned off as shown in FIG. (N).

この結果、リング状ゲートMOSFET63のソースに接続されたソースフォロア回路が働き、リング状ゲートMOSFET63のソース電位は、図4(L)に示すように期間(4)ではS2(=Vg1−Vth1)となる。 As a result, acts a source connected sources follower circuit of the ring-shaped gate MOSFET 63, the source potential of the ring-shaped gate MOSFET 63 includes a period (4) in S2 (= Vg1-Vth1) as shown in FIG. 4 (L) Become. ここで、Vth1とはバックゲート(ソース近傍p型領域47)にホールがある状態での、リング状ゲートMOSFET63のしきい値電圧である。 Here, in the state where there is a hole in the back gate (near the source p-type region 47) and Vth1, the threshold voltage of the ring-shaped gate MOSFET 63. このソース電位S2がオンとされているスイッチsc1を通してキャパシタC1に記憶される。 The source potential S2 is stored through the switch sc1 which is turned on capacitor C1.

続く図4(5)に示す期間では、リング状ゲート電位制御回路70からリング状ゲート電極配線69に出力される制御信号により、リング状ゲート電極45の電位を図4(K)に示すようにHigh1に上げると同時に、同図(I)、(J)に示すようにスイッチSW1をオン、スイッチSW2をオフとすると共に、ソース電位制御回路75から出力されるソース電位を同図(L)に示すようにHighsに上げる。 In the period shown in the following figures 4 (5), the control signal outputted from the ring-shaped gate potential control circuit 70 in the ring-shaped gate electrode wiring 69, the potential of the ring-shaped gate electrode 45 as shown in FIG. 4 (K) at the same time raising the High1, FIG (I), the switch SW1 as shown in (J) on the switch SW2 as well as off, the source potential output from the source potential control circuit 75 in FIG. (L) It raised to Highs as shown. ここで、High1、Highs>Low1である。 Here is a High1, Highs> Low1.

上記の電位High1及びHighsの値は同じであっても異なっていてもよいが、設計の簡単のためにはHigh1、Highs≦Vddが望ましい。 The value of the potential High1 and Highs may be different even in the same, but for simplicity of design High1, Highs ≦ Vdd is desirable. 簡便な設定では、High1=Highs=Vddとする。 In a simple configuration, and High1 = Highs = Vdd. また、リング状ゲートMOSFET63がオンして電流が流れないような電位設定にすることが望ましい。 Further, it is desirable to potential setting such that no current flows to turn on the ring-shaped gate MOSFET 63. この結果、ソース近傍p型領域47のポテンシャルが上昇し、nウェル43のバリアを越えてホールがエピタキシャル層42に排出される(リセット)。 As a result, increases the potential near the source p-type region 47, holes across the barrier of the n-well 43 is discharged into the epitaxial layer 42 (reset).

続く図4(6)に示す期間では、再び前記期間(4)と同じ信号読み出し状態にする。 In the subsequent period shown in FIG. 4 (6), the same signal read state again the period (4). ただし、期間(4)とは異なり、図4(M)、(N)に示すように、スイッチsc1はオフ、スイッチsc2はオンとする。 However, unlike the period (4), as shown in FIG. 4 (M), (N), switch sc1 off, switch sc2 is turned on. リング状ゲート電極は図4(K)に示すように期間(4)と同じVg1とする。 Ring-shaped gate electrode is the same Vg1 in the period (4) As shown in FIG. 4 (K). しかし、この期間(6)では直前の期間(5)でホールが基板に排出されていて、ソース近傍p型領域47にはホールが存在しないので、リング状ゲートMOSFET63のソース電位は、図4(L)に示すように期間(6)ではS0(=Vg1−Vth0)となる。 However, holes have been discharged to the substrate for a period immediately preceding During the period (6) (5), since the vicinity of the source p-type region 47 does not exist holes, the source potential of the ring-shaped gate MOSFET 63, FIG. 4 ( in the period (6), as shown in L) the S0 (= Vg1-Vth0). ここでVth0は、バックゲート(ソース近傍p型領域47)にホールがない状態でのリング状ゲートMOSFET63のしきい値電圧である。 Here Vth0 is the threshold voltage of the ring-shaped gate MOSFET63 in the absence of holes in the back gate (near the source p-type region 47).

このソース電位S0はオンとされたスイッチsc2を介してキャパシタC2に記憶される。 The source potential S0 is stored in the capacitor C2 via the switch sc2 that are turned on. 差動アンプ78はキャパシタC1とC2の電位差を出力する。 Differential amplifier 78 outputs the potential difference of the capacitors C1 and C2. すなわち、差動アンプ78は(Vth0−Vth1)を出力する。 That is, the differential amplifier 78 outputs a (Vth0-Vth1). この出力値(Vth0−Vth1)は、ホール電荷によるしきい値変化分である。 The output value (Vth0-Vth1) is a threshold change due to hole charge. その後、水平シフトレジスタ79から出力される図4(F)に示すパルスのうち、同図(O)に示すt列目の出力パルスに基づき、図3の出力スイッチswtがオンとされ、このswtのオン期間に図4(P)にハッチングにより模式的に示すように、差動アンプ78からのホール電荷によるしきい値変化分が画素62の出力信号Voutとしてセンサ外へ出力される。 Then, among the pulse shown in FIG. 4 (F) output from the horizontal shift register 79, based on the output pulse of the t-th column shown in FIG. (O), output switch swt of FIG. 3 is turned on, this swt the hatching in the oN period in FIG. 4 (P) as shown schematically, the threshold change due to hole charges from the differential amplifier 78 is output to the sensor outside as an output signal Vout of the pixel 62.

続いて、図4に(7)で示す期間では、再びリング状ゲート電極45の電位を図4(B)に示すようにLowにし、ソース近傍p型領域47にはホールがない状態で、全ての行の信号処理が終了するまで(s+1行〜n行の画素の読み出しが終了するまで)待機する。 Subsequently, in the period indicated by (7) in FIG. 4, the Low as shown in FIG. 4 the potential of the ring-shaped gate electrode 45 again (B), with no holes in the vicinity of the source p-type region 47, all until the signal processing of the row is completed (s + 1 row ~n reading of the pixel row to the end) waits. これらの読み出し期間中、フォトダイオード64では光電変換効果によるホールの蓄積が進行している。 During these readout period, the accumulation of holes is in progress by the photodiode 64 in the photoelectric conversion effect. その後、前記期間(1)に戻って、ホールの転送から繰り返す。 Thereafter, the back in the period (1) is repeated from the transfer holes. これにより、各画素から図4(G)に示す出力信号が読み出される。 Thus, the output signal shown in FIG. 4 (G) from each pixel is read. すべての画素から信号を読み出すと、再び次のフレームが開始される。 Reading the signals from all the pixels, the next frame is started again.

上記の図2(A)、(B)に示す構成の固体撮像素子は、リング状のゲート電極45を持つリング状ゲートMOSFET63が増幅用MOSFETであり、図3に示したように各画素内に増幅用MOSFETを持つという意味で、CMOSセンサの一種である。 The solid-state imaging device having the structure shown in above FIG. 2 (A), (B), the ring-shaped gate MOSFET63 having a ring-shaped gate electrode 45 is amplification MOSFET, in each pixel as shown in FIG. 3 in the sense of having an amplification MOSFET, which is a type of CMOS sensor. そして、このCMOSセンサは、フォトダイオードに蓄積された電荷(ホール)が、対応する画素のリング状ゲート電極の下のソース近傍p型領域47に一斉に転送されるようにすることで、グローバルシャッタを実現している。 Then, the CMOS sensor is that charge accumulated in the photodiode (holes), to be transferred all at once to the corresponding source near the p-type region 47 below the ring-shaped gate electrode of the pixel, the global shutter It is realized.

なお、図4の期間(5)のリセット時のソース電極配線74の電位供給は、ソース電位制御回路75から供給する以外の次の方法もある。 The potential supply of the source electrode wiring 74 of the reset period in FIG. 4 (5) is also the following method other than that supplied from the source potential control circuit 75. すなわち、上記期間(5)でスイッチSW1、SW2をともにオフとして、ソース電極配線74をフローティングにする。 That is, both off switches SW1, SW2 in the period (5), the source electrode wiring 74 to the floating. ここでリング状ゲート電極配線69の電位をHigh1とすると、リング状ゲートMOSFET63がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。 Here, when the High1 the potential of the ring-shaped gate electrode wiring 69, the ring-shaped gate MOSFET63 is turned on, current is supplied from the drain to the source electrode, the source electrode potential rises. この結果、ソース近傍p型領域47のポテンシャルが持ち上げられ、nウェル43のバリアを越えて、ホールがp型エピタキシャル層42に排出される(リセット)。 As a result, potential near the source p-type region 47 is lifted beyond the barrier of the n-well 43, holes are discharged to the p-type epitaxial layer 42 (reset). ホールが完全に排出されたときのソース電極電位は、High1−Vth0になる。 The source electrode potential when the hole has been completely discharged will High1-Vth0. この方法では、ソース電位制御回路75のうち、Highsを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。 In this method, one of the source potential control circuit 75, it is possible to reduce the transistor for supplying Highs, As a result, it is possible to reduce the chip area.

なお、図3の画素62の回路構成は簡略化して示してある。 The circuit configuration of the pixel 62 of Figure 3 is shown in a simplified manner. 画素62の回路は、厳密には、転送ゲートMOSFET65のソースとリング状ゲートMOSFET63のバックゲートとの間に、リング状ゲート電極配線69と転送ゲート電極配線71の各電位に連動したスイッチが設けられる構成である。 Circuit of the pixel 62, strictly speaking, between the back gate of the source and the ring-shaped gate MOSFET63 of the transfer gate MOSFET 65, a switch interlocked with the potentials of the ring-shaped gate electrode line 69 and the transfer gate electrode wiring 71 is provided it is a configuration. このスイッチは、リング状ゲート電極配線69の電位Low1と、転送ゲート電極配線71の電位Low2との間に、Low1≦Low2の関係があるときはオン状態になり、Low1>Low2の関係があるときにはオフ状態になる。 The switch includes a potential Low1 of the ring-shaped gate electrode line 69, between the potential low2 of the transfer gate electrode wiring 71, it turned on when there is relationship Low1 ≦ low2, when there is the relationship Low1> low2 is It turned off.

このスイッチを設けることにより、リング状ゲート電極45(電位Low1)の下の基板電位が、転送ゲート電極61(電位Low2)の下の基板電位よりも高くなっていて、リング状ゲート電極45(電位Low1)の下の基板電位がバリアとして働き、ホールがソース近傍p型領域47に達することができないという現象を回路的に表現できる。 By providing the switch substrate potential under the ring-shaped gate electrode 45 (potential Low1) it is, though higher than the substrate potential under the transfer gate electrode 61 (potential low2), the ring-shaped gate electrode 45 (potential acts as a barrier that substrate potential under the low1), it can be circuit representation of the phenomenon that holes can not reach the vicinity of the source p-type region 47. しかしながら、転送時は上記のLow1≦Low2の条件は、電位制御回路70、72等により常に満たされているので、図3ではこのスイッチを省略して図示している。 However, conditions for the transfer time of the above Low1 ≦ low2, since it is always filled by the potential control circuit 70 and 72, etc., are not shown the switch in FIG. 3.

このように、本実施の形態で用いるグローバルシャッタ型CMOSセンサ103は、図2〜図4と共に説明したように、露光は各ライン毎にタイミングがずれることなく同一の1フレーム期間で行われ、一定期間の露光後、グローバルシャッタ型CMOSセンサ103内の転送ゲート(図3の転送ゲートMOSFET65等)により、全画素の電荷が電荷転送期間のタイミングで読み出し回路に一斉に転送される。 Thus, global shutter type CMOS sensor 103 used in this embodiment, as described above in conjunction with FIGS. 2 to 4, the exposure is performed in the same one frame period without timing deviates for each line, a constant after exposure period, the transfer gates in the global shutter type CMOS sensor 103 (such as a transfer gate MOSFET65 in FIG. 3), charges of all pixels are simultaneously transferred to the reading circuit at the timing of the charge transfer period. その後、読み出し回路により読み出し期間内で、順次各画素からの信号が読み出される。 Then, in the read period by read circuit, it is read out signals sequentially from each pixel. このことにより、移動する被写体を撮像した場合でも、撮像画像は被写体の画像と異なる画像歪みは発生しない。 Thus, even when capturing a subject moving, the captured image is the image distortion different from the image of the object does not occur.

このため、図1に示した本実施の形態の画像展開手段104が、グローバルシャッタ型CMOSセンサ103から出力された映像信号をパノラマ展開して、図9に示したようなパノラマ展開後の画像を得たときに、被写体画像が動いていても、そのパノラマ展開後の画像が場所により複雑に変形するということがなくなり、その結果、従来に比べて歪みが十分に補正された全方位のパノラマ画像を得ることができる。 Thus, image expansion means 104 of the present embodiment shown in FIG. 1, a video signal output from the global shutter type CMOS sensor 103 and panoramic, an image after the panoramic shown in FIG. 9 when obtained, even if the subject is moving image, it is not that the image after the panoramic is complicatedly deformed by the location, as a result, omnidirectional panoramic image distortion than the conventional has been sufficiently corrected it is possible to obtain. また、メカニカルシャッタが不要であるので、構成が複雑化することや消費電力の増加が避けられる。 Moreover, since the mechanical shutter is not necessary, construction can be avoided an increase in possible and power consumption to be complicated.

本発明の全方位カメラの一実施の形態のブロック図である。 It is a block diagram of an embodiment of the omnidirectional camera of the present invention. 図1中のグローバルシャッタ型CMOSセンサの1画素分の素子構造の平面図とそのX−X'線に伴う断面図である。 Plan view of one pixel of the device structure of the global shutter type CMOS sensor in FIG. 1 is a cross-sectional view due to the line X-X '. 本発明で用いるグローバルシャッタ型CMOSセンサの全体構成を電気等価回路で示した図である。 The overall structure of the global shutter type CMOS sensor used in the present invention seen in an electrical equivalent circuit. 図2のCMOSセンサの動作を説明するタイミングチャートである。 Is a timing chart for explaining the operation of the CMOS sensor in FIG. 従来の全方位カメラの一例のブロック図である。 It is a block diagram of an example of a conventional omnidirectional camera. 従来の全方位カメラで用いられるローリングシャッタ型CMOSセンサの一例の回路図である。 It is an example circuit diagram of the rolling shutter type CMOS sensor used in a conventional omnidirectional camera. 図6の動作説明用タイミングチャートである。 A timing chart for explaining the operation of FIG. 全方位カメラの撮像素子上に映っている映像の一例を示す図である。 Is a diagram showing an example of an image is reflected on the imaging device of the omnidirectional camera. 図8の映像をパノラマ展開した後のパノラマ映像の一例を示す図である。 The image of FIG. 8 is a diagram showing an example of a panoramic image after the panoramic.

符号の説明 DESCRIPTION OF SYMBOLS

43 nウェル 45 リング状ゲート電極 46 n 型ソース領域 47 ソース近傍p型領域 48 n 型ドレイン領域 49 埋め込みp 型領域 50、64 フォトダイオード 51 転送ゲート電極 52、66 ドレイン電極配線 53、69 リング状ゲート電極配線 54、74 ソース電極配線(出力線) 43 n-well 45 ring-shaped gate electrode 46 n + -type source region 47 near the source p-type region 48 n + -type drain region 49 buried p - type region 50, 64 photodiode 51 transfer gate electrodes 52, 66 a drain electrode wiring 53,69 ring-shaped gate electrode wirings 54 and 74 a source electrode wiring (output line)
55、71 転送ゲート電極配線 61 画素敷き詰め領域 62 画素 63 リング状ゲートMOSFET 55 and 71 transfer gate electrode wiring 61 pixel spread region 62 pixel 63 the ring-shaped gate MOSFET
65 転送ゲートMOSFET 65 transfer gate MOSFET
100 全方位カメラ 101 ミラー 102 集光用光学系 103 グローバルシャッタ型CMOSセンサ 104 画像展開手段 105 光路 100 omnidirectional camera 101 mirror 102 condensing optical system 103 global shutter type CMOS sensor 104 image development unit 105 an optical path



Claims (2)

  1. 固体撮像素子を用いて全方位の撮像を行う全方位カメラにおいて、 In the omnidirectional camera for taking an omnidirectional by using a solid-state imaging device,
    全方位の被写体からの光を反射する反射手段と、 A reflecting means for reflecting light from all directions of the object,
    被写体の光学像を複数の全画素のフォトダイオードに露光の開始と終了のタイミングが全画素同時となるように露光して光電変換して得た電荷を全画素に蓄積した後、 前記露光期間に蓄積した電荷を各画素から前記撮像信号として順次出力する、前記固体撮像素子としてのグローバルシャッタ型CMOSセンサと、 After storing a charge start timing of the end of the exposure of an optical image of an object into a plurality of photodiodes of all pixels obtained by photoelectric conversion by exposure so that all the pixels simultaneously to all pixels, the period of the exposure and sequentially outputs the accumulated charges as the image signal from each pixel, the global shutter type CMOS sensor as the solid-
    前記反射手段により反射された前記被写体からの光を集光して、前記グローバルシャッタ型CMOSセンサに前記被写体の光学像を結像する集光用光学系と、 And condenses the light from the object is reflected, the optical system for the focusing light forms an optical image of the object to a global shutter type CMOS sensor by said reflection means,
    前記グローバルシャッタ型CMOSセンサから出力された撮像信号をパノラマ映像に展開する画像展開手段と、 An image expansion means for expanding the image pickup signal outputted from the global shutter type CMOS sensor in the panoramic image,
    を備え、 Equipped with a,
    前記グローバルシャッタ型CMOSセンサは、 The global shutter type CMOS sensor,
    半導体基板上に形成された第1導電型のウェル、及び前記ウェルにおける所定の第1の領域とは異なる第2の領域に形成されて前記ウェルに接続する第2導電型の埋め込み部を有し、前記光学像を光電変換して電荷を蓄積するフォトダイオードと、 First conductivity type well formed in the semiconductor substrate, and has an embedded portion of the second conductivity type connected to the well formed in the second region different from the predetermined first region in the well a photodiode for accumulating charges said optical image by photoelectrically converting,
    前記第1の領域上にゲート酸化膜を介して形成されたリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記ウェル内の領域に形成された第1導電型の第1ソース部と、前記第1ソース部の周囲に前記リング状ゲート電極の外周に達しないように、かつ、前記ゲート酸化膜に接しないように前記ウェル内に埋め込まれて形成されて前記第1ソース部に接続し前記フォトダイオードから転送された前記電荷を蓄積する第2導電型のソース近傍領域部と、前記ウェルにおける前記第1の領域とは異なる第3の領域に前記第1ソース部及び前記ソース近傍領域部に離間して形成された第1導電型の第1ドレイン部とを有し、前記ソース近傍領域部に蓄積された電荷を前記撮像信号として出力するリング状ゲートトランジスタと Said first region ring-shaped gate electrode formed via a gate oxide film on said ring-shaped first first conductivity type formed in a region of said wells corresponding to the central aperture of the gate electrode source portion and the first so as not to reach the periphery of the source region to the outer periphery of the ring-shaped gate electrode, and the formed embedded in the gate oxide layer within said well so as not to be in contact with the first source a second conductivity type source region near portion which is connected to the part storing the charge transferred from the photodiode, different third region to the first source portion and said and said in the well first region and a first drain of the first conductivity type formed at a distance from each other in the vicinity of the source region portion, and the ring-shaped gate transistor that outputs the charge accumulated in the vicinity of the source region portion as the image pickup signal
    前記第1の領域上に、前記リング状ゲート電極の一部を覆うように形成された転送ゲート電極を有し、前記埋め込み部を第2ソース部とし、前記ソース近傍領域部を第2ドレイン部とし、前記フォトダイオードに蓄積された前記電荷を前記リング状ゲートトランジスタへ全画素一斉に転送する転送ゲートトランジスタと、 Wherein the first region has a formed transfer gate electrodes so as to cover a portion of the ring-shaped gate electrode, the buried portion and the second source section, the vicinity of the source region portion of the second drain portion and then, a transfer gate transistor for transferring the accumulated electric charge in the photodiode to all the pixels simultaneously to the ring-shaped gate transistor,
    を画素毎に備え The provided for each pixel,
    前記転送ゲート電極から前記リング状ゲート電極までの前記ゲート酸化膜の直下には前記ウェルが連続して存在しており、前記転送ゲート電極及び前記リング状ゲート電極の各電位に応じて前記転送ゲート電極と前記リング状ゲート電極との間の前記ウェルの表層部に電荷転送のバリアが発生又は消失し、前記グローバルシャッタ型CMOSセンサは、前記フォトダイオードにおける電荷の蓄積を、次の電荷転送が開始されるまで前記撮像信号の出力期間中も継続して行い、前記撮像信号をフレーム毎に連続して出力することを特徴とする全方位カメラ。 Is present in the well is continuously directly below the gate oxide layer from the transfer gate electrode to the ring-shaped gate electrode, said transfer gate in response to the potential of the transfer gate electrode and said ring-shaped gate electrode electrode and the ring-shaped the charge transfer in the surface portion of the well barrier between the gate electrode is generated or disappears, the global shutter type CMOS sensor, the accumulation of charge in the photodiode, the next charge transfer start omnidirectional camera is also continuously performed during the output period of the image signal until, and outputs continuously the imaging signal for each frame.
  2. 前記リング状ゲート電極の電位を制御するリング状ゲート電位制御回路部と、 A ring-shaped gate potential control circuit for controlling the potential of said ring-shaped gate electrode,
    前記転送ゲート電極の電位を制御する転送ゲート電位制御回路部と、 A transfer gate potential control circuit for controlling the potential of the transfer gate electrodes,
    を更に備えていることを特徴とする請求項1記載の全方位カメラ。 Omnidirectional camera according to claim 1, wherein it is characterized in further comprising a.
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