JP4367397B2

JP4367397B2 - Image reading apparatus and image reading method

Info

Publication number: JP4367397B2
Application number: JP2005298922A
Authority: JP
Inventors: 正紀舟木
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2005-10-13
Filing date: 2005-10-13
Publication date: 2009-11-18
Anticipated expiration: 2025-10-13
Also published as: JP2007110404A

Description

本発明は画像読取装置及び画像読取方法に係り、特に画像読み取りのための撮像素子にグローバルシャッタ型のＣＭＯＳセンサを用いた画像読取装置及び画像読取方法に関する。 The present invention relates to an image reading apparatus and an image reading method, and more particularly to an image reading apparatus and an image reading method using a global shutter type CMOS sensor as an image sensor for reading an image.

画像読取装置には、撮像素子としてラインセンサ型とエリアセンサ型とがある。ラインセンサ型は原稿全体をスキャンする必要があるために、読み取りに時間がかかるという問題がある。一方、エリアセンサ型は原稿全体を一度に読み取れるために高速であるという特徴があるが、従来、画素数が少なかったために高精細な読み取りが難しいという問題があった。しかしながら、近年、エリアセンサの画素数が８Ｍを越えるものも現れるなど急速に画素数を増やしており、特にセンサから高速に信号を読み出せるＣＭＯＳセンサが注目されている。 Image reading apparatuses include a line sensor type and an area sensor type as imaging elements. The line sensor type has a problem that it takes time to read because it is necessary to scan the entire document. On the other hand, the area sensor type has a feature that it can be read at high speed because it can read the entire original at once, but has conventionally had a problem that high-definition reading is difficult due to the small number of pixels. However, in recent years, the number of pixels has rapidly increased, such as the area sensor having a pixel count exceeding 8M, and a CMOS sensor that can read signals from the sensor at high speed has attracted attention.

図６は従来の画像読取装置の一例の構成図を示す。この画像読取装置は、ＣＭＯＳセンサを使ったエリア型画像読取装置であり、まず、読み取り対象の原稿１０３があり、その原稿１０３を自動的に交換する自動原稿交換装置１０７がある。原稿１０３の種類としては、Ａ４などの定型の紙に印刷されたものや、映画フィルムのようなテープ状に連続しているもの、あるいは本のように紙に印刷されて一方を綴じられたものなどがある。自動原稿交換装置１０７はそれらの原稿の種類に応じた形態をとる必要がある。 FIG. 6 shows a configuration diagram of an example of a conventional image reading apparatus. This image reading apparatus is an area type image reading apparatus using a CMOS sensor. First, there is a document 103 to be read, and an automatic document changer 107 that automatically replaces the document 103. The type of the original 103 is printed on a standard paper such as A4, continuous on a tape like a movie film, or printed on paper and bound on one side. and so on. The automatic document changer 107 needs to take a form corresponding to the type of the document.

原稿１０３の傍に原稿１０３を照らす発光装置１０４がある。発光装置１０４はハロゲンランプ、キセノンランプ、蛍光管、発光ダイオード（ＬＥＤ）などでできており、原稿１０３から十分な光量の光が出るようにする。このとき、発光装置１０４の角度や、原稿１０３が紙などの反射型かフィルムのような透過型かにより、様々な設置方法が考えられる。 There is a light emitting device 104 that illuminates the original 103 near the original 103. The light emitting device 104 is made of a halogen lamp, a xenon lamp, a fluorescent tube, a light emitting diode (LED), and the like so that a sufficient amount of light is emitted from the document 103. At this time, various installation methods are conceivable depending on the angle of the light emitting device 104 and whether the original 103 is a reflection type such as paper or a transmission type such as a film.

原稿１０３から出た光は縮小光学系１０２により縮小されてからＣＭＯＳセンサ１０１に入り、電気信号に変換される。縮小光学系１０２は、通常、固体撮像素子であるＣＭＯＳセンサ１０１が原稿１０３よりも小さいので縮小する必要があるために設けられている。ＣＭＯＳセンサ１０１により得られた電気信号は画像処理装置１０５に入力されて、画像圧縮やテキストの電子化などの処理が施され、出力装置１０６に送られる。出力装置１０５はハードディスク、フラッシュメモリ、ＤＶＤ（Digital Versatile Disc）などの記録メディアであったり、モニタやプロジェクタなどの映像出力機器であったりする。 The light emitted from the original 103 is reduced by the reduction optical system 102 and then enters the CMOS sensor 101 to be converted into an electric signal. The reduction optical system 102 is usually provided because the CMOS sensor 101, which is a solid-state image sensor, is smaller than the original 103 and needs to be reduced. The electrical signal obtained by the CMOS sensor 101 is input to the image processing device 105, subjected to processing such as image compression and text digitization, and sent to the output device 106. The output device 105 is a recording medium such as a hard disk, a flash memory, or a DVD (Digital Versatile Disc), or a video output device such as a monitor or a projector.

ここで、ＣＭＯＳセンサ１０３について更に詳しく説明すると、これは従来から知られているローリングシャッタ型ＣＭＯＳセンサである（例えば、特許文献１参照）。図７は上記の従来のＣＭＯＳセンサの一例の等価回路図を示す。同図に示すＣＭＯＳセンサは、簡単のため、単位画素１が横方向２画素、縦方向２画素の２×２画素の配置とされている。単位画素１は、被写体像を光電変換するフォトダイオード（ＰＤ）２と、信号電荷の増幅用ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）３と、電荷転送用ＭＯＳＦＥＴ４と、リセット用ＭＯＳＦＥＴ５と、選択用ＭＯＳＦＥＴ７とよりなり、電源ライン６がＭＯＳＦＥＴ３、５のドレインに接続され、増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレインに接続されている。 Here, the CMOS sensor 103 will be described in more detail. This is a conventionally known rolling shutter type CMOS sensor (see, for example, Patent Document 1). FIG. 7 shows an equivalent circuit diagram of an example of the conventional CMOS sensor. In the CMOS sensor shown in the figure, for simplicity, the unit pixel 1 has a 2 × 2 pixel arrangement in which two horizontal pixels and two vertical pixels are arranged. The unit pixel 1 includes a photodiode (PD) 2 for photoelectrically converting a subject image, a signal charge amplification MOS field effect transistor (hereinafter referred to as MOSFET) 3, a charge transfer MOSFET 4, a reset MOSFET 5, and a selection. The power supply line 6 is connected to the drains of the MOSFETs 3 and 5, and the source of the amplification MOSFET 3 is connected to the drain of the selection MOSFET 7.

増幅用ＭＯＳＦＥＴ３のゲート電極はフローティングディフュージョン（ＦＤ）になっており、フォトダイオード２の電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン−ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。また、増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）の電位は、リセット用ＭＯＳＦＥＴ５によりリセットされる。 The gate electrode of the amplification MOSFET 3 is in a floating diffusion (FD), and the charge of the photodiode 2 is transferred to the gate electrode (FD) of the amplification MOSFET 3 through the drain-source of the charge transfer MOSFET 4. The potential of the gate electrode (FD) of the amplification MOSFET 3 is reset by the reset MOSFET 5.

選択用ＭＯＳＦＥＴ７がオン状態になると、増幅用ＭＯＳＦＥＴ３のソースを選択用ＭＯＳＦＥＴ７のドレイン・ソースを通して画素出力ライン８に導通させる。画素出力ライン８は定電流供給用ＭＯＳＦＥＴ９のドレインに接続されている。定電流供給用ＭＯＳＦＥＴ９は、増幅用ＭＯＳＦＥＴ３のソースフォロア回路の負荷として作用する。定電流供給用ＭＯＳＦＥＴ９は、ゲート電位供給ライン１３のゲート電位により制御される。 When the selection MOSFET 7 is turned on, the source of the amplification MOSFET 3 is conducted to the pixel output line 8 through the drain and source of the selection MOSFET 7. The pixel output line 8 is connected to the drain of the constant current supply MOSFET 9. The constant current supply MOSFET 9 acts as a load of the source follower circuit of the amplification MOSFET 3. The constant current supply MOSFET 9 is controlled by the gate potential of the gate potential supply line 13.

また、リセット用制御ライン１０、電荷転送用制御ライン１１、画素選択用制御ライン１２は、それぞれリセット用ＭＯＳＦＥＴ５、電荷転送用ＭＯＳＦＥＴ４、選択用ＭＯＳＦＥＴ７の各ゲート電極に接続されており、その電位はそれぞれパルス供給端子１５、１４、１６から、ＭＯＳＦＥＴ１９、２０、２１のドレイン・ソースをそれぞれ通して供給される。 The reset control line 10, the charge transfer control line 11, and the pixel selection control line 12 are connected to the gate electrodes of the reset MOSFET 5, the charge transfer MOSFET 4, and the selection MOSFET 7, respectively. It is supplied from the pulse supply terminals 15, 14, and 16 through the drains and sources of the MOSFETs 19, 20, and 21, respectively.

垂直シフトレジスタ１７は、行順次走査のために２×２画素の行を選択する回路で、その垂直シフトレジスタ出力線１８−１、１８−２が、各行のＭＯＳＦＥＴ１９、２０、２１のゲート電極に接続されており、パルス供給端子１５、１４、１６の端子に供給されたパルスがどの行の画素を制御するかを決定する。 The vertical shift register 17 is a circuit for selecting a 2 × 2 pixel row for row sequential scanning, and the vertical shift register output lines 18-1 and 18-2 are connected to the gate electrodes of the MOSFETs 19, 20, and 21 in each row. It is connected and determines which row of pixels is controlled by the pulse supplied to the terminals of the pulse supply terminals 15, 14, 16.

また、読み出しブロック２２は、リセット信号出力を保持する容量２３、光信号出力を保持する容量２４、どちらの容量に保持するかを選択するスイッチ用ＭＯＳＦＥＴ２５及び２６、水平出力線２７、２８に接続されたスイッチ用ＭＯＳＦＥＴ２９、３０からなる。スイッチ用ＭＯＳＦＥＴ２５、２６は端子３７、３８からそのゲート電極に供給されるパルスによりスイッチング制御される。 The read block 22 is connected to a capacitor 23 for holding a reset signal output, a capacitor 24 for holding an optical signal output, switching MOSFETs 25 and 26 for selecting which one to hold, and horizontal output lines 27 and 28. Switch MOSFETs 29 and 30. The switching MOSFETs 25 and 26 are switching-controlled by pulses supplied from the terminals 37 and 38 to the gate electrodes.

水平シフトレジスタ３４は、２×２画素のうち、どの列の画素の保持信号を水平出力線２７、２８に出力するかをスイッチ用ＭＯＳＦＥＴ２９、３０のゲートに接続された水平シフトレジスタ出力線３５−１、３５−２への出力電位で決定する。また、水平出力線２７、２８をリセットするための電位を端子３３から供給し、リセットのタイミングは端子３６から供給するパルスでスイッチ用ＭＯＳＦＥＴ３１、３２をスイッチング制御して行う。水平出力線２７、２８は差動アンプ３９の入力端子に接続されている。差動アンプ３９はリセット信号出力と光信号出力の差をとり、その差信号をアンプ出力端子４０からセンサ外に出力する。 The horizontal shift register 34 is a horizontal shift register output line 35-connected to the gates of the MOSFETs 29 and 30 for switching which column of the 2 × 2 pixels is to be output to the horizontal output lines 27 and 28. 1 and the output potential to 35-2. In addition, a potential for resetting the horizontal output lines 27 and 28 is supplied from the terminal 33, and the reset timing is performed by switching the switching MOSFETs 31 and 32 with a pulse supplied from the terminal 36. The horizontal output lines 27 and 28 are connected to the input terminal of the differential amplifier 39. The differential amplifier 39 takes the difference between the reset signal output and the optical signal output, and outputs the difference signal from the amplifier output terminal 40 to the outside of the sensor.

次に、図７に示す従来のＣＭＯＳセンサの動作について図８のタイミングチャートを併せ参照して説明する。なお、図７中のＭＯＳＦＥＴはすべてＮ型とし、よって、ＭＯＳＦＥＴはそのゲート電位がハイレベル（Ｈｉｇｈ）でオン、ローレベル（Ｌｏｗ）でオフとなる。 Next, the operation of the conventional CMOS sensor shown in FIG. 7 will be described with reference to the timing chart of FIG. Note that all the MOSFETs in FIG. 7 are N-type, and therefore, the MOSFET is turned on when the gate potential is high (High) and turned off when the gate is low (Low).

まず、垂直シフトレジスタ出力線１８−１の電位が図８（Ｄ）に示すように時刻ｔ１でＨｉｇｈとなり、これにより１行目の画素１が選択される。続いて、パルス供給端子１６の入力パルスが図８（Ｃ）に示すように時刻ｔ２（＞ｔ１）でＨｉｇｈになり、これにより１行目の画素１の選択用ＭＯＳＦＥＴ７がオン状態になるため、１行目の画素１の増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレイン・ソースと画素出力ライン８を通して定電流供給用ＭＯＳＦＥＴ９につながり、ソースフォロア回路を形成する。 First, as shown in FIG. 8D, the potential of the vertical shift register output line 18-1 becomes High at time t1, thereby selecting the pixel 1 in the first row. Subsequently, as shown in FIG. 8C, the input pulse of the pulse supply terminal 16 becomes High at time t2 (> t1), and thereby the selection MOSFET 7 of the pixel 1 in the first row is turned on. The source of the amplification MOSFET 3 of the pixel 1 in the first row is connected to the constant current supply MOSFET 9 through the drain / source of the selection MOSFET 7 and the pixel output line 8 to form a source follower circuit.

この状態で、最初にパルス供給端子１５に図８（Ｂ）に示すように一定時間Ｈｉｇｈのパルスが供給され、１行目の画素１のリセット用ＭＯＳＦＥＴ５のドレイン・ソースを通して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）がリセットされる。その後の時刻ｔ３（＞ｔ２）で、パルス供給端子３７の入力パルスが図８（Ｉ）に示すようにＨｉｇｈになり、スイッチ用ＭＯＳＦＥＴ２５をオン状態とし、容量２３に１行目の画素１のソースフォロワ回路から出力されたリセット信号出力が保持される。 In this state, first, a high-level pulse is supplied to the pulse supply terminal 15 as shown in FIG. 8B, and the gate electrode of the amplification MOSFET 3 passes through the drain and source of the reset MOSFET 5 of the pixel 1 in the first row. (FD) is reset. Thereafter, at time t3 (> t2), the input pulse of the pulse supply terminal 37 becomes High as shown in FIG. 8I, the switching MOSFET 25 is turned on, and the source of the pixel 1 in the first row is stored in the capacitor 23. The reset signal output output from the follower circuit is held.

次に、パルス供給端子１４に時刻ｔ４（＞ｔ３）で図８（Ａ）に示すようにＨｉｇｈパルスが印加されると、１行目の画素１内の電荷転送用ＭＯＳＦＥＴ４がオンし、１行目の画素１内のフォトダイオード２に蓄積されている電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン・ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。その後の時刻ｔ５（＞ｔ４）で、パルス供給端子３８に図８（Ｊ）に示すようにＨｉｇｈパルスが印加されると、容量２４に１行目の画素１のソースフォロワ回路から出力された光信号出力が保持される。続いて、パルス供給端子１６の入力パルスが図８（Ｃ）に示すように、時刻ｔ６（＞ｔ５）でＬｏｗになるため、１行目の画素１内の選択用ＭＯＳＦＥＴ７がオフになり、１行目の画素１からの出力はなくなる。 Next, when a high pulse is applied to the pulse supply terminal 14 at time t4 (> t3) as shown in FIG. 8A, the charge transfer MOSFET 4 in the pixel 1 in the first row is turned on, and one row The charges accumulated in the photodiode 2 in the pixel 1 of the eye are transferred to the gate electrode (FD) of the amplification MOSFET 3 through the drain / source of the charge transfer MOSFET 4. At time t5 (> t4), when a high pulse is applied to the pulse supply terminal 38 as shown in FIG. 8J, the light output from the source follower circuit of the pixel 1 in the first row to the capacitor 24. The signal output is retained. Subsequently, since the input pulse of the pulse supply terminal 16 becomes Low at time t6 (> t5) as shown in FIG. 8C, the selection MOSFET 7 in the pixel 1 in the first row is turned off. There is no output from pixel 1 in the row.

端子３６の入力信号はこの間図８（Ｈ）に示すようにＨｉｇｈであり、水平出力ライン２７、２８はリセット状態になっている。しかし、上記の時刻ｔ６で端子３６の入力信号が図８（Ｈ）に示すようにＬｏｗになり、この状態で水平シフトレジスタ出力線３５−１に図８（Ｆ）に示すＨｉｇｈパルスを印加すると、１列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、１列目の容量２３、２４の各信号が１列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給される。差動アンプ３９は１列目の容量２３、２４の各信号、すなわち、リセット信号出力と光信号出力との差をとり、増幅用ＭＯＳＦＥＴ３のしきい値ばらつきに起因したノイズを除去した光信号を出力端子４０より出力する。 During this time, the input signal at the terminal 36 is High as shown in FIG. 8H, and the horizontal output lines 27 and 28 are in the reset state. However, at time t6, the input signal at the terminal 36 becomes Low as shown in FIG. 8 (H), and when the High pulse shown in FIG. 8 (F) is applied to the horizontal shift register output line 35-1 in this state. Since the switching MOSFETs 29 and 30 in the first column are turned on, the signals of the capacitors 23 and 24 in the first column are output to the horizontal output lines 27 and 28 through the switching MOSFETs 29 and 30 in the first column, respectively. And supplied to the differential amplifier 39. The differential amplifier 39 calculates the difference between each signal of the capacitors 23 and 24 in the first column, that is, the reset signal output and the optical signal output, and removes the optical signal from which the noise caused by the threshold variation of the amplification MOSFET 3 is removed. Output from the output terminal 40.

次に、端子３６に図８（Ｈ）に示す時刻ｔ７（＞ｔ６）でＨｉｇｈパルスを印加すると、水平出力ライン２７、２８が再びリセットされ、その後水平シフトレジスタ出力線３５−２に、図８（Ｇ）に示すように時刻ｔ８（＞ｔ７）でＨｉｇｈパルスが印加され、２列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、２列目の容量２３、２４の各信号が２列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給され、２列目の信号が１列目と同様に差動アンプ３９から出力端子４０に出力される。 Next, when a High pulse is applied to the terminal 36 at time t7 (> t6) shown in FIG. 8H, the horizontal output lines 27 and 28 are reset again, and then the horizontal shift register output line 35-2 is connected to FIG. As shown in (G), a high pulse is applied at time t8 (> t7) and the switching MOSFETs 29 and 30 in the second column are turned on, so that each signal of the capacitors 23 and 24 in the second column is 2 The signals are output to the horizontal output lines 27 and 28 through the switching MOSFETs 29 and 30 in the columns and supplied to the differential amplifier 39, and the signals in the second column are output from the differential amplifier 39 to the output terminal 40 in the same manner as in the first column. Is done.

その後、図８（Ｄ）に示す時刻ｔ９（＞ｔ８）で垂直シフトレジスタ出力線１８−１の電位がＬｏｗとなり、１行目の処理が終わる。次に時刻ｔ１０（＞ｔ９）で図８（Ｅ）に示すように、垂直シフトレジスタ出力線１８−２の電位がＨｉｇｈになり、以下１行目と同様な処理が行われ、全画素の読み出しが終了する。 After that, at time t9 (> t8) shown in FIG. 8D, the potential of the vertical shift register output line 18-1 becomes Low, and the processing for the first row is completed. Next, at time t10 (> t9), as shown in FIG. 8E, the potential of the vertical shift register output line 18-2 becomes High, and processing similar to that in the first row is performed to read out all pixels. Ends.

従って、このＣＭＯＳセンサの場合、１行目と２行目のフォトダイオード２で光電変換しているタイミングが異なる。このような撮像方式をローリングシャッタ、あるいはフォーカルプレーンと呼ぶ。 Therefore, in the case of this CMOS sensor, the timing of photoelectric conversion by the photodiodes 2 in the first and second rows is different. Such an imaging method is called a rolling shutter or a focal plane.

特開２００３−１７６７７号公報JP 2003-17677 A

しかしながら、図７に示すような構成の従来のローリングシャッタ型ＣＭＯＳセンサ１０１は、１行ずつ順番に読み出しを行うもので、読み出しが終了するまで電荷は図７のフォトダイオード２に蓄えられている。従って、図６に示した従来の画像読取装置では、ローリングシャッタ型ＣＭＯＳセンサ１０１からの読み出しが終了するまで、次の原稿をセッティングできないという問題がある。もしも、ローリングシャッタ型ＣＭＯＳセンサ１０１からの信号読み出しが終了する前に原稿１０３を交換すると、読み出しが終わっていない行のフォトダイオードは次の原稿の情報も光電変換してしまうため、得られる画像は次の原稿が重なって読み取られてしまうためである。 However, the conventional rolling shutter type CMOS sensor 101 having the configuration as shown in FIG. 7 reads out one by one in order, and the charge is stored in the photodiode 2 in FIG. 7 until the reading is completed. Therefore, the conventional image reading apparatus shown in FIG. 6 has a problem that the next document cannot be set until reading from the rolling shutter CMOS sensor 101 is completed. If the document 103 is replaced before the signal reading from the rolling shutter CMOS sensor 101 is completed, the photodiodes in the row where the reading is not completed will also photoelectrically convert the information of the next document, so the obtained image will be This is because the next original will be read overlapping.

従って、原稿の読み取りプロセスは、図９に模式的に示すように、まず、原稿交換１１０を行ってから露光と信号読み出し作業を行う（１１１）。ここで、「露光」というのは、原稿１０３から来る光をローリングシャッタ型ＣＭＯＳセンサ１０１のフォトダイオードで光電変換することをいう。それが終了してから次の原稿交換を行い（１１２）、さらに露光と信号読み出しをする（１１３）というプロセスフローで行う必要がある。この結果、一定時間に読み取れる原稿の量は、ローリングシャッタ型ＣＭＯＳセンサ１０１の露光と信号読出しの時間に律速されてしまうという問題がある。 Therefore, in the document reading process, as schematically shown in FIG. 9, first, the document replacement 110 is performed, and then the exposure and signal reading operations are performed (111). Here, “exposure” means that light coming from the original 103 is photoelectrically converted by the photodiode of the rolling shutter type CMOS sensor 101. After the completion, it is necessary to perform the next document exchange (112), and then the process flow of exposure and signal readout (113). As a result, there is a problem that the amount of originals that can be read in a certain time is limited by the exposure time and signal readout time of the rolling shutter type CMOS sensor 101.

この問題を避ける方法として、図１０に示すようにローリングシャッタ型ＣＭＯＳセンサ１０１の光入射面前方に、メカニカルシャッタ１０８を設ける方法や、発光装置１０４の発光制御を行うための特別な発光装置制御回路１０９を設けるという方法が考えられる。メカニカルシッャタ１０８を設けた場合は、そのオープン期間に対応して全ラインの１フレーム期間の露光を行い、そのクローズ期間で各１ラインずつ順次に読み出しを行うことで、露光プロセスと信号読出しプロセスが分離できる。 As a method for avoiding this problem, a mechanical shutter 108 is provided in front of the light incident surface of the rolling shutter type CMOS sensor 101 as shown in FIG. 10, or a special light emitting device control circuit for performing light emission control of the light emitting device 104. A method of providing 109 is conceivable. When the mechanical shutter 108 is provided, the exposure process and signal readout are performed by performing exposure for one frame period of all lines corresponding to the open period and sequentially reading one line at a time during the closed period. Process can be separated.

また、発光装置制御回路１０９を設けた場合も、上記のオープン期間を発光期間とし、上記のクローズ期間を消灯期間とすることで、露光プロセスと信号読出しプロセスが分離できる。露光プロセスと信号読出しプロセスが分離できると、信号読出しプロセスのときに原稿１０３の交換ができるため、読取時間が短縮できる。しかし、上記のいずれの場合も機構がその分複雑になる。特に発光装置制御回路１０９を使った場合には、原稿に外光が当たらないような構造にする必要があり、装置全体が大きくなる。 In the case where the light emitting device control circuit 109 is provided, the exposure process and the signal reading process can be separated by setting the open period as the light emission period and the close period as the extinguishing period. If the exposure process and the signal reading process can be separated, the original 103 can be exchanged during the signal reading process, so that the reading time can be shortened. However, in any of the above cases, the mechanism is complicated accordingly. In particular, when the light emitting device control circuit 109 is used, it is necessary to have a structure in which external light does not strike the document, and the entire device becomes large.

本発明は以上の点に鑑みてなされたもので、装置を複雑かつ大型化することなく、センサからの読み出し操作が終了する前に原稿の交換を可能にする画像読取装置及び画像読取方法を提供することを目的とする。 The present invention has been made in view of the above points, and provides an image reading apparatus and an image reading method that enable replacement of a document before a reading operation from a sensor is completed without increasing the size and size of the apparatus. The purpose is to do.

上記の目的を達成するために、本発明の画像読取装置は読み取り対象の原稿からの光を撮像素子により光電変換して、原稿の画像信号を出力する画像読取装置において、第１の導電型の基板上に、リング状ゲート電極を持つ光信号出力用トランジスタとフォトダイオードとを含む画素が複数２次元配列されており、原稿を複数の全画素のフォトダイオードに同時に露光して光電変換して得た電荷を全画素に蓄積した後、露光期間に蓄積した電荷を各画素から原稿の画像信号として順次出力する、撮像素子としてのグローバルシャッタ型ＣＭＯＳセンサと、グローバルシャッタ型ＣＭＯＳセンサから出力された画像信号に対して所定の信号処理を行って映像信号を出力する信号処理手段と、原稿からの光による光像をグローバルシャッタ型ＣＭＯＳセンサの撮像面積の大きさに縮小してグローバルシャッタ型ＣＭＯＳセンサに結像する縮小光学系とを有し、上記画素の各々は、基板の表面に設けられた第２の導電型のウェル領域と、ウェル領域中に設けられた第１の導電型のフォトダイオードの光電変換領域と、光電変換領域以外のウェル領域上に絶縁膜を挟んで設けられたリング状ゲート電極と、絶縁膜上のリング状ゲート電極と光電変換領域の間の、ウェル領域上に絶縁膜を挟んで設けられた転送ゲート電極と、ウェル領域の表面のうち、リング状ゲート電極と転送ゲート電極に対応する領域を除いた部分の少なくとも一部に設けられた、ウェル領域と電気的に一体化した高濃度の第２の導電型のドレイン領域と、リング状ゲート電極の中心開口部に対応するウェル領域中の位置に設けられた第２の導電型のソース領域と、ソース領域を取り囲み、かつ、ドレイン領域まで達しないようにウェル領域中にウェル領域と接して設けられたウェル領域と反対導電型である第１の導電型のソース近傍領域とを有することを特徴とする。 In order to achieve the above object, an image reading apparatus of the present invention is an image reading apparatus that photoelectrically converts light from an original to be read by an image sensor and outputs an image signal of the original . A plurality of pixels including an optical signal output transistor having a ring-shaped gate electrode and photodiodes are two-dimensionally arranged on a substrate, and an original is exposed to the photodiodes of all the pixels at the same time, and is obtained by photoelectric conversion. After the accumulated charge is accumulated in all the pixels, the charge accumulated in the exposure period is sequentially output from each pixel as an image signal of the document, and an image output from the global shutter CMOS sensor as an image sensor A signal processing means for performing a predetermined signal processing on the signal and outputting a video signal; By reducing the size of the imaging area of S sensors possess a reduction optical system for focusing the global shutter type CMOS sensor, each of the pixels, the well region of the second conductivity type provided in the surface of the substrate A photoelectric conversion region of a first conductivity type photodiode provided in the well region, a ring-shaped gate electrode provided with an insulating film sandwiched between the well region other than the photoelectric conversion region, and an insulating film The transfer gate electrode provided between the ring-shaped gate electrode and the photoelectric conversion region with an insulating film interposed therebetween, and the surface of the well region excluding the region corresponding to the ring-shaped gate electrode and the transfer gate electrode A high-concentration second conductivity type drain region electrically integrated with the well region, and a position in the well region corresponding to the central opening of the ring-shaped gate electrode A source region of a second conductivity type provided, and a first conductivity type that surrounds the source region and has a conductivity type opposite to the well region provided in contact with the well region in the well region so as not to reach the drain region And a source vicinity region of a conductivity type .

また、上記の目的を達成するため、本発明の画像読取方法は、自動原稿交換装置により交換された読み取り対象の原稿からの光を、グローバルシャッタ型ＣＭＯＳセンサにより光電変換して、原稿の画像信号を出力する画像読取方法であって、自動原稿交換装置により交換された読み取り対象の原稿を交換する原稿交換ステップと、原稿からの光をグローバルシャッタ型ＣＭＯＳセンサの複数の全画素のフォトダイオードに同時に露光して光電変換して得た電荷を全画素にそれぞれ蓄積する露光ステップと、露光ステップで蓄積した電荷を同じ画素内の信号出力用トランジスタへ転送することを全画素一斉に行う転送ステップと、全画素の信号出力用トラジスタへ転送された電荷をしきい値の変化として順次読み出す信号読み出しステップとを１画像読み出し期間単位で繰り返すと共に、信号読み出しステップ終了前に原稿交換ステップを開始し、それらのステップの期間が重なっていることを特徴とする。 In order to achieve the above object, the image reading method according to the present invention photoelectrically converts light from a document to be read exchanged by an automatic document exchange device using a global shutter CMOS sensor, and outputs an image signal of the document. An image reading method for outputting a document, a document replacing step for replacing a document to be read that has been replaced by an automatic document replacing device, and light from the document simultaneously to photodiodes of a plurality of pixels of a global shutter type CMOS sensor. An exposure step for accumulating charges obtained by exposure and photoelectric conversion in all pixels, and a transfer step for performing all pixel simultaneous transfer of the charges accumulated in the exposure step to signal output transistors in the same pixel; A signal readout step for sequentially reading out the charges transferred to the signal output transistors of all pixels as a change in threshold value; With repeated 1 image readout period unit starts document exchange step prior to the end signal reading step, characterized in that the duration of those steps are overlapped.

この発明では、原稿からの光をグローバルシャッタ型ＣＭＯＳセンサの複数の全画素のフォトダイオードに同時に露光して光電変換して得た電荷を全画素にそれぞれ蓄積し、その電荷を同じ画素内の信号出力用トランジスタへ転送することを全画素一斉に行ってから各画素の信号出力用トランジスタから電荷をしきい値の変化として順次に読み出すようにしたため、信号読み出し中は、各画素の原稿から光電変換して得られた電荷は既に信号出力用トランジスタへ転送され終わっているため、信号読み出しステップの開始と同時に原稿交換ステップによる次の原稿の交換作業を開始することができる。 According to the present invention, charges obtained by performing photoelectric conversion by simultaneously exposing light from a document to photodiodes of all pixels of a global shutter type CMOS sensor are accumulated in all pixels, and the charges are stored in signals within the same pixel. Since all the pixels are transferred to the output transistor at the same time, the charge is sequentially read out from the signal output transistor of each pixel as a change in threshold value, so photoelectric conversion is performed from the original of each pixel during signal readout. Since the electric charge obtained in this manner has already been transferred to the signal output transistor, the next original exchanging operation by the original exchanging step can be started simultaneously with the start of the signal reading step.

ここで、上記の画像読取方法で用いる上記のグローバルシャッタ型ＣＭＯＳセンサは、
基板上のリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する基板の位置に設けられたソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように基板に設けられたソース近傍領域とからなる信号出力用トランジスタと、光を電荷に変換して蓄積するフォトダイオードと、フォトダイオードに蓄積された電荷をソース近傍領域へ転送する電荷転送手段とを含む画素が複数２次元配列された構造であり、各画素内の転送手段は、フォトダイオードに蓄積された電荷を、同じ画素内の対応するソース近傍領域へ全画素一斉に転送し、信号出力用トランジスタは、入力された電荷の量をしきい値の変化として出力することを特徴とする。 Here, the global shutter CMOS sensor used in the image reading method is
A ring-shaped gate electrode on the substrate, a source region provided at a position of the substrate corresponding to the central opening of the ring-shaped gate electrode, and a substrate surrounding the source region and not reaching the outer periphery of the ring-shaped gate electrode A pixel including a signal output transistor including a source vicinity region provided in the substrate, a photodiode that converts light into electric charge and accumulates, and a charge transfer unit that transfers the charge accumulated in the photodiode to the source vicinity region Are two-dimensionally arranged, and the transfer means in each pixel transfers the charges accumulated in the photodiode to all corresponding pixels in the same pixel, and the signal output transistor is The amount of input charges is output as a change in threshold value.

本発明によれば、グローバルシャッタ型ＣＭＯＳエリアセンサを用いたことにより、複雑な機構や制御なしに露光と信号読出し作業が分離できるため、信号読出し作業中に原稿の交換が行え、よって、単位時間当たりの画像読み取り量が装置を大型化することなく増加させることができる。 According to the present invention, since the global shutter type CMOS area sensor is used, the exposure and the signal reading work can be separated without complicated mechanisms and controls, so that the document can be exchanged during the signal reading work. The hit image reading amount can be increased without increasing the size of the apparatus.

次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる画像読取装置の一実施の形態の構成図を示す。同図中、図６と同一構成部分には同一符号を付し、素の説明を省略する。図１に示す本実施の形態の画像読取装置は、撮像素子としてグローバルシャッタ型ＣＭＯＳセンサ２０１を用いた点に特徴がある。そこで、このグローバルシャッタ型ＣＭＯＳセンサ２０１について詳細に説明する。 Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram of an embodiment of an image reading apparatus according to the present invention. In the figure, the same components as in FIG. The image reading apparatus of the present embodiment shown in FIG. 1 is characterized in that a global shutter type CMOS sensor 201 is used as an image sensor. The global shutter type CMOS sensor 201 will be described in detail.

図２はグローバルシャッタ型ＣＭＯＳセンサ２０１の一実施の形態の構成図を示し、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図２（Ａ）、（Ｂ）に示すように、本実施の形態のＣＭＯＳセンサ２０１は、ｐ^＋型基板４１上にｐ⁻型エピタキシャル層４２を成長し、このエピタキシャル層４２の表面にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極である平面形状がリング状のゲート電極４５が形成されている。 2A and 2B are configuration diagrams of an embodiment of the global shutter type CMOS sensor 201, where FIG. 2A is a plan view, and FIG. 2B is a longitudinal section along the line XX ′ in FIG. The figure is shown. As shown in FIGS. 2A and 2B, in the CMOS sensor 201 of the present embodiment, a p ⁻ type epitaxial layer 42 is grown on a p ⁺ type substrate 41, and an n well is formed on the surface of the epitaxial layer 42. There are 43. On the n-well 43, a gate electrode 45 having a ring shape as a first gate electrode is formed with a gate oxide film 44 interposed therebetween.

リング状ゲート電極４５の中心部に対応したｎウェル４３の表面にはｎ^＋型のソース領域４６が形成されており、そのソース領域４６に隣接してソース近傍ｐ型領域４７が形成され、更にソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置にはｎ^＋型のドレイン領域４８が形成されている。更に、ドレイン領域４８の下のｎウェル４３中には埋め込みのｐ⁻型領域４９がある。この埋め込みのｐ⁻型領域４９とｎウェル４３は、図２（Ａ）に示す埋め込みフォトダイオード５０を構成している。 An n ⁺ -type source region 46 is formed on the surface of the n-well 43 corresponding to the center portion of the ring-shaped gate electrode 45, a source vicinity p-type region 47 is formed adjacent to the source region 46, and An n ⁺ -type drain region 48 is formed at a position spaced outside the source region 46 and the source vicinity p-type region 47. In addition, there is a buried p ⁻ type region 49 in the n well 43 below the drain region 48. The buried p ⁻ type region 49 and the n-well 43 constitute the buried photodiode 50 shown in FIG.

埋め込みフォトダイオード５０とリング状ゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５５が接続されている。また、上記の各構成の上方には、図２（Ｂ）に示すように遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。 Between the embedded photodiode 50 and the ring-shaped gate electrode 45, there is a transfer gate electrode 51 which is a second gate electrode. The drain region 48, the ring-shaped gate electrode 45, the source region 46, and the transfer gate electrode 51 include a drain electrode wiring 52, a ring-shaped gate electrode wiring 53, a source electrode wiring (output line) 54, and a transfer gate electrode, which are metal wirings, respectively. A wiring 55 is connected. Further, as shown in FIG. 2B, a light shielding film 56 is formed above each of the above components, and an opening 57 is formed at a position corresponding to the embedded photodiode 50 in the light shielding film 56. Has been. The light shielding film 56 is formed of a metal or an organic film. The light reaches the embedded photodiode 50 through the opening 57 and is photoelectrically converted.

次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図３と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１に配置されている。図３ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図２の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバックゲートに接続されている。 Next, the pixel structure of the CMOS sensor and the structure of the entire image sensor will be described with reference to FIG. In the figure, first, pixels are arranged in a pixel spread area 61 in m rows and n columns. In FIG. 3, one pixel 62 of s rows and t columns among these m rows and n columns pixels is represented by an equivalent circuit. The pixel 62 includes a ring-shaped gate MOSFET 63, a photodiode 64, and a transfer gate MOSFET 65. The drain of the ring-shaped gate MOSFET 63 is the n-side terminal of the photodiode 64 and the drain electrode wiring 66 (corresponding to 52 in FIG. 2). , The source of the transfer gate MOSFET 65 is connected to the p-side terminal of the photodiode 64, and the drain is connected to the back gate of the ring-shaped gate MOSFET 63.

なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図２（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ^＋型のソース領域４６及びｎ^＋型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図２（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ⁻型領域４９をソース領域、ソース近傍ｐ型領域４７をドレインとするｐチャネルＭＯＳＦＥＴである。 In FIG. 2B, the ring-shaped gate MOSFET 63 has a p-type region 47 near the source directly below the ring-shaped gate electrode 45 as a gate region, and an n ⁺ -type source region 46 and an n ⁺ -type drain region 48. An n-channel MOSFET. In FIG. 2B, the transfer gate MOSFET 65 has an n well 43 just below the transfer gate electrode 51 as a gate region, a p ⁻ type region 49 embedded with a photodiode 50 as a source region, and a p-type region 47 near the source. A p-channel MOSFET serving as a drain.

図３において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。 In FIG. 3, in order to read a signal for one frame from each pixel of m rows and n columns, there is a circuit 67 for generating a frame start signal for giving a signal to start reading. The frame start signal may be given from outside the image sensor. This frame start signal is supplied to the vertical shift register 68. The vertical shift register 68 outputs a signal indicating which row of pixels is read out from each pixel of m rows and n columns.

各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図２の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図２の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図２の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。 The pixels in each row are connected to a control circuit that controls the potentials of the ring-shaped gate electrode, transfer gate electrode, and drain electrode, and these control circuits are supplied with the output signal of the vertical register 68. For example, the ring-shaped gate electrode of each pixel in the s-th row is connected to the ring-shaped gate potential control circuit 70 via the ring-shaped gate electrode wiring 69 (corresponding to 53 in FIG. 2), and the transfer gate electrode of each pixel is Are connected to the transfer gate potential control circuit 72 via the transfer gate electrode wiring 71 (corresponding to 55 in FIG. 2), and the drain electrode of each pixel is drained via the drain electrode wiring 66 (corresponding to 52 in FIG. 2). It is connected to the potential control circuit 73. Each control circuit 70, 72, 73 is supplied with an output signal from the vertical shift register 68.

なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路７３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ６８の両方と接続して表現している。 Since the ring-shaped gate electrode is controlled for each row, wiring is performed in the horizontal direction. However, since the transfer gate electrode is controlled simultaneously for all pixels, the wiring direction is not limited and the vertical direction may be used. Here, it is expressed as wiring in the horizontal direction. The drain potential control circuit 73 controls all the pixels at the same time, but may be controlled for each row. Therefore, the drain potential control circuit 73 is represented by being connected to both the frame start signal and the vertical register 68.

画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図２の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。 The source electrode of the ring-shaped gate MOSFET 63 of the pixel 62 is branched into two via a source electrode wiring 74 (corresponding to 54 in FIG. 2), one of which is supplied to a source potential control circuit 75 that controls the source electrode potential via a switch SW1. The other is connected to the signal readout circuit 76 via the switch SW2. When reading the signal, the switch SW1 is turned off and the switch SW2 is turned on. When the source potential is controlled, the switch SW1 is turned on and the switch SW2 is turned off. Since the signal is output in the vertical direction, the wiring direction of the source electrode is set to be vertical.

信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。 The signal readout circuit 76 is configured as follows. The output of the pixel 62 is performed from the source of the ring-shaped gate MOSFET 63, and a load, for example, a current source 77 is connected to the output line 74. Therefore, it is a source follower circuit. One end of each of the capacitor C1 and the capacitor C2 is connected to the current source 77 via the switch sc1 and the switch sc2. One end of each of the capacitors C1 and C2 whose other ends are grounded is connected to the inverting input terminal and the non-inverting input terminal of the differential amplifier 78, and the potential difference between the capacitors C1 and C2 is output from the differential amplifier 78. It is like that.

このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。 Such a signal readout circuit 76 is called a CDS circuit (correlated double sampling circuit), and various circuits other than the method described here have been proposed, and the circuit is not limited to this circuit. The signal output from the signal readout circuit 76 is output via the output switch swt. The output switches swt in the same column are subjected to switching control by a signal output from the horizontal shift register 79.

次に、図３に示すＣＭＯＳセンサの駆動方法について、図４のタイミングチャートと共に説明する。まず、図４（１）に示す期間では、埋め込みのフォトダイオード（図２（Ａ）の５０、図３の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。 Next, a method for driving the CMOS sensor shown in FIG. 3 will be described with reference to the timing chart of FIG. First, in the period shown in FIG. 4A, light is incident on the embedded photodiode (50 in FIG. 2A, 64 in FIG. 3, etc.), and an electron / hole pair is generated due to the photoelectric conversion effect. Holes accumulate in the buried p ^- type region 49 of the diode. At this time, the potential of the transfer gate electrode 51 is the same as the drain potential Vdd, and the transfer gate MOSFET 65 is off. These accumulations are performed at the same time as the previous frame read operation is being performed.

続く図４（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図２（Ａ）の５０、図３の６４等）からリング状ゲート電極（図２の４５）のソース近傍ｐ型領域（図２の４７）にホールを転送することである。そのため、図４（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図２の４１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。 In the subsequent period shown in FIG. 4 (2), when the reading of the previous frame is completed, a new frame start signal is transmitted as shown in FIG. First, all the pixels are performed simultaneously from the photodiode (50 in FIG. 2A, 64 in FIG. 3) to the p-type region (47 in FIG. 2) near the source of the ring-shaped gate electrode (45 in FIG. 2). It is to transfer the hole. Therefore, as shown in FIG. 4B, the transfer gate control signal output from the transfer gate potential control circuit 72 falls from Vdd to Low2, the potential of the transfer gate electrode (41 in FIG. 2) becomes Low2, and the transfer gate MOSFET 65 Turns on.

このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図４（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。 At this time, the potential of the ring-shaped gate electrode wiring 69 controlled by the ring-shaped gate potential control circuit 70 changes from Low to Low1 as shown in FIG. 4C, but Low2 is larger than Low1. Low1 may be the same as Low. Most simply, Low1 = Low = 0 (V) is set.

一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図４（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。 On the other hand, the source potential of all the pixels including the source potential supplied from the source potential control circuit 75 to the source of the ring-shaped gate MOSFET 63 from the source electrode wiring 74 through the switch SW1 is as shown in FIG. The potential is set to S1. S1> Low1, which keeps the ring-shaped gate MOSFET 63 off and prevents current from flowing. As a result, charges (holes) accumulated in the photodiodes of all the pixels are transferred all at once under the ring-shaped gate electrodes of the corresponding pixels.

図２（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。 In the region below the ring-shaped gate electrode 45 shown in FIG. 2 (B), the p-type region 47 near the source has the lowest potential, so the holes accumulated in the photodiode reach the p-type region 47 near the source. Accumulated in. As a result of the accumulation of holes, the potential of the p-type region 47 near the source rises.

続いて、図４（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図２（Ａ）の５０、図３の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。 Subsequently, in the period shown in FIG. 4C, the transfer gate electrode becomes Vdd again and the transfer gate MOSFET 65 is turned off as shown in FIG. As a result, in the photodiode (50 in FIG. 2A, 64 in FIG. 3, etc.), electron-hole pairs are generated again due to the photoelectric conversion effect, and holes start to accumulate in the buried p ⁻ -type region 49 of the photodiode. This accumulation operation is continued until the next charge transfer.

一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図４（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。 On the other hand, since the read operation is performed in units of rows, the potential of the ring-shaped gate electrode is low as shown in FIG. 4C in the period (3) in which the first to (s−1) th rows are read. In this state, a standby state is entered with holes accumulated in the p-type region 47 near the source. The source potential can take various values depending on the value of the signal from the pixel while the signal is read from another row. The ring-shaped gate electrode potential can take various values for each row, but is set to Low in the s-th row, and the ring-shaped gate MOSFET 63 is in an off state.

続く図４（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図４（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図４（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。 In the subsequent period shown in FIGS. 4 (4) to (6), pixel signal readout is performed. This signal readout operation will be described representatively for the pixel 62 in the s-th row and the t-th column. First, in the state where holes are accumulated in the p-type region 47 near the source, the vertical shift register 68 shown in FIG. In the period (4) in which the output signal is at a low level as shown in FIG. 5H, the ring-shaped gate electrode 45 is controlled by the control signal output from the ring-shaped gate potential control circuit 70 to the ring-shaped gate electrode wiring 69. Is raised from Low to Vg1, as shown in FIG.

ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ（ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図４（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。 Here, the potential Vg1 is between the potentials Low, Low1, and Vdd described above.
Low ≦ Low1 ≦ Vg1 ≦ Vdd (where Low <Vdd)
Is an electric potential that holds the inequality. In the period (4), the switch SW1 is turned off as shown in FIG. 4I, the switch SW2 is turned on as shown in FIG. 4J, and the switch sc1 is turned on as shown in FIG. The switch sc2 is turned off as shown in FIG.

この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。 As a result, the source follower circuit connected to the source of the ring-shaped gate MOSFET 63 works, and the source potential of the ring-shaped gate MOSFET 63 is S2 (= Vg1-Vth1) in the period (4) as shown in FIG. Become. Here, Vth1 is a threshold voltage of the ring-shaped gate MOSFET 63 in a state in which there is a hole in the back gate (p-type region 47 near the source). The source potential S2 is stored in the capacitor C1 through the switch sc1 that is turned on.

続く図４（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図４（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。 In the subsequent period shown in FIG. 4 (5), the potential of the ring-shaped gate electrode 45 is set as shown in FIG. 4 (K) by the control signal output from the ring-shaped gate potential control circuit 70 to the ring-shaped gate electrode wiring 69. At the same time as raising to High1, the switch SW1 is turned on and the switch SW2 is turned off as shown in FIGS. 1I and 1J, and the source potential output from the source potential control circuit 75 is shown in FIG. Raise to Highs as shown. Here, High1 and Highs> Low1.

上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。 The values of the potentials High1 and Highs may be the same or different, but High1 and Highs ≦ Vdd are desirable for simplicity of design. In a simple setting, High1 = Highs = Vdd. Further, it is desirable to set the potential so that the ring-shaped gate MOSFET 63 is turned on and no current flows. As a result, the potential of the p-type region 47 near the source rises, and holes are discharged to the epitaxial layer 42 beyond the barrier of the n-well 43 (reset).

続く図４（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図４（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図４（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。 In the subsequent period shown in FIG. 4 (6), the same signal readout state as in the period (4) is set again. However, unlike the period (4), as shown in FIGS. 4M and 4N, the switch sc1 is turned off and the switch sc2 is turned on. The ring-shaped gate electrode is set to Vg1 which is the same as that in the period (4) as shown in FIG. However, in this period (6), holes are discharged to the substrate in the immediately preceding period (5), and no holes are present in the p-type region 47 near the source. Therefore, the source potential of the ring-shaped gate MOSFET 63 is as shown in FIG. L), the period (6) is S0 (= Vg1-Vth0). Here, Vth0 is the threshold voltage of the ring-shaped gate MOSFET 63 in a state where there is no hole in the back gate (p-type region 47 near the source).

このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図４（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図３の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図４（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。 The source potential S0 is stored in the capacitor C2 through the switch sc2 that is turned on. The differential amplifier 78 outputs the potential difference between the capacitors C1 and C2. That is, the differential amplifier 78 outputs (Vth0−Vth1). This output value (Vth0-Vth1) is a change in threshold value due to hole charge. Thereafter, among the pulses shown in FIG. 4F output from the horizontal shift register 79, the output switch swt in FIG. 3 is turned on based on the output pulse in the t-th column shown in FIG. During the ON period, as schematically shown by hatching in FIG. 4 (P), the threshold value change due to the Hall charge from the differential amplifier 78 is output to the outside of the sensor as the output signal Vout of the pixel 62.

続いて、図４に（７）で示す期間では、再びリング状ゲート電極４５の電位を図４（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図４（Ｇ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。 Subsequently, in the period indicated by (7) in FIG. 4, the potential of the ring-shaped gate electrode 45 is set to low again as shown in FIG. It waits until the signal processing of the next row is completed (until the readout of the pixels of the s + 1 row to the nth row is completed). During these readout periods, the photodiode 64 is accumulating holes due to the photoelectric conversion effect. Thereafter, the process returns to the period (1) and repeats from the hole transfer. As a result, the output signal shown in FIG. 4G is read from each pixel. When signals are read from all pixels, the next frame is started again.

上記の図２（Ａ）、（Ｂ）に示す構成の固体撮像素子は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図３に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。 2A and 2B, the ring-shaped gate MOSFET 63 having the ring-shaped gate electrode 45 is an amplifying MOSFET, and as shown in FIG. It is a kind of CMOS sensor in the sense that it has an amplifying MOSFET. In this CMOS sensor, the charge (hole) accumulated in the photodiode is transferred to the p-type region 47 in the vicinity of the source under the ring-shaped gate electrode of the corresponding pixel at the same time. Is realized.

なお、図４の期間（５）のリセット時のソース電極配線７４の電位供給は、ソース電位制御回路７５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線７４をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。 Note that the potential supply of the source electrode wiring 74 at the time of resetting in the period (5) of FIG. That is, in the period (5), both the switches SW1 and SW2 are turned off, and the source electrode wiring 74 is floated. Here, when the potential of the ring-shaped gate electrode wiring 69 is High1, the ring-shaped gate MOSFET 63 is turned on, current is supplied from the drain to the source electrode, and the source electrode potential rises. As a result, the potential of the p-type region 47 in the vicinity of the source is raised, and holes are discharged to the p-type epitaxial layer 42 beyond the barrier of the n-well 43 (reset). The source electrode potential when the holes are completely discharged becomes High1-Vth0. This method can reduce the number of transistors that supply Highs in the source potential control circuit 75, and as a result, the chip area can be reduced.

なお、図３の画素６２の回路構成は簡略化して示してある。画素６２の回路は、厳密には、転送ゲートＭＯＳＦＥＴ６５のソースとリング状ゲートＭＯＳＦＥＴ６３のバックゲートとの間に、リング状ゲート電極配線６９と転送ゲート電極配線７１の各電位に連動したスイッチが設けられる構成である。このスイッチは、リング状ゲート電極配線６９の電位Ｌｏｗ１と、転送ゲート電極配線７１の電位Ｌｏｗ２との間に、Ｌｏｗ１≦Ｌｏｗ２の関係があるときはオン状態になり、Ｌｏｗ１＞Ｌｏｗ２の関係があるときにはオフ状態になる。 Note that the circuit configuration of the pixel 62 in FIG. 3 is simplified. Strictly speaking, the circuit of the pixel 62 is provided with a switch linked to each potential of the ring-shaped gate electrode wiring 69 and the transfer gate electrode wiring 71 between the source of the transfer gate MOSFET 65 and the back gate of the ring-shaped gate MOSFET 63. It is a configuration. This switch is turned on when there is a relationship of Low1 ≦ Low2 between the potential Low1 of the ring-shaped gate electrode wiring 69 and the potential Low2 of the transfer gate electrode wiring 71, and when there is a relationship of Low1> Low2. Turns off.

このスイッチを設けることにより、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位が、転送ゲート電極６１（電位Ｌｏｗ２）の下の基板電位よりも高くなっていて、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位がバリアとして働き、ホールがソース近傍ｐ型領域４７に達することができないという現象を回路的に表現できる。しかしながら、転送時は上記のＬｏｗ１≦Ｌｏｗ２の条件は、電位制御回路７０、７２等により常に満たされているので、図３ではこのスイッチを省略して図示している。 By providing this switch, the substrate potential under the ring-shaped gate electrode 45 (potential Low1) is higher than the substrate potential under the transfer gate electrode 61 (potential Low2), and the ring-shaped gate electrode 45 (potential). The phenomenon that the substrate potential under Low 1) functions as a barrier and the holes cannot reach the p-type region 47 near the source can be expressed in a circuit form. However, at the time of transfer, the above condition of Low1 ≦ Low2 is always satisfied by the potential control circuits 70, 72, etc., and therefore this switch is omitted in FIG.

次に、上記の構成及び動作をするグローバルシャッタ型ＣＭＯＳセンサ２０１を用いた、本実施の形態の画像読取装置の画像読み取りのプロセスフローについて図５を参照して説明する。まず、原稿交換作業が行われる（図５の３０１）。これは図１の自動原稿交換装置１０７により行われる。原稿交換を行うと、続いてグローバルシャッタ型ＣＭＯＳセンサ２０１による露光、つまり原稿１０３からの光をフォトダイオード５０で光電変換する（図５の３０２）。これは図４の期間（１）に当たる。この露光は、各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われる。 Next, an image reading process flow of the image reading apparatus of the present embodiment using the global shutter type CMOS sensor 201 having the above configuration and operation will be described with reference to FIG. First, a document replacement operation is performed (301 in FIG. 5). This is performed by the automatic document changer 107 in FIG. When the original is exchanged, the exposure by the global shutter type CMOS sensor 201, that is, the light from the original 103 is photoelectrically converted by the photodiode 50 (302 in FIG. 5). This corresponds to the period (1) in FIG. This exposure is performed in the same one frame period without any timing shift for each line.

次に、一定期間の露光後、グローバルシャッタ型ＣＭＯＳセンサ２０１内の転送ゲート（図３の転送ゲートＭＯＳＦＥＴ６５等）により、全画素の電荷が一斉に各画素の所定領域（図３のリング状ゲートＭＯＳＦＥＴ６３のバックゲート（図２（Ｂ）のソース近傍ｐ型領域４７））に転送される（図５の３０３）。これは図４の期間（２）に当たる。その後、読み出し回路により、読み出し期間内で、順次各画素からの信号が読み出される（図５の３０４）。 Next, after exposure for a certain period, the charges of all the pixels are simultaneously transferred to a predetermined region (ring-shaped gate MOSFET 63 in FIG. 3) by the transfer gate (transfer gate MOSFET 65 in FIG. 3) in the global shutter CMOS sensor 201. To the back gate (p-type region 47 near the source in FIG. 2B) (303 in FIG. 5). This corresponds to the period (2) in FIG. Thereafter, signals from each pixel are sequentially read out by the readout circuit within the readout period (304 in FIG. 5).

この信号読み出し期間内で次の原稿の交換作業が並行して行われる（図５の３０５）。この交換作業中にグローバルシャッタ型ＣＭＯＳセンサ２０１のフォトダイオード５０には、次の原稿からの光が入り、光電変換が行われるが、交換直前の原稿１０３を露光して得られた信号電荷は、図５の転送期間３０３で既に図２（Ｂ）に示したソース近傍ｐ型領域４７に転送済みなので、このときフォトダイオード５０で光電変換して得られた電荷は、交換直前の原稿１０３を露光して得られた信号電荷に影響を与えない。 Within this signal readout period, the next document replacement operation is performed in parallel (305 in FIG. 5). During the replacement work, light from the next original enters the photodiode 50 of the global shutter CMOS sensor 201 and undergoes photoelectric conversion. The signal charge obtained by exposing the original 103 immediately before the replacement is Since it has already been transferred to the p-type region 47 near the source shown in FIG. 2B in the transfer period 303 of FIG. 5, the charge obtained by photoelectric conversion by the photodiode 50 at this time exposes the original 103 immediately before the replacement. The signal charge obtained in this way is not affected.

図５の３０４で示す期間で最初の原稿の信号読み出しが終了した後、次の原稿の交換作業３０５が終了する。続いてグローバルシャッタ型ＣＭＯＳセンサ２０１のフォトダイオード５０が、交換された次の原稿からの光を光電変換して新しい電荷の蓄積を開始する（図５の３０６）。これは図４の期間（１）に当たる。この露光は、各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われる。以下、上記と同様にして信号電荷の転送（図５の３０７）、信号読み出し（図５の３０８）が順次に行われる。 After the signal reading of the first document is completed in the period indicated by 304 in FIG. 5, the next document replacement operation 305 is completed. Subsequently, the photodiode 50 of the global shutter type CMOS sensor 201 photoelectrically converts the light from the next replaced original and starts accumulating new charges (306 in FIG. 5). This corresponds to the period (1) in FIG. This exposure is performed in the same one frame period without any timing shift for each line. Thereafter, signal charge transfer (307 in FIG. 5) and signal readout (308 in FIG. 5) are sequentially performed in the same manner as described above.

以下、上記と同様の動作が繰り返され、前の原稿を読み取った信号の読み出し期間中に並行して、次の原稿の交換作業が開始され、前の原稿の読み出し信号出力終了後に、交換終了した次の原稿の読み取りが開始されるので、図６に示した従来の画像読取装置に比べて単位時間当りの画像読み取り量を増加でき、また、図１０に示した従来の画像読取装置で必要としたメカニカルシャッタ１０８や発光装置制御回路１０９が不要であるので、装置の構成が簡単で制御も簡単となり、装置全体の小型化も可能である。 Thereafter, the same operation as described above was repeated, and the replacement operation of the next document was started in parallel with the readout period of the signal obtained by reading the previous document. After the output of the read signal of the previous document, the replacement was completed. Since reading of the next document is started, the amount of image reading per unit time can be increased as compared with the conventional image reading apparatus shown in FIG. 6, and is also necessary for the conventional image reading apparatus shown in FIG. Since the mechanical shutter 108 and the light emitting device control circuit 109 are not required, the configuration of the device is simple and the control is simple, and the entire device can be downsized.

なお、本発明は以上の実施の形態に限定されるものではなく、例えば、図５で原稿交換ステップ３０５は信号読出しステップ３０４よりも長いが、短くするようにしてもよく、また、両ステップ３０４と３０５の開始時刻は同時でなくてもよく、要は信号読出しステップの終了前に原稿交換ステップが開始され、両ステップの期間が重なっていればよい。 Note that the present invention is not limited to the above embodiment. For example, in FIG. 5, the document exchange step 305 is longer than the signal reading step 304 but may be shortened. 305 and 305 do not have to start at the same time. In short, it is sufficient that the document exchange step is started before the end of the signal reading step and the periods of both steps overlap.

本発明の画像読取装置の一実施の形態の構成図である。1 is a configuration diagram of an embodiment of an image reading apparatus of the present invention. FIG. 図１のグローバルシャッタ型ＣＭＯＳセンサの１画素分の素子構造の平面図とそのＸ−Ｘ’線に伴う断面図である。FIG. 2 is a plan view of an element structure for one pixel of the global shutter type CMOS sensor of FIG. 1 and a cross-sectional view taken along line X-X ′. 本発明で用いるグローバルシャッタ型ＣＭＯＳセンサの全体構成を電気等価回路で示した図である。It is the figure which showed the whole structure of the global shutter type | mold CMOS sensor used by this invention with the electrical equivalent circuit. 図２のＣＭＯＳセンサの動作を説明するタイミングチャートである。3 is a timing chart for explaining the operation of the CMOS sensor of FIG. 2. 本発明の画像読取装置の一実施の形態のプロセスフロー説明図である。It is process flow explanatory drawing of one Embodiment of the image reading apparatus of this invention. 従来の画像読取装置の一例の構成図である。It is a block diagram of an example of the conventional image reading apparatus. 従来の画像読取装置で用いられるローリングシャッタ型ＣＭＯＳセンサの一例の回路図である。It is a circuit diagram of an example of a rolling shutter type CMOS sensor used in a conventional image reading apparatus. 図７の動作説明用タイミングチャートである。8 is a timing chart for explaining the operation of FIG. 図６の従来の画像読取装置の一例のプロセスフローを示す図である。It is a figure which shows the process flow of an example of the conventional image reading apparatus of FIG. ローリングシャッタ型ＣＭＯＳセンサを用いたまま課題を解決しようとした場合の従来の画像読取装置の構成図である。It is a block diagram of the conventional image reading apparatus at the time of trying to solve a subject, using a rolling shutter type | mold CMOS sensor.

Explanation of symbols

４３ｎウェル
４５リング状ゲート電極
４６ｎ^＋型ソース領域
４７ソース近傍ｐ型領域
４８ｎ^＋型ドレイン領域
４９埋め込みｐ⁻型領域
５０、６４フォトダイオード
５１転送ゲート電極
５２、６６ドレイン電極配線
５３、６９リング状ゲート電極配線
５４、７４ソース電極配線（出力線）
５５、７１転送ゲート電極配線
６１画素敷き詰め領域
６２画素
６３リング状ゲートＭＯＳＦＥＴ
６５転送ゲートＭＯＳＦＥＴ
１０２縮小光学系
１０３原稿
１０４発光装置
１０５画像処理装置
１０６出力装置
１０７原稿自動交換装置
２０１グローバルシャッタ型ＣＭＯＳセンサ
３０１、３０５原稿交換ステップ
３０２、３０６露光ステップ
３０３、３０７転送ステップ
３０４、３０８信号読み出しステップ

43 n well 45 ring-shaped gate electrode 46 n ⁺ type source region 47 near source p type region 48 n ⁺ type drain region 49 buried p ⁻ type region 50, 64 photodiode 51 transfer gate electrode 52, 66 drain electrode wiring 53, 69 Ring-shaped gate electrode wiring 54, 74 Source electrode wiring (output line)
55, 71 Transfer gate electrode wiring 61 Pixel covering area 62 Pixel 63 Ring-shaped gate MOSFET
65 Transfer gate MOSFET
DESCRIPTION OF SYMBOLS 102 Reduction optical system 103 Original 104 Light-emitting device 105 Image processing apparatus 106 Output device 107 Automatic document changer 201 Global shutter type CMOS sensor 301, 305 Original change step 302, 306 Exposure step 303, 307 Transfer step 304, 308 Signal read step

Claims

In an image reading apparatus that photoelectrically converts light from a document to be read by an image sensor and outputs an image signal of the document,
A first conductivity type on the substrate, a pixel includes an optical signal output transistor and a photodiode having a ring-shaped gate electrode are arranged more two-dimensional, the document to the photodiode of the plurality of all the pixels A global shutter type CMOS sensor as the image pickup device that accumulates charges obtained by photoelectric exposure and photoelectric conversion simultaneously in all pixels, and then sequentially outputs the charges accumulated during the exposure period from each pixel as an image signal of the document. When,
Signal processing means for performing predetermined signal processing on the image signal output from the global shutter type CMOS sensor and outputting a video signal;
Possess a reduction optical system for focusing the global shutter type CMOS sensor by reducing a light image to the size of the imaging area of the global shutter type CMOS sensor with light from the document, each of said pixels,
A well region of a second conductivity type provided on the surface of the substrate;
A photoelectric conversion region of the photodiode of the first conductivity type provided in the well region;
The ring-shaped gate electrode provided on the well region other than the photoelectric conversion region with an insulating film interposed therebetween;
Between the ring-shaped gate electrode on the insulating film and the photoelectric conversion region, a transfer gate electrode provided on the well region with the insulating film interposed therebetween,
A high concentration second electrically integrated with the well region provided in at least a part of the surface of the well region excluding the region corresponding to the ring-shaped gate electrode and the transfer gate electrode. A drain region of a conductivity type of
A source region of a second conductivity type provided at a position in the well region corresponding to the central opening of the ring-shaped gate electrode;
A source vicinity region of a first conductivity type having a conductivity type opposite to the well region provided in contact with the well region in the well region so as to surround the source region and not reach the drain region;
An image reading apparatus comprising:

An image reading method for photoelectrically converting light from a document to be read exchanged by an automatic document exchange device by a global shutter type CMOS sensor and outputting an image signal of the document,
A document replacement step of replacing the document to be read that has been replaced by the automatic document replacement device;
An exposure step of simultaneously storing the light obtained by photoelectric conversion by exposing the light from the original to the photodiodes of all the pixels of the global shutter type CMOS sensor in all the pixels;
A transfer step of simultaneously transferring all the charges accumulated in the exposure step to a signal output transistor in the same pixel; and
A signal readout step of sequentially reading out the charges transferred to the signal output transistors of all the pixels from each pixel as a change in threshold value is repeated in units of one image readout period, and before the completion of the signal readout step, An image reading method characterized in that an exchange step is started and the periods of these steps overlap.

The global shutter CMOS sensor is
A ring-shaped gate electrode on the substrate; a source region provided at a position of the substrate corresponding to a central opening of the ring-shaped gate electrode; and surrounding the source region and reaching an outer periphery of the ring-shaped gate electrode A signal output transistor comprising a source vicinity region provided on the substrate so as not to
The photodiode for converting light into electric charge and storing it;
A plurality of two-dimensionally arranged pixels including charge transfer means for transferring the charge accumulated in the photodiode to the source vicinity region;
The transfer means in each pixel transfers all the charges accumulated in the photodiode to the corresponding source vicinity region in the same pixel all at once, and the signal output transistor 3. The image reading method according to claim 2, wherein the quantity is output as a change in threshold value.