JP4638099B2 - 柔軟で効率的なチャネライザ・アーキテクチャ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、概して無線通信システム、より特定すれば、無線通信システムに使用される柔軟で効率的なチャネライザアーキテクチャ及びデ−チャネライザキテクチャに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
携帯電話産業は、米国及びその他の国々で飛躍的に商業活動を拡大している。主要大都市では、予想をはるかに越えた規模で拡大し、急速にシステム容量を超過しつつある。この傾向が続くならば、当該産業の成長の影響は、最小規模の市場にさえ直に到達するであろう。高品質のサービスを維持し、且つ価格上昇を回避するためだけでなく、この増加する容量需要へ対応するための革新的な解決が必要となっている。
【０００３】
より大きなシステム容量の必要性によって発生する課題に加えて、将来の移動通信システムと基地局の設計者には、彼ら特有の課題がある。例えば、当該産業における周知の課題は、コスト効率がよく、動的に柔軟性のあるシステムの提供である。システム設計者の関心は、様々な標準（例えば、周波数分割多元アクセス、時分割多元アクセス等）の並存を動的に処理し、各標準に複数のチャネルを動的に割当て、且つ、システムのためのハードウェアを実質的に増加させることなく、複数の帯域幅を同時に処理することである。スタートアップの間に基地局のために個々のコンフィギュレーションをダウンロードすることから、フレーム単位で、又はスロット単位での継続的に変化する状態（標準の変更等）を処理する能力まで、動的柔軟性の必要性は、多くの基地局にとって重要である。
【０００４】
図１には、フレーム単位又はスロット単位での複数の様々な標準の経時的な動的割当てが図示されている。図示したように、少ない帯域幅しか必要としないデジタルアメリカン移動電話システム（ＤＡＭＰＳ）通信に例示した第１フレーム（つまり、フレーム♯１）の３つのスロット全てが割当てられている。図示したように、例示した第２フレーム全体は、ＤＡＭＰＳ通信よりも広い帯域幅を要求するＥＤＧＥ伝送に使用されている。例示したＮ番目のフレームのタイムスロットは、ＥＤＧＥ及び移動通信のためのグローバルシステム（ＧＳＭ）通信の双方に割当てられ、一方で、例示したＮ＋１番目のフレームは、広帯域コード分割多元アクセス（ＣＤＭＡ）通信に割当てられている。図１から明らかなように、将来のシステムは、異なる帯域幅を要求する様々な標準をサポートできることが必要となるであろう。
【０００５】
図２に、各々が異なるチャネル数、ＣＸ♯Ｙ（ここで、Ｘは標準、Ｙは搬送波数である）を有する、多くの異なる標準（例えば、ＦＤＭＡ♯１…Ｋ、ＴＤＭＡ♯１…Ｍ、ＣＤＭＡ♯１…Ｎ）をサポートすることができるデジタルチャネライザを含む従来の基地局受信機アーキテクチャを図示する。図示したように、従来の基地局受信機アーキテクチャは、無線周波数（ＲＦ）信号を受信し、該信号をＲＦフロントエンド２２０へ転送するアンテナ２１０を具備し、ここで、該信号は、中間周波数（ＩＦ）へダウンコンバートされる。ＲＦフロントエンド２２０は、低ノイズ増幅器（ＬＮＡ）、フィルタ、及び混合器等の部品から構成される。ＩＦ信号は、その後、アナログ‐デジタル変換器（ＡＤＣ）を介してデジタル信号へ変換される。
【０００６】
動的柔軟性を達成するため、従来の基地局ではデジタルチャネライザ２４０及びチャネライザアルゴリズムが利用される場合もある。例示的なチャネライザ／デ−チャネライザルゴリズムとしては、修正高速コンボリューション（ＭＦＣ）アルゴリズムを挙げることができ、これは、現在出願中で、本発明の譲受人リチャード・ヘルベルグに譲渡された、１９９８年９月１８日出願の米国特許出願番号０９／１５６，６３０、及び、スウェーデン国特許出願番号９８０２０５０−７に詳述されており、これを共に本明細書に参照して取り込む。このアルゴリズムを利用するチャネライザの機能は、他の周波数の信号が所望の信号に干渉しないように各チャネルをフィルタによって充分フィルタ処理することである。その結果は、ＣＤＭＡベースのシステムのためのレイク検出器、又は、ＴＤＭＡベースのシステムのための等化器等のベースバンドプロセッサ（図示せず）に入力されることができるバンドが制限された信号である。
【０００７】
米国特許出願０９／１５６，６３０に記載のチャネライザ／デ−チャネライザルゴリズムは、パラメータ（フィルタパラメータ、異なる標準のデータ率等）の動的割当て、および、多様な帯域幅要件を有した多様な標準と可変的な数のチャネルの処理などのチャネライゼーション処理に適している。チャネライザ／デ−チャネライザルゴリズムが柔軟でもあり且つ凡庸的でもある一方で、そのアルゴリズムの柔軟性と凡庸性を維持しつつ、同時に高い計算コストを要さず、又は、大きなハードウェア増加に繋がらないようなアルゴリズムに適したハードウェア・インプルメンテーションが求められている。
【０００８】
図３には、デジタルチャネラーザーのための典型的なハードウェアアーキテクチャが図示されている。図示されているように、デジタルチャネライザは、多数の様々な処理鎖４００−１ないし４００−Ｎを具備し、各鎖は、複数のチャネル１−Ｎ（Ｎは、概して４等の小さい数である）の一つに入力される。各処理鎖は、数値制御オシレータ（ＮＣＯ）、及び、カスケードされたデジタルフィルタの１群を有する。実行に際して、第一チャネル（例えば、チャネル１）のためのＡＤＣ２３０からのデータは、第一チャネル、つまり、処理鎖４００−１に関連しているデジタルチャネライザの処理鎖へ入力される。ＮＣＯ−４１０−１は、受信周波数をベースバンド周波数へダウンコンバートし、当該信号のコンポーネントＩ及びＱを発生させる。そして、当該コンポーネントＩ及びＱは、１組のデータストリームに対するカスケードされたデジタルフィルタへ入力される。当該カスケードされたフィルタのタイプは様々であり、典型的には、カスケードされたインテグレータ‐コンバイナー（ＣＩＣ）、ハーフバンド又は、残響有限フィルタ（ＦＩＲ）である。異なるフィルタは、フィルタ係数、ゲイン、及びデシメーション因数としてプログラム可能なパラメータを有する。そして、この結果ＩとＱが第一鎖４００−１のフィルタからベースバンドプロセッサ（図示せず）へ入力される。当業者であれば、他の処理鎖も同様な態様で実行されることを理解するであろう。
【０００９】
図３に図示されたような、１チャネルを基本としたデータストリーム処理に基づくチャネライザ／デ−チャネライザの柔軟性は、それぞれの個々のチャネル内で限定的なものとなるであろう。各チャネルのための計算資源は、当該鎖の各個別モジュールのための様々な標準要件の合計によって決定される。当該鎖の個々のモジュールいずれも、当該特定されたモジュールに対して最も厳しい要件を有する標準に対して特定されなければならない。これは、鎖全体が可能性ある全ての標準をサポートするために重複特定され、その結果、シリコンエリアのオーバーヘッドやエネルギー消費が増大することを意味する。更に、チャネル数は固定されているため（例えば、チャネライザがサポートする処理鎖の数に固定される）、必要とされるチャネル数がデジタルチャネライザによってサポートされる固定数と相違する場合、システムは、非効率なものとなる。
【００１０】
計算コストやハードウェアを著しく増加させることなく、継続的に変化する状態に動的に適応できるチャネライザ／デ−チャネライザが必要である。
【００１１】
【課題を解決するための手段】
本発明は、最小限のハードウェア装備で、変化するシステム要件に動的に対応することができるデジタルチャネライザ／デ−チャネライザを提供する。本発明の例示的な実施態様によると、デジタルチャネライザ／デ−チャネライザは、修正された高速コンボリューションアルゴリズムとともに利用されるのであるが、これは、異なる帯域幅、可変的数のチャネル、並存する複数の標準、及びチャネルと標準の動的割当てを処理するために動的に調整することが可能な複数の専用の、最適化されたパイプラインモジュールを含む。
【００１２】
【発明の実施の形態】
上記の本発明の目的及び特徴は、添付図面を参照し、以下の好適な実施態様の詳細な説明からより明確になるであろう。
【００１３】
以下の記載では、本発明の十全な理解のため、説明であって限定の意図なく、特定の回路、回路要素、技術等が記載されている。しかし、本発明は、これら以外の実施態様によっても実施可能であることは当業者にとって自明であろう。その他、本発明の説明が不明瞭にならないように、周知の方法、装置、及びサーキットについては説明を省略した。
【００１４】
図４には、従来の、データストリーム、デジタルチャネライザに利用されているＭＦＣアルゴリズムが図示されている。図４では、デジタルチャネライザは、重複ブロック発生機４１０、Ｎ−ポイント離散フーリエ変換（ＤＦＴ）及び複数のチャネル特定処理鎖４３０-１乃至４３０-Ｎを具備する。チャネル特定処理鎖のいずれもが、当該鎖の関連チャネルの要件に従って同様に形成され、調整される。例えば、処理鎖４３０-１は選択ビンブロック４３２−１、ｎデータをｎ係数で乗算する乗算器ブロック４３４−１、ｎとｍの値が各個別のパケット及びチャネルごとに異なり、且つ柔軟なｍ‐ポイント逆離散フーリエ変換（ＩＤＦＴ）４３６−１、重複ブロック結合器４３８−１、及びその他のフィルタリング及び信号処理ブロック４４０−１を具備する。
【００１５】
実行に際して、ＡＤＣ２３０は、デジタルデータのストリームを重複ブロック発生機４１０へ提供し、ここでデータのブロックが形成される。形成されたブロックは、その後、ＤＦＴアルゴリズムへ入力される。ＤＦＴアルゴリズムは、ブロック４２０で完了する。ＤＦＴ処理の結果は、信号が受信されたチャネルに対応する特定の処理鎖に転送される。例えば、信号がチャネル１に受信されると、Ｎ−ポイントのＤＦＴ処理ブロックは、その結果を処理鎖４３０−１へ転送することになる。ＤＦＴ処理の結果、ＤＦＴの出力は、一般には正しい順番ではない。従って、ビンセレクトブロック４３２−１は、出力配列を並べ替え、必要なビンだけを選択することによって、これを補償する。必要なビンの数は、フィルタ係数の数に応じて決まる。
【００１６】
選択されたビンは、乗算器ブロック４３４−１で、フィルタ周波数係数と乗算される。そして、ＩＤＦＴ４３６−１が先の乗算の結果に基づいて完了する。ＩＤＦＴ４３６−１から出力されたブロックは、重複ブロック結合器４３８−１へ転送され、ここで当該ブロックは、結合される。結合ブロックは、ブロック４４０−１へ転送され、ここで、更なるフィルタリングや信号処理が実行される。上記に記載されたようなチャネライザ実行へ改善する考えが、現在係属中で、本発明の譲受人に譲渡された、１９９８年９月３０日出願の米国特許出願番号０９／１６３，２９８に記載されており、本明細書に参照として取り込む。
【００１７】
上記記載のチャネライザを実施するためには、特定の基地局に関連するチャネルごとに１つの処理鎖が必要となる。基地局によってサポートされているチャネル数が増加するにつれて、それらチャネル処理に必要なハードウェアの量も大きくなり、それによって、計算コストやシステムが消費する電力全体も増加する。更に、デジタル・チャネライザ・アーキテクチャは、チャネル毎のデータストリーム処理に基づいているのデ−チャネライザの柔軟性が限られてしまう。これは、各個別の処理鎖ブロックが、その特定ブロックに対して最も厳しい要件を有する標準に対して特定されなければならないことに起因する。その結果、処理鎖全体は、可能性のある標準全てをサポートするために、しばしば過剰な性能が要求される。
【００１８】
本発明は、柔軟で且つ効率的で、システムのハードウェア要件を著しく増加させることのないデジタルチャネライザ／デ−チャネライザキテクチャを提供することによって、当該技術分野における上記に記載の問題を克服する。本発明の例示的実施態様によると、パイプライン処理に基づくデジタルチャネライザ／デ−チャネライザキテクチャが説明されている。チャネルが特定されたデジタルチャネライザ／デ−チャネライザルゴリズムの実行は、システムの標準と帯域幅要件に合わせて独立して設けられていてもよい専用ハードウエアモジュールによって実行される。
【００１９】
図５には、本発明の実施態様の例示的なパイプライン化されたデジタル・チャネライザ・アーキテクチャに利用されるＭＦＣアルゴリズムが図示されている。例示的なパイプライン化されたデジタル・チャネライザ・アーキテクチャは、重複ブロック発生器４１０、Ｎ−ポイントＤＦＴ４２０、及び、パイプライン化された１個の処理鎖を具備する。パイプライン化された処理鎖は、選択ビンモジュール５３２、ｎデータをｎ係数で乗算する乗算器ブロック５３４、ｎとｍの値が個々のパケットとチャネルごとに対して異なり、且つ柔軟でありうるｍ−ポイントＩＤＦＴ５３６、重複ブロック結合器５３８、及び、更なるフィルタリングと信号処理モジュール５４０を具備する。図示されているように、先のパケット処理の準備が出来次第、異なるチャネルに属するデータパケットが一のハードウエアモジュールから次のハードウエアモジュールへ送信される。以下、本明細書において、「パケット」とは、任意のチャネルと、重複ブロック発生機４１０によって発生した任意の信号ブロックとの双方に属する信号をいう。
【００２０】
アルゴリズムによって、デシメーションによる高速のコンボリューション及び周波数変換が実行され、その後更にフィルタリング及び他の信号処理が続いてなされる。アルゴリズムの機能的概略図を図６に示した。重複ブロック発生機モジュール６１０は、ＡＤＣ２３０からデジタル信号を受信し、当該信号を処理してデータブロックを形成し、当該データブロックをＮ−ポイントＤＦＴモジュール６２０に転送する。Ｎ−ポイントＤＦＴモジュール６２０は、重複した信号ブロックについての大規模な離散フーリエ変換の発生に特化したハードウエアモジュールである。当業者は理解するであろうが、Ｎ−ポイントＤＦＴ６２０から出力された信号は、「１チャネルに対し一度に選択されるビン」モジュール６３２で直ちに除去されるため、当該デジタルチャネライザの他のモジュールは、概して、この大きなＤＦＴプロセッサよりも少数のサンプルに基づいて実行する。
【００２１】
デジタルチャネライザでの信号パケットのパイプライン化された処理は、１つの特定されたチャネルに属する大きなＤＦＴから来るビン（周波数ドメインにおけるサンプル）の一部分を選択する「１チャネルに対し一度に選択されるビン」モジュール６３２から開始される。これらの選択されたビンは、パケットとして、制御情報とともに当該鎖の次のモジュール、「周波数応答と乗算される」モジュール６３４へ送信される。パケットは、その後、「ｍ−ポイントＩＤＦＴ」モジュール６３６に送信され、ここで、このパケットは、逆フーリエ変換の対象となる。パケットの信号は、その後、「重複ブロック結合器」モジュール６３８の先のパケットと継ぎ合わされる。１チャネルに属する信号の新規に形成された断片は、その後、「更なる信号処理」モジュール６４０へ送信され、ここでチャネルのフィルタリングやその他の信号処理操作が完了する。上記に記載の操作は、異なるパケットで同時に実施され、異なるチャネルに属するパケットは、異なるハードウエアモジュールで並行して処理される。これに関する概念的な説明が図７に示されている。
【００２２】
図７に図示したように、１つのモジュールがパケット処理を終了した場合、そのモジュールは、次のパケットの処理準備ができている旨の信号を当該鎖の先のモジュールに簡単に送信することができる。このことが図７の矢印７００_１乃至７００_４によって図示されている。理解されるであろうが、準備ができた旨の表示としては、先のモジュールに対する制御信号、及び／又はパラメータ等のものが含まれる。準備表示に応答して、先のモジュールは、準備が出来ている場合には、処理済みパケットに加えて、後続モジュールのための制御信号及び／又はパラメータを送信する。このことが図７の矢印７１０_１乃至７１０_４によって図示されている。そうでない場合、先のモジュールは、パケットをそれが準備出来次第送信できることを認識している。上記に記載のパケット送信方法の代替方法としては、個々のモジュールごとの作業をスケジュールするためにコントローラを使用してもよいし、又は、パケットを所定期間経過後、先のモジュールから後続モジュールへ自動的に送信してもよい。これらの方法を結合させて利用してもよい。
【００２３】
本発明のパイプラインモジュールは、パケットへの作業又は、当該モジュールを通過するデータに対する操作のいずれかを双方向的に実施することができる。モジュールの幾つかは、最後に処理された信号パケットからの状態変数を記憶することが必要となることを理解する必要がある。これについては、チャネルごとに設定されているレジスタ又は記憶領域に状態変数を蓄積することによって遂行される。更に、異なるチャネルに属するパケットは、各々の異なるパイプラインモジュールで処理されるので、各モジュールは、可変的なシステム要件に動的に適応することができる。パラメータは、ハードウエアモジュールに属する記憶領域に蓄積されるか、又は、パケットが処理されていくにつれて、それらと共に送信される。従って、パイプラインモジュールは、帯域幅、フィルタ特性、チャネル周波数及びデシメーション／補間係数等の異なるパラメータを有するチャネルを処理することができる。理解されるであろうが、このような状況では、例えば、モジュールが多くの制御信号及び／又はパラメータを交換する場合、又は、モジュールが共通メモリを共有する場合、２又はそれ以上のモジュールがグループ化されていてもよい。
【００２４】
本発明のハードウエアモジュールは、それぞれ、１又は少なくとも数種類の操作を実行する。従って、当該モジュールは、それらの特定種類の操作を非常に効率的に実行するために最適化されうる。必要とされる唯一「ソフトな」特長は、操作ごとに異なるパラメータを有する能力である。上記に記載のように、メモリ領域を各ハードウエアモジュールと関連付けて、これらの異なるパラメータを蓄積してもよい。
【００２５】
本発明のパイプライン構成の結果、パイプライン化された処理鎖を通じて送信されるパケットの順序を異なる目的ごとに最適化することができる。例えば、より厳格なレイテンシー（ディレイ）要件を受けるチャネルがあるかもしれず、従ってこの場合は、このチャネルが最初に処理されなくてはならない。狭帯域及び広帯域チャネルが処理される順序も最適化することができる結果、可能な限り最小限度のディレイでハードウエアモジュールが使用されるため、処理することができるチャネルの最大数は増加する。
【００２６】
上記に記載のパケットは、重複ブロック発生機によって発生した１のチャネルと任意の信号ブロックを表示するものとして記載されている。当業者であれば理解するであろうが、この代わりに、上記パケットは、一度に数個のチャネルを、若しくは、一度の数個の信号ブロックを、又はその双方を表す場合もある。上記パケットは、幾つかの専用ハードウエアモジュールで処理されている場合、１チャネルの一部、又は１信号ブロックの一部のみを表示する場合もある。
【００２７】
図８は、本発明の更なる実施態様を図示し、これによると、複数のパイプラインモジュールの１つがパイプライン中の他のモジュールの処理を制御する主モジュールとして機能している。図８では、乗算器モジュール８３４が主モジュールとして指定されたと仮定している。理解されるであろうが、乗算器モジュール８３４を主モジュールとして指定することは、例示的なものであり、パイプライン中の他のモジュールを代わりに主モジュールとして指定することも可能である。主モジュールとして、乗算器モジュール８３４は、制御信号及び／又はパラメータをパイプライン中の他のモジュール（つまり、選択ビンモジュール８３２、ｍ‐ポイントＩＤＦＴ８３６、重複ブロック結合器８３８、及び更なるフィルタリングと信号処理モジュール８４０）のために発生し、これら制御信号及び／又はパラメータを共通バス８５０を介して転送する。従って、乗算器モジュール８３４は、複数の先行又は後続の処理ブロックによって使用されるべきデータと共に制御信号及び／又はパラメータを送信する。
【００２８】
上記記載の実施態様では、チャネライザの実行について説明されている一方で、当業者であれば、本発明がデ−チャネライザの実行にも適用可能であることを理解するであろう。これに関する理論が図９において図示されている。図９には、本発明の実施態様による例示的なパイプライン化されたデジタル・デ−チャネライザ・アーキテクチャに適用されたＭＦＣアルゴリズムが図示されている。当該デ−チャネライザ・アーキテクチャは、更なるフィルタリングと信号処理モジュール９１０を含んだパイプラン鎖、重複ブロック発生機９２０、ｍ−ポイントＤＦＴモジュール９３０、ｎデータをｎ係数で乗算する乗算器ブロック９４０、インサートビンモジュール９５０、Ｎ−ポイントＩＤＦＴ９６０、及び重複ブロック結合器９７０を具備する。図示されたように、デ−チャネライザ・アーキテクチャは、基本的に、チャネライザ・アーキテクチャの逆である。更に、上記に記載のように、ｍとｎの値は、個々のパケットとチャネルごとに異なり、且つ柔軟であってもよい。
【００２９】
上記に記載のデジタル・デ−チャネライザの実行と同様に、図９に図示された例示的なデジタル・デ−チャネライザのパイプラインモジュールのいずれもが、変化するシステム要件に動的に対応することができる。その結果、そのようなデ−チャネライザの実行のためのハードウェアは、柔軟且つ効率的なシステムを提供すると同時に、最小化される。
【００３０】
本発明のチャネライザ／デ−チャネライザがパイプライン化された性質を有する結果、チャネライザ／デ−チャネライザは、柔軟な数のチャネル、柔軟なチャネル帯域幅、チャネルパラメータの個別設定、及び、同時に並存する複数の標準を扱うことができる。更に、本発明によると、様々な標準及び可変的なチャネル数を動的に割当てることができる。
【００３１】
上記の説明では、本発明の原則、好適実施態様、及び実行モードが記載されている。しかし、本発明が上記に記載の特定の実施態様に限定されると解釈されてはならない。例えば、上記記載の実施態様では、１つのパイプライン鎖の使用について説明されているが、チャネライザ／デ−チャネライザは、複数のパイプライン鎖を具備する場合があり、その結果信号の並行処理が可能となることを当業者であれば理解するであろう。従って、上記に記載の実施態様は、制限的ではなく、例示的に理解されなくてはならず、且つ、特許請求の範囲によって特定された本発明の範囲から逸脱することなく、当業者によってこれらの実施態様について変更が加えられる場合もあることは、当業者であれば理解するであろう。
【図面の簡単な説明】
【図１】 フレームごと又はスロットごとに複数の様々な標準を経時的に動的に割当てる状態を図示する。
【図２】 様々なチャネル数を有する様々な多くの標準をサポートすることができるデジタルチャネライザを含む従来の基地局受信器アーキテクチャを図示する。
【図３】 デジタルチャネライザの典型的なハードウェアアーキテクチャを図示する。
【図４】 従来のデータストリーム、デジタルチャネライザに適用されるＭＦＣアルゴリズムを図示する。
【図５】 本発明の実施態様による例示的なパイプライン化されたデジタルチャネライザに適用されるＭＦＣアルゴリズムを図示する。
【図６】 図５の例示的なパイプライン化されたデジタル・チャネライザ・アーキテクチャを通じたパケットの流れを図示する。
【図７】 本発明のデジタルチャネライザの例示的なパイプライン鎖を通じたパケットの流れを図示する。
【図８】 本発明の更なる実施態様によってパイプラインモジュールの１つが主モジュールとして機能しているパイプライン構成を図示する。
【図９】 本発明の実施態様によって例示的なパイプライン化されたデ−チャネライザ・アーキテクチャに適用されるＭＦＣアルゴリズムを図示する。

Claims (38)

1. アナログ‐デジタル変換器から受信したデジタルデータストリームからデータのブロックを形成するための重複ブロック発生器と、
   上記重複ブロック発生器から上記データのブロックを受信して、上記データのブロックに対してN-ポイント離散フーリエ変換を実行する、N-ポイント離散フーリエ変換を実行するための手段と、
   上記N-ポイント離散フーリエ変換を実行するための手段から、N-ポイント離散フーリエ変換された上記データのブロックを受信して、さらなる処理のために、１つのチャネルに対して一度対応している上記データのブロックの一部分及び対応するチャネルの表示を含むデータブロックを順次、選択し、送出するためのブロック選択モジュールと、
   上記ブロック選択モジュールから送出された上記１つのチャネルに対するデータブロックを受信して、順次処理をするためのパイプライン化された複数の処理モジュールであって、上記パイプライン化された処理モジュールの各々は複数の異なるチャネルのために定義されたパラメータを蓄積するためのメモリと関連している、パイプライン化された複数の処理モジュールと
   を具備する、修正高速コンボリューションアルゴリズムによるチャネライザであって、
   上記パイプライン化された処理モジュールの各々は
   上記受信したデータブロックに対応するチャネルの表示に基づいて、上記データブロックのために上記蓄積されたパラメータを取り出すための手段と、
   上記取り出したパラメータに従って上記データブロックを処理するための手段と、
   上記処理したデータブロックを上記パイプライン化された複数の処理モジュール中の次の処理モジュールに送出するための手段と
   を含み、上記パイプライン化された処理モジュールの各々が、
   上記受信したデータブロックのために上記定義されたパラメータを取り出し、
   上記パイプライン化された複数の処理モジュール中の他の処理モジュールで同時に行われているいかなる処理とも独立に、上記データブロックを処理し、
   上記パイプライン化された複数の処理モジュール中の次の処理モジュールに、上記処理したデータブロックを送出することによって、
   処理モジュールが成す１組のパイプラインで、異なるチャネルパラメータに動的に適応できるようになっていることを特徴とするチャネライザ。
2. 上記パイプライン化された複数の処理モジュールは
   上記１チャネルに対応するデータブロックをフィルタ周波数係数と乗算するための乗算器と、
   上記フィルタ周波数係数と乗算された上記データブロックに対してｍ-ポイント逆離散フーリエ変換を実行するための手段と、
   上記ｍ-ポイント逆離散フーリエ変換を実行するための手段の出力を継ぎ合わせるための重複ブロック結合器と、
   上記重複ブロック結合器の出力にフィルタリングと信号処理を実行するためのモジュールと
   を具備する請求項１に記載のチャネライザ。
3. 上記処理モジュールは、制御信号に応答して、処理されたデータブロックを後続の処理モジュールに転送する請求項１に記載のチャネライザ。
4. 上記制御信号は、後続の処理モジュールから転送された信号である請求項３に記載のチャネライザ。
5. 上記制御信号は、パイプラインコントローラから転送された信号である請求項３に記載のチャネライザ。
6. 上記処理モジュールは、所定の期間経過後、後続の処理モジュールへ処理されたデータブロックを転送する請求項１に記載のチャネライザ。
7. 帯域幅の変更、チャネルパラメータ設定の変更、及び、標準の変更並びにチャネル数の変更に動的に適応できる請求項１に記載のチャネライザ。
8. 上記パイプライン化された複数の処理モジュールに並行して設置されている少なくとも１組の第二のパイプライン化された複数の処理モジュールを更に具備する請求項１に記載のチャネライザ。
9. 上記パイプライン化された複数の処理モジュール中の１つの処理モジュールが、その他の処理モジュールに対して制御情報、パラメータ、及びデータの少なくとも１つを送信することによってこれら他の処理モジュールを制御する主モジュールとして機能する請求項１に記載のチャネライザ。
10. 受信されたデータストリームを重複ブロック発生器によって処理し、データのブロックを形成するステップと、
    上記データのブロックをN-ポイント離散フーリエ変換で処理し、ビンを形成するステップと、
    上記ビンから、順次、１つのチャネルに対して一度対応している一部分のビンを選択し、対応するチャネルの表示とともにさらなる処理のためにパイプライン化された複数の処理モジュールへ送信するステップと、
    上記パイプライン化された処理モジュールに関連したメモリに、複数の異なるチャネルのために定義されたパラメータを蓄積するステップと、
    上記選択されたビンを上記パイプライン化された複数の処理モジュールで順次処理するステップと
    を有するチャネライザに適用される修正高速コンボリューションアルゴリズムを実行するための方法であって、
    上記パイプライン化された各々の処理モジュールにおける順次処理は
    受信したビンに対応するチャネルを決定することと、
    上記対応するチャネルのために、上記関連するメモリから、上記蓄積されたパラメータを取り出すことと、
    上記取り出したパラメータに対応する各々のビンを処理することと
    を含んでおり、上記パイプライン化された各々の処理モジュールが、
    上記受信したビンのために上記定義されたパラメータを選択し、
    上記パイプライン化された複数の処理モジュール中の他の処理モジュールで同時に行われているいかなる処理とも独立に上記ビンを処理し、
    上記パイプライン化された複数の処理モジュール中の次の処理モジュールに上記処理したビンを送出することによって、
    上記チャネライザが、処理モジュールが成す１組のパイプラインで、異なるチャネルパラメータに動的に適応できるようになっていることを特徴とする方法。
11. 上記パイプライン化された複数の処理モジュールで取り出したパラメータに従って各ビンを順次処理するステップは
    上記受信したビンをフィルタ周波数係数で乗算し、データポイントを形成するステップと、
    ｍ-ポイント逆離散フーリエ変換を上記データポイントについて実行するステップと、
    上記ｍ-ポイント逆離散フーリエ変換から出力されたデータを重複ブロック結合器によって処理し、デジタルデータストリームを形成するステップと、
    上記デジタルデータストリームに更なるフィルタリングと信号処理を実行するステップと
    を有するステップである請求項１０に記載の方法。
12. 上記処理モジュールは、制御信号に応答して、処理されたビンを後続の処理モジュールに転送する請求項１０に記載の方法。
13. 上記制御信号は、後続の処理モジュールから転送された信号である請求項１２に記載の方法。
14. 上記信号は、パイプラインコントローラから転送された信号である請求項１２に記載の方法。
15. 上記処理モジュールは、所定の期間経過後、後続の処理モジュールに処理されたビンを転送する請求項１０に記載の方法。
16. 上記パラメータは、帯域幅、フィルタ特性、チャネル周波数、及びデシメーション／補間係数の少なくとも１つを具備する請求項１０に記載の方法。
17. 帯域幅の変更、チャネルパラメータ設定の変更、及び、標準の変更並びにチャネル数の変更に動的に適応できる請求項１０に記載の方法。
18. 上記パイプライン化された複数の処理モジュール中の１つの処理モジュールが、制御情報、パラメータ、及びデータの少なくとも１つをその他の処理モジュールへ送信することによってこれら他の処理モジュールを制御する主モジュールである請求項１０に記載の方法。
19. 異なるチャネルに対応してチャネライズされたデータブロックを受信し、上記データブロックを順次処理をするためのパイプライン化された複数の処理モジュールであって、上記パイプライン化された複数の処理モジュールの各々は複数の異なるチャネルのために定義されたパラメータを蓄積するためのメモリと関連していて、上記パイプライン化された処理モジュールの各々は受信したデータブロックに対応するチャネルに基づいて上記データブロックを処理するために上記蓄積されたパラメータを取り出すための手段を含む処理モジュールである、上記パイプライン化された複数の処理モジュールと、
    上記パイプライン化された複数の処理モジュールから上記処理されたデータブロックを受信しN−ポイント逆離散フーリエ変換のためのデータのブロックに挿入するためのブロック挿入モジュールと、
    上記ブロック挿入モジュールから受信した上記データのブロックに対してN-ポイント逆離散フーリエ変換を実行する、N-ポイント逆離散フーリエ変換を実行するための手段と、
    上記N-ポイント逆離散フーリエ変換を実行するための手段から受信したデータのブロックから、デジタルデータストリームを形成し、デジタル‐アナログ変換器へ上記ストリームを与えるための重複ブロック結合器と
    を具備する修正高速コンボリューションアルゴリズムによるデ−チャネライザであって、
    上記パイプライン化された処理モジュールの各々が、
    上記受信したデータブロックのために上記定義されたパラメータを選択し、
    上記パイプライン化された複数の処理モジュール中の他の処理モジュールで同時に行われているいかなる処理とも独立に、上記データブロックを処理し、
    上記パイプライン化された複数の処理モジュール中の次の処理モジュールに、上記処理したデータブロックを送出することによって、
    処理モジュールが成す１組のパイプラインで、異なるチャネルパラメータに動的に適応できるようになっていることを特徴とするデ−チャネライザ。
20. 上記パイプライン化された複数の処理モジュールは
    上記チャネライズされたデータブロックに対してフィルタリングと信号処理を実行するためのモジュールと、
    上記フィルタリングと信号処理を実行するためのモジュールの出力からデータブロックを形成するための重複ブロック発生器と、
    上記重複ブロック発生器の出力にｍ-ポイント離散フーリエ変換を実行するための手段と、
    上記ｍ-ポイント離散フーリエ変換を実行するための手段の出力にフィルタ周波数係数を乗算するための乗算器と、
    を具備する請求項１９に記載のデ−チャネライザ。
21. 上記処理モジュールの１つは、制御信号に応答して、後続の処理モジュールに処理されたデータブロックを転送する請求項１９に記載のデ−チャネライザ。
22. 上記制御信号は、後続の処理モジュールから転送された信号である請求項２１に記載のデ−チャネライザ。
23. 上記制御信号は、パイプラインコントローラから転送された信号である請求項２１に記載のデ−チャネライザ。
24. 上記処理モジュールの１つは、所定期間経過後、後続の処理モジュールに処理されたデータブロックを転送する請求項１９に記載のデ−チャネライザ。
25. 帯域幅の変更、チャネルパラメータ設定の変更、及び、標準の変更並びにチャネル数の変更に動的に適応できる請求項１９に記載のデ−チャネライザ。
26. 上記パイプライン化された複数の処理モジュールに並行して設置されている少なくとも１組の第二のパイプライン化された複数の処理モジュールを更に具備する請求項１９に記載のデ−チャネライザ。
27. 上記パイプライン化された複数の処理モジュール中の１つの処理モジュールが、その他の処理モジュールに対して制御情報、パラメータ、及びデータの少なくとも１つを送信することによってこれら他の処理モジュールを制御する主モジュールとして機能する請求項１９に記載のデ−チャネライザ。
28. パイプライン化された複数の処理モジュールに対応したメモリに、複数の異なるチャネルのために定義されたパラメータを蓄積するステップと、
    受信したデジタルデータストリームを上記パイプライン化された複数の処理モジュールによって順次処理し、ビンを形成するステップであって、上記の順次処理が上記パイプライン化された処理モジュールの各々において、
    受信したデータストリームに対応するチャネルを決定することと、
    上記対応するメモリから、上記対応するチャネルのために、上記蓄積されたパラメータを取り出すことと、
    ビンを形成するために上記取り出したパラメータに対応したデータストリームの各々を処理することと
    を含むステップと、
    上記パイプライン化された複数の処理モジュールによって順次処理されたビンをN-ポイント逆離散フーリエ変換で処理するためのビンにインサートするステップと、
    上記ビンをN-ポイント逆離散フーリエ変換で処理し、データのブロックを形成するステップと、
    上記データのブロックを重複ブロック結合器で結合するステップと、
    上記結合したデータのブロックをデジタル‐アナログ変換器に与えるステップと
    を含むデ−チャネリングに適用される修正高速コンボリューションアルゴリズムを実行するための方法であって、
    上記パイプライン化された処理モジュールの各々が、
    上記受信したデータストリームのために上記定義されたパラメータを選択し、
    上記パイプライン化された複数の処理モジュール中の他の処理モジュールで同時に行われているいかなる処理とも独立に、上記データストリームを処理し、
    上記パイプライン化された複数の処理モジュール中の次の処理モジュールに、上記処理したデータストリームを送出することによって、
    上記デ−チャネライザが、処理モジュールが成す１組のパイプラインで、異なるチャネルパラメータに動的に適応できるようになっていることを特徴とする方法。
29. 上記パイプライン化された複数の処理モジュールで取り出したパラメータに従って各データストリームを順次処理するステップは
    上記デジタルデータストリームのフィルタリングと信号処理を実行するステップと、
    上記フィルタリングされ、信号処理されたデジタルデータストリームを重複ブロック発生器で処理し、データブロックを形成するステップと、
    ｍ-ポイント離散フーリエ変換を上記データブロックについて実行し、ビンを形成するステップと、
    上記ｍ-ポイント離散フーリエ変換されたビンにフィルタ周波数係数を乗算するステップと、
    を有する請求項２８に記載の方法。
30. 上記処理モジュールの１つは、制御信号に応答して、処理されたデータストリームを後続の処理モジュールへ転送する請求項２８に記載の方法。
31. 上記制御信号は、後続の処理モジュールから転送された信号である請求項３０に記載の方法。
32. 上記制御信号は、パイプラインコントローラから転送された信号である請求項３０に記載の方法。
33. 上記処理モジュールの１つは、所定期間経過後、処理されたデータストリームを後続の処理モジュールに転送する請求項２８に記載の方法。
34. 上記パラメータは、帯域幅、フィルタ特性、及び、チャネル周波数並びにデシメーション／補間係数の少なくとも１つを有する請求項２８に記載の方法。
35. 帯域幅の変更、チャネルパラメータ設定の変更、及び、標準の変更並びにチャネル数の変更に動的に対応できる請求項２８に記載の方法。
36. 上記パイプライン化された複数の処理モジュール中の１つの処理モジュールが、その他の処理モジュールに対して制御情報、パラメータ、及びデータの少なくとも１つを送信することによってこれら他の処理モジュールを制御する主モジュールとして機能する請求項２８に記載の方法。
37. 請求項１ないし９のいずれか１項に記載のチャネライザを具備する基地局。
38. 請求項１９ないし２７のいずれか１項に記載のデ−チャネライザを具備する基地局。

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