JP4627150B2 - 信号処理装置 - Google Patents

Description

本発明は、信号処理装置に係る発明であって、特に、内燃機関に利用される信号処理装置に関するものである。

内燃機関等に用いられる信号処理装置では、入力回路のゲインの調整と周波数特性の調整の両調整機能を備えたアナログ入力信号処理回路は既に公知であり、例えば特許文献１に示されている。特許文献１では、ゲインコントロール回路に関する発明が記載されており、この記載によれば、演算増幅器のゲインを決める抵抗に並列又は直列接続されたスイッチング素子の開閉デューティ比を変更することによってゲインの調整を行うと共に、交流アンプにおけるフィルイタの周波数特性の制御を行う概念が提示されている。

また、フィルタ回路の構成要素として、スイッチドキャパシタフィルタ回路は広く実用化されており、例えば特許文献２に示されている。特許文献２では、スイッチング回路及びスイッチドキャパシタフィルタ回路に関する発明が記載されており、容量Ｃ1のコンデンサを可変周期Ｔsで充放電させることによって抵抗値ＲがＲ＝Ｔs／Ｃ1で示される等価可変抵抗を得る概念が解説されている。

また、内燃機関等に用いられる信号処理装置として、特許文献３では、信号処理装置に関する発明が記載されており、バンドパスフィルタであるスイッチドキャパシタフィルタ回路と可変利得増幅回路とピークホールド回路を用いたエンジンのノック判定装置の概念が提示されている。

その他、特許文献４では、内燃機関用ノッキング検出装置に関する発明が記載されており、帯域フィルタを構成するスイッチドキャパシタフィルタ回路の信号通過周波数帯域を内燃機関の運転状態に応じて調整する概念が提示されている。

特開2002-16460号公報（図１、要約） 特開平11-205113号公報（図１１、段落0002〜0013） 特開2002-130043号公報（図１、段落0017，0018） 特開平5-306645号公報（図11、段落0044）

背景技術で説明した特許文献１によるゲインコントロール回路では、スイッチング素子の開閉周波数を変更する概念が含まれていない。つまり、特許文献１では、スイッチング素子の開閉デューティ比を変更することによってゲインとフィルタの周波数特性が連動して変化するものであり、最大ゲインと周波数特性を個別に可変することができない構成であった。

また、特許文献３や特許文献４による信号処理回路では、フィルタ特性を可変する信号とゲイン特性を可変する信号はそれぞれ分離され、個別に供給される。つまり、特許文献３や特許文献４では、制御部が２種類の制御信号を供給する必要があった。

また、内燃機関等に用いられる信号処理装置において、例えば、入力回路の最大ゲイン又はフィルタ特性を10％増加させたいとした場合、仮に部品バラツキによる誤差が10％あれば、結果的に最大ゲイン又はフィルタ特性は、20％〜0％のうちのいずれかの増加となり、改善の趣旨が満たされない問題があった。さらに微妙な増減調整を行いたい場合であれば、部品バラツキの影響はより大きな障害となる。従って、入力回路のゲインやフィルタ特性の調整を行う上で、回路部品のバラツキ補正を行うことが現実的な課題となるものであり、入力回路のゲインと周波数特性に密接な関係を有していた。

そこで、本発明では、１つの制御信号によって信号処理装置の最大ゲインとフィルタ特性を個別に調整可変することができる信号処理装置を提供することを目的とする。また、本発明では、中間チェック端子の追加などを必要とせず、しかも複雑・高価な校正設備を必要とすることなく、抵抗やコンデンサ等の回路部品の固体バラツキ変動を校正して、安価で高精度なゲイン調整とフィルタ特性の調整が行える信号処理装置を提供することを目的とする。

本発明に係る解決手段は、制御信号パルス列を発生し、供給するマイクロプロセッサと、マイクロプロセッサから供給された制御信号パルス列によって開閉制御される第１の開閉素子と、入力信号電圧に対する増幅率を決定する抵抗とを有し、第１の開閉素子を開閉制御することで、制御信号パルス列のパルスデューティに応動して抵抗の抵抗値を可変し入力信号電圧に対する増幅率を制御するゲイン可変回路と、マイクロプロセッサから供給された制御信号パルス列によって開閉制御される第２の開閉素子と、第２の開閉素子と接続された充放電コンデンサとを有し、制御信号パルス列のパルス周波数に応動してフィルタ特性を可変制御するスイッチドキャパシタフィルタ回路とを備え、第１の開閉素子及び第２の開閉素子は、共通の制御信号パルス列が供給される。

本発明に記載の信号処理装置は、ゲイン可変回路の第１の開閉素子とスイッチドキャパシタフィルタ回路の第２の開閉素子に、共通の制御信号パルス列が供給されるので、ゲイン可変回路とスイッチドキャパシタフィルタ回路のそれぞれに個別の制御信号パルス列を発生させ、供給する必要がなく、１つの制御信号パルス列によって最大ゲインとフィルタ特性を個別に調整可変することができる効果がある。

（実施の形態１）
図１に、本実施の形態に係る信号処理装置の回路構成図を示す。以下、図１に基づいて説明する。図１に示すアナログ入力信号処理回路101は、可変アナログ信号源100a，100bとマイクロプロセッサ110との間に設けられている。本実施の形態に係るアナログ入力信号処理回路101は、ゲイン調整回路10a，10bとローパスフィルタ回路を構成するスイッチドキャパシタフィルタ回路20a，20bとデータ変換回路であるアナログ比較回路30a，30bによって構成されている。そして、アナログ入力信号処理回路101に入力されたアナログ信号源100a，100bの出力電圧は、比較基準電圧31a，31bと比較され、その結果がデジタル論理信号DIa，DIbとしてマイクロプロセッサ110に入力される。

さらに、ゲイン調整回路10aについて詳しく説明する。ゲイン調整回路10aは、入力抵抗11aが非反転側入力に接続されたアンプ12aと、アンプ12aの出力端子に接続された平滑抵抗13a及び平滑コンデンサ14aと、アンプ12aの出力端子に接続された分圧抵抗15a，16aと、入力信号端子を接地する増幅率調整用開閉素子17aと、増幅率調整用開閉素子17aに対して開閉信号を供給するインバータ18aとにより構成されている。可変アナログ信号源100aからの入力電圧Ｖiは、入力抵抗11aを介してアンプ12aの非反転側入力に供給されている。分圧抵抗15a・16aの接続点は、アンプ12aの反転側入力に接続されている。そして、平滑抵抗13a及び平滑コンデンサ14aは、平滑用フィルタ回路19aを構成している。

平滑コンデンサ14aの両端電圧は、ゲイン調整回路10aの出力電圧Ｅ0としてスイッチドキャパシタフィルタ回路20aの入力に印加される。スイッチドキャパシタフィルタ回路20aの開閉素子21aが導通すると、充放電コンデンサ22aと平滑コンデンサ14aとの間で充放電が行われて充放電コンデンサ22aは同一の電圧Ｅ0となる。このとき、充放電コンデンサ22aに蓄積された電荷Ｑ1はＱ1＝Ｅ0×Ｃ22aとなる。但し、Ｃ22aは充放電コンデンサ22aの静電容量である。

開閉素子21aに替わって反転動作する開閉素子23aが導通すると、充放電コンデンサ22aと積分コンデンサ24aとの間で充放電が行われて同一電圧Ｅdになる。このとき、充放電コンデンサ22aに残留蓄積されている電荷Ｑ2はＱ２＝Ｅd×Ｃ22aとなる。

スイッチドキャパシタフィルタ回路20aの開閉素子21a・23aは、周期Ｔaで開閉をしている。そのため、周期Ｔaの期間における電荷の移動は、ΔＱ＝Ｑ1-Ｑ2＝（Ｅ0-Ｅd）×Ｃ22aであり、平滑コンデンサ14aから積分コンデンサ24aに流れた平均電流は、Ｉ＝ΔＱ/Ｔa＝（Ｅ0-Ｅd）×Ｃ22a/Ｔaとなる。

従って、開閉素子21a・23aと充放電コンデンサ22aによるスイッチドキャパシタフィルタ回路の等価抵抗Ｒaは、以下の（１）式で示され、開閉周期Ｔaの値に応じて変化する可変抵抗の役割をもつことになる。

データ変換回路であるアナログ比較回路30aの非反転入力には、積分コンデンサ24aの出力電圧Ｅdが印加され、反転入力には所定電圧Ｖcの比較基準電圧31aが印加されている。

開閉素子23aは、マイクロプロセッサ110が発生する制御信号パルス列CNTaによって開閉動作する。そして、開閉素子21aも、インバータ25aを介して制御信号パルス列CNTaによって開閉動作する。さらに、インバータ25aの出力はインバータ18aの入力に供給され、開閉素子17aの開閉動作を制御している。なお、図１に示すゲイン調整回路10aでは、開閉素子17aが導通したときには開閉素子21aが不動通となっているが、インバータ18aを廃止して開閉素子17aと開閉素子21aは同時に導通するように構成しても良い。

ゲイン調整回路10b、スイッチドキャパシタフィルタ回路20b及びアナログ比較回路30bについても、同様に構成されており、マイクロプロセッサ110が発生する制御信号パルス列CNTbによって制御される。

図１に示すように、本実施の形態に係るマイクロプロセッサ110は、不揮発性プログラムメモリ111及びＲＡＭメモリ120がバス接続されている。不揮発性プログラムメモリ111は、フラッシュメモリ、ＦＭＥＭ等で構成され、制御パルス列発生手段、等価変換手段、第１・第２の校正手段及び転送保存手段のプログラムや外部ツール140との通信プログラム、マイクロプロセッサ110の用途に応じた制御プログラムなどが格納されている。ＲＡＭメモリ120は、アナログ比較回路30a，30bの比較結果や第１・第２の校正手段による校正結果である校正係数が仮格納される。

さらに、本実施の形態に係るマイクロプロセッサ110は、バス接続又はシリアル接続されたＥＥＰＲＯＭメモリ等の不揮発データメモリ121及びシリアル接続された外部ツール140を備えている。不揮発データメモリ121は、第１・第２の校正手段による校正結果である校正係数がＲＡＭメモリ120から転送され保存される。外部ツール140は、マイクロプロセッサ110に対して第１・第２の校正指令を送信する。

なお、プログラムメモリ111で使用されたフラッシュメモリは電気的に書込・読出が行えて停電記憶が可能な大容量不揮発メモリであるが、書込みに当たっては電気的に一括消去を行う必要のあるメモリである。また、不揮発データメモリ121で使用されたＥＥＰＲＯＭは１バイト単位で自由に電気的書込・読出が行えて停電記憶が可能な小容量メモリである。ＲＡＭメモリ120は１バイト単位で電気的に高速書込・読出を自由に行うことができるメモリであるが、停電によって記憶情報が消失するものである。

次に、本実施の形態に係る信号処理装置の動作について説明する。図２に、信号処理装置のタイムチャートを示す。図２（ａ）は、制御信号パルス列CNTaの波形を示したものであり、周波数ｆaの逆数である周期Ｔaによって論理レベルが交互反転している。ここで、周期Ｔaのパルスデューティαは、論理レベルが「Ｌ」となる期間と周期Ｔaとの比率として定義される。図２（ｂ）は、制御信号パルス列CNTbの波形を示したものであり、周波数ｆbの逆数である周期Ｔbによって論理レベルが交互反転している。周期Ｔbのパルスデューティβは、論理レベルが「Ｌ」となる期間と周期Ｔbとの比率として定義される。

図２（ｃ）は、アンプ12aの出力電圧Ｖ0の波形を示したものであり、制御信号パルス出力CNTaの論理レベルが「Ｌ」となって開閉素子17aが不導通であるときに、出力電圧Ｖ0は、Ｇa×Ｖiの電圧となり、制御信号パルス出力CNTaの論理レベルが「Ｈ」となって開閉素子17aが導通するときに、出力電圧Ｖ0は０Ｖとなっている。但し、ゲインＧa＝（分圧抵抗15aの抵抗値Ｒ15＋分圧抵抗16aの抵抗値Ｒ16）/分圧抵抗16aの抵抗値Ｒ16となる。

図２（ｄ）は、平滑用フィルタ回路19aの出力電圧Ｅ0の波形を示したものである。ここで、（平滑用フィルタ回路19aの積分時定数τs）＝（平滑抵抗13aの抵抗値Ｒ13a）×（平滑コンデンサ14aの静電容量Ｃ14）としたときに、Ｔa＜＜τs＝Ｒ13×Ｃ14であれば出力電圧Ｅ0は、Ｅ0≒Ｅ2≒Ｅ1となり、以下の（２）式で算出される。なお、ゲイン調整回路10b側についても同様である。

図２（ｅ）は、所定のパルスデューティαにおいて、可変アナログ信号源100aの出力電圧を一定にし、ゲイン調整回路10aに印加した経過時間ｔに対するスイッチドキャパシタフィルタ回路20aの出力電圧Ｅdの波形を示したものである。図２（ｅ）では、パルスデューティαを変化させたときの出力電圧Ｅdを、曲線201、曲線202及び曲線203に示している。なお、図２（ｅ）の縦軸は、曲線201に示す出力電圧Ｅdの飽和電圧を１とした場合の割合を示している。（２）式から分かるように、出力電圧Ｅdはパルスデューティαに比例する。そのため、曲線202のパルスデューティαは曲線201のパルスデューティαの１．５倍であり、曲線203のパルスデューティαは曲線201のパルスデューティαの２．０倍である。また、図２（ｅ）において経過時間ｔが十分大きな値であるときの飽和出力電圧は、ゲイン調整回路10aの出力電圧Ｅ0と同一電圧となり（２）式で示した値となる。

各出力電圧波形において、飽和出力電圧の63％の値に到達する経過時間は積分時定数τaに相当する。そして、この積分時定数τaは、積分コンデンサ24aの静電容量をＣ24aとした場合に、以下の（３）式で算出できる。なお、図２（ｅ）の横軸は、経過時間ｔを積分時定数τaで割った値によって表現している。

スイッチドキャパシタフィルタ回路20aの飽和出力電圧が比較基準電圧Ｖcと一致する場合、入力電圧Ｖiとパルスデューティαの関係は、以下の（４）式で示される。

次に、比較基準電圧Ｖc、ゲインＧaや積分コンデンサ22a，24aの静電容量Ｃ22a，Ｃ24aのバラツキ変動が想定される値に対して校正を行う。図３及び図４に、本実施の形態に係る信号処理装置の校正動作のフローチャートを示す。図３に示す行程150では、マイクロプロセッサ110に給電されることにより校正動作が開始する。続く行程151aでは、外部ツール140から第１の校正指令を受信したかどうかを判定して、第１の校正指令を受信していないときは、行程151aへ復帰して第１の校正指令を受信するのを待機する。なお、外部ツール140が第１の校正指令を送信する前に、本実施の形態に係る信号処理装置は、ブロック151bで示すように可変アナログ信号源100aに代えて校正用信号源を接続し、例えば校正用基準電圧Ｖt＝3.15Ｖをゲイン調整回路10aの入力電圧として印加する。この基準電圧Ｖtは、次の要領で決定されるものとする。例えば、アナログ比較回路30aの比較基準電圧31aの設計理論値がＶc＝3.15Ｖである場合に、基準パルスデューティα0＝0.5、ゲインＧaの設計理論値Ｇa＝2とすると、（４）式の関係からＶi＝Ｖc／（Ｇa×α5）＝3.15／（2×0.5）＝3.15Ｖとなるため、校正用基準電圧Ｖt＝3.15Ｖと設定する。

実際の製品が設計理論値とおりにパルスデューティα0＝0.5，比較基準電圧Ｖc＝3.15Ｖ，ゲインＧa＝2.0となっておれば、入力電圧Ｖiとして校正用基準電圧Ｖt＝3.15Ｖを印加すると、スイッチドキャパシタフィルタ回路20aの出力電圧Ｅdは、アナログ比較回路30aが比較一致してデジタル論理信号DIaの論理レベルが変化する臨界値となる。しかし、実際の製品においてゲインＧaや比較基準電圧Ｖcに誤差があるとパルスデューティα0＝0.5のままでは比較一致しないので、比較一致するためのパルスデューティαtを探索する必要がある。

図３に示す行程151aの判定において第１の校正指令を受信したときYESとなり、行程152が実行される。行程152では、制御信号パルス列CNTaのパルス周期Ｔaとして実用上の平均値を代表値Ｔ0と設定すると共に、パルスデューティα＝０と設定する。続く行程153では、パルスデューティを現状からΔαだけ微増させた状態で、校正用基準電圧Ｖt＝3.15Ｖをゲイン調整回路10aに入力する。続く行程154では、スイッチドキャパシタフィルタ回路20aの積分時定数τaよりも十分大きな時間待ちを行い、続く行程157においてアナログ比較回路30aの出力信号であるデジタル論理信号DIaの論理レベルが変化したかどうかを判定する。行程157において、デジタル論理信号DIaの論理レベルに変化がなければ行程153へ復帰してパルスデューティのさらにΔαだけ微増させ、変化があれば行程158へ移行して変化時点のパルスデューティαtを記憶する。

行程158に続いて実行される行程159では、記憶されたパルスデューティαtと既知の値である校正用基準電圧Ｖtとの積を算出し、その結果をゲイン校正係数Ｋ10＝αt×Ｖtとして記憶する。さらに、行程159では、第１の校正指令に基づく第１の校正が完了したことを示すフラグを駆動し設定する。なお、（４）式に基づいてバラツキ変動が想定される比較基準電圧ＶcとゲインＧaとの商が、以下の（５）式によって算出される。

（５）式による校正係数を用いて（４）式を表現すると、以下の（６）式となる。以下の（６）式は、スイッチドキャパシタフィルタ回路20aの飽和出力電圧が比較基準電圧Ｖcと一致するための入力信号源電圧Ｖiを示している。そして、当該入力信号源電圧Ｖiは、校正係数Ｋ10に比例し、パルスデューティαによって可変となることを意味している。

次に、外部ツール140は、行程159によるフラグの動作を受信すると制御手段（図示せず）を介して校正用基準電圧Ｖtを例えば1.59倍して5.0Ｖに設定変更して、第２の校正指令を送信する。行程159に続いて実行される図４に示す行程161aでは、外部ツール140から第２の校正指令を受信したかどうかを判定し、第２の校正指令を受信していない場合は行程161aへ復帰して第２の校正指令を受信するのを待機する。

行程161aの判定において第２の校正指令を受信しYESと判断した場合は、行程161cが実行され行程159で設定されたフラグの動作を監視することによって第１の校正動作が完了しているかどうかを判定し、校正未完了であれば行程151aへ復帰し、校正完了であれば行程162へ移行する。行程162では、制御信号パルス列CNTaのパルス周期Ｔaとして実用上の平均値を代表値Ｔ0と設定すると共に、パルスデューティαを行程158で記憶された値αtに設定する。

行程162に続いて実行する行程164aでは、ブロック164bで示した外部ツール140からの計時開始指令に基づいて5.0Ｖの校正用基準電圧Ｖｔが印加されてからの経過時間を計時する。続く行程167では、アナログ比較回路30aの比較出力であるデジタル論理信号DＩａの論理レベルが変化したかどうかを判定し、論理変化が無ければ行程164aに復帰して計時を続行し、論理レベルが変化すれば行程168へ移行して行程164aによる計時現在値を到達時間τ0として記憶する。

なお、校正用基準電圧Ｖｔは5.0Ｖであるので、スイッチドキャパシタフィルタ回路20aの飽和出力電圧も5.0Ｖとなり、比較基準電圧Ｖc＝3.15Ｖの1.59倍となる。この飽和出力電圧の63％の電圧は3.15Ｖであるので、行程168で求めた到達時間τ0はスイッチドキャパシタフィルタ回路20aの積分時定数に相当することになる。

行程168に続いて実行される行程169では、行程168で記憶された積分時定数τ0を行程162で設定されたパルス周期Ｔ0で割った値を特性校正係数Ｋ20として算出し記憶する。さらに、行程169では、第２の校正指令に基づく第２の校正が完了したことを示すフラグを駆動設定する。

なお、校正操作に基づいて実測した積分時定数τ0とパルス周期Ｔ0を（３）式に代入するとバラツキ変動が想定される（Ｃ24a/Ｃ22a）が、以下の（７）式として算出される。以下の（７）式の関係を再度（３）式に代入すると、パルス周期がＴaであるときの積分時定数τaは、以下の（８）式で示すことができる。

次に、行程169に続いて実行される行程170では、複数回の校正を行うための校正回数計数用カウンタを加算し、続く行程171において行程159や行程169で算出した校正係数の格納アドレスを更新する。続く行程172では、所定回数の校正が完了したかどうかを判定し、完了していなければ行程151aに復帰して校正動作を再開し、所定回数の校正が完了していれば行程173へ移行する。行程173ではＲＡＭメモリ120に記憶された複数のゲイン校正係数Ｋ10と特性校正係数Ｋ20の平均値又は最頻値、中央値等の統計値を算出して行程171で更新指定されたアドレスのＲＡＭメモリ120に格納する。

続く行程174では、行程173で算出記憶された校正係数が許容された数値範囲であるかどうかを判定し、異常がなければ行程175へ移行し、異常があれば行程176へ移行する。行程175では、行程173で算出記憶された校正係数Ｋ10・Ｋ20を不揮発データメモリ121へ転送保存し、行程176では異常フラグを設定することによって外部ツール140に対して異常表示を行う。行程175又は行程176に続いて行程177で校正動作が完了する。

なお、行程152でパルスデューティα＝０としたが、例えばα＝１として続く行程153でパルスデューティを微減するように校正動作を行っても良い。また、本実施の形態のブロック161bでは、校正用基準電圧Ｖｔを1.59倍としたが、校正用基準電圧Ｖｔを1.59倍せずにパルスデューティαtを1.59倍しても良い。また、複数回の校正動作を行うに当たっては校正用信号源の電圧を意図的に異なる値にして、実用範囲の幅広い実測校正を行うようにすることもできる。

以上の校正動作は、行程151aから行程159で構成された行程ブロック180が第１の校正手段を構成し、既知電圧の校正用信号源を用いてアナログ比較回路30aの出力を監視しながらゲイン校正係数Ｋ10を算出する手段となっている。また、行程161aから行程169で構成された行程ブロック181が第２の校正手段を構成し、既知電圧の校正用信号源を用いてアナログ比較回路30aの出力を監視しながらフィルタ特性の校正係数Ｋ20を算出する手段となっている。さらに、行程170から行程175で構成された行程ブロック182は、転送保存手段を構成しており、行程172は反復校正手段となるものである。

図３及び図４では、ゲイン調整回路10a、スイッチドキャパシタフィルタ回路20a及びアナログ比較回路30aに関する校正動作について記述したが、ゲイン調整回路10b、スイッチドキャパシタフィルタ回路20b及びアナログ比較回路30bに関する校正動作についても同様に実施される。

以上の説明で明らかなとおり、本実施の形態に係る信号処理装置は、可変アナログ信号源100a，100bの信号電圧を処理してマイクロプロセッサ110に入力している。そして、本実施の形態に係る信号処理装置は、アナログ入力信号処理回路101やマイクロプロセッサ110等により構成され、アナログ入力信号処理回路101は、少なくともスイッチドキャパシタフィルタ回路20a，20b、ゲイン調整回路10a，10b及びデータ変換回路であるアナログ比較回路30a，30bとを備えている。マイクロプロセッサ110は、協働する不揮発性プログラムメモリ111に制御パルス列発生手段、第１・第２の校正手段180，181及び転送保存手段182等のプログラムを包含している。

本実施の形態に係る信号処理装置では、マイクロプロセッサ110が、制御パルス列発生手段によってスイッチドキャパシタフィルタ回路20a，20bとゲイン調整回路10a，10bに対して共通の制御信号パルス列CNTa，CNTbを供給するように構成されている。スイッチドキャパシタフィルタ回路20a，20bは、マイクロプロセッサ110から指令された制御信号パルス列CNTa，CNTbによって開閉制御される開閉素子21a，23a，21b，23ｂと充放電コンデンサ22a，22bを包含して、制御信号パルス列CNTa，CNTbのパルス周波数に応動してフィルタ特性が可変制御される回路となっている。

ゲイン調整回路10a，10bは、マイクロプロセッサ110から指令され、制御信号パルス列CNTa，CNTbによって増幅率調整用開閉素子17a，17bを開閉制御して、制御信号パルス列CNTa，CNTbのＯＮ時間/周期であるパルスデューティに応動して入力信号電圧に対する増幅率を可変制御する回路である。データ変換回路であるアナログ比較回路30a，30bは、スイッチドキャパシタフィルタ回路20a，20bとゲイン調整回路10a，10bを介して得られた可変アナログ信号源100a，100bの信号電圧に応動した検出現在値を、デジタル論理信号DIa，DIbに変換してマイクロプロセッサ110に入力する。デジタル論理信号DIa，DIbは、マイクロプロセッサ110を介して検出データメモリであるＲＡＭメモリ120に書込み保存される。

次に、第１の校正手段180は、可変アナログ信号源に替えて所定の校正用信号源を接続した状態で第１の校正指令に基づいて、ゲイン調整回路のパルスデューティαとデータ変換回路の状態との関係を実測し、第１の校正係数であるゲイン校正係数Ｋ10を算出する。ゲイン校正係数Ｋ10は、転送保存手段182によって不揮発データメモリ121に格納保存される。第２の校正手段181は、可変アナログ信号源に替えて所定の校正用信号源を接続した状態で第２の校正指令に基づいて、制御信号パルス列のパルス周期と実際に得られたフィルタ特性との関係を第２の校正係数として特性校正係数Ｋ20を算出する。特性校正係数Ｋ20は、転送保存手段182によって不揮発データメモリに格納保存される。

マイクロプロセッサ110は、校正操作が終了した時点において作用し、第１・第２の校正手段180，181による校正結果を不揮発データメモリ121に転送書込みする転送保存手段182と、校正完了後の通常運転において、設計理論値に対する実使用部品の固体バラツキ変動を不揮発データメモリ121に格納されたゲイン校正係数Ｋ10及び特性校正係数Ｋ20に基づいて校正して可変周波数と可変パルスデューティの制御信号パルス列を発生する制御信号パルス列発生手段を備えている。本実施の形態に係る信号処理装置は、異常のような構成であるので、１つの制御信号によって最大ゲインとフィルタ特性を個別に調整可変することができると共に、抵抗やコンデンサ等の回路部品の固体バラツキ変動を校正することができる。

本実施の形態に係る信号処理装置は、データ変換回路が、スイッチドキャパシタフィルタ回路20a，20bとゲイン調整回路10a，10bを介して得られた信号電圧を所定の比較基準電圧31a，31bとを比較して、当該比較結果をデジタル論理信号DIa，DIbとしてマイクロプロセッサ110に入力するものであり、マイクロプロセッサ110が、制御信号パルス列CNTa，CNTbのパルスデューティを変更してゲイン調整回路10a，10bの入出力比を変更することによって、等価的に比較基準電圧31a，31bを変更する等価変更手段をさらに備えているので、比較基準電圧31a・31bが固定値であってもゲイン調整回路10a・10bの増幅率を調整することによって見かけ上の比較基準電圧を変更調整することができる。

また、本実施の形態に係る信号処理装置は、スイッチドキャパシタフィルタ回路20a，20bは、高周波ノイズ信号を遮断するためのローパスフィルタ回路を構成するものであると共に、ゲイン調整回路10a，10bの出力段にはスイッチドキャパシタフィルタ回路20a，20bの最小積分時定数よりも小さな積分時定数の平滑用フィルタ回路19a，19bが設けられているので、回路に設けたノイズフィルタの周波数特性をマイクロプロセッサ110によって自由に調整できると共に、同一の制御信号パルス列CNTa，CNTbを用いて回路の増幅率を独立して調整することができる。

また、本実施の形態に係る信号処理装置は、第１の校正手段180が、校正用信号源の発生電圧をＶtとして、ゲイン調整回路に供給する制御信号パルス列のパルスデューティを漸増又は漸減させながら比較基準電圧がＶcであるアナログ比較回路の比較判定結果が変化する時点の比較一致パルスデューティαtを検出し、ゲイン校正係数Ｋ10＝αt×Ｖtを算出する。そして、第２の校正手段181は、校正用信号源の発生電圧を第１の校正手段180で適用した電圧Ｖtよりも大きい電圧（例えば、電圧Ｖt1.59倍の電圧）とし、パルスデューティを第１の校正手段180で検出された比較一致パルスデューティαtとして、校正用信号源が接続されてからアナログ比較回路の比較判定結果が変化するまでの時間ｔを計測する。計測された時間ｔに基づいてローパスフィルタの積分時定数τ0を算出し、校正時点における制御信号パルス列のパルス周期Ｔ0に対する特性校正係数Ｋ20＝τ0/Ｔ0を算出する。なお、第１の校正手段180は、第２の校正手段181に先立って実行される。また、第１の校正手段180におけるパルスデューティの漸増又は漸減は、想定されるローパスフィルタの積分時定数以上の時間をおいて段階的に変化するものとなっている。

上記のように本実施の形態に係る信号処理装置は、予め第１の校正手段180によってゲイン特性を校正しておくことによって、実測記憶された既知のゲイン特性を用いて精度良く、効率的にローパスフィルタの積分時定数の校正を行うことができる。また、アナログ比較回路の比較基準電圧に固体バラツキがあっても、これを含めて全体ゲインの校正を行うことができる。

また、本実施の形態に係る信号処理装置は、転送保存手段182が、第１・第２の校正手段180，181による校正係数の算出を複数回実行し、その平均値又は中央値、最頻値等の統計値を不揮発データメモリ121に転送書込みする反復校正手段172を備えているので、校正精度を向上することができると共に、最終結果を不揮発データメモリ121に転送保存するようにしたので、不揮発データメモリ121に対する書込み回数を抑制することができる。

（実施の形態２）
図５に、本実施の形態に係る信号処理装置の回路構成図を示す。図５において、アナログ入力信号処理回路102は、可変アナログ信号源100c，100ｄとマイクロプロセッサ110との間に設けられている。本実施の形態に係るアナログ入力信号処理回路102は、ゲイン調整回路10cと、ローパスフィルタ回路を構成するスイッチドキャパシタフィルタ回路20cと、データ変換回路である第１及び第２の比較回路30c，30dと、マルチプレクサ40cにより構成されている。そして、アナログ信号源100cと比較基準電圧31c，31dとの比較結果は、デジタル論理信号DI1，DI2としてマイクロプロセッサ110に入力され、ＲＡＭメモリ120に比較結果が格納される。

また、マルチプレクサ40cは、マイクロプロセッサ110が発生する接続切換え信号MPXによって、可変アナログ信号源100cとの接続を可変アナログ信号源100dに切換える。この切換えにより、アナログ信号源100dと比較基準電圧31c，31dとの比較が行われ、その結果がデジタル論理信号DI1，DI2としてマイクロプロセッサ110に入力され、ＲＡＭメモリ120の異なるアドレス領域に格納される。

ゲイン調整回路10cとスイッチドキャパシタフィルタ回路20cの詳細は、図１におけるゲイン調整回路10aとスイッチドキャパシタフィルタ回路20aと同一である。そして、ゲイン調整回路10cとスイッチドキャパシタフィルタ回路20cとで構成された回路ブロック130cには、マイクロプロセッサ110から制御信号パルス列CNTが供給される。これは、図１における制御信号パルス列CNTaに相当している。

本実施の形態に係るアナログ比較回路は、第１及び第２の比較回路30c，30dによって構成されていて、第１の比較回路30cで使用される第１の比較基準電圧31cに比べると第２の比較回路30dで使用される第２の比較基準電圧31dの方が大きな値に設定されている。その結果、マイクロプロセッサ110はアナログ信号源100c，100dの信号電圧を三段階に分別して判定することができる。

なお、図１に示した信号処理装置でも、パルスデューティαを大小交互に変更調整しながら比較判定を行い、その結果を弁別読込みすることで多段階の判定を行うことが可能である。しかし、図１に示した信号処理装置では、変更調整の操作を行う関係上、比較判定の応答性を改善しづらい問題があった。そこで、本実施の形態に係る信号処理装置では、多数のアナログ信号源をマルチプレクサ40cによって接続切換えしながら比較判定する用途として、応答性を改善するために多段階のアナログ比較回路を設置している。

本実施の形態に係る信号処理装置においても、初期校正の仕方は実施の形態１と同様であるが、本実施の形態では第１及び第２の比較基準電圧31c，31dに対応して２種類のゲイン校正係数を測定し記憶する必要がある。また、多数回の校正操作を行う手段として、多数の可変アナログ信号源の替わりに、多数の校正用信号源を接続し、マルチプレクサ40cを切換えながら各校正用信号源によって校正操作を行うようにすることもできる。

以上の説明で明らかなとおり、本実施の形態に係る信号処理装置は、実施の形態１と異なり、データ変換回路に第１及び第２の比較回路30c，30dとを備えている。データ変換回路である第１及び第２の比較回路30c，30dは、スイッチドキャパシタフィルタ回路20cとゲイン調整回路10cを介して得られた可変アナログ信号源100c，100dの信号電圧に応動した検出現在値を、デジタル論理信号DI1，DI2に変換してマイクロプロセッサ110に入力する。デジタル論理信号DI1，DI2は、マイクロプロセッサ110を介して検出データメモリであるＲＡＭメモリ120に書込み保存される。

本実施の形態に係る信号処理装置であっても、等価変更手段により制御信号パルス列CNTのパルスデューティを変更してゲイン調整回路10cの入出力比を変更することで、等価的に比較基準電圧31c，31dを変更することができるので、第１及び第２の比較基準電圧31c，31dが固定値であってもゲイン調整回路10c増幅率を調整することによって見かけ上の比較基準電圧を変更調整することができる。

また、本実施の形態に係る信号処理装置は、アナログ比較回路が少なくとも第１及び第２の複数の比較回路30c，30dを備え、第１の比較回路30cが、スイッチドキャパシタフィルタ回路20cとゲイン調整回路10cを介して得られた信号電圧と第１の比較基準電圧31cとを比較して、当該比較結果をマイクロプロセッサ110に第１の比較結果DI1として入力し、第２の比較回路30cが、スイッチドキャパシタフィルタ回路20cとゲイン調整回路10cを介して得られた信号電圧と第１の比較基準電圧31cよりも大きな値である第２の比較基準電圧31dとを比較して、当該比較結果をマイクロプロセッサ110に第２の比較結果DI2として入力するので、可変アナログ信号源の信号電圧を速やかに多段階レベルで判定することができる。なお、本発明は、３つ以上の比較回路を有し、それぞれ異なる比較基準電圧をもつ構成であっても良い。

また、本実施の形態に係る信号処理装置は、複数の可変アナログ信号源とスイッチドキャパシタフィルタ回路20c及びゲイン調整回路10cとの接続を順次切替えるマルチプレクサ40cをさらに備え、マイクロプロセッサ110は、マルチプレクサ40cに対して接続切換え信号MPXを順次発生する接続切換えタイミング発生手段を備えているので、多数の可変アナログ信号源を接続してもスイッチドキャパシタフィルタ回路20c、ゲイン調整回路10c及びデータ変換回路である第１及び第２の比較回路30c，30dを増加させる必要がなく、マイクロプロセッサ110の入力点を２点設けるだけで良い。さらに、可変アナログ信号源100c，100dの信号電圧の変化が緩慢であって、ローパスフィルタであるスイッチドキャパシタフィルタ回路20cの積分時定数が比較的に短い場合には、各可変アナログ信号源の最大信号電圧レベルが個々に異なっていても、ゲイン調整回路20cの増幅率を個々に変更することによって統一化することができる。なお、接続切換えタイミング発生手段は、第１及び第２の比較回路30c，30dとマイクロプロセッサ110を介してＲＡＭメモリ120に書込みされるデータを、複数の可変アナログ信号源ごとに分離して書込みする。

（実施の形態３）
図６に、本実施の形態に係る信号処理装置の回路構成図を示す。以下では、図６に示す信号処理装置について、図１に示した信号処理装置と相違する点を中心にして説明する。まず、図６に示す信号処理装置では、アナログ入力信号処理回路103が可変アナログ信号源100a，100bとマイクロプロセッサ110との間に設けられている。そして、アナログ入力信号処理回路103は、ゲイン調整回路10a，10bと、ローパスフィルタ回路を構成するスイッチドキャパシタフィルタ回路20a，20bと、データ変換回路であるＡＤ変換器50とによって構成されている。アナログ信号源100a，100bからの信号電圧は、ＡＤ変換器50でデジタル変換されてマイクロプロセッサ110に入力されている。

ゲイン調整回路10a，10bとスイッチドキャパシタフィルタ回路20a，20bは、図１に示したものと同一である。しかし、本実施の形態では、図１に示したアナログ比較回路に替えてＡＤ変換器50が設けられている。このＡＤ変換器50は、多数のアナログ入力信号をデジタル変換して順次バッファメモリ51に格納する多チャンネルＡＤ変換器であり、マイクロプロセッサ110が発生したチップセレクト信号CSに基づいて、指定されたデジタル変換データDATa又はDATbをマイクロプロセッサ110に供給する。マイクロプロセッサ110では、取込んだデジタル変換データDATa又はDATbを、ＲＡＭメモリ120へ格納する。

マイクロプロセッサ110とバス接続された不揮発性プログラムメモリ113（フラッシュメモリ等）には、校正動作の終了段階でＲＡＭメモリ120に仮格納されていた制御パルス列発生手段及びデータ処理手段のプログラム、図示されていない外部ツール140との通信プログラムやマイクロプロセッサ110の用途に応じた制御プログラムなどが格納される。また、不揮発性プログラムメモリ113の一部の領域には、校正係数が転送され書込まれることになっている。

マイクロプロセッサ110とバス接続された演算処理用のＲＡＭメモリ120には、図示しないマスクＲＯＭメモリに格納されたブートプログラムによって、校正動作に必要な各種プログラムが外部ツール140から仮転送され、その内の一部は校正動作の終了段階で不揮発性プログラムメモリ113に転送される。

ＲＡＭメモリ120に転送されるプログラムは、制御パルス列生成手段、データ処理手段、第１・第２の校正手段、転送保存手段となるプログラムのほかに、図示されていない外部ツール140との通信プログラムやマイクロプロセッサ110の用途に応じた制御プログラムなどが格納される。

なお、校正動作を行うとき、マイクロプロセッサ110とシリアル接続される外部ツール140は、マイクロプロセッサ110に対して第１・第２の校正指令を送信するようになっている。校正動作が終了し、不揮発性プログラムメモリ113に上記各種プログラムや校正係数が転送保存されると、以降の通常段階では不揮発性プログラムメモリ113に書込み保存された各種プログラムと校正係数に基づいてマイクロプロセッサ110が動作する。

外部ツール140からＲＡＭメモリ120に仮格納された各種プログラムのうち、第１・第２の校正手段と校正係数の転送保存手段とは校正動作時のみ必要となるプログラムであるから、校正動作が終了した段階で不揮発性プログラムメモリ113に転送保存しておく必要はない。しかし、保守点検等を行うに当たって後日に再度校正動作を行う必要が発生した場合に、仮に第１・第２の校正手段と校正係数の転送保存手段を不揮発性プログラムメモリ113に転送保存しておけば、外部ツール140からＲＡＭメモリ120へのプログラムの転送が不要となり、不揮発性プログラムメモリ113からＲＡＭメモリ120への読み出のみで使用することが可能となる。

なお、本実施の形態では、上記で説明したように、第１・第２の校正手段等のプログラムをＲＡＭメモリ120に格納する構成について説明したが、これは例示であり、実施の形態１で説明した構成であっても良い。

次に、本実施の形態に係る信号処理装置の校正動作について説明する。図７及び図８に、本実施の形態に係る信号処理装置の校正動作のフローチャートを示す。まず、図７に示すフローチャートでは、行程350aにおいてマイクロプロセッサ110に給電されて校正動作が開始しされる。続く行程350bでは、図示しないブートプログラムによって外部ツール140からＲＡＭメモリ120に対して制御プログラム全体が転送書込みされる。以降は、ＲＡＭメモリ120に書込まれた制御プログラムによってマイクロプロセッサ110が動作するようになる。

行程350bに続く行程351aでは、外部ツール140から第１の校正指令を受信したかどうかを判定し、第１の校正指令を受信していないときには行程351aへ復帰して第１の校正指令を受信するのを待機する。なお、外部ツール140が第１の校正指令を送信する前に、ブロック351bで示したように、可変アナログ信号源100aに替えて校正用信号源を接続しておく。校正用信号源は、校正用基準電圧Ｖtを例えば最大入力電圧５Ｖの63％の値に相当する3.15Ｖとし、この校正用基準電圧Ｖtをゲイン調整回路10aの入力電圧として印加する。

第１の校正指令を受信し行程351aの判定がYESとなった場合、行程352において制御信号パルス列CNTaのパルス周期Ｔaとして実用上の平均値を代表値Ｔ0として設定すると共に、パルスデューティも標準的な値として例えばα0＝0.5に設定する。この場合、マイクロプロセッサ110で読取られたＡＤ変換器50の検出デジタル電圧の最大値Ｄtは（２）式に基づいて、以下の（９）式のとなる。

ゲインＧaの設計理論値Ｇa＝２としたとき、パルスデューティα0＝0.5、入力電圧Ｖt＝3.15Ｖであれば、（９）式よりＤt＝3.15Ｖとなるが、実際にはゲインＧaが設計理論値とおりとならない場合がある。そのため、実測された検出デジタル電圧Ｄtの値から実際のゲインＧaを逆算して、この値をゲイン校正係数Ｋ11とする。つまり、校正用基準電圧Ｖtを入力した場合に得られる検出デジタル電圧Ｄtから、ゲイン校正係数Ｋ11は、以下の（10）式と求まる。

一旦、ゲイン校正係数Ｋ11が算出されると、このゲイン校正係数Ｋ11に基づいて検出デジタル電圧Ｄtが求められる。例えば、信号源電圧がＶiである場合に、マイクロプロセッサ110で読取られるＡＤ変換器50の検出デジタル電圧の最大値Ｄtは、以下の（11）式となる。

行程352に続く行程354では、スイッチドキャパシタフィルタ回路20aの積分時定数τaよりも十分大きな時間待ちを行い、続く行程355においてマイクロプロセッサ110で読取られたＡＤ変換器50の最大値Ｄtの値をＲＡＭメモリ120に書込み記憶する。行程355に続いて実行される行程359では、行程355で記憶された検出デジタル電圧の最大値Ｄtと行程352で設定されたパルスデューティα0と既知の値である校正用基準電圧Ｖtとの値に基づいて（10）式に示すゲイン校正係数Ｋ11を算出し記憶する。そして、第１の校正指令に基づく第１の校正が完了したことを示すフラグを駆動設定する。

外部ツール140は、行程359によるフラグの動作を受信すると、図示しない制御手段を介して校正用信号源の電圧を例えば1.59倍の値である5.0Ｖに設定変更してから第２の校正指令を送信する。行程359に続いて実行される図８に示す行程361aでは、外部ツール140から第２の校正指令を受信したかどうかを判定して、第２の校正指令を受信していないときには行程361aへ復帰して第２の校正指令を受信するのを待機する。

第２の校正指令を受信し、行程361aの判定がYESとなると行程361cにおいて行程359で設定されたフラグの動作を監視する。行程361cの監視によって第１の校正動作が完了しているかどうかを判定し、校正未完了であれば行程351aへ復帰し、校正完了であれば行程362へ移行するようになっている。行程362では、制御信号パルス列CNTaのパルス周期Ｔaとして実用上の平均値を代表値Ｔ0と設定すると共に、パルスデューティαは行程352で設定された値α0を設定する。

行程362に続いて実行される行程364aでは、ブロック364bで示した外部ツール140からの計時開始指令に基づいて上記5.0Ｖの校正電圧が印加されたからの経過時間を計時する。続く行程365では、ＡＤ変換器50のデジタル変換値である検出デジタル電圧をマイクロプロセッサ110に取込む。続く行程366において行程355で記憶された検出デジタル電圧の最大値Ｄtと行程365で読込まれた検出デジタル電圧との比較を行う。続く行程367では、行程366による大小比較結果が変化したかどうかを判定し、比較結果に変化が無ければ行程364aに復帰して計時を続行し、比較結果が変化すれば行程368へ移行して行程364aによる計時現在値を到達時間τ0として記憶する。

なお、校正用信号源の電圧は、第１の校正時における3.15Ｖの1.59倍にされているので、マイクロプロセッサ110で読込まれるデジタル電圧の最大値も1.59倍になる。一方、行程366における比較基準電圧は、行程355で記憶された検出デジタル電圧の最大値Ｄtであり、最大値Ｄtを1.59倍した値の63％の電圧である。そのため、到達時間τ0は、スイッチドキャパシタフィルタ回路20aの積分時定数に相当することになる。

行程368に続いて実行される行程369では、行程368で記憶された積分時定数τ0を行程363で設定されたパルス周期Ｔ0で割った値を特性校正係数Ｋ20として算出し記憶する。そして、第２の校正指令に基づく第２の校正が完了したことを示すフラグを駆動設定する。なお、上記の校正動作に基づく実測積分時定数τ0とパルス周期Ｔ0を（３）式に代入するとバラツキ変動が想定される（Ｃ24a/Ｃ22a）が（７）式によって算出される。（７）式の関係を再度（３）式に代入すると、パルス周期がＴaであるときの積分時定数τaは、（８）式となる。ブロック361bでは、1.59倍の校正電圧を印加したが、印加電圧は第１の校正動作のときと同じ電圧Ｖtとし、行程362におけるパルスデューティαtを1.59倍しても良い。

行程369に続いて実行される行程370では、複数回の校正を行うための校正回数計数用カウンタが加算し、続く行程371において行程359や行程369における校正係数の格納アドレスを更新する。続く行程372では、所定回数の校正が完了したかどうかを判定し、完了していなければ行程351aに復帰して校正動作を再開し、所定回数の校正が完了しておれば行程373へ移行する。行程373では、ＲＡＭメモリ120に記憶された複数のゲイン校正係数Ｋ11と特性校正係数Ｋ20の平均値又は最頻値、中央値等の統計値を算出して、行程371で更新指定されたアドレスのＲＡＭメモリ120に格納する。続く行程375では、行程373で算出記憶された校正係数Ｋ11，Ｋ20を不揮発性プログラムメモリ113のデータメモリ領域122へ転送保存すると共に、行程350bで外部ツール140からＲＡＭメモリ120に転送されていた各種制御プログラムもプログラムメモリ113へ転送保存し、続いて行程377へ移行して校正動作を完了する。

以上の校正動作を概括説明すると、行程351aから行程359で構成された行程ブロック380は、第１の校正手段を構成しており、既知電圧の校正用信号源Ｖtを用いてＡＤ変換器50の検出デジタル電圧の最大値Ｄtをマイクロプロセッサ110で読出してゲイン校正係数Ｋ11を算出する手段となっている。

行程361aから行程369で構成された行程ブロック381は、第２の校正手段を構成しており、既知電圧の校正用信号源を用いてＡＤ変換器50の検出デジタル電圧の変化を監視することでフィルタ特性の校正係数Ｋ20を算出する手段となっている。行程370から行程375で構成された行程ブロック382は転送保存手段を構成しており、行程372は反復校正手段となるものである。なお、本実施の形態に係る転送保存手段においても、実施の形態１と同様、校正係数が許容された数値範囲であるかどうかの異常判定を行っても良い。

図７及び図８では、ゲイン調整回路10aとスイッチドキャパシタフィルタ回路20aとＡＤ変換器50に関する校正動作について記述したが、ゲイン調整回路10bとスイッチドキャパシタフィルタ回路20bとＡＤ変換器50に関する校正動作についても同様に実施されるものである。

次に、図７及び図８で示した校正動作の代替手段を図９及び図１０のフローチャートに示す。本実施の形態では、実施の形態１と異なり、アナログ比較回路30a，30bに替わってマイクロプロセッサ110によってデジタル比較が行われているため、実施の形態１の比較基準電圧31a，31bに替わるものとしてプログラムメモリ113内に比較基準デジタル電圧Ｅcが格納されていてる。

図９において、行程350aでは、マイクロプロセッサ110に給電されて校正動作が開始し、続く行程350bにおいて図示しないブートプログラムによって外部ツール140からＲＡＭメモリ120に対して制御プログラム全体が転送し書込まれ、以降はＲＡＭメモリ120に書込まれた制御プログラムによってマイクロプロセッサ110が動作する。行程350bに続く行程351aでは、外部ツール140から第１の校正指令を受信したかどうかを判定して、第１の校正指令を受信していないときには行程351aへ復帰して第１の校正指令を受信するのを待機する。

なお、外部ツール140が第１の校正指令を送信する前に、ブロック351bで示したように可変アナログ信号源100aに替わって校正用信号源を接続する。例えば、校正用基準電圧Ｖt＝3.15Ｖをゲイン調整回路10aの入力電圧として印加する。この校正用基準電圧Ｖtは、以下の要領で決定されるものである。例えば、比較基準デジタル電圧がＥc＝3.15Ｖであって、パルスデューティα0＝0.5、ゲインＧaの設計理論値Ｇa＝２としたとき、校正用基準電圧Ｖtは、（２）式の関係に基づいて3.15＝（2×0.5）×3.15となる。

実際の製品が、設計理論値通りにパルスデューティα0＝0.5、ゲインＧa＝2.0となっておれば、入力電圧Ｖi＝3.15Ｖのときにはマイクロプロセッサ110によるデジタル比較結果が一致する臨界値となる。しかし、実際の製品においては、ゲインＧaに誤差があるとパルスデューティα0＝0.5のままでは比較一致しない。そのため、比較一致するパルスデューティαtを探索する必要がある。

第１の校正指令を受信し、行程351aの判定がYESとなり行程352aでは制御信号パルス列CNTaのパルス周期Ｔaとして実用上の平均値を代表値Ｔ0と設定すると共に、パルスデューティα＝０に設定する。続く行程353aでは、パルスデューティを現状からΔαだけ微増させ、続く行程354aにおいて、スイッチドキャパシタフィルタ回路20aの積分時定数τaよりも十分大きな時間待ちを行う。続く行程357aでは、マイクロプロセッサ110によるデジタル比較結果が変化したかどうかを判定し、変化がなければ行程353aへ復帰しパルスデューティの更なる微増を行い、変化があれば行程358aへ移行して変化時点のパルスデューティαtを記憶する。

行程358aに続いて実行される行程359aでは、行程358aで記憶されたパルスデューティαtと既知の値である校正用基準電圧Ｖtと比較基準デジタル電圧Ｅcとに基づいて校正係数Ｋ11を算出し記憶する。なお、校正係数Ｋ11は、バラツキ変動が想定されるゲインＧaであり、以下の（５a）式によって算出される。

（５a）式で定義したゲイン校正係数Ｋ11を用いて（４）式を表現すると以下の（６a）式となる。以下の（６a）式において校正係数Ｋ11を用いる代わりにＥc/Ｋ11＝Ｖt×αt＝Ｋ10を校正係数として記憶すれば、実施の形態１で説明した（６）式と同じになる。

（６a）式は、スイッチドキャパシタフィルタ回路20aの飽和出力電圧が比較基準デジタル電圧Ｅcと一致するための入力信号源電圧Ｖiを表し、パルスデューティαによって可変であることを意味している。さらに、行程359aでは、第１の校正指令に基づく第１の校正が完了したことを示すフラグを駆動設定する。

外部ツール140は、行程359aによるフラグの動作を受信すると図示しない制御手段を介して、校正用信号源の電圧を例えば1.59倍の値である5.0Ｖに設定変更してから第２の校正指令を送信する。行程359aに続いて図１０に示す行程361aでは外部ツール140から第２の校正指令を受信したかどうかを判定して、第２の校正指令を受信していないときには行程361aへ復帰して第２の校正指令を受信するのを待機する。

第２の校正指令を受信し、行程361aの判定がYESとなると行程361cへ移行する。行程361cでは、行程359で設定されたフラグの動作を監視することによって第１の校正動作が完了しているかどうかを判定し、校正未完了であれば行程351aへ復帰し、校正完了であれば行程362aへ移行する。行程362aでは、制御信号パルス列CNTaのパルス周期Ｔaとして実用上の平均値を代表値Ｔ0として設定すると共に、パルスデューティαは行程358aで記憶された値αtを設定する。

行程362aに続いて実行される行程364aでは、ブロック364bで示した外部ツール140からの計時開始指令に基づいて上記5.0Ｖの校正電圧が印加されたからの経過時間を計時する。続く行程365aでは、ＡＤ変換器50によるデジタル変換データをマイクロプロセッサ110に取込み、続く行程367aにおいてマイクロプロセッサ110による比較基準デジタル電圧Ｅcとの比較判定結果が変化したかどうかを判定し、比較結果に変化が無ければ行程364aに復帰して計時を続行し、比較結果が変化すれば行程368aへ移行して行程364aによる計時現在値を到達時間τ0として記憶する。

なお、校正用信号源の電圧が第１の校正時における3.15Ｖの1.59倍とされているので、スイッチドキャパシタフィルタ回路20aの飽和出力電圧は、比較基準デジタル電圧Ｅc＝3.15Ｖの1.59倍になる。そして、比較基準デジタル電圧Ｅc＝3.15Ｖの1.59倍である5.0Ｖの63％は3.15Ｖとなるため、到達時間τ0はスイッチドキャパシタフィルタ回路20aの積分時定数に相当することになる。

行程368aに続いて実行される行程369aでは、行程368aで記憶された積分時定数τ0を行程363aで設定されたパルス周期Ｔ0で割った値を特性校正係数Ｋ20として算出し記憶すると共に、第２の校正指令に基づく第２の校正が完了したことを示すフラグを駆動設定する。なお、上記校正動作に基づく実測積分時定数τ0とパルス周期Ｔ0を（３）式に代入するとバラツキ変動が想定される（Ｃ24a/Ｃ22a）が（７）式によって算出される。

（７）式の関係を再度（３）式に代入すると、パルス周期がＴaであるときの積分時定数τaは（８）式で示すとおりとなる。また、ブロック361bでは1.59倍の校正電圧を印加したが、印加電圧は第１の校正動作のときと同じ電圧Ｖtとして、行程362aにおけるパルスデューティαtを1.59倍しても良い。

行程369aに続いて実行される行程370では、複数回の校正を行うための校正回数計数用カウンタを加算し、続く行程371において行程359aや行程369aにおける校正係数の格納アドレスを更新する。続く行程372では、所定回数の校正が完了したかどうかを判定し、完了していなければ行程351aに復帰して校正動作を再開し、所定回数の校正が完了しておれば行程373へ移行する。

行程373では、ＲＡＭメモリ120に記憶された複数のゲイン校正係数Ｋ10又はＫ11と特性校正係数Ｋ20の平均値又は最頻値、中央値等の統計値を算出して、行程371で更新指定されたアドレスのＲＡＭメモリ120に格納する。続く行程375では、行程373で算出記憶された校正係数Ｋ10又はＫ11，Ｋ20をプログラムメモリ113のデータメモリ領域122へ転送保存すると共に、行程350bで外部ツール140からＲＡＭメモリ120に転送されていた各種制御プログラムもプログラムメモリ113へ転送保存する。続いて行程377へ移行して校正動作が完了するようになっている。

なお、行程352aでパルスデューティα＝０としてが、例えばα＝１として続く行程353aでパルスデューティを微減するようにしても良い。また、複数回の校正動作を行うに当たっては校正用信号源の電圧を意図的に異なる値にして、実用範囲の幅広い実測校正を行うようにすることもできる。

以上の校正動作を概括説明すると、行程351aから行程359aで構成された行程ブロック380aは、第１の校正手段を構成しており、既知電圧の校正用信号源を用いてＡＤ変換器50の出力電圧をマイクロプロセッサ110で監視しながらゲイン校正係数Ｋ10又はＫ11を算出する手段となっている。

行程361aから行程369aで構成された行程ブロック381aは、第２の校正手段を構成しており、既知電圧の校正用信号源を用いてＡＤ変換器50の出力電圧をマイクロプロセッサ110で監視しながらフィルタ特性の校正係数Ｋ20を算出する手段となっている。行程370から行程375で構成された行程ブロック382は転送保存手段を構成しており、行程372は反復校正手段となるものである。なお、本実施の形態に係る転送保存手段においても、実施の形態１と同様、校正係数が許容された数値範囲であるかどうかの異常判定を行っても良い。

図９及び図１０では、ゲイン調整回路10aとスイッチドキャパシタフィルタ回路20aとＡＤ変換器50に関する校正動作について記述したが、ゲイン調整回路10bとスイッチドキャパシタフィルタ回路20bとＡＤ変換器50に関する校正動作についても同様に実施されるものである。

以上の説明で明らかなとおり、本実施の形態に係る信号処理装置は、実施の形態１と異なり、データ変換回路としてＡＤ変換器50を備えている。データ変換回路であるＡＤ変換器50は、スイッチドキャパシタフィルタ回路20a，20bとゲイン調整回路10a，10bを介して得られた信号電圧を、検出デジタル電圧DATa，DATbに変換してマイクロプロセッサ110に入力する。検出デジタル電圧DATa，DATbは、マイクロプロセッサ110を介して検出データメモリであるＲＡＭメモリ120に書込みされる。

また、本実施の形態に係る信号処理装置は、データ変換回路がスイッチドキャパシタフィルタ回路20a，20bとゲイン調整回路10a，10bを介して得られた信号電圧をデジタル信号電圧に変換してマイクロプロセッサ110に入力するＡＤ変換器50であり、マイクロプロセッサ110が、制御信号パルス列CNTa，CNTbのパルスデューティを変更してゲイン調整回路10a，10bの入出力比を変更することによって、比較基準デジタル電圧を等価的に変更し、ＡＤ変換器50からの検出デジタル電圧と比較基準デジタル電圧とを比較して、当該比較結果をデジタル論理信号とするデータ処理手段をさらに備えるので、マイクロプロセッサ110は入力された検出デジタル電圧と比較基準デジタル電圧との偏差値を算出することができる。また、比較基準デジタル電圧を比較的大きな値にした状態で動作する場合であっても、ゲイン調整回路10a，10bの増幅率を大きくすることによって、見かけ上等価的に小さな比較基準デジタル電圧を設定したことに相当し、低出力領域の使用を回避してＡＤ変換器50のデジタル変換精度を向上することができる。

また、本実施の形態に係る信号処理装置は、ＡＤ変換器50を複数の可変アナログ信号源100a，100bからの前記信号電圧を順次デジタル変換する多チャンネルＡＤ変換器にすることにより、各可変アナログ信号源100a，100bに対する制御信号が１つであるので、マイクロプロセッサの入力信号点数が可変アナログ信号源100a，100bの点数と同数になり、多数の可変アナログ信号源を扱うことができる。さらに、各可変アナログ信号源100a，100bの最大信号電圧が個々に異なっていても、各可変アナログ信号源の最大電圧とＡＤ変換器50の最大入力電圧とが略等しくなるように各ゲイン調整回路10a，10bの増幅率を調整することによって、ＡＤ変換器50のデジタル変換精度を向上することができる。

また、本実施の形態に係る信号処理装置は、第１の校正手段380が、校正用信号源の発生電圧を電圧Ｖt、パルスデューティを代表値α0として、ＡＤ変換器50による検出デジタル電圧Ｄtを検出記憶し、ゲイン校正係数Ｋ11＝Ｄt/（Ｖt×α0）を算出し、第２の校正手段381が、第１の校正手段380後に、校正用信号源の発生電圧を第１の校正手段380で適用した電圧Ｖtよりも大きな電圧（例えば、電圧Ｖtの1.59倍）とし、またパルスデューティを第１の校正手段380で設定したパルスデューティα0とし、校正用信号源が接続されてから第１の校正手段380で記憶された検出デジタル電圧Ｄtに増加するまでの時間ｔを計測することによってローパスフィルタの積分時定数τ0を算出し、校正時点における制御信号パルス列のパルス周期Ｔ0に対する特性校正係数Ｋ20＝τ0/Ｔ0を算出する。

上記のように本実施の形態に係る信号処理装置は、予め第１の校正手段380によってゲイン特性を校正しておくことによって、実測記憶された既知のゲイン特性を用いて精度良く、効率的にローパスフィルタの積分定数の校正を行うことができる。また、ＡＤ変換器50の変換特性に固体バラツキがあっても、これを含めて全体ゲインの校正を行うことができる。

また、本実施の形態に係る信号処理装置は、異なる校正手段として、第１の校正手段380aが、校正用信号源の発生電圧をＶtとして、ゲイン調整回路に供給する制御信号パルス列のパルスデューティを漸増又は漸減させながら比較基準デジタル電圧Ｅcとのデジタル比較判定結果が変化する時点の比較一致パルスデューティαtを検出し、ゲイン校正係数Ｋ10＝αt×Ｖt又はＫ11＝Ｅc/（Ｖt×αt）を算出し、第２の校正手段381aが、第１の校正手段380a後に、校正用信号源の発生電圧を第１の校正手段380aで適用した電圧Ｖtよりも大きな電圧（例えば、電圧Ｖtの1.59倍）電圧とし、またパルスデューティを第１の校正手段380aで検出したパルスデューティαtとし、校正用信号源が接続されてから第１の校正手段380aで使用された比較基準デジタル電圧Ｅcに増加するまでの時間ｔを計測することによってローパスフィルタの積分時定数τ0を算出し、校正時点における制御信号パルス列のパルス周期Ｔ0に対する特性校正係数Ｋ20＝τ0/Ｔ0を算出する。

上記のように本実施の形態に係る信号処理装置は、予め第１の校正手段380aによってゲイン特性を校正しておくことによって、実測記憶された既知のゲイン特性を用いて精度良く、効率的にローパスフィルタの積分定数の校正を行うことができる特徴がある。また、ＡＤ変換器50のデジタル変換特性に固体バラツキがあっても、これを含めて全体ゲインの校正を行うことができる。

（実施の形態４）
図１１に、本実施の形態に係る信号処理装置の回路構成図を示す。以下、図１１に基づいて本実施の形態に係る信号処理装置について説明する。図１１において、アナログ入力信号処理回路104は、例えばエンジンの振動を検出するためのノックセンサである可変アナログ信号源100e，100fとエンジン制御装置を構成するマイクロプロセッサ110との間に設けられている。なお、ノックセンサである可変アナログ信号源100e，100fからは、脈動信号が発生する。

図１１に示すアナログ入力信号処理回路104では、マルチプレクサ40e、差動アンプ60a、ゲイン調整回路70a及び帯域フィルタ回路80aによる回路ブロック130e、ピークホールド回路90a、ＡＤ変換器50とが順次接続されている様子が示されている。ここで、帯域フィルタ回路80aは、スイッチドキャパシタフィルタ回路によって構成されている。

アナログセンサ131aは、温度センサ（エンジンの冷却水温センサや外気温センサなど）、アクセルポジションセンサ（ＡＰＳ）やスロットルポジションセンサ（ＴＰＳ）などのセンサ群である。アナログセンサ131aからのアナログ入力信号は、インタフェース回路（ＡＩＦ）131bを介して多チャンネルＡＤ変換器50のアナログ入力端子に接続され、順次デジタル変換されてバッファメモリ51に格納される。開閉センサ132aは、エンジンのクランク角センサ、回転センサ等の各種ＯＮ/ＯＦＦ動作を行うスイッチ群であり、インタフェース回路（ＤＩＦ）132bを介してマイクロプロセッサ110の入力ポートDIに接続されている。

マイクロプロセッサ110は、チップセレクト信号CSによってバッファメモリ51内の多数のデジタル変換データを分別読出ししてＲＡＭメモリ120に転送すると共に、ピークホールド回路90aに対して取得タイミング信号WINを供給する。また、マイクロプロセッサ110は、マルチプレクサ40eに対して接続切換え信号MPXを供給したり、ゲイン調整回路70aと帯域フィルタ回路であるスイッチドキャパシタフィルタ回路80aに対して制御信号パルス列CNTを供給している。

マイクロプロセッサ110とバス接続された不揮発性プログラムメモリ114（フラッシュメモリ等）には、制御パルス列発生手段、データ処理手段、データ取込信号発生手段、接続切換信号発生手段、第１・第２の校正手段や転送保存手段となるプログラムのほかに、図示していない外部ツール140との通信プログラムやエンジン制御を行うためのマイクロプロセッサ110の用途に応じた制御プログラムなどが格納されている。

マイクロプロセッサ110とバス接続された演算処理用のＲＡＭメモリ120には、ＡＤ変換器50によってデジタル変換された各種アナログ入力信号のデジタル変換値や、校正動作で算出された校正係数などが書込まれる。マイクロプロセッサ110と、バス接続又はシリアル接続されたＥＥＰＲＯＭメモリ等の不揮発データメモリ121には、後述の第１・第２の校正手段による校正結果である校正係数がＲＡＭメモリ120から転送保存される。校正動作を行うときにマイクロプロセッサ110とシリアル接続される外部ツール140は、マイクロプロセッサ110に対して第１・第２の校正指令を送信するようになっている。

次に、図１２において、本実施の形態に係るアナログ入力信号処理回路104の回路図を示す。図１２では、マルチプレクサ40eが、可変アナログ信号源100eと差動アンプ60aとの間を接続する選択開閉素子41a，42aと、可変アナログ信号源100fと差動アンプ60aとの間を接続する選択開閉素子41b，42bと、インバータ43とによって構成されている。ここで、マイクロプロセッサ110が発生する接続切換え信号MPXの論理レベルが「Ｈ」のときには選択開閉素子41a，42aを導通させ、接続切換え信号MPXの論理レベルが「Ｌ」のときにはインバータ43を介して駆動される選択開閉素子41b，42bを導通させる。

ゲイン調整回路70aに設けられたアンプ71の反転入力は、入力抵抗72，73を介して差動アンプ60aの出力端子と接続され、アンプ71の非反転入力は、例えばDC2.5Ｖのバイアス電圧74が印加されている。なお、入力抵抗72，73の接続点位置とアンプ71の非反転入力端子間には増幅率調整用開閉素子75が接続され、アンプ71の出力端子と反転入力端子間には積分コンデンサ76と帰還抵抗77とが並列接続されている。

スイッチドキャパシタフィルタ回路80aに設けられたアンプ81の非反転入力は、バイアス電圧74が接続され、反転入力には充放電コンデンサ82が接続されている。この充放電コンデンサ82は、開閉素子83a，84aが導通したときはアンプ71の出力端子とアンプ81の非反転入力端子間に接続され、開閉素子83b，84bが導通したときはアンプ81の反転入力端子と非反転入力端子間に接続されるよう構成される。なお、増幅率調整用開閉素子75と開閉素子83a，84aは、マイクロプロセッサ110が発生する制御信号パルス列CNTが論理レベル「Ｈ」であるときに導通し、インバータ85を介して駆動される開閉素子83b，84bは制御信号パルス列CNTが論理レベル「Ｌ」であるときに導通するようになっている。

アンプ81の反転入力端子と出力端子間には積分コンデンサ86が接続されている。充放電コンデンサ87は、開閉素子88a，89aが導通したときにアンプ81の出力端子とアンプ71の反転入力端子間に接続され、開閉素子88b，89bが導通すると充放電コンデンサ87の両端が短絡されて放電するようになっている。なお、開閉素子88a，89aは、制御信号パルス列CNTの論理レベルが「Ｈ」であるときに導通し、インバータ85を介して駆動される開閉素子88a・89aは制御信号パルス列CNTが論理レベル「Ｌ」であるときに導通するようになっている。

次に、ピークホールド回路90aに設けられたアンプ91の非反転入力は、アンプ71の出力端子に接続され、アンプ91の出力は逆流阻止ダイオード92、充電抵抗93を介して最大値記憶用コンデンサ94に接続されている。該コンデンサ94と充電抵抗93の直列回路の両端電圧はＡＤ変換器50を介してマイクロプロセッサ110に入力されている。放電開閉素子であるトランジスタ95は、マイクロプロセッサ110が発生する取得タイミング信号WINの論理レベルが「Ｈ」であるときに、駆動抵抗96を介して導通駆動させ最大値記憶用コンデンサ94を短絡して放電させる。しかし、取得タイミング信号WINが論理レベル「Ｌ」となって放電開閉素子95が不導通になってから所定時間後に、マイクロプロセッサ110はＡＤ変換器50の出力電圧を読取るようになっている。

図１３は、本実施の形態に係る信号処理装置の動作を説明する図である。図１３（ａ）は、制御信号パルス列CNTの波形を示すものであり、パルス周波数ｆcの逆数であるパルス周期Ｔc内で論理レベルが「Ｌ」から「Ｈ」に変化する。そして、パルスデューティγは、論理レベルが「Ｌ」となる期間と周期Ｔcとの比率として定義される。次に、図１３（ｂ）は、回路ブロック130e全体の入出力比率ΔＶ2／ΔＶ1であるゲイン特性Ｇ130を示している。ここで、ΔＶ1は回路ブロック130eに入力される信号電圧であり、ΔＶ2は回路ブロック130eから出力される信号電圧である。

回路ブロック130e全体のゲイン特性Ｇ130は、以下の（12）式に示すようにゲイン調整回路70a部分のゲインＧ70とスイッチドキャパシタフィルタ回路80a部分のゲインＧ80に分解することができる。さらに、ゲインＧ70は、以下の（13）式によって表現できる。また、ゲインＧ80は、以下の（14）式によって表現できる。

但し、Ｒ72，Ｒ73，Ｒ77は入力抵抗72，73と帰還抵抗77の抵抗値であり、Ｃ76，Ｃ86は積分コンデンサ76，86の静電容量、Ｃ82，Ｃ87は充放電コンデンサ82，87の静電容量、ｆ0は可変アナログ信号源100e，100f（ノックセンサ）の中心周波数、ｆbは可変アナログ信号源100e，100fのバンド幅周波数、ｆは可変アナログ信号源100e，100fの脈動周波数となっている。

式（15）で明らかなように、ゲインＧ80が最大値となる中心周波数ｆ0は、制御信号パルス列CNTのパルス周波数ｆcに比例しており、パルス周波数ｆcを変更することによって中心周波数ｆ0を図１３（ｂ）に示すようにｆ01やｆ02にすることができる。なお、図１３（ｂ）では、中心周波数ｆ01でパルスデューティγを変化させたゲイン特性を曲線900，901に示し、中心周波数ｆ02でパルスデューティγを変化させたゲイン特性を曲線902，903に示す。パルスデューティγを変化させると、式（13）から明らかなようにゲインＧ70が変化するため、ゲイン特性Ｇ130もパルスデューティγに比例して増減することになる。

式（15）より中心周波数ｆ0はｆ0＝Ｋ80×ｆcで示されるが、比例係数Ｋ80は各コンデンサの静電容量Ｃ76，Ｃ82，Ｃ86，Ｃ87の部品バラツキによって変動するため、現品対応で比例係数の校正値を実測する必要がある。

制御信号パルス列CNTのパルス周波数ｆcを一定にして、可変アナログ信号源の周波数ｆを漸増させた場合、例えば、中心周波数ｆ0の前後の周波数を第１周波数ｆ1と第２周波数ｆ2とし、式（14）より求まるｆ1とｆ2のゲインＧ80が一致するとすれば、（ｆ0²−ｆ1²）/（ｆb×ｆ1）＝（ｆ2²−ｆ0²）/（ｆb×ｆ2）となり、すなわち、（ｆ0²−ｆ1²）×ｆ2＝（ｆ2²−ｆ0²）×ｆ1となる。つまり、第１周波数ｆ1と第２周波数ｆ2との間には、以下の（17）式で示す関係が成立する。以下の式（17）において相乗平均√（ｆ1×ｆ2）はｆ1≒ｆ2であるときには相加平均（ｆ1＋ｆ2）/２と略等しくなるものである。

反対に、可変アナログ信号源の周波数ｆを一定値ｆtにしておいて、制御信号パルス列CNTのパルス周波数ｆcを変化させた場合、例えば、パルス周波数をｆc1及びｆc2とすると、中心周波数はｆ01＝Ｋ80×ｆc1、ｆ02＝Ｋ80×ｆc2となり、２種類のゲインＧ80を得ることになる。ここで、仮に２種類のゲインＧ80が可変アナログ信号源の周波数ｆtにおいて同一ゲインになるように調整されているものとすれば、式（14）から、（ｆ02²−ｆt²）/（ｆb×ｆt）＝（ｆt²−ｆ01²）/（ｆb×ｆt）の関係を誘導することができる。すなわち、２ｆt²＝f01²+ｆ02²＝Ｋ80²（ｆc1²＋ｆc2²）となり、比例係数Ｋ80は、以下の（18）式となる。

次に、本実施の形態に係る信号処理装置の校正動作について説明する。図１４及び図１５は、本実施の形態に係る信号処理装置の校正動作のフローチャートである。まず、図１４に示す行程450ではマイクロプロセッサ110に給電されて校正動作が開始し、続く行程451aにおいて外部ツール140から第２の校正指令を受信したかどうかを判定し、第２の校正指令を受信していないときには行程451aへ復帰して第２の校正指令を受信するのを待機する。なお、外部ツール140が第２の校正指令を送信する前に、ブロック451bに示すように可変アナログ信号源100eに替わって信号周波数ｆt、信号振幅ｅ0の校正用信号源を接続してゲイン調整回路70aの入力電圧として印加しておく。

制御信号パルス列CNTのパルスデューティγを標準的な代表値（例えばγ0＝0.5）とし、スイッチドキャパシタフィルタ回路80aの中心周波数が可変アナログ信号源の周波数ｆtと一致している場合、信号振幅ｅ0の概算値は、ピークホールド回路90aとＡＤ変換器50を介してマイクロプロセッサ110に入力される検出デジタル電圧Ｄtが例えば3.15Ｖになるように決定される。また、校正用信号源の周波数ｆtは、可変アナログ信号源の周波数ｆtの実用上の標準的な代表値となっている。

第２の校正指令を受信すると行程451aの判定がYESとなり行程452に移行する。行程452では、制御信号パルス列CNTのパルス周波数は０とし、パルスデューティγは代表値として例えばγ0＝0.5を設定する。続く行程453では、制御信号パルス列CNTのパルス周波数を現状からΔｆだけ微増させ、続く行程454においてＡＤ変換器50のデジタル出力をマイクロプロセッサ110で読込み記憶する。続く行程455では、前回読込み記憶したデジタル出力と今回読込み記憶したデジタル出力のどちらが大きいかを判定して記憶データを逐次大きな値に更新する。

続く行程456では、行程455による更新記憶データの増加が停止するか減少が開始したかを判定し、依然として増加しておれば行程453へ復帰移行し、増加停止すれば行程457へ移行する。行程457へ移行する場合、現在時点における制御信号パルス列CNTのパルス周波数ｆc0を記憶保持する。続く行程459では、校正用信号源の周波数ｆtと行程457で記憶されたパルス周波数ｆc0との比率を算出して、この比率を特性校正係数Ｋ80として記憶する。さらに、行程459では、第２の校正指令に基づく第２の校正が完了したことを示すフラグを駆動設定する。

外部ツール140は、行程459によるフラグの動作を受信すると校正用信号源は接続したままで第１の校正指令を送信する。行程459に続いて図１５に示す行程461aでは外部ツール140から第１の校正指令を受信したかどうかを判定し、第１の校正指令を受信していないときには行程461aへ復帰して第１の校正指令を受信するのを待機する。第１の校正指令を受信すると行程461aの判定がYESとなり行程461cに移行する。行程461cでは、行程459で設定されたフラグの動作を監視することによって第２の校正動作が完了しているかどうかを判定し、校正未完了であれば行程451aへ復帰し、校正完了であれば行程462へ移行する。

行程462では、制御信号パルス列CNTのパルス周波数として行程457で検出記憶されたfc0を設定すると共に、行程452で設定されたγ0＝0.5を設定する。行程462に続く行程464では、取得タイミング信号WINが動作してから所定の応答時間待ちを行い、続く行程465においてマイクロプロセッサ110で読取られたＡＤ変換器50の検出デジタル電圧Ｄtの値をＲＡＭメモリ120に書込み記憶する。行程465に続いて実行される行程469では、行程465で記憶されたデジタル電圧Ｄtと行程462で設定されたパルスデューティγ0と既知の値である校正用電源の振幅ｅ0の値を、以下の（20）式に代入してゲイン校正係数Ｋ71を算出し記憶する。さらに、行程469では、第１の校正指令に基づく第１の校正が完了したことを示すフラグを駆動設定する。

行程469に続いて実行される行程470では、複数回の校正を行うための校正回数計数用カウンタを加算し、続く行程471において行程459や行程469における校正係数の格納アドレスを更新する。続く行程472では、所定回数の校正が完了したかどうかを判定し、完了していなければ行程451aに復帰して校正動作を再開し、所定回数の校正が完了していれば行程473へ移行する。

行程473ではＲＡＭメモリ120に記憶された複数のゲイン校正係数Ｋ71と特性校正係数Ｋ80の平均値又は最頻値、中央値等の統計値を算出して行程471で更新指定されたアドレスのＲＡＭメモリ120に格納する。続く行程475では、行程473で算出記憶された校正係数Ｋ71，Ｋ80を不揮発データメモリ121へ転送保存し、続いて行程477へ移行して校正動作が完了する。

なお、行程452でパルス周波数を０としたが、例えばパルス周波数を十分な大きさにしておき行程453によって逐次漸減させるようにしても良い。また、複数回の校正動作を行うに当たっては、校正用信号源の電圧を意図的に異なる値にして、実用範囲の幅広い実測校正を行うようにすることもできる。

以上の校正動作を概括説明すると、行程451aから行程459で構成された行程ブロック481は、第２の校正手段を構成しており、既知電圧、既知周波数の校正用信号源を用いてＡＤ変換器50の出力を監視しながら特性校正係数Ｋ80を算出する手段である。

行程461aから行程469で構成された行程ブロック480は、第１の校正手段を構成しており、既知電圧、既知周波数の校正用信号源を用いてＡＤ変換器50の出力を監視しながらゲイン校正係数Ｋ71を算出する手段である。

行程470から行程475で構成された行程ブロック482は、転送保存手段を構成しており、行程472は反復校正手段である。なお、本実施の形態に係る転送保存手段においても、実施の形態１と同様、校正係数が許容された数値範囲であるかどうかの異常判定を行っても良い。また、図１４及び図１５では、可変アナログ信号源100eに替わって校正用電源を接続したが、可変アナログ信号源100fの位置にも校正用電源を接続し、反復校正手段472が作動する都度に、マルチプレクサ40eを作動させながら複数回の校正を行うようになっている。

本実施の形態に係る信号処理装置は、図１４及び図１５に示した校正動作に限られない。以下、図１４及び図１５と異なる校正動作について説明する。図１６及び図１７は、図１４及び図１５に示した校正動作と異なる校正動作について示したフローチャートである。図１６に示す行程450では、マイクロプロセッサ110に給電されて校正動作が開始し、続く行程451aにおいて外部ツール140から第２の校正指令を受信したかどうかを判定して、第２の校正指令を受信していないときには行程451aへ復帰し第２の校正指令を受信するのを待機する。

なお、外部ツール140が第２の校正指令を送信する前に、ブロック451bで示すように可変アナログ信号源100eに替わって信号周波数ｆt、信号振幅ｅ0の校正用信号源を接続してゲイン調整回路70aの入力電圧として印加しておく。

制御信号パルス列CNTのパルスデューティγを標準的な代表値（例えばγ0＝0.5）とし、スイッチドキャパシタフィルタ回路80aの中心周波数が可変アナログ信号源の周波数ｆtと一致している場合、信号振幅ｅ0の概算値は、ピークホールド回路90aとＡＤ変換器50を介してマイクロプロセッサ110に入力される検出デジタル電圧Ｄtが例えば3.15Ｖになるように決定される。また、校正用信号源の周波数ｆtは、可変アナログ信号源の周波数ｆtの実用上の標準的な代表値となっている。

第２の校正指令を受信すると行程451aの判定がYESとなり行程452に移行する。行程452では、制御信号パルス列CNTのパルス周波数は０とし、パルスデューティγは代表値として例えばγ0＝0.5が設定される。続く行程453aでは、制御信号パルス列CNTのパルス周波数を現状からΔｆだけ微増させ、続く行程454aにおいてＡＤ変換器50のデジタル出力をマイクロプロセッサ110で読込み記憶する。続く行程455aでは、行程454a読込み記憶したデジタル出力と比較基準デジタル電圧Ｅcのどちらが大きいかを判定し、続く行程456aにおいて行程455aによる比較結果が変化したかどうかを判定し、変化がなければ行程453aへ復帰移行し、変化があれば行程457aへ移行する。

行程457aでは、比較結果が変化した時点での制御信号パルス列CNTのパルス周波数ｆc1を記憶保持する。続く行程453bでは、制御信号パルス列CNTのパルス周波数を引き続いてΔｆだけ微増させる。続く行程454bでは、ＡＤ変換器50のデジタル出力をマイクロプロセッサ110で読込み記憶し、続く行程455bにおいて行程454b読込み記憶したデジタル出力と比較基準デジタル電圧Ｅcのどちらが大きいかを判定する。続く行程456bでは、行程455bによる比較結果が変化したかどうかを判定し、変化がなければ行程453bへ復帰移行し、変化があれば行程457bへ移行する。行程457bでは、比較結果が変化した時点での制御信号パルス列CNTのパルス周波数ｆc2を記憶保持する。

行程457bに続いて実行される行程458では、式（19）に基づいて制御信号パルス列CNTのパルス周波数ｆc0を算出記憶する。続く行程459aでは、校正用信号源の周波数ｆtと行程458で記憶されたパルス周波数ｆc0との比率を算出して、これを特性校正係数Ｋ80として記憶する。さらに、行程459aでは、第２の校正指令に基づく第２の校正が完了したことを示すフラグを駆動設定する。

外部ツール140は、行程459aによるフラグの動作を受信すると校正用信号源は接続したままで第１の校正指令を送信する。行程459aに続いて図１７に示す行程461aでは、外部ツール140から第１の校正指令を受信したかどうかを判定して、第１の校正指令を受信していないときには行程461aへ復帰して第１の校正指令を受信するのを待機する。第１の校正指令を受信すると行程461aの判定がYESとなり行程461cに移行する。行程461cでは、行程459aで設定されたフラグの動作を監視することによって、第２の校正動作が完了しているかどうかを判定し、校正未完了であれば行程451aへ復帰し、校正完了であれば行程462aへ移行する。

行程462aでは、制御信号パルス列CNTのパルス周波数として行程458で算出記憶されたfc0を設定すると共に、パルスデューティγを０に設定する。行程462aに続く行程463aでは、パルスデューティγをΔγだけ微増させ、続く行程464aにおいて取得タイミング信号WINが動作してから所定の応答時間待ちを行う。続く行程467aでは、マイクロプロセッサ110で読取られたＡＤ変換器50の検出デジタル電圧Ｄtと比較基準デジタル電圧Ｅcとの比較結果が変化したかどうかを判定し、変化がなければ行程463aに復帰してパルスデューティγを再度微増させ、変化があれば行程468aへ移行する。

行程468aでは、比較結果に変化があった時点のパルスデューティγtを記憶する。続く行程469aでは、以下の（21）式に基づいてゲイン校正係数Ｋ70算出記憶し、以下の（22）式に基づいてゲイン校正係数Ｋ71を算出記憶する。さらに、行程469aでは、第１の校正指令に基づく第１の校正が完了したことを示すフラグを駆動設定する。

行程469aに続いて実行される行程470では、複数回の校正を行うための校正回数計数用カウンタを加算し、続く行程471において行程459や行程469aにおける校正係数の格納アドレスを更新する。続く行程472では、所定回数の校正が完了したかどうかを判定し、完了していなければ行程451aに復帰して校正動作を再開し、所定回数の校正が完了しておれば行程473へ移行する。

行程473では、ＲＡＭメモリ120に記憶された複数のゲイン校正係数Ｋ71又はＫ70と特性校正係数Ｋ80の平均値又は最頻値、中央値等の統計値を算出して行程471で更新指定されたアドレスのＲＡＭメモリ120に格納する。続く行程475では、行程473で算出記憶された校正係数Ｋ71又はＫ70とＫ80を不揮発データメモリ121へ転送保存し、続いて行程477へ移行して校正動作が完了する。

なお、行程452でパルス周波数を０としたが、例えばパルス周波数を十分な大きさにしておいて行程453aや行程453bによって逐次漸減させるようにしても良い。同様に、行程462aでパルスデューティを０としたが、パルスデューティはγ＝1にしておいて、行程463aによって逐次漸減させるようにしても良い。また、複数回の校正動作を行うに当たっては校正用信号源の電圧を意図的に異なる値にして、実用範囲の幅広い実測校正を行うようにすることもできる。

以上の校正動作を概括説明すると、行程451aから行程459aで構成された行程ブロック481aは、第２の校正手段を構成しており、既知電圧、既知周波数の校正用信号源を用いてＡＤ変換器50の出力が比較基準デジタル電圧以上であるかどうかを監視しながら特性校正係数Ｋ80を算出する手段である。

行程461aから行程469aで構成された行程ブロック480aは、第１の校正手段を構成しており、既知電圧・既知周波数の校正用信号源を用いてＡＤ変換器50の出力が比較基準デジタル電圧以上であるかどうかを監視しながらゲイン校正係数Ｋ71又はＫ70を算出する手段である。

行程470から行程475で構成された行程ブロック482は、転送保存手段を構成しており、行程472は反復校正手段となるものである。なお、本実施の形態に係る転送保存手段においても、実施の形態１と同様、校正係数が許容された数値範囲であるかどうかの異常判定を行っても良い。また、図１６及び図１７では、可変アナログ信号源100eに替わって校正用電源を接続したが、可変アナログ信号源100fの位置にも校正用電源を接続し、反復校正手段472が作動する都度にマルチプレクサ40eを作動させながら複数回の校正を行うようになっている。

以上の説明で明らかなとおり、本実施の形態に係る信号処理装置は、実施の形態１とは異なり、可変アナログ信号源100e・100fからは脈動信号を発生する。そして、スイッチドキャパシタフィルタ回路80aは、制御信号パルス列CNTのパルス周波数に応動して中心周波数が可変制御される帯域フィルタ回路を構成する。アナログ入力信号処理回路104は、帯域フィルタ回路80aとデータ変換回路であるＡＤ変換器50との間にピークホールド回路90aをさらに備え、マイクロプロセッサ110は、データ取込みタイミング発生手段を備えている。

ピークホールド回路90aは、逆流阻止ダイオード92を介して充電される最大値記憶用コンデンサ94と該コンデンサの充電電荷を定期的に放出する放電開閉素子95とを有している。そして、データ取込みタイミング発生手段は、放電開閉素子95を閉路して最大値記憶用コンデンサ94の充電電荷を放出した後に、該放電開閉素子95を開路して最大値記憶用コンデンサ94が再度充電される所定期間後に、当該充電電圧に関連したデジタル論理信号をデータ変換回路であるＡＤ変換器50及びマイクロプロセッサ110を介してＲＡＭメモリ120に転送格納する取得タイミング信号WINを定期的に発生する手段である。

以上のように本実施の形態に係る信号処理装置は、可変アナログ信号源100e・100fの特定周波数における最大脈動電圧を検出するものであって、帯域フィルタの中心周波数を信号源の特定周波数に合わせて、該特定周波数における最大脈動電圧を検出することができる。さらに、フィルタ特性を調整する制御信号パルス列CNTのパルスデューティγを制御することによって、入力回路の増幅率を独立して調整することができる。

また、本実施の形態に係る信号処理装置は、第２の校正手段481が、校正用信号源100e，100fの発生電圧として、所定の振動振幅ｅ0と脈動周波数ｆtをもつ標準的な信号源が接続され、またゲイン調整回路70aに供給する制御信号パルス列のパルスデューティは実用される標準的な値であるγ0として、制御信号パルス列CNTのパルス周波数を漸増又は漸減させてＡＤ変換器50での検出デジタル圧の傾向が変化する時点のパルス周波数を中心パルス周波数ｆc0として記憶して、特性校正係数Ｋ80＝ｆt/ｆc0を算出する。また、第１の校正手段480は、第２の校正手段481後に、脈動周波数と脈動振幅を第２の校正手段で使用された脈動周波数ｆtと脈動振幅ｅ0とし、制御信号パルス列CNTのパルスデューティと周波数を第２の校正手段で使用されたγ0と中心パルス周波数fc0として、ＡＤ変換器50の検出デジタル電圧Ｄtを読出し記憶し、ゲイン校正係数Ｋ71＝Ｄt/（ｅ0×γ0）を算出する。

以上のように本実施の形態に係る信号処理装置は、第２の校正手段481で正確なゲイン特性が不明であっても中心周波数に対する制御信号パルス列のパルス周波数の関係を校正することができると共に、校正使用された制御信号パルス列を用いて入力回路の全体ゲインを精度良く、効率的に校正することができる特徴がある。また、ＡＤ変換器の変換特性に固体バラツキがあっても、これを含めて全体ゲインの校正を行うことができる特徴がある。

また、本実施の形態に係る信号処理装置は、別の校正手段として、第１の校正手段480aが、第２の校正手段481後に、脈動周波数と脈動振幅を第２の校正手段481aで使用された脈動周波数ｆtと脈動振幅ｅ0とし、制御信号パルス列CNTのパルス周波数を第２の校正手段481aで検出された中心パルス周波数fc0として、パルスデューティを漸増又は漸減しながらＡＤ変換器50の検出デジタル電圧と比較基準デジタル電圧Ｅcとの比較判定結果が変化する時点のパルスデューティγtを検出記憶し、ゲイン校正係数Ｋ70＝γt×ｅ0又はＫ71＝Ｅc/（γt×ｅ0）を算出するので、標準的なパルスデューティをγ0を仮定使用せずに、比較基準デジタル電圧Ｅcを決めてゲイン校正係数を算出することができ、実用電圧領域での校正精度を高めることができる。

また、本実施の形態に係る信号処理装置は、別の校正手段として、第２の校正手段481aが、校正用信号源として、所定の振動振幅ｅ0と脈動周波数ｆtをもつ標準的な信号源が接続され、またゲイン調整回路70aに供給する制御信号パルス列CNTのパルスデューティは実用される標準的な値であるγ0とし、制御信号パルス列CNTのパルス周波数を漸増又は漸減させてＡＤ変換器50による検出デジタル電圧と比較基準デジタル電圧Ｅcとのデジタル比較結果が変化する第１の周波数ｆc1と第２の周波数ｆc2を検出し、パルス周波数ｆc0＝√［（ｆc1²＋ｆc2²）/２］を求め、特性校正係数Ｋ80＝ｆt/ｆc0を算出するので、周波数に対するゲインの変化率が小さくなる周波数特性のピーク点での中心周波数を検出せずに、ゲインの変化率が大きな周波数帯域で第１及び第２の周波数ｆc1，ｆc2を検出しているので、中心周波数の検出精度が向上することができる。

また、本実施の形態に係る信号処理装置は、可変アナログ信号源100e，100fが内燃機関の複数気筒に設けられた気筒振動検出用のノックセンサであり、該複数のノックセンサ100e，100fはマルチプレクサ40eを介して順次スイッチドキャパシタフィルタ回路80aの入力として切換え接続されるようになっている。

そして、スイッチドキャパシタフィルタ回路80aは、制御信号パルス列CNTのパルス周波数に応動して中心周波数が可変制御される帯域フィルタ回路を構成し、データ変換回路であるＡＤ変換器50の前段にピークホールド回路90aを備えている。また、マイクロプロセッサ110は、データ取込みタイミング発生手段と接続切換えタイミング発生手段を備えている。ピークホールド回路90aは、逆流阻止ダイオード92を介して充電される最大値記憶用コンデンサ94と該コンデンサの充電電荷を定期的に放出する放電開閉素子95によって構成され、データ取込みタイミング発生手段は放電開閉素子95を閉路して最大値記憶用コンデンサ94の充電電荷を放出した後に該放電開閉素子95を開路して、最大値記憶用コンデンサ94が再度充電される所定期間後に当該充電電圧に関連したデジタル論理信号であるデジタル値をＡＤ変換器50とマイクロプロセッサ110を介してＲＡＭメモリ120に転送格納する取得タイミング信号WINを定期的に発生する手段となっている。

接続切換えタイミング発生手段は、内燃機関のクランク角センサ132aの検出角度に応動して爆発行程の直前にある気筒に設けられたノックセンサ100e，100fを選択接続するようにマルチプレクサ40eに接続切換え信号MPXを供給する。また、データ取込みタイミング発生手段はクランク角センサ132aの検出角度に応動してデータの取込みタイミングを決定するものである。

以上のように構成された本実施の形態に係る信号処理装置は、複数のノックセンサ100e，100fを接続してもノック検出は順次行えば良く、スイッチドキャパシタフィルタ回路80a、ゲイン調整回路70aやデータ変換回路であるＡＤ変換器50を新たに追加する必要がなく、マイクロプロセッサ110の入力点数が１点で良い。また、エンジン回転速度や負荷条件に応じてフィルタ特性やゲイン調整回路の増幅率を個別に調整して、精確なノック判定を行うことができる。

（実施の形態５）
図１８に、本実施の形態に係る信号処理装置の全体回路構成図を示す。以下、図１８に基づいて本実施の形態に係る信号処理装置について説明する。図１８において、アナログ入力信号処理回路105は、可変アナログ信号源100g，100hとマイクロプロセッサ110との間に設けられている。

本実施の形態に係るアナログ入力信号処理回路105は、図１２において詳述したものと同様のマルチプレクサ40f、差動アンプ60b、ゲイン調整回路70bと帯域フィルタ回路80bによる回路ブロック130f、ピークホールド回路90bを備えている。しかし、本実施の形態に係るアナログ入力信号処理回路105では、ＡＤ変換器50に替えて第１及び第２のアナログ比較回路30e，30fをデータ変換回路に使用している。そして、第１及び第２のアナログ比較回路30e，30fには第１及び第２の比較基準電圧31e，31fがそれぞれ接続されている。

マイクロプロセッサ110は、ピークホールド回路90bに対して取得タイミング信号WINを供給し、マルチプレクサ40fに対して接続切換え信号MPXを供給し、ゲイン調整回路70bとスイッチドキャパシタフィルタ回路80bに対して制御信号パルス列CNTを供給する。また、マイクロプロセッサ110には、第１及び第２のアナログ比較回路30e・30fの比較判定出力がデジタル論理信号DI1・DI2として入力される。

マイクロプロセッサ110とバス接続された不揮発性プログラムメモリ115（フラッシュメモリ等）には、制御パルス列発生手段、等価変換手段、データ取込信号発生手段、接続切換信号発生手段、第１・第２の校正手段、転送保存手段となるプログラムのほかに、外部ツール140との通信プログラムやマイクロプロセッサ110の用途に応じた制御プログラムなどが格納されている。

マイクロプロセッサ110とバス接続された演算処理用のＲＡＭメモリ120には、第一及び第二のアナログ比較回路30e，30fによる比較判定結果や、校正運転で算出された校正係数などが書込まれるようになっている。マイクロプロセッサ110とバス接続又はシリアル接続されたＥＥＰＲＯＭメモリ等の不揮発データメモリ121には、第１・第２の校正手段による校正結果である校正係数がＲＡＭメモリ120から転送保存されるようになっている。校正動作を行うときにマイクロプロセッサ110とシリアル接続される外部ツール140は、マイクロプロセッサ110に対して第１・第２の校正指令を送信する。

次に、本実施の形態に係る信号処理装置の校正動作について説明する。図１９及び図２０は、本実施の形態に係る信号処理装置の校正動作のフローチャートである。まず、図１９に示す行程550では、マイクロプロセッサ110に給電されて校正動作が開始し、続く行程551aにおいて外部ツール140から第２の校正指令を受信したかどうかを判定して、第２の校正指令を受信していないときには行程551aへ復帰して第２の校正指令を受信するのを待機する。

なお、外部ツール140が第２の校正指令を送信する前に、ブロック551bで示すように可変アナログ信号源100eに替えて信号周波数ｆt、信号振幅ｅ0の校正用信号源を接続し、ゲイン調整回路70bの入力電圧として印加しておく。

制御信号パルス列CNTのパルスデューティγを標準的な代表値（例えばγ0＝0.5）とし、スイッチドキャパシタフィルタ回路80bの中心周波数が可変アナログ信号源の周波数ｆtと一致している場合、信号振幅ｅ0の概算値は、ピークホールド回路90bの出力電圧が第１の比較基準電圧31e又は第２の比較基準電圧31fと等しくなるように決定される。また、校正用信号源の周波数ｆtは、可変アナログ信号源の周波数ｆtの実用上の標準的な代表値となっている。

第２の校正指令を受信し、行程551aの判定がYESとなり実行される行程552では、制御信号パルス列CNTのパルス周波数は０とし、パルスデューティを例えばγ0＝0.5に設定する。続く行程553aでは、制御信号パルス列CNTのパルス周波数を現状からΔｆだけ微増させ、続く行程556aにおいて、例えば第１のアナログ比較回路30eの比較結果が変化したかどうかを判定し、変化がなければ行程553aへ復帰移行し、変化があれば行程557aへ移行する。行程557aでは、比較結果が変化した時点での制御信号パルス列CNTのパルス周波数ｆc1を記憶し保持する。

続く行程553bでは、制御信号パルス列CNTのパルス周波数を引き続きΔｆだけ微増させ、続く行程556bにおいて、例えば第１のアナログ比較回路30eの比較結果が変化したかどうかを判定し、変化がなければ行程553bへ復帰移行し、変化があれば行程557bへ移行する。行程557bでは、比較結果が変化した時点での制御信号パルス列CNTのパルス周波数ｆc2を記憶し保持する。

行程557bに続いて実行される行程558では、式（19）に基づいて制御信号パルス列CNTのパルス周波数ｆc0を算出記憶する。続く行程559では、校正用信号源の周波数ｆtと行程558で記憶されたパルス周波数ｆc0との比率を算出し、この比率を特性校正係数Ｋ80として記憶すると共に、第２の校正指令に基づく第２の校正が完了したことを示すフラグを駆動設定する。

外部ツール140は、行程559によるフラグの動作を受信すると校正用信号源は接続したままで第１の校正指令を送信する。行程559に続いて図２０に示す行程561aでは、外部ツール140から第１の校正指令を受信したかどうかを判定し、第１の校正指令を受信していないときには行程561aへ復帰して第１の校正指令を受信するのを待機する。第１の校正指令を受信すると行程561aの判定はYESとなり行程561cに移行する。そして、行程561cでは、行程559で設定されたフラグの動作を監視することによって第２の校正動作が完了しているかどうかを判定し、校正未完了であれば行程551aへ復帰し、校正完了であれば行程562へ移行する。

行程562では、制御信号パルス列CNTのパルス周波数として行程558で算出記憶されたfc0を設定すると共に、パルスデューティは０に設定する。行程562に続く行程563では、パルスデューティをΔγだけ微増させ、続く行程564において取得タイミング信号WINが動作してから所定の応答時間待ちを行う。続く行程567では、マイクロプロセッサ110で読取られた第１のアナログ比較回路30eの比較結果が変化したかどうかを判定し、変化がなければ行程563に復帰してパルスデューティを再度微増させ、変化があれば行程568へ移行する。

行程568では、比較結果が変化した時点のパルスデューティγtを記憶し、続く行程569において（21）式によりゲイン校正係数Ｋ70を算出し記憶する。さらに、行程568では、第１の校正指令に基づく第１の校正が完了したことを示すフラグを駆動設定する。

行程569に続いて実行される行程570では、複数回の校正を行うための校正回数計数用カウンタを加算し、続く行程571において行程559や行程569における校正係数の格納アドレスを更新する。続く行程572では、所定回数の校正が完了したかどうかを判定し、完了していなければ行程551aに復帰して校正動作を再開し、所定回数の校正が完了しておれば行程573へ移行する。

行程573では、ＲＡＭメモリ120に記憶された複数のゲイン校正係数Ｋ70と特性校正係数Ｋ80の平均値又は最頻値、中央値等の統計値を算出して行程571で更新指定されたアドレスのＲＡＭメモリ120に格納する。続く行程575では、行程573で算出記憶された校正係数Ｋ70とＫ80とを不揮発データメモリ121へ転送保存し、続いて行程577へ移行して校正動作が完了する。

なお、行程552でパルス周波数を０としたが、例えば周波数を十分な大きさにしておき、行程553aや行程553bによって逐次漸減させるようにしても良い。同様に、行程562でパルスデューティを０としたが、パルスデューティはγ＝1にしておいて、行程563によって逐次漸減させるようにしても良い。また、複数回の校正動作を行うに当たっては、校正用信号源の電圧を意図的に異なる値にして、実用範囲の幅広い実測校正を行うようにすることもできる。さらに、第２のアナログ比較回路30fについても同様に校正操作を行って、第２の比較基準電圧31fの個体バラツキ変動に対する校正係数を算出する。

以上の校正動作を概括説明すると、行程551aから行程559で構成された行程ブロック581は、第２の校正手段を構成しており、既知電圧、既知周波数の校正用信号源を用いて第１及び第２のアナログ比較回路30e，30fの比較結果を監視しながら特性校正係数Ｋ80を算出する手段である。行程561aから行程569で構成された行程ブロック580は第１の校正手段を構成していて、既知電圧・既知周波数の校正用信号源を用いて第１及び第２のアナログ比較回路30e，30fの比較結果を監視しながらゲイン校正係数Ｋ70を算出する手段である。

行程570から行程575で構成された行程ブロック582は転送保存手段を構成しており、行程572は反復校正手段である。なお、本実施の形態に係る転送保存手段においても、実施の形態１と同様、校正係数が許容された数値範囲であるかどうかの異常判定を行っても良い。また、図１９及び図２０では、可変アナログ信号源100gに替わって校正用電源を接続したが、可変アナログ信号源100hの位置にも校正用電源を接続し、反復校正手段572が作動する都度にマルチプレクサ40fを作動させながら複数回の校正を行うようになっている。

以上の説明で明らかなとおり、本実施の形態に係る信号処理装置は、実施の形態４と異なり第１及び第２の比較回路30e，30fをデータ変換回路としている。データ変換回路である第１及び第２の比較回路30e，30fは、スイッチドキャパシタフィルタ回路80bとゲイン調整回路70bを介して得られた信号電圧を、基準電圧31e，31fと比較することでデジタル論理信号DI1，DI2に変換してマイクロプロセッサ110に入力している。

また、本実施の形態に係る信号処理装置は、第２の校正手段581が、校正用信号源100g，100hの発生電圧として、所定の振動振幅ｅ0と脈動周波数ｆtをもつ標準的な信号源が接続され、またゲイン調整回路70bに供給する制御信号パルス列CNTのパルスデューティは実用される標準的な値であるγ0として、制御信号パルス列CNTのパルス周波数を漸増又は漸減させてアナログ比較回路30e又は30fのいずれかの比較結果が変化する第１の周波数ｆc1と第２の周波数ｆc2を検出し、中心パルス周波数ｆc0＝√［（fc1²＋fc2²）/２］を求め特性校正係数Ｋ80＝ｆt/ｆc0を算出する。

さらに、第１の校正手段580が、第２の校正手段581後に、脈動周波数と脈動振幅を第２の校正手581段で使用された脈動周波数ｆtと脈動振幅ｅ0とし、制御信号パルス列CNTのパルス周波数を第２の校正手段581で算出記憶されたパルス中心周波数ｆc0として、パルスデューティγを漸増又は漸減させながら比較基準電圧Ｖcによるアナログ比較回路30e又は30fのいずれかの比較結果が変化する時点のパルスデューティγtを検出記憶し、ゲイン校正係数Ｋ70＝γt×ｅ0を算出する。

上記のように本実施の形態に係る信号処理装置は、第２の校正手段581で正確なゲイン特性が不明であっても中心周波数に対する制御信号パルス列CNTのパルス周波数の関係を校正することができると共に、校正使用された制御信号パルス列CNTを用いて入力回路の全体ゲインを精度良く、効率的に校正することができる。また、アナログ比較回路30e，30fの第１及び第２の比較基準電圧31e，31fに固体バラツキがあっても、これを含めて全体ゲインの校正を行うことができる。

本発明の実施の形態１に係る信号処理装置の回路構成図である。 本発明の実施の形態１に係る信号処理装置のタイムチャートである。 本発明の実施の形態１に係る信号処理装置の校正動作のフローチャートである。 本発明の実施の形態１に係る信号処理装置の校正動作のフローチャートである。 本発明の実施の形態２に係る信号処理装置の回路構成図である。 本発明の実施の形態３に係る信号処理装置の回路構成図である。 本発明の実施の形態３に係る信号処理装置の校正動作のフローチャートである。 本発明の実施の形態３に係る信号処理装置の校正動作のフローチャートである。 本発明の実施の形態３に係る信号処理装置の校正動作のフローチャートである。 本発明の実施の形態３に係る信号処理装置の校正動作のフローチャートである。 本発明の実施の形態４に係る信号処理装置の回路構成図である。 本発明の実施の形態４に係る信号処理装置の回路構成図である。 本発明の実施の形態４に係る信号処理装置の動作特性を示す図である。 本発明の実施の形態４に係る信号処理装置の校正動作のフローチャートである。 本発明の実施の形態４に係る信号処理装置の校正動作のフローチャートである。 本発明の実施の形態４に係る信号処理装置の校正動作のフローチャートである。 本発明の実施の形態４に係る信号処理装置の校正動作のフローチャートである。 本発明の実施の形態５に係る信号処理装置の回路構成図である。 本発明の実施の形態５に係る信号処理装置の校正動作のフローチャートである。 本発明の実施の形態５に係る信号処理装置の校正動作のフローチャートである。

符号の説明

10a，10b，10c，70a，70b ゲイン可変回路、17a，17b，75 増幅率調整用開閉素子、19a，19b 平滑用フィルタ回路、20a，20b，20c，80a，80b スイッチドキャパシタフィルタ回路、21a，21b，23a，23b，83a，83b，84a，84b，88a，88b，89a，89b 開閉素子、22a，22b，82，87 充放電コンデンサ、30a，30b アナログ比較回路、30c，30e 第１の比較回路、30d，30f 第２の比較回路、31a，31b，31c，31d，31e，31f 比較基準電圧、40c，40e，40f マルチプレクサ、50 ＡＤ変換器、90a，90b ピークホールド回路、92 逆流阻止ダイオード、94 最大値記憶用コンデンサ、95 放電開閉素子、100a，100b，100c，100d，100e，100f，100g，100h 可変アナログ信号源、101〜105 アナログ入力信号処理回路、110 マイクロプロセッサ、111〜115 プログラムメモリ、120 ＲＡＭメモリ、121，122 不揮発データメモリ、132a クランク角センサ、172，272，372 反復手段、472，572 反復手段、180，280，380，380a，480a，480，580 第１の校正手段、181，281，381，381a，481a，481，581 第２の校正手段、182，282，382，482，582 転送保存手段、CNT，CNTa，CNTb 制御信号パルス列、MPX 接続切換え信号、WIN 取得タイミング信号。

Claims (18)

1. 制御信号パルス列を発生し、供給するマイクロプロセッサと、
   前記マイクロプロセッサから供給された前記制御信号パルス列によって開閉制御される第１の開閉素子と、入力信号電圧に対する増幅率を決定する抵抗とを有し、前記第１の開閉素子を開閉制御することで、前記制御信号パルス列のパルスデューティに応動して前記抵抗の抵抗値を可変し前記入力信号電圧に対する増幅率を制御するゲイン可変回路と、
   前記マイクロプロセッサから供給された前記制御信号パルス列によって開閉制御される第２の開閉素子と、前記第２の開閉素子と接続された充放電コンデンサとを有し、前記制御信号パルス列のパルス周波数に応動してフィルタ特性を可変制御するスイッチドキャパシタフィルタ回路とを備え、
   前記第１の開閉素子及び前記第２の開閉素子は、共通の前記制御信号パルス列が供給されることを特徴とする信号処理装置。
2. 可変アナログ信号源から前記スイッチドキャパシタフィルタ回路及び前記ゲイン可変回路を介して得られた信号電圧を、デジタル論理信号に変換して前記マイクロプロセッサに入力するデータ変換回路をさらに備え、
   前記マイクロプロセッサは、前記可変アナログ信号源に替えて所定の校正用信号源を接続して、前記ゲイン可変回路に供給される前記制御信号パルス列のパルスデューティと前記データ変換回路の状態との関係を実測し、第１の校正係数を求める第１の校正手段と、
   前記可変アナログ信号源に替えて所定の校正用信号源を接続して、前記制御信号パルス列のパルス周波数又はパルス周期と、前記スイッチドキャパシタフィルタ回路のフィルタ特性との関係を実測し、第２の校正係数を求める第２の校正手段と、
   前記第１の校正係数及び前記第２の校正係数を不揮発データメモリ又は不揮発性のプログラムメモリの一部領域に転送し保存する転送保存手段と、
   前記不揮発データメモリ又は前記不揮発性のプログラムメモリの一部領域に保存された前記第１の校正係数及び前記第２の校正係数に基づいて、前記パルスデューティ、及び前記パルス周波数又は前記パルス周期を校正して、前記制御信号パルス列を発生する制御信号パルス列発生手段とを備えることを特徴とする請求項１に記載の信号処理装置。
3. 前記データ変換回路は、前記スイッチドキャパシタフィルタ回路と前記ゲイン可変回路を介して得られた前記信号電圧を所定の比較基準電圧とを比較して、当該比較結果を前記デジタル論理信号として前記マイクロプロセッサに入力するアナログ比較回路であり、
   前記マイクロプロセッサは、前記制御信号パルス列の前記パルスデューティを変更して前記ゲイン可変回路の入出力比を変更することにより、等価的に前記アナログ比較回路の前記比較基準電圧を変更する等価変更手段をさらに備えることを特徴とする請求項２に記載の信号処理装置。
4. 前記アナログ比較回路は、少なくとも第１の比較回路と第２の比較回路とを備え、
   前記第１の比較回路は、前記スイッチドキャパシタフィルタ回路と前記ゲイン可変回路を介して得られた前記信号電圧と第１の比較基準電圧とを比較して、当該比較結果を第１の前記デジタル論理信号として前記マイクロプロセッサに入力し、
   前記第２の比較回路は、前記スイッチドキャパシタフィルタ回路と前記ゲイン可変回路を介して得られた前記信号電圧と前記第１の比較基準電圧よりも大きな値である第２の比較基準電圧とを比較して、当該比較結果を第２の前記デジタル論理信号として前記マイクロプロセッサに入力することを特徴とする請求項３に記載の信号処理装置。
5. 前記データ変換回路は、前記スイッチドキャパシタフィルタ回路と前記ゲイン可変回路を介して得られた前記信号電圧を検出デジタル電圧に変換して前記マイクロプロセッサに入力するＡＤ変換器であり、
   前記マイクロプロセッサは、前記制御信号パルス列の前記パルスデューティを変更して前記ゲイン可変回路の入出力比を変更することによって、比較基準デジタル電圧を等価的に変更し、前記ＡＤ変換器からの前記検出デジタル電圧と前記比較基準デジタル電圧とを比較して、当該比較結果を前記デジタル論理信号とするデータ処理手段さらに備えることを特徴とする請求項２に記載の信号処理装置。
6. 前記ＡＤ変換器は、複数の前記可変アナログ信号源からの前記信号電圧を順次デジタル変換する多チャンネルＡＤ変換器であることを特徴とする請求項５に記載の信号処理回路装置。
7. 前記スイッチドキャパシタフィルタ回路は、高周波ノイズ信号を遮断するためのローパスフィルタ回路を構成するものであると共に、前記ゲイン可変回路の出力段に前記スイッチドキャパシタフィルタ回路の最小積分時定数よりも小さな積分時定数を有する平滑用フィルタ回路が設けられていることを特徴とする請求項２乃至請求項６のいずれか１つに記載の信号処理装置。
8. 前記可変アナログ信号源は、脈動信号を発生し、
   前記スイッチドキャパシタフィルタ回路は、前記制御信号パルス列の前記パルス周波数に応動して中心周波数が可変制御される帯域フィルタ回路を構成し、
   前記信号処理装置は、逆流阻止ダイオードを介して充電される最大値記憶用コンデンサと、前記最大値記憶用コンデンサの充電電荷を定期的に放出する放電開閉素子とを有し、前記帯域フィルタ回路と前記データ変換回路との間に接続されるピークホールド回路をさらに備え、
   前記マイクロプロセッサは、前記放電開閉素子を閉路して前記最大値記憶用コンデンサの充電電荷を放出した後に、前記放電開閉素子を開路して前記最大値記憶用コンデンサが再度充電される所定の期間後に、当該充電電圧に関連した前記デジタル論理信号を前記データ変換回路及び前記マイクロプロセッサを介してＲＡＭメモリに転送格納する取得タイミング信号を定期的に発生するデータ取込みタイミング発生手段を備えることを特徴とする請求項２乃至請求項６のいずれか１つに記載の信号処理装置。
9. 複数の前記可変アナログ信号源と前記スイッチドキャパシタフィルタ回路及びゲイン可変回路との接続を順次切替えるマルチプレクサをさらに備え、
   前記マイクロプロセッサは、前記マルチプレクサに対して接続切換え信号を順次発生する接続切換えタイミング発生手段を備えることを特徴とする請求項７又は請求項８に記載の信号処理装置。
10. 前記第１の校正手段は、前記制御信号パルス列の前記パルスデューティを漸増又は漸減させながら、前記校正用信号源から前記スイッチドキャパシタフィルタ回路及び前記ゲイン可変回路を介して得られた信号電圧が、前記データ変換回路の前記比較基準電圧と一致する前記パルスデューティである比較一致パルスデューティを実測し、前記校正用信号源の電圧と前記比較一致パルスデューティの積を前記第１の校正係数として算出し、
    前記第２の校正手段は、前記第１の校正手段後に、所定の前記校正用信号源を用いて前記アナログ比較回路の比較判定結果が変化するまでの時間を計測することで前記スイッチドキャパシタフィルタ回路の積分時定数を実測し、前記制御信号パルス列の前記パルス周期に対する前記積分時定数の比率を、前記第２校正係数として算出することを特徴とする請求項７に記載の信号処理装置。
11. 前記第１の校正手段は、既知の前記パルスデューティのもとで、前記校正用信号源から前記スイッチドキャパシタフィルタ回路及び前記ゲイン可変回路を介して得られた信号電圧が、ＡＤ変換器によりデジタル変換された検出デジタル電圧を実測し、前記校正用信号源の電圧と既知の前記パルスデューティとの積に対する前記検出デジタル電圧との比率を第１の校正係数として算出し、
    前記第２の校正手段は、前記第１の校正手段後に、所定の前記校正用信号源を用いた場合の前記ＡＤ変換器の出力が前記第１の校正手段の前記検出デジタル電圧となるまでの時間を計測することで前記スイッチドキャパシタフィルタ回路の積分時定数を実測し、前記制御信号パルス列の前記パルス周期に対する前記積分時定数の比率を、前記第２校正係数として算出することを特徴とする請求項７に記載の信号処理装置。
12. 前記第１の校正手段は、前記制御信号パルス列の前記パルスデューティを漸増又は漸減させながら、前記校正用信号源から前記スイッチドキャパシタフィルタ回路及び前記ゲイン可変回路を介しＡＤ変換器によりデジタル変換された検出デジタル電圧が、比較基準デジタル電圧と一致する前記パルスデューティである比較一致パルスデューティを実測し、前記校正用信号源の電圧と既知の前記パルスデューティとの積に対する前記比較基準デジタル電圧との比率を第１の校正係数として算出し、
    前記第２の校正手段は、前記第１の校正手段後に、所定の前記校正用信号源を用いた場合の前記ＡＤ変換器の出力が前記比較基準デジタル電圧となるまでの時間を計測することで前記スイッチドキャパシタフィルタ回路の積分時定数を実測し、前記制御信号パルス列の前記パルス周期に対する前記積分時定数の比率を、前記第２校正係数として算出することを特徴とする請求項７に記載の信号処理装置。
13. 前記第２の校正手段は、所定の脈動振幅と脈動周波数をもつ前記校正用信号源を用いて、所定のパルスデューティをもつ制御信号パルス列のパルス周波数を漸増又は漸減させてＡＤ変換器の検出デジタル電圧の傾向が変化する時点のパルス周波数を中心パルス周波数として実測し、前記中心パルス周波数に対する前記脈動周波数の比率を第２の校正係数として算出し、
    前記第１の校正手段は、前記第２の校正手段後に、前記第２の校正手段での前記校正用信号源と、前記第２の校正手段での前記制御信号パルス列の前記パルスデューティと前記中心パルス周波数とを用いて前記ＡＤ変換器の検出デジタル電圧を実測し、前記脈動振幅と前記第２の校正手段での前記パルスデューティの積に対する前記検出デジタル電圧との比率を第１の校正係数として算出することを特徴とする請求項８に記載の信号処理装置。
14. 請求項１３に記載の信号処理装置の前記第１の校正係数に替えて、
    前記第１の校正手段は、前記第２の校正手段後に、前記第２の校正手段での前記校正用信号源と、前記第２の校正手段での前記中心パルス周波数とを用いて、前記制御信号パルス列の前記パルスデューティを漸増又は漸減させながら前記ＡＤ変換器の検出デジタル電圧と前記比較基準デジタル電圧との比較結果が変化する時点の前記パルスデューティを検出パルスデューティとして実測し、前記脈動振幅と前記検出パルスデューティとの積に対する比較基準デジタル電圧の比率を第１の校正係数として算出することを特徴とする請求項１３に記載の信号処理装置。
    
15. 請求項１３に記載の信号処理装置の前記第２の校正係数に替えて、
    前記第２の校正手段は、所定の脈動振幅と脈動周波数をもつ前記校正用信号源を用いて、所定のパルスデューティをもつ制御信号パルス列のパルス周波数を漸増又は漸減させて前記ＡＤ変換器の検出デジタル電圧と比較基準デジタル電圧との比較結果が変化する時点の第１の周波数と第２の周波数を実測し、前記第１の周波数と前記第２の周波数に基づいて中心パルス周波数を求め、前記中心パルス周波数に対する前記脈動周波数の比率を第２の校正係数として算出することを特徴とする請求項１３又は請求項１４に記載の信号処理装置。
16. 前記第２の校正手段は、所定の脈動振幅と脈動周波数をもつ前記校正用信号源を用いて、所定のパルスデューティをもつ制御信号パルス列のパルス周波数を漸増又は漸減させて前記アナログ比較回路の比較結果が変化する時点の第１の周波数と第２の周波数を実測し、前記第１の周波数と前記第２の周波数に基づいて中心パルス周波数を求め、前記中心パルス周波数に対する前記脈動周波数の比率を第２の校正係数として算出し、
    前記第１の校正手段は、前記第２の校正手段後に、前記第２の校正手段での前記校正用信号源と、前記第２の校正手段での前記中心パルス周波数とを用いて、前記制御信号パルス列の前記パルスデューティを漸増又は漸減させながら前記アナログ比較回路の比較結果が変化する時点の前記パルスデューティを検出パルスデューティとして実測し、前記検出パルスデューティと前記脈動振幅の積を第１の校正係数として算出することを特徴とする請求項８に記載の信号処理装置。
17. 前記転送保存手段は、前記第１及び第２の校正手段による前記第１及び第２校正係数の算出を複数回実行し、複数の前記第１及び第２校正係数の平均値又は中央値、最頻値を含む統計値を前記不揮発データメモリ又は前記不揮発性のプログラムメモリの一部領域に転送し保存する反復校正手段を備えていることを特徴とする請求項１０乃至１６のいずれか１つに記載の信号処理装置。
18. 前記可変アナログ信号源は、内燃機関の複数気筒に設けられた気筒振動検出用のノックセンサであり、前記ノックセンサから前記脈動信号は発生し、
    複数の前記ノックセンサと前記スイッチドキャパシタフィルタ回路及びゲイン可変回路との接続を順次切替えるマルチプレクサをさらに備え、
    前記マイクロプロセッサは、前記内燃機関のクランク角センサの検出角度に応動して爆発行程の直前にある前記気筒に設けられたノックセンサを選択接続するように前記マルチプレクサに対して接続切換え信号を順次発生する接続切換えタイミング発生手段を備え、
    前記データ取込みタイミング発生手段は、前記クランク角センサの検出角度に応動してデータの取込みタイミングを決定することを特徴とする請求項８に記載の信号処理装置。
    

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