JP4626404B2 - Video signal phase adjustment circuit - Google Patents
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Description
本発明は、映像信号の位相調整回路に関し、特に入力デジタル映像信号の基準クロックへの同期化と位相調整とフィールド遅延またはフレーム遅延とをなす映像信号の位相調整回路に関する。 The present invention relates to a video signal phase adjustment circuit, and more particularly, to a video signal phase adjustment circuit that synchronizes an input digital video signal with a reference clock, performs phase adjustment, and field delay or frame delay.
テレビジョン映像信号の自動位相調整回路は、プロダクションスイッチャや送出スイッチャ、またAVDL(Automatic Video Delay Line)と呼ばれる自動位相調整装置などに用いられ、様々な位相で入力される映像信号の位相を所望の位相に自動調整するための回路である。 An automatic phase adjustment circuit for a television video signal is used in a production switcher, a transmission switcher, an automatic phase adjustment device called an AVDL (Automatic Video Delay Line), and the like. This is a circuit for automatically adjusting the phase.
この種の位相調整回路の一例として、n(H)弱(nは正の整数で、特に1より大きな値でもよい。Hは水平周期を表す。)を位相調整の範囲とする回路が知られている(たとえば、特許文献1参照)。 As an example of this type of phase adjustment circuit, a circuit having a phase adjustment range of a little less than n (H) (n is a positive integer and may be a value larger than 1 in particular. H represents a horizontal period) is known. (For example, refer to Patent Document 1).
図10は従来のプロダクションスイッチャまたは送出スイッチャの一例の構成図である。同図を参照すると、従来のプロダクションスイッチャまたは送出スイッチャの一例は、位相調整回路65〜67と、スーパー信号合成器68と、スーパープロセッサ装置69とを含んで構成される。
FIG. 10 is a block diagram of an example of a conventional production switcher or transmission switcher. Referring to the figure, an example of a conventional production switcher or transmission switcher includes
また、スーパープロセッサ装置69は、スーパープロセッサ前処理回路72,73と、フィールドメモリまたはフレームメモリ74,75と、スーパープロセッサ後処理回路76とを含んで構成される。なお、70は信号出力端子を、71は基準位相信号入力端子を夫々示している。
The
位相調整回路65はベース信号用の位相調整回路、位相調整回路66はスーパー映像信号用の位相調整回路、位相調整回路67はキー信号用の位相調整回路である。
The
位相調整回路65の位相調整範囲は、n(H)弱(nは1より大きな正の整数)であることが多い。そのような場合にも、位相調整回路66、67の位相調整範囲は、位相調整回路65の位相調整範囲の少なくとも前方の一部分を含む必要がある。これは、入力端子71より入力される基準位相(0(H))信号に対し、入力ベース信号61が同相からn(H)近く遅延することが多く、他方入力スーパー映像信号および入力キー信号63が基準位相信号に同相かそれに近い位相であることが多いためである。したがって、位相調整回路66、67の位相調整範囲は、入力ベース信号61と同じn(H)弱(nは1より大きな正の整数。)とされる。
In many cases, the phase adjustment range of the
また、プロダクションスイッチャや送出スイッチャのスーパープロセッサ装置69では、映像信号やキー信号の入力部にフィールドメモリまたはフレームメモリを有していることが多い(たとえば、特許文献2参照)。
In addition, the
図11は、図10の位相調整回路66からフィールドメモリまたはフレームメモリ74までの回路図、ないしは位相調整回路67からフィールドメモリまたはフレームメモリ75までの回路図である。なお、スーパープロセッサ前処理回路72,73については、固定遅延回路であるか、あるいは回路がない場合もあり、以下の議論に影響しないので省略した。
11 is a circuit diagram from the
図11を参照すると、位相調整回路66からフィールドメモリまたはフレームメモリ74までの回路、ないしは位相調整回路67からフィールドメモリまたはフレームメモリ75までの回路は、入力パラレルデジタル映像信号と入力パラレル映像クロック信号とを入力するラインメモリ51と、このラインメモリ51の書き込み用のアドレスをリセットする書き込みアドレスリセットパルス発生回路52と、読み出し用のアドレスをリセットする読み出しアドレスリセットパルス発生回路53と、ラインメモリ51の出力と基準同期クロック信号とを入力する1フィールドメモリまたは1フレームメモリ54と、1フィールドメモリまたは1フレームメモリ54の書き込み用のアドレスを発生する書き込みアドレス発生回路55と、読み出し用のアドレスを発生する読み出しアドレス発生回路56とを含んで構成される。
Referring to FIG. 11, the circuit from the
書き込みアドレスリセットパルス発生回路52は、パラレルデジタル映像信号とパラレル映像クロック信号とから、該当パラレル映像クロック信号に同期した書き込みアドレスリセットパルスを生成してラインメモリ51へ該当パルスを供給し、また読み出しアドレスリセットパルス発生回路53は、基準同期信号と基準同期クロック信号(以下、単に基準クロック信号と称す)とから該当基準クロック信号に同期した読み出しアドレスリセットパルス信号を生成して、ラインメモリ51、書き込みアドレス発生回路55、および読み出しアドレス発生回路56へ該当パルスを供給する。
The write address reset
書き込みアドレス発生回路55は、基準同期信号と基準クロック信号と読み出しアドレスリセットパルス信号とから該当基準クロック信号および該当パルス信号に同期した書き込みアドレス信号を生成して、1フィールドメモリまたは1フレームメモリ54へ該当アドレスを供給し、読み出しアドレス発生回路56は、基準同期信号と基準クロック信号と読み出しアドレスリセットパルス信号とから該当基準クロック信号および該当パルス信号に同期した読み出しアドレス信号を生成して、1フィールドメモリまたは1フレームメモリ54へ該当アドレスを供給する。
The write
これにより、基準クロック信号に対して同期しかつ基準同期信号により位相調整かつ1フィールドないし1フレーム遅延されたパラレルデジタル映像信号が出力される。 As a result, a parallel digital video signal that is synchronized with the reference clock signal and phase-adjusted by the reference synchronization signal and delayed by one field or one frame is output.
昨今のデバイスには、SDRAM(synchronous DRAM)の様に安価で大容量なメモリがある。FPGAやPLDが大容量となり、メモリを内蔵しているものも多い。FPGAやPLDで組んだロジック回路などとSDRAMを組み合わせて、フィールドメモリまたはフレームメモリを構成したり、FPGAやPLD内のメモリを利用して、ラインメモリを構成するなどして、装置のコストをより削減することが可能になっている。 In recent devices, there is an inexpensive and large-capacity memory such as an SDRAM (Synchronous DRAM). Many FPGAs and PLDs have a large capacity and have a built-in memory. Combining SDRAM with logic circuits built in FPGA or PLD and configuring field memory or frame memory, or configuring line memory using memory in FPGA or PLD, etc. It is possible to reduce.
しかし、従来の位相調整回路(たとえば、前述のスーパー映像信号用の位相調整回路66およびキー信号用の位相調整回路67)には以下に示す問題点がある。
However, the conventional phase adjustment circuit (for example, the
第1の問題点は、従来の位相調整回路(たとえば、前述の位相調整回路66,67)の位相調整範囲をn(H)弱(nは1より大きな正の整数)にするのは、デバイス上の制約から困難なことである。一方、これを実現するためには比較的大きなコストを要するということである。
The first problem is that the phase adjustment range of a conventional phase adjustment circuit (for example, the above-described
その理由は、FPGA(FIeld Programable Gate Array)やPLD(Programable Logic Device)のメモリ容量には限りがあるためである。前述の通り、ベース信号用の位相調整回路の位相調整範囲はn(H)弱(nは1より大きな正の整数。)と、広く取る必要があることが多く、これらを優先した場合などに、スーパー映像信号用やキー信号用の信号用に使用するメモリが不足する場合がある。また、この不足を補うためには別にラインメモリ用デバイスを追加する必要があり、コストが上昇する。 This is because the memory capacity of FPGA (Field Programmable Gate Array) or PLD (Programmable Logic Device) is limited. As described above, the phase adjustment range of the phase adjustment circuit for the base signal often needs to be wide as n (H) (n is a positive integer greater than 1). In some cases, there is a shortage of memory used for the super video signal and the key signal. Further, in order to make up for this shortage, it is necessary to add another line memory device, which increases the cost.
第2の問題点は、デバイス上の制約により、位相調整回路の位相調整範囲を1(H)弱ないしはn‘(H)(n’はnより小さな整数)にした場合に、所望の位相を位相調整範囲に含むことが出来ない場合があるということである。 The second problem is that when the phase adjustment range of the phase adjustment circuit is set to a little less than 1 (H) or n ′ (H) (n ′ is an integer smaller than n) due to device restrictions, a desired phase is set. This means that it may not be included in the phase adjustment range.
その理由は、従来技術の回路では、1(H)単位や1(H)より小さな範囲で、位相調整範囲を微調整する回路を有していないためである。 This is because the conventional circuit does not have a circuit for finely adjusting the phase adjustment range in units of 1 (H) or in a range smaller than 1 (H).
そこで本発明の目的は、位相調整回路(たとえば、前述のスーパー映像信号用の位相調整回路66およびキー信号用の位相調整回路67)の位相調整を比較的容量の小さなメモリを用いて実現することができ、しかも位相調整範囲を1(H)弱ないしはn’(H)(n’はnより小さな整数)にした場合にも、所望の特定の位相を位相調整範囲に含むことが可能な映像信号の位相調整回路を提供することにある。
Accordingly, an object of the present invention is to realize phase adjustment of a phase adjustment circuit (for example, the
前記課題を解決するために本発明による映像信号の位相調整回路は、入力デジタル映像信号の基準クロックへの同期化、位相調整およびフィールド遅延またはフレーム遅延をなす映像信号の位相調整回路であって、その回路は前記入力デジタル映像信号を前記基準クロックに同期化および位相調整する第一のラインメモリと、前記第一のラインメモリの出力に対し1水平周期以下の遅延を付与する第二のラインメモリと、前記第二のラインメモリの出力に対し1水平周期の任意の整数倍の遅延を付与するフィールドまたはフレームメモリとを含むことを特徴とする。 In order to solve the above problems, a phase adjustment circuit for a video signal according to the present invention is a phase adjustment circuit for a video signal that performs synchronization with a reference clock of an input digital video signal, phase adjustment, and field delay or frame delay. The circuit includes a first line memory that synchronizes and adjusts the phase of the input digital video signal with the reference clock, and a second line memory that provides a delay of one horizontal period or less to the output of the first line memory. And a field or frame memory that gives a delay of an integer multiple of one horizontal period to the output of the second line memory.
本発明では、2フィールドメモリまたは2フレームメモリを設け、このメモリにより、フィールド遅延ないしはフレーム遅延と、1(H)の任意の整数倍の遅延とを一度に実現する。また、位相調整用の第一のラインメモリのほかに第二のラインメモリを追加し、1(H)以下の基準クロック信号単位の任意の固定遅延を実現する。 In the present invention, a two-field memory or a two-frame memory is provided, and this memory realizes a field delay or a frame delay and a delay of an integer multiple of 1 (H) at a time. In addition to the first line memory for phase adjustment, a second line memory is added to realize an arbitrary fixed delay of a reference clock signal unit of 1 (H) or less.
第1の効果は、2フィールドメモリまたは2フレームメモリという比較的容量の小さなメモリを設けることにより、フィールド遅延ないしはフレーム遅延と、1(H)の任意の整数倍の遅延とを一度に実現できることである。 The first effect is that a field delay or a frame delay and a delay of an integer multiple of 1 (H) can be realized at a time by providing a memory having a relatively small capacity such as a two-field memory or a two-frame memory. is there.
その理由は、フィールドメモリまたはフレームメモリは、安価なSDRAMなどで構成することができ、その必要容量を倍にすることは安価なコストで済み、かつ必要ならデバイスなどの追加が容易であるのと、周辺のロジック回路のアドレス空間を倍にするのは、安価かつ容易であるためである。また、位相調整回路に必要なラインメモリの容量は最小2(H)からであり、ベース信号の位相調整回路の引き込み範囲が3(H)以上である場合には、ラインメモリの容量が従来技術より節約できることになるためでもある。 The reason is that the field memory or the frame memory can be constituted by an inexpensive SDRAM, etc., and doubling the required capacity can be done at an inexpensive cost, and it is easy to add a device if necessary. The reason why the address space of the peripheral logic circuit is doubled is that it is inexpensive and easy. Further, the capacity of the line memory required for the phase adjustment circuit is from a minimum of 2 (H), and when the pull-in range of the phase adjustment circuit for the base signal is 3 (H) or more, the capacity of the line memory is the prior art. It is also because it will save more.
第2の効果は、位相調整回路の位相調整範囲を1(H)弱ないしはn’(H)(n’はnより小さな整数)にした場合にも、所望の特定の位相を位相調整範囲に含むことが出来ることである。 The second effect is that even when the phase adjustment range of the phase adjustment circuit is less than 1 (H) or n ′ (H) (n ′ is an integer smaller than n), a desired specific phase is set in the phase adjustment range. It can be included.
その理由は、1(H)単位や1(H)より小さな範囲で、位相調整範囲を微調整する回路(第二のラインメモリ回路)を有しているためである。 This is because a circuit (second line memory circuit) that finely adjusts the phase adjustment range in units of 1 (H) or in a range smaller than 1 (H) is provided.
以下、本発明の実施例について添付図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the accompanying drawings.
図1は本発明に係る映像信号の位相調整回路の第1実施例の構成図である。同図を参照すると、本発明に係る映像信号の位相調整回路は、第一のラインメモリ1と、第一の書き込みアドレスリセットパルス発生回路2と、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路3と、2フィールドメモリまたは2フレームメモリ4と、書き込みアドレス発生回路5と、読み出しアドレス発生回路6と、第二のラインメモリ7と、第二の読み出しアドレスリセットパルス発生回路8と、制御回路9とを含んで構成される。
FIG. 1 is a block diagram of a first embodiment of a video signal phase adjusting circuit according to the present invention. Referring to the figure, the video signal phase adjusting circuit according to the present invention includes a
制御回路9は、制御信号nを第二の読み出しアドレスリセットパルス発生回路8へ供給し、また、制御信号pを書き込みアドレス発生回路5へ供給する。
The control circuit 9 supplies the control signal n to the second read address reset
第一の書き込みアドレスリセットパルス発生回路2は、パラレルデジタル映像信号aとパラレル映像クロック信号bとから、該当パラレル映像クロック信号bに同期した第一の書き込みアドレスリセットパルスcを生成して第一のラインメモリ1へ該当パルスcを供給する。
The first write address reset
また第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路3は、基準同期信号dと基準クロック信号eとから該当基準クロック信号eに同期した第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号fを生成して、第一のラインメモリ1と第二のラインメモリ7および第二の読み出しアドレスリセットパルス発生回路8へ該当アドレスリセットパルス信号fを供給する。
The first read address reset pulse / second write address reset
第一のラインメモリ1は、パラレルデジタル映像信号a、パラレル映像クロック信号b、第一の書き込みアドレスリセットパルスc、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号f、および基準クロック信号eを受け、該当基準クロック信号eに同期した映像信号出力gを得る。
The
第二の読み出しアドレスリセットパルス発生回路8は、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号f、制御回路9から供給された制御信号n、および基準クロック信号eとから、該当基準クロック信号eに同期した第二の読み出しアドレスリセットパルス信号iを生成して、第二のラインメモリ7、書き込みアドレス発生回路5、および読み出しアドレス発生回路6へ該当第二の読み出しアドレスリセットパルス信号iを供給する。
The second read address reset
第二のラインメモリ7は、パラレルデジタル映像信号g、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号f、第二の読み出しアドレスリセットパルス信号i、および基準クロック信号eを受け、該当基準クロック信号eに同期した映像信号出力jを得る。 The second line memory 7 receives the parallel digital video signal g, the first read address reset pulse / second write address reset pulse signal f, the second read address reset pulse signal i, and the reference clock signal e. A video signal output j synchronized with the reference clock signal e is obtained.
読み出しアドレス発生回路6は、基準同期信号dと基準クロック信号e、および第二の読み出しアドレスリセットパルス信号iとから、該当基準クロック信号eに同期した読み出しアドレスリ信号lを生成して、2フィールドメモリまたは2フレームメモリ4および書き込みアドレス発生回路5へ該当読み出しアドレスリ信号lを供給する。
The read address generation circuit 6 generates a read address re-signal l synchronized with the reference clock signal e from the reference synchronization signal d, the reference clock signal e, and the second read address reset pulse signal i to generate two fields. The corresponding read
書き込みアドレス発生回路5は、読み出しアドレス信号l、第二の読み出しアドレスリセットパルス信号i、制御回路9から供給された制御信号p、および基準クロック信号eとから、該当基準クロック信号eに同期した書き込みアドレス信号kを生成して、2フィールドメモリまたは2フレームメモリ4へ該当書き込みアドレス信号kを供給する。
The write
2ラインメモリまたは2フレームメモリ4は、書き込みアドレス信号k、読み出しアドレスリ信号l、および基準クロック信号eから、該当基準クロック信号eに同期したパラレル映像信号mを得る。
The two-line memory or the two-
次に、図1に示した回路の動作について、図2および図3を参照して説明する。図2は第1実施例の第一のラインメモリ1の入力から第二のラインメモリ7の出力までの信号のタイムチャート、図3は図2に2フィールドメモリまたは2フレームメモリ4の入出力信号を含めたタイムチャートである。なお、図2および図3のa〜pは、図1の各部信号a〜pと同等信号であるとする。
Next, the operation of the circuit shown in FIG. 1 will be described with reference to FIGS. FIG. 2 is a time chart of signals from the input of the
BTA(Broadcasting Technology Association )S−002Bで規格化されたHDTV(High Definition Television)映像信号を例に取ると、具体的な映像信号とクロック信号は図2のa,bのようになる。 Taking a HDTV (High Definition Television) video signal standardized by BTA (Broadcasting Technology Association) S-002B as an example, specific video signals and clock signals are as shown in FIGS.
第一の書き込みアドレスリセットパルス発生回路2は、パラレルデジタル映像信号からEAV(End of Active Video )同期信号を検出し、水平周期を基本としたパルス(図2のc)を出力する。
The first write address reset
ここで、このパルスcの周期は1水平周期(1(H))だけでなく、第一のラインメモリ1のメモリ容量に応じて3水平周期など、水平周期の正の整数倍を周期としたパルスとすることが可能であり、第一の書き込みアドレスリセットパルス発生回路2ではパラレルデジタル映像信号からラインナンバーIDを検出することで、水平周期の倍数を周期としたパルスは容易に発生可能である。ここでは、簡単化のために1水平周期の場合を例にとって説明する。
Here, the cycle of the pulse c is not only one horizontal cycle (1 (H)), but also a positive integer multiple of the horizontal cycle, such as three horizontal cycles according to the memory capacity of the
第一の読み出しアドレスリセットパルス兼第二の読み出しアドレスリセットパルス発生回路3は、基準同期信号dと基準クロック信号eを受けて、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号fを生成する。これらの信号を元に、第一のラインメモリ1の出力は、基準クロック信号eに同期化された第一のラインメモリの読み出しデータgとなる。
The first read address reset pulse / second read address reset
次に、第二のラインメモリ7とその制御回路部分について説明する。先に説明したとおり、第二のラインメモリ7の容量は1水平周期を例にとって説明する。第二の読み出しアドレスリセットパルス発生回路8は、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号(図2のf)、基準クロック信号(図2のe)、および制御信号nを受けて、第二の読み出しアドレスリセットパルス信号(図2のi)を生成する。ここで、fとiの位相差は、制御信号nによるものとする。fとiの位相差は、基準クロック信号(図2のe)の1クロックを単位となる。fおよびiの周期がともに1水平周期であることから、fおよびiの位相差も最大1水平周期となる。
Next, the second line memory 7 and its control circuit part will be described. As described above, the capacity of the second line memory 7 will be described by taking one horizontal cycle as an example. The second read address reset
第二のラインメモリ7は、パラレルデジタル映像信号(図2のg)、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号( 図2のf) 、第二の読み出しアドレスリセットパルス信号( 図2のi) 、および基準クロック信号( 図2のe) を受け、該当基準クロック信号( 図2のe) に同期した映像信号出力( 図2のj) を得る。ここで、fおよびiの位相差が最大1水平周期であることから、gとjの位相差も最大1水平周期となる。また、gとjの位相差は、制御信号nによることになる。したがって、gとjの位相差、すなわち第二のラインメモリ7での遅延時間は最大1水平周期であり、制御信号nにより、基準クロック信号(図2のe)の1クロックを単位に任意に設定することが出来ることとなる。 The second line memory 7 includes a parallel digital video signal (g in FIG. 2), a first read address reset pulse / second write address reset pulse signal (f in FIG. 2), and a second read address reset pulse signal. (I in FIG. 2) and the reference clock signal (e in FIG. 2) are received, and a video signal output (j in FIG. 2) synchronized with the reference clock signal (e in FIG. 2) is obtained. Here, since the phase difference between f and i is a maximum of one horizontal period, the phase difference between g and j is also a maximum of one horizontal period. The phase difference between g and j depends on the control signal n. Therefore, the phase difference between g and j, that is, the delay time in the second line memory 7 is a maximum of one horizontal cycle, and can be arbitrarily set in units of one clock of the reference clock signal (e in FIG. 2) by the control signal n. It can be set.
次に、図3について説明する。以下簡単のため、1フレーム遅延の場合を示す。その場合、2フレームメモリとなる。図3でデータまたはアドレスは1水平周期を単位に示されている。 Next, FIG. 3 will be described. For the sake of simplicity, the case of 1 frame delay is shown below. In that case, it becomes a two-frame memory. In FIG. 3, the data or address is shown in units of one horizontal period.
1フレーム=Nf(H)(Hは水平周期)とする。Nfは整数である。BTA S−002Bで規格化されたHDTV映像信号を例に取ると、Nf=1125である。 One frame = Nf (H) (H is a horizontal period). Nf is an integer. Taking an HDTV video signal standardized by BTA S-002B as an example, Nf = 1125.
読み出しアドレス発生回路6は、基準同期信号dと基準クロック信号(図2のe)と第二の読み出しアドレスリセットパルス信号( 図2、図3のi) とを受けて、読み出しアドレス信号(図3のl)を生成する。ここで読み出しアドレス信号(図3のl)の値をNr、特定のある期間におけるNrの値をNroとする。Nrは周期2×Nfでフリーランする。ここでは、1からカウントアップし、2×Nfの次はリセットして1に戻るものとする。 The read address generation circuit 6 receives the reference synchronization signal d, the reference clock signal (e in FIG. 2), and the second read address reset pulse signal (i in FIGS. 2 and 3) and receives the read address signal (FIG. 3). Of l). Here, the value of the read address signal (l in FIG. 3) is Nr, and the value of Nr in a specific period is Nro. Nr free-runs with a cycle of 2 × Nf. Here, it is assumed that the count is incremented from 1, and the next after 2 × Nf is reset and returned to 1.
書き込みアドレス発生回路5は、読み出しアドレス信号(図3のl)と基準クロック信号(図2のe)と第二の読み出しアドレスリセットパルス信号( 図2のi) と制御信号pとを受けて、書き込みアドレス信号(図3のk)を生成する。ここで書き込みアドレス信号(図3のk)の値をNw、Nroと同じ特定のある期間におけるNwの値をNwoとする。Nwも周期2×Nfである。ここでは、1からカウントアップし、2×Nfの次はリセットして1に戻るものとする。
The write
書き込みアドレスNwがNroとなる場合とNwoとなる場合の位相差はNf−ΔNf+ΔNos(H)とする。ここで、ΔNfは本位相調整回路を使用した装置の後段での処理(エッジ・シャドー生成等)その他の為早く読み出されるライン数(整数)とする。これは装置に固有の値である。通常0より大きいが、0であってもよい。なお、通常ΔNfはNfに比べ十分に小さい値となる。また、ΔNosは制御信号pにより与えられる0以上の整数である。すなわち、書き込みアドレス発生回路5は、読み出しアドレス信号(図3のl)と位相差Nf−ΔNf+ΔNos(H)の信号を生成する。
The phase difference between the case where the write address Nw is Nro and the case where it is Nwo is Nf−ΔNf + ΔNos (H). Here, ΔNf is the number of lines (integer) to be read out quickly for other processing (edge / shadow generation, etc.) in the subsequent stage of the apparatus using this phase adjustment circuit. This is a device specific value. Usually larger than 0, but may be 0. In general, ΔNf is sufficiently smaller than Nf. ΔNos is an integer of 0 or more given by the control signal p. That is, the write
書き込みアドレス信号(図3のk)の値がNwの時の、2フレームメモリ4に書き込まれる書き込みデータjの値をDNw、特にNw=Nwoの時の該当データの値をDNwoとする。
When the value of the write address signal (k in FIG. 3) is Nw, the value of the write data j written to the two-
読み出しアドレス信号(図3のl)の値がNrの時の、2フレームメモリ4から読み出される読み出しデータmの値をDNr、特にNr=Nroの時の該当データの値をDNroとする。
When the value of the read address signal (l in FIG. 3) is Nr, the value of read data m read from the two-
ここで書き込みアドレスNwがNroの時に2フレームメモリ4に書き込まれるデータjの値DNwはDNwoである。
Here, when the write address Nw is Nro, the value DNw of the data j written to the 2-
上述の内容を別の角度から見ると、書き込みアドレスNwがNroの時に2ラインメモリ4に書き込まれたデータDNroが、Nf−ΔNf+ΔNos(H)後に、読み出されていることになる。ここでΔNos(H)は制御信号pにより与えられる0以上の整数であるから、読み出しの遅延がNf―ΔNf(H)に加え、制御によりΔNos(H)加算されることになっている。
Viewing the above contents from another angle, the data DNro written in the two-
ここで、Nf−ΔNf(H)は従来技術での1フレーム遅延にあたる。あるいは、ΔNf=0の場合、Nf(H)=1フレーム遅延であるから、簡単のため1フレーム遅延はΔNf=0の特殊な場合と考えても良い。 Here, Nf−ΔNf (H) corresponds to one frame delay in the prior art. Alternatively, when ΔNf = 0, Nf (H) = 1 frame delay, and for simplicity, one frame delay may be considered as a special case of ΔNf = 0.
以上の説明により、2フレームメモリ4およびその周辺回路で、1フレーム遅延に加えて、1(H)の任意の整数倍の遅延をなしていることが判る。
From the above description, it can be seen that the 2-
ここで、特にΔNf≧ΔNosである場合、2フレームメモリ4は実は1フレームメモリで事足りることが判る。
Here, in particular, when ΔNf ≧ ΔNos, it can be seen that the two-
なお、上記の2フレームメモリ4では、書き込みと読み出しが1水平単位で規制されている。この規制はSDRAMを使用した安価なフレームメモリなどに適応できる条件である。無論、DPRAM(Dual port RAM)やFIFO(Fast In Fast Out)などの読み書きの非同期に対応する高価なメモリにも適応できる。
In the two-
図4は本発明に係る映像信号の位相調整回路をスーパー映像信号の位相調整回路に用いたスイッチャの位相チャートの一例を示す図である。 FIG. 4 is a diagram showing an example of a phase chart of a switcher using the video signal phase adjusting circuit according to the present invention as the super video signal phase adjusting circuit.
まず、この図を用いて従来のベース信号用の位相調整回路65(図10参照)と従来のスーパー映像信号の位相調整回路66(図10参照)の動作について説明する。 First, the operations of the conventional base signal phase adjusting circuit 65 (see FIG. 10) and the conventional super video signal phase adjusting circuit 66 (see FIG. 10) will be described with reference to FIG.
同図から明らかなように、ベース信号用の位相調整回路65は、n(H)弱(nは1より大きな整数)の位相調整範囲を必要としている。これは従来においても、また本発明においても同様である。
As can be seen from the figure, the
一方、従来のスーパー映像信号の位相調整回路66は、位相調整範囲としては1(H)弱あれば十分であるにも関わらず、その位相調整範囲がベース信号用の位相調整範囲n(H)弱の前方の一部分に存在するため、現実の位相調整範囲としてはベース信号用の位相調整回路65と同様にn(H)弱を必要としていた。このため、従来のスーパー映像信号の位相調整回路66では位相調整範囲n(H)弱を保持するに十分なメモリ容量を必要としていたのである。
On the other hand, the conventional super video signal
これに対し、本発明によるスーパー映像信号の位相調整回路66は、1(H)弱の位相調整を第一のラインメモリ1で行い、位相調整範囲のn−1(H)シフトを2フィールドメモリまたは2フレームメモリ4で行うよう位相調整を2段階に分担している。これにより、全体として比較的小さな容量のラインメモリでスーパー映像信号の位相調整を可能としているのである。
On the other hand, the super video signal
また、このように位相調整を行った場合、位相調整したい素材の位相(例えば基準位相0(H)ちょうど)が第一のラインメモリの位相調整範囲(図4の「第1のラインメモリの引き込み範囲」参照)の境界上にあった場合、理想的には位相調整される。しかし、現実には誤差があり、位相調整範囲から外れる可能性を考慮しておく必要がある。そこで、本発明ではこの誤差に対応可能にするために第二のラインメモリ7を用いている。第二のラインメモリ7はこの誤差に対応するために、第一のラインメモリ1による位相調整範囲を、クロック単位でシフトさせる。シフトする値は、第二のラインメモリ7に与えるリセットパルスを調整することで、1(H)以下の範囲で任意に調整できる。
Further, when the phase adjustment is performed in this way, the phase of the material to be phase-adjusted (for example, the reference phase 0 (H) just) is the phase adjustment range of the first line memory ("first line memory pull-in" in FIG. If it is on the boundary of “range”, ideally the phase is adjusted. However, there is an error in reality, and it is necessary to consider the possibility of deviating from the phase adjustment range. Therefore, in the present invention, the second line memory 7 is used to cope with this error. In order to cope with this error, the second line memory 7 shifts the phase adjustment range of the
同図を参照すると、ベース信号の位相調整回路の引き込み範囲がn(H)弱(nは1より大きな整数)であり、スーパー信号用の位相調整範囲が1(H)弱であるが、第2のラインメモリ7による遅延と2フレームメモリ4による遅延Nf―ΔNf+ΔNos(H)により、ベース信号の引き込み範囲の前方(基準位相付近)が引き込み範囲に含まれている。
Referring to the figure, the pull-in range of the phase adjustment circuit for the base signal is slightly less than n (H) (n is an integer greater than 1), and the phase adjustment range for the super signal is less than 1 (H). Due to the delay of the second line memory 7 and the delay Nf−ΔNf + ΔNos (H) of the two-
以上説明したように、本発明の第1実施例によれば第一のラインメモリ1、第二のラインメモリ7および2フィールドメモリまたは2フレームメモリ4を比較的容量の小さなメモリで実現することが可能となる。また、位相調整範囲を1(H)弱ないしはn’(H)(n’はnより小さな整数)にした場合にも、所望の特定の位相を位相調整範囲に含むことが可能となる。
As described above, according to the first embodiment of the present invention, the
第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号fと、第二の読み出しアドレスリセットパルス信号iとは、制御信号nにより相対的な位相差を制御できればよく、次のような実施の形態でもよい。 The first read address reset pulse / second write address reset pulse signal f and the second read address reset pulse signal i need only be controlled in relative phase by the control signal n. It may be a form.
図5は本発明に係る映像信号の位相調整回路の第2実施例の構成図である。
同図を参照すると、第二の読み出しアドレスリセットパルス発生回路8は、基準同期信号dと基準クロック信号eとから、該当基準クロック信号eに同期した第二の書き込みアドレスリセットパルス信号iを生成して、第二のラインメモリ7、書き込みアドレス発生回路5、および読み出しアドレス発生回路6へ該当パルスiを供給する。
FIG. 5 is a block diagram of a second embodiment of the video signal phase adjusting circuit according to the present invention.
Referring to the figure, the second read address reset
第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路3は、第二の読み出しアドレスリセットパルス信号i、制御回路9から供給された制御信号n、および基準クロック信号eとから、該当基準クロック信号eに同期した第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号fを生成して、第一のラインメモリ1および第二のラインメモリ7へ該当パルスfを供給する。
The first read address reset pulse / second write address reset
すなわち、第1実施例では制御回路9からの制御信号nを第二の読み出しアドレスリセットパルス発生回路8へ入力させていたが、第2実施例ではその制御信号nを第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路3へ入力させている。
That is, in the first embodiment, the control signal n from the control circuit 9 is input to the second read address reset
なお、第2実施例の効果は第1実施例と同様である。 The effect of the second embodiment is the same as that of the first embodiment.
2フィールドメモリまたは2フレームメモリ4への書き込みアドレスは、書き込みデータ(2フィールドメモリまたは2フレームメモリ4の入力信号j)のラインナンバーIDから発生させてもよく、次のような実施の形態でもよい。
The write address to the two-field memory or the two-
図6は本発明に係る映像信号の位相調整回路の第3実施例の構成図である。同図を参照すると、書き込みアドレス発生回路11は、2フィールドメモリまたは2フレームメモリ4の入力信号j、読み出しアドレス信号l、第二の書き込みアドレスリセットパルス信号i、および基準クロック信号eとから該当基準クロック信号eに同期した書き込みアドレス信号qを生成して、2フィールドメモリまたは2フレームメモリ4へ該当アドレスqを供給する。
FIG. 6 is a block diagram of a third embodiment of the video signal phase adjusting circuit according to the present invention. Referring to the figure, the write
図7は第3実施例の2フィールドメモリまたは2フレームメモリ4の入出力を含めたタイムチャートを示す図である。既述の場合と同様、簡単のため、1フレーム遅延の場合を示す。その場合、2フレームメモリとなる。
図7も図3と同様でデータまたはアドレスは1水平周期を単位に示されている。1フレーム=Nf(H)(Hは水平周期)とする。Nfは整数である。BTA S−002Bで規格化されたHDTV映像信号を例に取ると、Nf=1125である。
FIG. 7 is a diagram showing a time chart including input / output of the 2-field memory or 2-
FIG. 7 is the same as FIG. 3, and data or addresses are shown in units of one horizontal period. One frame = Nf (H) (H is a horizontal period). Nf is an integer. Taking an HDTV video signal standardized by BTA S-002B as an example, Nf = 1125.
読み出しアドレス発生回路6は、図3と同様に、基準同期信号dと基準クロック信号(図6のe)と第二の読み出しアドレスリセットパルス信号( 図2、図7のi) とを受けて、読み出しアドレス信号(図7のl)を生成する。ここで読み出しアドレス信号(図7のl)の値をNr、特定のある期間におけるNrの値をNroとする。Nrは周期2×Nfである。ここでは、1からカウントアップし、2×Nfの次はリセットして1に戻るものとする。 As in FIG. 3, the read address generation circuit 6 receives the reference synchronization signal d, the reference clock signal (e in FIG. 6), and the second read address reset pulse signal (i in FIGS. 2 and 7). A read address signal (l in FIG. 7) is generated. Here, the value of the read address signal (l in FIG. 7) is Nr, and the value of Nr in a specific period is Nro. Nr has a period of 2 × Nf. Here, it is assumed that the count is incremented from 1, and the next after 2 × Nf is reset and returned to 1.
0<Nr≦Nfの場合、ラインナンバーID=Nrのデータを読み出し、Nf<Nr≦2×Nfの場合、ラインナンバーID=Nr−Nfのデータを読み出すものとする。 When 0 <Nr ≦ Nf, the data of line number ID = Nr is read out. When Nf <Nr ≦ 2 × Nf, the data of line number ID = Nr−Nf is read out.
書き込みアドレス発生回路11は、2フィールドメモリまたは2フレームメモリ4の入力信号(図2のj)、読み出しアドレス信号(図3のl)と基準クロック信号(図2のe)と第二の読み出しアドレスリセットパルス信号( 図3のi) とを受けて、書き込みアドレス信号(図6のq)を生成する。
The write
ここで書き込みアドレス信号(図6のq)の値をNW、Nroと同じ特定のある期間におけるNwの値をNwoとする。Nwも周期2×Nfである。ここでは、1からカウントアップし、2×Nfの次はリセットして1に戻るものとする。また、2フィールドメモリまたは2フレームメモリ4の入力信号(図2のj)のラインナンバーIDをLNw、Nroと同じ特定のある期間におけるLNwの値をLNwoとする。
Here, it is assumed that the value of the write address signal (q in FIG. 6) is NW, and the value of Nw in a specific period same as Nro is Nwo. Nw is also a cycle of 2 × Nf. Here, it is assumed that the count is incremented from 1, and the next after 2 × Nf is reset and returned to 1. Further, the line number ID of the input signal (j in FIG. 2) of the 2-field memory or 2-
Nw=LNw−ΔNf、またはLNw−ΔNf+Nf、またはLNw−ΔNf+2×Nfのいずれかで、Nrとの位相差が、≧Nf−ΔNfかつ<2×Nf−ΔNfとする。位相差についての不等式の条件により、Nwの値は一意に定まる。例えば0<Nr≦NfかつNr≦LNwの場合、Nw=LNw−ΔNf+Nfである。
Nw = LNw−ΔNf, LNw−ΔNf + Nf, or LNw−
以上のことから、書き込みアドレス発生回路11は、加算回路、比較回路、選択回路などの組み合わせて構成できることが判る。
From the above, it can be seen that the write
書き込みアドレス信号(図7のq)の値がNwの時の、2フレームメモリ4に書き込まれる書き込みデータjの値をDNw、特にNw=Nwoの時の該当データの値をDNwoとする。
When the value of the write address signal (q in FIG. 7) is Nw, the value of the write data j written to the two-
読み出しアドレス信号(図7のl)の値がNrの時の、2フレームメモリ4から読み出される読み出しデータmの値をDNr、特にNr=Nroの時の該当データの値をDNroとする。
When the value of the read address signal (l in FIG. 7) is Nr, the value of the read data m read from the two-
ここで書き込みアドレスNwがNroの時に2フレームメモリ4に書き込まれるデータの値DNwはDNroである。
Here, when the write address Nw is Nro, the value DNw of data written to the 2-
今、0<Nro≦NfかつNro≦LNwoの場合を考えると、Nwo=LNwo−ΔNf+Nfである。この場合、書き込みから読み出しまでの位相差Nwo−Nro=(LNwo−ΔNf+Nf)−Nro=Nf−ΔNf+(LNwo−Nro)となり、図3でΔNos=(LNwo−Nro)の場合に該当する。 Considering the case of 0 <Nro ≦ Nf and Nro ≦ LNwo, Nwo = LNwo−ΔNf + Nf. In this case, the phase difference from writing to reading Nwo−Nro = (LNwo−ΔNf + Nf) −Nro = Nf−ΔNf + (LNwo−Nro), which corresponds to the case of ΔNos = (LNwo−Nro) in FIG.
ここで、(LNwo−Nro)は2フレームメモリ4の書き込みデータと読み出しデータの位相差に当たるので、図1の回路で制御回路により制御していたフレームメモリに加わる1(H)単位の遅延を、図6の回路ではライン単位の位相差をもとに自動的に調整していることになる。
Here, since (LNwo-Nro) corresponds to the phase difference between the write data and the read data in the 2-
他の場合についても同様の考察により、図6の回路ではライン単位の位相差をもとに、2フレームメモリ4の遅延を、自動的に調整していることがわかる。したがって、図6の回路の場合には、ライン単位の位相差は、自動調整していることになる。
In other cases, the same consideration shows that the circuit of FIG. 6 automatically adjusts the delay of the two-
第3実施例によれば、書き込みアドレス発生回路11を加算回路、比較回路、選択回路などの組み合わせて構成することが可能となる。また、ライン単位の位相差を自動調整することが可能となる。
According to the third embodiment, the write
図6の第3実施例の回路で、2フレームメモリ4を1フレームメモリにし、書き込みアドレスqをNw=LNw−ΔNf、またはLNw−ΔNf+Nfのいずれかとした場合の回路は、フレーム遅延なしの位相調整回路となる。
In the circuit of the third embodiment shown in FIG. 6, when the 2-
第4実施例によれば、フレーム遅延なしの場合も、第二のラインメモリ7により基準位相0(H)との誤差を吸収するための位相調整を行うことが可能となる。 According to the fourth embodiment, even when there is no frame delay, the second line memory 7 can perform phase adjustment for absorbing an error from the reference phase 0 (H).
図8は本発明に係る映像信号の位相調整回路の第5実施例の構成図である。本実施例の構成が第1実施例の構成(図1参照)と異なる点は、第二のラインメモリ7を削除したことである。これに伴い、第1実施例の第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路3が読み出しアドレスリセットパルス発生回路3に変更され、第二の読み出しアドレスリセットパルス発生回路8と、制御回路9とが削除されている。その他の構成は第1実施例と同様である。
FIG. 8 is a block diagram of a fifth embodiment of the video signal phase adjusting circuit according to the present invention. The configuration of this embodiment is different from the configuration of the first embodiment (see FIG. 1) in that the second line memory 7 is deleted. Accordingly, the first read address reset pulse and second write address reset
第5実施例によれば、第二のラインメモリ7を削除した場合でも、第一のラインメモリ1と2フィールドメモリまたは2フレームメモリ4とにより、位相調整を2段階に分担することにより、全体として比較的小さな容量のメモリでスーパー映像信号の位相調整を行うことが可能となる。
According to the fifth embodiment, even when the second line memory 7 is deleted, the
第6実施例として、前述の実施例における第一のラインメモリ1、第二のラインメモリ7および2フィールドメモリまたは2フレームメモリ4の接続順序(図1、5、6,8参照)を任意に入れ替えた構成も可能である。この場合、ラインメモリ1,7のアドレスリセットパルス生成回路は適宜分離ないし追加されることになる。効果は前述の実施例と同様である。
As the sixth embodiment, the connection order of the
図9は本発明に係る映像信号の位相調整回路の第7実施例の構成図である。本実施例の構成が第1実施例の構成(図1参照)と異なる点は、第一のラインメモリ1と第二のラインメモリ7との間に固定遅延回路21を挿入し、第二のラインメモリ7と2フィールドメモリまたは2フレームメモリ4との間に固定遅延回路22を挿入したことであり、その他の構成は第1実施例と同様である。この場合も、ラインメモリ1,7のアドレスリセットパルス生成回路は適宜分離ないし追加されることになる。
FIG. 9 is a block diagram of a seventh embodiment of the video signal phase adjusting circuit according to the present invention. The configuration of this embodiment is different from the configuration of the first embodiment (see FIG. 1) in that a
第7実施例によれば、さらに固定遅延回路を付加することが可能となる。 According to the seventh embodiment, a fixed delay circuit can be further added.
1 第一のラインメモリ
2 第一の書き込みアドレスリセットパルス発生回路
3 第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路
4 2フィールドメモリまたは2フレームメモリ
5 書き込みアドレス発生回路
6 読み出しアドレス発生回路
7 第二のラインメモリ
8 第二の読み出しアドレスリセットパルス発生回路8
9 制御回路
21 固定遅延回路
22 固定遅延回路
DESCRIPTION OF
9
Claims (12)
前記入力デジタル映像信号を前記基準クロックに同期化および位相調整する第一のラインメモリと、
前記第一のラインメモリの出力に対し1水平周期以下の遅延を付与する第二のラインメモリと、
前記第二のラインメモリの出力に対し1水平周期の任意の整数倍の遅延を付与するフィールドまたはフレームメモリとを含むことを特徴とする映像信号の位相調整回路。 A phase adjustment circuit for synchronizing an input digital video signal with a reference clock, phase adjustment, and field delay or frame delay of a video signal,
A first line memory for synchronizing and phase adjusting the input digital video signal to the reference clock;
A second line memory that gives a delay of one horizontal period or less to the output of the first line memory;
A video signal phase adjusting circuit comprising: a field or frame memory that gives a delay of an arbitrary integral multiple of one horizontal period to the output of the second line memory.
前記制御回路は前記基準クロックの1クロックを単位として前記時間差を設定することを特徴とする請求項2記載の映像信号の位相調整回路。 Including a control circuit,
3. The video signal phase adjusting circuit according to claim 2, wherein the control circuit sets the time difference in units of one clock of the reference clock.
前記フィールドまたはフレームメモリに対する書き込みアドレスは、前記読み出しアドレスと、前記基準クロックと、前記第二のラインメモリの読み出しアドレスリセットパルス信号と、前記制御回路からの制御信号に基づき生成されることを特徴とする請求項3から5いずれかに記載の映像信号の位相調整回路。 A read address for the field or frame memory is generated based on a reference synchronization signal, the reference clock, and a read address reset pulse signal of the second line memory,
A write address for the field or frame memory is generated based on the read address, the reference clock, a read address reset pulse signal of the second line memory, and a control signal from the control circuit. The video signal phase adjusting circuit according to claim 3.
前記フィールド又はフレームメモリに対する書き込みアドレスは、前記読み出しアドレスと、前記基準クロックと、前記第二のラインメモリの読み出しアドレスリセットパルス信号と、前記フィールド又はフレームメモリに対する書き込みデータのラインナンバーIDに基づき生成されることを特徴とする請求項3から5いずれかに記載の映像信号の位相調整回路。 A read address for the field or frame memory is generated based on a reference synchronization signal, the reference clock, and a read address reset pulse signal of the second line memory,
The write address for the field or frame memory is generated based on the read address, the reference clock, the read address reset pulse signal of the second line memory, and the line number ID of the write data for the field or frame memory. 6. The video signal phase adjusting circuit according to claim 3, wherein the video signal phase adjusting circuit is a video signal phase adjusting circuit.
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