JP4606852B2 - ビタービデコーダーを簡素化する方法 - Google Patents

Description

この発明はビタービデコーダーを簡素化する方法に関し、特にパーシャルレスポンスのタップ数によってビタービデコーダーのレジスター・セレクターモジュールの数量を減らして信号遅延を防ぐビタービデコーダーを簡素化する方法に関する。

ＰＲＭＬ（ｐａｒｔｉａｌ ｒｅｓｐｏｎｓｅ ｍａｘｉｍｕｍ ｌｉｋｅｌｉｈｏｏｄ）技術は各種のデジタル信号処理に応用されている。パーシャルレスポンス（ＰＲ）でオリジナル信号を変調し、チャンネルで変調信号を最尤系列推定（ＭＬＳＥ）受信端に出力する。ＭＬＳＥ技術も各種のデジタル復号に応用されている。そのうちビタービ検知器はＭＬＳＥ法で畳み込みコード系列を解読する回路である。

業界で周知されている通りに、一般のチャンネルは加法的白色ガウス雑音（ＡＷＧＮ）またはその他の干渉源を有する。信号検知時のエラー率を低めるため、送信データを符号化することが普通である。例えば、特殊なアルゴリズムで送信データを畳み込みすることによってビット数を増やすのも考えられる。レシーバーは復号化を実行する前、アルゴリズムの特性で受信データの正確性を確認し、エラーの生じたビットをもとに還元する。

図１を参照する。図１は従来のビタービデコーダー１０のブロック図である。ビタービデコーダー１０はブランチメトリックユニット１２と、加算比較選択（ＡＣＳ）ユニット１４と、パスメモリーモジュール１８と、パスメトリックメモリーモジュール１６と、出力セレクター２０とを含む。枝メトリックユニット１２は系列信号ＤＴｉを受信し、ビタービデコーダー１０のデフォルト状態で系列信号ＤＴｉを複数のブランチパスに分けてＡＣＳユニット１４に入力する。ＡＣＳユニット１４はビタービアルゴリズムでＭＬＳＥ法によってブランチメトリックユニット１２から出力された系列信号ＤＴｉのパスメトリックを計算し、その計算結果をパスメトリックメモリーモジュール１６に出力する。同時に、ＡＣＳユニット１４は複数の状態値を計算してパスメモリーモジュール１８に入力する。

パスメモリーモジュール１８は系列に直列接続された複数のレジスター・セレクターモジュールを含む。出力セレクター２０はパスメモリーモジュール１８からの信号によって系列出力信号Ｄｔｏを判断する。ビタービデコーダー１０の動作について、以下はパーシャルレスポンスのタップ数を３、ＰＲ（１、２、１）として説明する。この場合ビタービデコーダー１０は４種類の状態を有し、ブランチメトリックユニット１２は符号化された系列信号ＤＴｉを６つのブランチにわけてＡＣＳユニット１４に入力する。図２と図３を参照する。図２は４種類の状態Ｓ００、Ｓ０１、Ｓ１０、Ｓ１１を有するビタービアルゴリズムの状態図であり、図３は図２に対応するパスメモリーモジュール２１を表す説明図である。

図２によれば、状態ごとに入力値０または１（オリジナルデータ）があり、それによって相応する出力値（符号化信号）は生じる。出力値は４、２、−２、−４である。符号化信号はチャンネルに送信されると干渉されやすいので、ＡＣＳユニット１４はビタービアルゴリズムでオリジナルデータと最も近似した結果を求める。図３によれば、パスメモリーモジュール２１は、１０ビットの入力信号を復号化するための１１個のレジスター・セレクターモジュール２２を含む。レジスター・セレクターモジュール２４ごとに４個のレジスター２４と２個のセレクター２６、２８を含む。セレクター２６、２８はＡＣＳユニット１４からの選択信号Ｓ０、Ｓ１によってその出力信号を選択する。ＡＣＳユニット１４が選択信号Ｓ０、Ｓ１を計算する際は以下の通りに各状態のパスメトリックを計算する。

P_(t,S00)=min{(P_(t-1,S00)+B_(t,-4)),(P_(t-1,S10)+B_(t,-2))}
P_(t,S01)=P_(t-1,S00)+B_(t,-2)
P_(t,S10)=P_(t-1,S11)+B_(t,-2)
P_(t,S11)=min{(P_(t-1,S01)+B_(t,2)),(P_(t-1,S11)+B_(t,4))}
S0=0 for (P_(t-1,S00)+B_(t,-4))<(P_(t-1,S10)+B_(t,-2))
=1 for otherwise
S1=0 for (P_(t-1,S01)+B_(t,2))<(P_(t-1,S11)+B_(t,4))
=1 for otherwise
そのうちＰ（ｔ）はパスメトリックであり、Ｂ（ｔ）はパス値である。

前述のトレリスと関連技術は業界に周知されているため、ここでその説明を省略する。前述の動作（パスメトリックを計算して選択信号Ｓ０、Ｓ１を定めること）を最終ノードまで続ければ、復号化信号ＤＴｏは定められる。

例えば、図２と図３の設定を維持して、図４を参照する。図４は従来の四状態ビタービデコーダー１０の受信信号ＤＴｉと復号化信号ＤＴｏとの比較図である。図４によれば、オリジナル信号ＳｉｉをＰＲ復号化して系列信号ＤＴｉを生じさせてから、系列信号ＤＴｉを四状態ビタービデコーダー１０に入力する。図４によれば、系列信号ＤＴｏはオリジナル信号Ｓｉｉより２ビット遅れている（すなわち系列信号ＤＴｏはオリジナル信号Ｓｉｉの第一ビットと第二ビットを有しない）。言い換えれば、従来のビタービデコーダー１０はオリジナル信号Ｓｉｉの最初２ビットを復号化できない。復号化信号ＤＴｏ欄にある疑問符（？）にあたるところは、図３におけるビタービデコーダー１０の出力が収束されていないから知れないのである。より長い受信信号ＤＴｉを入力すれば、正確なオリジナル信号Ｓｉｉは復号化される。

なお、受信した系列信号ＤＴｉが長ければ、従来のビタービアルゴリズムに必要なメモリー空間は大きくなる。すなわち、パスメモリーモジュール２１は復号化信号ＤＴｏを十分に収束するため、より多くのレジスター・セレクターモジュール２２を有しなければならない。このように従来のビタービデコーダー１０は信頼できる結果を求めるために大量な資源を要するのみならず、出力信号がオリジナル信号より遅れる問題は依然として解決できない。例えば、従来のＨＤ−ＤＶＤドライブのビタービデコーダーのパスメモリーモジュールは２０個のレジスター・セレクターモジュールを含むが、出力信号が依然としてオリジナル信号より３ビット遅れている。このような信号遅延とレジスター・セレクターモジュールの数量に関わる問題は解決すべきである。

この発明は前述の問題を解決するためのビタービデコーダーを簡素化する方法を提供することを課題とする。

この発明によるビタービデコーダーを簡素化する方法は、既知のパーシャルレスポンスを取得して、パーシャルレスポンスのタップ数によって余剰レジスター・セレクターモジュールの数量を定め、余剰レジスター・セレクターモジュールの出力信号を分析して初期入力信号を定め、前方追跡状態と初期入力信号によってビタービデコーダーで系列データをビタービ復号化するなどのステップを含む。

この発明による方法はビタービデコーダーにおけるパスメモリーモジュールのレジスター・セレクターモジュールの数量を減らすのみならず、復号化遅延を解決してビタービデコーダーの効率を大幅に向上させ、システム資源ならびに生産コストを節約する効果も有する。

かかる方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。

従来のビタービデコーダーの遅延を解決してレジスター・セレクターモジュール２２を減少するため、この発明は状態に基づいてビタービデコーダーの受信信号を復号化する。図５を参照する。図５はこの発明によるビタービデコーダーを簡素化するフローチャート５０であり、以下のステップを含む。

ステップ５００：開始。

ステップ５０２：既知のパーシャルレスポンスを取得して、パーシャルレスポンスのタップ数によって余剰レジスター・セレクターモジュールの数量Ｎｒｓを定める。

ステップ５０４：余剰のレジスター・セレクターモジュールの出力信号を分析して、それによって初期入力信号を定める。

ステップ５０６：余剰レジスター・セレクターモジュールの数量Ｎｒｓと初期入力信号で高効率ビタービデコーダーを定め、高効率ビタービデコーダーの前方追跡（ｆｏｒｗａｒｄ ｔｒａｃｅ）状態によってデコーダーに入力された系列データを復号化する。

ステップ５０８：終了。

以上の説明について、図３を参照する。図３におけるパーシャルレスポンスはＰＲ（１、２、１）であり、パスメモリーモジュール１８の第１級レジスター・セレクターモジュール２２０１の出力信号は（０、０、１、１）である。

そのため、（０、０、１、１）をパスメモリーモジュール１８の第２級レジスター・セレクターモジュール２２０２の初期入力信号とすれば、パスメモリーモジュール１８を簡素化することができる（すなわち、パスメモリーモジュール１８の第１級レジスター・セレクターモジュール２２０１は省略される）。ステップ５０２において、既知のパーシャルレスポンスＰＲ（１、２、１）を取得した後、パーシャルレスポンスのタップ数（この場合ではＴａｐ＝３）によって、余剰レジスター・セレクターモジュールの数量Ｎｒｓを定める。余剰レジスター・セレクターモジュールの数量Ｎｒｓは以下のような式で計算される。

そのうちｋは整数である。この場合では、パーシャルレスポンスのタップ数は３であり、ｋは２である。よって余剰レジスター・セレクターモジュールの数量Ｎｒｓは１となる（すなわち、パスメモリーモジュール１８の第１級レジスター・セレクターモジュール２２０１は省略される）。このように高効率ビタービデコーダーは定められる。デコーダーにおいて、パスメモリーモジュール１８の第１級レジスター・セレクターモジュール２２０１は省略される。

続いて余剰のレジスター・セレクターモジュールの出力信号を分析して、それによって初期入力信号を定める。この実施例では、余剰レジスター・セレクターモジュールの数量Ｎｒｓは１である（パスメモリーモジュール１８の第１級レジスター・セレクターモジュール２２０１は省略される）。省略された第１級レジスター・セレクターモジュール２２０１の出力（０、０、１、１）をビタービデコーダーの入力信号とする。初期入力信号を定めたうえ、ビタービデコーダーの第１級レジスター・セレクターモジュール２２０２（もと第２級レジスター・セレクターモジュール）のうちの４つのレジスター２４は省略される。

更に、余剰レジスター・セレクターモジュールの数量Ｎｒｓと初期入力信号で高効率ビタービデコーダーを定め、その前方追跡状態によってデコーダーに入力された系列データを復号化する。

図６を参照する。図６は図５のフローチャートによって設計された四状態ビタービデコーダーが図４における受信信号ＤＴｉの第一ビットを受信する前方追跡状態図である。図６によれば、状態に基づいて復号化を実行する場合、受信信号ＤＴｉの第一ビット２の出力は０１となる。同じく図７を参照する。図７は図５のフローチャートによって設計された四状態ビタービデコーダーが図４における受信信号ＤＴｉを復号化して得た出力信号ＤＴｏを表す説明図である。図７によれば、オリジナル信号の最初の２ビットは復号化されて出力信号ＤＴｏに含まれる。

従来のＨＤ−ＤＶＤドライブのビタービデコーダーは復号化の信頼性を高めるため２０個のレジスター・セレクターモジュールを含まなければならない。それにしてもオリジナル信号の最初の３ビットは依然として復号化できない。図８を参照する。図８は図５のフローチャートによって設計されたＨＤ−ＤＶＤドライブにおけるビタービデコーダーのパスメモリーモジュール８０を表す説明図である。図８におけるパーシャルレスポンスはＰＲ（１、２、２、２、１）である。この場合、前述のステップ５０２で既知のパーシャルレスポンスＰＲ（１、２、２、２、１）を取得した後、パーシャルレスポンスのタップ数（この場合ではＴａｐ＝５）によって、余剰レジスター・セレクターモジュールの数量Ｎｒｓを定める。余剰レジスター・セレクターモジュールの数量Ｎｒｓは以下のような式で計算される。

そのうちｋは整数である。この場合では、パーシャルレスポンスのタップ数は５であり、ｋは２である。よって余剰レジスター・セレクターモジュールの数量Ｎｒｓは３となる。もっとも、ｋを３とすることによって余剰レジスター・セレクターモジュールの数量Ｎｒｓを２にすることも可能である。こうして２個のレジスター・セレクターモジュールのみ省略することもできる。

図８によれば、パスメモリーモジュール８０は１７個のレジスター・セレクターモジュール８２を含み、それによってビタービデコーダーのＡＣＳユニットからの選択信号Ｓｆ０−Ｓｆ５を受信して出力信号を定める。図９を参照する。従来のＨＤ−ＤＶＤドライブにおけるビタービデコーダーの第１級レジスター・セレクターモジュールの出力信号は（０、０、１、１、１、０、０、０、１、１）であり、第２級レジスター・セレクターモジュールの出力信号は（０、０、０、１、１、０、０、１、１、１）であり、第３級レジスター・セレクターモジュールの出力信号は（０、０、０、０、０、１、１、１、１、１）である。

そのため、図８におけるパスメモリーモジュール８０の第１級レジスター・セレクターモジュール８２の初期入力信号を（０、０、０、０、０、１、１、１、１、１）と設定すれば、レジスター・セレクターモジュール８２の数量を１７個に減らすことができる。もっとも、初期入力信号を定めたうえ、パスメモリーモジュール８０における第１級レジスター・セレクターモジュール８２のうち１０個のレジスターを省略できる。なお、図５のフローチャートによって設計されたＨＤ−ＤＶＤドライブのビタービデコーダーはオリジナル信号の最初の３ビットを符号化できる。

以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。

この発明による方法はビタービデコーダーにおけるパスメモリーモジュールのレジスター・セレクターモジュールの数量を減らすのみならず、復号化遅延を解決してビタービデコーダーの効率を大幅に向上させ、システム資源ならびに生産コストを節約する効果も有する。

従来のビタービデコーダーのブロック図である。 ４種類の状態を有するビタービアルゴリズムの状態図である。 図２に対応するパスメモリーモジュールを表す説明図である。 従来の四状態ビタービデコーダーの受信信号ＤＴｉと復号化信号ＤＴｏとの比較図である。 この発明によるビタービデコーダーを簡素化するフローチャートである。 図５のフローチャートによって設計された四状態ビタービデコーダーが図４における受信信号ＤＴｉの第一ビットを受信する前方追跡状態図である。 図５のフローチャートによって設計された四状態ビタービデコーダーが図４における受信信号ＤＴｉを復号化して得た出力信号ＤＴｏを表す説明図である。 図５のフローチャートによって設計されたＨＤ−ＤＶＤドライブにおけるビタービデコーダーのパスメモリーモジュールを表す説明図である。 従来のＨＤ−ＤＶＤドライブにおけるビタービデコーダーの第１級から第３級レジスター・セレクターモジュールの出力信号を表す説明図である。

符号の説明

１０ ビタービデコーダー
１２ ブランチメトリックユニット
１４ ＡＣＳユニット
１６ パスメトリックメモリーモジュール
１８、２１、８０ パスメモリーモジュール
２０ 出力セレクター
２２、８２ レジスター・セレクターモジュール
２４ レジスター
２６、２８ セレクター

Claims (5)

1. ビタービデコーダーを簡素化する方法であって、
   前記ビタービデコーダーに入力される所定のパーシャルレスポンスを取得して、当該所定のパーシャルレスポンスのタップ数によって余剰レジスター・セレクターモジュールの数量を定めるステップであって、前記余剰レジスター・セレクターモジュールの数量は、前記所定のパーシャルレスポンスのタップ数から所定値を引いて定められ、前記所定値の最小値は２であり、前記所定値の最大値は前記所定のパーシャルレスポンスのタップ数から１を引いて得た値であるステップと、
   前記余剰レジスター・セレクターモジュールの出力信号を分析し、前記ビタービデコーダーのパスメモリーモジュールに入力される初期入力信号を定めるステップと、
   前記所定のパーシャルレスポンス、トレリスダイアグラム及び前記初期入力信号によって前記ビタービデコーダーで系列データをビタービ復号化するステップと、
   を含むことを特徴とするビタービデコーダーを簡素化する方法。
2. 前記初期入力信号は前記余剰レジスター・セレクターモジュールの出力信号であることを特徴とする請求項１のビタービデコーダーを簡素化する方法。
3. 前記ビタービデコーダーはＨＤ−ＤＶＤドライブに設けられ、前記系列データをビタービ復号化するものであることを特徴とする請求項１のビタービデコーダーを簡素化する方法。
4. 前記ビタービデコーダーの前記パスメモリーモジュールは１７個のレジスター・セレクターモジュールを含むことを特徴とする請求項３のビタービデコーダーを簡素化する方法。
5. 前記ビタービデコーダーにおける前記パスメモリーモジュールの第１個目のレジスター・セレクターモジュールの初期入力信号は（０、０、０、０、０、１、１、１、１、１）であることを特徴とする請求項４のビタービデコーダーを簡素化する方法。

Images