JP4599945B2 - IC tester - Google Patents

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Description

本発明は、被試験対象、例えば、液晶駆動ドライバを試験するＩＣテスタに関し、高速、低速な回路により、信号発生を行うＩＣテスタに関するものである。   The present invention relates to an IC tester for testing an object to be tested, for example, a liquid crystal drive driver, and relates to an IC tester that generates a signal using a high-speed and low-speed circuit.

液晶ディスプレイを駆動する液晶駆動ドライバの試験は、ＩＣテスタを用いて試験を行っている。ＩＣテスタは、液晶駆動ドライバに試験信号を与え、液晶駆動ドライバの出力により、液晶駆動ドライバの良否の判定を行う。このような装置は、ＩＣテスタの出力側を高速動作にし、入力側を低速動作にして、安価に構成している。例えば特許文献１〜３等に記載されている。   The test of the liquid crystal drive driver for driving the liquid crystal display is performed using an IC tester. The IC tester gives a test signal to the liquid crystal drive driver, and determines the quality of the liquid crystal drive driver based on the output of the liquid crystal drive driver. Such an apparatus is configured at low cost by setting the output side of the IC tester to a high speed operation and the input side to a low speed operation. For example, it describes in patent documents 1-3.

特開平８−３１３５９２号公報JP-A-8-313592 特開平１０−２４６７５６号公報Japanese Patent Laid-Open No. 10-246756 特開平１１−１８３５６９号公報Japanese Patent Application Laid-Open No. 11-183569

液晶駆動ドライバに入力される信号には、例えば、数百ＭＨｚを超えるクロック等の高速な信号もあれば、数ＭＨｚ以下の低速な信号もある。このような信号をＩＣテスタが出力する場合、高速信号、低速信号は同期して出力しなければならない。このため、テスタの信号発生周期は、必要な高速信号の速度で決まってしまうため、低速な信号発生を行う回路でも高速に動くようにしなければならなかった。   The signal input to the liquid crystal drive driver includes, for example, a high-speed signal such as a clock exceeding several hundred MHz and a low-speed signal of several MHz or less. When the IC tester outputs such a signal, the high-speed signal and the low-speed signal must be output in synchronization. For this reason, the signal generation period of the tester is determined by the speed of the necessary high-speed signal. Therefore, even a circuit that generates a low-speed signal has to be moved at high speed.

そこで、本発明の目的は、高速、低速な回路により、信号発生を行うＩＣテスタを実現することにある。   Therefore, an object of the present invention is to realize an IC tester that generates a signal by using a high-speed and low-speed circuit.

このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象を試験するＩＣテスタにおいて、
高速テストレートを出力する高速レートジェネレータと、
低速テストレートと高速テストレートとのテストレート比を入力し、このテストレート比を前記高速レートジェネレータの高速テストレートでカウントし、高速テストレートを間引く間引き信号を出力する同期制御部と、
前記高速レートジェネレータの高速テストレートを前記同期制御部の間引き信号で間引き、前記低速テストレートを出力する間引き部と、
この間引き部の低速テストレートで動作し、低速パターンアドレスを発生する低速パターンアドレス発生器と、
前記高速レートジェネレータの高速テストレートで動作し、高速パターンアドレスを発生する高速パターンアドレス発生器と、
前記低速パターンアドレス発生器のパターンアドレスを入力し、テストレート比を前記同期制御部に出力するレート比メモリと、
前記低速パターンアドレス発生器のパターンアドレスと前記間引き部の低速テストレートにより前記被試験対象に試験信号を出力する低速ピンエレクトロニクスと、
前記高速パターンアドレス発生器のパターンアドレスと前記高速レートジェネレータの高速テストレートにより前記被試験対象に試験信号を出力する高速ピンエレクトロニクスと
を備えることを特徴とするものである。 In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In an IC tester for testing a test object,
A high-speed rate generator that outputs high-speed test rates;
A synchronization control unit that inputs a test rate ratio between a low-speed test rate and a high-speed test rate, counts the test rate ratio at the high-speed test rate of the high-speed rate generator, and outputs a thinned signal that thins out the high-speed test rate;
A thinning unit that thins out the high-speed test rate of the high-speed rate generator with a thinning signal of the synchronous control unit, and outputs the low-speed test rate ;
A low-speed pattern address generator that operates at the low-speed test rate of this thinning unit and generates a low-speed pattern address;
A high-speed pattern address generator that operates at a high-speed test rate of the high-speed rate generator and generates a high-speed pattern address;
A rate ratio memory that inputs a pattern address of the low-speed pattern address generator and outputs a test rate ratio to the synchronization control unit;
Low-speed pin electronics that outputs a test signal to the object under test according to a pattern address of the low-speed pattern address generator and a low-speed test rate of the thinning unit;
Is characterized in further comprising a <br/> fast pin electronics for outputting a test signal the to be tested by high test rate of the high speed pattern address generator pattern address and the high-speed rate generator.

請求項２記載の発明は、請求項１記載の発明において、
同期制御部は、
レート比メモリのテストレート比を低速テストレートごとに入力し、間引き信号をリード信号とし、高速テストレートごとにテストレート比を出力するＦＩＦＯと、
このＦＩＦＯのテストレート比を入力し、高速テストレートでカウントを行い、カウンタにより間引き信号を出力するカウンタと
を有することを特徴とするものである。 The invention according to claim 2 is the invention according to claim 1 ,
The synchronization control unit
A FIFO that inputs the test rate ratio of the rate ratio memory for each low-speed test rate, uses the thinned-out signal as a read signal, and outputs the test rate ratio for each high-speed test rate;
It has a counter that inputs the test rate ratio of the FIFO, counts at a high-speed test rate, and outputs a thinning signal by the counter.

請求項３記載の発明は、請求項１または２記載の発明において、
被試験対象は液晶駆動ドライバであることを特徴とするものである。
According to a third aspect of the invention, Oite to the invention of claim 1 or 2,
The object to be tested is a liquid crystal drive driver.

本発明によれば、同期制御部が、レート比メモリのテストレート比により、高速テストレートでカウントを行い、高速テストレートを間引く間引き信号を出力し、間引き部で間引くので、高速、低速の信号発生を高速、低速な回路で同期して行うことができる。   According to the present invention, the synchronization control unit counts at the high speed test rate according to the test rate ratio of the rate ratio memory, outputs the thinning signal for thinning out the high speed test rate, and thins out at the thinning unit, so that the high speed and low speed signal Generation can be performed synchronously with high-speed and low-speed circuits.

以下本発明を図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、高速とは、低速に比較して、高速なことを示す。   Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. Here, the high speed indicates that the speed is higher than the low speed.

図１において、低速パターンアドレス発生器１は、低速テストレートで動作し、低速パターンアドレスを発生する。低速パターンアドレス発生器１は、低速インストラクションメモリ１１、低速パターンアドレスシーケンサ１２からなる。低速インストラクションメモリ１１は、低速インストラクションを記憶する。低速パターンアドレスシーケンサ１２は、低速インストラクションメモリ１１の低速インストラクションに基づいて動作し、低速パターンアドレスを低速インストラクションメモリ１１に出力すると共に、外部信号（ループクリア）を入力し、この外部信号によりループ抜けを行い、ループクリア信号を出力する。レート比メモリ２は、低速パターンアドレス発生器１のパターンアドレスを入力し、低速テストレートと高速テストレートとのテストレート比を出力する。   In FIG. 1, a low-speed pattern address generator 1 operates at a low-speed test rate and generates a low-speed pattern address. The low-speed pattern address generator 1 includes a low-speed instruction memory 11 and a low-speed pattern address sequencer 12. The low speed instruction memory 11 stores low speed instructions. The low-speed pattern address sequencer 12 operates based on the low-speed instruction of the low-speed instruction memory 11, outputs the low-speed pattern address to the low-speed instruction memory 11, and inputs an external signal (loop clear). And output a loop clear signal. The rate ratio memory 2 receives the pattern address of the low-speed pattern address generator 1 and outputs the test rate ratio between the low-speed test rate and the high-speed test rate.

高速パターンアドレス発生器３は、高速テストレートで動作し、高速パターンアドレスを発生する。高速パターンアドレス発生器３は、高速インストラクションメモリ３１、高速パターンアドレスシーケンサ３２からなる。高速インストラクションメモリ３１は、高速インストラクションを記憶する。高速パターンアドレスシーケンサ３２は、高速インストラクションメモリ３１の高速インストラクションに基づいて動作し、高速パターンアドレスを高速インストラクションメモリ３１に出力すると共に、高速ループクリア信号を入力し、この高速ループクリア信号によりループ抜けを行う。高速レートジェネレータ４は、高速パターンアドレス発生器３のパターンアドレスを入力し、高速テストレートを出力する。同期制御部５は、レート比メモリ２のテストレート比を入力し、このテストレート比を高速テストレートでカウントし、高速テストレートを間引く間引き信号を出力すると共に、パターンアドレス発生器１からループクリア信号を入力し、パターンアドレス発生器３に高速ループクリア信号を出力する。ＡＮＤゲート６は間引き部で、高速レートジェネレータ４の高速テストレートを同期制御部５の間引き信号で間引き、低速テストレートを出力する。   The high-speed pattern address generator 3 operates at a high-speed test rate and generates a high-speed pattern address. The high-speed pattern address generator 3 includes a high-speed instruction memory 31 and a high-speed pattern address sequencer 32. The high speed instruction memory 31 stores high speed instructions. The high-speed pattern address sequencer 32 operates based on the high-speed instruction of the high-speed instruction memory 31, outputs the high-speed pattern address to the high-speed instruction memory 31, and inputs a high-speed loop clear signal. Do. The high-speed rate generator 4 inputs the pattern address of the high-speed pattern address generator 3 and outputs a high-speed test rate. The synchronization control unit 5 inputs the test rate ratio of the rate ratio memory 2, counts the test rate ratio at the high speed test rate, outputs a thinning signal for thinning out the high speed test rate, and clears the loop from the pattern address generator 1. A signal is input, and a high-speed loop clear signal is output to the pattern address generator 3. The AND gate 6 is a decimation unit, and decimates the high-speed test rate of the high-speed rate generator 4 with a decimation signal of the synchronization control unit 5 and outputs a low-speed test rate.

低速ピンエレクトロニクス７は、低速パターンアドレス発生器１のパターンアドレスとＡＮＤゲート６の低速テストレートにより、被試験対象（以下ＤＵＴ）、例えば液晶駆動ドライバに試験信号を出力すると共に、ＤＵＴの出力と期待値とを比較する。低速ピンエレクトロニクス７は、パターンメモリ７１、試験部７２、ドライバ７３、コンパレータ７４からなる。パターンメモリ７１は、低速パターンアドレス発生器１のパターンアドレスを入力し、入力パターン、期待値パターン等からなるパターンデータを出力する。試験部７２は、パターンメモリ７１のパターンデータを入力し、試験信号を出力し、ＤＵＴからの出力と期待値と比較する。ドライバ７３は、試験部７２からの試験信号をＤＵＴに出力する。コンパレータ７４は、ＤＵＴの出力を比較電圧と比較し、試験部７２に出力する。   The low-speed pin electronics 7 outputs a test signal to an object to be tested (hereinafter referred to as DUT), for example, a liquid crystal drive driver, based on the pattern address of the low-speed pattern address generator 1 and the low-speed test rate of the AND gate 6, and outputs and expects the DUT. Compare the value. The low-speed pin electronics 7 includes a pattern memory 71, a test unit 72, a driver 73, and a comparator 74. The pattern memory 71 receives the pattern address of the low-speed pattern address generator 1 and outputs pattern data including an input pattern, an expected value pattern, and the like. The test unit 72 inputs the pattern data of the pattern memory 71, outputs a test signal, and compares the output from the DUT with the expected value. The driver 73 outputs a test signal from the test unit 72 to the DUT. The comparator 74 compares the output of the DUT with the comparison voltage and outputs it to the test unit 72.

高速ピンエレクトロニクス８は。高速パターンアドレス発生器３のパターンアドレスと高速レートジェネレータ４の高速テストレートによりＤＵＴに試験信号を出力すると共に、ＤＵＴの出力と期待値とを比較する。高速ピンエレクトロニクス８は、パターンメモリ８１、試験部８２、ドライバ８３、コンパレータ８４からなる。パターンメモリ８１は、高速パターンアドレス発生器３のパターンアドレスを入力し、入力パターン、期待値パターン等からなるパターンデータを出力する。試験部８２は、パターンメモリ８１のパターンデータを入力し、試験信号を出力し、ＤＵＴからの出力と期待値と比較する。ドライバ８３は、試験部８２からの試験信号をＤＵＴに出力する。コンパレータ８４は、ＤＵＴの出力を比較電圧と比較し、試験部８２に出力する。   High-speed pin electronics 8 A test signal is output to the DUT according to the pattern address of the high-speed pattern address generator 3 and the high-speed test rate of the high-speed rate generator 4, and the output of the DUT is compared with the expected value. The high-speed pin electronics 8 includes a pattern memory 81, a test unit 82, a driver 83, and a comparator 84. The pattern memory 81 receives the pattern address of the high-speed pattern address generator 3 and outputs pattern data including an input pattern, an expected value pattern, and the like. The test unit 82 receives pattern data from the pattern memory 81, outputs a test signal, and compares the output from the DUT with the expected value. The driver 83 outputs a test signal from the test unit 82 to the DUT. The comparator 84 compares the output of the DUT with the comparison voltage and outputs the comparison voltage to the test unit 82.

さらに、詳細に同期制御部５の具体的な構成を図２に示し、説明する。図２において、ＦＩＦＯ（First In First Out）５１は、レート比メモリ２のテストレート比、ループクリア信号を低速テストレートごとに入力し、リード信号により、高速テストレートごとに出力する。カウンタ５２は、ＦＩＦＯ５１のテストレート比を高速テストレートでカウントする。終了検出部５３は、カウンタ５２の出力のカウント終了を検出する。シフトレジスタ５４は、終了検出部５の出力を高速テストレートごとにシフトし、間引き信号を出力する。リード制御部５５は、終了検出部５３の出力を入力し、リード信号をＦＩＦＯ５１、カウンタ５２に出力する。ＡＮＤゲート５６は、ＦＩＦＯ５１からのループクリア信号とリード制御部５５のリード信号の論理積を高速ループクリア信号として出力する。   Further, the specific configuration of the synchronization control unit 5 will be described in detail with reference to FIG. In FIG. 2, a FIFO (First In First Out) 51 inputs a test rate ratio of the rate ratio memory 2 and a loop clear signal for each low speed test rate, and outputs them for each high speed test rate by a read signal. The counter 52 counts the test rate ratio of the FIFO 51 at the high speed test rate. The end detection unit 53 detects the end of counting of the output of the counter 52. The shift register 54 shifts the output of the end detection unit 5 for each high-speed test rate and outputs a thinning signal. The read control unit 55 receives the output of the end detection unit 53 and outputs a read signal to the FIFO 51 and the counter 52. The AND gate 56 outputs a logical product of the loop clear signal from the FIFO 51 and the read signal of the read control unit 55 as a high-speed loop clear signal.

このような装置の動作を以下に説明する。図３は図１，２に示す装置の動作を示したタイミングチャートである。図３において、（ａ）はＡＮＤゲート６が出力する低速テストレート、（ｂ）は低速パターンアドレスシーケンサ１２が出力する低速パターンアドレス、（ｃ）は低速パターンアドレスシーケンサ１２が出力するループクリア信号、（ｄ）はレート比メモリ２が出力するテストレート比、（ｅ）は高速レートジェネレータ４が出力する高速テストレート、（ｆ）はＦＩＦＯ５１が出力するテストレート比、（ｇ）はＦＩＦＯ５１が出力するループクリア信号、（ｈ）はカウンタ５２が出力するカウンタ値、（ｉ）は終了検出部５３が出力するカウント終了信号、（ｊ）はＡＮＤゲート５６が出力する高速ループクリア信号、（ｋ）は同期制御部５が出力する間引き信号、（ｌ）は高速パターンアドレスシーケンサ３２が出力する高速パターンアドレス、（ｍ）はドライバ７３が出力する低速試験信号、（ｎ）はドライバ８３が出力する高速試験信号である。ここで、タイミングチャートの括弧内はアドレスを示している。また、図４は図１，２に示す装置の説明図である。   The operation of such an apparatus will be described below. FIG. 3 is a timing chart showing the operation of the apparatus shown in FIGS. 3, (a) is a low-speed test rate output from the AND gate 6, (b) is a low-speed pattern address output from the low-speed pattern address sequencer 12, (c) is a loop clear signal output from the low-speed pattern address sequencer 12, (D) is a test rate ratio output from the rate ratio memory 2, (e) is a high speed test rate output from the high speed rate generator 4, (f) is a test rate ratio output from the FIFO 51, and (g) is output from the FIFO 51. (H) is a counter value output by the counter 52, (i) is a count end signal output by the end detection unit 53, (j) is a high-speed loop clear signal output by the AND gate 56, and (k) is The decimation signal output from the synchronization control unit 5, (l) is a high-speed pattern output from the high-speed pattern address sequencer 32 Dress, a (m) is the low-speed test signal driver 73 outputs, (n) is high-speed test signal output from the driver 83. Here, the parentheses in the timing chart indicate addresses. FIG. 4 is an explanatory diagram of the apparatus shown in FIGS.

テストが開始されると、低速テストレート（初期はダミーレート）ごとに、低速パターンアドレスシーケンサ１２が、低速インストラクションメモリ１１のインストラクションにより、図４に示す低速パターンアドレスを低速インストラクションメモリ１１、レート比メモリ２、低速ピンエレクトロニクス７に出力する。低速インストラクションメモリ１１は、パターンアドレスにより低速パターンアドレスシーケンサ１２にインストラクションを与える。また、レート比メモリ２も、パターンアドレスにより同期制御部５に図４に示すテストレート比を同期制御部５に出力する。そして、図４に示すように、低速パターンアドレスが”２”のとき、ループを繰り返す。   When the test is started, the low-speed pattern address sequencer 12 converts the low-speed pattern address shown in FIG. 2. Output to low speed pin electronics 7. The low-speed instruction memory 11 gives an instruction to the low-speed pattern address sequencer 12 by the pattern address. The rate ratio memory 2 also outputs the test rate ratio shown in FIG. 4 to the synchronization control unit 5 to the synchronization control unit 5 based on the pattern address. Then, as shown in FIG. 4, when the low-speed pattern address is “2”, the loop is repeated.

このテストレート比をＦＩＦＯ５１は低テストレートごとに格納する。そして、ＦＩＦＯ５１の読み出し開始は、リード制御部５５が回路構成上必要な高テストレート数を待った後、リード信号が出力される。このリード信号を、ＦＩＦＯ５１は入力し、高テストレートによりテストレート比を出力する（イ）。この動作により、低速テストレートに同期した信号を高速テストレートに同期した信号に変換できる。   The FIFO 51 stores this test rate ratio for each low test rate. Then, the reading of the FIFO 51 starts after the read control unit 55 waits for the high test rate number necessary for the circuit configuration, and then the read signal is output. The FIFO 51 receives this read signal and outputs a test rate ratio at a high test rate (A). With this operation, a signal synchronized with the low speed test rate can be converted into a signal synchronized with the high speed test rate.

このテストレート比を、カウンタ５２は、リード制御部５５のリード信号によりリードし、高速テストレートごとにダウンカウントし、カウント値を出力する。このカウント値を、終了検出部５３が検出し、つまり、”１”を検出し、カウント終了信号をシフトレジスタ５４、リード制御部５５に出力する。そして、シフトレジスタ５４は、カウント終了信号を高速テストレートで所望シフトして、間引き信号をＡＮＤゲート６に出力する（ロ）。一方、リード制御部５５は、カウント終了信号をリード信号として、ＦＩＦＯ５１、カウンタ５２、ＡＮＤゲート５６に出力する。   The counter 52 reads the test rate ratio by a read signal from the read control unit 55, counts down for each high-speed test rate, and outputs a count value. The count value is detected by the end detection unit 53, that is, “1” is detected, and a count end signal is output to the shift register 54 and the read control unit 55. Then, the shift register 54 shifts the count end signal at a high speed test rate, and outputs a thinning signal to the AND gate 6 (B). On the other hand, the read control unit 55 outputs the count end signal as a read signal to the FIFO 51, the counter 52, and the AND gate 56.

一方、テストが開始されると、高速テストレート（初期はダミーレート）ごとに、高速パターンアドレスシーケンサ３２が、高速インストラクションメモリ３１のインストラクションにより、図４に示す高速パターンアドレスを低速インストラクションメモリ３１、高速レートジェネレータ４、高速ピンエレクトロニクス８に出力する。高速インストラクションメモリ３１は、パターンアドレスにより低速パターンアドレスシーケンサ３２にインストラクションを与える。また、高速レートジェネレータ４も、パターンアドレスにより内部のレートメモリの周期に従って、高速テストレートをＡＮＤゲート６、高速ピンエレクトロニクス８に出力する。   On the other hand, when the test is started, for each high-speed test rate (initially a dummy rate), the high-speed pattern address sequencer 32 converts the high-speed pattern address shown in FIG. Output to the rate generator 4 and the high-speed pin electronics 8. The high-speed instruction memory 31 gives an instruction to the low-speed pattern address sequencer 32 by a pattern address. The high-speed rate generator 4 also outputs a high-speed test rate to the AND gate 6 and the high-speed pin electronics 8 according to the cycle of the internal rate memory by the pattern address.

この結果、ＡＮＤゲート６は、高速レートジェネレータ４の高速テストレートと、同期制御部５の間引き信号との論理積を低速ピンエレクトロニクス７に出力する。   As a result, the AND gate 6 outputs a logical product of the high-speed test rate of the high-speed rate generator 4 and the thinning signal of the synchronization control unit 5 to the low-speed pin electronics 7.

そして、低速ピンエレクトロニクス７側では、パターンメモリ７１は、低速パターンジェネレータ１のパターンアドレスに対応したパターンデータを、ＡＮＤゲート６の低速テストレートにより出力する。試験部７２は、パターンメモリ７１のパターンデータによりドライバ７３を介して、試験信号をＤＵＴに出力する。そして、コンパレータ７４はＤＵＴの出力を比較電圧と比較し、試験部７２に出力し、試験部７２がパターンデータの期待値と比較し、パス／フェイルを出力している。   On the low-speed pin electronics 7 side, the pattern memory 71 outputs pattern data corresponding to the pattern address of the low-speed pattern generator 1 at the low-speed test rate of the AND gate 6. The test unit 72 outputs a test signal to the DUT via the driver 73 based on the pattern data in the pattern memory 71. The comparator 74 compares the output of the DUT with the comparison voltage and outputs the comparison voltage to the test unit 72. The test unit 72 compares the output with the expected value of the pattern data, and outputs pass / fail.

同様に、高速ピンエレクトロニクス８側では、パターンメモリ８１は、高速パターンジェネレータ３のパターンアドレスに対応したパターンデータを、高速レートジェネレータ４の高速テストレートにより出力する。試験部８２は、パターンメモリ８１のパターンデータによりドライバ８３を介して、試験信号をＤＵＴに出力する。そして、コンパレータ８４はＤＵＴの出力を比較電圧と比較し、試験部８２に出力し、試験部８２がパターンデータの期待値と比較し、パス／フェイルを出力している。   Similarly, on the high-speed pin electronics 8 side, the pattern memory 81 outputs pattern data corresponding to the pattern address of the high-speed pattern generator 3 at the high-speed test rate of the high-speed rate generator 4. The test unit 82 outputs a test signal to the DUT via the driver 83 based on the pattern data in the pattern memory 81. The comparator 84 compares the output of the DUT with the comparison voltage and outputs the comparison voltage to the test unit 82. The test unit 82 compares the output with the expected value of the pattern data, and outputs pass / fail.

また、外部信号が低速パターンアドレスシーケンサ１２に入力されると、低速パターンアドレスシーケンサ１２は、パターンアドレスの繰返し出力のループをクリアして、ループクリア信号を同期制御部５のＦＩＦＯ５１に出力する。ＦＩＦＯ５１は、低速テストレートごとにループクリア信号を格納し、リード制御部５５のリード信号により、高速テストレートでループクリア信号をＡＮＤゲート５６に出力する（ハ）。そして、ＡＮＤゲート５６は、ＦＩＦＯ５１のループクリア信号と、リード制御部５５のリード信号との論理積を高速ループクリア信号として、高速パターンアドレスシーケンサ３２に出力する。高速パターンアドレスシーケンサ３２は、高速ループクリア信号により、低速パターンアドレスシーケンサ１１と同様に、パターンアドレスの繰返し出力のループをクリアにする（ニ）。   When an external signal is input to the low-speed pattern address sequencer 12, the low-speed pattern address sequencer 12 clears the loop of repeated pattern address output and outputs a loop clear signal to the FIFO 51 of the synchronization control unit 5. The FIFO 51 stores a loop clear signal for each low-speed test rate, and outputs a loop clear signal to the AND gate 56 at a high-speed test rate according to the read signal of the read control unit 55 (c). Then, the AND gate 56 outputs a logical product of the loop clear signal of the FIFO 51 and the read signal of the read control unit 55 to the high speed pattern address sequencer 32 as a high speed loop clear signal. The high-speed pattern address sequencer 32 clears the loop of repeated output of pattern addresses in the same manner as the low-speed pattern address sequencer 11 by the high-speed loop clear signal (d).

このように、同期制御部５が、レート比メモリ２のテストレート比により、高速テストレートでカウントを行い、高速テストレートを間引く間引き信号を出力し、ＡＮＤゲート６で間引くので、高速、低速の信号発生を高速、低速な回路で同期して行うことができる。   In this way, the synchronization control unit 5 counts at the high speed test rate according to the test rate ratio of the rate ratio memory 2, outputs the thinning signal for thinning out the high speed test rate, and thins out at the AND gate 6. Signal generation can be performed synchronously with high-speed and low-speed circuits.

次に他の実施例を図５に示し説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。   Next, another embodiment will be described with reference to FIG. Here, the same components as those shown in FIG.

図５において、高速シーケンサ制御メモリ９は、低速パターンジェネレータ１が出力するパターンアドレスを入力し、低速パターンアドレスシーケンサ１２の代わりに、ループクリア信号を同期制御部５に出力する。   In FIG. 5, a high-speed sequencer control memory 9 inputs a pattern address output from the low-speed pattern generator 1, and outputs a loop clear signal to the synchronization control unit 5 instead of the low-speed pattern address sequencer 12.

このような装置の動作は、パターンアドレスごとに、高速シーケンサ制御メモリ９にループクリア情報を記憶させ、ループクリア信号を出力させるだけで、その他の動作は、図１，２に示す装置と同様なので説明を省略する。   The operation of such an apparatus is similar to the apparatus shown in FIGS. 1 and 2 except that the high-speed sequencer control memory 9 stores loop clear information and outputs a loop clear signal for each pattern address. Description is omitted.

なお、本発明はこれに限定されるものではなく、ドライバ７３，８３とコンパレータ７４，８４とを１組とした例を示したが、どちらか一方をピンエレクトロニクス７，８に設ける構成でもよい。   Note that the present invention is not limited to this, and an example in which the drivers 73 and 83 and the comparators 74 and 84 are set as one set is shown, but a configuration in which one of them is provided in the pin electronics 7 and 8 may be used.

また、レート比メモリ２を設ける構成を示したが、テストレート比が一定であれば、レート比メモリ２により、テストレート比を同期制御部５に与える構成でなくともよい。   In addition, the configuration in which the rate ratio memory 2 is provided has been described. However, if the test rate ratio is constant, the rate ratio memory 2 may not be a configuration in which the test rate ratio is given to the synchronization control unit 5.

そして、ループ抜けを外部装置の外部信号により抜ける構成を示したが、所望のループ回数後にループを抜ける構成にしてもよい。   In addition, although the configuration in which loop loss is eliminated by an external signal from an external device is shown, a configuration in which the loop is eliminated after a desired number of loops may be employed.

さらに、高速レートジェネレータ４は、高速パターンアドレス発生器３からパターンアドレスを入力し、このパターンアドレスにより内部のレートメモリを指定する構成を示したが、高速レートジェネレータ４の内部に、レートメモリのアドレスを指定するアドレス発生器を設ける構成でもよい。   Further, the high-speed rate generator 4 is configured to receive a pattern address from the high-speed pattern address generator 3 and designate an internal rate memory by this pattern address. An address generator for designating may be provided.

本発明の一実施例を示した構成図である。It is the block diagram which showed one Example of this invention. 同期制御部の具体的な構成を示した図である。It is the figure which showed the specific structure of the synchronous control part. 図１，２に示す装置の動作を示したタイミングチャートである。3 is a timing chart showing the operation of the apparatus shown in FIGS. 図１，２に示す装置の動作を説明する図である。It is a figure explaining operation | movement of the apparatus shown in FIG. 本発明の他の実施例を示した構成図である。It is the block diagram which showed the other Example of this invention.

符号の説明Explanation of symbols

１ 低速パターンアドレス発生器
２ レート比メモリ
３ 高速パターンアドレス発生器
４ 高速レートジェネレータ
５ 同期制御部
５１ ＦＩＦＯ
５２ カウンタ
６ ＡＮＤゲート
７ 低速ピンエレクトロニクス
８ 高速ピンエレクトロニクス
DESCRIPTION OF SYMBOLS 1 Low speed pattern address generator 2 Rate ratio memory 3 High speed pattern address generator 4 High speed rate generator 5 Synchronization control part 51 FIFO
52 Counter 6 AND Gate 7 Low Speed Pin Electronics 8 High Speed Pin Electronics

Claims (3)

被試験対象を試験するＩＣテスタにおいて、
高速テストレートを出力する高速レートジェネレータと、
低速テストレートと高速テストレートとのテストレート比を入力し、このテストレート比を前記高速レートジェネレータの高速テストレートでカウントし、高速テストレートを間引く間引き信号を出力する同期制御部と、
前記高速レートジェネレータの高速テストレートを前記同期制御部の間引き信号で間引き、前記低速テストレートを出力する間引き部と、
この間引き部の低速テストレートで動作し、低速パターンアドレスを発生する低速パターンアドレス発生器と、
前記高速レートジェネレータの高速テストレートで動作し、高速パターンアドレスを発生する高速パターンアドレス発生器と、
前記低速パターンアドレス発生器のパターンアドレスを入力し、テストレート比を前記同期制御部に出力するレート比メモリと、
前記低速パターンアドレス発生器のパターンアドレスと前記間引き部の低速テストレートにより前記被試験対象に試験信号を出力する低速ピンエレクトロニクスと、
前記高速パターンアドレス発生器のパターンアドレスと前記高速レートジェネレータの高速テストレートにより前記被試験対象に試験信号を出力する高速ピンエレクトロニクスと
を備えることを特徴とするＩＣテスタ。 In an IC tester for testing a test object,
A high-speed rate generator that outputs high-speed test rates;
A synchronization control unit that inputs a test rate ratio between a low-speed test rate and a high-speed test rate, counts the test rate ratio at the high-speed test rate of the high-speed rate generator, and outputs a thinned signal that thins out the high-speed test rate;
A thinning unit that thins out the high-speed test rate of the high-speed rate generator with a thinning signal of the synchronous control unit, and outputs the low-speed test rate ;
A low-speed pattern address generator that operates at the low-speed test rate of this thinning unit and generates a low-speed pattern address;
A high-speed pattern address generator that operates at a high-speed test rate of the high-speed rate generator and generates a high-speed pattern address;
A rate ratio memory that inputs a pattern address of the low-speed pattern address generator and outputs a test rate ratio to the synchronization control unit;
Low-speed pin electronics that outputs a test signal to the object under test according to a pattern address of the low-speed pattern address generator and a low-speed test rate of the thinning unit;
IC tester, characterized in that it comprises a <br/> fast pin electronics for outputting a test signal the to be tested by high test rate of the high speed pattern address generator pattern address and the high-speed rate generator. 同期制御部は、
レート比メモリのテストレート比を低速テストレートごとに入力し、間引き信号をリード信号とし、高速テストレートごとにテストレート比を出力するＦＩＦＯと、
このＦＩＦＯのテストレート比を入力し、高速テストレートでカウントを行い、カウンタにより間引き信号を出力するカウンタと
を有することを特徴とする請求項１記載のＩＣテスタ。 The synchronization controller
A FIFO that inputs the test rate ratio of the rate ratio memory for each low-speed test rate, uses the thinned-out signal as a read signal, and outputs the test rate ratio for each high-speed test rate;
Type test rate ratio of the FIFO, counts at high speed test rate, IC tester according to claim 1, characterized in that it has a counter for outputting a thinned signal by a counter. 被試験対象は液晶駆動ドライバであることを特徴とする請求項１または２記載のＩＣテスタ。 3. The IC tester according to claim 1, wherein the object to be tested is a liquid crystal drive driver.
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