JP4598125B2

JP4598125B2 - 半導体装置

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Publication number: JP4598125B2
Application number: JP2008517767A
Authority: JP
Inventors: 崇浩大中道
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-06-01
Filing date: 2006-06-01
Publication date: 2010-12-15
Anticipated expiration: 2026-06-01
Also published as: WO2007138710A1; JPWO2007138710A1

Description

この発明は半導体装置に係り、特に、車載電子装置に好適な半導体装置に関するものである。

近年、自動車等の車両においてエレクトロニクス化の進歩は著しく、様々な半導体集積回路（以下、ＩＣと称す）やセンサが搭載されている。更に、搭載される各々のセンサに対しても、そのセンサを制御する為やその検知データを読み出す為に、制御用のＩＣが搭載されている。このようなことから、自動車に搭載されるＩＣの総数は非常に多くなっており、その数は年々増加しているといった状況である。

従来、これらのＩＣやセンサは、電子機器モジュールとして、プリント基板に、１個または複数のＩＣと共に配置されている。そして、このような電子機器モジュールは、容量素子等の受動素子や、車載電子機器としての厳しい電磁ノイズ（またはＥＭＣ：ＥｌｅｃｔｒｏｍａｇｎｅｔｉｃＣｏｍｐａｔｉｂｉｌｉｔｙ）規格を満たす為に、貫通コンデンサやフェライトビーズ等の電磁ノイズ対策素子が配置されている。しかし、昨今の一層の低コスト化、実装面積削減化の流れに伴い、従来、複数のＩＣで構成されていた電子機器モジュールの機能を、単一のＩＣで実現させたり、電子機器モジュールとしてプリント基板上に実装されていた容量素子等の受動素子をもＩＣ内に取り込み集積化させたりといった集積化の流れが進んでいる。このように、低コスト化、実装面積削減化の究極の形としての「電子機器モジュールのＩＣ１チップ化」といった最終目標の実現についても、各々の電子機器毎に検討が開始されている。

この「電子機器モジュールのＩＣ１チップ化」において、最も困難な障害となると考えられているものとして、ＩＣ単体による電磁ノイズ耐性の確保といった問題が挙げられる。従来、電子機器モジュールとして、プリント基板上に実装されたＩＣチップ外の対策素子にて確保していた車載電子機器対応の電磁ノイズ対策の機能を、ＩＣチップ内にて実現する必要があることになる。このような必要性から、貫通コンデンサやフェライトビーズ等の電磁ノイズ対策素子を無くす代わりに、電磁ノイズによりＩＣチップに流入される高周波電流をチップ内部回路に対して遮断すべく、ＩＣチップ上の入出力回路部にローパスフィルタ回路を形成し、ＩＣ単体による電磁ノイズ耐性の確保が試みられている。

しかしながら、この場合、ＩＣチップ上に形成する電磁ノイズ対策ローパスフィルタ回路が大面積となり、コスト増大、占有面積増大を引き起こしていた。例えば、特許文献１では、電磁ノイズ対策として、ＩＣ上の回路に、ＩＣ上の抵抗と容量素子を用いたローパスフィルタ回路を搭載し、電磁ノイズ耐性を確保しているが、著しいコスト増大、チップ面積増大を引き起こしていた。

特開平９−４５８５５号公報

即ち、一般的な電磁ノイズ規格として、１ＭＨｚ〜１ＧＨｚの電磁ノイズが入ってきても、ＩＣが誤動作を起こさないという電磁ノイズ・イミュニティ規格を考えると、１ＭＨｚ以上の信号を除去可能なローパスフィルタを実現する必要がある。このようなローパスフィルタとして、抵抗と容量素子を用いたＲＣローパスフィルタを考えた場合、このフィルタの遮断周波数ｆｃは、ｆｃ＝１／（２πＲＣ）（Ｈｚ）で求められることから、ｆｃを１ＭＨｚ未満にするためには、抵抗値を５ｋΩと高抵抗なものを使用した場合においても、Ｃ＞３１．８ｐＦとする必要がある。一般的なＩＣ上の容量素子の単位面積当たりの容量は〜１ｆＦ／μｍ²であるから、Ｃ＞３１．８ｐＦは、ＩＣ上の容量素子占有面積が０．０３２ｍｍ²となる。

１個の入出力パッド（ここでパッドはＩＣの入出力電極としてＩＣ上に形成された金属配線パターンを示す。ＩＣがパッケージに封止される場合、このパッドからパッケージのピンにワイヤボンディング等で電気的に接続される）に対し、この面積が必要となることから、接地パッドを除いたパッド数が１０個といった少ないパッド数のＩＣにおいても、ローパスフィルタの形成に必要とする総面積が０．３２ｍｍ²と大きくなる。この面積は、例えばチップ面積２ｍｍ²のＩＣにおいては、チップ面積の１６％にも相当する。更に、抵抗値として５ｋΩと高抵抗なものを使用可能なケースは、デジタル信号パッドのようにほとんど電流が流れないパッドに対してのみである。電源パッドやアナログパッドのように、流れる電流値が低くないパッドにおいては、流れる電流値と抵抗値の積により求まる電圧降下が発生し、その電圧降下が電源電圧値等の回路上の電圧値に対し充分低いことが必要となる。このため、例えば消費電流１０ｍＡが流れるパッドに対しては、５０Ω程度の抵抗しか用いることができない（この場合も０．５Ｖの電圧降下が発生し、電源電圧が５Ｖであっても電源電圧の１０％になる）。抵抗値が５０Ωであれば、必要な容量素子はＣ＞３１８０ｐＦとなり、この時、占有面積はこのパッドに対してのみで３．２ｍｍ²と増大してしまう。

以上のように、電磁ノイズ対策ローパスフィルタ回路をＩＣ内の回路として搭載する場合、著しいコスト増大、占有面積増大が発生することが理解できる。従って、ＩＣ単体における電磁ノイズの耐性確保が「電子機器モジュールのＩＣ１チップ化」における非常に困難な障害であることがわかる。

この発明は上記の問題を解決する為になされたもので、半導体装置上に形成するローパスフィルタの個数を削減してコスト増大を抑制すると共に、電磁ノイズ耐性を有する半導体装置を実現することを目的とする。

この発明に係る半導体装置は、複数の入出力パッドのそれぞれに接続したＰＭＯＳトランジスタまたはＮＭＯＳトランジスタからなる複数の２端子スイッチを用いて単一のローパスフィルタ回路に接続し、ＰＭＯＳトランジスタによる２端子スイッチをオンさせる際、ＰＭＯＳトランジスタのＮ型ウェル電極に正電圧を印加すると共にゲート電極に負電圧を印加し、ＮＭＯＳトランジスタによる２端子スイッチをオンさせる際、ＮＭＯＳトランジスタのＮ型ウェル電極に負電圧を印加すると共に、ゲート電極に正電圧を印加するようにしたものである。

このことによって、半導体装置上に形成するローパスフィルタの個数を削減してコスト増大を抑制すると共に、電磁ノイズ耐性を有する半導体装置を実現することができる。

この発明の実施の形態１による半導体装置を示す構成図である。この発明の実施の形態１による半導体装置におけるＰＭＯＳトランジスタの模式図である。この発明の実施の形態１による半導体装置におけるローパスフィルタ回路の一例を示す回路図であるこの発明の実施の形態１による半導体装置におけるローパスフィルタ回路の他の例を示す回路図である。この発明の実施の形態１による半導体装置におけるスイッチ切替のタイミングチャートである。この発明の実施の形態１による半導体装置を比較するためのＭＯＳトランジスタ相補スイッチを用いた場合の回路図である。図６の装置のシミュレーション結果を示す説明図である。この発明の実施の形態１による半導体装置におけるＰＭＯＳトランジスタのスイッチを用いた場合の回路図である。図８の装置のシミュレーション結果を示す説明図である。この発明の実施の形態２による半導体装置におけるＰＭＯＳトランジスタの模式図である。この発明の実施の形態２による半導体装置を示す構成図である。この発明の実施の形態２による半導体装置におけるスイッチ切替のタイミングチャートである。この発明の実施の形態３による半導体装置を示す構成図である。この発明の実施の形態３による半導体装置における静電気サージ保護回路の電流−電圧特性を示す説明図である。この発明の実施の形態３による半導体装置における静電気サージ保護回路の一例を示す回路図である。

以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従って説明する。
実施の形態１．
本発明では、例えば、ＡＤＣ（Ａｎａｌｏｇ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ：アナログ・デジタル変換）ＩＣチップの制御信号および入出力信号のうち、ＡＤＣ開始指令デジタル入力信号とアナログ入力と出力イネーブルデジタル出力信号の３つの信号については、外部と電気的に接続して通信する必要があるタイミングを時間的に全く重ならないようにすることができることに着目し、１個のローパスフィルタ回路を、上記３つの信号に対し、時分割で使用することを実現し、多数のローパスフィルタの形成によるチップ面積増大を顕著に抑制するようにしたものである。

ＡＤＣＩＣは、ＩＣの中でも、ノイズに対して十分な注意が必要なアナログ回路を用いて形成されており、また、高分解能なＡＤＣにおいては特に、非常に微小な電圧のノイズでも分解能を劣化させることになる為、電磁ノイズによる誤動作耐性の確保が非常に困難なＩＣであり、本発明では、このように微小電圧ノイズにも注意が必要なＡＤＣＩＣの電磁ノイズ耐性を、ＩＣ単体で実現することに取り組んだものである。

図１は、この発明の実施の形態１による半導体装置を示す構成図である。
図示の半導体装置は、ＡＤＣＩＣ１を示しており、このＡＤＣＩＣ１は、ＡＤＣ開始指令デジタル入力信号パッド２、アナログ入力パッド３、出力イネーブルデジタル出力信号パッド４の３つのパッドに対し、それぞれ、ＩＣの主電源の電圧値より高耐圧のＰＭＯＳトランジスタスイッチ５，６，７を介して、１つのローパスフィルタ回路８を接続している。更に、ローパスフィルタ回路８後段の３つのＭＯＳトランジスタ相補スイッチ９，１０，１１にて、それぞれ内部回路１２へ接続するよう構成されている。また、内部回路１２には、ローパスフィルタ回路１３，１４，１５を介して、デジタル（シリアル）出力パッド１６、デジタル回路用電源パッド１７、アナログ回路用電源パッド１８が接続されている。また、内部回路にはデジタル回路用接地パッド１９およびアナログ回路用接地パッド２０が接続されている。

ＡＤＣ開始指令デジタル入力信号パッド２は、ＡＤＣ開始指令デジタル入力信号が入力される電極である。また、アナログ入力パッド３はアナログ信号が入力される電極、出力イネーブルデジタル出力信号パッド４は出力イネーブルデジタル出力信号が出力される電極である。ＰＭＯＳトランジスタスイッチ５は、一方の端子がＡＤＣ開始指令デジタル入力信号パッド２に接続された２端子スイッチである。ＰＭＯＳトランジスタスイッチ６は、一方の端子がアナログ入力パッド３に接続された２端子スイッチである。ＰＭＯＳトランジスタスイッチ７は、一方の端子が出力イネーブルデジタル出力信号パッド４に接続された２端子スイッチである。また、これらＰＭＯＳトランジスタスイッチ５，６，７の他方の端子はローパスフィルタ回路８に接続されている。

ＰＭＯＳトランジスタスイッチ５，６，７は、高耐圧のＰＭＯＳトランジスタで構成され、そのＮ型ウェルに正電圧、ゲート電極に負電圧が印加されるよう構成されている。
図２は、ＰＭＯＳトランジスタの模式図である。
図示のように、ＰＭＯＳトランジスタは、Ｐ型シリコン基板１０１上にＮ型ウェル１０２を形成し、このＮ型ウェル１０２内にＰ型拡散層であるソース１０３、ドレイン１０４を形成し、更に、ゲート絶縁膜１０５を介してゲート１０６を形成したトランジスタである。

ここでは説明を簡略化するため、一例として、ＡＤＣＩＣ１の主電源電圧が５Ｖ、高耐圧のＰＭＯＳトランジスタの耐圧が１２Ｖ以上とした場合を説明する。ここで「高耐圧」とは、ソース１０３／ドレイン１０４とＮ型ウェル１０２間のＰＮ接合の耐圧、および、ソース１０３・ドレイン１０４間の耐圧が高いだけでなく、ＰＭＯＳトランジスタのゲート絶縁膜１０５が、主電源（ここでは５Ｖ）用のＭＯＳトランジスタに比べて膜厚が厚く形成され、ゲート１０６とＮ型ウェル１０２間、ゲート１０６とソース１０３間、ゲート１０６とドレイン１０４間の全てに、例えば１２Ｖ以上の高電圧差を印加することが可能で、ゲート絶縁膜１０５信頼性の観点からも印加が許されることを示す。

ＡＤＣＩＣでは、ＩＣチップ上で、精度向上の為の補正回路等として、紫外線消去電気的書込可能読み出し専用メモリＥＰＲＯＭや電気的書換可能読み出し専用メモリＥＥＰＲＯＭやフラッシュメモリといったメモリを使用している場合がしばしばある。このような場合は、これらのメモリの駆動用（書込動作用）としてメモリの周辺回路部にて使用されている主電源の電圧値以上の高耐圧のＭＯＳトランジスタを、本発明の高耐圧ＰＭＯＳトランジスタとして使用しても良い。

ローパスフィルタ回路８は、前段側（パッド側）がＰＭＯＳトランジスタスイッチ５，６，７の他方の端子に、また、後段側（内部回路１２側）がＭＯＳトランジスタ相補スイッチ９，１０，１１の一方の端子に接続されたフィルタである。
図３及び図４は、ローパスフィルタ回路８の一例を示す回路図である。
ローパスフィルタ回路８としては、特に回路形式は問わないが、例えば、図３に示す１次ＲＣローパスフィルタや、図４に示す２次ＲＣローパスフィルタ等を用いることができる。ここで、図３に示すＲＣローパスフィルタは、１組の抵抗素子２１と容量素子２２とからなるものであり、図４に示す２次ＲＣローパスフィルタは抵抗素子２３と容量素子２４からなるＲＣローパスフィルタと、抵抗素子２５と容量素子２６からなるＲＣローパスフィルタとが接続されたものである。

上述したように、一般的な電磁ノイズ規格として、１ＭＨｚ〜１ＧＨｚの電磁ノイズが入ってきても、ＩＣが誤動作を起こさないという電磁ノイズ・イミュニティ規格を遵守する場合は、１ＭＨｚ以上の信号を除去可能なローパスフィルタを実現する必要があり、また、入出力される信号に影響は与えないよう、ローパスフィルタを設計する必要がある。この場合、ローパスフィルタのカットオフ周波数は１ＭＨｚ未満の、ある周波数となるよう設計される。抵抗素子Ｒとしては、シリコン半導体プロセスで使用可能な一般的抵抗素子を用いて良いが、拡散層を用いた抵抗素子では、拡散層を囲むウェルまたはシリコン基板との間に寄生ダイオードが形成される為、この場合も整流現象の発生が起こる。この整流現象を抑制すべく、ゲート電極等にて形成されるポリシリコン層を用いた、ポリシリコン抵抗素子等の、寄生ダイオードが形成されない抵抗素子を用いる方が好ましい。容量素子Ｃについては、ローパスフィルタの出力側に接続される為、寄生ダイオードの有無は影響せず、ＭＯＳトランジスタゲート容量素子を用いても、２層のポリシリコン層を用いて形成されるポリシリコン間容量素子や、金属配線層を用いて形成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子を用いても良い。

ＭＯＳトランジスタ相補スイッチ９，１０，１１は、それぞれ公知のＭＯＳトランジスタからなるスイッチ回路であり、それぞれがＰＭＯＳトランジスタスイッチ５，６，７と同期してオンオフされるよう構成されている。

内部回路１２は、アナログ信号をデジタル信号に変換する公知のＡＤＣ回路である。このＡＤＣ回路としては様々な方式があるが、どの方式のものでも適用可能である。内部回路１２は、ＡＤＣ開始指令デジタル入力信号が入力されると、アナログ入力信号をサンプリングし、各々の方式により、アナログ信号をデジタル値に変換する。そして、変換動作完了後、出力イネーブルデジタル出力信号をハイレベルとして出力し、変換後のデジタル値をデジタル信号として出力する。このデジタル出力は、ここで例として説明しているようにシリアル出力としても、また、パラレル出力としても良い。

ローパスフィルタ回路１３，１４，１５は、それぞれローパスフィルタ回路８と同様の構成からなるフィルタであり、ローパスフィルタ回路１３は、内部回路１２とデジタル出力パッド１６との間に接続されている。また、ローパスフィルタ回路１４は、内部回路１２とデジタル回路用電源パッド１７との間、ローパスフィルタ回路１５は、内部回路１２とアナログ回路用電源パッド１８との間に接続されている。デジタル出力パッド１６は、上述したように、デジタル（シリアル）信号を出力するための電極である。また、デジタル回路用電源パッド１７は、デジタル回路に対して電源供給を行うための電極であり、アナログ回路用電源パッド１８は、アナログ回路に対して電源供給を行うための電極である。更に、デジタル回路用接地パッド１９及びアナログ回路用接地パッド２０は、それぞれ内部回路１２のデジタル回路及びアナログ回路を接地するための電極である。尚、通常、デジタル回路の雑音をアナログ回路から分離する為に、電源および接地パッドをアナログ回路用とデジタル回路用で別々に用意している場合が多く、ここでもそのような構成としている。

次に、実施の形態１の動作について説明する。
上述したように、ＡＤＣＩＣチップにおいては、ＡＤＣ開始指令デジタル入力信号とアナログ入力と出力イネーブルデジタル出力信号の３つの信号が外部と電気的に接続して通信する必要があるタイミングを、時間的に全く重ならないようにすることができることに着目し、一つのローパスフィルタ回路８を、これら３つの信号に対し、時分割で使用するようにしている。

即ち、ＡＤＣ動作開始前はＡＤＣ開始指令デジタル入力信号パッド２が内部回路１２に接続されるようＰＭＯＳトランジスタスイッチ５およびＭＯＳトランジスタ相補スイッチ９をオン状態とする。ＡＤＣ開始指令デジタル入力信号入力後は、アナログ入力パッド３が内部回路１２に接続されるようＰＭＯＳトランジスタスイッチ６およびＭＯＳトランジスタ相補スイッチ１０をオン状態とする。これにより、入力されるアナログ信号をサンプリングする。その後、出力イネーブルデジタル出力信号パッド４が内部回路１２に接続されるようＰＭＯＳトランジスタスイッチ７およびＭＯＳトランジスタ相補スイッチ１１をオン状態とし、内部回路１２によってＡＤＣ動作を行い、ＡＤＣ動作終了後、出力イネーブルデジタル出力信号を出力イネーブルデジタル出力信号パッド４から出力する。そして、出力イネーブルデジタル出力信号を出力後、再度、ＡＤＣ開始指令デジタル入力信号パッド２が内部回路１２に接続されるようＰＭＯＳトランジスタスイッチ５およびＭＯＳトランジスタ相補スイッチ９をオン状態とする。

図５は、これらのスイッチ切替のタイミングチャートである。
このタイミングチャートは、ＰＭＯＳトランジスタスイッチ５，６，７のゲート電圧Ｖ１ａ、Ｖ２ａ、Ｖ３ａと、ＭＯＳトランジスタ相補スイッチ９，１０，１１のゲート電圧Ｖ１ｂ、Ｖ２ｂ、Ｖ３ｂの電圧レベル推移を、ＡＤＣ開始指令デジタル入力信号、出力イネーブルデジタル出力信号と共に示したものである。
ここでは説明の簡略化の為、例として、ＩＣの主電源電圧が５Ｖ、高耐圧のＰＭＯＳトランジスタの耐圧が１２Ｖ以上とした場合にて説明している。また、この図には、アナログ入力をサンプリングする期間と、ＡＤＣ変換動作期間も図中に示している。

このように、ＰＭＯＳトランジスタスイッチ５，６，７とＭＯＳトランジスタ相補スイッチ９，１０，１１とのスイッチ切替により、ローパスフィルタ回路８を時分割で共用して、ＡＤＣ開始指令デジタル入力信号パッド２、アナログ入力パッド３、出力イネーブルデジタル出力信号パッド４と内部回路１２との接続を選択的に行っている。

ここで、本発明のＰＭＯＳトランジスタスイッチとの比較のため、ローパスフィルタ回路８より前段（パッド側）に形成するスイッチを、通常のスイッチのように、ＭＯＳトランジスタ相補スイッチによって形成した場合に起こる現象を、シミュレーション結果を用いて説明する。
説明を簡略化するため、図６に示すように、元来の入力信号としてＤＣ電圧で０Ｖの信号を考え、この信号に、ＩＣ外で電磁ノイズにより１００ＭＨｚの高周波信号がピーク間電圧５Ｖで重畳した信号ＶＳがＩＣに入力され、通常のＭＯＳトランジスタ相補スイッチ２７に入力された場合を考える。

図７はそのシミュレーション結果を示す説明図である。
ＭＯＳトランジスタ相補スイッチのうち、ＮＭＯＳトランジスタはソース／ドレイン領域がＮ型で、ウェル領域がＰ型である為、ＮＭＯＳトランジスタのソース／ドレイン領域にはＰＮ接合ダイオードが接続されることになる。通常の構成ではＮＭＯＳトランジスタのＰウェルは接地されている為、ＮＭＯＳトランジスタのソース／ドレイン領域はＰＮ接合ビルトイン電圧〜０．８Ｖだけ低くなると、即ち、〜−０．８Ｖより低くなるとＰＮ接合ダイオードがＯＮし、大電流が流れる。その結果、高周波の波に−０．８Ｖより低い電圧領域が存在する信号ＶＳがＭＯＳトランジスタ相補スイッチに入力されると、ＭＯＳトランジスタ相補スイッチを通った後の電圧ＶＳＷは、図７のように、−０．８Ｖ程度で波形がクリップされる結果となる。この“整流”現象が発生すると、この信号が後段のローパスフィルタを通り、高周波のノイズ信号が除去され、復元されるＤＣ信号の電圧値は、図７のＶＬＰＦの結果に示されるように、元来の０Ｖから０．５Ｖ程度に増大していることがわかる。

入力信号がアナログ入力信号であれば、このような電圧上昇は入力データの変動を意味しており、ＩＣの動作が正しく行われないこととなる。また、入力信号がデジタル信号であっても、電磁ノイズにより重畳される高周波信号の振幅が更に増大すると、復元されるＤＣ電圧の電圧値が更に増大して、ついには、デジタル信号のハイレベルに判別されることとなり、ＩＣの誤動作となる。

以上のように、ローパスフィルタより前段側にスイッチを構成すると、整流現象が発生し、ひとたび整流現象が発生すると、ローパスフィルタを通しても、復元された電圧値はもとのデータの電圧値から変動してしまうのである。ここでは、波形の電圧値が−０．８Ｖより低くなる場合について述べたが、同様の現象は、電源電圧（この例では５Ｖ）＋ビルトイン電圧より高くなった場合にもＰＭＯＳトランジスタにおいて発生する。即ち、この場合は、上記の場合とは逆に元来の電圧値よりも低下してしまうことになる。

このように、ＩＣチップ外で電磁ノイズ対策素子を設けない場合は、電磁ノイズによる高周波電流がＩＣチップのパッドに流入する為、ローパスフィルタより前段側にＭＯＳトランジスタによるスイッチ回路があると、その回路が高周波電流にさらされることとなり、整流現象が発生し、元のデータの電圧値の変動を引き起こし、回路の誤動作につながることから、従来、ローパスフィルタより前段側にスイッチを形成することは不可能と考えられていた。

このような状況の下、本実施の形態では、ローパスフィルタ回路８より前段側に形成するＭＯＳトランジスタを、耐圧値が電源電圧より高い、高耐圧のＰＭＯＳトランジスタからなるＰＭＯＳトランジスタスイッチ５，６，７を用い、Ｎ型ウェルに正電圧（この例では８．２Ｖ）を印加し、スイッチをＯＮする際のゲート電圧としては負電圧（この例では−３．８Ｖ）を印加する。即ち、Ｎ型ウェルに正電圧（この例では８．２Ｖ）を印加し、スイッチをＯＮする際のゲート電圧としては負電圧（この例では−３．８Ｖ）を印加することにより、トランジスタのソース／ドレインに負電圧が印加されても整流現象が発生せず（ソース／ドレイン・Ｎ型ウェル間のＰＮ接合ダイオードがＯＮせず）、また、この負電圧の電圧値がゲート印加電圧（この例では−３．８Ｖ）より高ければ、ゲート絶縁膜信頼性の観点からのゲート耐圧としても何ら問題ない。更に、トランジスタのソース／ドレインに正電圧が印加されても、Ｎ型ウェル印加電圧（８．２Ｖ）にビルトイン電圧〜０．８Ｖを加算した電圧値より低ければ、整流現象が発生しない（ソース・Ｎ型ウェル間およびドレイン・Ｎ型ウェル間のＰＮ接合ダイオードがＯＮしない）ようにすることが実現できる。

このような整流現象の発生の抑制により、ローパスフィルタを通した後の電圧レベルが、元来の電圧レベルから変動してしまうという誤動作を防止することが可能となる。
図８は、そのシミュレーションの説明図であり、図９はシミュレーション結果の説明図である。これらの図は、ＰＭＯＳトランジスタスイッチ２８のＮ型ウェルに８．２Ｖ、ゲート電圧として−３．８Ｖを印加した場合を示している。また、Ｖｓは、図６の場合と同様の信号である。図９のローパスフィルタ入力のＶＳＷに示すように、波形がクリップされることがなく、従って、ローパスフィルタ出力のＶＬＰＦに示すように電圧値も０Ｖが得られている。

このように、整流現象の発生を抑制することができるため、耐電磁ノイズ耐性を阻害することなく、ローパスフィルタ回路８より前段側にスイッチを形成することが可能となり、ローパスフィルタ回路８の時分割利用が初めて可能になる。これにより、例えば、従来の手法により耐電磁ノイズＡＤＣＩＣチップを形成することを考えた場合、ローパスフィルタ回路８を、デジタル回路用接地パッド１９及びアナログ回路用接地パッド２０を除く各パッド毎に一つずつ、従って、一般的ＡＤＣＩＣチップの構成においては、少なくとも６個のローパスフィルタをＩＣチップ上に形成する必要がある。その結果、深刻なチップ面積の増大が引き起こされ、現実的なコストで、ＩＣチップ外での電磁ノイズ対策素子無しによる耐電磁ノイズＡＤＣＩＣチップを実現することは不可能であったのに対し、本実施の形態では、一つのローパスフィルタ回路８を３つのパッドにて時分割で共用することが可能となる。その結果、ＩＣチップ外での電磁ノイズ対策素子無しによる耐電磁ノイズＡＤＣＩＣチップを、４個のローパスフィルタの形成で実現可能となり、チップ面積増大分を３３％削減することが達成されるという、重要、かつ、新たな効果を得ることができる。

尚、ＩＣの電源電圧として１種類の電源電圧だけでなく、数種類の電源電圧を有する場合がある。このように数種類の電圧を電源電圧として有する場合、ＰＭＯＳトランジスタスイッチ５，６，７のＮ型ウェルに印加する正電圧として、数種類の電源電圧のうち最も低い正電圧の電源電圧より高い電圧値とする。

以上のように、実施の形態１の半導体装置によれば、複数の入出力パッドと、一方の端子が複数の入出力パッドのそれぞれに接続されたＰＭＯＳトランジスタからなる複数の２端子スイッチと、複数の２端子スイッチの全ての他方の端子に、一方の端子が接続された単一のローパスフィルタ回路と、ローパスフィルタ回路の他方の端子に、一方の端子がそれぞれ接続され、２端子スイッチと同期してオンオフされる複数のスイッチ回路と、複数のスイッチ回路の他方の端子に接続され、それぞれ入出力パッドの信号に対応した処理を行う内部回路とを備え、ＰＭＯＳトランジスタによる２端子スイッチをオンさせる際、ＰＭＯＳトランジスタのＮ型ウェル電極に正電圧を印加すると共にゲート電極に負電圧を印加するようにしたので、半導体装置上に形成するローパスフィルタの個数を削減してコスト増大を抑制すると共に、電磁ノイズ耐性を有する半導体装置を実現することができる。

また、実施の形態１の半導体装置によれば、２端子スイッチのＰＭＯＳトランジスタのゲート絶縁膜は、内部回路で使用されているＭＯＳトランジスタのゲート絶縁膜に比べて、その膜厚が厚いよう構成したので、高耐圧のＰＭＯＳトランジスタが得られ、半導体装置としての信頼性を向上させることができる。

また、実施の形態１の半導体装置によれば、ＰＭＯＳトランジスタによる２端子スイッチをオンさせる際、ＰＭＯＳトランジスタのＮ型ウェル電極に対して印加する電圧は、電源電圧のうち最も低い正電圧の電源電圧より高い電圧であるようにしたので、複数種類の電源電圧を持つ半導体装置に対しても適用可能とすることができる。

また、実施の形態１の半導体装置によれば、複数の入出力パッドと、対応する内部回路とが単一のローパスフィルタ回路を時分割で共用するようにしたので、単一のローパスフィルタ回路の共用を簡単な構成で実現することができる。

また、実施の形態１の半導体装置によれば、半導体装置としてアナログ・デジタル変換を行う半導体装置としたので、ＩＣ単体にて高い電磁ノイズ耐性を有するアナログ・デジタル変換装置を実現し、かつ、ＩＣのチップ面積増大によるコスト増大を抑制することができる。

実施の形態２．
実施の形態２は、ローパスフィルタ回路８に入力される信号をスイッチングするためのスイッチングトランジスタとして、ＮＭＯＳトランジスタを用いたものである。

図１０は、実施の形態２で用いるＮＭＯＳトランジスタの模式図である。
本実施の形態におけるＮＭＯＳトランジスタは、トリプルウェルを用いたプロセスにより、Ｎ型ディープウェルを形成したものである。このＮＭＯＳトランジスタは、Ｐ型シリコン基板２０１上にＮ型ディープウェル２０２を形成し、このＮ型ディープウェル２０２内にＰ型ウェル２０３を形成している。そして、Ｐ型ウェル２０３内に、Ｎ型拡散層であるソース２０４、ドレイン２０５を形成し、更に、ゲート絶縁膜２０６を介してゲート２０７を形成したトランジスタである。また、ゲート絶縁膜２０６は、主電源（ここでは５Ｖ）用のＭＯＳトランジスタに比べて膜厚が厚く形成されている。

このように、ＮＭＯＳトランジスタをＮ型ディープウェル２０２内に形成し、Ｐ型シリコン基板２０１と隔離すれば、ＮＭＯＳトランジスタのＰ型ウェル２０３に負電圧を印加することが可能となる。

図１１は、実施の形態２の半導体装置を示す構成図である。
図示の半導体装置は、実施の形態１と同様のＡＤＣＩＣ１ａを示しており、このＡＤＣＩＣ１ａは、実施の形態１のＰＭＯＳトランジスタスイッチ５，６，７の代わりに、ＮＭＯＳトランジスタスイッチ２９，３０，３１を設けたものである。これ以外の構成は図１に示した実施の形態１と同様であるため、対応する部分に同一符号を付してその説明を省略する。

図１２は、これらＮＭＯＳトランジスタスイッチ２９，３０，３１の切替のタイミングチャートである。
図１２に示すように、Ｐ型ウェル２０３に−３．８Ｖといった負電圧を印加し（Ｖｐｗｅｌｌ）、ゲート２０７に８．２Ｖといった電源電圧よりより高い正電圧を印加する（Ｖ１ａ，Ｖ２ａ，Ｖ３ａ）。このような電圧印加条件によりＰＭＯＳトランジスタスイッチ５，６，７の場合と同様の効果が得られる。

以上のように、実施の形態２の半導体装置によれば、２端子スイッチを実施の形態１のＰＭＯＳトランジスタスイッチに代えてＮＭＯＳトランジスタスイッチとしたので、実施の形態１と同様の効果を得ることができる。

実施の形態３．
実施の形態３は、実施の形態１の構成に加え、高耐圧ＰＭＯＳトランジスタの前段（パッド側）に、静電気サージ保護回路を挿入するようにしたものである。

図１３は、実施の形態３の半導体装置を示す構成図である。
図示のように、実施の形態３のＡＤＣＩＣ１ｂは、ＡＤＣ開始指令デジタル入力信号パッド２とＰＭＯＳトランジスタスイッチ５との間に、静電気サージ保護回路３２，３５を、アナログ入力パッド３とＰＭＯＳトランジスタスイッチ６との間に静電気サージ保護回路３３，３６を、また、出力イネーブルデジタル出力信号パッド４とＰＭＯＳトランジスタスイッチ７との間に静電気サージ保護回路３４，３７をそれぞれ設けている。また、ローパスフィルタ回路１３とデジタル出力パッド１６の間に、静電気サージ保護回路３８，４１を設け、更に、ローパスフィルタ回路１４とデジタル回路用電源パッド１７との間に静電気サージ保護回路３９，４２を、ローパスフィルタ回路１５とアナログ回路用電源パッド１８との間に静電気サージ保護回路４０，４３をそれぞれ設けている。その他の構成及び動作は実施の形態１と同様であるため、ここでの説明は省略する。尚、静電気サージ保護回路３２，３５と、その他の静電気サージ保護回路は同様の構成であるため、以下、これらを代表して静電気サージ保護回路３２，３５について説明する。

静電気サージ保護回路３２，３５は、そのクランプ電圧が、正電圧方向では、ＰＭＯＳトランジスタスイッチ５，６，７のＮ型ウェル印加電圧（例では８．２Ｖ）より高く、負電圧方向では、ＰＭＯＳトランジスタスイッチ５，６，７のゲート印加電圧（例では−３．８Ｖ）より低い特性となる回路を使用する。その特性は図１４に示すような電流−電圧特性である。

このような静電気サージ保護回路３２，３５としては、例えば２対のダイオード（ツェナーダイオード等）を相反する向きで縦列接続した回路を用いることができる。
図１５は、静電気サージ保護回路の一例を示す回路図である。
図示のように、電源線４４と信号線４５との間に、相反する向きで縦列接続したダイオード４６，４７を接続し、また、信号線４５と接地線４８との間に、相反する向きで縦列接続したダイオード４９，５０を接続することで、静電気サージ保護回路３２，３５を実現している。ここで、ダイオード４６，４７が静電気サージ保護回路３２を、ダイオード４９，５０が静電気サージ保護回路３５にそれぞれ対応するものである。

尚、上記実施の形態３は、実施の形態１に適用した場合を説明したが、実施の形態２に対して適用してもよい。

以上のように、実施の形態３の半導体装置によれば、実施の形態１または実施の形態２の構成に加えて静電気サージ保護回路を設けたので、実施の形態１または実施の形態２の効果に加えて、電磁ノイズだけでなく静電気サージの流入に対しても強い耐性を実現可能な半導体装置を提供することができる。

尚、上記各実施の形態では、ＡＤＣＩＣチップにおけるローパスフィルタの時分割使用の手法を提案しているが、他のＩＣチップにおいても、ＩＣで使用される入出力信号で、外部と電気的に接続して通信する必要があるタイミングを時間的に全く重ならないようにすることができる場合に、各実施の形態の手法を適用することはもちろん可能であり、対象がＡＤＣＩＣチップに限定されるものではない。

以上のように、この発明に係る半導体装置は、半導体装置上に形成するローパスフィルタの個数を削減してコスト増大を抑制する構成に関するものであり、例えば、ＡＤＣＩＣ等に用いるのに適している。

Claims

複数の入出力パッドと、
一方の端子が前記複数の入出力パッドのそれぞれに接続されたＰＭＯＳトランジスタまたはＮＭＯＳトランジスタからなる複数の２端子スイッチと、
前記複数の２端子スイッチの全ての他方の端子に、一方の端子が接続された単一のローパスフィルタ回路と、
前記ローパスフィルタ回路の他方の端子に、一方の端子がそれぞれ接続され、前記２端子スイッチと同期してオンオフされる複数のスイッチ回路と、
前記複数のスイッチ回路の他方の端子に接続され、それぞれ前記入出力パッドの信号に対応した処理を行う内部回路とを備え、
前記ＰＭＯＳトランジスタによる２端子スイッチをオンさせる際、当該ＰＭＯＳトランジスタのＮ型ウェル電極に正電圧を印加すると共にゲート電極に負電圧を印加し、前記ＮＭＯＳトランジスタによる２端子スイッチをオンさせる際、当該ＮＭＯＳトランジスタのＮ型ウェル電極に負電圧を印加すると共に、ゲート電極に正電圧を印加することを特徴とする半導体装置。
２端子スイッチのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート絶縁膜は、内部回路で使用されているＭＯＳトランジスタのゲート絶縁膜に比べて、その膜厚が厚いことを特徴とする請求項１記載の半導体装置。
ＰＭＯＳトランジスタによる２端子スイッチをオンさせる際、当該ＰＭＯＳトランジスタのＮ型ウェル電極に対して印加する電圧は、電源電圧のうち最も低い正電圧の電源電圧より高い電圧であり、ＮＭＯＳトランジスタによる２端子スイッチをオンさせる際、当該ＮＭＯＳトランジスタのゲート電極に対して印加する電圧は、電源電圧のうち最も低い正電圧の電源電圧より高い電圧であることを特徴とする請求項１記載の半導体装置。
複数の入出力パッドと、対応する内部回路とが単一のローパスフィルタ回路を時分割で共用することを特徴とする請求項１記載の半導体装置。
アナログ・デジタル変換を行う半導体装置であることを特徴とする請求項１記載の半導体装置。