JP4581158B2

JP4581158B2 - Semiconductor substrate cutting method

Info

Publication number: JP4581158B2
Application number: JP21667999A
Authority: JP
Inventors: 尊久有馬; 幸久楠田
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1999-07-30
Filing date: 1999-07-30
Publication date: 2010-11-17
Anticipated expiration: 2019-07-30
Also published as: JP2001044141A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板の切断方法、特に半導体基板上の表面保護膜のはがれを防止できる切断方法に関する。
【０００２】
【従来の技術】
半導体ウェハ（または半導体基板）をチップに切断する場合、半導体基板の表面が、酸化膜，窒化膜といった硬質の保護膜で覆われていると、ダイシング等の方法で切断した場合に、一般に、エッジ部にて保護膜のはがれが発生する。
【０００３】
図１に、このような表面膜のはがれの状態を示す。半導体基板１０は表面保護膜１２を有しており、ダイシングブレード１４による切断時に、一部の保護膜１６が膜はがれにより欠落する。
【０００４】
この膜はがれを防止するために、従来では、図２に示すようにダイシングエリアに沿った保護膜をエッチングにてあらかじめ取り除いた上でダイシングを行うのが一般的であった（特開平７−１４８０６号公報参照）。なお図２において、１７はエッチングにより除去した保護膜の部分を示す。
【０００５】
【発明が解決しようとする課題】
図２で説明した従来の切断方法によれば、あらかじめダイシングエリアに沿った保護膜のエッチング除去を、半導体素子の作製とは別工程で行う必要があるため、製造工程が増え、時間とコストがかかるという問題がある。
【０００６】
また、ダイシングエリアに沿って保護膜を除去した後に、チップを切断すると、切断されたチップのエッジ部に基板が露出してしまうため、図３に示すような半導体素子において、半導体基板１０と配線用ワイヤー１８とがショートする可能性が高くなる。このようなショートは、半導体素子の誤動作につながる。
【０００７】
本発明の目的は、表面が、酸化膜あるいは窒化膜といった電気絶縁性の硬質の膜で覆われている半導体基板を、ダイシング等の方法で切断する際に、発生する保護膜のはがれを防止することにある。
【０００８】
【課題を解決するための手段】
本発明によれば、半導体素子作製時に行われる基板のエッチング工程を利用し、ダイシングエリアとなるチップ周縁部に溝を設ける。そして、溝および半導体基板の上に硬質の保護膜を設ける。ダイシング時には、ダイシングブレードのエッジが、これらの溝の底部にくるように位置決めする。ダイシングブレードのエッジの部分では、保護膜は上方向または下方向への応力を主に受ける。この応力が溝上の保護膜から基板表面上の保護膜へ伝搬する際に、応力は溝上の保護膜と基板表面上の保護膜との境界の折れ曲がり部に集中し、折れ曲がり部に沿ってクラックが生じる。このようなクラックが生じる折れ曲がり部を、クラック発生部ともいうものとする。
【０００９】
このようなクラックが生じるためには、折れ曲がり部の折れ曲がり半径が、表面保護膜の厚さに対して、十分に小さいことが必要条件となる。例えば、折れ曲がり部の半径が保護膜の厚さの１／２であった場合、保護膜の折れ曲がり角度０〜１２０゜では、折れ曲がり部に発生する曲げ応力は、他の部分の１．５倍になる。また、折れ曲がり部の半径が保護膜の厚さの１／１０になると、折れ曲がり部に発生する曲げ応力は、周囲の曲げ応力の２．５倍に増加する。また、折れ曲がり部の半径が保護膜の厚さの１／２０となると、折れ曲がり部の曲げ応力は、周囲の曲げ応力の３．４倍にまで増加する。折れ曲がり角度も、鋭角の方が望ましいが、９０゜であれば鋭角とほとんど差はない。
【００１０】
折れ曲がり部に発生するクラックにより保護膜は分断されるため、ブレードのエッジで生じた応力が素子部側に伝わることが無くなり、素子部での保護膜のはがれは起こらなくなる。
【００１１】
溝はダイシングラインのエッジを中心に、１〜２０μｍ程度の幅が好適である。またこの溝は、ダイシングラインの両側のエッジにあることが望ましいが、表面膜保護が必要となる片側のエッジだけでも良い。また、ダイシングラインの両側のエッジに溝を設ける代わりに、ダイシングライン幅より広い溝を１本だけ設けても良い。
【００１２】
また、半導体素子作製時にエッチング工程が２回以上ある場合には、溝の中に溝を設けてクラック発生部の数を増やしても良い。このようにすると、最初のクラック発生部を応力が乗り越えた場合、次のクラック発生部で応力の伝搬を阻止できるため、表面膜保護がより確実になる。
【００１３】
本発明によれば、ダイシングラインエリアの保護膜を除去する必要は無い。ただし、ダイシングブレードの保護を目的として、保護膜のエッチングを行った場合でも、ダイシングにより保護膜に応力がかかるような膜の残り方をする場合には、本発明を適用できる。例えば、保護膜エッチングゾーン全体に膜が薄く残っている場合、あるいはエッチング後残った保護膜がダイシングラインにかかっている場合などである。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を説明する。
【００１５】
【第１の実施例】
図４は、第１の実施例を示す各工程での断面図である。
【００１６】
半導体素子作製時には基板のエッチング工程があり、この工程を利用して図４（Ａ）に示す厚さ３００μｍのＧａＡｓ基板１０のチップ周縁部のダイシングエリア２０に、図４（Ｂ）に示すように幅１０μｍ，深さ０．７μｍの２本の平行な溝２２，２４を、エッチングにより形成する。図中、ｗは溝の幅を、ｔは溝の深さを示している。これら溝２２，２４の中心間の距離は、例えばダイシングブレードの厚さと同じとする。一例として、２５μｍである。
【００１７】
次に図４（Ｃ）に示すように、半導体基板１０の表面に、厚さ０．４μｍのＳｉＯ₂膜を表面保護膜２６として形成する。このとき、溝上の保護膜と基板表面上の保護膜との境界に、折れ曲がり部（クラック発生部）２８が形成される。
【００１８】
図５に、折れ曲がり部２８の拡大図を示す。折れ曲がり部の折れ曲がり半径をＲで、折れ曲がり角度をθで示す。この実施例では、折れ曲がり部２８の折れ曲がり半径Ｒに対し、保護膜の厚さを、２倍以上となるようにした。また、θは約９０゜とした。
【００１９】
ダイシングは、２５μｍ幅のブレードを使い、２本の溝２２，２４の中央を切る。このとき、ダイシングラインのエッジは２本の溝の底部を通過するようになる。このときダイシングラインのエッジで発生する保護膜２６への応力は、基板表面と溝部の境界にある折れ曲がり部２８に集中し、折れ曲がり部に沿ったクラックが生じる。このクラックにより保護膜２６は分断されるため、ダイシングラインのエッジで生じた応力が素子部側に伝わることが無くなり、素子部での保護膜のはがれは起こらなくなる。
【００２０】
【第２の実施例】
図６は、第２の実施例を示す各工程での断面図である。
【００２１】
本実施例では、ダイシング幅よりも広い溝を１本だけ設ける。図６（Ａ）に示す厚さ３００μｍのＧａＡｓ基板１０のダイシングエリア２０に、図６（Ｂ）に示すように、ダイシング幅（２５μｍ）よりも広い溝３０（幅３５μｍ，深さ０．７μｍ）をエッチングにより形成する。次に、図６（Ｃ）に示すように、溝３０および半導体基板１０の表面に、厚さ０．４μｍのＳｉＯ₂膜を表面保護膜２６として形成する。
【００２２】
ダイシングは、２５μｍ幅のブレードを使い、１本の溝３０の中央を切る。このとき、ダイシングラインのエッジは１本の溝の底部を通過するようになる。このときダイシングラインのエッジで発生する保護膜への応力は、基板表面の保護膜と溝部の保護膜の境界にある折れ曲がり部３１に集中し、折れ曲がり部に沿ったクラックが生じる。このクラックにより保護膜２６は分断されるため、素子部での保護膜のはがれは生じない。
【００２３】
【第３の実施例】
図７は、第３の実施例を示す各工程での断面図である。
【００２４】
図７（Ａ）に示す厚さ３００μｍのＧａＡｓ基板１０のチップ周縁部のダイシングエリア２０に、図７（Ｂ）に示すように、第１の実施例と同様に、幅１０μｍ，深さ０．７μｍの２本の平行な第１段目の溝２２，２４を、エッチングにより形成する。
【００２５】
さらに、図７（Ｃ）に示すように、これら溝２２，２４の底部に、各溝に平行に幅５μｍ，深さ１．３μｍの第２段目の溝３３，３４をそれぞれエッチングで形成する。したがって溝は２段形状となる。溝中心間の距離は、第１の実施例と同様に、２５μｍである。
【００２６】
次に、図７（Ｄ）に示すように、溝および半導体基板１０の表面に、厚さ０．４μｍのＳｉＯ₂膜を表面保護膜２６として形成する。
【００２７】
ダイシングは、２５μｍ幅のブレードを使い、２本の溝の中央を切る。このとき、ダイシングラインのエッジは２本の溝の底部を通過するようになる。この場合、保護膜の剥離は、２段目の溝と１段目の溝の境界にある折れ曲がり部３６でほとんどが止まっている。ただし、一部にこの折れ曲がり部３６を超えて保護膜の剥離が起きている部分があるが、これも１段目の溝と基板表面との境界にある折れ曲がり部３８で全てが止まり、素子部への伝播は発生しなかった。
【００２８】
このようにクラック発生部を複数形成することにより、保護膜のはがれが素子部へ伝わるのを完全に阻止することができる。この考え方は、第２の実施例にも適用できることは、明らかである。
【００２９】
また表面保護膜としては、ＳｉＮ，Ａｌ₂Ｏ₃，ＴｉＯ₂，Ｔａ₂Ｏ₅などを使用することもできる。
【００３０】
以上３つの実施例について説明したが、チップ周縁部に形成される溝の深さは、一般に素子部の深さを超えることはない。これは、素子部製作時のエッチング工程を利用しているからである。しかし、ダイシング防止等の理由で別途作成した素子部よりも深い溝でも、本発明は有効である。
【００３１】
【発明の効果】
全く溝を形成せずに保護膜上を本発明と同じ条件でダイシングすると、激しい保護膜の剥離が発生し、最大０．６ｍｍも素子部へ剥離が伝播した。これらの結果から、本発明の有効性が確認された。
【００３２】
このように半導体素子製作時の基板エッチング工程を利用するため、従来のように保護膜のエッチングは必要ないので、工程の増加が無く、膜はがれ防止が図れる。
【００３３】
また状況により、溝を複数段にすることで、保護効果をアップできるので、膜はがれの発生する状況により、膜の保護レベルを変えられる。
【００３４】
さらに、チップエッジは、保護膜に覆われているため、基板とワイヤーのショートを防止できる。
【図面の簡単な説明】
【図１】ダイシング時の表面膜のはがれの状態を示す図である。
【図２】従来技術の一例を示す図である。
【図３】半導体基板と配線用ワイヤーとがショートしている状態を示す図である。
【図４】第１の実施例を示す各工程での断面図である。
【図５】折れ曲がり部の拡大図である。
【図６】第２の実施例を示す各工程での断面図である。
【図７】第３の実施例を示す各工程での断面図である。
【符号の説明】
１０半導体基板
２０ダイシングエリア
２２，２４，３０，３２，３４溝
２８，３１，３６，３８クラック発生部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor substrate cutting method, and more particularly to a cutting method capable of preventing peeling of a surface protective film on a semiconductor substrate.
[0002]
[Prior art]
When cutting a semiconductor wafer (or semiconductor substrate) into chips, if the surface of the semiconductor substrate is covered with a hard protective film such as an oxide film or nitride film, it is generally an edge when cut by a method such as dicing. The protective film peels off at the part.
[0003]
FIG. 1 shows such a state of peeling of the surface film. The semiconductor substrate 10 has a surface protective film 12, and a part of the protective film 16 is lost due to film peeling when the semiconductor substrate 10 is cut by the dicing blade 14.
[0004]
In order to prevent the film from peeling off, conventionally, as shown in FIG. 2, dicing is generally performed after removing the protective film along the dicing area in advance by etching (Japanese Patent Laid-Open No. 7-14806). No. publication). In FIG. 2, reference numeral 17 denotes a portion of the protective film removed by etching.
[0005]
[Problems to be solved by the invention]
According to the conventional cutting method described with reference to FIG. 2, it is necessary to perform etching removal of the protective film along the dicing area in a separate process from the fabrication of the semiconductor element in advance. There is a problem that it takes.
[0006]
Further, if the chip is cut after removing the protective film along the dicing area, the substrate is exposed at the edge portion of the cut chip. Therefore, in the semiconductor element as shown in FIG. There is a high possibility that the wire 18 will be short-circuited. Such a short circuit leads to a malfunction of the semiconductor element.
[0007]
An object of the present invention is to prevent peeling of a protective film that occurs when a semiconductor substrate whose surface is covered with an electrically insulating hard film such as an oxide film or a nitride film is cut by a method such as dicing. There is.
[0008]
[Means for Solving the Problems]
According to the present invention, the substrate is etched at the time of manufacturing the semiconductor element, and the groove is provided in the peripheral portion of the chip that becomes the dicing area. Then, a hard protective film is provided on the groove and the semiconductor substrate. At the time of dicing, positioning is performed so that the edge of the dicing blade comes to the bottom of these grooves. At the edge portion of the dicing blade, the protective film is mainly subjected to an upward or downward stress. When this stress propagates from the protective film on the groove to the protective film on the substrate surface, the stress is concentrated at the bent part of the boundary between the protective film on the groove and the protective film on the substrate surface, and cracks are generated along the bent part. Arise. A bent portion where such a crack occurs is also referred to as a crack generating portion.
[0009]
In order to generate such a crack, it is a necessary condition that the bending radius of the bent portion is sufficiently small with respect to the thickness of the surface protective film. For example, when the radius of the bent portion is ½ of the thickness of the protective film, the bending stress generated in the bent portion is 1.5 times that of the other portions when the protective film is bent at an angle of 0 to 120 °. Become. Further, when the radius of the bent portion becomes 1/10 of the thickness of the protective film, the bending stress generated in the bent portion increases to 2.5 times the surrounding bending stress. Further, when the radius of the bent portion becomes 1/20 of the thickness of the protective film, the bending stress of the bent portion increases to 3.4 times the surrounding bending stress. The bending angle is also preferably an acute angle, but if it is 90 °, there is almost no difference from the acute angle.
[0010]
Since the protective film is divided by the crack generated in the bent portion, the stress generated at the edge of the blade is not transmitted to the element portion side, and the protective film does not peel off at the element portion.
[0011]
The groove preferably has a width of about 1 to 20 μm around the edge of the dicing line. Further, it is desirable that the groove is on both edges of the dicing line, but it may be only one edge where surface film protection is required. Further, instead of providing grooves on both edges of the dicing line, only one groove wider than the dicing line width may be provided.
[0012]
Further, in the case where the etching process is performed twice or more at the time of manufacturing the semiconductor element, a groove may be provided in the groove to increase the number of crack generation portions. In this way, when the stress surpasses the first crack generation portion, the propagation of stress can be prevented at the next crack generation portion, so that the surface film protection is further ensured.
[0013]
According to the present invention, it is not necessary to remove the protective film in the dicing line area. However, even if the protective film is etched for the purpose of protecting the dicing blade, the present invention can be applied to the case where the film remains such that the protective film is stressed by dicing. For example, when the thin film remains in the entire protective film etching zone, or when the protective film remaining after the etching covers the dicing line.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Examples of the present invention will be described below.
[0015]
[First embodiment]
FIG. 4 is a cross-sectional view at each step showing the first embodiment.
[0016]
When the semiconductor element is manufactured, there is an etching process of the substrate. By using this process, the dicing area 20 at the peripheral edge of the chip of the GaAs substrate 10 having a thickness of 300 μm shown in FIG. 4A is used as shown in FIG. Two parallel grooves 22 and 24 having a width of 10 μm and a depth of 0.7 μm are formed by etching. In the figure, w represents the width of the groove, and t represents the depth of the groove. The distance between the centers of these grooves 22 and 24 is, for example, the same as the thickness of the dicing blade. As an example, it is 25 μm.
[0017]
Next, as shown in FIG. 4C, a 0.4 μm thick SiO ₂ film is formed as a surface protective film 26 on the surface of the semiconductor substrate 10. At this time, a bent portion (crack generating portion) 28 is formed at the boundary between the protective film on the groove and the protective film on the substrate surface.
[0018]
FIG. 5 shows an enlarged view of the bent portion 28. The bending radius of the bent portion is indicated by R, and the bending angle is indicated by θ. In this embodiment, the thickness of the protective film is more than twice the bending radius R of the bent portion 28. Further, θ was set to about 90 °.
[0019]
For dicing, a blade having a width of 25 μm is used and the centers of the two grooves 22 and 24 are cut. At this time, the edge of the dicing line passes through the bottoms of the two grooves. At this time, the stress on the protective film 26 generated at the edge of the dicing line is concentrated on the bent portion 28 at the boundary between the substrate surface and the groove portion, and a crack is generated along the bent portion. Since the protective film 26 is divided by this crack, the stress generated at the edge of the dicing line is not transmitted to the element portion side, and the protective film does not peel off at the element portion.
[0020]
[Second embodiment]
FIG. 6 is a cross-sectional view at each step showing the second embodiment.
[0021]
In this embodiment, only one groove wider than the dicing width is provided. In the dicing area 20 of the GaAs substrate 10 having a thickness of 300 μm shown in FIG. 6 (A), as shown in FIG. 6 (B), a groove 30 (width 35 μm, depth 0.7 μm) wider than the dicing width (25 μm). Is formed by etching. Next, as shown in FIG. 6C, a 0.4 μm thick SiO ₂ film is formed as a surface protective film 26 on the surfaces of the trench 30 and the semiconductor substrate 10.
[0022]
For dicing, a blade having a width of 25 μm is used, and the center of one groove 30 is cut. At this time, the edge of the dicing line passes through the bottom of one groove. At this time, the stress applied to the protective film at the edge of the dicing line is concentrated on the bent portion 31 at the boundary between the protective film on the substrate surface and the protective film on the groove, and a crack is generated along the bent portion. Since the protective film 26 is divided by the crack, the protective film does not peel off at the element portion.
[0023]
[Third embodiment]
FIG. 7 is a cross-sectional view at each step showing the third embodiment.
[0024]
As shown in FIG. 7B, the dicing area 20 at the peripheral edge of the GaAs substrate 10 having a thickness of 300 μm shown in FIG. 7A has a width of 10 μm, a depth of 0. Two parallel first-stage grooves 22 and 24 of 7 μm are formed by etching.
[0025]
Further, as shown in FIG. 7C, second-stage grooves 33 and 34 having a width of 5 μm and a depth of 1.3 μm are formed by etching at the bottoms of these grooves 22 and 24, respectively. . Therefore, the groove has a two-stage shape. The distance between the groove centers is 25 μm as in the first embodiment.
[0026]
Next, as shown in FIG. 7D, a 0.4 μm thick SiO ₂ film is formed as a surface protective film 26 on the groove and the surface of the semiconductor substrate 10.
[0027]
Dicing uses a 25 μm wide blade and cuts the center of the two grooves. At this time, the edge of the dicing line passes through the bottoms of the two grooves. In this case, the peeling of the protective film almost stops at the bent portion 36 at the boundary between the second-stage groove and the first-stage groove. However, although there is a part where the protective film is peeled off partly beyond the bent part 36, this also stops at the bent part 38 at the boundary between the first-stage groove and the substrate surface, and the element part Propagation to did not occur.
[0028]
By forming a plurality of crack generating portions in this way, it is possible to completely prevent the peeling of the protective film from being transmitted to the element portion. It is clear that this idea can be applied to the second embodiment.
[0029]
As the surface protective film, SiN, Al ₂ O ₃ , TiO ₂ , Ta ₂ O ₅ or the like can be used.
[0030]
Although three embodiments have been described above, the depth of the groove formed in the peripheral edge portion of the chip generally does not exceed the depth of the element portion. This is because an etching process at the time of manufacturing the element portion is used. However, the present invention is effective even in a groove deeper than an element portion separately prepared for reasons such as dicing prevention.
[0031]
【The invention's effect】
When dicing was performed on the protective film under the same conditions as in the present invention without forming a groove at all, severe peeling of the protective film occurred, and the peeling propagated to the element part as much as 0.6 mm. From these results, the effectiveness of the present invention was confirmed.
[0032]
As described above, since the substrate etching process at the time of manufacturing the semiconductor element is used, the protective film is not required to be etched as in the prior art. Therefore, the number of processes is not increased, and the film can be prevented from peeling off.
[0033]
Further, depending on the situation, the protective effect can be improved by providing a plurality of grooves, so that the protection level of the film can be changed depending on the situation where film peeling occurs.
[0034]
Furthermore, since the chip edge is covered with a protective film, a short circuit between the substrate and the wire can be prevented.
[Brief description of the drawings]
FIG. 1 is a diagram showing a state of peeling of a surface film during dicing.
FIG. 2 is a diagram illustrating an example of a conventional technique.
FIG. 3 is a diagram showing a state in which a semiconductor substrate and a wiring wire are short-circuited.
FIG. 4 is a cross-sectional view in each step showing the first embodiment.
FIG. 5 is an enlarged view of a bent portion.
FIG. 6 is a cross-sectional view in each step showing a second embodiment.
FIG. 7 is a cross-sectional view in each step showing a third embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 20 Dicing area 22, 24, 30, 32, 34 Groove 28, 31, 36, 38 Crack generation part

Claims

Forming two grooves parallel to the dicing area using an etching process of the semiconductor substrate at the time of manufacturing the semiconductor element;
Providing a hard protective film on the semiconductor substrate including the two grooves;
On both sides of each of the edges of the dicing blade so as to pass through the bottom of one of the grooves of the two grooves, a step of cutting the semiconductor substrate
A method for cutting a semiconductor substrate, comprising:

The bottom of each groove of the two grooves, the semiconductor substrate according to claim 1, wherein the further free-law forming by etching a further one second groove parallel to said groove Cutting method.

Wherein the bottom of each of the front Stories second groove of the two grooves, wherein, wherein the further free-law forming by etching a further one third groove parallel to said second groove Item 3. A method for cutting a semiconductor substrate according to Item 2 .

The protective layer, the semiconductor substrate cutting method according to any one of claims 1 to 3, characterized in that a film having electrical insulating properties.

The protective _{_{_{layer, SiO 2, SiN, Al 2}}} O 3, TiO 2 or the semiconductor substrate cutting method according to any one of claims 1 to 4, characterized in that a _Ta 2 _{O 5,.}