JP4571560B2 - Digital PB receiver for time division multiplex communication - Google Patents
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Description
本発明は、時分割多重電子交換システム等の時分割多重通信に用いられるデジタルPB受信器に関する。 The present invention relates to a digital PB receiver used for time division multiplex communication such as a time division multiplex electronic switching system.
一つの伝送路(ハイウエイ:HW)を時間軸上で複数のタイムスロットに分割して、複数のデジタル信号に順番に割り当てる時分割多重(TDM:Time Division Multiplexing)通信方式が大容量・高速通信方式として広く用いられている。 A time division multiplexing (TDM) communication method that divides one transmission line (highway: HW) into multiple time slots on the time axis and assigns them sequentially to multiple digital signals is a large-capacity, high-speed communication method Is widely used.
かかる時分割多重通信方式において、電話交換機等の通信装置における信号処理LSIのように、時分割多重されたデータを複数同時処理するLSIが用いられる。 In such a time division multiplex communication system, an LSI that simultaneously processes a plurality of time division multiplexed data is used like a signal processing LSI in a communication apparatus such as a telephone exchange.
図1は、従来のデジタルPB受信器(又は時分割多重通信装置内に設けられたデジタルPB受信部)100の構成の概略を示すブロック図である。当該デジタルPB受信器は時分割多重伝送路からの時分割多重信号の多重分離を行い、デジタルPB(プッシュボタン)信号を抽出する。 FIG. 1 is a block diagram showing a schematic configuration of a conventional digital PB receiver (or a digital PB receiver provided in a time division multiplex communication apparatus) 100. The digital PB receiver demultiplexes the time division multiplexed signal from the time division multiplexing transmission path and extracts a digital PB (push button) signal.
このような時分割多重信号の多重分離を行うために、時分割時間スイッチLSIが用いられる(例えば、特許文献1参照)。 In order to perform demultiplexing of such time division multiplexed signals, a time division time switch LSI is used (for example, see Patent Document 1).
図1を参照し、より詳細に説明すると、デジタルPB受信器(PBREC)100は、例えば多重度が8(8チャネル)で2MHzクロックの時分割多重信号を時分割多重伝送路(2M−HW)から受信する。 Referring to FIG. 1, in more detail, the digital PB receiver (PBREC) 100 is a time division multiplexing transmission line (2M-HW) that uses a time division multiplexed signal with a multiplicity of 8 (8 channels) and a 2 MHz clock, for example. Receive from.
8チャネルのシリアルインターフェース(SI)であるデジタル信号プロセッサ(DSP)102は、当該時分割多重信号(2M−HW:8CH)の多重分離処理及びPB(プッシュボタン)信号の抽出処理を行う。かかる処理により、当該8チャネル多重信号(CH0〜CH7)のそれぞれについてPB信号の低群コード(L1〜L4)及び高群コード(H1〜H4)を出力端子(D0〜D7)に出力する。 A digital signal processor (DSP) 102 which is an 8-channel serial interface (SI) performs demultiplexing processing of the time-division multiplexed signal (2M-HW: 8CH) and PB (push button) signal extraction processing. With this process, the low group code (L1 to L4) and the high group code (H1 to H4) of the PB signal are output to the output terminals (D0 to D7) for each of the 8-channel multiplexed signals (CH0 to CH7).
上記8チャネル多重信号(CH0〜CH7)のPBバイナリコード(L1〜L4、H1〜H4)はそれぞれのチャネル毎にアンサーレジスタ(ANS−REG)104に保持される。 The PB binary codes (L1 to L4, H1 to H4) of the 8-channel multiplexed signals (CH0 to CH7) are held in the answer register (ANS-REG) 104 for each channel.
デジタル信号プロセッサ(DSP)102は、上記PBバイナリコードがアンサーレジスタ(ANS−REG)104に存在することを示すSP(Signal Present)バイナリコード出力端子(D8)に出力する。当該SPコードは、SPコードレジスタ(SP−REG)105に保持される。 The digital signal processor (DSP) 102 outputs the PB binary code to an SP (Signal Present) binary code output terminal (D8) indicating that the answer register (ANS-REG) 104 exists. The SP code is held in the SP code register (SP-REG) 105.
時分割多重通信装置等(図示しない)の制御部CPUに設けられた読取・解析部(ソフトウエアインターフェース)112は、SPコードレジスタが有効であるときにアンサーレジスタ(ANS−REG)104からPBバイナリコードを読み取る。 A reading / analyzing unit (software interface) 112 provided in a control unit CPU of a time division multiplex communication apparatus or the like (not shown) receives a PB binary from the answer register (ANS-REG) 104 when the SP code register is valid. Read the code.
上記したように、デジタルPB受信器においては、入ハイウエイの多重度に応じたデジタル信号プロセッサ(DSP)を用いて多重分離処理、PB信号の抽出処理等を行う必要がある。 As described above, in the digital PB receiver, it is necessary to perform demultiplexing processing, PB signal extraction processing, and the like using a digital signal processor (DSP) corresponding to the multiplicity of the incoming highway.
しかしながら、システムの高度化に伴いハイウエイの多重度が増加した場合であっても、既存のデジタル信号プロセッサLSIを用いてデジタルPB受信器を容易に構成することができれば、デジタルPB受信器製造のフレキシビリティ、短納期化、低コスト化等に寄与するためそのメリットは大きい。 However, even if the highway multiplicity increases with the advancement of the system, if the digital PB receiver can be easily configured using the existing digital signal processor LSI, the flexibility of manufacturing the digital PB receiver can be improved. The benefits are great because it contributes to the ability to reduce the cost, delivery time, and cost.
しかし、入ハイウエイの多重度よりも小さな多重度の信号を処理するためのLSIを用いる場合、例えば8チャネル用のLSIの代わりに4チャネル用のLSI(2個)を用いる等の場合には、入力側(ハイウエイインターフェース)と出力側(ソフトウエアインターフェース)のインターフェースが異なるため、単純に置き換えることができないという問題があった。
本発明は、上述した点に鑑みてなされたものであり、その目的とするところは、入ハイウエイの多重度よりも小さな多重度の信号を処理するためのLSIを用いて容易に構成することが可能で、設計の自由度、柔軟性に優れたデジタルPB受信器を提供することにある。 The present invention has been made in view of the above points, and an object of the present invention is to be easily configured using an LSI for processing a signal having a multiplicity smaller than that of the incoming highway. It is possible to provide a digital PB receiver that is possible and has excellent design flexibility and flexibility.
本発明のデジタルPB受信器は、所定数のチャネルが多重された時分割多重信号を担う入ハイウエイ信号の多重分離を行い、上記時分割多重信号に含まれるデジタルPB信号を表すPBコードを抽出するデジタルPB受信器であって、上記入ハイウエイ信号を分割して複数の分割ハイウエイ信号に変換するハイウエイ変換部と、各々が、上記複数の分割ハイウエイ信号に対応して設けられ、対応する分割ハイウエイ信号の多重度に応じた多重分離を行ってPBバイナリコードを抽出する複数のデジタル信号処理器と、上記複数のデジタル信号処理器の各々により抽出された分割ハイウエイの各々のPBバイナリコードを保持する複数のPBコードレジスタと、上記PBバイナリコードの各々の読取有効タイミングを示す読取有効バイナリコードを結合して上記入ハイウエイのチャネルに応じたビット配列のバイナリコードを生成する読取コード結合部と、を有することを特徴としている。 The digital PB receiver according to the present invention performs demultiplexing of an incoming highway signal carrying a time division multiplexed signal in which a predetermined number of channels are multiplexed, and extracts a PB code representing the digital PB signal included in the time division multiplexed signal. A digital PB receiver that divides the incoming highway signal into a plurality of divided highway signals, each provided corresponding to the plurality of divided highway signals, and corresponding divided highway signals A plurality of digital signal processors that extract PB binary codes by performing demultiplexing according to the degree of multiplicity, and a plurality of PB binary codes that hold each PB binary code extracted by each of the plurality of digital signal processors PB code register and a read valid binary code indicating the read valid timing of each of the PB binary codes. It is characterized by having a reading code combining unit for generating a binary code bit sequence corresponding to the channel of the upper fill highway bonded to the.
以下、本発明の実施例を図面を参照しつつ詳細に説明する。尚、以下に説明する図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, substantially the same or equivalent components and parts are denoted by the same reference numerals.
図2は本発明によるデジタルPB受信器10の構成を模式的に示すブロック図である。デジタルPB受信器10は、時分割多重通信装置、回線試験器、PB(プッシュボタン)番号の受信確認装置、PB番号の解析装置、疑似端末装置、その他の通信試験装置等内に設けることができる。
FIG. 2 is a block diagram schematically showing the configuration of the
図2を参照し、デジタルPB受信器10の構成及びその動作について詳細に説明する。なお、以下において、デジタルPB受信器10が、多重度が8(すなわち、8チャネル)で2MHzクロックの時分割多重信号を時分割多重伝送路(2Mハイウエイ:2M−HW)を介して受信する場合を例に説明する。
The configuration and operation of the
デジタルPB受信器10にはハイウエイ変換器11が設けられ、ハイウエイ変換器11に入ハイウエイ信号である2Mハイウエイ(8チャネル)信号が供給される。
The
図3に示すように、本実施例においては、ハイウエイ変換器11にプロセッサ制御部11Aが設けられ、入ハイウエイ信号からクロック信号CLKを抽出すると共に、処理制御信号を生成し、デジタル信号プロセッサ(DSP#0)12A及びデジタル信号プロセッサ(DSP#1)12Bに供給する。
As shown in FIG. 3, in the present embodiment, a
つまり、プロセッサ制御部11Aは、処理制御信号によってデジタル信号プロセッサ(DSP#0)12A及びデジタル信号プロセッサ(DSP#1)12Bを制御し、入ハイウエイ(2M−HW:8CH)を複数(本実施例においては、2つ)のチャネル群として分割処理する。そして、当該複数のチャネル群のそれぞれについてPBバイナリコードを抽出する。
That is, the
本実施例においては、入ハイウエイ(2M−HW:8CH)を各々が4チャネルの2つのチャネル群#0及び#1(CH0〜CH3及びCH4〜CH7)に分割して処理する場合を例に説明する。しかしながら、分割数、各チャネル群のチャネル数は例示に過ぎず、入ハイウエイの多重度、用いるLSI(DSP)の処理可能チャネル数等に応じて適宜設定することが可能であることが理解されるべきである。
In this embodiment, the case where the incoming highway (2M-HW: 8CH) is divided into two
本実施例において、デジタル信号プロセッサ(DSP#0)12A及びデジタル信号プロセッサ(DSP#1)12Bは、4チャネルのシリアルインターフェース(SI)であり、当該2つのチャネル群(#0,#1)の各チャネル群に対応して設けられている。そして、各々が、対応するチャネル群の多重度に応じた多重分離を行って当該チャネル群のPBバイナリコードを抽出する。 In the present embodiment, the digital signal processor (DSP # 0) 12A and the digital signal processor (DSP # 1) 12B are 4-channel serial interfaces (SI), and the two channel groups (# 0, # 1). It is provided corresponding to each channel group. Then, each performs demultiplexing according to the multiplicity of the corresponding channel group to extract the PB binary code of the channel group.
なお、説明の簡便さ及び理解の容易さのため、ハイウエイ及び当該ハイウエイにより伝送される信号の両者について同様の記号2M−HW等を用いて説明する。
For ease of explanation and ease of understanding, both the highway and signals transmitted through the highway will be described using the
以下に、プロセッサ制御部11A、デジタル信号プロセッサ(DSP#0)12A及びデジタル信号プロセッサ(DSP#1)12Bによる処理について図3及び図4を参照しつつ詳細に説明する。
Hereinafter, processing by the
入ハイウエイ信号である2Mハイウエイ(8チャネル)信号がプロセッサ制御部11A、デジタル信号プロセッサ(DSP#0)12A及びデジタル信号プロセッサ(DSP#1)12Bの両者に入力される。
A 2M highway (8 channels) signal which is an incoming highway signal is input to both the
図3に示すように、プロセッサ制御部11Aは、クロック信号2M−CLK(2.048MHz)、及びデジタル信号プロセッサを制御するための処理制御信号CNTL(EN#0,EN#1)をデジタル信号プロセッサ(DSP#0)12A及びデジタル信号プロセッサ(DSP#1)12Bに供給する。
As shown in FIG. 3, the
より詳細には、プロセッサ制御部11Aは、図4のタイムチャートに示すように、当該2Mクロック信号CLK(2.048MHz)の32ビット(8ビット×4CH)に対応する期間である15.625μs(マイクロ秒)毎に交互にデジタル信号プロセッサ(DSP#0)12A又はデジタル信号プロセッサ(DSP#1)12Bをイネーブル(動作可能)とするイネーブル信号#0,#1(EN#0,EN#1)を生成し、それぞれをデジタル信号プロセッサ(DSP#0)12A及びデジタル信号プロセッサ(DSP#1)12Bに制御信号(CNTL)として供給する。すなわち、イネーブル信号#0,#1(EN#0,EN#1)は、当該チャネル群におけるPB信号のデジタル信号プロセッサ(DSP#0)12A及びデジタル信号プロセッサ(DSP#1)12Bへの入力タイミングに同期した処理制御信号である。また、このイネーブル信号#0,#1(EN#0,EN#1)は、デジタルPB受信器10が用いられる通信規格、装置仕様等によって定められる所定のサンプリングレート、例えば8kHzの周期(フレーム期間:125μs)ごとにデジタル信号プロセッサ(DSP#0)12A及びデジタル信号プロセッサ(DSP#1)12Bをイネーブルとするように供給される。
More specifically, as shown in the time chart of FIG. 4, the
イネーブル信号#0(EN#0)が"Low"レベルである期間において、4チャネル・デジタル信号プロセッサ(DSP#0)12Aは、4チャネルからなる第1の チャネル群#0(CH0〜CH3)について多重分離処理、及び各チャネルについてPB信号の抽出等の信号処理を行う。そして、デジタル信号プロセッサ(DSP#0)12Aは、当該PB信号の低群コード(L1〜L4)及び高群コード(H1〜H4)を8ビットのPBバイナリコードとして出力端子(D0〜D7)に出力する。デジタル信号プロセッサ(DSP#0)12Aがイネーブルの期間、デジタル信号プロセッサ(DSP#1)12Bのイネーブル信号#1(EN#1)は"High"レベルとされ、ディスエーブル(disable)状態とされている。 In a period in which the enable signal # 0 (EN # 0) is at the “Low” level, the 4-channel digital signal processor (DSP # 0) 12A operates on the first channel group # 0 (CH0 to CH3) including four channels. Demultiplex processing and signal processing such as PB signal extraction are performed for each channel. Then, the digital signal processor (DSP # 0) 12A outputs the low group code (L1 to L4) and the high group code (H1 to H4) of the PB signal to the output terminals (D0 to D7) as 8-bit PB binary codes. Output. During a period when the digital signal processor (DSP # 0) 12A is enabled, the enable signal # 1 (EN # 1) of the digital signal processor (DSP # 1) 12B is set to the “High” level and is disabled. Yes.
次に、イネーブル信号#1(EN#1)が"Low"レベルとされ、4チャネル・デジタル信号プロセッサ(DSP#1)12Bは第2の チャネル群#1(CH4〜CH7)について多重分離処理、及び各チャネルについてPB信号の抽出等の信号処理を行う。そして、デジタル信号プロセッサ(DSP#1)12Bは、当該PB信号の低群コード(L1〜L4)及び高群コード(H1〜H4)を8ビットのPBバイナリコードとして出力端子(D0〜D7)に出力する。デジタル信号プロセッサ(DSP#1)12Bがイネーブルの期間、デジタル信号プロセッサ(DSP#0)12Aのイネーブル信号#1(EN#1)は"High"レベルとされ、ディスエーブル(disable)状態とされている。 Next, the enable signal # 1 (EN # 1) is set to the “Low” level, and the 4-channel digital signal processor (DSP # 1) 12B performs demultiplexing processing on the second channel group # 1 (CH4 to CH7). In addition, signal processing such as PB signal extraction is performed for each channel. Then, the digital signal processor (DSP # 1) 12B outputs the low group code (L1 to L4) and the high group code (H1 to H4) of the PB signal to the output terminals (D0 to D7) as 8-bit PB binary codes. Output. During the period when the digital signal processor (DSP # 1) 12B is enabled, the enable signal # 1 (EN # 1) of the digital signal processor (DSP # 0) 12A is set to the “High” level, and is disabled. Yes.
かかる構成及び動作によって、入ハイウエイ信号(2M−HW:8CH)のデータを、等価的に2つの4チャネル分のデータに分割し、2つのLSI(DSP)によって8チャネルのデータとして処理することが可能となる。換言すれば、入ハイウエイ信号を等価的に2つの分割ハイウエイ信号(2つの2M−HW(4CH))に変換して、当該2つの分割ハイウエイ信号(チャネル群)についてそれぞれの多重度に応じた多重分離を行い、各チャネルのPBバイナリコードを抽出することが可能となる。 With this configuration and operation, the incoming highway signal (2M-HW: 8CH) data is equivalently divided into two 4-channel data and processed as 8-channel data by two LSIs (DSP). It becomes possible. In other words, the incoming highway signal is equivalently converted into two divided highway signals (two 2M-HW (4CH)), and the two divided highway signals (channel groups) are multiplexed in accordance with the respective multiplicity. It is possible to extract the PB binary code of each channel by performing separation.
かかるデジタル信号プロセッサ(DSP#0)12AのPBバイナリコードの抽出処理について図5〜図7を参照しつつ以下により詳細に説明する。 The PB binary code extraction process of the digital signal processor (DSP # 0) 12A will be described in more detail below with reference to FIGS.
図5は、発呼側におけるPB(プッシュボタン)信号の生成及び多重化について模式的に示す図である。発呼側において、PB信号は特定の周波数の組合せによって生成される。すなわち、低群周波数(697, 770, 852, 941Hz)及び高群周波数(1209, 1336, 1477, 1633Hz)の組合せによって、“1−9,0,*、#”の12のダイヤルに対するPB信号が生成される。例えば、回線CH0において“5”がダイヤルされた場合、PB信号は770Hz及び1336Hzの信号の組合せによって生成される。なお、上記周波数の16通りの組合せのうち、残りの4通りの組合せに対して“A,B,C,D”に対応するPB信号が割り当てられる場合がある。 FIG. 5 is a diagram schematically showing generation and multiplexing of a PB (push button) signal on the calling side. On the calling side, the PB signal is generated by a specific frequency combination. That is, the PB signal for 12 dials “1-9, 0, *, #” can be obtained by combining the low group frequency (697, 770, 852, 941 Hz) and the high group frequency (1209, 1336, 1477, 1633 Hz). Generated. For example, when “5” is dialed on the line CH0, the PB signal is generated by a combination of signals of 770 Hz and 1336 Hz. Of the 16 combinations of the above frequencies, PB signals corresponding to “A, B, C, D” may be assigned to the remaining four combinations.
8つのプッシュホン(チャネルCH0〜CH7)210〜217からのPB信号は符号化・多重化部22において、上記した所定のサンプリングレート(例えば、8kHz)が用いられ、PCM符号化された後、ハイウエイ(2M−HW:8CH)を構成するようにタイムスロットに配されて時分割多重される。
The PB signals from the eight pushphones (channels CH0 to CH7) 210 to 217 are encoded / multiplexed by the encoding /
図6は、デジタル信号プロセッサ(DSP#0)12Aの詳細構成の一例を模式的に示すブロック図である。なお、説明のため、各機能ごとにハードウエアの構成として示しているが、等価な機能を有するように構成されていればよい。 FIG. 6 is a block diagram schematically showing an example of a detailed configuration of the digital signal processor (DSP # 0) 12A. For the sake of explanation, each function is shown as a hardware configuration, but it is only necessary to have an equivalent function.
デジタル信号プロセッサ(DSP#0)12Aがイネーブルである状態において、4チャネル分の分割ハイウエイ信号2M−HW#0(CH0〜CH3)について処理がなされる。つまり、ハイウエイ信号2M−HW#0(CH0〜CH3)は、復号化/多重分離部25において復号化及び多重分離処理がなされ、各チャネル(CH0〜CH3)のPB信号が抽出される。得られたPB信号は、デジタルフィルタ・リミッタ回路26により低群周波数(697, 770, 852, 941Hz)及び高群周波数(1209, 1336, 1477Hz)に分離される。このため、デジタルフィルタ・リミッタ回路26は、低群周波数フィルタ・リミッタ回路26L及び高群周波数フィルタ・リミッタ回路26Hから構成されている。
In a state in which the digital signal processor (DSP # 0) 12A is enabled, processing is performed on the divided highway signals 2M-HW # 0 (CH0 to CH3) for four channels. That is, the
低群及び高群周波数フィルタ・リミッタ回路26L及び26Hを通過した信号は、上記低群及び高群周波数に対応するバンドパスフィルタ(BPF)27によって各周波数ごとにフィルタリングされ、コンパレータ28に供給される。フィルタリング後の信号は、コンパレータ28において周波数ごとに所定の閾値レベルと比較され、PB信号に対応するバイナリコード(以下、PBバイナリコードという。)として出力される。PBバイナリコードは8ビット(L1〜L4、H1〜H4)で構成される。
The signals that have passed through the low group and high group frequency filter /
上記した点を具体的に説明すると、例えば、770Hz及び1336Hzの信号の組合せからなるダイヤル“5”に対応するPB信号は、低群及び高群周波数フィルタ・リミッタ回路26L及び26Hによって、それぞれ770Hz,1336Hzの信号に分離される。これらの信号は、バンドパスフィルタ(BPF)27及びコンパレータ28に供給され、当該信号に対応するビット(L2=770Hz,H2=1336Hz)が"High"レベル(又は"1")となり、他のビットは"Low"レベル(又は"0")となって(正論理の場合)、図7に示すように、PBバイナリコード"0010010"(="LLHLLLHL")が出力される。さらに、図7には、例として、CH1,CH2,CH3のPB信号がそれぞれ“2”,“6”,“7”である場合の各チャネルのPBバイナリコードを示している。
Specifically, for example, the PB signal corresponding to the dial “5” composed of a combination of signals of 770 Hz and 1336 Hz is converted to 770 Hz, low group and high group frequency filter /
かかる4チャネル分割ハイウエイ信号2M−HW#0(CH0〜CH3)のPBバイナリコードは、チャネル毎にアンサーレジスタ(ANS−REG#0)14A(図2)に保持される。
The PB binary code of the 4-channel divided
デジタル信号プロセッサ(DSP#0)12Aは、上記PBバイナリコードがアンサーレジスタ(ANS−REG#0)14Aに存在することを示すSP(Signal Present)バイナリコードを出力端子(D8)に出力する。つまり、デジタル信号プロセッサ(DSP#0)12Aは、チャネル毎に、PBバイナリコードがアンサーレジスタ(ANS−REG#0)14Aに保持され、アンサーレジスタ(ANS−REG#0)14AからPBバイナリコードを読取可能な有効状態であること、又は無効であることを判別し、各ビットが各チャネルに対応する4ビットのバイナリコードとして出力する。すなわち、図8に示すように、有効なPBバイナリコードがアンサーレジスタ(ANS−REG#0)14Aに保持されたチャネルに対応するビットを"High"レベル(又は"1")とする。なお、図8は、全てのチャネル(CH0〜CH3)のPBバイナリコードが有効である状態(全てのSPビットが"1")のSPコードを示している。当該SPコードは、SPコードレジスタ(SP−REG#0)15Aに保持される。 The digital signal processor (DSP # 0) 12A outputs an SP (Signal Present) binary code indicating that the PB binary code exists in the answer register (ANS-REG # 0) 14A to the output terminal (D8). That is, the digital signal processor (DSP # 0) 12A stores the PB binary code in the answer register (ANS-REG # 0) 14A for each channel, and receives the PB binary code from the answer register (ANS-REG # 0) 14A. It is determined whether it is in a readable valid state or invalid, and each bit is output as a 4-bit binary code corresponding to each channel. That is, as shown in FIG. 8, the bit corresponding to the channel in which the valid PB binary code is held in the answer register (ANS-REG # 0) 14A is set to the “High” level (or “1”). FIG. 8 shows an SP code in a state where all PB binary codes of all channels (CH0 to CH3) are valid (all SP bits are “1”). The SP code is held in the SP code register (SP-REG # 0) 15A.
デジタル信号プロセッサ(DSP#1)12Bの構成及び動作は、上記したデジタル信号プロセッサ(DSP#0)12Aと同様であり、デジタル信号プロセッサ(DSP#1)12Bは、もう一つの分割ハイウエイ信号2M−HW#1(CH4〜CH7)の多重分離処理及びPB信号の抽出処理を行う。
The configuration and operation of the digital signal processor (DSP # 1) 12B are the same as those of the digital signal processor (DSP # 0) 12A described above, and the digital signal processor (DSP # 1) 12B has another divided
すなわち、4チャネル分割ハイウエイ信号2M−HW#1(CH4〜CH7)のPBバイナリコードは、それぞれのチャネル毎にアンサーレジスタ(ANS−REG#1)14Bに保持される。
That is, the PB binary code of the 4-channel divided
また、デジタル信号プロセッサ(DSP#1)12Bは、PBバイナリコードがアンサーレジスタ(ANS−REG#1)14Bに保持され、アンサーレジスタ(ANS−REG#1)14BからPBバイナリコードを読取可能な有効状態であるか否かを示すバイナリデータ(SPコード)をチャネルごとに出力する。つまり、CH4〜CH7についての4ビットのバイナリコードとして出力する。そして、当該SPコードは、SPコードレジスタ(SP−REG#1)15Bに保持される。 In addition, the digital signal processor (DSP # 1) 12B has a PB binary code stored in the answer register (ANS-REG # 1) 14B, and can read the PB binary code from the answer register (ANS-REG # 1) 14B. Binary data (SP code) indicating whether it is in a state is output for each channel. That is, a 4-bit binary code for CH4 to CH7 is output. Then, the SP code is held in the SP code register (SP-REG # 1) 15B.
図2に示すSP結合部17は、SPコードレジスタ(SP−REG#0)15A及びSPコードレジスタ(SP−REG#1)15Bの内容を結合し、図9に示すように、8ビットのバイナリコード(SP結合データ)としてデータバスに出力する。より具体的には、SP結合部17は、トライステート出力を有するゲート回路31A,31Bから構成され、SPコード読取信号(SPREGリード)に応答して、SPコードレジスタ(SP−REG#0)15A及びSPコードレジスタ(SP−REG#1)15Bのデータを連続する8つのバスラインB24−31に出力する。
The
SP結合部17は、他の構成によっても実現可能である。例えば、図10に示すように、当該SP結合データを保持するレジスタとして構成することもできる。なお、図10は、全てのチャネル(CH0〜CH7)のPBバイナリコードが有効である状態(全てのビットが"1")を示している。
The
デジタルPB受信器10を備えた通信装置、検査装置等の制御部CPU40に設けられた読取・解析部(ソフトウエアインターフェース)41は、SP結合部17からのSPコードが有効であるときにアンサーレジスタ(ANS−REG)14A,14Bから8チャネルのPBバイナリコードを読み取る。すなわち、上記した構成によって、2つのLSI(DSP#0,#1)によりそれぞれ4チャネル分のデータが処理されるが、1つのLSI(DSP)によって処理した場合と同様に、8チャネル分のデータとして処理結果(PBデータ)を読み取ることができる。従って、入ハイウエイ(2M−HW)側のインターフェース及びPBデータ読取りのソフトインターフェースを変更することなく、8チャネル用のものを用いることができる。
A reading / analysis unit (software interface) 41 provided in the
上記したように、本願発明によれば、入ハイウエイの多重度よりも小さな多重度を処理するためのデジタル信号プロセッサLSIを用いてデジタルPB受信器を容易に構成することができる。従って、システムの高度化に伴いハイウエイの多重度が増加した場合であっても、既存のLSIを用いてデジタルPB受信器を構成することができるので、設計の自由度、柔軟性に優れている。 As described above, according to the present invention, a digital PB receiver can be easily configured using a digital signal processor LSI for processing a multiplicity smaller than the multiplicity of the incoming highway. Therefore, even when the highway multiplicity increases with the advancement of the system, a digital PB receiver can be configured using an existing LSI, so that the design flexibility and flexibility are excellent. .
図11は実施例2であるデジタルPB受信器10のハイウエイ変換器11Bの構成を模式的に示すブロック図である。
FIG. 11 is a block diagram schematically illustrating the configuration of the
本実施例においては、ハイウエイ変換器11Bは、入ハイウエイ(2M−HW:8CH)を2つのチャネル群#0及び#1(CH0〜CH3及びCH4〜CH7)に分割してデジタル信号プロセッサ(DSP#0)12A及びデジタル信号プロセッサ(DSP#1)12Bに供給する。
In the present embodiment, the
より具体的には、ハイウエイ変換器11は、入ハイウエイ(2M−HW:8CH)から2M−クロック信号CLKを抽出し、デジタル信号プロセッサ(DSP#0)12A及びデジタル信号プロセッサ(DSP#1)12Bに供給する。図12のタイムチャートに示すように、ハイウエイ変換器11は、当該クロック信号2M−CLKに基づいて、チャネル群#0(CH0〜CH3)に関する信号が供給される期間(すなわち、2Mクロック信号CLK(2.048MHz)の32ビット(8ビット×4CH)に対応する期間である15.625μs)の間だけ、出力スイッチSW#0を閉状態として、チャネル群#0(CH0〜CH3)のPB信号を分割ハイウエイ信号2M−HW#0(4CH)としてデジタル信号プロセッサ(DSP#0)12Aに供給する。
More specifically, the
次に、入ハイウエイ(2M−HW:8CH)からチャネル群#1(CH4〜CH7)に関する信号が供給される期間の間だけ、出力スイッチSW#1を閉状態として、チャネル群#1(CH4〜CH7)のPB信号を分割ハイウエイ信号2M−HW#1(4CH)としてデジタル信号プロセッサ(DSP#1)12Bに供給する。
Next, the output
かかる動作によって、実施例1と同様に、2つのLSI(DSP#0,#1)によりそれぞれ4チャネル分のデータが処理されることによって、1つのLSI(DSP)によって処理した場合と同様な処理を行うことができる。しかも、入ハイウエイ(2M−HW)側のインターフェース及びPBデータ読取りのソフトインターフェースを変更することなく、8チャネル用のものを用いることができる。
By this operation, as in the first embodiment, data for four channels is processed by two LSIs (
上記したように、本願発明によれば、入ハイウエイの多重度よりも小さな多重度を処理するためのデジタル信号プロセッサLSIを用いてデジタルPB受信器を容易に構成することができる。従って、システムの高度化に伴いハイウエイの多重度が増加した場合であっても、既存のLSIを用いてデジタルPB受信器を構成することができるので、設計の自由度、柔軟性に優れている。 As described above, according to the present invention, a digital PB receiver can be easily configured using a digital signal processor LSI for processing a multiplicity smaller than the multiplicity of the incoming highway. Therefore, even when the highway multiplicity increases with the advancement of the system, a digital PB receiver can be configured using an existing LSI, so that the design flexibility and flexibility are excellent. .
なお、上記した実施例に示した数値等は例示に過ぎない。例えば、入ハイウエイの多重度、入ハイウエイの分割数(チャネル群の数)、各チャネル群のチャネル数、周波数、フレーム期間等は例示に過ぎず、適用されるシステムや装置、用いるLSIの処理能力等に応じて適宜設定することが可能であることが理解されるべきである。 It should be noted that the numerical values shown in the above-described embodiments are merely examples. For example, the number of incoming highways, the number of incoming highway divisions (the number of channel groups), the number of channels in each channel group, the frequency, the frame period, etc. are merely examples, and the processing capacity of the applied system and apparatus and the LSI used. It should be understood that the setting can be appropriately made according to the above.
10 デジタルPB受信器
11 ハイウエイ変換器
11A プロセッサ制御部
11B ハイウエイ変換器
12A,12B デジタル信号プロセッサ
14A,14B アンサーレジスタ(ANS−REG)
15A,15B SPコードレジスタ(SP−REG)
17 SP結合部
10
15A, 15B SP code register (SP-REG)
17 SP coupling part
Claims (7)
前記入ハイウエイ信号を分割して複数の分割ハイウエイ信号に変換するハイウエイ変換部と、
各々が、前記複数の分割ハイウエイ信号に対応して設けられ、対応する分割ハイウエイ信号の多重度に応じた多重分離を行ってPBバイナリコードを抽出する複数のデジタル信号処理器と、
前記複数のデジタル信号処理器の各々により抽出された分割ハイウエイのPBバイナリコードを保持する複数のPBコードレジスタと、
前記PBバイナリコードの各々の読取有効タイミングを示す読取有効バイナリコードを結合して前記入ハイウエイのチャネルに応じたビット配列のバイナリコードを生成する読取コード結合部と、を有することを特徴とするデジタルPB受信器。 A digital PB receiver that performs demultiplexing of an incoming highway signal carrying a time-division multiplexed signal in which a predetermined number of channels are multiplexed, and extracts a PB code representing a digital PB signal included in the time-division multiplexed signal,
A highway converter for dividing the incoming highway signal and converting it into a plurality of divided highway signals;
A plurality of digital signal processors each of which is provided corresponding to the plurality of divided highway signals and performs demultiplexing according to the multiplicity of the corresponding divided highway signals to extract a PB binary code;
A plurality of PB code registers holding a divided highway PB binary code extracted by each of the plurality of digital signal processors;
And a read code combining unit that combines read effective binary codes indicating the read effective timing of each of the PB binary codes to generate a binary code having a bit arrangement corresponding to the input highway channel. PB receiver.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5630291B2 (en) * | 2011-01-25 | 2014-11-26 | 沖電気工業株式会社 | Frequency synthesized signal detection apparatus, frequency synthesized signal detection program, server, and call center system |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0654355A (en) * | 1992-08-03 | 1994-02-25 | Hitachi Ltd | Signal reception circuit in digital exchange |
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