JP4564467B2

JP4564467B2 - MIS type transistor and manufacturing method thereof

Info

Publication number: JP4564467B2
Application number: JP2006113606A
Authority: JP
Inventors: 脇幸人大; 野瑞城小; 口充宏野; 島大三郎高; 山彰西
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-06-29
Filing date: 2006-04-17
Publication date: 2010-10-20
Anticipated expiration: 2019-06-29
Also published as: JP2006253706A

Description

本発明はＭＩＳ型トランジスタおよびその製造方法に係り、特に駆動電流量が大きく寄生容量が小さいＭＩＳ型トランジスタおよびその製造方法に関する。 The present invention relates to an MIS transistor and a manufacturing method thereof, and more particularly to an MIS transistor having a large driving current and a small parasitic capacitance and a manufacturing method thereof.

金属・絶縁膜・半導体（Metal Insulator Semiconductor）−ＭＩＳ−構造のトランジスタについての微細化の要請が強くなるのに伴って、現在ＭＩＳ型構造のトランジスタの微細化が着々と進展している。このＭＩＳトランジスタの微細化は、大きく捉えるとゲート長に比例させてソース・ドレイン領域を形成するスケーリング則と呼ばれる手法を用いて行なわれており、具体的には、ゲート長を小さくした場合にこのゲート長が小さくなるのに応じてソースおよびドレインとなる不純物拡散領域、いわゆる拡散層の接合の深さを浅くすることにより行なわれている。 As the demand for miniaturization of transistors having a metal, insulating film, and semiconductor (MIS) structure increases, miniaturization of transistors having a MIS structure is steadily progressing. The miniaturization of the MIS transistor is performed using a technique called a scaling law that forms source / drain regions in proportion to the gate length. Specifically, when the gate length is reduced, this MIS transistor is reduced. This is done by reducing the junction depth of the impurity diffusion regions that become the source and drain, so-called diffusion layers, as the gate length becomes smaller.

しかしながら、ゲート長が０．２μｍを下回るような微細なトランジスタにおいては、拡散の深さ（Ｘｊ）が浅くなり過ぎてしまい、ゲートにおける抵抗が増大してトランジスタ全体の寄生抵抗が増加し実質的な駆動電流が減少してしまうという問題があった。そこで、この寄生抵抗を低減させるためには、導入されるソースおよびドレインを金属シリサイド化（シリサイデーション）する際に接合の深さを浅くすることも場合により考えられるが、接合の深さを浅くすることに腐心する余り、接合が拡散層内に留まらずに基板側へ突き抜けてしまって、接合リークを引き起こすという問題があった。 However, in a fine transistor whose gate length is less than 0.2 μm, the diffusion depth (Xj) becomes too shallow, the resistance at the gate increases, and the parasitic resistance of the entire transistor increases, which is substantially increased. There was a problem that the drive current decreased. Therefore, in order to reduce this parasitic resistance, it may be possible to reduce the junction depth when the introduced source and drain are silicidated, but the junction depth may be reduced. There is a problem in that the junction is not stayed in the diffusion layer but penetrates to the substrate side, causing junction leakage, because it is hard to make it shallow.

上記接合が浅い場合に、抵抗が増大したり、シリサイデーションが困難となったりするという問題は、エレベーティッドソース・ドレイン，コンケーブトランジスタ，リセストチャネルトランジスタなどと呼ばれる技術により解決が図られており、これらはトランジスタにおけるチャネル面よりもソースおよびドレインの表面を高く形成する構造を備えている（例えば、非特許文献１）。図１４はこのようなコンケーブＭＯＳ構造を有するＭＩＳ型トランジスタを示しており、半導体基板１と、ソース・ドレイン領域２と、その間に位置するチャネル形成面７と、チャネル形成面７の上部に設けられたＳｉＯ_２膜５１と、このＳｉＯ_２膜５１を介してチャネル形成面７に対向して設けられたゲート電極６と、を備えている。 The problem that resistance increases and silicidation becomes difficult when the junction is shallow is solved by a technology called elevated source / drain, concave transistor, reset channel transistor, etc. These have a structure in which the surfaces of the source and drain are formed higher than the channel surface of the transistor (for example, Non-Patent Document 1). FIG. 14 shows an MIS type transistor having such a concave MOS structure, which is provided on the semiconductor substrate 1, the source / drain region 2, the channel formation surface 7 located therebetween, and the channel formation surface 7. and the SiO ₂ film 51, a gate electrode 6 provided to face the channel-forming surface 7 via the SiO ₂ film 51.

図１４において、ソース・ドレイン領域２はチャネル形成面７よりも半導体基板１内に属する第１の不純物拡散領域２ａと、チャネル形成面７よりも外側（図においては上側）に積層された第２の不純物拡散領域２ｂとを含んでおり、このような第２の不純物拡散領域２ｂがＳｉＯ_２膜５を介してゲート電極６を取り囲む構造は、ソース・ドレイン領域２に溝が形成されている構成とも考えられるし、第２の不純物拡散領域２ｂが嵩上げ（エレベート）された構成とも考えることができる。
特開平０９−１１６１４２号公報特開平０７−０９９３１０号公報、 S.M.Sze Physics of Semiconductor Devices second edition, 1981, pp490 In FIG. 14, the source / drain region 2 is stacked with a first impurity diffusion region 2 a belonging to the semiconductor substrate 1 with respect to the channel formation surface 7 and a second layer stacked on the outer side (upper side in the drawing) with respect to the channel formation surface 7. The structure in which the second impurity diffusion region 2b surrounds the gate electrode 6 through the SiO ₂ film 5 has a structure in which a groove is formed in the source / drain region 2. It can also be considered that the second impurity diffusion region 2b is raised (elevated).
JP 09-116142 A JP 07-099310 A, SMSze Physics of Semiconductor Devices second edition, 1981, pp490

しかしながら、図１４に示した構造を有する従来のＭＩＳ型トランジスタにおいては、ゲート電極６がＳｉＯ_２（絶縁）膜５１を介してソース・ドレイン拡散層２に囲まれる構造となっており、このためゲートドレイン間容量およびソース・ドレイン間容量が増大することにより、トランジスタの動作速度が大幅に悪化してしまうという問題があった。 However, the conventional MIS transistor having the structure shown in FIG. 14 has a structure in which the gate electrode 6 is surrounded by the source / drain diffusion layer 2 via the SiO ₂ (insulating) film 51, and thus the gate As the drain-to-drain capacitance and the source-drain capacitance are increased, there is a problem that the operation speed of the transistor is greatly deteriorated.

上述したように、従来のＭＩＳ型トランジスタにおいては、ソース・ドレインの拡散層抵抗の低減とゲート寄生容量の低減とを同時に解決することができないという問題があった。 As described above, the conventional MIS transistor has a problem that it is impossible to simultaneously solve the reduction of the diffusion layer resistance of the source / drain and the reduction of the gate parasitic capacitance.

本発明は上記問題を解決するためになされたものであり、ソース・ドレインの拡散層抵抗の低減とゲート寄生容量の低減とを同時に実現することのできるＭＩＳ型トランジスタおよびその製造方法を提供することを目的とする。 The present invention has been made to solve the above problems, and provides a MIS transistor capable of simultaneously reducing the resistance of the diffusion layer of the source / drain and the gate parasitic capacitance, and a method of manufacturing the same. With the goal.

上記の目的を達成するため、本発明の第１の基本構成に係るＭＩＳ型トランジスタは、半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備えるＭＩＳ型トランジスタにおいて、前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされて、前記ソース・ドレイン領域の上面は前記ゲート電極の底部の高さより低く形成され、かつ、前記ソース・ドレイン領域の上面から前記チャネル形成面まで徐々に下がるように傾斜する傾斜面と、を備えると共に、前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていることを特徴としている。 In order to achieve the above object, an MIS transistor according to the first basic configuration of the present invention includes a semiconductor substrate, a source / drain region formed on the substrate, and a channel region between the source / drain regions. a gate electrode provided above, the MIS transistor having a top surface of the source and drain regions formed to sandwich the channel forming surface, is raised than the channel formation surface, the source and drain regions The upper surface of the gate electrode is formed lower than the height of the bottom of the gate electrode, and is inclined so as to gradually lower from the upper surface of the source / drain region to the channel formation surface, A cross section T in which the shape of the gate electrode surrounded by the gate insulating film provided on the upper side is tapered on the lower side through the stepped portion. It is characterized in that has a shape.

また、本発明の第２の基本構成に係るＭＩＳ型トランジスタの製造方法は、半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備えるＭＩＳ型トランジスタを製造する方法であって、選択的に形成された第１の半導体層に囲まれた前記チャネル形成面上にダミーゲート絶縁膜、および、第２の半導体層を含むダミーゲート電極を少なくともリソグラフィーを含む手法により形成する工程と、前記半導体基板上の前記チャネル形成面となる領域を挟んでソース・ドレイン領域となる第３の半導体層を選択的に堆積させ、前記チャネル形成面よりも嵩上げされた位置から前記チャネル形成面まで徐々に下がるように傾斜面を形成する工程と、前記ソース・ドレイン領域となる前記第３の半導体層を堆積する工程の前または後に、前記第２の半導体層をマスクにして前記半導体基板の表面に不純物を拡散させて、前記チャネル形成面の周囲に不純物拡散領域を形成する工程と、前記不純物領域を形成した後に前記ダミーゲート電極および前記ダミーゲート絶縁膜の側壁に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の内側に第１の溝が形成されるように前記ダミーゲート電極および前記ダミーゲート絶縁膜をエッチングにより除去する工程と、前記第１の溝の中心側に前記第１の溝よりも幅が狭い第２の溝が形成され、かつ、前記第３の半導体層の上面よりも前記ゲート電極の下面の位置が高くなるように、前記第３の半導体層より膜厚が厚い第２の絶縁膜を前記第１の溝の内部およびその周囲に堆積してゲート絶縁膜を形成する工程と、前記第２の溝を埋めるように前記ゲート絶縁膜の上面にゲート電極を堆積させて、断面Ｔ字形状となったゲート電極を形成する工程と、を備えることを特徴とするＭＩＳ型トランジスタの製造方法ことを特徴とする。 The MIS transistor manufacturing method according to the second basic configuration of the present invention includes a semiconductor substrate, a source / drain region formed on the substrate, and a channel region between the source / drain regions. And a second gate electrode, a dummy gate insulating film on the channel formation surface surrounded by the selectively formed first semiconductor layer, and a second gate electrode. selectively forming by a method including the least lithography dummy gate electrode, a third semiconductor layer serving as source and drain regions sandwiching the channel forming surface and a region on the semiconductor substrate including the semiconductor layer deposited, the the steps that form a slanted surface so as to gradually decrease from the raised position than the channel formation surface to the channel formation surface, the source Scan and drain regions to become said depositing a third semiconductor layer before the step or after, said second semiconductor layer as a mask by diffusing an impurity into a surface of the semiconductor substrate, the periphery of the channel forming surface Forming an impurity diffusion region; forming a first insulating film on a side wall of the dummy gate electrode and the dummy gate insulating film after forming the impurity region; and forming a first insulating film on the inner side of the first insulating film. Removing the dummy gate electrode and the dummy gate insulating film by etching so that one groove is formed, and a second groove having a width smaller than that of the first groove on the center side of the first groove. And a second insulating film thicker than the third semiconductor layer is formed so that the position of the lower surface of the gate electrode is higher than the upper surface of the third semiconductor layer. Inside the groove and Forming a gate insulating film is deposited on the periphery, by depositing a gate electrode on the upper surface of the gate insulating film to fill said second trench, forming a gate electrode became T-shaped cross section And a step of manufacturing the MIS transistor.

以上詳細に説明したように、本発明に係るＭＩＳ型トランジスタおよびその製造方法によれば、ソース・ドレインを構成する不純物拡散層の抵抗を低減させることができると同時に、ゲートの寄生容量を低減させることができ、トランジスタの動作速度を大幅に向上させることができる。 As described above in detail, according to the MIS transistor and the manufacturing method thereof according to the present invention, the resistance of the impurity diffusion layer constituting the source / drain can be reduced, and at the same time, the parasitic capacitance of the gate can be reduced. Therefore, the operation speed of the transistor can be significantly improved.

また、本発明に係るＭＩＳ型トランジスタは、ＭＯＳ型トランジスタにおいてゲート絶縁膜たる第１の絶縁膜材利用の平均誘電率が前記溝の上面とゲート材料間を絶縁する第２の絶縁膜の平均誘電率より高くなるように構成しても良い。 In the MIS transistor according to the present invention, in the MOS transistor, the average dielectric constant of the first insulating film material used as the gate insulating film in the MOS transistor is the average dielectric constant of the second insulating film that insulates between the upper surface of the groove and the gate material. You may comprise so that it may become higher than a rate.

さらに、このようなＭＯＳ型トランジスタにおいて前記ゲート絶縁膜たる第１の絶縁膜は、ＳｉＯ２膜よりも高い誘電率を持つ絶縁膜とそれを保護するバッファ絶縁膜の積層構造により構成するようにしても良い。 Further, in such a MOS transistor, the first insulating film as the gate insulating film may be configured by a laminated structure of an insulating film having a dielectric constant higher than that of the SiO 2 film and a buffer insulating film for protecting the insulating film. good.

また、上記ＭＩＳ型トランジスタにおいてゲート絶縁膜の実膜厚を平均誘電率で割ることによって求められるキャパシタ換算膜厚と等しいキャパシタ換算膜厚を有する第２の絶縁膜の実膜厚より大きい量だけ前記半導体基板表面より高い位置にゲート電極の下面が位置するように構成しても良い。以上のように、本発明によれば、ソース・ドレインの拡散層抵抗の低減とゲート寄生容量の低減とを同時に実現することができる。 Also, in the MIS transistor, the gate insulating film is divided by the average dielectric constant and the amount equivalent to the capacitor equivalent film thickness obtained by dividing the capacitor equivalent film thickness is larger than the actual film thickness of the second insulating film. You may comprise so that the lower surface of a gate electrode may be located in a position higher than the semiconductor substrate surface. As described above, according to the present invention, it is possible to simultaneously reduce the resistance of the source / drain diffusion layer and the gate parasitic capacitance.

以下、添付図面を参照しながら本発明に係るＭＩＳ型トランジスタおよびその製造方法の好適な実施形態について詳細に説明する。 Hereinafter, preferred embodiments of an MIS transistor and a method for manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明の第１実施形態に係るＭＩＳ型トランジスタの概略構成を示す断面図である。なお、図においては、表示を明瞭にするため断面を表すハッチングを省略する。また、図１４と同一符号を付した構成要素は、従来のＭＩＳ型トランジスタと同一または相当する構成要素を示している。 FIG. 1 is a cross-sectional view showing a schematic configuration of a MIS transistor according to the first embodiment of the present invention. In the figure, hatching representing a cross section is omitted for the sake of clarity. Further, the constituent elements denoted by the same reference numerals as those in FIG. 14 indicate the same or corresponding constituent elements as those of the conventional MIS transistor.

図１において、符号１は半導体基板であり、この半導体基板１の表面側にはチャネル領域７を介してソース・ドレインとして用いられる不純物領域２が設けられている。この不純物領域２は、トランジスタとして動作する際に一方がドレイン電極、他方がソース電極として用いられるものであり、両者の間のチャネル形成面７に掛けての部分には凹部または溝部４が形成されている。溝部４内には保護膜３を介して高誘電体ゲート絶縁膜５が設けられており、高誘電体ゲート絶縁膜５の上部側にはゲート電極６が設けられている。ソース・ドレインとして用いられる不純物領域２とゲート電極６との間は絶縁膜１３により絶縁されている。高誘電体ゲート絶縁膜５は図１４に示された従来のＭＩＳ型トランジスタにおけるＳｉＯ_２膜５の比誘電率３．９より高い誘電率を有している。 In FIG. 1, reference numeral 1 denotes a semiconductor substrate, and an impurity region 2 used as a source / drain through a channel region 7 is provided on the surface side of the semiconductor substrate 1. The impurity region 2 is used as a drain electrode and the other as a source electrode when operating as a transistor, and a recess or a groove 4 is formed in a portion of the impurity region 2 that extends over the channel formation surface 7 between them. ing. A high dielectric gate insulating film 5 is provided in the groove 4 via a protective film 3, and a gate electrode 6 is provided on the upper side of the high dielectric gate insulating film 5. The impurity region 2 used as the source / drain and the gate electrode 6 are insulated by an insulating film 13. The high dielectric gate insulating film 5 has a dielectric constant higher than the relative dielectric constant 3.9 of the SiO ₂ film 5 in the conventional MIS transistor shown in FIG.

上記構成において重要なことは、第２の不純物拡散領域２ｂと絶縁膜１３との間のソース・ドレイン上面のレベルＬa が、前記チャネル形成面７のレベルＬb よりは半導体基板１より離れて位置すると共にゲート電極６の下面のレベルＬc よりは半導体基板１の近くに位置している点である。 What is important in the above configuration is that the level La of the upper surface of the source / drain between the second impurity diffusion region 2b and the insulating film 13 is located farther from the semiconductor substrate 1 than the level Lb of the channel formation surface 7. At the same time, it is located closer to the semiconductor substrate 1 than the level Lc on the lower surface of the gate electrode 6.

前記不純物領域２は、図１４に示した従来のＭＩＳ型トランジスタと同様に、チャネル形成面７よりも半導体基板１内に属する第１の不純物拡散領域２ａと、チャネル形成面７よりも外側（図においては上側）に積層された第２の不純物拡散領域２ｂと、を含んでいる。また、前記保護膜３はゲート絶縁膜５を保護するために例えばＳｉＮやオキシナイトライド膜等により形成されており、チャネル形成面７とゲート絶縁膜５との間に位置する第１の保護膜３ａと、第２の不純物拡散領域２ｂとの間に位置する第２の保護膜３ｂとを含んでいる。 As in the conventional MIS type transistor shown in FIG. 14, the impurity region 2 has a first impurity diffusion region 2a belonging to the semiconductor substrate 1 with respect to the channel formation surface 7 and an outer side with respect to the channel formation surface 7 (FIG. 2, the second impurity diffusion region 2 b stacked on the upper side. The protective film 3 is formed of, for example, SiN or oxynitride film to protect the gate insulating film 5, and is a first protective film located between the channel forming surface 7 and the gate insulating film 5. 3a and a second protective film 3b located between the second impurity diffusion region 2b.

以上の構成において、本発明の第１実施形態に係るＭＩＳ型トランジスタは、図１４の従来のＭＩＳ型トランジスタと同様に、電流が流れるチャネルが形成されているチャネル形成面７よりソース・ドレインとして用いられる不純物拡散領域２が第２の不純物拡散領域２ｂの厚さ分だけ半導体基板１の逆側に形成されている。このため、チャネル形成面７より下側の第１の不純物拡散領域２ａだけにソース・ドレイン領域が形成される場合と比較して、拡散層抵抗を低くすることができ、また、ニッケル（Ｎｉ），チタン（Ｔｉ）等とのシリサイドを形成する際にも接合面までシリサイド化が進むことにより生じる接合リークの発生を避けることができる。 In the above configuration, the MIS transistor according to the first embodiment of the present invention is used as a source / drain from the channel formation surface 7 on which a channel through which a current flows is formed, like the conventional MIS transistor of FIG. The impurity diffusion region 2 to be formed is formed on the opposite side of the semiconductor substrate 1 by the thickness of the second impurity diffusion region 2b. Therefore, compared to the case where the source / drain regions are formed only in the first impurity diffusion region 2a below the channel formation surface 7, the diffusion layer resistance can be lowered, and nickel (Ni) Also, when forming silicide with titanium (Ti) or the like, it is possible to avoid occurrence of junction leakage caused by silicidation to the junction surface.

また、ゲート電極６の下面８をソース・ドレインとして用いられる不純物拡散領域２の上面よりも高い位置、すなわち半導体基板１側より離れる側に設けることにより、性能の低下を引き起こすゲート電極とソース・ドレインとの容量を図１４に示す従来型コンケーブＭＯＳよりも大幅に低減することができる。 Further, by providing the lower surface 8 of the gate electrode 6 at a position higher than the upper surface of the impurity diffusion region 2 used as the source / drain, that is, on the side farther from the semiconductor substrate 1 side, the gate electrode and the source / drain causing degradation in performance. The capacitance can be significantly reduced as compared with the conventional concave MOS shown in FIG.

さらに、ゲート電極６とソース・ドレイン電極２ｂとの距離を従来例よりも離すことができ、電界を小さく保つことができる。したがって、これらの間のリーク電流を減少させて、絶縁破壊を防ぐことができる。この特徴は以下に説明する全ての実施形態に当てはまることである。 Furthermore, the distance between the gate electrode 6 and the source / drain electrode 2b can be made larger than in the conventional example, and the electric field can be kept small. Therefore, it is possible to reduce the leakage current between them and prevent dielectric breakdown. This feature applies to all embodiments described below.

また、図示説明を省略したが、チャネル形成面とソース・ドレイン領域の上面と同一平面とした従来のＭＩＳ型トランジスタにおいて、ゲート電極とチャネル形成面との間のゲート絶縁膜をＳｉＯ_２膜により形成したものとすると、ゲート電極６の下面８をこのＳｉＯ_２膜の厚さより面７から高く設けると共に、ゲート電極とソース・ドレインを絶縁する絶縁膜１３をＳｉＯ_２膜とすることにより、平面型の従来ＭＯＳトランジスタよりも寄生容量を低減することができる。 Although not shown in the figure, in a conventional MIS transistor in which the channel formation surface and the upper surface of the source / drain region are flush with each other, the gate insulating film between the gate electrode and the channel formation surface is formed of a SiO ₂ film. In this case, the lower surface 8 of the gate electrode 6 is provided higher than the thickness of the SiO ₂ film from the surface 7, and the insulating film 13 that insulates the gate electrode from the source / drain is an SiO ₂ film. The parasitic capacitance can be reduced as compared with the conventional MOS transistor.

例えば、従来技術ではゲート長が０．１ミクロンの場合、ゲート酸化膜の厚さは３ｎｍ程度にスケーリングされるが、本発明を比誘電率が約２５のＴａ２Ｏ５と１ｎｍのＳｉＮ（比誘電率７．５）の保護膜でデバイス設計すると、トランジスタの表面電荷量Ｑｓを等しくするために、ＳｉＯ_２の換算膜厚３ｎｍを保つものとして、第１の保護膜３ａのＳｉＮ実膜厚は１ｎｍとなり、ＳｉＯ_２換算膜厚は「１ｎｍ×３．９／７．５＝０．５２」ｎｍとなり、高誘電体ゲート絶縁膜５（Ｔａ２Ｏ５）のＳｉＯ２換算膜厚は「３ｎｍ−０．５２ｎｍ＝２．４８ｎｍ」となり、実膜厚は「２．４８ｎｍ×２５／３．９＝１５．９ｎｍ」となる。 For example, in the conventional technique, when the gate length is 0.1 micron, the thickness of the gate oxide film is scaled to about 3 nm. However, the present invention is applied to Ta2O5 having a relative dielectric constant of about 25 and SiN having a relative dielectric constant of 7 nm. .5) When designing the device with the protective film, the SiN actual film thickness of the first protective film 3a is 1 nm, assuming that the equivalent film thickness of SiO ₂ is 3 nm in order to equalize the surface charge amount Qs of the transistor, The SiO ₂ equivalent film thickness is “1 nm × 3.9 / 7.5 = 0.52” nm, and the SiO ₂ equivalent film thickness of the high dielectric gate insulating film 5 (Ta 2 O 5) is “3 nm−0.52 nm = 2.48 nm. The actual film thickness is “2.48 nm × 25 / 3.9 = 15.9 nm”.

すなわちソース・ドレインとなる不純物拡散領域２の溝の深さを「１５．９ｎｍ（ゲート絶縁膜５の分）＋１ｎｍ（保護膜３ａの分）＝１６．９ｎｍ」とすればゲート電極６の下面８がソース・ドレイン表面と同じ高さとなり、１３．９ｎｍとすれば従来のスケーリングトレンド上の３ｎｍ酸化膜を用いたＭＯＳトランジスタと同程度の寄生容量となる。ここで、従来のスケーリングによれば、トランジスタの拡散層の深さは０．１ミクロントランジスタであっても４０ｎｍ程度であり、これより１３．９ｎｍ即ち３５％拡散層を厚くして寄生抵抗を下げることができる。 That is, if the depth of the groove of the impurity diffusion region 2 to be the source / drain is “15.9 nm (for the gate insulating film 5) +1 nm (for the protective film 3a) = 16.9 nm”, the lower surface 8 of the gate electrode 6 Becomes the same height as the surface of the source / drain, and if it is 13.9 nm, the parasitic capacitance is about the same as that of a MOS transistor using a 3 nm oxide film on the conventional scaling trend. Here, according to the conventional scaling, the depth of the diffusion layer of the transistor is about 40 nm even if it is a 0.1 micron transistor, and the parasitic resistance is lowered by increasing the thickness of the 13.9 nm or 35% diffusion layer. be able to.

ここで、ＳｉＯ_２の比誘電率をε、ＳｉＯ_２膜の膜厚をＴＳｉＯ_２、高誘電体ゲート絶縁膜５の比誘電率をε_５、実膜厚をＴ_５、保護膜３の比誘電率をε_３、実膜厚をＴ_３とするとＴＳｉＯ_２厚さのＳｉＯ_２膜と同等の平行平板容量を与える膜厚は、下式
ＴＳｉＯ_２／εＳｉＯ_２＝Ｔ_３／ε_２＋Ｔ_５／ε_５
を満たせば良い。保護膜に１ｎｍ厚さのＳｉＮ膜を用い、ＳｉＯ_２，ＳｉＮの比誘電率に３．９，７．５をそれぞれ用いると、
Ｔ５＝ε_５（ＴＳｉＯ_２／３．９−１／７．５）（ｎｍ）となり従来スケーリングトレンド上の厚さＴＳｉＯ_２とし、それと同等の寄生容量となる溝の赤さはゲート−ソース・ドレイン間の絶縁膜材料をＳｉＯ_２または同等の誘電率を持つものとすると、
Ｄconcave ＝ε_５（ＴＳｉＯ_２／３．９−１／７．５）−ＴＳｉＯ_２
により与えられる。これよりも溝が浅ければより寄生容量が小さくなる。 Here, the relative dielectric constant of SiO ₂ epsilon, TSIO ₂ the thickness of the SiO ₂ film, the relative dielectric constant epsilon ₅ of the high dielectric gate insulating film 5, _{T 5} the real thickness, dielectric protective film 3 rate and epsilon _3, the film thickness giving an SiO ₂ film equivalent to a parallel plate capacitor of TSIO ₂ thickness when the actual thickness and _{T 3} is the following formula _{_{_{TSiO 2 / εSiO 2 = T 3}}} / ε 2 + T 5 / ε ₅
Should be satisfied. When a SiN film having a thickness of 1 nm is used as the protective film and the relative dielectric constants of SiO ₂ and SiN are 3.9 and 7.5, respectively,
T5 = ε ₅ (TSiO ₂ /3.9-1/7.5) (nm), which is the thickness TSiO ₂ on the conventional scaling trend, and the redness of the trench having the same parasitic capacitance is the gate-source-drain If the insulating film material between them has SiO ₂ or an equivalent dielectric constant,
Dconcave = ε ₅ (TSiO ₂ /3.9-1/7.5)-TSiO ₂
Given by. If the groove is shallower than this, the parasitic capacitance becomes smaller.

比誘電率約８０でありかつ熱的に安定でその点からは保護膜の必要がないチタン酸化膜ＴｉＯ２膜を用いた場合は、保護膜分を取り除いた同様の計算で、
Ｄconcave ＝ε_５×ＴＳｉＯ_２／３．９−ＴＳｉＯ_２
となり、溝深さを５８．５ｎｍとすれば、従来の３ｎｍ酸化膜を用いたＭＯＳトランジスタと同程度の寄生容量となり、かつ、５８．５ｎｍ即ち従来の４０ｎｍ深さの拡散層を用いた場合と比較し１５０％拡散層を厚くして寄生抵抗を低減させることができる。 In the case of using a titanium oxide film TiO2 film having a relative dielectric constant of about 80 and being thermally stable and requiring no protective film from that point, the same calculation with the protective film portion removed,
Dconcave = ε ₅ × TSiO ₂ /3.9-TSiO ₂
If the groove depth is 58.5 nm, the parasitic capacitance is the same as that of a conventional MOS transistor using a 3 nm oxide film, and 58.5 nm, that is, a conventional diffusion layer having a depth of 40 nm is used. In comparison, the parasitic resistance can be reduced by increasing the thickness of the 150% diffusion layer.

次に、図２（ａ）ないし図２（ｅ）を用いて本発明の第１実施形態に係るＭＩＳ型トランジスタの製造方法について説明する。まず、図２（ａ）に示すように、半導体基板としてのシリコン基板１上にＳｉＯ_２膜９を堆積してリソグラフィーによりエッチングする。次に、ＳｉＯ_２膜９をマスクとして反応性イオンエッチング（ＲＩＥ−Reactive Ion Etching−）により溝４を形成する（図２（ｂ））。 Next, a method of manufacturing the MIS transistor according to the first embodiment of the present invention will be described with reference to FIGS. First, as shown in FIG. 2A, a SiO ₂ film 9 is deposited on a silicon substrate 1 as a semiconductor substrate and etched by lithography. Next, the trench 4 is formed by reactive ion etching (RIE-Reactive Ion Etching-) using the SiO ₂ film 9 as a mask (FIG. 2B).

次に、図２（ｃ）に示すように、ＳｉＯ_２膜９およびシリコン基板１の溝４の表面に薄い犠牲酸化膜１１を積層した後、ポリシリコン１０を堆積して、化学的機械的研磨法（−ＣＭＰ−Chemical Mechanical Polishing）あるいはエッチバック技術等を用いてＳｉＯ_２膜９の上面まで平坦化する。このとき、薄い犠牲酸化膜１１を積層しておくのは、ポリシリコン１０とシリコン基板１とを分離するためである。 Next, as shown in FIG. 2C, after a thin sacrificial oxide film 11 is laminated on the surface of the SiO ₂ film 9 and the groove 4 of the silicon substrate 1, polysilicon 10 is deposited, and chemical mechanical polishing is performed. The top surface of the SiO ₂ film 9 is planarized using a method (-CMP-Chemical Mechanical Polishing) or an etch back technique. At this time, the thin sacrificial oxide film 11 is laminated in order to separate the polysilicon 10 and the silicon substrate 1.

次に、図２（ｄ）に示すように、前記シリコン酸化（ＳｉＯ_２）膜９を除去した後、ポリシリコン１０をマスクにしてイオン注入技術あるいは固相拡散技術等を用いてソース・ドレイン領域２を形成する。次に、ポリシリコン１０と犠牲酸化膜１１とを例えば化学的ドライエッチング（ＣＤＥ−Chemical Dry Etching−）等により除去する。その後、図２（ｅ）に示すように保護膜としてのＳｉＮ膜３を堆積あるいは熱窒化により形成する。次に、スパッタ技術等により高誘電体膜５を形成し、さらにゲート電極６を堆積する。最後に、シリコン（Ｓｉ）酸化膜１２を形成して図１に示すＭＩＳ型トランジスタと同一構造の半導体装置が製造されることになる。 Next, as shown in FIG. 2D, after the silicon oxide (SiO ₂ ) film 9 is removed, a source / drain region is formed by using the polysilicon 10 as a mask and using an ion implantation technique or a solid phase diffusion technique. 2 is formed. Next, the polysilicon 10 and the sacrificial oxide film 11 are removed by, for example, chemical dry etching (CDE-Chemical Dry Etching-) or the like. Thereafter, as shown in FIG. 2E, a SiN film 3 as a protective film is formed by deposition or thermal nitridation. Next, a high dielectric film 5 is formed by sputtering or the like, and a gate electrode 6 is further deposited. Finally, a silicon (Si) oxide film 12 is formed, and a semiconductor device having the same structure as the MIS transistor shown in FIG. 1 is manufactured.

次に、図３（ａ）ないし図３（ｅ）を用いて本発明の第２実施形態に係るＭＩＳ型トランジスタの製造方法および構成を説明する。まず、図３（ａ）ないし図３（ｅ）に従いＭＩＳ型トランジスタの製造方法について説明する。図３（ａ）に示す半導体基板１上に、犠牲酸化膜１１を介してダミーポリシリコン１０を形成してパターニングし、さらに酸化してダミーポリシリコン１０を酸化膜で包んだ後、図３（ｂ）に示すように、ソース・ドレイン領域２をイオン注入等により形成する。 Next, the manufacturing method and configuration of the MIS transistor according to the second embodiment of the present invention will be described with reference to FIGS. First, a method for manufacturing a MIS transistor will be described with reference to FIGS. A dummy polysilicon 10 is formed on the semiconductor substrate 1 shown in FIG. 3A via the sacrificial oxide film 11 and patterned, and further oxidized to wrap the dummy polysilicon 10 in an oxide film. As shown in b), the source / drain regions 2 are formed by ion implantation or the like.

次に、選択エピタキシャル成長技術によりシリコンをかさ上げ（elevate ）した後、さらに追加のイオン注入によりかさ上げ部分に再度不純物を注入して拡散させる。第１実施形態に係るＭＩＳ型トランジスタの製造方法は、溝４をまず形成しその溝に対して上方から不純物を注入拡散していたのでソース・ドレイン領域２の深さの制御が難しかったが、この第２実施形態に係るＭＩＳ型トランジスタの製造方法においては、チャネル形成面７よりも下側になるソース・ドレイン領域２の深さがチャネル形成面７からの不純物の注入の度合で決まるので制御がしやすいという効果がある。 Next, after the silicon is elevated by a selective epitaxial growth technique, impurities are again implanted and diffused into the raised portion by additional ion implantation. In the manufacturing method of the MIS transistor according to the first embodiment, since the groove 4 is first formed and impurities are implanted and diffused into the groove from above, it is difficult to control the depth of the source / drain region 2. In the MIS transistor manufacturing method according to the second embodiment, the depth of the source / drain region 2 below the channel formation surface 7 is determined by the degree of impurity implantation from the channel formation surface 7. There is an effect that it is easy to do.

次に、ポリシリコン１０を残したままソース・ドレイン領域２の上にシリコン（Ｓｉ）酸化膜１２を堆積させて、ポリシリコン１０をストッパとしてＣＭＰ技術によりシリコン酸化膜１２をポリシリコン１０の上面まで平坦化する。ここで、図３（ｃ）に示すようにポリシリコン１０と犠牲酸化膜１１とをＣＤＥ等で剥離し、シリコン酸化膜１２およびソース・ドレイン領域の側面からチャネル形成面７の上面にかけて窒化シリコン（ＳｉＮ）保護膜３を堆積させる。 Next, a silicon (Si) oxide film 12 is deposited on the source / drain region 2 while leaving the polysilicon 10, and the silicon oxide film 12 is extended to the upper surface of the polysilicon 10 by CMP using the polysilicon 10 as a stopper. Flatten. Here, as shown in FIG. 3C, the polysilicon 10 and the sacrificial oxide film 11 are separated by CDE or the like, and silicon nitride (from the side surfaces of the silicon oxide film 12 and the source / drain regions to the upper surface of the channel formation surface 7 is formed. A SiN) protective film 3 is deposited.

次に、図３（ｄ）に示すように高誘電体ゲート絶縁膜５をスパッタ、ＣＶＤ等によりソース・ドレイン領域２の上面よりも高い位置まで堆積する。このような工程を採用する際に、仮に高誘電体ゲート絶縁膜５の膜厚が溝の深さより浅い場合にはゲート電極とソース・ドレインの間の絶縁を保護膜３で保たねばならず、本実施形態のように高誘電体ゲート絶縁膜５を溝４より高く設けた場合と比較して、保護膜３の厚さを厚くしなければならなくなる。 Next, as shown in FIG. 3D, a high dielectric gate insulating film 5 is deposited to a position higher than the upper surface of the source / drain region 2 by sputtering, CVD or the like. In adopting such a process, if the thickness of the high dielectric gate insulating film 5 is shallower than the depth of the groove, the insulation between the gate electrode and the source / drain must be maintained by the protective film 3. As compared with the case where the high dielectric gate insulating film 5 is provided higher than the trench 4 as in the present embodiment, the thickness of the protective film 3 must be increased.

次に、図３（ｅ）に示すように、高誘電ゲート絶縁膜５の上部にゲート電極６をスパッタ、ＣＶＤ等によりシリコン酸化膜１２と略々同一の高さまで堆積させる。また、上記のように、仮に高誘電体ゲート絶縁膜五の膜厚が溝の深さよりも浅い場合には、ゲート電極６とソース・ドレイン領域２の上面との距離が保護膜３を介して離隔するだけで最も近接することになり、この部分の耐圧がクリティカルとなるので、このような状態においてはその電気的特性から
Ｄconcave ＝ε_５（ＴＳｉＯ_２／３．９−１／７．５）−ＴＳｉＯ_２
を満たすようにしていた。したがって、トランジスタの耐圧を向上させるには溝部分をより浅くすることが望ましい。あるいは溝上部での保護膜３の厚さを下部より厚くすることも耐圧の向上にとって望ましい。そのためには、図３（ｄ）に示す工程においてＣＤＥ等を行なうことにより、高誘電体ゲート絶縁膜５とソース・ドレイン領域２との間を僅かにエッチングして埋め戻すこと等で実現する。 Next, as shown in FIG. 3 (e), a gate electrode 6 is deposited on the high dielectric gate insulating film 5 up to substantially the same height as the silicon oxide film 12 by sputtering, CVD or the like. Further, as described above, if the film thickness of the high dielectric gate insulating film 5 is shallower than the depth of the groove, the distance between the gate electrode 6 and the upper surface of the source / drain region 2 is set via the protective film 3. It will be closest to each other just by separating them, and the withstand voltage of this part becomes critical.
Dconcave = ε ₅ (TSiO ₂ /3.9-1/7.5)-TSiO ₂
I was trying to satisfy. Therefore, it is desirable to make the groove portion shallower in order to improve the breakdown voltage of the transistor. Alternatively, it is desirable to increase the thickness of the protective film 3 in the upper part of the groove from the lower part in order to improve the breakdown voltage. For this purpose, CDE or the like is performed in the step shown in FIG. 3D, so that the space between the high dielectric gate insulating film 5 and the source / drain region 2 is slightly etched and filled.

以上のような第２実施形態のＭＩＳ型トランジスタの製造方法によれば、ＳｉＯ_２膜をマスクにして溝４を形成してからソース・ドレイン領域２を形成する第１実施形態に係る製造方法とは異なる工程を経て、略々同一の構成のトランジスタを得ることができる。ただし、基板１の上面に溝４を形成するものと考えるか、基板１にソース・ドレイン領域２を形成してチャネル形成面７のレベルからこのソース・ドレイン領域２をさらに嵩上げするものと考えるかの違いがあるのみである。 According to the manufacturing method of the MIS transistor of the second embodiment as described above, the source / drain region 2 is formed after the trench 4 is formed using the SiO ₂ film as a mask. Through different processes, transistors having substantially the same structure can be obtained. However, do you think that the groove 4 is formed on the upper surface of the substrate 1 or whether the source / drain region 2 is formed on the substrate 1 and the source / drain region 2 is further raised from the level of the channel formation surface 7? There is only a difference.

上記第１および第２実施形態に係るＭＩＳ型トランジスタにおいては、何れも高誘電体ゲート絶縁膜５とソース・ドレイン領域２との間に保護膜３を形成していたが、高誘電体ゲート絶縁膜５の材料あるいはプロセスの低温化等を調整することにより、保護膜３が必要でない場合もある。このように、保護膜３を設けないようにした場合の第３実施形態に係るＭＩＳ型トランジスタが図４に示されている。図４においては、半導体基板としてのシリコン基板１のチャネル形成面７と高誘電体ゲート絶縁膜５との間に保護膜（図１における保護膜３ａ）が設けられておらず、ゲート絶縁膜５の側壁と第２の不純物拡散領域２ｂとの間のみに保護膜３ｂが設けられている構成となっている。 In each of the MIS type transistors according to the first and second embodiments, the protective film 3 is formed between the high dielectric gate insulating film 5 and the source / drain region 2. The protective film 3 may not be necessary by adjusting the material of the film 5 or the low temperature of the process. FIG. 4 shows the MIS transistor according to the third embodiment when the protective film 3 is not provided as described above. In FIG. 4, the protective film (protective film 3a in FIG. 1) is not provided between the channel forming surface 7 of the silicon substrate 1 as the semiconductor substrate and the high dielectric gate insulating film 5, and the gate insulating film 5 The protective film 3b is provided only between the side wall of the first electrode and the second impurity diffusion region 2b.

次に、図５（ａ）ないし図５（ｅ）を用いて本発明の第４の実施形態に係るＭＩＳ型トランジスタの製造方法について説明する。図５（ａ）ないし図５（ｃ）までの工程については、基本的には第１あるいは第２実施形態に係るＭＩＳトランジスタの製造方法と略同様に形成するものとする。次に、図５（ｂ）に示す犠牲酸化膜１１とポリシリコンを１０をＣＤＥ等により剥離して、シリコン酸化膜１２およびソース・ドレイン領域２の側面からチャネル形成面７の上面にかけて窒化シリコン（ＳｉＮ）保護膜３を堆積させ、高誘電体ゲート絶縁膜５をＣＶＤまたはスパッタ等により堆積させる。 Next, a manufacturing method of the MIS transistor according to the fourth embodiment of the present invention will be described with reference to FIGS. The steps from FIG. 5A to FIG. 5C are basically formed in substantially the same manner as the MIS transistor manufacturing method according to the first or second embodiment. Next, the sacrificial oxide film 11 and polysilicon 10 shown in FIG. 5B are peeled off by CDE or the like, and silicon nitride (from the side surface of the silicon oxide film 12 and the source / drain region 2 to the upper surface of the channel formation surface 7 is formed. A SiN) protective film 3 is deposited, and a high dielectric gate insulating film 5 is deposited by CVD or sputtering.

次に、図５（ｃ）に示すように、ＣＶＤまたはスパッタ等により堆積させた高誘電体ゲート絶縁膜５をＣＭＰ技術を用いて酸化膜１２の上面まで平坦化する。 Next, as shown in FIG. 5C, the high dielectric gate insulating film 5 deposited by CVD or sputtering is planarized to the upper surface of the oxide film 12 using CMP technology.

この第３実施形態に係るＭＩＳ型トランジスタの製造方法においては、高誘電体ゲート絶縁膜５の膜厚をシリコン酸化膜１２の厚さと溝４の深さにより決定しているのでゲート絶縁膜５の膜厚が制御し易いという優れた効果を奏する。 In the MIS type transistor manufacturing method according to the third embodiment, the thickness of the high dielectric gate insulating film 5 is determined by the thickness of the silicon oxide film 12 and the depth of the groove 4. There is an excellent effect that the film thickness is easy to control.

ただし、この第４実施形態に係るＭＩＳ型トランジスタの製造方法の場合にはゲート電極６はリソグラフィーを再度行なうことにより形成されているので、溝４にゲート電極６をセルフアラインさせることは難しい。このため、図５（ｅ）に示すように、溝４の開口面積よりも大きく形成されることになる。したがって、ゲート電極６の寄生容量が幾分増加することになるが、シリコン酸化膜１２の膜厚が充分に厚く、また、シリコン酸化膜１２の誘電率も小さいため、大きな影響を受けることはない。 However, in the MIS transistor manufacturing method according to the fourth embodiment, since the gate electrode 6 is formed by performing lithography again, it is difficult to self-align the gate electrode 6 in the groove 4. For this reason, as shown in FIG.5 (e), it forms larger than the opening area of the groove | channel 4. As shown in FIG. Therefore, although the parasitic capacitance of the gate electrode 6 is somewhat increased, the silicon oxide film 12 is sufficiently thick and the dielectric constant of the silicon oxide film 12 is small, so that it is not greatly affected. .

図６には、図５（ａ）ないし図５（ｅ）に示された製造方法により製造された第４実施形態に係るＭＩＳ型トランジスタの断面が示されている。図６において、ＭＩＳ型トランジスタは、半導体基板としてのシリコン基板１と、チャネル形成面７よりも基板１側に位置する第１の不純物拡散領域２ａとチャネル形成面７よりもゲート電極６側に位置する第２の不純物拡散領域２ｂを含むソース・ドレイン領域２と、シリコン酸化膜１２と、シリコン酸化膜１２および第２の不純物拡散領域２ｂに形成された溝４の内壁に設けられた保護膜３と、この保護膜３を介して溝４内に形成された高誘電体ゲート絶縁膜５と、このゲート絶縁膜５上に保護膜３により囲繞される範囲よりも広い面積となるように形成されたゲート電極６と、を備えている。 FIG. 6 shows a cross section of a MIS transistor according to the fourth embodiment manufactured by the manufacturing method shown in FIGS. 5 (a) to 5 (e). In FIG. 6, the MIS type transistor includes a silicon substrate 1 as a semiconductor substrate, a first impurity diffusion region 2 a located on the substrate 1 side with respect to the channel formation surface 7, and a gate electrode 6 side on the channel formation surface 7. A source / drain region 2 including a second impurity diffusion region 2b, a silicon oxide film 12, and a protective film 3 provided on the inner wall of the groove 4 formed in the silicon oxide film 12 and the second impurity diffusion region 2b. And a high dielectric gate insulating film 5 formed in the trench 4 with the protective film 3 interposed therebetween, and a wider area than the range surrounded by the protective film 3 on the gate insulating film 5. The gate electrode 6 is provided.

なお、上述した第１ないし第３実施形態に係るＭＩＳ型トランジスタは、ゲート電極６の幅が溝４内に位置するゲート絶縁膜５と同一の幅となるように構成するものと説明し、また、第４実施形態に係るＭＩＳ型トランジスタはセルフアラインさせることの困難さからゲート絶縁膜５よりもゲート電極６の方が広範囲となるように形成されているものと説明したが、本発明はこれに限定されず、図７に示す第５実施形態のように、例えばＬＤＤ（Lightly Doped Drain ）構造におけるゲート電極６に側壁を設けるタイプのトランジスタについても適用できることは勿論である。 The MIS transistor according to the first to third embodiments described above is described as being configured such that the width of the gate electrode 6 is the same as that of the gate insulating film 5 located in the trench 4. The MIS transistor according to the fourth embodiment has been described as being formed so that the gate electrode 6 has a wider range than the gate insulating film 5 because of difficulty in self-alignment. Of course, the present invention can also be applied to a type of transistor in which a side wall is provided on the gate electrode 6 in an LDD (Lightly Doped Drain) structure as in the fifth embodiment shown in FIG.

第５実施形態に係るＭＩＳ型トランジスタを示す図７において、符号１は半導体基板としてのシリコン基板、７はチャネル形成面、２は第１の不純物拡散領域２ａと第２の不純物拡散領域２ｂを含むソース・ドレイン領域、３は保護膜、５は高誘電体ゲート絶縁膜、６はゲート電極、８はゲート電極６の周囲に設けられた二酸化シリコン（ＳｉＯ_２）の側壁である。 In FIG. 7 showing the MIS transistor according to the fifth embodiment, reference numeral 1 is a silicon substrate as a semiconductor substrate, 7 is a channel formation surface, 2 includes a first impurity diffusion region 2a and a second impurity diffusion region 2b. Source / drain regions, 3 is a protective film, 5 is a high dielectric gate insulating film, 6 is a gate electrode, and 8 is a side wall of silicon dioxide (SiO ₂ ) provided around the gate electrode 6.

図８（ａ）ないし図８（ｅ）は第５実施形態に係るＭＩＳ型トランジスタの製造方法を示す工程図である。図８（ａ），図８（ｂ）に示すように、半導体基板１上にゲート絶縁膜となるＳｉＮ膜３ａと、例えばＴａ_２Ｏ_５からなる高誘電体膜５と、ゲート電極となるＴｉＮとポリシリコン６とを順次堆積し、図８（ｃ）に示すようにエッチングによりポリシリコン６からゲート電極となる部分を形成する。次に、図８（ｄ）に示すように、ＣＶＤ等によりゲート電極６の周囲にＳｉＯ_２の側壁８を形成し、ゲート電極６および側壁８をマスクとしてＣＤＥ等によりゲート絶縁膜５を形成する。 FIGS. 8A to 8E are process diagrams showing a method for manufacturing a MIS transistor according to the fifth embodiment. As shown in FIGS. 8A and 8B, a SiN film 3a serving as a gate insulating film, a high dielectric film 5 made of, for example, Ta ₂ O ₅ and TiN serving as a gate electrode are formed on the semiconductor substrate 1. And polysilicon 6 are sequentially deposited, and a portion to be a gate electrode is formed from the polysilicon 6 by etching as shown in FIG. Next, as shown in FIG. 8D, the SiO ₂ sidewall 8 is formed around the gate electrode 6 by CVD or the like, and the gate insulating film 5 is formed by CDE or the like using the gate electrode 6 and the sidewall 8 as a mask. .

最後に、図８（ｅ）に示すように、ポリシリコンのゲート電極６および側壁８とゲート絶縁膜５との積層構造をマスクに用いてエッチングした後、側壁絶縁膜３ｂを形成して、ソース・ドレインをせり上げして不純物拡散領域２ｂを形成した後、イオン注入および固相拡散等によりソース・ドレイン領域２を形成する。このソース・ドレイン領域２は、第１ないし第４実施形態と同様に、チャネル形成面７よりも基板１の内部側に位置するように形成された第１の不純物拡散領域２ａと、チャネル形成面７よりもゲート電極６側に近く、かつ、その上面がゲート電極６の下面よりも低い位置である第２の不純物拡散領域２ｂと、よりなるという本願発明の要旨を備えている。 Finally, as shown in FIG. 8E, after etching using the polysilicon gate electrode 6 and the laminated structure of the sidewall 8 and the gate insulating film 5 as a mask, the sidewall insulating film 3b is formed, and the source After raising the drain to form the impurity diffusion region 2b, the source / drain region 2 is formed by ion implantation, solid phase diffusion, or the like. As in the first to fourth embodiments, the source / drain region 2 includes a first impurity diffusion region 2a formed on the inner side of the substrate 1 with respect to the channel formation surface 7, and a channel formation surface. 7 and the second impurity diffusion region 2b whose upper surface is lower than the lower surface of the gate electrode 6 and closer to the gate electrode 6 side.

図８（ａ）ないし図８（ｅ）に示す工程により形成された第５実施形態に係るＭＩＳ型トランジスタは図７に示すような構成を有しており、高誘電体ゲート絶縁膜５の周囲、少なくとも下面側と側壁側は保護膜３により囲まれており、ゲート絶縁膜５の下側と基板１のチャネル形成面７との間は第１の保護膜３ａとなり、第２の不純物拡散領域２ｂとゲート絶縁膜５との間は第２の保護膜３ｂとなっている。 The MIS transistor according to the fifth embodiment formed by the steps shown in FIGS. 8A to 8E has the structure shown in FIG. 7, and the periphery of the high dielectric gate insulating film 5 is as follows. At least the lower surface side and the side wall side are surrounded by the protective film 3, and the first protective film 3a is formed between the lower side of the gate insulating film 5 and the channel forming surface 7 of the substrate 1 to form a second impurity diffusion region. A second protective film 3b is provided between 2b and the gate insulating film 5.

なお、本発明は上述した第１ないし第５実施形態に限定されず、図９に示される構成を備える第６実施形態に係るトランジスタにも敷衍することができる。図９においては、ｐ＋半導体基板１と、チャネル形成面７と、ソース領域２Ａと、ドレイン領域２Ｂと、高誘電体ゲート絶縁膜５と、ゲート電極６とを備えている点では上記幾つかの実施形態、特に第５実施形態のＭＩＳ型トランジスタと略々同一の構成である。 The present invention is not limited to the first to fifth embodiments described above, and can be applied to a transistor according to a sixth embodiment having the configuration shown in FIG. In FIG. 9, some of the above are provided in that a p + semiconductor substrate 1, a channel forming surface 7, a source region 2A, a drain region 2B, a high dielectric gate insulating film 5, and a gate electrode 6 are provided. The configuration is substantially the same as that of the MIS type transistor of the embodiment, particularly the fifth embodiment.

図９に示される第６実施形態に係るトランジスタでは、それぞれの電極領域に低抵抗コンタクト１５を介してそれぞれの端子、すなわちゲート端子１６，ソース端子１７およびドレイン端子１８が設けられている。また、チャネル形成面７とゲート絶縁膜５との間には保護膜３ａが設けられ、さらにゲート電極６低抵抗コンタクト１５およびゲート端子１６の全体を囲む側壁８との間にも保護膜３ｂが設けられている。 In the transistor according to the sixth embodiment shown in FIG. 9, the respective terminals, that is, the gate terminal 16, the source terminal 17, and the drain terminal 18 are provided in each electrode region via the low resistance contact 15. A protective film 3 a is provided between the channel forming surface 7 and the gate insulating film 5, and the protective film 3 b is also formed between the gate electrode 6, the low resistance contact 15, and the side wall 8 surrounding the gate terminal 16. Is provided.

上記ゲート絶縁膜５は、０ｘが１．５ｎｍ以下に相当するように構成されており、低抵抗コンタクト１５は、「Ｒcontact ＜１０^−８Ωｃｍ^２」の抵抗値を有し、チャネル形成面７は「Ｒp 〜１５ｎｍ，ｄＲp 〜７ｎｍ」の極浅チャネル（retrograde channel）である。また、ソース領域２Ａおよびドレイン領域２Ｂは「Ｘj ＜１０ｎｍ，Ｒ＜１６Ωμｍ」の低抵抗で極薄に嵩上げされた（elevated）第２の不純物拡散領域２ｂとなるように形成されている。 The gate insulating film 5 is configured such that 0x corresponds to 1.5 nm or less, the low-resistance contact 15 has a resistance value of “Rcontact <10 ⁻⁸ Ωcm ² ”, and the channel formation surface 7 is It is a very shallow channel (Rp ˜15 nm, dRp ˜7 nm). Further, the source region 2A and the drain region 2B are formed to be the second impurity diffusion region 2b which is elevated with a low resistance of “Xj <10 nm, R <16 Ωμm”.

このような構成を有する第６実施形態に係るトランジスタにおいても、ソース・ドレイン領域の上面がチャネル形成面よりもゲート電極側に位置し、かつ、ゲート電極の底面よりも基板側に位置するという本願発明の要旨を充足しており、本願発明に係るＭＩＳ型トランジスタの好適な実施形態の１つとなっているものである。 Also in the transistor according to the sixth embodiment having such a configuration, the upper surface of the source / drain region is located on the gate electrode side with respect to the channel formation surface, and is located on the substrate side with respect to the bottom surface of the gate electrode. The present invention satisfies the gist of the present invention, and is one of the preferred embodiments of the MIS transistor according to the present invention.

次に、図１０ないし図１３（ｅ）を用いて、本発明の第７実施形態に係る半導体装置について説明する。まず、図１０に本発明の第７実施形態に係る半導体装置の断面構造を示している。 Next, a semiconductor device according to a seventh embodiment of the present invention will be described with reference to FIGS. First, FIG. 10 shows a cross-sectional structure of a semiconductor device according to the seventh embodiment of the present invention.

図１０において、例えばｐ型Ｓｉからなる半導体層１０５の上部に、例えばＴｉＯ_２やアルミナ、あるいは、タンタル酸化膜、チタン酸バリウム、チタン酸ジルコニウム鉛からなるゲート絶縁膜１１３を介して、例えば、poly Ｓｉ（多結晶シリコン），amorphous Ｓｉ（非晶質シリコン），ＴｉＮやＷ、Ｐｔ，ＲｕＯ_２，ＩｒＯ_２からなるゲート電極１１４が形成されている。ここで、ゲート絶縁膜１１３の半導体層１０５に接する部分での厚さをｔ（ｎｍ）、比誘電率をεとすると、ｔ＜１．３εとなる関係を満たしている。 In FIG. 10, for example, poly TiO ₂ , alumina, or a gate insulating film 113 made of tantalum oxide film, barium titanate, lead zirconium titanate, for example, is formed on the semiconductor layer 105 made of, for example, p-type Si. A gate electrode 114 made of Si (polycrystalline silicon), amorphous Si (amorphous silicon), TiN, W, Pt, RuO ₂ , or IrO ₂ is formed. Here, when the thickness of the portion of the gate insulating film 113 in contact with the semiconductor layer 105 is t (nm) and the relative dielectric constant is ε, the relationship of t <1.3ε is satisfied.

また、ゲート電極の両側の１０５の領域内には、例えば、Ｐ，ＳｂまたはＡｓをイオン注入または固相拡散して成長させると共に、前記半導体層１０５の導電性とは逆の導電性を有するソース拡散層およびドレイン拡散層１１０が形成されてｎ型ＭＩＳＦＥＴを形成している。さらに、ソースおよびドレイン拡散層１１０の上部には、例えば、Ｐ，ＳｂまたはＡｓを添加した、Ｓｉ，ＳｉＧｅ，ＳｉＧｅＣからなる半導体領域１０４が形成されている。この半導体領域１０４はゲート絶縁膜１１３と半導体層１０５との界面よりも積み上げ方向上方に形成され、いわゆる嵩上げされた（elevated）ソース・ドレイン構造となっている。 Further, in the region 105 on both sides of the gate electrode, for example, P, Sb, or As is grown by ion implantation or solid phase diffusion, and a source having conductivity opposite to that of the semiconductor layer 105 is formed. A diffusion layer and a drain diffusion layer 110 are formed to form an n-type MISFET. Furthermore, a semiconductor region 104 made of Si, SiGe, or SiGeC to which, for example, P, Sb, or As is added is formed on the source and drain diffusion layers 110. The semiconductor region 104 is formed above the interface between the gate insulating film 113 and the semiconductor layer 105 in the stacking direction, and has a so-called elevated source / drain structure.

さらに、ゲート絶縁膜１１３のゲート電極１１４が形成されていない側の側壁には、例えばシリコン窒化膜からなる絶縁膜１０９が形成されている。また、絶縁膜１０９と導電領域１０４との間には、例えばシリコン酸化膜からなる絶縁膜１０８が形成されている。さらに、領域１０４の上面で、絶縁膜１０８および１１３が形成されていない上面には、例えばコバルトシリサイド、ニッケルシリサイド、またはチタンシリサイドからなる導電体層１１５が形成されている。この第７実施形態の特徴的な構成は、導電領域１０４の上面の高さが、ゲート電極１１４の底部の高さよりも低く形成されていることにある。このようにすることにより、ゲート電極１１４と導電領域１０４との間の容量を小さく保ちつつ、ソース・ドレイン領域を嵩上げされた（elevated）構造にすることができ、導電領域１０４の接合深さを浅くし、短チャネル効果が小さく低抵抗なソース・ドレインを実現することができる。 Further, an insulating film 109 made of, for example, a silicon nitride film is formed on the side wall of the gate insulating film 113 where the gate electrode 114 is not formed. Further, an insulating film 108 made of, for example, a silicon oxide film is formed between the insulating film 109 and the conductive region 104. Further, a conductor layer 115 made of, for example, cobalt silicide, nickel silicide, or titanium silicide is formed on the upper surface of the region 104 where the insulating films 108 and 113 are not formed. The characteristic configuration of the seventh embodiment is that the height of the upper surface of the conductive region 104 is formed lower than the height of the bottom of the gate electrode 114. By doing so, the source / drain region can be made an elevated structure while keeping the capacitance between the gate electrode 114 and the conductive region 104 small, and the junction depth of the conductive region 104 can be reduced. It is possible to realize a shallow source / drain with a small short channel effect and low resistance.

さらに、導電層１１５の上面には、例えば、シリコン酸化膜からなる絶縁膜１１１および絶縁膜１１２が積層して形成されている。ゲート絶縁膜１１３の上面高さは、この絶縁膜１１２の上面高さよりも低く形成されることが、ゲート絶縁膜１１３のエッチングが困難な場合でもコンタクト１１６を良好な形状で形成するためには望ましい。さらに、ゲート電極１１４、ゲート絶縁膜１１３、絶縁膜１１２の上部には、例えばシリコン酸化膜やシリコン窒化膜からなる絶縁膜１１８が形成されている。また、ゲート電極１１４の上部および電極１１５の上部には例えばＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，Ｗ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，ＴｉＮからなるコンタクト電極１１６が形成されている。 Furthermore, an insulating film 111 and an insulating film 112 made of, for example, a silicon oxide film are stacked on the upper surface of the conductive layer 115. It is desirable that the upper surface height of the gate insulating film 113 be lower than the upper surface height of the insulating film 112 in order to form the contact 116 in a good shape even when the gate insulating film 113 is difficult to etch. . Further, an insulating film 118 made of, for example, a silicon oxide film or a silicon nitride film is formed on the gate electrode 114, the gate insulating film 113, and the insulating film 112. A contact electrode 116 made of, for example, polycrystalline silicon doped with Al, P, or B, WSi, TiSi, W, AlSi, AlSiCu, Cu, or TiN is formed above the gate electrode 114 and the electrode 115. .

さらに、コンタクト電極１１６の上部にはＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，Ｗからなる金属を堆積し、上部の配線層１１７が形成されている。図１０においてはゲート電極に対するコンタクト電極１１６および配線層１１７を、ソース・ドレイン電極に対するコンタクト電極１１６および配線層１１７と共に同一断面に示したが、これらは、同一断面に設けられる必要はなく、図１１（ａ）および図１１（ｂ）に示すように、それぞれ別の平面で切断した異なる高さの断面に形成するようにしても良い。 Further, an upper wiring layer 117 is formed on the contact electrode 116 by depositing a metal made of polycrystalline silicon doped with Al, P or B, WSi, TiSi, AlSi, AlSiCu, Cu, or W. In FIG. 10, the contact electrode 116 and the wiring layer 117 for the gate electrode are shown in the same cross section together with the contact electrode 116 and the wiring layer 117 for the source / drain electrode. However, these need not be provided in the same cross section. As shown to (a) and FIG.11 (b), you may make it form in the cross section of a different height cut | disconnected by another plane, respectively.

次に、図１２（ａ）ないし図１３（ｅ）を用いて、この第７実施形態に係る半導体装置の製造工程について説明する。まず、例えばボロン濃度１０^１５ｃｍ^−３のｐ型領域を形成した半導体層１０５を準備する。次いで、このｐ型半導体層１０５にボロンを１０^１２〜１０^１５ｃｍ^−２程度イオン注入してウェル拡散し、この半導体層１０５の濃度を最適化してもよい。イオン注入のエネルギーは、例えば１００ｅＶから１０００ｅＶと間とする。これらWell領域の濃度は１０^１５ｃｍ^−３〜１０^１９ｃｍ^−３とすればよい。ついで、図示していないが、例えばＬＯＣＯＳ分離やトレンチ分離からなる素子分離領域を形成する。 Next, the manufacturing process of the semiconductor device according to the seventh embodiment will be described with reference to FIGS. First, for example, a semiconductor layer 105 in which a p-type region having a boron concentration of 10 ¹⁵ cm ⁻³ is formed is prepared. Next, boron is ion-implanted into the p-type semiconductor layer 105 by about 10 ¹² to 10 ¹⁵ cm ⁻² to diffuse the well, and the concentration of the semiconductor layer 105 may be optimized. The ion implantation energy is between 100 eV and 1000 eV, for example. The concentration of these well regions may be 10 ¹⁵ cm ⁻³ to 10 ¹⁹ cm ⁻³ . Next, although not shown, an element isolation region made of, for example, LOCOS isolation or trench isolation is formed.

次いで、ｐ型半導体層１０５にボロンやインジウムをイオン注入してウェル拡散し、半導体層１０５の濃度を最適化してもよい。次に、半導体層１０５の表面を例えば、３〜５０ｎｍ酸化または窒化してダミーゲート絶縁膜１０２を形成し、ダミーゲート電極１０１となる多結晶シリコン膜を例えば、１０〜２００ｎｍ全面に堆積する。さらに、絶縁膜１０６となるシリコン酸化膜を、例えば、２〜２００ｎｍ全面堆積または多結晶シリコン膜の酸化によって形成した後、リソグラフィーと反応性イオンエッチングにより絶縁膜１０６およびダミーゲート電極１０１となる多結晶シリコン膜を絶縁膜１０２上まで達するように加工して、ダミーゲート電極１０１を形成する。次に、絶縁膜１０３となるシリコン酸化膜を、例えば２〜５０ｎｍの厚さで全面に堆積させた後、異方性エッチングにより加工して、ダミーゲート電極１０１の切り立った側壁上に側壁絶縁膜１０３を残している。この後、この絶縁膜１０３をマスクとして、絶縁膜１０２をエッチングし、半導体層１０５を露出させる。この側壁絶縁膜１０３とリソグラフィーの直前に堆積した絶縁膜１０６がダミーゲート電極１０１を取り囲む形となり、ソース・ドレイン層に選択的に半導体を成長することが容易になる。 Next, boron or indium may be ion-implanted into the p-type semiconductor layer 105 and well diffusion may be performed to optimize the concentration of the semiconductor layer 105. Next, the dummy gate insulating film 102 is formed by oxidizing or nitriding the surface of the semiconductor layer 105, for example, by 3 to 50 nm, and a polycrystalline silicon film to be the dummy gate electrode 101 is deposited on the entire surface of, for example, 10 to 200 nm. Further, after forming a silicon oxide film to be the insulating film 106 by, for example, depositing the entire surface of 2 to 200 nm or oxidizing the polycrystalline silicon film, the polycrystalline film to be the insulating film 106 and the dummy gate electrode 101 by lithography and reactive ion etching. The dummy gate electrode 101 is formed by processing the silicon film so as to reach the insulating film 102. Next, a silicon oxide film to be the insulating film 103 is deposited on the entire surface with a thickness of 2 to 50 nm, for example, and then processed by anisotropic etching, so that the sidewall insulating film is formed on the side walls of the dummy gate electrode 101 103 is left. Thereafter, the insulating film 102 is etched using the insulating film 103 as a mask to expose the semiconductor layer 105. The sidewall insulating film 103 and the insulating film 106 deposited immediately before lithography surround the dummy gate electrode 101, and it becomes easy to selectively grow a semiconductor on the source / drain layers.

次いで、図１２（ａ）のように例えば、ＳｉやＳｉＧｅ混晶、ＳｉＧｅＣ混晶を選択エピタキシャル成長法または選択堆積法を用いることによって、例えば、厚さ５〜１００ｎｍの厚さに半導体層１０４を形成する。このとき、ドーピングも同時に行ない、半導体層１０４はドナー不純物添加を１０^１６〜１０^２１ｃｍ^−３の濃度でＡｓ，Ｓｂ，またはＰを添加するのが低抵抗の浅い接合を形成するのに望ましい。半導体層１０４は、例えば、ＡｓＨ_３やＰＨ_３を、ＡｓまたはＰを半導体層１０４の表面に吸着させ、その後例えば、ＳｉやＳｉＧｅ混晶、ＳｉＧｅＣ混晶を選択エピタキシャル成長により形成してもよい。 Next, as shown in FIG. 12A, for example, the semiconductor layer 104 is formed to a thickness of, for example, 5 to 100 nm by using a selective epitaxial growth method or a selective deposition method for Si, SiGe mixed crystal, or SiGeC mixed crystal. To do. At this time, doping is also performed at the same time, and it is desirable that the semiconductor layer 104 is doped with donor impurities at a concentration of 10 ¹⁶ to 10 ²¹ cm ⁻³ to form a low-resistance shallow junction. The semiconductor layer 104 may be formed, for example, by adsorbing AsH ₃ or PH ₃ and As or P on the surface of the semiconductor layer 104, and then forming Si, SiGe mixed crystal, or SiGeC mixed crystal by selective epitaxial growth.

また、特に、半導体基板を｛１００｝面とし、ゲート加工を＜１００＞方位に平行にパターニングすることによって、図１２（ａ）のようにゲート側壁部で｛３１１｝面が形成され、ゲート側壁から上に向かうに従って離れる構造を形成することができるため、ゲートとソースとの間の容量、および、ゲートとドレインとの間の容量をより小さく保つことができる。 Further, in particular, by patterning the semiconductor substrate in the {100} plane and patterning the gate parallel to the <100> orientation, a {311} plane is formed at the gate side wall as shown in FIG. Since the structure can be formed so as to move away from the top toward the top, the capacitance between the gate and the source and the capacitance between the gate and the drain can be kept smaller.

次に、例えば、７００-１１００℃で、０．０１〜６０ｍｉｎ、例えばＡｒまたはＮ２雰囲気で加熱することによって、図１２（ｂ）のように不純物添加ｎ型領域１１０をｐ型半導体層１０５内に拡散する工程を加える。拡散時間は、典型的には、ｎ型領域１１０がダミーゲート層１０１の下まで形成されるようにし、後に形成されるゲート電極１１４の下にまで達するように形成されることが電流駆動能力を大きくするのに望ましい。 Next, for example, by heating at 700 to 1100 ° C. in an atmosphere of 0.01 to 60 minutes, for example, Ar or N 2, the impurity-added n-type region 110 is formed in the p-type semiconductor layer 105 as shown in FIG. Add a diffusion step. The diffusion time is typically such that the n-type region 110 is formed under the dummy gate layer 101 and is formed so as to reach under the gate electrode 114 formed later. Desirable to enlarge.

半導体層１０４およびｎ型領域１１０を形成する工程は、例えば、まず、ＡｓやＰ，ＳＢを加速電圧１〜１００ｅＶ、１０^１３〜１０^１６ｃｍ^−２イオン注入してｎ型領域１１０を形成し、その後に半導体層１０４を選択エピタキシャル成長をする工程と代替してもよい。また、不純物を意図的に添加しない半導体層１０４を形成した後に、ＡｓやＰ，Ｓｂを加速電圧１〜３００ｅＶ、１０^１３〜１０^１６ｃｍ^−２イオン注入してｎ型領域１１０を形成する工程と代替してもよい。 The step of forming the semiconductor layer 104 and the n-type region 110 includes, for example, first forming an n-type region 110 by implanting As, P, and SB with an acceleration voltage of 1 to 100 eV and 10 ¹³ to 10 ¹⁶ cm ⁻² . Thereafter, the semiconductor layer 104 may be replaced with a step of performing selective epitaxial growth. A step of forming an n-type region 110 by implanting As, P, and Sb with an acceleration voltage of 1 to 300 eV and 10 ¹³ to 10 ¹⁶ cm ⁻² after forming the semiconductor layer 104 to which impurities are not intentionally added. It may be replaced.

さらに、例えば、シリコン酸化膜を２〜１００ｎｍ全面堆積し、絶縁膜１０８を形成する。次いで、例えば、シリコン窒化膜を１０〜３００ｎｍ全面堆積し、異方性エッチングによって切り立った側壁絶縁膜１０８の側壁に絶縁膜１０９を形成することにより、図１２（ｂ）に示す形状を得ることができる。ここで、絶縁膜１０８は、絶縁膜１０９の応力緩和とエッチング選択性およびダメージ緩和のためのバッファ層であり、絶縁膜１０９の応力、半導体層１０４に対する絶縁膜１０９のエッチング選択性について特に問題が無ければ、絶縁膜１０８は設けなくても構わない。 Further, for example, a silicon oxide film is deposited on the entire surface of 2 to 100 nm to form the insulating film 108. Next, for example, a silicon nitride film is deposited on the entire surface of 10 to 300 nm, and the insulating film 109 is formed on the side wall of the side wall insulating film 108 formed by anisotropic etching, thereby obtaining the shape shown in FIG. it can. Here, the insulating film 108 is a buffer layer for stress relaxation and etching selectivity and damage relaxation of the insulating film 109, and there is a particular problem with respect to the stress of the insulating film 109 and the etching selectivity of the insulating film 109 with respect to the semiconductor layer 104. If not provided, the insulating film 108 is not necessarily provided.

また、絶縁膜１０８と側壁絶縁膜１０３の厚さの和は、絶縁膜１０２の厚さよりも薄くなるようにすることにより、絶縁膜１０２を剥離する際に、絶縁膜１０９が露出してゲート絶縁膜１１３の幅を規定することになり望ましい。また、絶縁膜１０９の間隔は、ゲート絶縁膜１１３の半導体層１０５に接した部分での厚さの２倍以上にする。さらに、絶縁膜１０９をマスクとして、エッチングにより半導体層１０４上の絶縁膜１０８を取り去った後、シリサイドまたは金属をソース・ドレイン領域となる半導体層１０４上に選択的に形成し、ソース又はドレイン電極１１５を形成する。これには、例えば、Ｎｉ，ＣｏかＴｉを０．０１〜０．０３μｍ全面堆積し、６００度以上の熱工程を経ることによって選択的にソース・ドレイン領域となる半導体層１０４上にＮｉＳｉ，ＣｏＳｉまたはＴｉＳｉを形成し、残った金属を、例えば、硫酸過酸化水素水の溶液によりエッチングして取り除いている。 Further, the sum of the thicknesses of the insulating film 108 and the sidewall insulating film 103 is made thinner than the thickness of the insulating film 102, so that the insulating film 109 is exposed when the insulating film 102 is peeled, and gate insulation is performed. This is desirable because it defines the width of the film 113. Further, the interval between the insulating films 109 is set to be twice or more the thickness of the portion of the gate insulating film 113 in contact with the semiconductor layer 105. Further, after the insulating film 108 on the semiconductor layer 104 is removed by etching using the insulating film 109 as a mask, silicide or metal is selectively formed on the semiconductor layer 104 serving as a source / drain region, and a source or drain electrode 115 is formed. Form. For example, Ni, Co or Ti is deposited on the entire surface of 0.01 to 0.03 μm, and NiSi, CoSi is selectively formed on the semiconductor layer 104 to be a source / drain region through a thermal process of 600 ° C. or more. Alternatively, TiSi is formed, and the remaining metal is removed by etching with, for example, a sulfuric acid hydrogen peroxide solution.

さらに、例えば、シリコン酸化膜を５〜１００ｎｍの厚さで全面に堆積し、層間絶縁膜１１１を形成する。次いで、例えば、シリコン酸化膜、ＰＳＧ，ＢＰＳＧ，または、ＢＳＧを５０〜１０００ｎｍ全面堆積し、例えば、ＣＭＰ―Chemical Mechanical Polishing―によって平坦化し、層間絶縁膜１１２を形成する。この後、リソグラフィーと異方性エッチングによって、ダミーゲート電極１０１の上部をパターニングして、図１２（ｃ）に示すように、層間絶縁膜１１２、層間絶縁膜１１１、およびバッファ絶縁膜１０８、絶縁膜１０６、側壁絶縁膜１０３の一部をエッチングし、ダミーゲート電極１０１が一部露出するようにする。 Further, for example, a silicon oxide film is deposited on the entire surface with a thickness of 5 to 100 nm to form an interlayer insulating film 111. Next, for example, a silicon oxide film, PSG, BPSG, or BSG is deposited on the entire surface of 50 to 1000 nm, and planarized by, for example, CMP—Chemical Mechanical Polishing— to form the interlayer insulating film 112. Thereafter, the upper part of the dummy gate electrode 101 is patterned by lithography and anisotropic etching, and as shown in FIG. 12C, the interlayer insulating film 112, the interlayer insulating film 111, the buffer insulating film 108, and the insulating film 106, a part of the sidewall insulating film 103 is etched so that the dummy gate electrode 101 is partially exposed.

このとき、膜１１２，１１１，１０８，１０６および１０３をシリコン酸化膜により形成し、絶縁膜１０９をシリコン窒化膜で形成しておくことにより、絶縁膜１０９を残したままで、膜１１２，１１１，１０８，１０６および１０３を選択的にエッチングすることができる。図示説明は省略するが、このエッチングの後、パターニングに用いたレジストは、膜１０２をエッチングする前に、例えば灰化や硫酸過酸化水素水溶液で取り除いておくことが、ゲート絶縁膜１１３をメタルや有機物汚染させないようにするのに望ましい。 At this time, the films 112, 111, 108, 106 and 103 are formed of a silicon oxide film, and the insulating film 109 is formed of a silicon nitride film, so that the films 112, 111, 108 are left with the insulating film 109 remaining. , 106 and 103 can be selectively etched. Although illustration is omitted, the resist used for patterning after this etching is removed by, for example, ashing or sulfuric acid / hydrogen peroxide solution before the film 102 is etched. Desirable to prevent organic contamination.

次いで、例えば、ＨＢｒを含んだガスによる反応性エッチングによって、ダミーゲート電極１０１をすべて取り除く。このとき、膜１１２，１１１，１０８，１０６および１０３は選択性を保つことによって残される。さらに、例えば、希フッ酸や弗化アンモニウム水溶液、またはＨＦ蒸気によって、シリコン酸化膜から成るダミーゲート絶縁膜１０２をすべて取り除く。この際、シリコン酸化膜からなる膜１０８および膜１０３もエッチングされ取り除かれ、シリコン窒化膜からなる側壁絶縁膜１０９が取り残され、その間隔によってゲート長を規定することができる。この膜１０２を取り除く工程では、半導体層１０５にダメージを与えないように、イオンエッチングではなくウェットエッチングで行なうことが望ましい。 Next, for example, all the dummy gate electrodes 101 are removed by reactive etching using a gas containing HBr. At this time, the membranes 112, 111, 108, 106 and 103 are left by maintaining selectivity. Further, for example, all the dummy gate insulating film 102 made of the silicon oxide film is removed by dilute hydrofluoric acid, an aqueous ammonium fluoride solution, or HF vapor. At this time, the film 108 and the film 103 made of the silicon oxide film are also etched away, and the side wall insulating film 109 made of the silicon nitride film is left behind, and the gate length can be defined by the interval. In the step of removing the film 102, it is preferable to perform wet etching instead of ion etching so that the semiconductor layer 105 is not damaged.

次いで、例えばＴｉＯ_２やＡｌ_２Ｏ_３（アルミナ）、あるいは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛からなるゲート絶縁膜１１３を、１０〜２００ｎｍの厚さ全面堆積する。さらに、例えば、poly Ｓｉ，amorphous Ｓｉ，ＴｉＮＷ、Ｐｔ，ＲｕＯ_２またはＩｒＯ_２からなるゲート電極１１４を１０〜２００ｎｍの厚さ全面堆積し、図１３（ｄ）の形状を得る。この際、層間絶縁膜１１１と１１２は、膜１０２と同様にシリコン酸化膜によって形成されており、膜１０２のエッチングの際にさらに後退し、膜１０９より上部ではエッチング開口が大きくなる。よって、この部分のゲート電極１１４の幅も底部分よりも広くなり、いわゆるＴ-shape形状のゲートとなる。この形状は、ゲート電極の抵抗を下げ、かつ、ゲート電極とソース・ドレイン電極との容量を小さく保つのに望ましい。このときの開口幅は、層間絶縁膜１１１の縁が側壁絶縁膜１０９上で留まるようにするのが、良好なＴ-shape形状を形成するのに望ましい。また、ゲート絶縁膜１１３の均一性が良くない場合には、図１３（ｄ）に示すように、積み上げ方向上側に行くに従い一部狭くなる形状が得られる。この状態でゲート電極１１４を堆積すると、図１３（ｄ）に示すように、ゲート電極下部に切り欠き部（割れ目、ボイド―void―）が形成される。 Next, a gate insulating film 113 made of, for example, TiO ₂ or Al ₂ O ₃ (alumina), or a tantalum oxide film, strontium titanate, barium titanate, or lead zirconium titanate is deposited to a thickness of 10 to 200 nm. Further, for example, a gate electrode 114 made of poly Si, amorphous Si, TiNW, Pt, RuO _2, or IrO _{2 is} deposited on the entire surface to a thickness of 10 to 200 nm to obtain the shape of FIG. At this time, the interlayer insulating films 111 and 112 are formed of a silicon oxide film similarly to the film 102, and further recede when the film 102 is etched, and the etching opening becomes larger above the film 109. Therefore, the width of the gate electrode 114 in this portion is also wider than that of the bottom portion, so that a so-called T-shape gate is obtained. This shape is desirable for reducing the resistance of the gate electrode and keeping the capacitance between the gate electrode and the source / drain electrodes small. The opening width at this time is preferably such that the edge of the interlayer insulating film 111 stays on the sidewall insulating film 109 in order to form a good T-shape. Further, when the uniformity of the gate insulating film 113 is not good, as shown in FIG. 13D, a shape that becomes partially narrower toward the upper side in the stacking direction can be obtained. When the gate electrode 114 is deposited in this state, as shown in FIG. 13D, a notch (a crack, void -void-) is formed under the gate electrode.

次いで、例えば、ＣＭＰ―Chemical Mechanical Polishing―法により、ゲート電極１１４を全面平坦化しつつ膜１１３が露出するまでエッチングする。さらに、膜１１３を層間絶縁膜１１２が露出するまで全面エッチングすることにより、図１３（ｅ）の形状を得ている。膜１１３が、後のコンタクト形成工程で容易に異方性エッチングすることが可能であれば、膜１１３を取り除く工程は省略できる。 Next, etching is performed until the film 113 is exposed while planarizing the entire surface of the gate electrode 114 by, for example, a CMP-Chemical Mechanical Polishing-method. Further, the shape of FIG. 13E is obtained by etching the entire surface of the film 113 until the interlayer insulating film 112 is exposed. If the film 113 can be easily anisotropically etched in a subsequent contact formation step, the step of removing the film 113 can be omitted.

これ以降は図示説明を省略するが、例えば、シリコン酸化膜はＢＳＧ，ＰＳＧ，ＢＰＳＧからなる層間絶縁膜１１８を、例えば２０〜１０００ｎｍ堆積した後、リソグラフィーと反応性イオンエッチングにより配線コンタクト１１６を形成する。コンタクト１１６の深さはゲート電極１１４またはソース・ドレイン導電体電極１１５に達するまでとし、コンタクト１１６には、例えば、ＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，Ｗ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，ＴｉＮを堆積または選択成長して埋め込み形成すればよい。さらに、ＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，Ｗからなる金属を厚さ２０〜５００ｎｍ堆積し、上部の配線層１１７を形成して完成する。 After that, although illustration is omitted, for example, an interlayer insulating film 118 made of BSG, PSG, BPSG as the silicon oxide film is deposited, for example, 20 to 1000 nm, and then a wiring contact 116 is formed by lithography and reactive ion etching. . The contact 116 has a depth until it reaches the gate electrode 114 or the source / drain conductor electrode 115. The contact 116 may be, for example, polycrystalline silicon doped with Al, P, or B, WSi, TiSi, W, AlSi, AlSiCu. Cu, TiN may be deposited or selectively grown to be buried. Further, a metal made of polycrystalline silicon doped with Al, P, or B, WSi, TiSi, AlSi, AlSiCu, Cu, W is deposited to a thickness of 20 to 500 nm, and an upper wiring layer 117 is formed to complete.

本第７実施形態に係るＭＩＳ型トランジスタの製造方法を用いれば、ゲート絶縁膜１１３を形成する前に、ソース・ドレイン電極の不純物を活性化しシリサイド形成しているので、高温熱工程および水素アニールなどゲート絶縁膜１１３の特性を悪化させるプロセスをゲート絶縁膜形成後に行なう必要はない。したがって、信頼性の高いプロセスが実現できる。 If the MIS transistor manufacturing method according to the seventh embodiment is used, the silicide of the source / drain electrodes is activated before the gate insulating film 113 is formed. It is not necessary to perform a process for deteriorating the characteristics of the gate insulating film 113 after forming the gate insulating film. Therefore, a highly reliable process can be realized.

さらに、ゲート電極の半導体領域１０５に対向する幅を、（ダミーゲート１０１の幅）＋（絶縁膜１０３の厚さ）＊２＋（絶縁膜１０８の厚さ）＊２−（ゲート絶縁膜１１３の側壁の厚さ）＊２となり、ダミーゲート１０１の幅よりも小さくすることができる。したがって、リソグラフィーよりも小さいゲート長を絶縁膜１０３および絶縁膜１０８の幅を調整することにより実現することができる。 Further, the width of the gate electrode facing the semiconductor region 105 is set to (width of the dummy gate 101) + (thickness of the insulating film 103) * 2 + (thickness of the insulating film 108) * 2- (side wall of the gate insulating film 113) The thickness of the dummy gate 101 can be made smaller. Therefore, a gate length smaller than that of lithography can be realized by adjusting the widths of the insulating film 103 and the insulating film 108.

この構造ではゲート電極１１４と、ソース・ドレイン領域１１０およびチャネル領域との位置関係を示した単体ＭＩＳＦＥＴ平面図を図１１（ａ）および図１１（ｂ）に示す。両図において、符号１１９は、例えば、ＬＯＣＯＳ分離やトレンチ分離から成る素子分離膜を示している。また、コンタクト１１６の位置を、丸印を用いて示しており、ゲート、ソース、およびドレインにそれぞれ１つのコンタクトが形成されている場合を想定している。また半導体領域は、２つのソース・ドレイン電極１１０、および、その間の一点鎖線により挟まれ、これとゲート電極１１４の実線とにより囲まれた長方形の領域となっており、ゲート電極１１４の下に形成された部分の境界を一点鎖線で示している。 In this structure, FIGS. 11A and 11B are plan views of a single MISFET showing the positional relationship between the gate electrode 114, the source / drain region 110, and the channel region. In both figures, reference numeral 119 indicates an element isolation film made of LOCOS isolation or trench isolation, for example. Further, the positions of the contacts 116 are indicated by circles, and it is assumed that one contact is formed for each of the gate, the source, and the drain. The semiconductor region is a rectangular region sandwiched between two source / drain electrodes 110 and a dot-and-dash line between them, and surrounded by the solid line of the gate electrode 114, and is formed under the gate electrode 114. The boundary of the marked part is indicated by a one-dot chain line.

図１１（ａ）では、点線で示すゲート電極１１４の下部幅が素子分離１１９で囲まれた半導体領域上で一定になるようにしている。このようにすることにより、ゲート電極のリソグラフィーが上下方向に合わせずれても、常に一定のゲート長を得ることができ、トランジスタ特性の向上に加えて記憶エラーに対しても抵抗をもたせることができる。図１１（ｂ）は、ゲート電極パターンの変形例で、素子分離１１９と半導体領域との境界でのゲート長（＝ａ）は半導体領域内部のゲート長（＝ｂ）よりも長くなっている。堆積膜によって形成されているゲート絶縁膜１１３では、溝の開口幅が広いほど溝の底面に堆積する膜厚が大きくなっている。したがって、図１１（ｂ）の構造をとることによって、素子分離１１９と半導体領域との境界でのゲート絶縁膜を平面部よりも大きくすることができ、この部分での耐圧やリーク電流特性を向上させることができる。ここで、トレンチ分離を素子分離膜１１９に用いた場合、例えば、ダミーゲート電極１０２をエッチングする工程によって素子分離膜１１９がエッチングされ、半導体領域よりも下に素子分離膜１１９が形成されると、半導体領域が素子分離膜１１９側に凸になり、ゲート電界が集中するために、しきい値の低下が問題となる。しかし、図１１（ｂ）の構造をとることによって解決することができる。 In FIG. 11A, the lower width of the gate electrode 114 indicated by the dotted line is made constant over the semiconductor region surrounded by the element isolation 119. By doing so, even if the lithography of the gate electrode is shifted in the vertical direction, a constant gate length can always be obtained, and in addition to improving the transistor characteristics, it is possible to provide resistance against memory errors. . FIG. 11B shows a modification of the gate electrode pattern. The gate length (= a) at the boundary between the element isolation 119 and the semiconductor region is longer than the gate length (= b) inside the semiconductor region. In the gate insulating film 113 formed by the deposited film, the film thickness deposited on the bottom surface of the groove increases as the opening width of the groove increases. Therefore, by adopting the structure of FIG. 11B, the gate insulating film at the boundary between the element isolation 119 and the semiconductor region can be made larger than the plane portion, and the breakdown voltage and leakage current characteristics at this portion are improved. Can be made. Here, when trench isolation is used for the element isolation film 119, for example, when the element isolation film 119 is etched by a process of etching the dummy gate electrode 102, and the element isolation film 119 is formed below the semiconductor region, Since the semiconductor region is convex toward the element isolation film 119 side and the gate electric field is concentrated, a decrease in threshold value becomes a problem. However, this can be solved by taking the structure of FIG.

なお、本発明は上述した各実施形態に限定されるものではない。上述した実施形態において絶縁膜１２，１１１，１１２，１１３，１０２，１０３，１０６，１０８，１１８，１０９の形成方法としては、熱酸化による酸化膜形成法、３０ｋｅＶ程度の低加速エネルギーで酸素を注入した酸化膜を形成してもよいし、絶縁膜を堆積する方法や、シリコン窒化膜を堆積する方法の何れかにより形成してもよいし、これらを組み合わせて形成してもよい。また、素子分離膜や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。もちろん、この絶縁膜にシリコン窒化膜その他タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜を用いることもできる。 In addition, this invention is not limited to each embodiment mentioned above. In the above-described embodiment, the insulating films 12, 111, 112, 113, 102, 103, 106, 108, 118, 109 are formed by an oxide film forming method by thermal oxidation, and oxygen is implanted with a low acceleration energy of about 30 keV. The oxide film may be formed, or may be formed by either a method of depositing an insulating film, a method of depositing a silicon nitride film, or a combination thereof. In addition, the element isolation film and the insulating film forming method itself are other methods for converting silicon into a silicon oxide film or a silicon nitride film, for example, a method of injecting oxygen ions into the deposited silicon, or a method of oxidizing the deposited silicon. May be used. Of course, a silicon nitride film, a tantalum oxide film, a ferroelectric film such as strontium titanate, barium titanate, lead zirconium titanate, a single layer film of a paraelectric film, or a composite film thereof may be used for this insulating film. it can.

上記の実施形態においては、半導体層７，１０５としてｐ型Ｓｉ基板を用いたが、本発明はこれに限定されず、その代わりにｎ型Ｓｉ基板やＳＯＩ基板、ＧａＡｓ基板、ＩｎＰ基板を用いても良い。また、ｎ型ＭＩＳＦＥＴではなくｐ型ＭＩＳＦＥＴに適用してもよく、その場合、上述の実施形態のｎ型をｐ型、ｐ型をｎ型と読み替え、さらに、ドーピング不純物種のＡｓ、Ｐ、ＳｂをＩｎ、Ｂ、のいずれかと読み替え、イオン注入の場合にはＡｓ、Ｐ、ＳｂをＩｎ、Ｂ、ＢＦ_２のいずれかと読み替えればよい。 In the above embodiment, the p-type Si substrate is used as the semiconductor layers 7 and 105. However, the present invention is not limited to this, and an n-type Si substrate, SOI substrate, GaAs substrate, or InP substrate is used instead. Also good. In addition, the present invention may be applied to a p-type MISFET instead of an n-type MISFET. In this case, the n-type in the above-described embodiment is read as p-type, and the p-type is read as n-type. Further, doping impurity species As, P, Sb May be read as either In or B, and in the case of ion implantation, As, P, and Sb may be read as either In, B, or BF ₂ .

ゲート電極６，１０，１１４は、単結晶シリコン、多結晶シリコン、ポーラス・シリコン、アモルファス・シリコン、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＧａＡｓ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、Ｐｄの金属、合金、あるいはそのシリサイド、ＴａＮ、ＴｉＮ、導電性ナイトライドを用いることもできる。また、これらの積層構造にしてもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。また、ダミーゲート１０は、ＳｉＧｅ，またはＳｉＧｅＣにより形成するのが好ましく、これにより、ダミーゲート１０の除去工程の間のソース・ドレイン領域２に対するエッチングの選択性が高まる。
以上の第７実施形態に係るＭＩＳ型トランジスタおよびその製造方法によればソース・ドレイン領域となる半導体層の上面からチャネル形成面に掛けて傾斜面を形成しているので、ゲート電極下端からの距離を確保することができ、ゲートとソースとの間の容量、およびゲートとドレインとの間の容量をより小さく保つことができるという特有の効果を奏する。 The gate electrodes 6, 10, and 114 are made of single crystal silicon, polycrystalline silicon, porous silicon, amorphous silicon, SiGe mixed crystal, SiGeC mixed crystal, GaAs, W, Ta, Ti, Hf, Co, Pt, or Pd. An alloy, or a silicide thereof, TaN, TiN, or conductive nitride can also be used. Moreover, you may make these laminated structures. In addition, various modifications can be made without departing from the scope of the present invention. The dummy gate 10 is preferably formed of SiGe or SiGeC, which increases the etching selectivity with respect to the source / drain region 2 during the process of removing the dummy gate 10.
According to the MIS transistor and the method for manufacturing the same according to the seventh embodiment described above, the inclined surface is formed from the upper surface of the semiconductor layer serving as the source / drain region to the channel formation surface, so the distance from the lower end of the gate electrode And the capacitance between the gate and the source and the capacitance between the gate and the drain can be kept smaller.

また、ゲート電極の形状をＴ字状とすることにより、ゲート電極の抵抗を下げることができ、かつ、ゲート電極とソース・ドレイン電極との容量を小さく保つことができるという特有の効果を奏する。 Further, by making the shape of the gate electrode T-shaped, it is possible to reduce the resistance of the gate electrode, and to obtain a specific effect that the capacitance between the gate electrode and the source / drain electrodes can be kept small.

本発明の第１実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。1 is a cross-sectional view showing a configuration of a MIS transistor according to a first embodiment of the present invention. 第１実施形態に係るＭＩＳ型トランジスタの製造方法における各工程（ａ）ないし（ｅ）を示す断面図。Sectional drawing which shows each process (a) thru | or (e) in the manufacturing method of the MIS type transistor which concerns on 1st Embodiment. 本発明の第２実施形態に係るＭＩＳ型トランジスタの製造方法の工程（ａ）ないし（ｅ）を示す断面図。Sectional drawing which shows process (a) thru | or (e) of the manufacturing method of the MIS type transistor which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。Sectional drawing which shows the structure of the MIS transistor which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係るＭＩＳ型トランジスタの製造方法における各工程（ａ）ないし（ｅ）を示す断面図。Sectional drawing which shows each process (a) thru | or (e) in the manufacturing method of the MIS type transistor which concerns on 4th Embodiment of this invention. 本発明の第４実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。Sectional drawing which shows the structure of the MIS transistor which concerns on 4th Embodiment of this invention. 本発明の第５実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。Sectional drawing which shows the structure of the MIS transistor which concerns on 5th Embodiment of this invention. 本発明の第５実施形態に係るＭＩＳ型トランジスタの製造方法における各工程（ａ）ないし（ｅ）を示す断面図。Sectional drawing which shows each process (a) thru | or (e) in the manufacturing method of the MIS type transistor which concerns on 5th Embodiment of this invention. 本発明の第６実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。Sectional drawing which shows the structure of the MIS transistor which concerns on 6th Embodiment of this invention. 本発明の第７実施形態に係る半導体装置の構成を示す断面図。Sectional drawing which shows the structure of the semiconductor device which concerns on 7th Embodiment of this invention. 図１０に示す半導体装置のそれぞれ異なる断面（ａ）および（ｂ）の平面構成を示す平面図。FIG. 11 is a plan view showing a planar configuration of different cross sections (a) and (b) of the semiconductor device shown in FIG. 10; 第７実施形態の半導体装置の製造工程（ａ）および（ｂ）を示す断面図。Sectional drawing which shows the manufacturing process (a) and (b) of the semiconductor device of 7th Embodiment. 図１２の続きの製造工程（ｄ）および（ｅ）を示す断面図。Sectional drawing which shows the manufacturing process (d) and (e) of a continuation of FIG. 従来のＭＩＳ型トランジスタの構成を示す断面図。Sectional drawing which shows the structure of the conventional MIS type | mold transistor.

Explanation of symbols

１半導体基板
２ソース・ドレイン領域
２Ａソース領域
２Ｂドレイン領域
２ａ第１の不純物拡散領域
２ｂ第２の不純物拡散領域
４溝
５高誘電体ゲート絶縁膜
６ゲート電極
７チャネル形成面
９シリコン酸化膜
１０ポリシリコン
１０１ダミーゲート電極
１０２ダミーゲート絶縁膜
１０４半導体領域
１１１絶縁膜
１１２絶縁膜
１１３ゲート絶縁膜
１１４ゲート電極
１１５導電体層 1 semiconductor substrate 2 source / drain region 2A source region 2B drain region 2a first impurity diffusion region 2b second impurity diffusion region 4 groove 5 high dielectric gate insulating film 6 gate electrode 7 channel formation surface 9 silicon oxide film 10 poly Silicon 101 Dummy gate electrode 102 Dummy gate insulating film 104 Semiconductor region 111 Insulating film 112 Insulating film 113 Gate insulating film 114 Gate electrode 115 Conductor layer

Claims

In a MIS transistor comprising a semiconductor substrate, a source / drain region formed on the substrate, and a gate electrode provided above a channel region between the source / drain regions,
The upper surface of the source / drain region provided across the channel formation surface is raised above the channel formation surface, and the upper surface of the source / drain region is formed lower than the height of the bottom of the gate electrode, and And an inclined surface that inclines so as to gradually fall from the upper surface of the source / drain region to the channel formation surface,
The MIS transistor characterized in that the shape of the gate electrode surrounded by the gate insulating film provided on the upper side of the channel forming surface has a T-shaped cross section with the lower side tapered through the step portion. .

2. The MIS transistor according to claim 1, wherein a material of the gate insulating film is a high dielectric film.

A method of manufacturing a MIS transistor comprising a semiconductor substrate, a source / drain region formed on the substrate, and a gate electrode provided above a channel region between the source / drain regions,
The first semiconductor layer surrounded by the channel forming surface on the dummy gate insulating film selectively formed, and the step of forming by a method comprising the least lithography dummy gate electrode including a second semiconductor layer When,
Said third semiconductor layer serving as source and drain regions sandwiching the channel forming surface and a region of the semiconductor substrate selectively deposited, gradually from the raised position than the channel formation surface to the channel formation surface a step you forming an inclined surface so as drops,
Before or after the step of depositing the third semiconductor layer to be the source / drain regions , impurities are diffused on the surface of the semiconductor substrate using the second semiconductor layer as a mask, and the periphery of the channel formation surface forming an impurity diffusion region,
Forming a first insulating film on sidewalls of the dummy gate electrode and the dummy gate insulating film after forming the impurity region;
Removing the dummy gate electrode and the dummy gate insulating film by etching so that a first groove is formed inside the first insulating film ;
A second groove narrower than the first groove is formed on the center side of the first groove, and the lower surface of the gate electrode is positioned higher than the upper surface of the third semiconductor layer. Forming a gate insulating film by depositing a second insulating film thicker than the third semiconductor layer in and around the first groove ;
Depositing a gate electrode on an upper surface of the gate insulating film so as to fill the second trench, and forming a gate electrode having a T-shaped cross section;
A method of manufacturing a MIS transistor, comprising:

4. The method of manufacturing a MIS transistor according to claim 3, wherein the material of the gate insulating film is a high dielectric film.