JP4561665B2 - 検証シミュレータ及び検証シミュレーション方法 - Google Patents

Description

本発明は、検証シミュレータ及び検証シミュレーション方法に関する。

液晶パネルなどの表示パネルを駆動するデバイスとして表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、実際にその製造を開始する前に、動作確認のための検証シミュレーションが必要になる。

また表示ドライバには、低消費電力化のために、ＦＲＣ（Frame Rate Control）方式を採用するものがある。このＦＲＣ方式は、画像データが例えば６４階調（６ビット）である場合に、６４階調のデータを３３階調に縮小し、人間の視覚を利用して３３階調の画像を時系列上の各フレーム画像の重なり具合であたかも６４階調のように見せる方式である。即ち所定ビット数の階調データに対応した各色成分のドットの輝度を時間差を設けて変更することで、見かけ上の階調数をより多くする方式である。

このようなＦＲＣ方式の表示ドライバの検証手法として、元の画像データを、ＦＲＣ方式と同じアルゴリズムで変換して期待値データを生成し、この期待値データと、出力された１フレーム分の階調電圧データとを比較する手法が考えられる。

しかしながら、この手法では、ライン処理ができないため、表示ドライバに対してスクロールコマンドやパーシャルコマンドが発行された場合に、期待値データの生成が困難であるという問題がある。また１フレーム画像の単位でしかコンペア処理ができないという問題もある。
特開平１１−２５１４０号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、検証の効率化を図れる検証シミュレータ及び検証シミュレーション方法を提供することにある。

本発明は、デバイスの動作が記述されたモデルの情報を記憶する記憶部と、前記モデルとテスト入力情報とに基づいて検証対象デバイスのシミュレーション処理を行うシミュレーション処理部とを含み、前記モデルは、表示ドライバの動作が記述された表示ドライバモデルを含み、前記表示ドライバモデルは、階調データに対してＦＲＣ（Frame Rate Control）処理を施し、ＦＲＣ処理後の階調データに対応する階調電圧を出力するデータドライバの動作が記述されたデータドライバモデルを含み、前記データドライバモデルは、階調データが入力され、ＦＲＣ処理後の階調データに対応した階調電圧の期待値データを出力するルックアップテーブルを含み、前記シミュレーション処理部は、前記データドライバモデル、前記ルックアップテーブルに階調データを入力し、ＦＲＣ処理後の階調データに対応して前記データドライバモデルから出力された階調電圧データと、前記ルックアップテーブルから出力された階調電圧の期待値データとをコンペアするシミュレーション処理を行う検証シミュレータに関係する。

本発明によれば、ＦＲＣ処理後の階調データに対応した期待値データを出力するルックアップテーブルが設けられる。そしてＦＲＣ処理後の階調データによりデータドライバモデルから出力された階調電圧データと、ルックアップテーブルからの期待値データのコンペアが行われる。このようにすれば、このコンペア結果を確認するだけで、回路の設計ミスを発見できるため、設計効率を向上できる。またデータドライバモデルのルックアップテーブルを用いて検証が行われるため、期待値データと階調電圧データのコンペアが確実に行われるようになり、検証精度を向上できる。

また本発明では、前記ルックアップテーブルとして、各データ線毎に複数のルックアップテーブルが用意され、前記データドライバモデルでは、ＦＲＣ制御信号を生成するＦＲＣ制御回路と、前記ＦＲＣ制御信号と階調データの下位ビットに基づき階調データに対してＦＲＣ処理を施すＦＲＣ処理回路の動作が記述され、前記シミュレーション処理部は、前記ＦＲＣ制御信号に基づいて、前記複数のルックアップテーブルの中からＦＲＣ制御信号に対応したルックアップテーブルを選択し、選択されたルックアップテーブルから出力された階調電圧の期待値データと、前記データドライバモデルから出力された階調電圧データとをコンペアするようにしてもよい。

このようにすれば、複数のルックアップテーブルを利用して、ＦＲＣ方式の表示ドライバにおける期待値データと階調電圧のコンペアを実現できるようになる。

また本発明では、前記シミュレーション処理部は、階調データの反転を指示するデータ反転信号に基づいて、前記複数のルックアップテーブルの中から前記データ反転信号に対応したルックアップテーブルを選択し、選択されたルックアップテーブルから出力された階調電圧の期待値データと、前記データドライバモデルから出力された階調電圧データとをコンペアするようにしてもよい。

このようにすれば、複数のルックアップテーブルを利用して、階調データの反転についても検証できるようになる。

また本発明では、前記シミュレーション処理部は、前記データドライバのうち、ＦＲＣ制御信号を生成するＦＲＣ制御回路と、前記ＦＲＣ制御信号と階調データの下位ビットに基づき階調データに対してＦＲＣ処理を施すＦＲＣ処理回路については、ネットリストを使用してシミュレーション処理を行うようにしてもよい。

このようにすれば、ネットリストを使用してシミュレーション処理を行うことができるため、シミュレーション精度を向上できる。

また本発明では、前記シミュレーション処理部は、階調電圧の期待値データと前記データドライバモデルから出力された階調電圧データとが異なっている場合に、エラーメッセージファイルを出力するようにしてもよい。

このようにすれば、設計者は、このエラーメッセージファイルを見ることで不一致エラーの場所を特定できるため、検証作業を効率化できる。

また本発明では、前記モデルは、前記表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデルを含み、前記シミュレーション処理部は、ＦＲＣ処理後のＮビット（Ｎ＞２）の階調データを、各データ線毎に設けられた前記データドライバモデルの各内部レジスタに格納し、前記各内部レジスタに格納されたＮビットの階調データを、階調電圧データとして前記表示パネルモデルに入力するシミュレーション処理を行うようにしてもよい。

このようにすれば、仮想的な内部レジスタを設けるだけで、データドライバのアナログ動作を擬似的にシミュレーションできるようになる。従って、簡素なモデルを使用しながらも、アナログ制御動作などをデジタル論理シミュレーションで検証でき、検証効率を向上できる。

また本発明では、前記モデルは、前記表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデルを含み、前記シミュレーション処理部は、前記テスト入力情報と前記表示ドライバモデルと前記表示パネルモデルに基づいてシミュレーション処理を行い、前記表示パネルに表示されるべき画像を表示装置に表示するための画像データファイルに、シミュレーション結果データをフォーマット変換して出力するようにしてもよい。

本発明によれば、画像データファイルは、表示パネルに表示されるべき画像を表示装置に表示するためのファイルになっている。従って設計者は、この画像データファイルに基づいて表示装置に画像を表示することで、表示ドライバの動作を検証できる。従って設計者は、シミュレーション結果を、表示画像という形で視覚的に瞬時に捉えることが可能になるため、バグ発見や検証作業を容易化できる。

また本発明では、前記表示ドライバモデルは、表示制御信号を生成するロジック回路の動作が記述されたロジック回路モデルを含み、前記シミュレーション処理部は、前記ロジック回路モデルとして前記ロジック回路のネットリストを使用するようにしてもよい。

このようにすれば、様々な仕様の表示ドライバに対して本発明の検証シミュレーション手法を容易に適用できるようになる。

また本発明では、前記モデルは、前記表示ドライバの外部デバイスが含む外部インターフェース回路の動作が記述された外部インターフェース回路モデルを含み、前記テスト入力情報は、前記表示ドライバのレジスタに設定されるべきコマンドが記述されたコマンドファイルを含み、前記シミュレーション処理部は、前記コマンドファイルを前記外部インターフェース回路モデルに入力し、前記コマンドファイルに基づき前記外部インターフェース回路モデルにより生成された所与の形式のインターフェース信号のデータを、前記表示ドライバモデルに入力するシミュレーション処理を行うようにしてもよい。

このようにすれば、コマンドが羅列されたコマンドファイルを作成するだけで、様々な形式のインターフェース信号のデータが生成されて表示ドライバモデルに入力されるようになり、テスト入力情報の作成を容易化できる。

また本発明では、前記インターフェース信号は、ＭＰＵインターフェース信号、ＲＧＢインターフェース信号、シリアルインターフェース信号及びＹＵＶインターフェース信号の少なくとも１つを含み、前記シミュレーション処理部は、前記外部インターフェース回路モデルにより生成された前記ＭＰＵインターフェース信号、前記ＲＧＢインターフェース信号、前記シリアルインターフェース信号及び前記ＹＵＶインターフェース信号の少なくとも１つのインターフェース信号のデータを、前記表示ドライバモデルに入力するシミュレーション処理を行うようにしてもよい。

また本発明は、デバイスの動作が記述されたモデルとテスト入力情報とに基づいて検証対象デバイスのシミュレーション処理を行う検証シミュレーション方法であって、前記モデルは、表示ドライバの動作が記述された表示ドライバモデルを含み、前記表示ドライバモデルは、階調データに対してＦＲＣ（Frame Rate Control）処理を施し、ＦＲＣ処理後の階調データに対応する階調電圧を出力するデータドライバの動作が記述されたデータドライバモデルを含み、前記データドライバモデルは、階調データが入力され、ＦＲＣ処理後の階調データに対応した階調電圧の期待値データを出力するルックアップテーブルを含み、前記データドライバモデル、前記ルックアップテーブルに階調データを入力し、ＦＲＣ処理後の階調データに対応して前記データドライバモデルから出力された階調電圧データと、前記ルックアップテーブルから出力された階調電圧の期待値データとをコンペアするシミュレーション処理を行う検証シミュレーション方法に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示ドライバ
図１に、本実施形態の検証シミュレータの検証対象デバイスである表示ドライバ５１０の構成例を示す。なお表示ドライバ５１０の構成は図１に限定されるものではなく、種々の変形実施が可能である。

表示パネル５１２は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル５１２は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル５１２は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。

表示メモリ５２０（ＲＡＭ）は画像データを記憶する。メモリセルアレイ５２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ５２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ５２２のワード線の選択処理を行う。カラムアドレスデコーダ５２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ５２２のビット線の選択処理を行う。ライト／リード回路５２８（ＭＰＵライト／リード回路）はメモリセルアレイ５２２への画像データのライト処理や、メモリセルアレイ５２２からの画像データのリード処理を行う。

ロジック回路５４０（例えば自動配置配線回路）は、表示タイミングやデータ処理タイミングを制御するための表示制御信号を生成する。このロジック回路５４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路５４２は各種制御信号を生成したり、装置全体の制御を行う。表示タイミング制御回路５４４は表示タイミングの制御信号を生成し、表示メモリ５２０から表示パネル５１２側への画像データの読み出しを制御する。

内部インターフェース回路５４５（ドライバ側インターフェース回路）は、外部デバイス（ホストデバイス等）とのインターフェース処理を行う回路であり、ホストインターフェース回路５４６、ＲＧＢインターフェース回路５４８を含む。ホスト（ＭＰＵ）インターフェース回路５４６は、ホストからのアクセス毎に内部パルスを発生して表示メモリ５２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路５４８は、ドットクロックにより動画のＲＧＢデータを表示メモリ５２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路５４６、ＲＧＢインターフェース回路５４８のいずれか一方のみを設ける構成としてもよい。或いは、カメラデバイス等とのインターフェースを実現するＹＵＶインターフェース回路を設けてもよい。或いは、シリアルバスを介した高速シリアル転送を実現する高速シリアルインターフェース回路を設けてもよい。この高速シリアル転送では、シリアルバスの差動信号線を電流駆動又は電圧駆動することにより、外部デバイス（ホストデバイス等）との間での高速シリアル転送が実現される。

データドライバ５５０は、表示パネル５１２のデータ線を駆動するためのデータ信号（階調電圧）を出力する回路である。具体的にはデータドライバ５５０は、表示メモリ５２０から画像データである階調データを受け、階調電圧生成回路６１０から複数（例えば３３段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、階調データに対応する階調電圧を選択して、データ信号（データ電圧）として表示パネル５１２の各データ線に出力する。

走査ドライバ５７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネル５１２の各走査線に出力する。なお走査ドライバ５７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路５９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を電源電圧として、データドライバ５５０、走査ドライバ５７０、階調電圧生成回路６１０に供給する。

階調電圧生成回路６１０（γ補正回路）は階調電圧を生成する回路である。具体的には、内蔵する電圧分割回路（選択用電圧生成回路）が分割電圧を生成し、内蔵する階調電圧生成回路が、生成された分割電圧の中から例えば３３個（３３階調）の階調電圧を選択して、データドライバ５５０に出力する。

２．検証シミュレータ
図２に本実施形態の検証シミュレータの構成例を示し、図３に検証シミュレータのシミュレーション環境の例を示す。

図２において、記憶部２００は、表示ドライバ、表示パネル、外部デバイス（ホストデバイス）などのデバイスの動作が記述されたモデルの情報を記憶する。この記憶部２００の機能は、検証用のワークステーション（広義にはコンピュータシステム）に組み込まれるメモリ（ＲＡＭ）やハードディスクなどのハードウェアにより実現される。また記憶部２００にその情報が記憶されるモデルとしては、Verilogのビヘイビア（Behavior)モデルなどの抽象度が高いビヘイビアレベルのモデルや、ビヘイビアレベルより抽象度が低いＲＴＬ（Register Transfer Level）のモデルや、ＲＴＬよりも抽象度が低いネットリストなどの論理レベルのモデルを用いることができる。

シミュレーション処理部２１０（シミュレーション実行部）は、記憶部２００に記憶されたモデルと、テスト入力情報１５０とに基づいて、検証対象デバイスのシミュレーション処理を行う。このシミュレーション処理部２１０の機能は、検証用ワークシステムに組み込まれるＣＰＵなどのハードウェアと、検証用ソフトウェアにより実現できる。そして検証用ソフトウェアとしては、Verilogなどの論理シミュレーションのソフトウェアを使用してもよいし、ＳＰＩＣＥなどのアナログシミュレーションのソフトウェアを使用したり、論理シミュレーションのソフトウェアとアナログシミュレーションのソフトウェアを混在させたものを使用してもよい。

テスト入力情報１５０（テストベンチ、テストデータ）は、コマンドファイル１５２を含むことができる。このコマンドファイル１５２には、表示ドライバ（広義には検証対象デバイス）を動作させるためのコマンドとレジスタ（コマンドレジスタ）に設定されるべきパラメータが記述されている。即ちコマンドファイル１５２には、これらのコマンドが羅列されて記述される。またテスト入力情報１５０は、ＲＧＢデータなどの画像データ１５４を含むことができる。この画像データ１５４は、テスト入力用の画像データファイル１５６から抽出できる。

シミュレーション処理部２１０が出力する画像データファイル１６０は、テスト入力情報１５０が含む画像データ１５４により表示パネルに表示されるべき画像を、検証用ワークステーションの表示装置（ＣＲＴ、モニタ）に表示するためのものである。この画像データファイル１６０としては、ＡＳＣＩＩ形式で最も簡単なＰＰＭ（Portable Pix Map）の画像形式などを用いることができる。ＰＰＭを用いればＵＮＩＸ（登録商標）のユーティリティソフトなどにより、ワークステーションの表示装置に画像データを容易に表示できる。

図３に示すようにシミュレーション環境を構成するモデルとしては、表示ドライバの動作が記述された表示ドライバモデル１０や、表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデル９０がある。また表示ドライバの外部デバイスが含む外部インターフェース回路（ホスト側インターフェース回路）の動作が記述された外部インターフェース回路モデル１３０がある。

なお表示ドライバの初期状態を設定するための不揮発性メモリ（ＥＥＰＲＯＭ）の動作が記述された不揮発性メモリモデルを用いてもよい。また外部インターフェース回路を含む外部デバイスとしては、ＭＰＵ（Micro Processor Unit）、ベースバンドエンジン、アプリケーションプロセッサ、画像処理コントローラ（表示コントローラ）などのデバイス（ホストデバイス）がある。

図３では表示ドライバモデル１０は、データ信号（階調電圧データ）を出力するデータドライバの動作が記述されたデータドライバモデル２０を含む。また走査信号を出力する走査ドライバの動作が記述された走査ドライバモデル３０や、画像データである階調データを記憶する表示メモリの動作が記述された表示メモリモデル４０を含む。また表示ドライバモデル１０は、電源回路の動作が記述された電源回路モデル５０や、階調電圧を生成する階調電圧生成回路の動作が記述された階調電圧生成回路モデル６０や、表示制御信号を少なくとも生成するロジック回路の動作が記述されたロジック回路モデル７０を含む。またＭＰＵインターフェース回路やＲＧＢインターフェース回路やＹＵＶインターフェース回路や高速シリアルインターフェース回路などの内部インターフェース回路の動作が記述された内部インターフェース回路モデル８０を含む。

そして本実施形態では、表示ドライバモデル１０が、階調データに対してＦＲＣ（Frame Rate Control）処理を施しＦＲＣ処理後の階調データに対応する階調電圧を出力するデータドライバの動作が記述されたデータドライバモデル２０を含む。またデータドライバモデル２０（表示ドライバモデル１０）は、階調データが入力され、ＦＲＣ処理後の階調データに対応した階調電圧（ＦＲＣ処理後の階調データによりデータドライバから出力されるべき階調電圧）の期待値データを出力するルックアップテーブルを含む。

そして図２のシミュレーション処理部２１０は、テスト入力情報１５０と表示ドライバモデル１０に基づいてシミュレーション処理を行う。具体的には、データドライバモデル２０及びルックアップテーブルに階調データを入力し、ＦＲＣ処理後の階調データに対応してデータドライバモデル２０から出力された階調電圧データと、ルックアップテーブルから出力された階調電圧の期待値データとの自動コンペアを行う。

更に具体的には本実施形態では、ルックアップテーブルとして、各データ線毎に複数のルックアップテーブルが用意される。即ちデータドライバモデル２０の中に、各データ線毎に複数のルックアップテーブル（ルックアップテーブルのインスタンス）が記述される。またデータドライバモデル２０では、ＦＲＣ制御信号を生成するＦＲＣ制御回路と、ＦＲＣ制御信号と階調データの下位ビット（例えば最下位ビット、或いは最下位及びその上位ビット）に基づき階調データに対してＦＲＣ処理を施すＦＲＣ処理回路の動作が記述される。例えば、データドライバのうちＦＲＣ制御回路とＦＲＣ処理回路については、ネットリスト（インバータ、ＮＡＮＤ、ＮＯＲ等のネットリスト）を使用する。そしてシミュレーション処理部２１０は、ＦＲＣ制御信号に基づいて、複数のルックアップテーブルの中からＦＲＣ制御信号やデータ反転信号に対応したルックアップテーブルを選択し、選択されたルックアップテーブルから出力された階調電圧の期待値データと、データドライバモデル２０から出力された階調電圧データとをコンペアする。そしてシミュレーション処理部２１０は、階調電圧の期待値データとデータドライバモデル２０からの階調電圧データとが異なっていた場合には、各データ線（サブピクセル）毎のエラーメッセージが記述されたエラーメッセージファイルを作成して出力する。

またシミュレーション処理部２１０は、各データ線毎にＮビット（Ｎ＞２）の階調電圧データ（データ信号）を、データドライバモデル２０から表示パネルモデル９０に入力するシミュレーション処理を行うようにしてもよい。具体的にはシミュレーション処理部２１０は、ＦＲＣ処理後のＮビットの階調データを、データ線毎に設けられた仮想的な内部レジスタに格納し、格納されたＮビットの階調データを、階調電圧データ（データ信号）として表示パネルモデル９０に入力する。

図３に示すように本実施形態によれば、表示パネルモデル９０、外部インターフェース回路モデル１３０などの周辺デバイスのモデルを加えた実装イメージでのシステムシミュレーションを実現できる。また表示ドライバ内部のアナログブロックを、Verilogのビヘイビアモデルなどでモデル化している。またシミュレーション結果の変換を行い、表示イメージでの視覚検証を可能にしている。

具体的には外部インターフェース回路モデル１３０（ＭＰＵモデル）に、テストベンチとして記述されたコマンドファイル１５２（ＭＰＵコマンド）を入力し、外部インターフェース回路モデル１３０の変換処理により、ＭＰＵインターフェース信号やＲＧＢインターフェース信号などのインターフェース信号のデータを生成する。そして、表示ドライバモデル１０の端子に、インターフェース信号のバイナリデータを入力する。同様に、画面に表示させる画像データ１５４も、外部インターフェース回路モデル１３０を介して表示ドライバモデル１０に入力する。この画像データ１５４としては例えばＲＧＢフォーマットのデータを使用する。なおＹＵＶフォーマットのデータを使用してもよい。

また表示ドライバの内部ブロックは、ロジック回路（ゲートアレイ）以外は、アナログ回路を含むアナログブロックが大半を占める。そしてアナログブロックは、ネットリスト出力によるVerilogの論理シミュレーションでは正しい動作を検証できないため、ブロックレベルの動作を記述したVerilogのビヘイビアモデルを使用する。このアナログブロックのビヘイビアモデルの作り方により、アナログ動作の検証レベルが変わってくるが、本実施形態では、例えばパワーオンシーケンスなどのアナログ制御動作を、論理シミュレーションで検証可能にしている。

具体的にはアナログブロックのビヘイビアモデルの特殊表現としては以下のものがある。例えばデータドライバでは表示メモリからの階調データをＤ／Ａ変換して、階調電圧であるデータ電圧を発生させている。しかしながら、階調電圧値はアナログ値であり、論理シミュレーターでは表現できない。そこでＦＲＣ処理後の階調データを、データドライバモデル２０に設けられた仮想的な各内部レジスタに格納する。そして各内部レジスタに格納された階調データを、階調電圧データとして表示パネルモデル９０に入力する。

また表示パネルの走査信号に出力される走査電圧値はアナログ値であり、論理シミュレーションでは表現できない。そこで走査ドライバモデル３０では、走査電圧（選択電圧）の発生を論理「１」で表現している。

また昇圧動作による発生電圧の電位差はアナログ値であり、論理シミュレーションでは表現できない。そこで電源回路モデル５０では、昇圧条件を判定し、昇圧電圧の発生を論理「１」で表現している。即ち昇圧条件が満たされると、論理「１」を出力するようにしている。同様に抵抗分割により得られる階調電圧値はアナログ値であり、論理シミュレーションでは表現できない。そこで階調電圧生成回路モデル６０では、動作条件を判定し、階調電圧の発生を論理「１」で表現している。即ち動作条件が満たされると、論理「１」を出力するようにしている。そして電源回路や階調電圧生成回路が正常に動作していないと、これらの回路から信号を受けて動作するデータドライバや走査ドライバが動作しないように、データドライバや走査ドライバのビヘイビアモデルを作成する。即ち電源回路モデル５０や階調電圧生成回路モデル６０から論理「１」が出力されていないと動作を開始しないようなモデルに、データドライバモデル２０や走査ドライバモデル３０を作成する。こうすることで、パワーオンシーケンスなどのアナログ制御動作が、論理シミュレーションで検証可能になる。

なお図３では、ロジック回路モデル７０として、ロジック回路（ゲートアレイ）のネットリストを使用している。即ちロジック回路（図１の５４０）は、アナログ要素を含まず、ネットリストをそのままVerilog等の論理シミュレータに入力できる。またロジック回路の構成、動作は、仕様により随時変更される。従って、ロジック回路モデル７０については、ロジック回路のネットリストをそのまま使用してVerilog等の論理シミュレーションを行うようにする。こうすることでシミュレーション精度を向上できると共に、様々な仕様の表示ドライバに対して本実施形態の検証シミュレーション手法を容易に適用できるようになる。なお内部インターフェース回路モデル８０についても、少なくともその一部に内部インターフェース回路のネットリストを使用するようにしてもよい。

３．データドライバの構成
図４にデータドライバ５５０の詳細な構成例を示す。データドライバ５５０は、各データ線（ＳＳ１、ＳＳ２・・・）毎に設けられたドライバセル５５２と、ＦＲＣ制御回路５５１を含む。そしてこのドライバセル５５２は、データラッチ回路５５４、ＦＲＣ処理回路５５６、Ｄ／Ａ変換回路５５８、出力回路（オペアンプ部）５６２を含む。

データ線ＳＳ１に対応して設けられたデータラッチ回路５５４は、表示メモリ５２０からの６ビットの階調データＧＤ１［５：０］をラッチする。

ＦＲＣ制御回路５５１はＦＲＣ制御信号ＦＲＣＣを生成する。このＦＲＣ制御信号ＦＲＣＣは第１、第２のＦＲＣ制御信号ＦＲＣ＿Ａ、ＦＲＣ＿Ｂを含むことができる。ＦＲＣ処理回路５５６はＦＲＣ制御信号ＦＲＣＣと、階調データＧＤ１［５：０］の下位ビット（例えば下位２ビット或いは最下位ビット）に基づき、階調データＧＤ１［５：０］に対してＦＲＣ処理を施す。

Ｄ／Ａ変換回路５５８はＦＲＣ処理後の階調データ（例えば５ビットの階調データ）をアナログの階調電圧（データ電圧）にＤ／Ａ変換する。具体的には階調電圧生成回路６１０からの階調電圧の中から、ＦＲＣ処理後の階調データに対応する電圧を選択することで、Ｄ／Ａ変換を実現する。

出力回路５６２は、データ信号（階調電圧）のインピーダンス変換処理を行う。例えば出力回路５６２は、オペアンプやスイッチ素子を含み、オペアンプによるデータ線ＳＳ１の駆動や、Ｄ／Ａ変換回路５５８によりデータ線ＳＳ１を直接駆動するＤＡＣ駆動を行う。また出力回路５６２はデータ線ＳＳ１の電圧設定等も行う。例えば表示パネルの表示オフコマンドが入力された場合に、データ線ＳＳ１の電圧をローレベル等に設定する。このようにすれば、表示パネルの表示オフコマンドが入力された場合に、表示パネルを直ぐに白表示（ノーマリーホワイト液晶の場合）等にすることが可能になる。

なお図４に示すように、データ線ＳＳ１、ＳＳ２、ＳＳ３の各々は、画素を構成するＲ、Ｇ、Ｂの各サブピクセル（ドット）に割り当てられ、データ線ＳＳ４、ＳＳ５、ＳＳ６の各々も、画素を構成するＲ、Ｇ、Ｂの各サブピクセルに割り当てられる。他のデータ線も同様である。

４．ＦＲＣ方式
次にＦＲＣ方式について説明する。ＦＲＣ方式は、画素（又はサブ画素）の輝度を時間差を設けて変更することで、少ないビットの数の階調データで、より多くの階調数で画像を表現する技術である。例えば、ある画素に着目した場合に、輝度が低い階調ＧＳ１の画素を表示した後に、輝度が高い階調ＧＳ２の画素を表示させる。こうすることで、その画素を見る人に対し、階調ＧＳ１、ＧＳ２の中間の階調である階調ＧＳ３の輝度で表示されたように見せかけることができる。このようなＦＲＣを実現する場合、各画素（各サブ画素）の輝度の調整の仕方を定義するＦＲＣパターンが用いられる。

図５に、ＦＲＣ制御回路５５１（広義には制御回路）により生成される第１、第２のＦＲＣ制御信号ＦＲＣ＿Ａ、ＦＲＣ＿Ｂの信号波形例を示す。これらのＦＲＣ制御信号ＦＲＣ＿Ａ、ＦＲＣ＿Ｂは、垂直同期信号（フレーム信号）ＦＲと水平同期信号（ラッチパルス信号）ＬＰに基づき生成され（ＦＲ、ＬＰに基づき変化し）、互いに逆位相の信号となっている。そしてＦＲＣ制御信号ＦＲＣ＿Ａは、信号線ＳＳ１（Ｒ）、ＳＳ２（Ｇ）、ＳＳ３（Ｂ）に対応するＦＲＣ処理回路５５６に入力され、ＦＲＣ制御信号ＦＲＣ＿Ｂは、信号線ＳＳ４（Ｒ）、ＳＳ５（Ｇ）、ＳＳ６（Ｂ）に対応するＦＲＣ処理回路５５６に入力される。他のＦＲＣ処理回路５５６についても同様である。これらのＦＲＣ制御信号ＦＲＣ＿Ａ、ＦＲＣ＿Ｂにより、明パターンと暗パターンを切り替えることで、ＦＲＣ方式の駆動が実現される。

図６では、輝度を高くする画素と輝度を低くする画素が隣接するように定義された、いわゆる市松模様のＦＲＣパターンＦＰ１、ＦＰ２が画面全体に仮想的に配置される。また図６では、横グラデーション画像（元画像）の表示パターンＤＩＳＰ１として、水平方向及び垂直方向に並ぶ１０画素×１０画素の画像を示している。即ち、図６において各画素の階調データが０、１、２、・・・９の順に、水平方向に連続的に変化している。このような表示パターンＤＩＳＰ１に対し、互いに要素データが反転した関係にある市松模様のＦＲＣパターンＦＰ１、ＦＰ２を用いてＦＲＣ処理を行う場合を考える。ＦＲＣパターンＦＰ１、ＦＰ２では、斜線が施されない正方形の部分が「明パターン」を示し、斜線が施された正方形の部分が「暗パターン」を示す。

図６において、表示パターンＤＩＳＰ１に対してＦＲＣパターンＦＰ１を用いたＦＲＣ処理後の表示パターンをＦＤＩＳＰ１とし、表示パターンＤＩＳＰ１に対してＦＲＣパターンＦＰ２を用いたＦＲＣ処理後の表示パターンをＦＤＩＳＰ２とする。表示パターンＦＤＩＳＰ１、ＦＤＩＳＰ２では、輝度を低くする処理が行われた画素の階調データを四角で囲み、輝度を高くする処理が行われた画素の階調データを丸で囲んで示している。

このようなＦＲＣ処理後の表示パターンＦＤＩＳＰ１、ＦＤＩＳＰ２を用いて交互に表示パネルが駆動される。この際、画面全体において、輝度を高くする処理が行われた画素と輝度を低くする処理が行われる画素が、時間的にも空間的にも分散されるため、画質劣化を防止できる。

図６のＦＲＣパターンＦＰ１、ＦＰ２は図５のＦＲＣ制御信号ＦＲＣ＿Ａ、ＦＲＣ＿Ｂにより実現される。

例えば第１の垂直走査期間の第１の水平走査期間では、図５のＥ１に示すように、信号ＦＲＣ＿Ａは、明パターンを指示するＨレベルになり、信号ＦＲＣ＿Ｂは、暗パターンを指示するＬレベルになる。そして図４に示すように、信号線ＳＳ１、ＳＳ２、ＳＳ３に対応するＦＲＣ処理回路５５６には、信号ＦＲＣ＿Ａが入力され、信号線ＳＳ４、ＳＳ５、ＳＳ６に対応するＦＲＣ処理回路５５６には、信号ＦＲＣ＿Ｂが入力される。従って図６のＦ１に示すように、信号線ＳＳ１、ＳＳ２、ＳＳ３に対応する第１の画素は、信号ＦＲＣ＿ＡがＨレベルであるため、明パターンに設定される。また、図６のＦ２に示すように、信号線ＳＳ４、ＳＳ５、ＳＳ６に対応する第２の画素は、信号ＦＲＣ＿ＢがＬレベルであるため、暗パターンに設定される。

また第１の垂直走査期間の第２の水平走査期間では、図５のＥ２に示すように、信号ＦＲＣ＿Ａは、暗パターンを指示するＬレベルになり、信号ＦＲＣ＿Ｂは、明パターンを指示するＨレベルになる。従って図６のＦ３に示すように、信号線ＳＳ１、ＳＳ２、ＳＳ３に対応する第１１の画素は、信号ＦＲＣ＿ＡがＬレベルであるため、暗パターンに設定される。また、図６のＦ４に示すように、信号線ＳＳ４、ＳＳ５、ＳＳ６に対応する第１２の画素は、信号ＦＲＣ＿ＢがＨレベルであるため、明パターンに設定される。

また第２の垂直走査期間の第１の水平走査期間では、図５のＥ３に示すように、信号ＦＲＣ＿Ａは、暗パターンを指示するＬレベルになり、信号ＦＲＣ＿Ｂは、明パターンを指示するＨレベルになる。従って図６のＦ５に示すように、信号線ＳＳ１、ＳＳ２、ＳＳ３に対応する第１の画素は、信号ＦＲＣ＿ＡがＬレベルであるため、暗パターンに設定される。また図６のＦ６に示すように、信号線ＳＳ４、ＳＳ５、ＳＳ６に対応する第２の画素は、信号ＦＲＣ＿ＢがＨレベルであるため、明パターンに設定される。

また第２の垂直走査期間の第２の水平走査期間では、図５のＥ４に示すように、信号ＦＲＣ＿Ａは、明パターンを指示するＨレベルになり、信号ＦＲＣ＿Ｂは、暗パターンを指示するＬレベルになる。従って図６のＦ７に示すように、信号線ＳＳ１、ＳＳ２、ＳＳ３に対応する第１１の画素は、信号ＦＲＣ＿ＡがＨレベルであるため、明パターンに設定される。また、図６のＦ８に示すように、信号線ＳＳ４、ＳＳ５、ＳＳ６に対応する第１２の画素は、信号ＦＲＣ＿ＢがＬレベルであるため、暗パターンに設定される。

図６の表示パターンＦＤＩＳＰ１、ＦＤＩＳＰ２を生成するためのＦＲＣ処理は、階調データの最下位ビット（ＬＳＢ）をカットする処理や、階調データをインクリメントする処理により実現される。例えば図７（Ａ）にＦＲＣ処理回路５５６、Ｄ／Ａ変換回路５５８、出力回路５６２の構成例を示す。

図７（Ｂ）の真理値表に示すように、階調データの最下位ビットのデータＤ０が０の場合には、インクリメント回路ＩＮＣＣに入力される制御信号ＣＴＬはＬベルになる。また階調データの下位２ビットのデータＤ１、Ｄ０が、各々、０、１の場合には、制御信号ＣＴＬは信号ＦＲＣＣと同じ電圧レベルの信号になる。一方、階調データの下位２ビットのデータＤ０、Ｄ１が、各々、１、１の場合には、制御信号ＣＴＬは信号ＦＲＣＣの反転信号になる。

インクリメント回路ＩＮＣＣは、制御信号ＣＴＬがＨレベルである場合には、６ビットの階調データＤ５〜Ｄ０を１だけインクリメントし、インクリメントデータＳＵＭ５〜ＳＵＭ０を出力する。

またインクリメント回路ＩＮＣＣは、制御信号ＣＴＬがＬレベルである場合には、６ビットの階調データＤ５〜Ｄ０をそのままインクリメントデータＳＵＭ５〜ＳＵＭ０として出力する。

そしてインクリメントデータＳＵＭ５〜ＳＵＭ０のうち、最下位ビット（ＬＳＢ）はカットされて、上位５ビットのデータＳＵＭ５〜ＳＵＭ１が、ＦＲＣ処理後のデータとして、Ｄ／Ａ変換回路５５８を構成する電圧セレクタＶＳＥＬに入力される。

例えば階調データＤ５〜Ｄ０が（００００１１ｂ）であり、信号ＦＲＣＣがＬレベルであると、図７（Ｂ）から明らかなように制御信号ＣＴＬはＨレベルになる。するとインクリメント回路ＩＮＣＣは、階調データ（００００１１ｂ）を１だけインクリメントし、インクリメントデータＳＵＭ５〜ＳＵＭ０は（０００１００ｂ）になる。従って、ＦＲＣ処理後の階調データＳＵＭ５〜ＳＵＭ１は、（０００１００ｂ）の最下位ビットがカットされて、（０００１０ｂ）＝２になる。

また階調データＤ５〜Ｄ０が（００００１１ｂ）であり、信号ＦＲＣＣがＨレベルであると、図７（Ｂ）から明らかなように制御信号ＣＴＬはＬレベルになる。するとインクリメント回路ＩＮＣＣは、階調データ（００００１１ｂ）を、そのままインクリメントデータＳＵＭ５〜ＳＵＭ０として出力する。従って、ＦＲＣ処理後の階調データＳＵＭ５〜ＳＵＭ１は、（００００１１ｂ）の最下位ビットがカットされて、（００００１ｂ）＝１になる。

５．データドライバモデル
図８に本実施形態のデータドライバモデル２０の例を示す。なお図８ではデータ線ＳＳ１に対応する部分の構成を示しているが、他のデータ線ＳＳ２、ＳＳ３・・・における構成も図８と同様である。

図８のデータドライバモデル２０では、階調データに対してＦＲＣ処理を施し、ＦＲＣ処理後の階調データに対応する階調電圧を出力するデータドライバの動作が記述されている。具体的にはデータドライバモデル２０では、信号ＦＲＣＣ（ＦＲＣ＿Ａ、ＦＲＣ＿Ｂ）を生成するＦＲＣ制御回路５５１や、信号ＦＲＣＣと階調データＧＤ１［５：０］の下位ビットに基づき階調データに対してＦＲＣ処理を施すＦＲＣ処理回路５５６等のモデルとして、これらの回路のネットリスト（インバータ、ＮＡＮＤ、ＮＯＲ等のロジックのネットリスト）が使用される。またデータラッチ回路５５４のモデルについても、ネットリストを使用できる。一方、Ｄ／Ａ変換回路５５８、出力回路５６２のモデルについては、ネットリストを使用してもよいし、後述するように内部回路で代用したり、ビヘイビアモデルを使用してもよい。

またデータドライバモデル２０は、階調データＧＤ１［５：０］が入力され、ＦＲＣ処理後の階調データに対応した階調電圧の期待値データを出力するルックアップテーブルＬＵＴを含む。そしてデータドライバモデル２０（データラッチ回路２４）及びルックアップテーブルＬＵＴに階調データＧＤ１［５：０］が入力される。そしてデータドライバモデル２０（出力回路、内部レジスタ）から出力された階調電圧データと、ルックアップテーブルＬＵＴから出力された階調電圧の期待値データのコンペアが行われ、コンペア結果（エラーメッセージファイル）が出力される。

図９（Ａ）（Ｂ）、図１０（Ａ）（Ｂ）にルックアップテーブルＬＵＴ１、ＬＵＴ２、ＬＵＴ３、ＬＵＴ４の例を示す。このように本実施形態では、各データ線毎に複数のルックアップテーブルＬＵＴ１、ＬＵＴ２、ＬＵＴ３、ＬＵＴ４（ルックアップテーブルのインスタンス）が用意される。

図９（Ａ）のルックアップテーブルＬＵＴ１は、ＦＲＣ制御信号ＦＲＣＣ、データ反転信号ＩＮＶが、各々、Ｈレベル、Ｌレベルである場合のテーブルであり、図９（Ｂ）のルックアップテーブルＬＵＴ２は、信号ＦＲＣＣ、ＩＮＶが、各々、Ｌレベル、Ｌレベルである場合のテーブルである。また図１０（Ａ）のルックアップテーブルＬＵＴ３は、信号ＦＲＣＣ、ＩＮＶが、各々、Ｈレベル、Ｈレベルである場合のテーブルであり、図１０（Ｂ）のルックアップテーブルＬＵＴ４は、信号ＦＲＣＣ、ＩＮＶが、各々、Ｌレベル、Ｈレベルである場合のテーブルである。

そしてシミュレーション処理部２１０は、信号ＦＲＣＣに基づいて、複数のルックアップテーブルＬＵＴ１〜ＬＵＴ４の中から信号ＦＲＣＣの電圧レベルに対応したルックアップテーブルを選択する。例えば信号ＦＲＣＣがＨレベルである場合には図９（Ａ）、図１０（Ａ）のルックアップテーブルＬＵＴ１、ＬＵＴ３が選択され、信号ＦＲＣＣがＬレベルである場合には図９（Ｂ）、図１０（Ｂ）のルックアップテーブルＬＵＴ２、ＬＵＴ４が選択される。そして選択されたルックアップテーブルの期待値データと階調電圧データとのコンペアが行われる。

またシミュレーション処理部２１０は、階調データの反転を指示するデータ反転信号ＩＮＶに基づいて、複数のルックアップテーブルＬＵＴ１〜ＬＵＴ４の中から信号ＩＮＶの電圧レベルに対応したルックアップテーブルを選択する。例えば信号ＩＮＶがＬレベルである場合には図９（Ａ）、（Ｂ）のルックアップテーブルＬＵＴ１、ＬＵＴ２が選択され、信号ＩＮＶがＨレベルである場合には図１０（Ａ）、（Ｂ）のルックアップテーブルＬＵＴ３、ＬＵＴ４が選択される。そして選択されたルックアップテーブルの期待値データと階調電圧データとのコンペアが行われる。

例えば図９（Ａ）のルックアップテーブルＬＵＴ１は、階調データが入力されると、図７（Ａ）（Ｂ）で説明したＦＲＣ処理回路５５６のＦＲＣ処理後の階調データに対応する期待値データを出力する。例えば階調データが（００００００ｂ）である場合には、ＦＲＣ処理後の階調データは（０００００ｂ）になるため、期待値データとして０を出力する。また階調データが（０００００１ｂ）である場合には、ＦＲＣ処理後の階調データは（００００１ｂ）になるため、期待値データとして１を出力する。即ちルックアップテーブルＬＵＴ１には、信号ＦＲＣＣ、ＩＮＶがＨレベル、Ｌレベルである場合のＦＲＣ処理後の階調データに対応する期待値データが、予め計算されて記憶される。他のルックアップテーブルＬＵＴ２、ＬＵＴ３、ＬＵＴ４も同様である。

図１１に本実施形態により出力されるエラーメッセージファイルの例を示す。本実施形態ではルックアップテーブルからの期待値データとデータドライバモデル２０からの階調電圧データ（階調電圧値）が異なっていた場合に、図１１に示すようなエラーメッセージファイルが出力される。このエラーメッセージファイルでは、Ｒ、Ｇ、Ｂの各サブピクセル単位で、期待値データと階調電圧データの不一致エラーが表示される。従って表示ドライバの設計者は、このエラーメッセージファイルを見ることで、どのサブピクセルにおいて不一致エラーが生じたかを知ることでき、検証作業を効率化できる。

例えば本実施形態の比較例の手法として、１フレーム分の画像データの期待値データを予め作成しておき、この期待値データと、出力された１フレーム分の階調電圧データとを比較する手法が考えられる。

しかしながら、この手法には、スクロールコマンドやパーシャルコマンドが発行された場合の期待値データの生成が困難であるという問題がある。

これに対して本実施形態では、データドライバモデル２０の内部にルックアップテーブルＬＵＴが設けられ、このルックアップテーブルＬＵＴからの期待値データと階調電圧データのコンペアが行われる。従って、期待値データと階調電圧データとのコンペアがライン単位で自動的に行われるようになるため、スクロールコマンドやパーシャルコマンドが発行されたような場合にも、問題なく検証を実現できる。

また本実施形態では、シミュレーション処理を実行するのと同時に、期待値データとＦＲＣ処理後の階調電圧データとの自動コンペアが行われるため、検証効率を向上できる。

また本実施形態では、自動コンペアの結果が図１１のようなエラーメッセージファイルで出力される。従って回路設計者は、このエラーメッセージファイルを見ることで、どのサブピクセル（画素、データ線）で、期待値データと階調電圧データの不一致エラーが発生したのかを、容易に特定できる。そして、その特定場所や不一致エラーの状態から、回路の設計ミスを発見できるため、設計効率を向上できる。

また本実施形態では、ルックアップテーブルＬＵＴが、データドライバの他の回路の動作記述と同様に、データドライバモデル２０に記述される。従って、データ線（サブピクセル）単位での期待値データと階調電圧データのコンペアが確実に行われるようになり、検証精度を向上できる。

６．内部レジスタ
図４のＤ／Ａ変換回路５５８、出力回路５６２、階調電圧生成回路６１０はアナログ回路を含む。また階調電圧生成回路６１０により生成される階調電圧やデータ線ＳＳ１に出力される階調電圧は、アナログ値であり、デジタル論理シミュレーションでは表現することが難しい。

そこで本実施形態では、図１２に示すように、データドライバモデル２０に仮想的な内部レジスタ２２を設ける。この内部レジスタ２２は、各データ線毎に設けられる例えば５ビット（広義にはＮビット）のレジスタである。そしてＦＲＣ処理後の階調データを、各データ線毎に設けられた各内部レジスタ２２に格納し、格納された階調データを階調電圧データ（データ信号のデータ）として、表示パネルモデル９０に入力する。具体的には表示パネルモデル９０が、データドライバモデル２０の内部レジスタ２２のデータを参照する形態で、各データ線毎に５ビットのパラレルデータをデータドライバモデル２０から表示パネルモデル９０に転送する。このようなデータの参照による転送は、Verilog記述を利用して容易に実現できる。

図１２において表示パネルモデル９０は、データキャプチャ部９２、極性反転部９４、画像データファイル作成部９６を含む。

ここでデータキャプチャ部９２は、表示パネルの全ての画素分の内部レジスタ（全ての画素に対応する内部レジスタ）を有している。そして表示ドライバモデル１０からの走査信号ＧＳ１のデータが「１」から「０」に変化すると、データキャプチャ部９２に設けられた全画素分の内部レジスタのうち、ＧＳ１に対応する内部レジスタに対して、データドライバモデル２０の内部レジスタ２２からのデータ（パラレルの階調データ）を格納してキャプチャする。同様に、表示ドライバモデル１０からの走査信号ＧＳ２のデータが「１」から「０」に変化すると、データキャプチャ部９２に設けられた全画素分の内部レジスタのうち、ＧＳ２に対応する内部レジスタに対して、データドライバモデル２０の内部レジスタ２２からのデータを格納してキャプチャする。

極性反転部９４は、表示ドライバモデル１０からの信号ＦＲに基づいて、データキャプチャ部９２の内部レジスタに格納されたデータに対して極性反転処理を行う。即ち信号ＦＲの極性を判定してデータ（画像データ）の正転／反転処理を行う。そして画像データファイル作成部９６は、表示ドライバモデル１０からの信号ＶＳＹＮＣ（垂直同期信号）をトリガとして、画像データファイル１６０を生成して出力する。

図１３に、本実施形態のシミュレーション処理のフローチャートを示す。まず表示メモリモデルが階調データを出力する（ステップＳ１）。次に、ＦＲＣ制御信号とデータ反転信号によりルックアップテーブルを選択する（ステップＳ２）。即ち図９（Ａ）〜図１０（Ｂ）のルックアップテーブルＬＵＴ１〜ＬＵＴ４の中から、ＦＲＣ制御信号とデータ反転信号の状態に対応したルックアップテーブルを選択する。

次に、選択されたルックアップテーブルと階調データに基づき、階調電圧の期待値データを決定する（ステップＳ３）。そしてデータドライバモデルのＦＲＣ処理回路等により、階調電圧データを出力する（ステップＳ４）。

次に、ルックアップテーブルからの期待値データと、データドライバモデルからの階調電圧データのコンペアを行い、異なっていれば図１１に示すようなエラーメッセージファイルを作成して出力する（ステップＳ５）。また図１２で説明したように、階調電圧データを内部レジスタに格納して、表示パネルモデルに渡す（ステップＳ６）。

図１２、図１３の手法によれば、仮想的な内部レジスタ２２を設けるだけで、データドライバのアナログ動作を擬似的にシミュレーションできる。従って図３に示すような実装イメージでのシステムシミュレーションを、Verilogなどのデジタル論理シミュレーションを用いて実現できる。従って、簡素なモデルを使用しながらも、アナログ制御動作などをデジタル論理シミュレーションで検証できるようになり、検証効率を向上できる。

７．表示パネルモデル
本実施形態の表示パネルモデル９０では、表示ドライバモデル１０から入力されたデータを表示画像データに変換する処理が行われる。例えば図１４に示すように、表示パネルモデル９０が、表示ドライバモデル１０からのシミュレーション結果であるデータ信号ＳＳ１、ＳＳ２、ＳＳ３・・・のデータと走査信号ＧＳ１、ＧＳ２・・・のデータを受ける。そしてこれらのデータに基づいて、表示パネルの各画素（データ信号と走査信号で特定される画素）での画像データを求め、求められた各画素での画像データを含む画像データファイル１６０を作成する。即ち図１４に示すように表示パネルイメージの画像ダンプファイルを作成する。

より具体的には図１４のＡ１、Ａ２に示すように、走査ドライバモデル３０からの走査信号の立ち下がりエッジをトリガとして、表示パネルモデル９０の内部レジスタが、階調データ（階調電圧データ）である画像データを表示ドライバモデル１０から取り込む。次に、コモン信号（信号ＦＲ）の極性（正極性、負極性）を判断して、内部レジスタに取り込まれた画像データの正転／反転処理を行う。次に、垂直同期信号（信号ＶＳＹＮＣ）をトリガとして、画像データファイル１６０を作成して、出力する。

図１５に画像データファイル１６０の一例を示す。なお本実施形態の画像データファイル１６０は図１５のフォーマットに限定されず、種々の変形実施が可能である。

図１５の画像データファイル１６０は、ＰＰＭ（Portable Pix Map）と呼ばれるＡＳＣＩＩ形式で最も簡単な画像フォーマットのファイルである。具体的には画像データファイル１６０は、フォーマット識別子（Ｐ１：２値ＡＳＣＩＩ、Ｐ２：グレースケールＡＳＣＩＩ、Ｐ３：フルカラーＡＳＣＩＩ）、画像サイズ（横、縦）、階調数（最大色調値）、画像データ（１０進の階調値で表されたＲＧＢの画像データ）を含む。そしてシミュレーション終了後に、作成された画像データファイル１６０を、ＵＮＩＸ（登録商標）のユーティリティソフト等を用いてワークステーションの表示装置の画面に画像表示して、表示ドライバの動作検証を行う。このようにすれば、シミュレーション結果を、表示画像という形で視覚的に瞬時に捉えることが可能になる。また複雑な制御信号の全てを波形表示で目視確認しなくても済むため、設計効率を向上できる。また仕様を熟知した設計者でも発見が困難なバグについても、発見が可能になる。また細かな動作仕様を理解していない設計者でも検証作業に携わることが可能になり、作業の分業化が可能になる。

８．外部インターフェース回路モデル
これまでの検証シミュレーション手法では、論理検証言語の１つであるVerilogの記述を用いて、テストパターン（テスト入力情報）を（１、０）のバイナリデータで作成していた。或いは、テストパターンの信号タイミングをタスク記述し、それを繰り返し使用することで、信号入力の簡略化を図っていた。

しかしながら、検証対象デバイスである表示ドライバの仕様は、年々、複雑になって来ており、テストパターンをバイナリデータの信号入力で作成することは、非現実的になっている。またタスク記述を用いる手法においても、複数の形式のインターフェース信号の記述を個別に用意してしまうと、仕様毎に異なるテストパターンの記述が必要になってしまう。このためテストパターンの管理が煩雑化するなどの問題が生じる。

そこで本実施形態では図２、図３に示すように、表示ドライバ（検証対象デバイス）の外部デバイス（ホストデバイス）が含む外部インターフェース回路の動作が記述された外部インターフェース回路モデル１３０を用意する。即ち内部インターフェース回路モデル８０に入力されるインターフェース信号を生成する外部インターフェース回路モデル１３０を用意する。またテスト入力情報１５０（テストベンチ）に、表示ドライバのレジスタに設定されるべきコマンドが記述されたコマンドファイル１５２を含ませる。

そしてコマンドファイル１５２を外部インターフェース回路モデル１３０に入力し、コマンドファイルに基づき外部インターフェース回路モデル１３０により生成されたインターフェース信号のデータ（バイナリデータ）を、表示ドライバモデル１０に入力するシミュレーション処理を行う。この場合、外部インターフェース回路モデル１３０によりデータを生成できるインターフェース信号としては、ＭＰＵインターフェース信号、ＲＧＢインターフェース信号がある。或いはシリアルインターフェース信号（ＣＭＯＳレベルのシリアルインターフェース信号、差動シリアルインターフェース信号）やＹＵＶインターフェース信号であってもよい。

例えば図１６にコマンドファイル１５２の一例を示す。図１６のＣ１に示すＩＭＯＤＥは、インターフェースモードを指定するコマンドである。外部インターフェース回路モデル１３０では、このＩＭＯＤＥで指定される形式のインターフェース信号のデータが生成され、表示ドライバモデル１０に入力される。例えば図１６のＣ１では、１６ビットのバス幅で、ＲＡＭのリード、ライトが可能なＭＰＵインターフェース信号のモードが指定されている。

図１６のＣ２に示すＣｍｄＶＤＤＯＮは、ＶＤＤのレギュレータを動作状態にし、内部の基準電圧発生回路を起動するためのコマンドである。Ｃ３に示すＣｍｄＳｏｆｔＲｅｓｅｔは、ハードリセットを行うことなくハードリセットと同様のリセット（ソフトリセット）を行うためのコマンドである。Ｃ４に示すＣｍｄＳｅｔＰｗｒＣｔｌは、電源回路の機能のオン、オフや能力を制御する電源設定を行うためのコマンドであり、電源設定の詳細についてはパラメータで指定される。Ｃ５に示すＣｍｄＳｅｔＰｔｌＰｗｒＣｔｌは、パーシャル表示時の非表示領域及びフロントポーチ期間の電源設定を行うためのコマンドであり、電源設定の詳細についてはパラメータで指定される。

Ｃ６に示すＣｍｄＳｅｔＳｃａｎＭｏｄは、走査ドライバのスキャンモードを設定するためのコマンドであり、例えばパラメータにより順方向スキャンや逆方向スキャンが設定される。Ｃ７に示すＣｍｄＳｅｔＡｌｔＤｒｖは、交流駆動の状態を設定するためのコマンドであり、例えばパラメータにより１ライン反転駆動、２ライン反転駆動、フレーム反転駆動、インターレス駆動が設定される。Ｃ８に示すＣｍｄＳｌｅｅｐＯｕｔは、自動オンシーケンスを実行するためのコマンドである。Ｃ９に示すＣｍｄＷｒＲａｍは、表示メモリであるＲＡＭへのライトコマンドである。Ｃ１０に示すＴａｓｋＦｉｌｌＭｅｍは画像データを指定して送るためのコマンドである。Ｃ１１に示すＣｍｄＯｎＤｉｓｐは、表示パネルをオンにするためのコマンドであり、このコマンドにより、表示メモリに格納された画像データがＰＷＭデータ信号に変換され、表示パネルへの画像表示が開始する。Ｃ１２、Ｃ１３に示すＣｍｄＰａｒｔｉａｌＩｎは、パーシャル表示状態の設定を行うためのコマンドであり、パラメータによりパーシャル開始ラインやパーシャル終了ラインなどが設定される。なおＣ１４、Ｃ１５はウェイト時間を指定するためのものである。

本実施形態では図１６に示すようなコマンドファイル１５２に記述されたコマンドにより、表示ドライバ（検証対象デバイス）の動作モードが指定される。そして、これらのコマンドで指定される動作モードに表示ドライバを設定するためのインターフェース信号のデータが、表示ドライバモデル１０に入力されるようになる。

図１７（Ａ）（Ｂ）にＭＰＵインターフェース信号の例を示す。図１７（Ａ）はライト時の例であり、図１７（Ｂ）はリード時の例である。図１７（Ａ）（Ｂ）に示すように、データ／コマンド識別信号Ａ０が「０」（ローレベル）でライト信号ＸＷＲ（Ｘは負論理を表す）が「０」である場合には、コマンドライトが行われ、信号Ａ０が「０」でリード信号ＸＲＤが「０」である場合には、リビジョンリードが行われる。また信号Ａ０が「１」（ハイレベル）で信号ＸＷＲが「０」である場合には、ＲＡＭライト（表示メモリへの画像データのライト）又はコマンドパラメータのライトが行われ、信号Ａ０が「１」で信号ＸＲＤが「０」である場合には、ＲＡＭリード（表示メモリからの画像データのリード）が行われる。

図１７（Ｃ）にシリアルインターフェース信号の例を示す。図１７（Ｃ）はライト時のシリアルインターフェース信号の例である。図１７（Ｃ）において、Ｄ／Ｃはデータとコマンドを識別を意味し、Ｃｎはコマンドのビットｎを意味する。またＰｎはコマンドパラメータのビットｎを意味する。９ビットのシリアルデータ（１パケット）の転送中は、チップセレクト信号ＸＣＳを「０」に保つ必要があり、１パケットの転送中に信号ＸＣＳを「１」にすると、転送中のパケットはキャンセルされる。そして再び信号ＸＣＳを「０」にすることで、パケットの再転送の受け付け状態になる。

図１７（Ｄ）にＲＧＢインターフェース信号の例を示す。ＲＧＢインターフェースは動画表示に最適なインターフェースであり、表示メモリへの画像データのライトが行われる。図１７（Ｄ）に示すように、ＲＧＢインターフェースでは、表示タイミング基準クロック信号にＤＯＴＣＬＫを用いる。また垂直同期信号ＶＳＹＮＣＩの立ち下がりエッジの検出後、水平同期信号ＨＳＹＮＣの立ち下がりエッジを検出した時点で、強制的にフレーム先頭（バックポーチの１ライン目）に同期を行う。バックポーチライン数、表示ライン数は、表示ドライバのレジスタへのコマンドで設定する。またＲＧＢインターフェースでは、信号ＶＳＹＮＣＩ、ＨＳＹＮＣ、ＥＮＡＢＬＥ、画像データＤ１７〜Ｄ０は、クロック信号ＤＯＴＣＬＫの立ち下がりエッジで読み込まれる。そして信号ＥＮＡＢＬＥが「０」の期間でのみ、１画素（ＲＧＢ）の画像データを表示メモリに書き込む。

なお外部インターフェース回路モデル１３０により生成できるインターフェース信号は、図１７（Ａ）〜（Ｄ）に示すようなＭＰＵインターフェース信号、シリアルインターフェース信号、ＲＧＢインターフェース信号に限定されない。例えば図１７（Ｅ）に示すようなＹＵＶインターフェース信号（カメラインターフェース信号）を生成するようにしてもよい。またシリアルインターフェース信号は図１７（Ｃ）に示すようなＣＭＯＳ電圧レベルの信号に限定されず、差動信号等を用いた小振幅のシリアル信号（ＬＶＤＳ）であってもよい。

図１８（Ａ）（Ｂ）に外部インターフェース回路モデル１３０の構成例を示す。図１８（Ａ）は、図１７（Ａ）（Ｂ）のＭＰＵインターフェース信号や図１７（Ｃ）のシリアルインターフェース信号の生成を実現するモデルの例である。なお図１７（Ｄ）のＲＧＢインターフェース信号の生成についても同様のモデルにより実現できる。

コマンド処理タスク部１３２は、テスト入力情報１５０（コマンドファイル、画像データ）に基づいてコマンドレベルのタスク処理を行う。具体的にはコマンドとパラメータの識別処理を行う。またインターフェースモード指定コマンド（ＩＭＯＤＥ）により指定されるインターフェースが、パラレル転送なのかシリアル転送なのかを識別したり、ライトなのかリードなのかを識別する処理を行う。

信号生成タスク部１３４は、コマンド処理タスク部１３２からの変数レベルでの入力を受け、信号レベルでの処理を行う。即ち入力されたコマンドファイルのコマンドや画像データに基づいて、タイミング等を考慮しながら、インターフェース信号ＸＣＳ、ＸＲＥＳ、Ａ０、ＸＲＤ、ＸＷＲ、ＩＦ１、ＩＦ２、ＩＦ３、ＤＡＴＡ［Ｎ：０］、ＳＣＬ、ＳＤに対してバイナリデータ「１」「０」の割り振りを行う。これにより図１７（Ａ）（Ｂ）（Ｃ）に示すようなＭＰＵインターフェース信号、シリアルインターフェース信号のデータが生成されて、表示ドライバモデル１０に入力されるようになる。なお図１８（Ｂ）は、高速シリアルインターフェース信号の生成を実現するモデルの例である。

以上のような外部インターフェース回路モデル１３０を用いる本実施形態の手法によれば以下の利点がある。即ちVerilog記述やタスク記述を用いてテストパターンを生成する手法では、検証対象デバイスの仕様が複雑になるにつれて、テストパターンの作成が非現実的になったり、テストパターンの管理が繁雑化するなどの問題があった。

これに対して外部インターフェース回路モデル１３０を用いる本実施形態の手法によれば、設計者が簡単なモード設定を行うことで、様々なＭＰＵタイプ（Ｃ８０系、６８系）、転送モード（パラレル転送、シリアル転送）、バス幅（８、９、１６、１８ビット）のインターフェース信号のデータが自動生成されて、表示ドライバモデル１０に入力されるようになる。従ってテスト入力情報（テストパターン）の作成の工数を大幅に減らすことができ、開発期間の短縮化を図れる。

また、設計者が、図１６に示すようなコマンドが羅列されたコマンドファイルを作成するだけで、図１７（Ａ）〜（Ｅ）に示すような様々なタイプのインターフェース信号が生成されるようになる。即ち設計者は、表示ドライバの設計仕様書に従ったコマンドを記述して、図１６に示すようなコマンドファイルを作成するだけで、様々なタイプのインターフェース信号が自動生成される。従って設計者は、Verilogの記述フォーマットを熟知していなくても、容易にテスト入力情報を作成できるようになり、テスト入力情報の作成を容易化できる。

また同じ画像データを用いながら、コマンドファイルのコマンド記述を変えるだけで、異なる形式の様々なインターフェース信号のデータが自動生成されるようになるため、テスト入力情報の作成工数の更なる低減化を図れる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。

また検証シミュレータの構成や検証シミュレーション手法も本実施形態で説明したものに限定されるものでない。例えばシミュレーション結果データを画像データファイルとして出力しない手法や、外部インターフェース回路モデルを利用しない手法を採用してもよい。またシミュレーション手法も、Verilogなどのデジタル論理シミュレーション手法に限定されるものではない。

検証対象デバイスである表示ドライバの構成例。 本実施形態の検証シミュレータの構成例。 本実施形態の検証シミュレータのシミュレーション環境。 データドライバの詳細な回路構成例。 ＦＲＣ制御信号の信号波形例。 ＦＲＣ方式の説明図。 図７（Ａ）（Ｂ）はＦＲＣ処理回路の説明図。 データドライバモデルの例。 図９（Ａ）（Ｂ）はルックアップテーブルの例。 図１０（Ａ）（Ｂ）はルックアップテーブルの例。 エラーメッセージファイルの例。 内部レジスタを用いるシミュレーション手法の説明図。 本実施形態のシミュレーション手法のフローチャート。 画像データファイルの生成手法の説明図。 画像データファイルの例。 コマンドファイルの例。 図１７（Ａ）〜図１７（Ｅ）は種々の形式のインターフェース信号の例。 図１８（Ａ）（Ｂ）はインターフェース信号の説明図。

符号の説明

１０ 表示ドライバモデル、２０ データドライバモデル、２２ 内部レジスタ、
３０ 走査ドライバモデル、４０ 表示メモリモデル、５０ 電源回路モデル、
６０ 階調電圧生成回路モデル、７０ ロジック回路モデル、
８０ 内部インターフェース回路モデル、９０ 表示パネルモデル、
９２ データキャプチャ部、９４ 極性反転部、９６ 画像データファイル作成部、
１３０ 外部インターフェース回路モデル、１５０ テスト入力情報、
１５２ コマンドファイル、１５４ 画像データ、１６０ 画像データファイル、
５５１ ＦＲＣ制御回路、５５４ データラッチ回路、５５６ ＦＲＣ処理回路、
５５８ Ｄ／Ａ変換回路、５６２ 出力回路、６１０ 階調電圧生成回路、

Claims (10)

1. デバイスの動作が記述されたモデルの情報を記憶する記憶部と、
   前記モデルとテスト入力情報とに基づいて検証対象デバイスのシミュレーション処理を行うシミュレーション処理部とを含み、
   前記モデルは、
   表示ドライバの動作が記述された表示ドライバモデルを含み、
   前記表示ドライバモデルは、
   階調データに対してＦＲＣ（Frame Rate Control）処理を施し、ＦＲＣ処理後の階調データに対応する階調電圧を出力するデータドライバの動作が記述されたデータドライバモデルを含み、
   前記データドライバモデルは、
   階調データが入力され、ＦＲＣ処理後の階調データに対応した階調電圧の期待値データを出力するルックアップテーブルを含み、
   前記シミュレーション処理部は、
   前記データドライバモデル、前記ルックアップテーブルに階調データを入力し、ＦＲＣ処理後の階調データに対応して前記データドライバモデルから出力された階調電圧データと、前記ルックアップテーブルから出力された階調電圧の期待値データとをコンペアするシミュレーション処理を行い、
   前記ルックアップテーブルとして、各データ線毎に複数のルックアップテーブルが用意され、
   前記データドライバモデルでは、
   ＦＲＣ制御信号を生成するＦＲＣ制御回路と、前記ＦＲＣ制御信号と階調データの下位ビットに基づき階調データに対してＦＲＣ処理を施すＦＲＣ処理回路の動作が記述され、
   前記シミュレーション処理部は、
   前記ＦＲＣ制御信号に基づいて、前記複数のルックアップテーブルの中からＦＲＣ制御信号に対応したルックアップテーブルを選択し、選択されたルックアップテーブルから出力された階調電圧の期待値データと、前記データドライバモデルから出力された階調電圧データとをコンペアすることを特徴とする検証シミュレータ。
2. 請求項１において、
   前記シミュレーション処理部は、
   階調データの反転を指示するデータ反転信号に基づいて、前記複数のルックアップテーブルの中から前記データ反転信号に対応したルックアップテーブルを選択し、選択されたルックアップテーブルから出力された階調電圧の期待値データと、前記データドライバモデルから出力された階調電圧データとをコンペアすることを特徴とする検証シミュレータ。
3. 請求項１又は２において、
   前記シミュレーション処理部は、
   前記データドライバのうち、ＦＲＣ制御信号を生成するＦＲＣ制御回路と、前記ＦＲＣ制御信号と階調データの下位ビットに基づき階調データに対してＦＲＣ処理を施すＦＲＣ処理回路については、ネットリストを使用してシミュレーション処理を行うことを特徴とする検証シミュレータ。
4. 請求項１乃至３のいずれかにおいて、
   前記シミュレーション処理部は、
   階調電圧の期待値データと前記データドライバモデルから出力された階調電圧データとが異なっている場合に、エラーメッセージファイルを出力することを特徴とする検証シミュレータ。
5. 請求項１乃至４のいずれかにおいて、
   前記モデルは、
   前記表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデルを含み、
   前記シミュレーション処理部は、
   ＦＲＣ処理後のＮビット（Ｎ＞２）の階調データを、各データ線毎に設けられた前記データドライバモデルの各内部レジスタに格納し、前記各内部レジスタに格納されたＮビットの階調データを、階調電圧データとして前記表示パネルモデルに入力するシミュレーション処理を行うことを特徴とする検証シミュレータ。
6. 請求項１乃至５のいずれかにおいて、
   前記モデルは、前記表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデルを含み、
   前記シミュレーション処理部は、
   前記テスト入力情報と前記表示ドライバモデルと前記表示パネルモデルに基づいてシミュレーション処理を行い、前記表示パネルに表示されるべき画像を表示装置に表示するための画像データファイルに、シミュレーション結果データをフォーマット変換して出力することを特徴とする検証シミュレータ。
7. 請求項１乃至６のいずれかにおいて、
   前記表示ドライバモデルは、
   表示制御信号を生成するロジック回路の動作が記述されたロジック回路モデルを含み、
   前記シミュレーション処理部は、
   前記ロジック回路モデルとして前記ロジック回路のネットリストを使用することを特徴とする検証シミュレータ。
8. 請求項１乃至７のいずれかにおいて、
   前記モデルは、
   前記表示ドライバの外部デバイスが含む外部インターフェース回路の動作が記述された外部インターフェース回路モデルを含み、
   前記テスト入力情報は、
   前記表示ドライバを動作させるためのコマンドが少なくとも記述されたコマンドファイルを含み、
   前記シミュレーション処理部は、
   前記コマンドファイルを前記外部インターフェース回路モデルに入力し、前記コマンドファイルに基づき前記外部インターフェース回路モデルにより生成された所与の形式のインターフェース信号のデータを、前記表示ドライバモデルに入力するシミュレーション処理を行うことを特徴とする検証シミュレータ。
9. 請求項８において、
   前記インターフェース信号は、ＭＰＵインターフェース信号、ＲＧＢインターフェース信号、シリアルインターフェース信号及びＹＵＶインターフェース信号の少なくとも１つを含み、
   前記シミュレーション処理部は、
   前記外部インターフェース回路モデルにより生成された前記ＭＰＵインターフェース信号、前記ＲＧＢインターフェース信号、前記シリアルインターフェース信号及び前記ＹＵＶインターフェース信号の少なくとも１つのインターフェース信号のデータを、前記表示
   ドライバモデルに入力するシミュレーション処理を行うことを特徴とする検証シミュレータ。
10. 検証シミュレータのための検証シミュレーション方法であって、
    前記検証シミュレータは、
    デバイスの動作が記述されたモデルの情報を記憶する記憶部と、
    前記モデルとテスト入力情報とに基づいて検証対象デバイスのシミュレーション処理を行うシミュレーション処理部とを含み、
    前記モデルは、
    表示ドライバの動作が記述された表示ドライバモデルを含み、
    前記表示ドライバモデルは、
    階調データに対してＦＲＣ（Frame Rate Control）処理を施し、ＦＲＣ処理後の階調データに対応する階調電圧を出力するデータドライバの動作が記述されたデータドライバモデルを含み、
    前記データドライバモデルは、
    階調データが入力され、ＦＲＣ処理後の階調データに対応した階調電圧の期待値データを出力するルックアップテーブルを含み、
    前記シミュレーション処理部は、
    前記データドライバモデル、前記ルックアップテーブルに階調データを入力し、ＦＲＣ処理後の階調データに対応して前記データドライバモデルから出力された階調電圧データと、前記ルックアップテーブルから出力された階調電圧の期待値データとをコンペアするシミュレーション処理を行い、
    前記ルックアップテーブルとして、各データ線毎に複数のルックアップテーブルが用意され、
    前記データドライバモデルでは、
    ＦＲＣ制御信号を生成するＦＲＣ制御回路と、前記ＦＲＣ制御信号と階調データの下位ビットに基づき階調データに対してＦＲＣ処理を施すＦＲＣ処理回路の動作が記述され、
    前記シミュレーション処理部は、
    前記ＦＲＣ制御信号に基づいて、前記複数のルックアップテーブルの中からＦＲＣ制御信号に対応したルックアップテーブルを選択し、選択されたルックアップテーブルから出力された階調電圧の期待値データと、前記データドライバモデルから出力された階調電圧データとをコンペアすることを特徴とする検証シミュレーション方法。

Images