JP4552407B2 - Thin film transistor - Google Patents
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Description
この発明は薄膜トランジスタに関する。 The present invention relates to a thin film transistor.
従来の薄膜トランジスタの製造方法には、ガラス基板上に成膜されたアモルファスシリコン薄膜にエキシマレーザを照射することにより、アモルファスシリコン薄膜を多結晶化してポリシリコン薄膜とし、このポリシリコン薄膜をパターニングすることにより、ガラス基板上の薄膜トランジスタ形成領域のみにポリシリコン薄膜を残存させ、この残存されたポリシリコン薄膜をTEOS(テトラエトキシシラン)を原料として成膜された酸化シリコン膜からなるゲート絶縁膜で覆い、水素による放電逆スパッタリングを行なうことにより、ゲート絶縁膜の表面に表面還元層を形成し、ポリシリコン薄膜の中央部上におけるゲート絶縁膜上にMoあるいはMo−W合金からなるゲート電極を形成し、ゲート電極をマスクとして不純物を注入することにより、ゲート電極の両側におけるポリシリコン薄膜を不純物注入領域とし、ゲート電極を含むゲート絶縁膜上に通常の酸化シリコンからなる層間絶縁膜を成膜し、ポリシリコン薄膜の不純物注入領域に対応する領域における層間絶縁膜、表面還元層およびゲート絶縁膜にコンタクトホールを形成し、層間絶縁膜上にソース電極およびドレイン電極をコンタクトホールを介してポリシリコン薄膜の不純物注入領域に接続させて形成する方法がある(例えば、特許文献1参照)。 In a conventional thin film transistor manufacturing method, an amorphous silicon thin film formed on a glass substrate is irradiated with an excimer laser to polycrystallize the amorphous silicon thin film into a polysilicon thin film, and pattern the polysilicon thin film. The polysilicon thin film is left only in the thin film transistor forming region on the glass substrate, and the remaining polysilicon thin film is covered with a gate insulating film made of a silicon oxide film formed using TEOS (tetraethoxysilane) as a raw material, By performing discharge reverse sputtering with hydrogen, a surface reduction layer is formed on the surface of the gate insulating film, and a gate electrode made of Mo or Mo-W alloy is formed on the gate insulating film on the central portion of the polysilicon thin film, Impurities are implanted using the gate electrode as a mask. Thus, the polysilicon thin film on both sides of the gate electrode is used as the impurity implantation region, and an interlayer insulating film made of normal silicon oxide is formed on the gate insulating film including the gate electrode, corresponding to the impurity implantation region of the polysilicon thin film. Contact hole is formed in interlayer insulating film, surface reduction layer and gate insulating film in region, and source electrode and drain electrode are formed on interlayer insulating film by connecting to impurity implanted region of polysilicon thin film through contact hole (For example, refer to Patent Document 1).
上記従来例において、ゲート絶縁膜をTEOSを原料として成膜された酸化シリコン膜によって形成するのは、比較的低温で稠密なゲート絶縁膜を形成するためである。また、表面還元層は、TEOSを原料として成膜された酸化シリコン膜からなるゲート絶縁膜とMoあるいはMo−W合金からなるゲート電極との密着性を良くするためである。 In the above conventional example, the gate insulating film is formed of a silicon oxide film formed using TEOS as a raw material in order to form a dense gate insulating film at a relatively low temperature. Further, the surface reduction layer is for improving adhesion between a gate insulating film made of a silicon oxide film formed using TEOS as a raw material and a gate electrode made of Mo or Mo—W alloy.
ところで、ゲート絶縁膜をTEOSを原料として成膜された酸化シリコン膜によって形成した場合、比較的低温で稠密なゲート絶縁膜を形成することができるとは言え、薄膜トランジスタの特性にどういう影響を及ぼすかについては何ら検討されていない。本発明者が検討したところ、TEOSを原料として成膜された酸化シリコン膜からなるゲート絶縁膜上にMoあるいはMo−W合金からなるゲート電極を形成した場合には、高温電圧印加試験(Bias Temperature Stress:以下、BT試験という)を行なった結果、薄膜トランジスタのしきい値電圧Vthが大きくシフトすることが分かった。 By the way, when the gate insulating film is formed of a silicon oxide film formed using TEOS as a raw material, a dense gate insulating film can be formed at a relatively low temperature. No consideration has been given to. As a result of investigation by the present inventors, when a gate electrode made of Mo or Mo—W alloy is formed on a gate insulating film made of a silicon oxide film formed using TEOS as a raw material, a high temperature voltage application test (Bias Temperature As a result of performing Stress (hereinafter referred to as BT test), it was found that the threshold voltage Vth of the thin film transistor is greatly shifted.
そこで、この発明は、ゲート絶縁膜をTEOSを原料として成膜された酸化シリコン膜によって形成しても、BT試験による薄膜トランジスタのしきい値電圧Vthがほとんどシフトしないようにすることができる薄膜トランジスタを提供することを目的とする。 Therefore, the present invention provides a thin film transistor that can prevent the threshold voltage Vth of the thin film transistor by the BT test from shifting substantially even if the gate insulating film is formed of a silicon oxide film formed using TEOS as a raw material. The purpose is to do.
請求項1に記載の発明は、チャネル領域、不純物が注入されたソース領域およびドレイン領域を有する半導体薄膜とゲート電極との間にゲート絶縁膜が設けられ、前記ゲート絶縁膜がTEOSを原料として成膜された酸化シリコン膜によって形成された薄膜トランジスタにおいて、前記ゲート電極は、前記ゲート絶縁膜に接するように配置された第1のゲート電極層と前記第1のゲート電極層に接するように配置された第2のゲート電極層とを有した多層構造に形成され、前記第2のゲート電極層は、形成材料としてMo、Cr、Taのいずれかあるいはそれらの合金からなり、前記第1のゲート電極層は、前記第2のゲート電極層の前記形成材料よりも酸化されやすい金属のうちWまたはW系金属を材料にして形成されていることを特徴とするものである。
請求項2に記載の発明は、請求項1に記載の発明において、前記第1のゲート電極層は、前記ゲート絶縁膜との接触面が酸化されていることを特徴とするものである。
請求項3に記載の発明は、請求項1に記載の発明において、前記第1のゲート電極層は、前記ゲート絶縁膜との接触面に前記ゲート絶縁膜からの水分をブロックするブロック層を有していることを特徴とするものである。
In the first aspect of the invention, a gate insulating film is provided between a gate electrode and a semiconductor thin film having a channel region, a source region and a drain region into which impurities are implanted, and the gate insulating film is formed using TEOS as a raw material. In the thin film transistor formed of the formed silicon oxide film, the gate electrode is disposed so as to be in contact with the first gate electrode layer and the first gate electrode layer disposed so as to be in contact with the gate insulating film. is formed in a multilayer structure having a second gate electrode layer, the second gate electrode layer, Mo as the material, Cr, Ri Do either from or their alloys of Ta, the first gate electrode layer, and characterized in that it is formed in the material W or W-based metal of the easily oxidized metal than the material for forming the second gate electrode layer Is shall.
According to a second aspect of the present invention, in the first aspect of the present invention, the contact surface of the first gate electrode layer with the gate insulating film is oxidized.
According to a third aspect of the invention, in the first aspect of the invention, the first gate electrode layer has a block layer that blocks moisture from the gate insulating film on a contact surface with the gate insulating film. Ru der those characterized by that it is.
この発明によれば、ゲート絶縁膜をTEOSを原料として成膜された酸化シリコン膜によって形成しても、BT試験による薄膜トランジスタのしきい値電圧Vthがほとんどシフトしないようにすることができる。 According to the present invention, even if the gate insulating film is formed of a silicon oxide film formed using TEOS as a raw material, the threshold voltage Vth of the thin film transistor by the BT test can be hardly shifted.
図1はこの発明の一実施形態としての薄膜トランジスタを備えた液晶表示素子の一例の要部の断面図を示したものである。この液晶表示素子はガラス基板1を備えている。ガラス基板1の上面の所定の箇所にはポリシリコン薄膜2が設けられている。ポリシリコン薄膜2の中央部は真性領域からなるチャネル領域2aとされ、その両側はn型不純物注入領域からなるソース領域2bおよびドレイン領域2cとされている。
FIG. 1 shows a cross-sectional view of a main part of an example of a liquid crystal display element having a thin film transistor as one embodiment of the present invention. The liquid crystal display element includes a
ポリシリコン薄膜2を含むガラス基板1の上面には、TEOSを原料として成膜された酸化シリコン膜からなるゲート絶縁膜3が設けられている。ポリシリコン薄膜2のチャネル領域2a上におけるゲート絶縁膜3の上面にはゲート電極4が設けられている。この場合、ゲート電極4は、Alからなる下層ゲート電極4aとMoからなる上層ゲート電極4bとからなる2層構造となっている。ゲート電極4をこのような構造とする理由については後で説明する。
On the upper surface of the
ゲート電極4を含むゲート絶縁膜3の上面には窒化シリコンからなる層間絶縁膜5が設けられている。ポリシリコン薄膜2のソース領域2bおよびドレイン領域2c上における層間絶縁膜5およびゲート絶縁膜3にはコンタクトホール6、7が設けられている。層間絶縁膜5の上面の各所定の箇所にはAlからなるソース電極8およびドレイン電極9がコンタクトホール6、7を介してポリシリコン薄膜2のソース領域2bおよびドレイン領域2cに接続されて設けられている。
An interlayer
そして、ポリシリコン薄膜2、ゲート絶縁膜3、ゲート電極4、層間絶縁膜5、ソース電極8およびドレイン電極9により、薄膜トランジスタ10が構成されている。
The polysilicon
ソース電極8およびドレイン電極9を含む層間絶縁膜5の上面には窒化シリコンからなるオーバーコート膜11が設けられている。ソース電極8上におけるオーバーコート膜11にはコンタクトホール12が設けられている。オーバーコート膜11の上面の所定の箇所にはITOからなる画素電極13がコンタクトホール12を介してソース電極8に接続されて設けられている。
An
次に、この液晶表示素子の製造方法の一例について説明する。まず、図2に示すように、ガラス基板1の上面に、シラン系ガスを用いたPECVD法により、アモルファスシリコン薄膜21を成膜する。次に、エキシマレーザを照射することにより、アモルファスシリコン薄膜21を多結晶化し、ポリシリコン薄膜2とする。
Next, an example of a method for manufacturing the liquid crystal display element will be described. First, as shown in FIG. 2, an amorphous silicon
次に、ポリシリコン薄膜2をパターニングすることにより、図3に示すように、ガラス基板1の上面の薄膜トランジスタ形成領域にのみポリシリコン薄膜2を残存させる。次に、ポリシリコン薄膜2を含むガラス基板1の上面に、TEOSガスを用いたPECVD法、APCVD法、LPCVD法により、250〜350℃の温度下で、酸化シリコンからなるゲート絶縁膜3を成膜する。
Next, by patterning the polysilicon
次に、ポリシリコン薄膜2の中央部上におけるゲート絶縁膜3の上面に、真空蒸着法、スパッタ法等のPVD(Physical Vapor Deposition)法によりAl系金属膜およびMo膜を連続して形成し、パターニングすることにより、下層ゲート電極4aおよび上層ゲート電極4bからなる2層構造のゲート電極4を形成する。この場合、下層ゲート電極4aの膜厚は50〜500Åであり、また、上層ゲート電極4bの膜厚は2000Å〜3000Å程度である。
Next, an Al-based metal film and a Mo film are continuously formed on the upper surface of the
次に、図4に示すように、ゲート電極4をマスクとしてn型不純物を注入することにより、ゲート電極4の両側におけるポリシリコン薄膜2をn型不純物注入領域からなるソース領域2bおよびドレイン領域2cとする。したがって、この状態では、ゲート電極4下のポリシリコン薄膜2の中央部にチャネル領域2aが自己整合的に形成される。次に、レーザアニールあるいは炉アニール等、適宜な方法により、不純物の活性化処理を行う。
Next, as shown in FIG. 4, by implanting n-type impurities using the
次に、図1に示すように、ゲート電極4を含むゲート絶縁膜3の上面に、PECVD法により窒化シリコンからなる層間絶縁膜5を成膜する。次に、ポリシリコン薄膜2のソース領域2bおよびドレイン領域2c上における層間絶縁膜5およびゲート絶縁膜3にコンタクトホール6、7を形成する。
Next, as shown in FIG. 1, an interlayer
次に、層間絶縁膜5の上面の各所定の箇所に、PVD法により成膜されたAl膜をパターニングすることにより、ソース電極8およびドレイン電極9をコンタクトホール6、7を介してポリシリコン薄膜2のソース領域2bおよびドレイン領域2c接続させて形成する。次に、ソース電極8およびドレイン電極9を含む層間絶縁膜5の上面にPECVD法により窒化シリコンからなるオーバーコート膜11を成膜する。
Next, an Al film formed by the PVD method is patterned on each predetermined portion of the upper surface of the
次に、ソース電極8上におけるオーバーコート膜11にコンタクトホール12を形成する。次に、オーバーコート膜11の上面の所定の箇所に、PVD法により成膜されたITO膜をパターニングすることにより、画素電極13をコンタクトホール12を介してソース電極8に接続させて形成する。かくして、薄膜トランジスタ10を備えた液晶表示素子が得られる。
Next, a
次に、実験結果について説明する。上記製造方法で製造された、2層構造のゲート電極4を有する薄膜トランジスタ(以下、本発明品という)と、比較のために、上記製造方法と同じ製造方法であるが、ゲート電極をMoのみで形成してなる薄膜トランジスタ(以下、比較品という)とを用意し、BT試験として、100℃の温度下で、ソース電極およびドレイン電極を接地し、ゲート電極に+12Vを印加した状態で、2時間行なった。 Next, experimental results will be described. For comparison, the thin film transistor having the two-layered gate electrode 4 (hereinafter referred to as the present invention) manufactured by the above manufacturing method is the same manufacturing method as the above manufacturing method, but the gate electrode is made of only Mo. A thin film transistor formed (hereinafter referred to as a comparative product) is prepared, and a BT test is performed for 2 hours at a temperature of 100 ° C. with the source electrode and the drain electrode grounded and +12 V applied to the gate electrode. It was.
そして、BT試験前後における本発明品および比較品の各薄膜トランジスタのVg(ゲート電圧)−Id(ドレイン電流)特性を調べたところ、本発明品の場合には図5に示す結果が得られ、比較品の場合には図6に示す結果が得られた。 When the Vg (gate voltage) -Id (drain current) characteristics of the thin film transistors of the present invention and the comparative product before and after the BT test were examined, the results shown in FIG. 5 were obtained in the case of the present invention. In the case of the product, the result shown in FIG. 6 was obtained.
図6に示す比較品の場合には、実線がBT試験前のVg−Id特性であり、点線がBT試験後のVg−Id特性であり、しきい値電圧Vthが点線で示すBT試験後では実線で示すBT試験前に比べてマイナス側に大きくシフトしている。これに対し、図5に示す発明品の場合には、Vg−Id特性が1本の実線のみで示されているが、これは、BT試験前とBT試験後におけるVg−Id特性がほとんど同じであることを示し、しきい値電圧Vthのシフトはほとんど確認できなかった。 In the case of the comparative product shown in FIG. 6, the solid line is the Vg-Id characteristic before the BT test, the dotted line is the Vg-Id characteristic after the BT test, and the threshold voltage Vth is after the BT test indicated by the dotted line. Compared to before the BT test indicated by the solid line, it is greatly shifted to the minus side. On the other hand, in the case of the invention shown in FIG. 5, the Vg-Id characteristic is shown by only one solid line, but this is almost the same between the Vg-Id characteristic before the BT test and after the BT test. As a result, the shift of the threshold voltage Vth could hardly be confirmed.
以上のことを考察するに、ゲート絶縁膜をTEOSを原料として成膜された酸化シリコン膜によって形成した場合には、ゲート絶縁膜中に取り込まれている水分に起因して、外部エネルギー(BT試験による熱エネルギー)を受けると、比較品の場合には、Moのみからなるゲート電極のゲート絶縁膜と接する面側が酸化され、ゲート絶縁膜中に正の固定電荷が発生し、これによりBT試験による薄膜トランジスタのしきい値電圧Vthがマイナス側に大きくシフトしてしまう In consideration of the above, when the gate insulating film is formed of a silicon oxide film formed using TEOS as a raw material, external energy (BT test) is caused by moisture taken into the gate insulating film. In the case of the comparative product, the surface side of the gate electrode that is in contact with the gate insulating film is oxidized, and positive fixed charges are generated in the gate insulating film. The threshold voltage Vth of the thin film transistor is greatly shifted to the negative side.
これに対し、本発明品の場合には、ゲート電極4がAlからなる下層ゲート電極4aとMoからなる上層ゲート電極4bとの2層構造であるため、ゲート電極4形成後の工程での熱履歴により、酸化されやすいAlからなる下層ゲート電極4aとゲート絶縁膜3中に取り込まれている水分との反応が促進され、下層ゲート電極4aのゲート絶縁膜3と接する面側に酸化Al膜が形成される。
On the other hand, in the case of the product of the present invention, the
この結果、本発明品の場合には、BT試験前に、下層ゲート電極4aのゲート絶縁膜3と接する面側に酸化Al膜が形成されているため、BT試験による熱エネルギーを受けても、酸化Al膜がゲート絶縁膜3からの水分をブロックするブロック層として機能し、ゲート絶縁膜3中に正の固定電荷が発生するのが未然に防止され、これによりBT試験による薄膜トランジスタ10のしきい値電圧Vthがほとんどシフトしないようにすることができ、薄膜トランジスタ10の信頼性を高くすることができる。
As a result, in the case of the product of the present invention, the Al oxide film is formed on the surface side of the
なお、下層ゲート電極4aの材料は、上層ゲート電極4bの材料よりも酸化されやすい金属であればよい。例えば、上層ゲート電極4bをMo、Cr、Taのいずれかあるいはそれらの合金によって形成する場合には、下層ゲート電極4aはAl、AlとNdやNi等との合金(Al系金属)あるいはW、またはWとSiやMo等との合金(W系金属)によって形成してもよい。また、上層ゲート電極4bをWによって形成する場合には、下層ゲート電極4aはAl系金属またはCrによって形成してもよい。なお、上層ゲート電極4b上に他の金属材料を形成してもよく、3層以上の多層ゲート電極構造とすることも可能である。
The material of the
また、上記実施形態では、トップゲート型の薄膜トランジスタの場合で説明したが、図7に示すボトムゲート型の薄膜トランジスタにも適用することができる。このボトムゲート型の薄膜トランジスタにおいて、図1に示す場合と大きく異なる点は、ガラス基板1の上面にゲート電極4が設けられ、ゲート絶縁膜3の上面にポリシリコン薄膜2が設けられている点である。この場合、下層ゲート電極4aはMo等からなり、上層ゲート電極4bはAl等からなっている。
In the above embodiment, the top gate thin film transistor is described. However, the present invention can also be applied to a bottom gate thin film transistor shown in FIG. The bottom gate type thin film transistor is greatly different from that shown in FIG. 1 in that a
そして、このボトムゲート型の薄膜トランジスタにおいても、Al等からなる上層ゲート電極4bの表面に酸化Al膜等(図示せず)が当初から形成されているため、BT試験による薄膜トランジスタ10のしきい値電圧Vthがほとんどシフトしないようにすることができ、薄膜トランジ10スタの信頼性を高くすることができる。
Also in this bottom gate type thin film transistor, since the Al oxide film or the like (not shown) is formed on the surface of the
ここで、図7に示す薄膜トランジスタにおいて、n型不純物を注入する場合の一例について、図8を参照して説明する。まず、ゲート絶縁膜3の上面に設けられたポリシリコン薄膜2の上面中央部に、ゲート電極4をマスクとした裏面露光により、レジストマスク22を形成する。そして、レジストマスク22をマスクとしてn型不純物を注入することにより、レジストマスク22の両側におけるポリシリコン薄膜2をn型不純物注入領域からなるソース領域2bおよびドレイン領域2cとする。したがって、この状態では、レジストマスク14下のポリシリコン薄膜2の中央部にチャネル領域2aが自己整合的に形成される。
Here, an example of injecting an n-type impurity in the thin film transistor illustrated in FIG. 7 will be described with reference to FIGS. First, a resist mask 22 is formed at the center of the upper surface of the polysilicon
1 ガラス基板
2 ポリシリコン薄膜
3 ゲート絶縁膜
4 ゲート電極
4a 下層ゲート電極
4b 上層ゲート電極
5 層間絶縁膜
8 ソース電極
9 ドレイン電極
10 薄膜トランジスタ
11 オーバーコート膜
13 画素電極
DESCRIPTION OF
Claims (3)
前記ゲート絶縁膜がTEOSを原料として成膜された酸化シリコン膜によって形成された薄膜トランジスタにおいて、
前記ゲート電極は、前記ゲート絶縁膜に接するように配置された第1のゲート電極層と前記第1のゲート電極層に接するように配置された第2のゲート電極層とを有した多層構造に形成され、
前記第2のゲート電極層は、形成材料としてMo、Cr、Taのいずれかあるいはそれらの合金からなり、
前記第1のゲート電極層は、前記第2のゲート電極層の前記形成材料よりも酸化されやすい金属のうちWまたはW系金属を材料にして形成されていることを特徴とする薄膜トランジスタ。 A gate insulating film is provided between a gate electrode and a semiconductor thin film having a channel region, a source region and a drain region into which impurities are implanted
In the thin film transistor in which the gate insulating film is formed of a silicon oxide film formed using TEOS as a raw material,
The gate electrode has a multi-layer structure including a first gate electrode layer disposed so as to contact the gate insulating film and a second gate electrode layer disposed so as to contact the first gate electrode layer. Formed ,
The second gate electrode layer, Mo as the material, Cr, Ri Do either from or their alloys Ta,
The thin film transistor according to claim 1, wherein the first gate electrode layer is formed of a W or W-based metal among metals that are more easily oxidized than the forming material of the second gate electrode layer .
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