JP4544230B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuit Download PDFInfo
- Publication number
- JP4544230B2 JP4544230B2 JP2006260202A JP2006260202A JP4544230B2 JP 4544230 B2 JP4544230 B2 JP 4544230B2 JP 2006260202 A JP2006260202 A JP 2006260202A JP 2006260202 A JP2006260202 A JP 2006260202A JP 4544230 B2 JP4544230 B2 JP 4544230B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply wiring
- circuit
- circuit block
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
本発明は、例えば、スタンダードセルのような半導体集積回路である。 The present invention is a semiconductor integrated circuit such as a standard cell.
近年、半導体集積回路の自動配置配線等の自動設計技術が進歩し、例えば、スタンダードセルのようなセミカスタムには、自動設計が広く用いられている。ところで、同一の半導体基板上に、例えば、マクロセルのような回路を複数、形成するとき、ある回路と他の回路とは、電源配線の系統を異ならせたい場合がある。例えば、ある回路の動作電圧と他の回路の動作電圧が異なる場合である。この場合、ある回路に給電する電源配線と、他の回路に給電する電源配線とは分離される。これらの電源配線同士が交差しないようにするため、形状が複雑になる電源配線が生じる。この電源配線については、自動配線のみで配置できない。よって、設計者が一部またはすべて手作業で電源配線を配置しなければならない。この結果、電源配線に要する時間が増加する。
本発明の目的は、電源配線を自動配線するとき、設計者の手作業を軽減、または、なくすことが可能な半導体集積回路を提供することである。 An object of the present invention is to provide a semiconductor integrated circuit capable of reducing or eliminating a designer's manual work when automatically wiring power supply wiring.
(1)本発明は、
回路ブロックと、前記回路ブロックの回路に給電する第1電源配線と、前記第1電源配線と異なる系統の第2電源配線と、が同一の半導体基板に形成された半導体集積回路であって、
前記回路ブロック内には、前記第1電源配線および第3電源配線が含まれ、
前記第3電源配線は、曲がり部を有し、かつ、前記第1電源配線と分離され、かつ、前記第2電源配線と同じ系統である、ことを特徴とする。
(1) The present invention
A semiconductor integrated circuit in which a circuit block, a first power supply wiring for supplying power to the circuit of the circuit block, and a second power supply wiring of a system different from the first power supply wiring are formed on the same semiconductor substrate,
The circuit block includes the first power supply wiring and the third power supply wiring,
The third power supply wiring has a bent portion, is separated from the first power supply wiring, and has the same system as the second power supply wiring.
本発明の半導体集積回路は、前記回路ブロックの位置を決定する第1工程と、前記第1工程後、前記第2電源配線が前記第3電源配線と接続するように、前記第2電源配線を自動配線する第2工程とを備えた半導体集積回路の設計方法にて設計できる。 In the semiconductor integrated circuit of the present invention, the first power source wiring is connected to the third power source wiring so that the second power source wiring is connected to the third power source wiring after the first step of determining the position of the circuit block. The semiconductor integrated circuit can be designed by a method for designing a semiconductor integrated circuit including a second step of automatic wiring.
本発明において、電源配線が異なる系統を例示すれば、以下のとおりである。ある回路の動作電圧と他の回路の動作電圧が異なる場合、ある回路の電源配線と他の回路の電源配線とは異なる系統である。また、同じ電圧でも、例えば、ある回路がデジタル回路で、他の回路がアナログ回路の場合、ある回路の電源配線と他の回路の電源配線とは異なる系統である。 In the present invention, examples of systems having different power supply wirings are as follows. When the operating voltage of a certain circuit is different from the operating voltage of another circuit, the power supply wiring of a certain circuit is different from the power supply wiring of another circuit. Even when the voltage is the same, for example, when a certain circuit is a digital circuit and another circuit is an analog circuit, the power supply wiring of one circuit is different from the power supply wiring of another circuit.
本発明によれば、第2電源配線および第3電源配線を含む一つの電源配線の系統ができる。この一つの電源配線が、例えば、5以上の多角形のような複雑な形状であっても、本発明によれば、手作業による電源配線の配置を減らす、または、なくすことができる。つまり、第3電源配線は、屈曲部等の曲がり部を有するので、この一つの電源配線の複雑な形状となる部分については、第3電源配線とすることにより、第2電源配線を自動配線することができるのである。 According to the present invention, a system of one power supply wiring including the second power supply wiring and the third power supply wiring is formed. Even if this single power supply wiring has a complicated shape such as a polygon of 5 or more, according to the present invention, it is possible to reduce or eliminate the arrangement of the power supply wiring by manual work. That is, since the third power supply wiring has a bent portion such as a bent portion, the second power supply wiring is automatically wired by using the third power supply wiring for a portion having a complicated shape of the one power supply wiring. It can be done.
(2)本発明の半導体集積回路は、前記第3電源配線が、前記第1電源配線の外側に配置されている、ことを特徴とする。 (2) The semiconductor integrated circuit according to the present invention is characterized in that the third power supply wiring is disposed outside the first power supply wiring.
(3)本発明の半導体集積回路およびその設計方法は、前記第3電源配線が、
第1方向に延び、第2方向に延びる前記第2電源配線と接続される第1辺と、
第2方向に延び、前記第1辺と接続される第2辺と、
を含む、ことを特徴とする。
(3) In the semiconductor integrated circuit and the design method thereof according to the present invention, the third power supply wiring is
A first side extending in the first direction and connected to the second power supply wiring extending in the second direction;
A second side extending in a second direction and connected to the first side;
It is characterized by including.
第1方向とは、例えば、自動配線における第1優先配線方向を意味する。第2方向とは、例えば、自動配線における第2優先配線方向を意味する。 A 1st direction means the 1st priority wiring direction in automatic wiring, for example. The second direction means, for example, the second priority wiring direction in automatic wiring.
(4)本発明の半導体集積回路は、前記回路ブロックが、前記回路ブロック用のI/Oポートと一体化している、ことを特徴とする。本発明によれば、自動配線段階において、前記回路ブロックの回路と、前記回路ブロック用のI/Oポートと、の接続の手間を省くことができる。 (4) The semiconductor integrated circuit of the present invention is characterized in that the circuit block is integrated with an I / O port for the circuit block. According to the present invention, it is possible to save the labor of connection between the circuit block circuit and the circuit block I / O port in the automatic wiring stage.
(5)上記(4)に係る本発明の半導体集積回路は、
前記第1辺および前記第2辺は、前記I/Oポートを他のI/Oポートと分離する位置まで延びている、ことを特徴とする。本発明によれば、前記I/Oポートと他のI/Oポートとにおいて、電源配線の系統の分離が容易となる。
(5) The semiconductor integrated circuit of the present invention according to (4) above is
The first side and the second side extend to a position where the I / O port is separated from other I / O ports. According to the present invention, it is easy to separate the power supply wiring system between the I / O port and other I / O ports.
(6)本発明の半導体集積回路は、
前記第3電源配線が、
第1方向に延び、第2方向に延びる前記第2電源配線と接続される第1辺と、
第2方向に延び、前記第1辺と接続される第2辺と、
第1方向に延び、前記第2辺と接続される第3辺と、
第2方向に延び、前記第3辺および前記第1辺と接続される第4辺と、
を含み、
前記第1辺〜前記第4辺により、前記第1電源配線を囲んでいる、ことを特徴とする。
本発明によれば、第1電源配線を囲むように、第1辺〜第4辺が形成されている。このため、回路ブロックの位置により、第1辺〜第4辺の任意を選択し、第2電源配線と接続させることができる。よって、回路ブロックを半導体集積回路領域のどの位置にも配置することが可能となる。
(6) The semiconductor integrated circuit of the present invention is
The third power supply wiring is
A first side extending in the first direction and connected to the second power supply wiring extending in the second direction;
A second side extending in a second direction and connected to the first side;
A third side extending in the first direction and connected to the second side;
A fourth side extending in the second direction and connected to the third side and the first side;
Including
The first power supply wiring is surrounded by the first side to the fourth side.
According to the present invention, the first side to the fourth side are formed so as to surround the first power supply wiring. For this reason, it is possible to select any one of the first side to the fourth side according to the position of the circuit block and connect it to the second power supply wiring. Therefore, the circuit block can be arranged at any position in the semiconductor integrated circuit region.
(7)本発明の半導体集積回路は、前記第1電源配線が、環状電源配線を含む、ことを特徴とする。環状電源配線とは、電源配線の一方端部と他方端部とが接続されたものである。環状電源配線の形状としては、例えば、円形の枠状、四角形の枠状がある。 (7) The semiconductor integrated circuit of the present invention is characterized in that the first power supply wiring includes an annular power supply wiring. The annular power supply wiring is one in which one end and the other end of the power supply wiring are connected. Examples of the shape of the annular power supply wiring include a circular frame shape and a rectangular frame shape.
(8)本発明の半導体集積回路は、前記第2電源配線および前記第3電源配線が、他の環状電源配線を構成する、ことを特徴とする。 (8) The semiconductor integrated circuit according to the present invention is characterized in that the second power supply wiring and the third power supply wiring constitute another annular power supply wiring.
(9)本発明の半導体集積回路は、
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は異なる、ことを特徴とする。
(9) The semiconductor integrated circuit of the present invention is
A potential supplied by the first power supply wiring;
A potential supplied by a power supply wiring including the second power supply wiring and the third power supply wiring;
Are different.
(10)本発明の半導体集積回路は、
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は同じである、ことを特徴とする。
(10) A semiconductor integrated circuit according to the present invention includes:
A potential supplied by the first power supply wiring;
A potential supplied by a power supply wiring including the second power supply wiring and the third power supply wiring;
Are the same.
(11)本発明の半導体集積回路は、前記回路ブロックが、マクロセルを含む、ことを特徴とする。 (11) The semiconductor integrated circuit of the present invention is characterized in that the circuit block includes a macro cell.
(12)本発明の半導体集積回路は、前記回路ブロックが、ROM、RAM、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む、ことを特徴とする。 (12) The semiconductor integrated circuit of the present invention is characterized in that the circuit block includes at least one of a ROM, a RAM, an analog circuit, a control circuit, and an interface circuit.
(13)本発明の半導体集積回路は、前記第1工程と前記第2工程との間に、前記第2電源配線および前記第3電源配線を含む電源配線により給電される、他の回路ブロックの位置を決定する工程を備える、ことを特徴とする。 (13) In the semiconductor integrated circuit according to the present invention, power is supplied by a power supply wiring including the second power supply wiring and the third power supply wiring between the first process and the second process. A step of determining a position.
(14)本発明の半導体集積回路は、前記他の回路ブロックが、マクロセルを含む、ことを特徴とする。 (14) The semiconductor integrated circuit of the present invention is characterized in that the other circuit block includes a macro cell.
(15)本発明の半導体集積回路は、前記他の回路ブロックは、ランダムロジック回路を含む、ことを特徴とする。 (15) The semiconductor integrated circuit of the present invention is characterized in that the other circuit block includes a random logic circuit.
(16)本発明の半導体集積回路の設計方法では、前記回路ブロックの情報、前記他の回路ブロックの情報、前記第1電源配線の情報、前記第2電源配線の情報および前記第3電源配線の情報は、ライブラリに登録されている、ことを特徴とする。 (16) In the semiconductor integrated circuit design method of the present invention, information on the circuit block, information on the other circuit block, information on the first power supply wiring, information on the second power supply wiring, and information on the third power supply wiring The information is registered in the library.
(17)本発明の半導体集積回路の設計方法では、前記回路ブロックおよび前記他の回路ブロックの位置が、自動配置により決定される、ことを特徴とする。 (17) The method of designing a semiconductor integrated circuit according to the present invention is characterized in that the positions of the circuit block and the other circuit block are determined by automatic placement.
(18)本発明の半導体集積回路は、前記半導体集積回路が、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む、ことを特徴とする。 (18) The semiconductor integrated circuit according to the present invention is characterized in that the semiconductor integrated circuit includes at least one of a standard cell, a gate array, and an embedded array.
[第1実施形態]
本発明の第1実施形態について、図面を用いて説明する。図7は、第1実施形態に係る半導体集積回路1の平面図である。半導体集積回路1は、I/Oポート20a、20b、20c、20dと、第1回路ブロック30と、第2回路ブロック40と、多数のランダムロジック回路ブロック50と、を含む。これらは、半導体集積回路1の集積回路設計領域10に形成される。集積回路設計領域10の形状は任意であり、本実施形態では四角形をしている。
[First Embodiment]
A first embodiment of the present invention will be described with reference to the drawings. FIG. 7 is a plan view of the semiconductor integrated circuit 1 according to the first embodiment. The semiconductor integrated circuit 1 includes I /
I/Oポート20a、20b、20c、20dは、集積回路設計領域10の縁部に配置されている。I/Oポートとは、入力および出力ポートのうち、少なくともいずれかの機能を有するポートのことである。
The I /
第1回路ブロック30と第2回路ブロック40とは、集積回路設計領域10の対角線上に配置されている。詳しく言うと、第1回路ブロック30は、集積回路設計領域10のうち、I/Oポート20cとI/Oポート20dとで規定される角部より内側の領域に配置されている。また、第2回路ブロック40は、集積回路設計領域10のうち、I/Oポート20aとI/Oポート20bとで規定される角部より内側の領域に配置されている。第1回路ブロック30および第2回路ブロック40は、例えば、メモリ、アナログ回路である。なお、第1回路ブロック30および第2回路ブロック40の形状は任意であり、本実施形態では四角形をしている。また、第1回路ブロック30および第2回路ブロック40は、大きさの異なる四角形をしているが、同じ大きさでもよい。また、第1回路ブロック30および第2回路ブロック40のうち、いずれか一つでもよいし、さらに他の回路ブロックを配置することもできる。
The
第1回路ブロック30および第2回路ブロック40は、それぞれ、環状電源配線32、42を備える。環状電源配線は、一方の端部と他方の端部とが接続された電源配線である。環状電源配線32は、第1回路ブロック30の回路(上記のメモリ等)の外側に位置し、この回路に給電している。同様に、環状電源配線42は、第2回路ブロック40の回路(上記のメモリ等)の外側に位置し、この回路に給電している。第1回路ブロック30および第2回路ブロック40の回路中の電源配線は、どこに位置するか分からないので、環状電源配線32、42を回路の外側に配置している。これにより、回路中の電源配線がどの位置にきても、回路中の電源配線と環状電源配線とを接続することができる。なお、環状電源配線32、42の形状は任意であり、本実施形態では四角形の枠状をしている。また、環状電源配線32、42は、それぞれ、一組のVDD配線、VSS配線からなる。VDD配線、VSS配線のいずれか一方が、内側に位置し、他方が外側に位置する。なお、環状電源配線32、42の代わりに、ストライプ状の電源配線でもよい。
The
複数のランダムロジック回路ブロック50は、集積回路設計領域10であって、I/Oポート20a〜20d、第1回路ブロック30、第2回路ブロック40が配置されている領域以外に配置されている。ランダムロジック回路ブロック50は、例えば、MSIセルのような、他の回路と同じ系統の電源で給電してもよいマクロセルである。ランダムロジック回路ブロック50の形状は任意であり、本実施形態では、長手方向がx方向である長方形をしている。
The plurality of random logic circuit blocks 50 are arranged in an integrated
複数のランダムロジック回路ブロック50が形成されている領域(以下、回路ブロック50領域という)の外側には、この領域を囲むように、環状電源配線52が配置されている。環状電源配線52は、以下の(1)〜(8)に説明する辺52a〜52hからなり、ランダムロジック回路ブロック50の回路に給電する。
An annular
(1)辺52aは、図中のy方向に延び、I/Oポート20dと、回路ブロック50領域と、の間に配置されている。
(1) The
(2)辺52bは、角部54aで辺52aと接続され、図中のx方向に延びている。辺52bは、環状電源配線32と、回路ブロック50領域と、の間に配置されている。
(2) The
(3)辺52cは、角部54bで辺52bと接続され、図中のy方向に延びている。辺52cは、環状電源配線32と、回路ブロック50領域と、の間に配置されている。
(3) The
(4)辺52dは、角部54cで辺52cと接続され、図中のx方向に延びている。辺52dは、I/Oポート20cと、回路ブロック50領域と、の間に配置されている。
(4) The
(5)辺52eは、角部54dで辺52dと接続され、図中のy方向に延びている。辺52eは、I/Oポート20bと、回路ブロック50領域と、の間に配置されている。
(5) The
(6)辺52fは、角部54eで辺52eと接続され、図中のx方向に延びている。辺52fは、環状電源配線42と、回路ブロック50領域と、の間に配置されている。
(6) The
(7)辺52gは、角部54fで辺52fと接続され、図中のy方向に延びている。辺52gは、環状電源配線42と、回路ブロック50領域と、の間に配置されている。
(7) The
(8)辺52hは、角部54gで辺52gと接続され、角部54hで辺52aと接続され、図中のx方向に延びている。辺52hは、I/Oポート20aと、回路ブロック50領域と、の間に配置されている。なお、x方向は、自動配線の第1優先配線方向の一例である。また、y方向は、自動配線の第2優先配線方向の一例である。
(8) The
第1回路ブロック30の環状電源配線32、第2回路ブロック40の環状電源配線42、ランダムロジック回路ブロック50の環状電源配線52は、それぞれ、異なる系統であるため、互いに分離されている。この理由には、例えば、次の二つがある。一つは、ある回路ブロックを動作させる電圧と他の回路ブロックを動作させる電圧とが異なる場合である。他の一つは、同じ電圧でも、例えば、アナログ回路とロジック回路とでは、電源配線を分離させる必要があるのである。
Since the annular
なお、ランダムロジック回路ブロック50の回路に給電する電源配線は、環状電源配線52であるが、辺52dおよび辺52hがない構造でもよいし、辺52aおよび辺52eがない構造でもよい。ランダムロジック回路ブロック50の回路内の電源配線の位置により、これらを選択することができる。
The power supply wiring for supplying power to the circuit of the random
環状電源配線52の辺52bおよび辺52cが、第1回路ブロック30内に配置されており、環状電源配線52の辺52fおよび辺52gが、第2回路ブロック40内に配置されている。これが本実施形態の特徴の一つである。これによる効果は後で説明する。
次に、第1実施形態に係る半導体集積回路1の設計方法について、図1〜図7を用いて説明する。図1は、半導体集積回路1の設計方法のフローチャートである。図2〜図6は、半導体集積回路1の各設計段階における集積回路設計領域10の平面図である。第1実施形態は、スタンダードセルを自動配置配線により設計する方法である。つまり、自動配置配線のソフトウェアプログラムを用いて、スタンダードセルのレイアウトを設計する方法である。本実施形態では、I/Oポート20a〜20d、第1回路ブロック30、第2回路ブロック40、ランダムロジック回路ブロック50は、予めセルライブラリに登録されている。
Next, a method for designing the semiconductor integrated circuit 1 according to the first embodiment will be described with reference to FIGS. FIG. 1 is a flowchart of a method for designing a semiconductor integrated circuit 1. 2 to 6 are plan views of the integrated
なお、本明細書において、自動配置配線とは、回路ブロックと電源配線を含む配線とを自動的に配置することである。自動配線とは、電源配線を含む配線を自動的に配置することである。自動配置とは、回路ブロックを自動的に配置することである。 In the present specification, the automatic placement and routing means that the circuit block and the wiring including the power supply wiring are automatically arranged. Automatic wiring is to automatically arrange wiring including power supply wiring. Automatic placement is the automatic placement of circuit blocks.
まず、図2に示すように、集積回路設計領域10の寸法を決定する(ステップS1)。集積回路設計領域10は、半導体集積回路が形成される半導体基板の表面に相当する。
First, as shown in FIG. 2, the dimensions of the integrated
図3に示すように、集積回路設計領域10の四つの縁部に、I/Oポート20a、20b、20c、20dの位置を、自動配置配線プログラムにより決定する(ステップS2)。
As shown in FIG. 3, the positions of the I /
図4に示すように、第1回路ブロック30および第2回路ブロック40の位置を、自動配置配線プログラムにより決定する(ステップS3)。第1回路ブロック30の位置を先に決め、次に第2回路ブロック40の位置を決めてもよいし、この逆でもよい。
As shown in FIG. 4, the positions of the
第1回路ブロック30は、第1回路ブロック30の回路に給電する環状電源配線32と、環状電源配線32の外側に位置し、ランダムロジック回路ブロック50に給電する環状電源配線52の辺52b、52cと、を備え、セルライブラリに登録されている。また、第2回路ブロック40は、第2回路ブロック40の回路に給電する環状電源配線42と、環状電源配線42の外側に位置し、ランダムロジック回路ブロック50に給電する環状電源配線52の辺52f、52gと、を備え、セルライブラリに登録されている。
The
図5に示すように、ランダムロジック回路ブロック50の位置を、自動配置配線プログラムにより決定する(ステップS4)。
As shown in FIG. 5, the position of the random
図6に示すように、環状電源配線52の辺52a、52eの位置を、自動配置配線プログラムにより決定する(ステップS5)。これにより、辺52bと角部54aで接続され、y方向に延びる辺52aが配置される。また、辺52fと角部54eで接続され、y方向に延びる辺52eが配置される。
As shown in FIG. 6, the positions of the
図7に示すように、環状電源配線52の辺52d、52hの位置を、自動配置配線プログラムにより決定する(ステップS6)。これにより、辺52cと角部54cで接続され、かつ、辺52eと角部54dで接続され、x方向に延びた辺52dが配置される。また、辺52gと角部54gで接続され、かつ、辺52aと角部54hで接続され、x方向に延びた辺52hが配置される。なお、環状電源配線52の辺52d、52hを先に配置し、次に、環状電源配線52の辺52a、52eを配置してもよい。
As shown in FIG. 7, the positions of the
以上により、半導体集積回路1の設計が完了する。本実施形態の主要な効果を説明する。この効果は次に説明する第2実施形態でも生じる。図7に示すように、環状電源配線52は、八個の角部54a〜54hを有する複雑な形状をしている。つまり、環状電源配線52は、第1回路ブロック部30が配置されているため、角部54aでx方向に曲がり、角部54bでy方向に曲がっている。また、環状電源配線52は、第2回路ブロック部40が配置されているため、角部54eでx方向に曲がり、角部54fでy方向に曲がっている。したがって、第1回路ブロック部30および第2回路ブロック部40を配置した後、環状電源配線52を配置すると、辺52b、52c、52f、52gについては、手作業で配置しなければならない。本実施形態によれば、辺52b、52cが第1回路ブロック部30内にあり、辺52f、52gが第2回路ブロック部40内にあるので、手作業によらず、自動配線のみで環状電源配線52を配置することができる。
Thus, the design of the semiconductor integrated circuit 1 is completed. The main effects of this embodiment will be described. This effect also occurs in the second embodiment described below. As shown in FIG. 7, the annular
なお、図8に示す第3回路ブロック60は、第1回路ブロック30、第2回路ブロック40の変形例である。第3回路ブロック60は、第1回路ブロック30や第2回路ブロック40と同様な回路である。第3回路ブロック60は、第3回路ブロック60の回路に給電する環状電源配線62と、環状電源配線62と分離し、環状電源配線52にすることができる四つの辺52i、52j、52k、52lと、を備える。四つの辺52i〜52lで枠状の形が構成され、環状電源配線62の外側に配置されている。
Note that the
環状電源配線52を自動配線するとき、四つの辺52i〜52lの中から任意に選択した辺を環状電源配線52の構成要素にする。第3回路ブロック60は、このような四つの辺52i〜52lを備えているので、集積回路設計領域10のどの位置にも配置することが可能となる。
When the annular
なお、本実施形態では、I/Oポート20a〜20d、第1回路ブロック30、第2回路ブロック40、ランダムロジック回路ブロック50を自動配置しているが、手作業で配置してもよい。
In the present embodiment, the I /
[第2実施形態]
本発明の第2実施形態について、図面を用いて説明する。図13は、第2実施形態に係る半導体集積回路3の平面図である。半導体集積回路3については、図7に示す第1実施形態に係る半導体集積回路1との相違点を主に説明する。なお、半導体集積回路1の構成要素と同じものについては、同一符号を付している。
[Second Embodiment]
A second embodiment of the present invention will be described with reference to the drawings. FIG. 13 is a plan view of the semiconductor integrated circuit 3 according to the second embodiment. As for the semiconductor integrated circuit 3, differences from the semiconductor integrated circuit 1 according to the first embodiment shown in FIG. 7 will be mainly described. The same components as those of the semiconductor integrated circuit 1 are denoted by the same reference numerals.
半導体集積回路3は、互いに形の異なる四角形をした、第1回路ブロック80および第2回路ブロック90を備える。第1回路ブロック80は、第1回路ブロック80用のI/Oポートを含んだ構造をしている。このI/Oポートの電源配線は、第1回路ブロック80の回路の電源配線と接続されている。第1回路ブロック80は、第1回路ブロック30と同様の回路と、これに給電する環状電源配線82と、環状電源配線52の辺52b、52cと、を備えている。
The semiconductor integrated circuit 3 includes a
また、第2回路ブロック90は、第2回路ブロック90用のI/Oポートを含んだ構造をしている。このI/Oポートの電源配線は、第2回路ブロック90の回路の電源配線と接続されている。第2回路ブロック90は、第2回路ブロック40と同様の回路と、これに給電する環状電源配線92と、環状電源配線52の辺52f、52gと、を備えている。
The
第1回路ブロック80および第2回路ブロック90は、集積回路設計領域10の対角線上になるように、集積回路設計領域10の隅に配置されている。第1回路ブロック80および第2回路ブロック90は、このような位置にあるので、I/Oポート20a〜20dは、その分だけ短くなっている。I/Oポート20a〜20dは、ランダムロジック回路ブロック50の回路用なので、第1回路ブロック80用のI/Oポート、および第2回路ブロック90用のI/Oポートとは電源配線が分離されている。
The
次に、第2実施形態に係る半導体集積回路3の設計方法について、図9〜図13を用いて説明する。図9〜図12は、半導体集積回路3の各設計段階における集積回路設計領域10の平面図である。第2実施形態の設計方法は、スタンダードセルを自動配置配線により設計する方法であり、第1実施形態の設計方法と同様なので、簡単に説明する。
Next, a design method of the semiconductor integrated circuit 3 according to the second embodiment will be described with reference to FIGS. 9 to 12 are plan views of the integrated
まず、図9に示すように、集積回路設計領域10の四つの縁部に、I/Oポート20a、20b、20c、20dの位置を、自動配置配線プログラムにより決定する。
First, as shown in FIG. 9, the positions of the I /
図10に示すように、第1回路ブロック80および第2回路ブロック90の位置を、自動配置配線プログラムにより決定する。
As shown in FIG. 10, the positions of the
図11に示すように、ランダムロジック回路ブロック50の位置を、自動配置配線プログラムにより決定する。
As shown in FIG. 11, the position of the random
図12に示すように、環状電源配線52の辺52a、52eの位置を、自動配置配線プログラムにより決定する。これにより、辺52bと角部54aで接続され、y方向に延びた辺52aが配置される。また、辺52fと角部54eで接続され、y方向に延びた辺52eが配置される。
As shown in FIG. 12, the positions of the
図13に示すように、環状電源配線52の辺52d、52hの位置を、自動配置配線プログラムにより決定する。これにより、辺52cと角部54cで接続され、かつ、辺52eと角部54dで接続され、x方向に延びた辺52dが配置される。また、辺52gと角部54gで接続され、かつ、辺52aと角部54hで接続され、x方向に延びた辺52hが配置される。
As shown in FIG. 13, the positions of the
以上により、半導体集積回路3の設計が完了する。本実施形態の主要な効果を説明する。図13に示すように、第1回路ブロック80(第2回路ブロック90)用のI/Oポートは、第1回路ブロック80(第2回路ブロック90)と一体構造である。よって、自動配置配線段階において、第1回路ブロック80(第2回路ブロック90)の回路と、第1回路ブロック80(第2回路ブロック90)用のI/Oポートと、の接続の手間を省くことができる。 Thus, the design of the semiconductor integrated circuit 3 is completed. The main effects of this embodiment will be described. As shown in FIG. 13, the I / O port for the first circuit block 80 (second circuit block 90) is integrated with the first circuit block 80 (second circuit block 90). Therefore, in the automatic placement and routing stage, the trouble of connecting the circuit of the first circuit block 80 (second circuit block 90) and the I / O port for the first circuit block 80 (second circuit block 90) is saved. be able to.
また、第1回路ブロック80(第2回路ブロック90)用のI/Oポートは、ランダムロジック回路ブロック50用のI/Oポート20a〜20dと、電源配線の系統が分離されている。本実施形態では、予めI/Oポートが分離されているので、自動配置配線段階において、I/Oポートを分離する必要がなくなる。
Further, the I / O ports for the first circuit block 80 (second circuit block 90) are separated from the I /
また、環状電源配線52の辺52b(52c)は、I/Oポート20b(20c)と第1回路ブロック80用のI/Oポートとの間まで延びている。このため、I/Oポート20b(20c)と、第1回路ブロック80用のI/Oポートとにおいて、電源配線の系統の分離が容易となる。また、環状電源配線52の辺52f(52g)は、I/Oポート20d(20a)と第2回路ブロック90用のI/Oポートとの間まで延びている。このため、I/Oポート20d(20a)と第2回路ブロック90用のI/Oポートとにおいて、電源配線の系統の分離が容易となる。
Further, the
1、3 半導体集積回路
10 集積回路設計領域
20a〜20d I/Oポート
30 第1回路ブロック
32 環状電源配線
40 第2回路ブロック
42 環状電源配線
50 ランダムロジック回路ブロック
52 環状電源配線
52a〜52l 辺
54a〜54h 角部
60 第3回路ブロック
62 環状電源配線
80 第1回路ブロック
82 環状電源配線
90 第2回路ブロック
92 環状電源配線
DESCRIPTION OF SYMBOLS 1, 3 Semiconductor integrated
Claims (8)
前記半導体集積回路の輪郭が四角形であり、前記四角形の角部に配置される前記回路ブロック内には、前記第1電源配線と、第3電源配線と、前記回路ブロック用のI/Oポートと、が含まれ、
前記第3電源配線は、
第1の方向に延びると共に、第2の方向に延びる前記第2電源配線と接続される第1辺と、
前記第2の方向に延びると共に、前記第1辺と接続される第2辺と、
を含み、
前記第3電源配線は、前記第1電源配線と分離され、かつ、前記第2電源配線と同じ系統であり、
前記第2電源配線および前記第3電源配線で形成される電源配線が、5以上の多角形を成して、前記他の回路ブロックの環状電源配線を構成し、
前記第1辺および前記第2辺は、前記回路ブロック用の前記I/Oポートを、前記回路ブロックを除く縁部にて前記半導体集積回路の輪郭辺に沿って配置される前記他の回路ブロック用のI/Oポートと分離する位置まで延びている、半導体集積回路。 A circuit block, a first power supply wiring that supplies power to the circuit of the circuit block , another circuit block, and a second power supply wiring that is a system different from the first power supply wiring and supplies power to the other circuit block. A semiconductor integrated circuit formed on the same semiconductor substrate,
The outline of the semiconductor integrated circuit is a quadrangle, and the first power supply wiring, the third power supply wiring, and the I / O port for the circuit block are included in the circuit block disposed at the corner of the quadrangle. Contains,
The third power supply wiring is
A first side extending in the first direction and connected to the second power supply wiring extending in the second direction;
A second side extending in the second direction and connected to the first side;
Including
The third power supply wiring is separated from the first power supply wiring and is the same system as the second power supply wiring,
It said second power supply line and the third power supply wiring formed in the power supply wiring, forms a 5 or more polygons, constitute a ring power supply wiring of the other circuit blocks,
The first side and the second side are the other circuit blocks in which the I / O port for the circuit block is arranged along the contour side of the semiconductor integrated circuit at an edge excluding the circuit block. A semiconductor integrated circuit extending to a position separated from an I / O port for use .
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は異なる、半導体集積回路。 In claim 1,
A potential supplied by the first power supply wiring;
A potential supplied by a power supply wiring including the second power supply wiring and the third power supply wiring;
Is different, semiconductor integrated circuit.
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は同じである、半導体集積回路。 In claim 1,
A potential supplied by the first power supply wiring;
A potential supplied by a power supply wiring including the second power supply wiring and the third power supply wiring;
Are the same, semiconductor integrated circuit.
前記回路ブロックは、マクロセルを含む、半導体集積回路。 In any one of Claims 1-3,
The circuit block is a semiconductor integrated circuit including a macro cell.
前記回路ブロックは、ROM、RAM、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む、半導体集積回路。 In claim 4,
The circuit block includes a semiconductor integrated circuit including at least one of a ROM, a RAM, an analog circuit, a control circuit, and an interface circuit.
前記他の回路ブロックは、マクロセルを含む、半導体集積回路。 In any one of Claims 1-5,
The other circuit block is a semiconductor integrated circuit including a macro cell.
前記他の回路ブロックは、ランダムロジック回路を含む、半導体集積回路。 In claim 6,
The other circuit block is a semiconductor integrated circuit including a random logic circuit.
前記半導体集積回路は、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む、半導体集積回路。
In any one of Claims 1-7,
The semiconductor integrated circuit includes at least one of a standard cell, a gate array, and an embedded array.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006260202A JP4544230B2 (en) | 1999-06-14 | 2006-09-26 | Semiconductor integrated circuit |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16693799 | 1999-06-14 | ||
JP2006260202A JP4544230B2 (en) | 1999-06-14 | 2006-09-26 | Semiconductor integrated circuit |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000167839A Division JP4491113B2 (en) | 1999-06-14 | 2000-06-05 | Semiconductor integrated circuit design method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007036277A JP2007036277A (en) | 2007-02-08 |
JP4544230B2 true JP4544230B2 (en) | 2010-09-15 |
Family
ID=37795050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006260202A Expired - Fee Related JP4544230B2 (en) | 1999-06-14 | 2006-09-26 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4544230B2 (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07211866A (en) * | 1994-01-21 | 1995-08-11 | Fujitsu Ltd | Semiconductor integrated circuit |
-
2006
- 2006-09-26 JP JP2006260202A patent/JP4544230B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07211866A (en) * | 1994-01-21 | 1995-08-11 | Fujitsu Ltd | Semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JP2007036277A (en) | 2007-02-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4701778A (en) | Semiconductor integrated circuit having overlapping circuit cells and method for designing circuit pattern therefor | |
JP2509755B2 (en) | Semiconductor integrated circuit manufacturing method | |
US5768146A (en) | Method of cell contouring to increase device density | |
US5283753A (en) | Firm function block for a programmable block architected heterogeneous integrated circuit | |
CA2476175C (en) | Floor planning for programmable gate array having embedded fixed logic circuitry | |
JP4491113B2 (en) | Semiconductor integrated circuit design method | |
JP2001306641A (en) | Automatic arranging and wiring method for semiconductor integrated circuit | |
JP4544230B2 (en) | Semiconductor integrated circuit | |
US5621653A (en) | Method of and an apparatus for converting layout data in conductive portions | |
US5798541A (en) | Standard semiconductor cell with contoured cell boundary to increase device density | |
US7355443B2 (en) | Integrated circuit having building blocks | |
JP3541782B2 (en) | Design method of semiconductor integrated circuit | |
EP0298344A2 (en) | A method for providing engineering changes to LSI PLAs | |
JP2001244342A (en) | Layout method for integrated circuit, integrated circuit and | |
JPS61190958A (en) | Semiconductor integrated circuit | |
JP3213525B2 (en) | Automatic placement of power pads | |
JP2000124319A (en) | Wiring method for semiconductor integrated circuit | |
JPH10340959A (en) | Layout method | |
JPH0226046A (en) | Master slice semiconductor integrated circuit device | |
JPH08125025A (en) | Microcomputer core and its layout method | |
JPS6378549A (en) | Semiconductor device | |
JPH06169016A (en) | Semiconductor integrated circuit and layout design method thereof | |
JP2005217314A (en) | Semiconductor integrated circuit | |
JPH0729977A (en) | Semiconductor integrated circuit device | |
JP2007081270A (en) | Semiconductor device and method of designing integrated circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091016 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100316 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100514 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100621 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |