JP4544230B2 - Semiconductor integrated circuit - Google Patents

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Description

本発明は、例えば、スタンダードセルのような半導体集積回路である。   The present invention is a semiconductor integrated circuit such as a standard cell.

近年、半導体集積回路の自動配置配線等の自動設計技術が進歩し、例えば、スタンダードセルのようなセミカスタムには、自動設計が広く用いられている。ところで、同一の半導体基板上に、例えば、マクロセルのような回路を複数、形成するとき、ある回路と他の回路とは、電源配線の系統を異ならせたい場合がある。例えば、ある回路の動作電圧と他の回路の動作電圧が異なる場合である。この場合、ある回路に給電する電源配線と、他の回路に給電する電源配線とは分離される。これらの電源配線同士が交差しないようにするため、形状が複雑になる電源配線が生じる。この電源配線については、自動配線のみで配置できない。よって、設計者が一部またはすべて手作業で電源配線を配置しなければならない。この結果、電源配線に要する時間が増加する。
特開平10−284690号公報 特開平08−212250号公報 特開平10−144870号公報 特開平10−144872号公報 特開平11−045942号公報 特開2000−48057号公報 米国特許第6114903公報 米国特許第4811237公報 米国特許第5822214公報 米国特許第6308307公報 米国特許第6260184公報 米国特許第6202191公報 米国特許第6083271公報 Design and optimization of power ground network for cell-based VLSIs with macro cells, Proceedings of the ASP-DAC Asia and South Pacific Design Automation Conference, Vol.1, 18 January 199 9,pp21-24 Multi-pads, single layer power net routing in VLSI circuits, Proceedings of 25th ACM IEEE Design Automation Conference, 12 June 1988, pp183-188
In recent years, automatic design techniques such as automatic placement and routing of semiconductor integrated circuits have advanced, and automatic design is widely used for semi-custom such as standard cells. By the way, when a plurality of circuits such as macrocells are formed on the same semiconductor substrate, for example, there is a case where it is desired to make a system of power supply wiring different from one circuit to another circuit. For example, the operation voltage of a certain circuit is different from the operation voltage of another circuit. In this case, the power supply wiring for supplying power to a certain circuit is separated from the power supply wiring for supplying power to another circuit. In order to prevent these power supply wires from crossing each other, a power supply wire having a complicated shape is generated. This power supply wiring cannot be arranged only by automatic wiring. Therefore, the designer must manually or partially arrange the power supply wiring. As a result, the time required for power supply wiring increases.
JP-A-10-284690 Japanese Patent Application Laid-Open No. 08-212250 Japanese Patent Laid-Open No. 10-144870 Japanese Patent Application Laid-Open No. 10-144872 Japanese Patent Laid-Open No. 11-059442 JP 2000-48057 A US Pat. No. 6,114,903 US Pat. No. 4,811,237 US Pat. No. 5,822,214 US Pat. No. 6,308,307 US Pat. No. 6,260,184 US Pat. No. 6,202,191 US Pat. No. 6,083,271 Design and optimization of power ground network for cell-based VLSIs with macro cells, Proceedings of the ASP-DAC Asia and South Pacific Design Automation Conference, Vol.1, 18 January 199 9, pp21-24 Multi-pads, single layer power net routing in VLSI circuits, Proceedings of 25th ACM IEEE Design Automation Conference, 12 June 1988, pp183-188

本発明の目的は、電源配線を自動配線するとき、設計者の手作業を軽減、または、なくすことが可能な半導体集積回路を提供することである。   An object of the present invention is to provide a semiconductor integrated circuit capable of reducing or eliminating a designer's manual work when automatically wiring power supply wiring.

(1)本発明は、
回路ブロックと、前記回路ブロックの回路に給電する第1電源配線と、前記第1電源配線と異なる系統の第2電源配線と、が同一の半導体基板に形成された半導体集積回路であって、
前記回路ブロック内には、前記第1電源配線および第3電源配線が含まれ、
前記第3電源配線は、曲がり部を有し、かつ、前記第1電源配線と分離され、かつ、前記第2電源配線と同じ系統である、ことを特徴とする。
(1) The present invention
A semiconductor integrated circuit in which a circuit block, a first power supply wiring for supplying power to the circuit of the circuit block, and a second power supply wiring of a system different from the first power supply wiring are formed on the same semiconductor substrate,
The circuit block includes the first power supply wiring and the third power supply wiring,
The third power supply wiring has a bent portion, is separated from the first power supply wiring, and has the same system as the second power supply wiring.

本発明の半導体集積回路は、前記回路ブロックの位置を決定する第1工程と、前記第1工程後、前記第2電源配線が前記第3電源配線と接続するように、前記第2電源配線を自動配線する第2工程とを備えた半導体集積回路の設計方法にて設計できる。   In the semiconductor integrated circuit of the present invention, the first power source wiring is connected to the third power source wiring so that the second power source wiring is connected to the third power source wiring after the first step of determining the position of the circuit block. The semiconductor integrated circuit can be designed by a method for designing a semiconductor integrated circuit including a second step of automatic wiring.

本発明において、電源配線が異なる系統を例示すれば、以下のとおりである。ある回路の動作電圧と他の回路の動作電圧が異なる場合、ある回路の電源配線と他の回路の電源配線とは異なる系統である。また、同じ電圧でも、例えば、ある回路がデジタル回路で、他の回路がアナログ回路の場合、ある回路の電源配線と他の回路の電源配線とは異なる系統である。   In the present invention, examples of systems having different power supply wirings are as follows. When the operating voltage of a certain circuit is different from the operating voltage of another circuit, the power supply wiring of a certain circuit is different from the power supply wiring of another circuit. Even when the voltage is the same, for example, when a certain circuit is a digital circuit and another circuit is an analog circuit, the power supply wiring of one circuit is different from the power supply wiring of another circuit.

本発明によれば、第2電源配線および第3電源配線を含む一つの電源配線の系統ができる。この一つの電源配線が、例えば、5以上の多角形のような複雑な形状であっても、本発明によれば、手作業による電源配線の配置を減らす、または、なくすことができる。つまり、第3電源配線は、屈曲部等の曲がり部を有するので、この一つの電源配線の複雑な形状となる部分については、第3電源配線とすることにより、第2電源配線を自動配線することができるのである。   According to the present invention, a system of one power supply wiring including the second power supply wiring and the third power supply wiring is formed. Even if this single power supply wiring has a complicated shape such as a polygon of 5 or more, according to the present invention, it is possible to reduce or eliminate the arrangement of the power supply wiring by manual work. That is, since the third power supply wiring has a bent portion such as a bent portion, the second power supply wiring is automatically wired by using the third power supply wiring for a portion having a complicated shape of the one power supply wiring. It can be done.

(2)本発明の半導体集積回路は、前記第3電源配線が、前記第1電源配線の外側に配置されている、ことを特徴とする。   (2) The semiconductor integrated circuit according to the present invention is characterized in that the third power supply wiring is disposed outside the first power supply wiring.

(3)本発明の半導体集積回路およびその設計方法は、前記第3電源配線が、
第1方向に延び、第2方向に延びる前記第2電源配線と接続される第1辺と、
第2方向に延び、前記第1辺と接続される第2辺と、
を含む、ことを特徴とする。
(3) In the semiconductor integrated circuit and the design method thereof according to the present invention, the third power supply wiring is
A first side extending in the first direction and connected to the second power supply wiring extending in the second direction;
A second side extending in a second direction and connected to the first side;
It is characterized by including.

第1方向とは、例えば、自動配線における第1優先配線方向を意味する。第2方向とは、例えば、自動配線における第2優先配線方向を意味する。   A 1st direction means the 1st priority wiring direction in automatic wiring, for example. The second direction means, for example, the second priority wiring direction in automatic wiring.

(4)本発明の半導体集積回路は、前記回路ブロックが、前記回路ブロック用のI/Oポートと一体化している、ことを特徴とする。本発明によれば、自動配線段階において、前記回路ブロックの回路と、前記回路ブロック用のI/Oポートと、の接続の手間を省くことができる。   (4) The semiconductor integrated circuit of the present invention is characterized in that the circuit block is integrated with an I / O port for the circuit block. According to the present invention, it is possible to save the labor of connection between the circuit block circuit and the circuit block I / O port in the automatic wiring stage.

(5)上記(4)に係る本発明の半導体集積回路は、
前記第1辺および前記第2辺は、前記I/Oポートを他のI/Oポートと分離する位置まで延びている、ことを特徴とする。本発明によれば、前記I/Oポートと他のI/Oポートとにおいて、電源配線の系統の分離が容易となる。
(5) The semiconductor integrated circuit of the present invention according to (4) above is
The first side and the second side extend to a position where the I / O port is separated from other I / O ports. According to the present invention, it is easy to separate the power supply wiring system between the I / O port and other I / O ports.

(6)本発明の半導体集積回路は、
前記第3電源配線が、
第1方向に延び、第2方向に延びる前記第2電源配線と接続される第1辺と、
第2方向に延び、前記第1辺と接続される第2辺と、
第1方向に延び、前記第2辺と接続される第3辺と、
第2方向に延び、前記第3辺および前記第1辺と接続される第4辺と、
を含み、
前記第1辺〜前記第4辺により、前記第1電源配線を囲んでいる、ことを特徴とする。
本発明によれば、第1電源配線を囲むように、第1辺〜第4辺が形成されている。このため、回路ブロックの位置により、第1辺〜第4辺の任意を選択し、第2電源配線と接続させることができる。よって、回路ブロックを半導体集積回路領域のどの位置にも配置することが可能となる。
(6) The semiconductor integrated circuit of the present invention is
The third power supply wiring is
A first side extending in the first direction and connected to the second power supply wiring extending in the second direction;
A second side extending in a second direction and connected to the first side;
A third side extending in the first direction and connected to the second side;
A fourth side extending in the second direction and connected to the third side and the first side;
Including
The first power supply wiring is surrounded by the first side to the fourth side.
According to the present invention, the first side to the fourth side are formed so as to surround the first power supply wiring. For this reason, it is possible to select any one of the first side to the fourth side according to the position of the circuit block and connect it to the second power supply wiring. Therefore, the circuit block can be arranged at any position in the semiconductor integrated circuit region.

(7)本発明の半導体集積回路は、前記第1電源配線が、環状電源配線を含む、ことを特徴とする。環状電源配線とは、電源配線の一方端部と他方端部とが接続されたものである。環状電源配線の形状としては、例えば、円形の枠状、四角形の枠状がある。   (7) The semiconductor integrated circuit of the present invention is characterized in that the first power supply wiring includes an annular power supply wiring. The annular power supply wiring is one in which one end and the other end of the power supply wiring are connected. Examples of the shape of the annular power supply wiring include a circular frame shape and a rectangular frame shape.

(8)本発明の半導体集積回路は、前記第2電源配線および前記第3電源配線が、他の環状電源配線を構成する、ことを特徴とする。   (8) The semiconductor integrated circuit according to the present invention is characterized in that the second power supply wiring and the third power supply wiring constitute another annular power supply wiring.

(9)本発明の半導体集積回路は、
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は異なる、ことを特徴とする。
(9) The semiconductor integrated circuit of the present invention is
A potential supplied by the first power supply wiring;
A potential supplied by a power supply wiring including the second power supply wiring and the third power supply wiring;
Are different.

(10)本発明の半導体集積回路は、
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は同じである、ことを特徴とする。
(10) A semiconductor integrated circuit according to the present invention includes:
A potential supplied by the first power supply wiring;
A potential supplied by a power supply wiring including the second power supply wiring and the third power supply wiring;
Are the same.

(11)本発明の半導体集積回路は、前記回路ブロックが、マクロセルを含む、ことを特徴とする。   (11) The semiconductor integrated circuit of the present invention is characterized in that the circuit block includes a macro cell.

(12)本発明の半導体集積回路は、前記回路ブロックが、ROM、RAM、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む、ことを特徴とする。   (12) The semiconductor integrated circuit of the present invention is characterized in that the circuit block includes at least one of a ROM, a RAM, an analog circuit, a control circuit, and an interface circuit.

(13)本発明の半導体集積回路は、前記第1工程と前記第2工程との間に、前記第2電源配線および前記第3電源配線を含む電源配線により給電される、他の回路ブロックの位置を決定する工程を備える、ことを特徴とする。   (13) In the semiconductor integrated circuit according to the present invention, power is supplied by a power supply wiring including the second power supply wiring and the third power supply wiring between the first process and the second process. A step of determining a position.

(14)本発明の半導体集積回路は、前記他の回路ブロックが、マクロセルを含む、ことを特徴とする。   (14) The semiconductor integrated circuit of the present invention is characterized in that the other circuit block includes a macro cell.

(15)本発明の半導体集積回路は、前記他の回路ブロックは、ランダムロジック回路を含む、ことを特徴とする。   (15) The semiconductor integrated circuit of the present invention is characterized in that the other circuit block includes a random logic circuit.

(16)本発明の半導体集積回路の設計方法では、前記回路ブロックの情報、前記他の回路ブロックの情報、前記第1電源配線の情報、前記第2電源配線の情報および前記第3電源配線の情報は、ライブラリに登録されている、ことを特徴とする。   (16) In the semiconductor integrated circuit design method of the present invention, information on the circuit block, information on the other circuit block, information on the first power supply wiring, information on the second power supply wiring, and information on the third power supply wiring The information is registered in the library.

(17)本発明の半導体集積回路の設計方法では、前記回路ブロックおよび前記他の回路ブロックの位置が、自動配置により決定される、ことを特徴とする。   (17) The method of designing a semiconductor integrated circuit according to the present invention is characterized in that the positions of the circuit block and the other circuit block are determined by automatic placement.

(18)本発明の半導体集積回路は、前記半導体集積回路が、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む、ことを特徴とする。   (18) The semiconductor integrated circuit according to the present invention is characterized in that the semiconductor integrated circuit includes at least one of a standard cell, a gate array, and an embedded array.

[第1実施形態]
本発明の第1実施形態について、図面を用いて説明する。図7は、第1実施形態に係る半導体集積回路1の平面図である。半導体集積回路1は、I/Oポート20a、20b、20c、20dと、第1回路ブロック30と、第2回路ブロック40と、多数のランダムロジック回路ブロック50と、を含む。これらは、半導体集積回路1の集積回路設計領域10に形成される。集積回路設計領域10の形状は任意であり、本実施形態では四角形をしている。
[First Embodiment]
A first embodiment of the present invention will be described with reference to the drawings. FIG. 7 is a plan view of the semiconductor integrated circuit 1 according to the first embodiment. The semiconductor integrated circuit 1 includes I / O ports 20a, 20b, 20c, and 20d, a first circuit block 30, a second circuit block 40, and a large number of random logic circuit blocks 50. These are formed in the integrated circuit design region 10 of the semiconductor integrated circuit 1. The shape of the integrated circuit design area 10 is arbitrary, and in the present embodiment, it is rectangular.

I/Oポート20a、20b、20c、20dは、集積回路設計領域10の縁部に配置されている。I/Oポートとは、入力および出力ポートのうち、少なくともいずれかの機能を有するポートのことである。   The I / O ports 20 a, 20 b, 20 c, and 20 d are disposed at the edge of the integrated circuit design region 10. An I / O port is a port having at least one of an input port and an output port.

第1回路ブロック30と第2回路ブロック40とは、集積回路設計領域10の対角線上に配置されている。詳しく言うと、第1回路ブロック30は、集積回路設計領域10のうち、I/Oポート20cとI/Oポート20dとで規定される角部より内側の領域に配置されている。また、第2回路ブロック40は、集積回路設計領域10のうち、I/Oポート20aとI/Oポート20bとで規定される角部より内側の領域に配置されている。第1回路ブロック30および第2回路ブロック40は、例えば、メモリ、アナログ回路である。なお、第1回路ブロック30および第2回路ブロック40の形状は任意であり、本実施形態では四角形をしている。また、第1回路ブロック30および第2回路ブロック40は、大きさの異なる四角形をしているが、同じ大きさでもよい。また、第1回路ブロック30および第2回路ブロック40のうち、いずれか一つでもよいし、さらに他の回路ブロックを配置することもできる。   The first circuit block 30 and the second circuit block 40 are arranged on a diagonal line in the integrated circuit design region 10. More specifically, the first circuit block 30 is arranged in a region inside the corner portion defined by the I / O port 20 c and the I / O port 20 d in the integrated circuit design region 10. Further, the second circuit block 40 is disposed in an area inside the corner portion defined by the I / O port 20 a and the I / O port 20 b in the integrated circuit design area 10. The first circuit block 30 and the second circuit block 40 are, for example, a memory and an analog circuit. In addition, the shape of the 1st circuit block 30 and the 2nd circuit block 40 is arbitrary, and has made the rectangle in this embodiment. Further, the first circuit block 30 and the second circuit block 40 are quadrangles having different sizes, but may be the same size. Further, any one of the first circuit block 30 and the second circuit block 40 may be used, and another circuit block may be arranged.

第1回路ブロック30および第2回路ブロック40は、それぞれ、環状電源配線32、42を備える。環状電源配線は、一方の端部と他方の端部とが接続された電源配線である。環状電源配線32は、第1回路ブロック30の回路(上記のメモリ等)の外側に位置し、この回路に給電している。同様に、環状電源配線42は、第2回路ブロック40の回路(上記のメモリ等)の外側に位置し、この回路に給電している。第1回路ブロック30および第2回路ブロック40の回路中の電源配線は、どこに位置するか分からないので、環状電源配線32、42を回路の外側に配置している。これにより、回路中の電源配線がどの位置にきても、回路中の電源配線と環状電源配線とを接続することができる。なお、環状電源配線32、42の形状は任意であり、本実施形態では四角形の枠状をしている。また、環状電源配線32、42は、それぞれ、一組のVDD配線、VSS配線からなる。VDD配線、VSS配線のいずれか一方が、内側に位置し、他方が外側に位置する。なお、環状電源配線32、42の代わりに、ストライプ状の電源配線でもよい。 The first circuit block 30 and the second circuit block 40 include annular power supply wirings 32 and 42, respectively. The annular power supply wiring is a power supply wiring in which one end and the other end are connected. The annular power supply wiring 32 is located outside the circuit (the memory and the like) of the first circuit block 30 and supplies power to this circuit. Similarly, the annular power supply wiring 42 is located outside the circuit (such as the memory described above) of the second circuit block 40 and supplies power to this circuit. Since it is not known where the power supply wirings in the circuits of the first circuit block 30 and the second circuit block 40 are located, the annular power supply wirings 32 and 42 are arranged outside the circuit. As a result, the power supply wiring in the circuit and the annular power supply wiring can be connected regardless of the position of the power supply wiring in the circuit. In addition, the shape of the annular power supply wires 32 and 42 is arbitrary, and in the present embodiment, it has a rectangular frame shape. The annular power supply wirings 32 and 42 are each composed of a pair of V DD wiring and V SS wiring. Either the V DD wiring or the V SS wiring is located inside and the other is located outside. Instead of the annular power supply wirings 32 and 42, a striped power supply wiring may be used.

複数のランダムロジック回路ブロック50は、集積回路設計領域10であって、I/Oポート20a〜20d、第1回路ブロック30、第2回路ブロック40が配置されている領域以外に配置されている。ランダムロジック回路ブロック50は、例えば、MSIセルのような、他の回路と同じ系統の電源で給電してもよいマクロセルである。ランダムロジック回路ブロック50の形状は任意であり、本実施形態では、長手方向がx方向である長方形をしている。   The plurality of random logic circuit blocks 50 are arranged in an integrated circuit design area 10 other than the area where the I / O ports 20a to 20d, the first circuit block 30, and the second circuit block 40 are arranged. The random logic circuit block 50 is a macro cell that may be powered by the same system power supply as other circuits, such as an MSI cell. The shape of the random logic circuit block 50 is arbitrary, and in this embodiment, the random logic circuit block 50 has a rectangular shape whose longitudinal direction is the x direction.

複数のランダムロジック回路ブロック50が形成されている領域(以下、回路ブロック50領域という)の外側には、この領域を囲むように、環状電源配線52が配置されている。環状電源配線52は、以下の(1)〜(8)に説明する辺52a〜52hからなり、ランダムロジック回路ブロック50の回路に給電する。   An annular power supply wiring 52 is disposed outside a region where the plurality of random logic circuit blocks 50 are formed (hereinafter referred to as a circuit block 50 region) so as to surround this region. The annular power supply wiring 52 includes sides 52a to 52h described in the following (1) to (8), and supplies power to the circuit of the random logic circuit block 50.

(1)辺52aは、図中のy方向に延び、I/Oポート20dと、回路ブロック50領域と、の間に配置されている。   (1) The side 52a extends in the y direction in the figure, and is arranged between the I / O port 20d and the circuit block 50 region.

(2)辺52bは、角部54aで辺52aと接続され、図中のx方向に延びている。辺52bは、環状電源配線32と、回路ブロック50領域と、の間に配置されている。   (2) The side 52b is connected to the side 52a at the corner 54a and extends in the x direction in the figure. The side 52b is disposed between the annular power supply wiring 32 and the circuit block 50 region.

(3)辺52cは、角部54bで辺52bと接続され、図中のy方向に延びている。辺52cは、環状電源配線32と、回路ブロック50領域と、の間に配置されている。   (3) The side 52c is connected to the side 52b at the corner 54b and extends in the y direction in the figure. The side 52c is disposed between the annular power supply wiring 32 and the circuit block 50 region.

(4)辺52dは、角部54cで辺52cと接続され、図中のx方向に延びている。辺52dは、I/Oポート20cと、回路ブロック50領域と、の間に配置されている。   (4) The side 52d is connected to the side 52c at the corner 54c and extends in the x direction in the figure. The side 52d is disposed between the I / O port 20c and the circuit block 50 region.

(5)辺52eは、角部54dで辺52dと接続され、図中のy方向に延びている。辺52eは、I/Oポート20bと、回路ブロック50領域と、の間に配置されている。   (5) The side 52e is connected to the side 52d at the corner 54d and extends in the y direction in the figure. The side 52e is disposed between the I / O port 20b and the circuit block 50 region.

(6)辺52fは、角部54eで辺52eと接続され、図中のx方向に延びている。辺52fは、環状電源配線42と、回路ブロック50領域と、の間に配置されている。   (6) The side 52f is connected to the side 52e at the corner 54e and extends in the x direction in the figure. The side 52f is disposed between the annular power supply wiring 42 and the circuit block 50 region.

(7)辺52gは、角部54fで辺52fと接続され、図中のy方向に延びている。辺52gは、環状電源配線42と、回路ブロック50領域と、の間に配置されている。   (7) The side 52g is connected to the side 52f at the corner 54f and extends in the y direction in the figure. The side 52g is disposed between the annular power supply wiring 42 and the circuit block 50 region.

(8)辺52hは、角部54gで辺52gと接続され、角部54hで辺52aと接続され、図中のx方向に延びている。辺52hは、I/Oポート20aと、回路ブロック50領域と、の間に配置されている。なお、x方向は、自動配線の第1優先配線方向の一例である。また、y方向は、自動配線の第2優先配線方向の一例である。   (8) The side 52h is connected to the side 52g at the corner 54g, is connected to the side 52a at the corner 54h, and extends in the x direction in the drawing. The side 52h is disposed between the I / O port 20a and the circuit block 50 region. The x direction is an example of the first priority wiring direction of automatic wiring. The y direction is an example of the second priority wiring direction of automatic wiring.

第1回路ブロック30の環状電源配線32、第2回路ブロック40の環状電源配線42、ランダムロジック回路ブロック50の環状電源配線52は、それぞれ、異なる系統であるため、互いに分離されている。この理由には、例えば、次の二つがある。一つは、ある回路ブロックを動作させる電圧と他の回路ブロックを動作させる電圧とが異なる場合である。他の一つは、同じ電圧でも、例えば、アナログ回路とロジック回路とでは、電源配線を分離させる必要があるのである。   Since the annular power supply wiring 32 of the first circuit block 30, the annular power supply wiring 42 of the second circuit block 40, and the annular power supply wiring 52 of the random logic circuit block 50 are different systems, they are separated from each other. There are two reasons for this, for example. One is a case where a voltage for operating a certain circuit block is different from a voltage for operating another circuit block. The other is that, even at the same voltage, for example, the analog circuit and the logic circuit need to separate the power supply wiring.

なお、ランダムロジック回路ブロック50の回路に給電する電源配線は、環状電源配線52であるが、辺52dおよび辺52hがない構造でもよいし、辺52aおよび辺52eがない構造でもよい。ランダムロジック回路ブロック50の回路内の電源配線の位置により、これらを選択することができる。   The power supply wiring for supplying power to the circuit of the random logic circuit block 50 is the annular power supply wiring 52, but may have a structure without the side 52d and the side 52h, or may have a structure without the side 52a and the side 52e. These can be selected according to the position of the power supply wiring in the circuit of the random logic circuit block 50.

環状電源配線52の辺52bおよび辺52cが、第1回路ブロック30内に配置されており、環状電源配線52の辺52fおよび辺52gが、第2回路ブロック40内に配置されている。これが本実施形態の特徴の一つである。これによる効果は後で説明する。   Sides 52 b and 52 c of the annular power supply wiring 52 are arranged in the first circuit block 30, and sides 52 f and sides 52 g of the annular power supply wiring 52 are arranged in the second circuit block 40. This is one of the features of this embodiment. The effect of this will be described later.

次に、第1実施形態に係る半導体集積回路1の設計方法について、図1〜図7を用いて説明する。図1は、半導体集積回路1の設計方法のフローチャートである。図2〜図6は、半導体集積回路1の各設計段階における集積回路設計領域10の平面図である。第1実施形態は、スタンダードセルを自動配置配線により設計する方法である。つまり、自動配置配線のソフトウェアプログラムを用いて、スタンダードセルのレイアウトを設計する方法である。本実施形態では、I/Oポート20a〜20d、第1回路ブロック30、第2回路ブロック40、ランダムロジック回路ブロック50は、予めセルライブラリに登録されている。   Next, a method for designing the semiconductor integrated circuit 1 according to the first embodiment will be described with reference to FIGS. FIG. 1 is a flowchart of a method for designing a semiconductor integrated circuit 1. 2 to 6 are plan views of the integrated circuit design region 10 at each design stage of the semiconductor integrated circuit 1. The first embodiment is a method for designing a standard cell by automatic placement and routing. In other words, this is a method for designing the layout of a standard cell using a software program for automatic placement and routing. In the present embodiment, the I / O ports 20a to 20d, the first circuit block 30, the second circuit block 40, and the random logic circuit block 50 are registered in advance in the cell library.

なお、本明細書において、自動配置配線とは、回路ブロックと電源配線を含む配線とを自動的に配置することである。自動配線とは、電源配線を含む配線を自動的に配置することである。自動配置とは、回路ブロックを自動的に配置することである。   In the present specification, the automatic placement and routing means that the circuit block and the wiring including the power supply wiring are automatically arranged. Automatic wiring is to automatically arrange wiring including power supply wiring. Automatic placement is the automatic placement of circuit blocks.

まず、図2に示すように、集積回路設計領域10の寸法を決定する(ステップS1)。集積回路設計領域10は、半導体集積回路が形成される半導体基板の表面に相当する。   First, as shown in FIG. 2, the dimensions of the integrated circuit design region 10 are determined (step S1). The integrated circuit design region 10 corresponds to the surface of the semiconductor substrate on which the semiconductor integrated circuit is formed.

図3に示すように、集積回路設計領域10の四つの縁部に、I/Oポート20a、20b、20c、20dの位置を、自動配置配線プログラムにより決定する(ステップS2)。   As shown in FIG. 3, the positions of the I / O ports 20a, 20b, 20c, and 20d at the four edges of the integrated circuit design area 10 are determined by an automatic placement and routing program (step S2).

図4に示すように、第1回路ブロック30および第2回路ブロック40の位置を、自動配置配線プログラムにより決定する(ステップS3)。第1回路ブロック30の位置を先に決め、次に第2回路ブロック40の位置を決めてもよいし、この逆でもよい。   As shown in FIG. 4, the positions of the first circuit block 30 and the second circuit block 40 are determined by an automatic placement and routing program (step S3). The position of the first circuit block 30 may be determined first, and then the position of the second circuit block 40 may be determined, or vice versa.

第1回路ブロック30は、第1回路ブロック30の回路に給電する環状電源配線32と、環状電源配線32の外側に位置し、ランダムロジック回路ブロック50に給電する環状電源配線52の辺52b、52cと、を備え、セルライブラリに登録されている。また、第2回路ブロック40は、第2回路ブロック40の回路に給電する環状電源配線42と、環状電源配線42の外側に位置し、ランダムロジック回路ブロック50に給電する環状電源配線52の辺52f、52gと、を備え、セルライブラリに登録されている。   The first circuit block 30 includes an annular power supply line 32 that supplies power to the circuit of the first circuit block 30, and sides 52 b and 52 c of the annular power supply line 52 that is located outside the annular power supply line 32 and supplies power to the random logic circuit block 50. And is registered in the cell library. The second circuit block 40 includes an annular power supply line 42 that supplies power to the circuit of the second circuit block 40, and a side 52f of the annular power supply line 52 that is located outside the annular power supply line 42 and supplies power to the random logic circuit block 50. , 52g, and is registered in the cell library.

図5に示すように、ランダムロジック回路ブロック50の位置を、自動配置配線プログラムにより決定する(ステップS4)。   As shown in FIG. 5, the position of the random logic circuit block 50 is determined by an automatic placement and routing program (step S4).

図6に示すように、環状電源配線52の辺52a、52eの位置を、自動配置配線プログラムにより決定する(ステップS5)。これにより、辺52bと角部54aで接続され、y方向に延びる辺52aが配置される。また、辺52fと角部54eで接続され、y方向に延びる辺52eが配置される。   As shown in FIG. 6, the positions of the sides 52a and 52e of the annular power supply wiring 52 are determined by the automatic placement and routing program (step S5). Thereby, the side 52b is connected to the corner portion 54a, and the side 52a extending in the y direction is arranged. Further, a side 52e that is connected by the side 52f and the corner 54e and extends in the y direction is disposed.

図7に示すように、環状電源配線52の辺52d、52hの位置を、自動配置配線プログラムにより決定する(ステップS6)。これにより、辺52cと角部54cで接続され、かつ、辺52eと角部54dで接続され、x方向に延びた辺52dが配置される。また、辺52gと角部54gで接続され、かつ、辺52aと角部54hで接続され、x方向に延びた辺52hが配置される。なお、環状電源配線52の辺52d、52hを先に配置し、次に、環状電源配線52の辺52a、52eを配置してもよい。   As shown in FIG. 7, the positions of the sides 52d and 52h of the annular power supply wiring 52 are determined by the automatic placement and routing program (step S6). As a result, the side 52c and the corner 54c are connected, and the side 52e and the corner 54d are connected, and the side 52d extending in the x direction is arranged. Further, a side 52h connected to the side 52g and the corner 54g and connected to the side 52a and the corner 54h and extending in the x direction is disposed. Alternatively, the sides 52d and 52h of the annular power supply wiring 52 may be arranged first, and then the sides 52a and 52e of the annular power supply wiring 52 may be arranged.

以上により、半導体集積回路1の設計が完了する。本実施形態の主要な効果を説明する。この効果は次に説明する第2実施形態でも生じる。図7に示すように、環状電源配線52は、八個の角部54a〜54hを有する複雑な形状をしている。つまり、環状電源配線52は、第1回路ブロック部30が配置されているため、角部54aでx方向に曲がり、角部54bでy方向に曲がっている。また、環状電源配線52は、第2回路ブロック部40が配置されているため、角部54eでx方向に曲がり、角部54fでy方向に曲がっている。したがって、第1回路ブロック部30および第2回路ブロック部40を配置した後、環状電源配線52を配置すると、辺52b、52c、52f、52gについては、手作業で配置しなければならない。本実施形態によれば、辺52b、52cが第1回路ブロック部30内にあり、辺52f、52gが第2回路ブロック部40内にあるので、手作業によらず、自動配線のみで環状電源配線52を配置することができる。   Thus, the design of the semiconductor integrated circuit 1 is completed. The main effects of this embodiment will be described. This effect also occurs in the second embodiment described below. As shown in FIG. 7, the annular power supply wiring 52 has a complicated shape having eight corners 54a to 54h. That is, since the first circuit block portion 30 is disposed, the annular power supply wiring 52 is bent in the x direction at the corner portion 54a and is bent in the y direction at the corner portion 54b. Further, since the second circuit block portion 40 is disposed, the annular power supply wiring 52 is bent in the x direction at the corner portion 54e and is bent in the y direction at the corner portion 54f. Therefore, when the annular power supply wiring 52 is disposed after the first circuit block unit 30 and the second circuit block unit 40 are disposed, the sides 52b, 52c, 52f, and 52g must be manually disposed. According to the present embodiment, the sides 52b and 52c are in the first circuit block unit 30, and the sides 52f and 52g are in the second circuit block unit 40. The wiring 52 can be arranged.

なお、図8に示す第3回路ブロック60は、第1回路ブロック30、第2回路ブロック40の変形例である。第3回路ブロック60は、第1回路ブロック30や第2回路ブロック40と同様な回路である。第3回路ブロック60は、第3回路ブロック60の回路に給電する環状電源配線62と、環状電源配線62と分離し、環状電源配線52にすることができる四つの辺52i、52j、52k、52lと、を備える。四つの辺52i〜52lで枠状の形が構成され、環状電源配線62の外側に配置されている。   Note that the third circuit block 60 shown in FIG. 8 is a modification of the first circuit block 30 and the second circuit block 40. The third circuit block 60 is a circuit similar to the first circuit block 30 and the second circuit block 40. The third circuit block 60 includes an annular power supply wiring 62 that supplies power to the circuit of the third circuit block 60 and four sides 52 i, 52 j, 52 k, and 52 l that can be separated from the annular power supply wiring 62 to form the annular power supply wiring 52. And comprising. The four sides 52 i to 52 l form a frame shape and are arranged outside the annular power supply wiring 62.

環状電源配線52を自動配線するとき、四つの辺52i〜52lの中から任意に選択した辺を環状電源配線52の構成要素にする。第3回路ブロック60は、このような四つの辺52i〜52lを備えているので、集積回路設計領域10のどの位置にも配置することが可能となる。   When the annular power supply wiring 52 is automatically wired, a side arbitrarily selected from the four sides 52 i to 52 l is used as a component of the annular power supply wiring 52. Since the third circuit block 60 includes such four sides 52i to 52l, it can be arranged at any position in the integrated circuit design region 10.

なお、本実施形態では、I/Oポート20a〜20d、第1回路ブロック30、第2回路ブロック40、ランダムロジック回路ブロック50を自動配置しているが、手作業で配置してもよい。   In the present embodiment, the I / O ports 20a to 20d, the first circuit block 30, the second circuit block 40, and the random logic circuit block 50 are automatically arranged, but may be manually arranged.

[第2実施形態]
本発明の第2実施形態について、図面を用いて説明する。図13は、第2実施形態に係る半導体集積回路3の平面図である。半導体集積回路3については、図7に示す第1実施形態に係る半導体集積回路1との相違点を主に説明する。なお、半導体集積回路1の構成要素と同じものについては、同一符号を付している。
[Second Embodiment]
A second embodiment of the present invention will be described with reference to the drawings. FIG. 13 is a plan view of the semiconductor integrated circuit 3 according to the second embodiment. As for the semiconductor integrated circuit 3, differences from the semiconductor integrated circuit 1 according to the first embodiment shown in FIG. 7 will be mainly described. The same components as those of the semiconductor integrated circuit 1 are denoted by the same reference numerals.

半導体集積回路3は、互いに形の異なる四角形をした、第1回路ブロック80および第2回路ブロック90を備える。第1回路ブロック80は、第1回路ブロック80用のI/Oポートを含んだ構造をしている。このI/Oポートの電源配線は、第1回路ブロック80の回路の電源配線と接続されている。第1回路ブロック80は、第1回路ブロック30と同様の回路と、これに給電する環状電源配線82と、環状電源配線52の辺52b、52cと、を備えている。   The semiconductor integrated circuit 3 includes a first circuit block 80 and a second circuit block 90 which are quadrilateral shapes different from each other. The first circuit block 80 has a structure including an I / O port for the first circuit block 80. The power supply wiring of this I / O port is connected to the power supply wiring of the circuit of the first circuit block 80. The first circuit block 80 includes a circuit similar to the first circuit block 30, an annular power supply wiring 82 that supplies power to the circuit, and sides 52 b and 52 c of the annular power supply wiring 52.

また、第2回路ブロック90は、第2回路ブロック90用のI/Oポートを含んだ構造をしている。このI/Oポートの電源配線は、第2回路ブロック90の回路の電源配線と接続されている。第2回路ブロック90は、第2回路ブロック40と同様の回路と、これに給電する環状電源配線92と、環状電源配線52の辺52f、52gと、を備えている。   The second circuit block 90 has a structure including an I / O port for the second circuit block 90. The power supply wiring of this I / O port is connected to the power supply wiring of the circuit of the second circuit block 90. The second circuit block 90 includes a circuit similar to the second circuit block 40, an annular power supply wiring 92 that supplies power to the circuit, and sides 52 f and 52 g of the annular power supply wiring 52.

第1回路ブロック80および第2回路ブロック90は、集積回路設計領域10の対角線上になるように、集積回路設計領域10の隅に配置されている。第1回路ブロック80および第2回路ブロック90は、このような位置にあるので、I/Oポート20a〜20dは、その分だけ短くなっている。I/Oポート20a〜20dは、ランダムロジック回路ブロック50の回路用なので、第1回路ブロック80用のI/Oポート、および第2回路ブロック90用のI/Oポートとは電源配線が分離されている。   The first circuit block 80 and the second circuit block 90 are arranged at the corners of the integrated circuit design region 10 so as to be on the diagonal line of the integrated circuit design region 10. Since the first circuit block 80 and the second circuit block 90 are in such positions, the I / O ports 20a to 20d are shortened accordingly. Since the I / O ports 20a to 20d are for the circuit of the random logic circuit block 50, the power supply wiring is separated from the I / O port for the first circuit block 80 and the I / O port for the second circuit block 90. ing.

次に、第2実施形態に係る半導体集積回路3の設計方法について、図9〜図13を用いて説明する。図9〜図12は、半導体集積回路3の各設計段階における集積回路設計領域10の平面図である。第2実施形態の設計方法は、スタンダードセルを自動配置配線により設計する方法であり、第1実施形態の設計方法と同様なので、簡単に説明する。   Next, a design method of the semiconductor integrated circuit 3 according to the second embodiment will be described with reference to FIGS. 9 to 12 are plan views of the integrated circuit design region 10 at each design stage of the semiconductor integrated circuit 3. The design method of the second embodiment is a method of designing a standard cell by automatic placement and routing, and is the same as the design method of the first embodiment, and will be described briefly.

まず、図9に示すように、集積回路設計領域10の四つの縁部に、I/Oポート20a、20b、20c、20dの位置を、自動配置配線プログラムにより決定する。   First, as shown in FIG. 9, the positions of the I / O ports 20a, 20b, 20c, and 20d at the four edges of the integrated circuit design area 10 are determined by an automatic placement and routing program.

図10に示すように、第1回路ブロック80および第2回路ブロック90の位置を、自動配置配線プログラムにより決定する。   As shown in FIG. 10, the positions of the first circuit block 80 and the second circuit block 90 are determined by an automatic placement and routing program.

図11に示すように、ランダムロジック回路ブロック50の位置を、自動配置配線プログラムにより決定する。   As shown in FIG. 11, the position of the random logic circuit block 50 is determined by an automatic placement and routing program.

図12に示すように、環状電源配線52の辺52a、52eの位置を、自動配置配線プログラムにより決定する。これにより、辺52bと角部54aで接続され、y方向に延びた辺52aが配置される。また、辺52fと角部54eで接続され、y方向に延びた辺52eが配置される。   As shown in FIG. 12, the positions of the sides 52a and 52e of the annular power supply wiring 52 are determined by an automatic placement and routing program. Thereby, the side 52b is connected to the corner portion 54a, and the side 52a extending in the y direction is arranged. Further, a side 52e that is connected to the side 52f by the corner portion 54e and extends in the y direction is disposed.

図13に示すように、環状電源配線52の辺52d、52hの位置を、自動配置配線プログラムにより決定する。これにより、辺52cと角部54cで接続され、かつ、辺52eと角部54dで接続され、x方向に延びた辺52dが配置される。また、辺52gと角部54gで接続され、かつ、辺52aと角部54hで接続され、x方向に延びた辺52hが配置される。   As shown in FIG. 13, the positions of the sides 52d and 52h of the annular power supply wiring 52 are determined by an automatic placement and routing program. As a result, the side 52c and the corner 54c are connected, and the side 52e and the corner 54d are connected, and the side 52d extending in the x direction is arranged. Further, a side 52h connected to the side 52g and the corner 54g and connected to the side 52a and the corner 54h and extending in the x direction is disposed.

以上により、半導体集積回路3の設計が完了する。本実施形態の主要な効果を説明する。図13に示すように、第1回路ブロック80(第2回路ブロック90)用のI/Oポートは、第1回路ブロック80(第2回路ブロック90)と一体構造である。よって、自動配置配線段階において、第1回路ブロック80(第2回路ブロック90)の回路と、第1回路ブロック80(第2回路ブロック90)用のI/Oポートと、の接続の手間を省くことができる。   Thus, the design of the semiconductor integrated circuit 3 is completed. The main effects of this embodiment will be described. As shown in FIG. 13, the I / O port for the first circuit block 80 (second circuit block 90) is integrated with the first circuit block 80 (second circuit block 90). Therefore, in the automatic placement and routing stage, the trouble of connecting the circuit of the first circuit block 80 (second circuit block 90) and the I / O port for the first circuit block 80 (second circuit block 90) is saved. be able to.

また、第1回路ブロック80(第2回路ブロック90)用のI/Oポートは、ランダムロジック回路ブロック50用のI/Oポート20a〜20dと、電源配線の系統が分離されている。本実施形態では、予めI/Oポートが分離されているので、自動配置配線段階において、I/Oポートを分離する必要がなくなる。   Further, the I / O ports for the first circuit block 80 (second circuit block 90) are separated from the I / O ports 20a to 20d for the random logic circuit block 50 and the power supply wiring system. In this embodiment, since the I / O ports are separated in advance, it is not necessary to separate the I / O ports in the automatic placement and routing stage.

また、環状電源配線52の辺52b(52c)は、I/Oポート20b(20c)と第1回路ブロック80用のI/Oポートとの間まで延びている。このため、I/Oポート20b(20c)と、第1回路ブロック80用のI/Oポートとにおいて、電源配線の系統の分離が容易となる。また、環状電源配線52の辺52f(52g)は、I/Oポート20d(20a)と第2回路ブロック90用のI/Oポートとの間まで延びている。このため、I/Oポート20d(20a)と第2回路ブロック90用のI/Oポートとにおいて、電源配線の系統の分離が容易となる。   Further, the side 52 b (52 c) of the annular power supply wiring 52 extends between the I / O port 20 b (20 c) and the I / O port for the first circuit block 80. For this reason, it is easy to separate power supply wiring systems between the I / O port 20b (20c) and the I / O port for the first circuit block 80. Further, the side 52f (52g) of the annular power supply wiring 52 extends to between the I / O port 20d (20a) and the I / O port for the second circuit block 90. For this reason, it is easy to separate the power supply wiring system between the I / O port 20d (20a) and the I / O port for the second circuit block 90.

第1実施形態に係る半導体集積回路1の設計方法のフローチャートである。2 is a flowchart of a design method for the semiconductor integrated circuit 1 according to the first embodiment. 第1実施形態に係る半導体集積回路1の第1設計工程における集積回路設計領域10の平面図である。1 is a plan view of an integrated circuit design region 10 in a first design process of a semiconductor integrated circuit 1 according to a first embodiment. 第1実施形態に係る半導体集積回路1の第2設計工程における集積回路設計領域10の平面図である。4 is a plan view of an integrated circuit design region 10 in a second design process of the semiconductor integrated circuit 1 according to the first embodiment. FIG. 第1実施形態に係る半導体集積回路1の第3設計工程における集積回路設計領域10の平面図である。FIG. 6 is a plan view of an integrated circuit design region 10 in a third design process of the semiconductor integrated circuit 1 according to the first embodiment. 第1実施形態に係る半導体集積回路1の第4設計工程における集積回路設計領域10の平面図である。FIG. 10 is a plan view of an integrated circuit design region 10 in a fourth design process of the semiconductor integrated circuit 1 according to the first embodiment. 第1実施形態に係る半導体集積回路1の第5設計工程における集積回路設計領域10の平面図である。FIG. 10 is a plan view of an integrated circuit design region 10 in a fifth design process of the semiconductor integrated circuit 1 according to the first embodiment. 第1実施形態に係る半導体集積回路1の平面図である。1 is a plan view of a semiconductor integrated circuit 1 according to a first embodiment. 第1実施形態に係る回路ブロックの変形例の平面図である。It is a top view of the modification of the circuit block concerning a 1st embodiment. 第2実施形態に係る半導体集積回路3の第1設計工程における集積回路設計領域10の平面図である。FIG. 6 is a plan view of an integrated circuit design region 10 in a first design process of a semiconductor integrated circuit 3 according to a second embodiment. 第2実施形態に係る半導体集積回路3の第2設計工程における集積回路設計領域10の平面図である。It is a top view of the integrated circuit design area | region 10 in the 2nd design process of the semiconductor integrated circuit 3 concerning 2nd Embodiment. 第2実施形態に係る半導体集積回路3の第3設計工程における集積回路設計領域10の平面図である。It is a top view of the integrated circuit design area | region 10 in the 3rd design process of the semiconductor integrated circuit 3 concerning 2nd Embodiment. 第2実施形態に係る半導体集積回路3の第4設計工程における集積回路設計領域10の平面図である。It is a top view of the integrated circuit design area | region 10 in the 4th design process of the semiconductor integrated circuit 3 which concerns on 2nd Embodiment. 第2実施形態に係る半導体集積回路3の平面図である。It is a top view of the semiconductor integrated circuit 3 which concerns on 2nd Embodiment.

符号の説明Explanation of symbols

1、3 半導体集積回路
10 集積回路設計領域
20a〜20d I/Oポート
30 第1回路ブロック
32 環状電源配線
40 第2回路ブロック
42 環状電源配線
50 ランダムロジック回路ブロック
52 環状電源配線
52a〜52l 辺
54a〜54h 角部
60 第3回路ブロック
62 環状電源配線
80 第1回路ブロック
82 環状電源配線
90 第2回路ブロック
92 環状電源配線
DESCRIPTION OF SYMBOLS 1, 3 Semiconductor integrated circuit 10 Integrated circuit design area 20a-20d I / O port 30 1st circuit block 32 Ring power wiring 40 Second circuit block 42 Ring power wiring 50 Random logic circuit block 52 Ring power wiring 52a-52l Side 54a ˜54h Corner 60 Third circuit block 62 Ring power supply wiring 80 First circuit block 82 Ring power supply wiring 90 Second circuit block 92 Ring power supply wiring

Claims (8)

回路ブロックと、前記回路ブロックの回路に給電する第1電源配線と、他の回路ブロックと、前記第1電源配線と異なる系統であって前記他の回路ブロックに給電する第2電源配線と、が同一の半導体基板に形成された半導体集積回路であって、
前記半導体集積回路の輪郭が四角形であり、前記四角形の角部に配置される前記回路ブロック内には、前記第1電源配線と、第3電源配線と、前記回路ブロック用のI/Oポートと、が含まれ、
前記第3電源配線は、
第1の方向に延びると共に、第2の方向に延びる前記第2電源配線と接続される第1辺と、
前記第2の方向に延びると共に、前記第1辺と接続される第2辺と、
を含み、
前記第3電源配線は、前記第1電源配線と分離され、かつ、前記第2電源配線と同じ系統であり、
前記第2電源配線および前記第3電源配線で形成される電源配線が、5以上の多角形を成して、前記他の回路ブロックの環状電源配線を構成し、
前記第1辺および前記第2辺は、前記回路ブロック用の前記I/Oポートを、前記回路ブロックを除く縁部にて前記半導体集積回路の輪郭辺に沿って配置される前記他の回路ブロック用のI/Oポートと分離する位置まで延びている、半導体集積回路。
A circuit block, a first power supply wiring that supplies power to the circuit of the circuit block , another circuit block, and a second power supply wiring that is a system different from the first power supply wiring and supplies power to the other circuit block. A semiconductor integrated circuit formed on the same semiconductor substrate,
The outline of the semiconductor integrated circuit is a quadrangle, and the first power supply wiring, the third power supply wiring, and the I / O port for the circuit block are included in the circuit block disposed at the corner of the quadrangle. Contains,
The third power supply wiring is
A first side extending in the first direction and connected to the second power supply wiring extending in the second direction;
A second side extending in the second direction and connected to the first side;
Including
The third power supply wiring is separated from the first power supply wiring and is the same system as the second power supply wiring,
It said second power supply line and the third power supply wiring formed in the power supply wiring, forms a 5 or more polygons, constitute a ring power supply wiring of the other circuit blocks,
The first side and the second side are the other circuit blocks in which the I / O port for the circuit block is arranged along the contour side of the semiconductor integrated circuit at an edge excluding the circuit block. A semiconductor integrated circuit extending to a position separated from an I / O port for use .
請求項1において、
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は異なる、半導体集積回路。
In claim 1,
A potential supplied by the first power supply wiring;
A potential supplied by a power supply wiring including the second power supply wiring and the third power supply wiring;
Is different, semiconductor integrated circuit.
請求項1において、
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は同じである、半導体集積回路。
In claim 1,
A potential supplied by the first power supply wiring;
A potential supplied by a power supply wiring including the second power supply wiring and the third power supply wiring;
Are the same, semiconductor integrated circuit.
請求項1〜3のいずれかにおいて、
前記回路ブロックは、マクロセルを含む、半導体集積回路。
In any one of Claims 1-3,
The circuit block is a semiconductor integrated circuit including a macro cell.
請求項4において、
前記回路ブロックは、ROM、RAM、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む、半導体集積回路。
In claim 4,
The circuit block includes a semiconductor integrated circuit including at least one of a ROM, a RAM, an analog circuit, a control circuit, and an interface circuit.
請求項1〜5のいずれかにおいて、
前記他の回路ブロックは、マクロセルを含む、半導体集積回路。
In any one of Claims 1-5,
The other circuit block is a semiconductor integrated circuit including a macro cell.
請求項6において、
前記他の回路ブロックは、ランダムロジック回路を含む、半導体集積回路。
In claim 6,
The other circuit block is a semiconductor integrated circuit including a random logic circuit.
請求項1〜7のいずれかにおいて、
前記半導体集積回路は、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む、半導体集積回路。
In any one of Claims 1-7,
The semiconductor integrated circuit includes at least one of a standard cell, a gate array, and an embedded array.
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