JP4540958B2 - イメージセンサアレイ、コンピュータ入力装置および画素照明の相対差異を示す方法 - Google Patents

Description

本発明は、画像システムの一部としてフォトセンサからの出力を処理することに関し、より詳細には、画素レベルで直流分の除去処理を行うアナログフォトセンサアレイに関する。

感光性（photo-sensitive）電子コンポーネントを使用すれば、動きを検出し測定するシステムなどの電子画像システムを構成することができる。このような電子画像システムが動き検出に使用される場合には、領域（area）または物体(object)の極めて詳細な画像を得ることは、ある特定の画像がその前の画像と比較して変化を反映しているかどうかを決定することよりも重要ではないことがある。このため、隣り合う画像素子間のコントラストに対してより高い重要性が置かれることがある。

動き検出の一応用例としては、コンピュータの位置指示装置または入力装置（たとえばコンピュータマウス）がある。たとえば、特許文献１および特許文献２には、このような目的のために電子画像を用いることが記載されている。これらの特許文献に記載されているように、関連した照明源（たとえば、発光ダイオード）からの光が机上その他の表面から反射すると、感光性素子アレイが、机上（または他の表面）の画像を生成する。後続の画像が比較され、画像間の相関に基づいて、マウス（または他の装置）の動きの大きさおよび方向を決定することができる。

図１に、既存のコンピュータ入力装置で使用されるフォトセンサアレイ構造内の画素を示す。このフォトセンサアレイの各画素は、フォトダイオードその他の感光性コンポーネントであり得るフォトセンサ１０を含む。画像を取得する前に、ＮＭＯＳトランジスタ１２にかかるＲＥＳＥＴ信号により、ノードＩＮＴが基準電圧Ｖ_ｒｅｆに充電される。ＲＥＳＥＴ信号がアサート（assert）されないときは、机上その他の表面から反射された光がフォトセンサ１０を照明し、それによって逆方向バイアス電流がフォトセンサ１０を通って接地に流れることができる。次いで、フォトセンサ１０を通る逆方向バイアス電流のため、ノードＩＮＴが放電する。より反射性の高い物体または表面のフィーチャ（feature）に照応して光の強度が大きくなる（光が明るくなる）ほど、フォトセンサ１０を通る逆方向バイアス電流は大きくなり、そのためノードＩＮＴはより速く放電する。逆に、より暗い物体または表面のフィーチャからの反射に照応して光の強度が弱くなる（すなわち暗くなる）ほど、フォトセンサ１０を通る逆方向バイアス電流は小さくなり、ノードＩＮＴの放電はより緩慢になる。ノードＩＮＴにかかる電圧は、ＮＭＯＳトランジスタ１４のゲートを制御する。すなわち、ノードＩＮＴ上の電荷が放出されると、それに照応してＮＭＯＳ１４にかかるバイアスが減少し、それによってノード１６の電圧が降下する。ある指定された時点で、ＳＥＬＥＣＴ信号がＮＭＯＳ１８のゲートに加えられ、それによって電荷が記憶コンデンサ２０に蓄積される。ＮＭＯＳ１４両端間の電圧は、ＮＭＯＳ１４のゲート電圧に応じて変化する。すなわち、フォトセンサ１０に当たる照明強度に応じて変化する。したがって、記憶コンデンサ２０にかかる蓄積された電圧の大きさは、フォトセンサ１０に当たる照明強度に関係している。反射される照明強度は、机その他の表面の表面フィーチャに基づいて変化することになるので、記憶コンデンサ２０上の電荷を（フォトセンサ画素アレイの一部として）利用して、机その他の作業表面に関する位置変化を検出し測定することができる。

アレイ内の各コンデンサにかかる電圧は、ＭＵＸ（マルチプレクサ）を通過してＡＤＣ（アナログ−デジタルコンバータ）に達する。ＡＤＣは記憶コンデンサにかかる電圧に対応するデジタル値を出力するが、これはアレイ内のフォトセンサに当たる照明の相対強度を表している。次いで、このデジタル値はＤＣＲ（デジタル式直流分除去）処理を通過して、画像のコントラストを増強し、得られる画像を記憶するのに必要な記憶素子の数を減少させる。後続の相関器（correlator）がＤＣＲ処理済み画像データを前のＤＣＲ処理済み画像データと比較し、デバイスの動きの大きさと方向を反映したナビゲーションデータを生成する。

図１の例では、アレイ内の各フォトセンサごとの値を記憶するために別の記憶コンデンサが必要である。一般に、記憶コンデンサはアレイの両側に配置され、ＩＣ（集積回路）上で比較的広い領域が必要である。また、この構造は、寄生信号カップリング、コンデンサの漏れおよび電荷注入の影響を受けやすく、比較的短時間しか画像が破壊されずに記憶しておくことができない。さらに、この構造は、大きなサブスレッショールド（sub-threshold）の漏れおよび低電源電圧を伴い得るデジタル指向ＡＳＩＣ（特定用途向け集積回路）技術に関連した問題を呈する。

図１に示すような構造では、ＡＤＣ機能および後続のＤＣＲ処理は、すべてビット単位のシリアル方式、すなわち１回に１画素という方式で行われる。ＡＤＣからの各画素値は複数ビット長となることがあり、すべての画素値をＤＣＲ処理するにはかなりのデジタル回路が必要になることがある。この追加の回路には追加のＩＣ領域が必要になり、それによってコストが増大する。また、この処理は（１００マイクロ秒程度の）高速で行わなければならない。（コンピュータマウスの動きの検出など）高速性を要する応用例では、各画素ごとに変換をシリアルに行う高速ＡＤＣと、各画素のコントラスト増強をシリアルに行う高速デジタル回路が必要である。各画素ごとに複数ビットデータを記憶するためにかなりのデジタルメモリも必要である。複数個のＡＤＣおよび他のデジタル回路コンポーネントを実装して複数画素を並列処理することも可能であるが、並列処理に必要な複数のコンポーネントはそれぞれ特性が整合していなければならない。このような並列処理では、必要な電力も大きくなる。

米国特許第６，３０３，９２４号明細書 米国特許第６，１７２，３５４号明細書

したがって、依然として、動き検出用の電子画像処理システムを改善することが求められている。

本発明のフォトセンサは、画素レベルのアナログドメインでＤＣＲ（直流分除去）処理およびコントラスト増強信号処理を提供する。画素レベルでＤＣＲを行うことにより、別の（すなわち、画素外の）ＡＤＣ（アナログ−デジタル変換）およびＤＣＲ処理がもはや必要でなくなる。一実施形態では、各画素セルは、１ビットのＤＣＲ処理済み（「ＤＣＲされた」）画像データを生成する。次いで、この画素ビット値をメモリに記憶し、任意の所望の時間に画像相関処理を行うことができる。別の実施形態では、各画素ごとに１つまたは複数の追加のビットを設けることもできる。本発明による２次元アレイ画素により、画像処理チップ全体の記憶要件が軽減される。

本発明の画素セルにより、画素セルアレイのアナログおよびデジタル回路を少なくすることができる。こうした画素のアナログ回路により、低供給電圧を利用するより新しいデジタル指向ＡＳＩＣ（特定用途向け集積回路）技術にこのような画素からなるアレイを組み込むことが容易になる。本発明の画素セルにより、チップコストおよび試験時間も減少させることができる。さらに、一般に、画素のアナログ回路設計の複雑さが減ると、最近のデジタルＡＳＩＣに関連して生じることがあるサブスレッショールドの漏れおよびゲート漏れの影響を受けにくくなる。また、この画素セルは静的な供給電流の消費量も少なく、それによって、電池動力式装置で使用されるとき、電池の寿命も長くなる。たとえば、高速シリアル処理など従来方式の手法に必要とされるよりも遅いクロック速度で動作させることによって、スイッチング電流も少なくなる。

本発明は、フォトセンサ画素セルアレイを含むことができ、各画素セルは、その画素を照明する放射に応答して初期信号を生成するアナログ回路を含む。初期信号の大きさは、照明強度に応じて変化する。一実施形態では、初期信号は電流である。次いで、各画素は、その初期信号に基づいて複数の比較信号を生成し、比較信号をいくつかの隣接画素のそれぞれに送出する。アレイ内の複数の画素は、それぞれの隣接画素から比較信号を受け取る。信号を受け取る画素はそれぞれ、その隣接画素から受け取った比較信号を合計する。次いで、合計された信号は、内部比較信号と比較される。その後、その比較結果を用いて、その画素のＤＣＲ処理済み画像データを表すデジタルデータ値を記憶することができる。

以下に、図面を参照して本発明の好ましい実施形態について説明する。

図２は、ｍ行×ｎ列の画素を有するアレイ１００の構成図である。（集積回路の一部として形成できるはずの）アレイ１００は、電子撮像素子の一部を形成することができる。動作においては、アレイ１００は、表面（または物体）から反射された光を受け取るように構成することができ、それによって表面（または物体）の画像を生成することができる。アレイ１００は、制御デバイス（たとえば、図示しない同じＩＣ上の追加の回路および／またはやはり図示しない１つまたは複数の別のプロセッサ）に接続される。以下に示す場合を除き、本発明を理解するのにこのようなコンポーネントの詳細は必要ない。本発明のフォトセンサアレイの実施に適したハードウエアおよびソフトウエア（またはファームウエア）は、本明細書で提供される情報から当業者には明らかであろう。

図２に強調して示したのは、アレイ１００内の任意の位置にある９個の隣接する画素からなるサブアレイ１０１であり、画素はそれぞれ１００_０から１００_８と標示される。以下に示す場合を除き、一般に、サブアレイ１０１内の画素は、アレイ１００内の他の非縁部画素を代表するものである。図２中で射影線で示した縁部画素は非縁部画素に類似しているが、以下により詳細に説明するある種の回路および機能を欠いている。動作においては、アレイ１００内の非縁部画素は、その出力を隣接画素の出力と比較する。この比較に基づいて、ＤＣＲ処理済み画像データを表す１つ（または複数）のデータビットをその画素用に記憶する。一実施形態では、画素の出力が８個の最隣接画素の出力に基づく値よりも大きい場合、その画素は値「１」をラッチする。そうでない場合は、その画素は値「０」をラッチする。すなわち、例として画素１００_０から１００_８を使用すると、式１が真である場合、中心画素１００_０には値１が割り当てられる。

ただし、Ｓ（１００_ｉ）は画素１００_ｉのアナログ出力信号、α_ｉは画素１００_ｉに関連する利得（または減衰）である。

表１は、式（１）によるＤＣＲ機能を行う際、３×３のサブアレイ、たとえばサブアレイ１０１内の各画素に適用される利得値の一例を与えるものである。

表１の値は、適用することができる可能な利得値の単なる例であり、利得（または減衰）の他の値も本発明の範囲に含まれる。実際、本発明による画素アレイは、所望の値の多くの組合せで実施することができ、それによって多くの異なるＤＣＲフィルタ変換を行うことができる。追加の例には表２および表３に示す値が含まれるが、それらに限定されるものではない。

図３は、サブアレイ１０１の画素１００_０〜１００_８の拡大ブロック図である。サブアレイ１０１の中心にある画素１００_０は、８個の最隣接画素１００_１〜１００_８にとり囲まれている。サブアレイ１０１の各画素は電流加算ノード１１０、積分回路１１２、比較電流生成器回路１１４、比較器回路１１６、シリアル走査ラッチ１１８およびバッファ１２０を含む。サブアレイ１０１内の他の画素のコンポーネントもほぼ同じであり、図面を無用に不明瞭にしないように、図３のすべての画素コンポーネントを標示しない。ただし、各画素の電流加算ノードへの入力は異なるものになる。図３に示すように、画素１００_０の電流加算ノード１１０は、８個の最隣接画素のそれぞれから１つずつ出ている８つの入力を有する。具体的には、入力「１」は画素１００_１からの入力、入力「２」は画素１００_２からの入力、以下同様である。同様に、画素１００_１から１００_３の直上の画素を「１００_ａ」、「１００_ｂ」および「１００_ｃ」と呼ぶと、画素１００_２の電流加算ノードへの入力は、画素１００_ａ、１００_ｂ、１００_ｃ、１００_１、１００_３、１００_４、１００_０および１００_５（あるいは図３に示すようにａ、ｂ、ｃ、１、３、４、０および５）に対応するはずである。他の画素の電流加算ノードへの入力も同様のパターンに従うことができるはずである。図３の大きな太い矢印は、単に、画素からの出力をその画素の隣接画素に送り得る可能な経路を表し、アレイ内で各画素から他の各画素への接続を表すためのものではない。以下により詳細に述べるように、アレイ１００内の縁部画素は、非縁部画素、たとえばサブアレイ１０１内のものが行うすべての機能を行わないこともあり、したがって、図３に示すある種のコンポーネントを欠くこともある。

図４は、画素１００_０のより詳細な概略図である。図３のブロック図の場合と同様に、アレイ１００内の他の非縁部画素の概略図はこれとほぼ同じはずであるが、各画素の電流加算ノード１１０への入力は異なっているはずである。図３の積分回路１１２に対応するコンポーネントは、図４で１１２と標示した破線のボックスで囲まれているものである。同様に、図３の比較電流生成器回路１１４、比較器回路１１６および電流加算ノード１１０に対応するコンポーネントも、図４では対応する番号で標示したボックスで囲まれている。シリアル走査出力ラッチ１１８およびバッファ１２０の詳細は図示していない。このラッチおよびバッファ用の回路およびコンポーネントの構成は当業者の知識の範囲内にあるものであるから、これらの詳細はあえて説明することはしない。積分回路１１２は、ＰＭＯＳデバイス１３２および１３４ならびにフォトダイオード１３６を含む。デバイス１３２および１３４は電荷相殺スイッチを形成して、事前にノードＡを基準電圧Ｖ_ｒｅｆに充電する。以下でもより詳細に説明するように、フォトダイオード１３６に当たる光により、逆方向電流がフォトダイオード１３６を通って流れ、それによってノードＡが放電し、ノードＡにおける積分電圧（Ｖ_ｉｎｔ）が減少する。積分段階中にノードＡが放電（し、Ｖ_ｒｅｆが減少）する量により、ＮＭＯＳデバイス１３８および１４０ならびにＰＭＯＳデバイス１４２で形成された初期電流生成器を通る初期電流Ｉ_０が変調される。電流Ｉ_０の大きさの最大値はＮＭＯＳデバイス１４０で調整される。ＮＭＯＳデバイス１４０は、線形抵抗をエミュレートする長いチャネル長をもつデバイスとすることができる。電流Ｉ_０を基準として使用して、ＰＭＯＳ基準デバイス１４２およびＰＭＯＳミラーリングデバイス（mirroring device）１４３〜１５１で形成された比較電流生成器によって、（それぞれ異なる大きさを有し得る）複数の比較電流が生成される。図４に示すように、ＰＭＯＳ比較電流生成器内で適切なデバイスのサイズ設定を行うことによって、Ｉ_０に１を乗じた（×１）大きさで（α_１からα_８に対応する）８つの比較電流が生成され、Ｉ_０に８を乗じた（×８）大きさで（α_０に対応する）１つの比較電流が生成される。表１と式１を図４と比較することによってわかるように、これらの比較電流の値により、表１に記載の画素１００_０の利得値が得られる。あるいは、表２または表３に示す利得値、あるいは他の所望の値が得られるように、画素内のデバイスをサイズ設定することができるはずである。利得値および減衰値は、各画素ごとに同じでもよいし、アレイの画素間で変化してもよい。適切なコンポーネントを選択することによって、多くの選択肢をもつ比較用スレッショールドが利用可能である。

図３および４に示すように、１倍の比較電流はそれぞれ、隣接画素１００_１、１００_２、１００_３、１００_４、１００_５、１００_６、１００_７および１００_８の１つの電流加算ノードに入力される。ＰＭＯＳデバイス１４７からの「内部」の（すなわち、画素１００_０内から発した）８倍の比較電流は、画素１００_０の電流モード比較器回路１１６に入力される。比較器回路１１６は、（図４で１つのＮＭＯＳとして示す）複合電荷相殺デバイス（composite charge cancellation device）１５８と、互いに整合したＮＭＯＳデバイス１５４および１５６を含む。ＳＴＲＯＢＥ信号がハイ(high)のとき、このＳＴＲＯＢＥ信号は比較器１１６を平衡状態に保持する。各隣接画素の比較電流生成器からの１倍の「外部」（すなわち、隣接画素から発した）比較電流は、画素１００_０の電流加算ノード１１０に入力されそこで合計される。電流加算ノード１１０は、（図示しない）バッファ１２０を介して（やはり図示しない）ラッチ１１８にも結合される。ＳＴＲＯＢＥ信号がハイからロー(low)に移るとき、比較器１１６は、内部８倍比較電流を、８個の隣接画素のそれぞれからの外部１倍比較電流の合計と比較する。内部８倍比較電流が８つの外部比較電流の合計よりも大きい場合、外部比較電流はＮＭＯＳデバイス１５６を通って接地され、ラッチ１１８への信号はローになる。しかし、内部８倍比較電流が外部比較電流の合計よりも小さい場合、合計した電流は完全には接地されず、ラッチ１１８への信号はハイになる。

上記の実施形態では、ｍ×ｎ個の画素アレイが、（ｍ−２）×（ｎ−２）個の画素データ値をもつアレイに縮小される。アレイ１００の外側縁部の画素（図２参照）は、縁部上にない隣接画素に１倍比較電流を提供するが、縁部画素は、それ自体の初期電流の８倍比較電流を隣接画素からの電流合計と比較せず、縁部画素用に画像データを記憶しない。一例として、ｎ＝２０、ｍ＝２０の場合、アレイ１００は４００画素のアレイであるが、各画像ごとに３２４（すなわち、（２０−２）×（２０−２））個のデータビットしか生成しない。縁部画素は比較機能またはラッチ機能を行わないので、これらの機能のための回路は割愛することができる。代替実施形態では、非縁部画素では改変したバージョンの比較表現を使用することにより、縁部画素が比較機能およびラッチ機能を行うように構成することができるはずである。このような改変表現の場合に可能な利得値の例を表４に示す。

表４の例では、α_０は図２で左側縁部の中間に位置する（すなわち、隅ではない）ある画素に対応する。その画素の左側には画素が存在しないので、α_１、α_４およびα_６は０となる。

図３および４は、図１に示すものと比べて、構造上、本発明の少なくとも１つの利点を示している。各画素値を複数ビットのデジタル値に変換し、次いで、そのデジタル値に対してＤＣＲ処理を行うかわりに、この時点で各画素のアナログドメインで直流分除去が実現される。各画素はそのＤＣＲ処理を並列に行い、それによってシリアル方式で各画素に対して高速デジタル信号処理を行う必要がなくなる。非縁部画素はそれぞれハイまたはロー信号を生成し、それはＳＴＲＯＢＥ信号がローのときにラッチされる。このラッチ操作は、各画素内でも生じ得るが、アレイ内のすべての非縁部画素に対しても同時に行われる。ＳＴＲＯＢＥ信号がローのとき、各非縁部画素内のノードＣの電圧は、隣接画素から受け取った電流との比較に基づいてハイまたはローの値に維持される。このハイまたはローの電圧は、各画素のバッファ１２０を通過してその画素のラッチ１１８に達し、１ビット値として記憶される。ＳＴＲＯＢＥ信号がハイのとき、比較器１１６は平衡状態にあり、ノードＣの電圧は中間値をとることになる。このような中間値の偶発的なラッチによって予測不可能な結果が生じ得るので、スレッショールドよりも小さい電圧信号がラッチ１１８に達することを妨げるように、バッファ１２０はスキューされたスレッショールド（ｓｋｅｗｅｄ ｔｈｒｅｓｈｏｌｄ）を有し得る。

すべての比較器出力がラッチされた後、各画素行ごとにラッチされた値は走査チェーンに連結され、次いで、走査クロック信号により各行ごとに走査チェーンがシリアルにメモリに読み込まれ（図面には示さない）、その後、前の画像データとの相関がとられる。（やはり図示しない）メモリおよび相関回路は、アレイ１００の外側に置いてよい。図５に、アレイ１００のある行（または列）の各画素ごとにデータを読み込むための１つの可能な構成および方法を示す。図５には、複数のクロックサイクルについて、アレイ１００内のある一並びの画素の５個のラッチ１１８_ｉをブロックの形で示す。例として、５個のラッチは、図３の（それぞれ画素１００_ｂ、１００_２、１００_０および１００_７に対応する）ラッチ１１８_ｂ、１１８_２、１１８_０および１１８_７と、画素１００_ｂの直上の画素または画素１００_７の直下の画素からの追加のラッチと合わせて表すことができるはずである。この並びは、５個を超える数のラッチ１１８を含み得る。追加のラッチの存在は、各段の左側にある３個の点で示す。サイクル０は、ラッチ済みの値を読み出す直前の時点を表す。（サイクル０）と標示して図５の最上段に示すように、各ラッチは１ビットの値を含む。第１サイクルの終了時に、各ラッチの値は右に１つ場所がシフトされ、最も右のラッチ済みの値が読み出され保存される。第２クロックサイクルの終了時に、ラッチ済みの値はやはり右に１つ場所がシフトされ、最も右の値はその前に記憶した値に連結される。読出しは、行のすべてのラッチが読み込まれラッチされた値が記憶される（（サイクルｎ）と標示）まで継続する。この方式でアレイのすべての行を同時に読み込むと、各クロックサイクル中に列全体の画素値が読み込まれ、（アレイ縁部に位置する画素については値をラッチしないと仮定すると）２０×２０のアレイからの画像が１８クロックサイクルで走査される。これは、データ読出しの１つの可能な方式を表しているが、他の方法および構成も本発明の範囲に含まれる。

図６は、アレイ１００内の非縁部画素１００_ｉの動作のタイミング図である。画素動作は４つの段階を含む。すなわち、リセットし、積分し、変換し、シリアル出力することである。図６には、「相関」および「ナビゲーション」の段階も示す。これらの段階は、画素画像データとその前の画像データとの相関をとることと、この相関に基づいて動きの計算することを指す。ここで説明する実施形態では、相関およびナビゲーションは、画素アレイ１００の外側で行われ、本明細書ではこれ以上説明しない。Ｖ_ｉｎｔと標示した図６の第１ラインは、画素１００_ｉのノードＡの電圧を反映している。データと標示した第２ラインは、隣接画素から受け取った信号と比較した後、所与の画像について画素１００_ｉがラッチした値を反映している（図６には隣接画素信号値は示していない）。図６の「Ｉ_ｂｉａｓ」ラインは、バイアス電流がＮＭＯＳ１４０にかかっているかどうかを示し、「ストローブ」ラインは、ＳＴＲＯＢＥ信号がハイかローかを示している。「走査クロック」ラインは、複数画素からなる各列ごとにラッチ１１８の値が読み込まれる時点を示している。画素１００_ｉのラッチされた値（ラッチ１１８_ｉ）は、画素１００_ｉが位置する列に対応するクロックサイクルで読み込まれるはずである。たとえば、画素１００_ｉが図３の画素１００_３である場合、画素１００_３のラッチ１１８_３は、画素１００_１および１００_２のラッチ１１８_１および１１８_２と同じクロックサイクルで読み出されるはずである。

図６のｔ＝０で、画素はすでにリセット段階にある。リセット中、（縁部画素も含めた）各画素ごとにノードＡの電圧Ｖ_ｉｎｔは、デバイス１３２および１３４の動作によって共通の基準電圧Ｖ_ｒｅｆにプルされる。リセット段階中、ＲＥＳＥＴ信号はハイになり、ＰＭＯＳ１３４を通して電流が流れるのを妨げ、ＮＲＥＳＥＴ信号はローになり、ＰＭＯＳ１３２を通して電流が流れることができる。ＰＭＯＳデバイス１３２および１３４は、ノードＡに注入される望まれない電荷を相殺するための電荷相殺回路を提供する。隣接画素は、整合した光学的かつ電気的性能特性を有するべきであるが、電荷相殺回路が、隣接セル中に注入される電荷量の潜在的な不整合によって生じる固定パターンノイズ（ＦＰＮ）を低減する助けとなる。

積分段階では、ＲＥＳＥＴ信号はローになり、ＮＲＥＳＥＴ信号はハイになり、光源が使用可能になる。光源は、机上その他の表面からの光をアレイ１００に反射させるように配置された発光ダイオード（ＬＥＤ）または他の選択的に使用可能となる光源とすることができる。Ｉ_ｂｉａｓ信号はハイになり、それによって初期電流Ｉ_０がＮＭＯＳデバイス１４０、１３８および１４２を通って流れることができる。図６に示すように、リセット段階中は電力を温存するために、Ｉ_ｂｉａｓは使用禁止状態にすることができる。アレイがリセット段階にあるときは光強度は測定されないので、Ｖ_ｒｅｆに基づいてＩ_０の値を変調する必要がなく、電力を温存するためにＩ_ｂｉａｓを使用禁止状態にすることができる。あるいは、Ｉ_ｂｉａｓはイネーブル状態のままにすることもできるはずである。光がフォトダイオード１３６に入射すると、フォトダイオード１３６を通る電流が積分ノードＡを放電し、Ｖ_ｉｎｔは降下する。図６に示すように、積分段階中、Ｖ_ｉｎｔは減少する。この減少の勾配は、ノードＡが放電する速度に対応し、照明されたフォトダイオード１３６を通る逆バイアス電流の大きさに対応する。フォトダイオード１３６を通る電流は照明が強くなるのに応じて増加するので、Ｖ_ｉｎｔの勾配はフォトダイオード１３６に当たる光の強度に応じて変化する。

光源は、積分段階の終了時に使用禁止状態にする。フォトダイオード１３６を通る暗電流（すなわち、照明がない状態での逆バイアス電流）は十分に小さいので、Ｖ_ｉｎｔは積分段階の終了時に達したレベルのままになる。図６からわかるように、このレベルは、電圧の減少の下限に相当する。図６に、２種類の電圧減少の様子を示す。実線で示す減少は、フォトダイオード１３６をより強く（すなわち「明るく」）照明することに伴う電圧降下に相当し、反射性の物体または表面のフィーチャが存在する状態（あるいは物体または表面のフィーチャがより反射性の高い状態）を示すことができる。フォトダイオード１３６を通る電流がより大きいと、ノードＡは急速に放電し、減少がより急峻になる。逆に、破線で示す減少は、フォトダイオード１３６をより弱く（すなわち「暗く」）照明することに伴う電圧降下に相当し、反射性の物体または表面のフィーチャが存在しない状態（あるいは物体または表面のフィーチャがより反射性の低い状態）を示すことができる。フォトダイオード１３６を通る電流がより小さいと、ノードＡがよりゆっくりと放電し、減少がより緩やかになる。ノードＡの電圧Ｖ_ｉｎｔは、ＮＭＯＳ１３８のゲートをバイアスするので、Ｖ_ｉｎｔの大きさによりＩ_０の大きさが変調される。したがって、Ｖ_ｉｎｔが大きいほどＩ_０が大きくなり、Ｖ_ｉｎｔが小さいほどＩ_０が小さくなる。Ｖ_ｉｎｔは（したがってＩ_０も）、積分段階を通じて減少し続ける。電流Ｉ_０が流れる限り、比較電流は比較電流生成器で生成され得る。光源が積分段階の終了時に使用禁止状態になるとき、フォトダイオードを通る暗電流は小さくなるので、光が使用禁止状態の時点（すなわち、積分段階の終了時）でＩ_０の大きさの減少は停止し、対応する比較電流の大きさの減少も停止する。

積分段階の後、変換段階に入る。積分段階の終了時、画素１００_ｉの比較器１１６_ｉへの１つの入力は、その画素の比較電流生成器からの８倍の比較電流である。すなわち、この比較電流は、積分段階の終了時（すなわち、光が使用禁止のとき）におけるその画素のＩ_０の８倍の大きさに相当する。例として図６の実線のＶ_ｉｎｔおよび図４の概略図を用いると、Ｖ_{ｂｒｉｇｈｔ}に相当するＩ_０の８倍に等しい初期電流がＰＭＯＳ１４７からノードＢに入力される。隣接画素の比較電流生成器からの８つの外部比較電流の合計がノードＣに入力される。したがって、ノードＣにおける電流は、積分段階の終了時における８個の隣接画素からの電流Ｉ_０の大きさの合計に相当する。ＳＴＲＯＢＥ信号がハイの場合、比較器１１６_ｉは平衡状態に維持される。変換段階の終了時付近で、ＳＴＲＯＢＥ信号はローになり、ＮＭＯＳデバイス１５８はオフになり、ノードＢおよびＣへの入力の相対強度が比較される。ノードＢへの入力のほうが大きい場合、合計した外部電流はＮＭＯＳデバイス１５６を通って接地され、ノードＣの電圧はローになる。ただし、ノードＢの入力がノードＣの入力よりも小さい場合、合計電流は完全には接地されず、ノードＣの電圧はハイのままになる。

ＳＴＲＯＢＥ信号がローのとき、ノードＣの電圧によりラッチ１１８_ｉで「０」または「１」がラッチされる。図６に、ストローブ信号がローのとき、データラインの値がハイになるところを示しており、その結果、画素１００_ｉのラッチ１１８_ｉに「１」がラッチされる。ただし、図６のデータライン上に示す画素１００_ｉのハイの値は、単に１つの画素１００_ｉの照明の明るさに基づいているのではないことに注意することが重要である。そうではなくて、（ハイまたはローの）データラインの値は、Ｖ_{ｂｒｉｇｈｔ}に相当する画素１００_ｉ内の内部電流信号と、他の画素から提供される電流信号との比較に基づいている。これらの他の画素のうち十分に多くの画素も、それぞれの積分ノード電圧がＶ_{ｂｒｉｇｈｔ}に十分に近くなるように照明されるとしたら、画素１００_ｉのデータラインの値は、おそらくはローになる（すなわち、「０」がラッチされる）はずである。したがって、ラッチされた値は、サブアレイ内の隣接画素と比較した１つの画素（たとえば、図２および３の画素１００_０）のＤＣＲされた値を表す。言い換えると、ラッチされた値は、ある画素に当たる照明を隣接画素の照明と比較した相対強度を表す。

変換が完了し各画素のＤＣＲ済みの値がラッチされた後、ラッチされた値は、上記で説明したように読み込むことができる。図６に示すように、相関およびナビゲーション機能の前に、（読出し信号として機能し得る）走査クロック信号を送り、各行から１列を同時に読み込むことができる。

アナログドメインでＤＣＲ画像処理を行い、画素アレイ内にそれを統合することによって、アレイのアナログ領域および感光性領域中へのデジタル信号の干渉を低減することができる。

上述した実施形態では、各画素（または少なくとも各非縁部画素）は、その出力を最隣接画素の出力と比較する。しかし、別の実施形態は、ある画素の出力を隣接しない（すなわち最も近くはない）が近傍の画素からの出力と比較することを含む。例として、図７に、アレイ１００’およびサブアレイ１０１’を示す。式（１）は次のように改変することができる。

あるいはこの式（２）を次のように書くこともできる。

式（２）を実施するアレイ内の画素は、８個を超える数の隣接画素出力信号を合計する場合、（図４のＰＭＯＳデバイス１４３〜１５１などの）追加のミラーリングデバイスを含むことができるが、必ずしもその必要はない。もちろん、式（２）の十分な数の項についてα_ｉ＝０である場合、追加のミラーリングデバイスは必要ないはずである。別の実施形態では、下記に式（３）で示すように、式（２）をさらに改変して他の大きさをもつサブアレイを包含することができるはずである。

ただし、ｎは考慮する隣接画素数である。

別の実施形態では、画像サイクル中に１ビットより大きい画像データを出力するように、１つまたは複数の画素を構成することができる。図８は、こうした一実施形態の画素の概略図である。積分回路１１２’、比較電流生成器回路１１４’および電流加算ノード１１０’は、図４に関して説明した積分回路１１２、比較電流生成器回路１１４および電流加算ノード１１０と類似のものである。したがって、ブロック１１０’、１１２’および１１４’の詳細および動作をさらに説明する必要はない。ただし、図８の比較器１１６’は、ノードＢ’のところに複数のデバイス１５４Ｘおよび１５４Ｙと、ノードＣ’のところに複数のデバイス１５６Ｘおよび１５６Ｙを含むように改変されている。デバイス１５４Ｘと１５４Ｙは異なるサイズのものであるが、デバイス１５４Ｘと１５６Ｘは整合している。デバイス１５４Ｙと１５６Ｙも整合している。デバイス１５４Ｘを通る電流は、デバイス１６２によって調整される。同様に、デバイス１５４Ｙ、１５６Ｘおよび１５６Ｙを通る電流もそれぞれ、デバイス１６１、１６３および１６４によって調整される。（ローカルなものでもよく、グローバルなものでもよく、あるいはその他の方法で複数の画素に制御信号を提供する）プロセッサ１８０は、ＳＥＬＰ信号およびＳＥＬＮ信号でデバイス１６１および１６４を制御する。同様に、プロセッサ１８０は、ＳＴＲＯＢＥ信号を提供し、ＣＬＫ（クロック）信号およびＢＩＴ ＳＥＬＥＣＴ（ビット選択）信号を受け取る。

一般に、図８の画素の画像サイクルのリセット段階および積分段階は、図４および６に関して上記で説明したものと類似しているはずである。前に説明した実施形態の場合と同様に、ノードＢ’への入力はデバイス１４７’からの８倍の大きさの電流（Ｉ_８ｘ）であり、比較器のノードＣ’への入力は隣接画素からの比較電流の合計（Ｉ_Σ）である。ただし、前の実施形態とは異なり、比較器１１６’への入力は、画像サイクルの変換段階中に数回比較される。第１の比較では、ＳＥＬＰ信号がハイであり、デバイス１６４がオンになる。この状態では、電流が、ノードＣ’からデバイス１５６Ｘおよび１５６Ｙを通り、またノードＢ’からデバイス１５４Ｘを通って流れることができる。デバイス１５６Ｘおよび１５６Ｙの合計サイズがデバイス１５４Ｘのサイズよりも大きいようにデバイス１５６Ｘおよび１５６Ｙがサイズ設定されている場合、比較器１１６’は、ノードＢ’に向かってスキューされることになる。言い換えると、比較器出力がハイになるには、Ｉ_Σがより大きくなる必要があることになる。ＳＴＲＯＢＥ信号がローになった後、比較器１１６’の出力はラッチ１１８’でラッチされ、次いで、（以下に説明するように）おそらくはメモリ１８２に記憶される。メモリ１８２は画素の外側にある。再度ＳＴＲＯＢＥ信号をハイにして比較器１１６’を平衡状態にし、ＳＥＬＮ信号およびＳＥＬＰ信号をローにする。この状態では、電流が、ノードＣ’からデバイス１５６Ｘを通り、またノードＢ’からデバイス１５４Ｘを通って流れることができる。これらのデバイスは平衡状態にあるので、Ｉ_ΣがＩ_８ｘと等しいかそれよりも大きいとき、比較器１１６’の出力はハイになることになる。再度ＳＴＲＯＢＥ信号をローにし、それによって比較器１１６’の出力がラッチされ、そのラッチされた値は（おそらくは）メモリ１８２に記憶される。次いで、ＳＴＲＯＢＥ信号をハイにし、もう一度比較器を平衡状態にし、ＳＥＬＮ信号をハイにする。この状態では、電流が、ノードＣ’からデバイス１５６Ｘを通り、またノードＢ’からデバイス１５４Ｘおよび１５４Ｙを通って流れることができる。この状態では、比較器１１６’は、ノードＣ’に向かってスキューされる。言い換えると、比較器出力をハイにするには、Ｉ_Σがより小さくなる必要があることになる。再度ＳＴＲＯＢＥ信号をローにし、それによって比較器１１６’の出力がラッチされ、そのラッチされた値は（おそらくは）メモリ１８２に記憶される。

図９は、比較器１１６’の動作をさらに説明するグラフである。水平軸はノードＣ’への入力（Ｉ_Σ）を表し、垂直軸はノードＢ’への入力（Ｉ_８Ｘ）を表す。Ｉ_ｉ、Ｉ_ｉｉおよびＩ_ｉｉｉは、｜Ｉ_ｉｉｉ｜＞｜Ｉ_ｉｉ｜＞｜Ｉ_ｉ｜を満たす任意の電流強度を表す。ライン１は、ＳＥＬＰ信号がハイである（デバイス１５４Ｘ、１５６Ｘおよび１５６Ｙがオンである）状態に相当する。ライン１より上の領域のＩ_ΣとＩ_８Ｘの値の組合せでは、比較器１１６’の出力はローとなる。ライン１上あるいはそれより下の領域のＩ_ΣとＩ_８Ｘの値の組合せでは、比較器１１６’の出力はハイとなる。ライン２は、ＳＥＬＰおよびＳＥＬＮがローである（デバイス１５４Ｘおよび１５６Ｘがオンである）状態に相当する。比較器１１６’がこの状態にあるとき、ライン２より上の領域のＩ_ΣとＩ_８Ｘの値の組合せでは、ローの比較器出力が得られ、ライン２上あるいはそれより下の領域のＩ_ΣとＩ_８Ｘの値の組合せでは、ハイの比較器出力が得られる。ライン３は、ＳＥＬＮ信号がハイである（デバイス１５４Ｘ、１５４Ｙおよび１５６Ｘがオンである）状態に相当する。比較器１１６’がこの状態にあるとき、ライン３より上の領域のＩ_ΣとＩ_８Ｘの値の組合せでは、ローの比較器出力が得られ、ライン３上あるいはそれより下の領域のＩ_ΣとＩ_８Ｘの値の組合せでは、ハイの比較器出力が得られる。したがって、この構成では、比較器１１６’は、Ｉ_ΣがＩ_８Ｘよりもどのくらい大きいか、あるいはＩ_８ＸがＩ_Σよりもどのくらい大きいかをより詳しく示す出力を提供する。再度、図９を参照すると、画素は、Ｉ_ΣおよびＩ_８Ｘが（ａ、ｂ、ｃまたはｄ）の４つの領域のどこにあるかを示すように復号することができる出力を提供することができる。

プロセッサ１８０およびメモリ１８２は、比較器１１６’の出力を２ビット値に変換する。（ＳＴＲＯＢＥがローになり、ＳＥＬＰがハイである）変換段階の第１部分の間、（Ｉ_ΣおよびＩ_８Ｘが領域ａにあることを示す）ハイの比較器出力は、外部メモリ１８２に「１１」として記憶される。ロー出力はＩ_ΣまたはＩ_８Ｘが領域ｂ、ｃおよびｄにあることに一致するので、この第１部分の間、ロー出力に対して値は記憶されない。（ＳＴＲＯＢＥがローになり、ＳＥＬＮおよびＳＥＬＰがローである）変換段階の第２部分の間、ハイの比較器出力は、Ｉ_ΣおよびＩ_８Ｘの値が領域ｂにあることを示し、メモリ１８２に「１０」として記憶される。ロー出力はＩ_ΣおよびＩ_８Ｘが領域ｃまたはｄにあることに一致するので、この第２部分の間、ロー出力に対して値は記憶されない。（ＳＴＲＯＢＥがローになり、ＳＥＬＮがハイである）変換段階の第３部分の間、ハイの比較器出力は外部メモリ１８２に「０１」として記憶され、ローの比較器出力は「００」として記憶される。１５４Ｙおよび１５６Ｙに類似の追加のデバイスならびに１８０からの追加の選択出力を備えれば、追加のビット値を得ることもできる。

本発明による画素アレイを動き検出に、より具体的には、コンピュータ入力装置または位置指示装置の一部として使用することができる。こうした装置には、動きを測定するコンピュータのマウス、トラックボールその他の装置が含まれる。図１０に、本発明によるフォトセンサ画素アレイをコンピュータマウスに実装した可能な一例を示す。図１０に「分解」斜視図で、典型的なマウス２５０のいくつかの主要なコンポーネントを示す。マウス２５０は、上部ケース２５１、１組のキー２５２、回路ボード２５３および下部ケース２５４を含む。マウス２５０の他のコンポーネントは図示していないが、（電池動力式マウスの場合には）電源、（ワイヤレス装置でない場合には）コンピュータとの接続用のケーブル、スクロールホイールその他の機械コンポーネントおよび様々な回路コンポーネントを含むことができるはずである。これらの他のコンポーネントは当技術分野では周知のものである。当技術分野ではよく知られているように、ユーザは、机その他の表面の上でマウス２５０を動かすことによってマウス２５０を操作する。下部ケース２５４の下面は、机その他の表面と接触しており、透明であるか、あるいは透明な部分２５５を含む。（図示しない）レンズその他の焦点合わせ要素を、透明部分２５５と回路ボード２５３の間に配置するか、あるいは透明部分２５５に組み込むこともできるはずである。（図１０に輪郭を示す）画像チップ２６０および（やはり図１０に輪郭を示す）ＬＥＤ２６２を、回路ボード２５３の下面上に配置する。動作においては、ＬＥＤ２６２からの光が、机その他の表面から反射され、透明部分２５５（および存在する場合には焦点合わせ要素）を通って内部を照らし、チップ２６０上に配置されたアレイ１００がそれを受ける。回路ボード２５３の下面の部分図である図１１に示すように、アレイ１００を画像チップ２６０に組み込むことができるはずである。

本発明を実施する特定の例を説明してきたが、添付の特許請求の範囲に記載した本発明の趣旨および範囲に含まれる、上記で説明したシステムおよび技術の多くの変形形態および置換形態があることが当業者には理解されよう。しかし、一例として、初期電流生成器、比較電流生成器および比較器（ならびに説明した実施形態の他の部分）は、代替回路構成から形成することができるはずである。本発明による画素アレイは、可視光波長を外れた照明に応答するフォトセンサを含むことができるはずである。１つまたは複数の隣接しない近傍の画素が所与の画素に接続される構成に加えて、本発明は、すべてではない隣接（または最隣接）画素が所与の画素に接続される構成も含む。

本発明の画素アレイは、他の応用例でも実施することができよう。その一例には、警報用の動き検出が含まれる。別の例には、距離の測定に使用する電子「定規」または「ものさし」に画素アレイを組み込むことが含まれる。別の可能な例には、プリンタ内で紙の動き検出器の一部として画素アレイを使用することが含まれる。上記その他の改変形態は、添付の特許請求の範囲で定義される本発明の範囲に含まれる。

動き検出に使用される既存のフォトセンサ構造を示すブロック図である。 本発明の一実施形態による画素アレイを示す構成図である。 図２の画素アレイの一部を示すブロック図である。 図３の画素を示す概略図である。 本発明の一実施形態におけるシリアルデータ読出しを示すブロック図である。 本発明の実施形態の動作を示すタイミング図である。 本発明の第２の実施形態による画素アレイを示す構成図である。 本発明の第３の実施形態による画素を示す概略図である。 図８の画素の動作を説明するグラフである。 本発明による画素アレイをコンピュータマウスに実装した一実施形態を示す図である。 本発明による画素アレイをコンピュータマウスに実装した一実施形態を示す図である。

符号の説明

１０ フォトセンサ
１２、１４、１８ ＮＭＯＳトランジスタ
１６ ノード
２０ 記憶コンデンサ
１００ アレイ
１００_０ 画素
１００_１〜１００_８ 画素
１００’ アレイ
１０１、１０１’ サブアレイ
１１０、１１０’ 電流加算ノード
１１２、１１２’ 積分回路
１１４、１１４’ 比較電流生成器回路
１１６、１１６’ 比較器回路
１１８、１１８’ シリアル走査出力ラッチ
１２０、１２０’ バッファ
１３２、１３４ ＰＭＯＳデバイス
１３６ フォトダイオード
１３８、１４０ ＮＭＯＳデバイス
１４２ ＰＭＯＳ基準デバイス
１４３〜１５１ ＰＭＯＳミラーリングデバイス
１５４、１５６ ＮＭＯＳデバイス
１５４Ｘ、１５４Ｙ、１５６Ｘ、１５６Ｙ デバイス
１５８、１５８’ 複合電荷相殺デバイス
１６１〜１６４ デバイス
１８０ プロセッサ
１８２ メモリ
２５０ マウス
２５１ 上部ケース
２５２ キー
２５３ 回路ボード
２５４ 下部ケース
２５５ 透明部分
２６０ 画像チップ
２６２ ＬＥＤ

Claims (13)

1. ＬＥＤを備えているコンピュータ入力装置に用いられ、
   プロセッサ、
   メモリ、
   フォトダイオード、
   光強度に応じた電流を発生する初期電流生成器、
   内部比較電流および外部比較電流を生成する比較電流生成器回路、
   外部からの電流を合計する電流加算ノード、
   ２つの電流について、一方の電流が他方の電流に対して所定の割合よりも大きいか、大きくないかを比較する比較器回路であって、前記比較の割合を変更しうるように構成されている比較器回路、および
   ラッチ
   を備えている複数の画素からなるフォトセンサアレイにおいて、受光される照明の相対差異を示す方法であって、
   面を前記ＬＥＤが照明する第１のステップと、
   前記ＬＥＤからの光が面に反射されると、前記面に反射された照明を前記フォトダイオードが受光し、前記フォトダイオードにより受光される光強度に応じた電流を前記初期電流生成器が発生する第２のステップと、
   前記初期電流生成器により発生された電流を基準として、複数の外部比較電流と少なくとも１つの内部比較電流とを前記比較電流生成器回路が生成する第３のステップと、
   当該画素に隣接する画素の比較電流生成器回路からの外部比較電流を前記電流加算ノードが受け取る第４のステップと、
   前記受け取られた外部比較電流を前記電流加算ノードが合計する第５のステップと、
   前記電流加算ノードにより合計された外部比較電流と、前記内部比較電流とを前記比較器回路が比較する第６のステップと、
   前記内部比較電流が、前記電流加算ノードにより合計された外部比較電流に対し所定の比較の割合よりも大きい場合に、第１の値についての出力を前記ラッチに提供し、前記内部比較電流が、前記電流加算ノードにより合計された外部比較電流に対し所定の比較の割合よりも大きくない場合に、第２の値についての出力を前記ラッチに提供する第７のステップと、
   前記プロセッサが、前記ラッチにより提供された出力が第２の値である場合に、前記ラッチにより提供された出力を２ビット値に変換して、前記変換された２ビット値を前記メモリに記憶させ、または、前記ラッチにより提供された出力が第１の値である場合に、前記比較器回路の前記比較の割合を変更し、前記比較器回路を平衡状態にして、前記電流加算ノードにより合計された外部比較電流と内部比較電流とを前記比較器回路に比較させる第６のステップに戻す第８のステップと、
   を備えたことを特徴とする方法。
2. 前記画素の各々において、前記複数の外部比較電流は前記初期電流生成器により発生された電流に対し、同一の利得または減衰を有し、前記少なくとも１つの内部比較電流は、前記初期電流生成器により発生された電流に対し、同一の利得または減衰を有していることを特徴とする、請求項１に記載の方法。
3. 前記画素の各々において、前記少なくとも１つの内部比較電流は、前記初期電流生成器により発生された電流に対し、前記受け取った外部比較電流の数の倍数を利得として有していることを特徴とする、請求項１に記載の方法。
4. 前記初期電流が必要でない場合には、前記初期電流の生成を前記初期電流生成器が中断するステップをさらに備えたことを特徴とする、請求項１に記載の方法。
5. 前記フォトセンサアレイの外側縁部において、前記第６および第７のステップを実行しないことを特徴とする、請求項１に記載の方法。
6. 前記第４のステップは、当該画素に隣接しない少なくとも１つの画素の比較電流生成器回路からの外部比較電流を前記電流加算ノードが受け取るステップを含むことを特徴とする、請求項１に記載の方法。
7. コンピュータ入力装置の動きに応答して、コンピュータディスプレイ上のカーソルの動きを生成するコンピュータ入力装置であって、
   ＬＥＤと、
   複数の画素からなるフォトセンサアレイと、
   を備え、前記画素の各々が、
   メモリと、
   前記ＬＥＤからの光が面に反射されると、前記面に反射された照明を受光するフォトダイオードと、
   前記フォトダイオードにより受光される光の強度に応じた電流を発生する初期電流生成器と、
   前記初期電流生成器により発生された電流を基準として、複数の外部比較電流と少なくとも１つの内部比較電流とを生成する比較電流生成器回路と、
   当該画素に隣接する画素の比較電流生成器回路からの外部比較電流を受け取り、前記受け取られた外部比較電流を合計する電流加算ノードと、
   前記電流加算ノードにより合計された外部比較電流と、前記内部比較電流とについて、前記内部比較電流が前記電流加算ノードにより合計された外部比較電流に対し所定の比較の割合よりも大きいか、大きくないかを比較する比較器回路であって、前記比較の割合を変更しうるように構成されている比較器回路と、
   前記内部比較電流が前記電流加算ノードにより合計された外部比較電流に対し所定の比較の割合よりも大きい場合に、第１の値をラッチし、前記内部比較電流が前記電流加算ノードにより合計された外部比較電流に対し所定の比較の割合よりも大きくない場合に、第２の値をラッチするラッチと、
   前記ラッチによりラッチされた値が第２の値である場合に、前記ラッチによりラッチされた値を２ビット値に変換して、前記変換された２ビット値を前記メモリに記憶させ、または、前記ラッチによりラッチされた値が第１の値である場合に、前記比較器回路の前記比較の割合を変更し、前記比較器回路を平衡状態にして、前記電流加算ノードにより合計された外部比較と内部比較電流とを前記比較器回路に比較させるプロセッサと、
   を有することを特徴とするコンピュータ入力装置。
8. 前記画素の各々について、前記複数の外部比較電流は、前記初期電流生成器により発生された電流に対し、同一の利得または減衰を有し、前記少なくとも１つの内部比較電流は、前記初期電流生成器により発生された電流に対し、同一の利得または減衰を有していることを特徴とする、請求項７に記載のコンピュータ入力装置。
9. 前記画素の各々は、ｍ行ｎ列のフォトセンサアレイに配置され、当該フォトセンサアレイは、１つの列内の複数のラッチが同時に読み込まれることを特徴とする、請求項７に記載のコンピュータ入力装置。
10. 前記初期電流は、前記フォトセンサアレイが動作中であっても、連続して生成されないことを特徴とする、請求項７に記載のコンピュータ入力装置。
11. 前記フォトセンサアレイの外側縁部において、前記画素の各々は、前記比較器回路が前記電流加算ノードにより合計された外部比較電流と、前記内部比較電流とを比較しないことを特徴とする、請求項７に記載のコンピュータ入力装置。
12. 前記フォトセンサアレイは、単一の集積回路の一部であることを特徴とする、請求項７に記載のコンピュータ入力装置。
13. 前記画素の各々において、前記初期電流生成器がＮＭＯＳデバイスを備えたことを特徴とする、請求項７に記載のコンピュータ入力装置。

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