JP4537838B2 - Test system - Google Patents
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Description
本発明はテストシステムに関するものであり、特に、IC/LSIの電気的特性試験、機能試験を行うためのIC/LSIテスタを構成するテストシステムにおいて発生するノイズやスパイク電圧を自己補償するための構成に特徴のあるテストシステムに関するものである。 The present invention relates to test systems, in particular, the electrical characteristic test of IC / LSI, generated in the test system comprising the IC / LSI tester for performing a functional test noise or spike voltage for self-compensation for configuration relates Oh Rute strike system of features.
近年のIC/LSI(デバイス)の高集積化、高機能化に伴い、デバイスの性能試験に対する顧客からの要求は、どんどん厳しくなっており、「デバイスの性能vsテスタの性能」という競争関係が成り立ち、デバイスの性能を保証するためには試験品質(テストクオリテイ)を向上する必要がある。 With the recent increase in integration and functionality of IC / LSIs (devices), customer requirements for device performance testing have become increasingly severe, and the competitive relationship of “device performance vs. tester performance” has been established. In order to guarantee the performance of the device, it is necessary to improve the test quality (test quality).
従来のデバイス試験においては、まず、プローブカード上でデバイスの一次試験を行った後、デバイスを実際の使用環境の状態においた最終試験を行ってデバイスの良否を判定して、良品のみを製品として出荷している。 In a conventional device test, first, a primary test of the device is performed on the probe card, then a final test is performed with the device in the actual usage environment to determine whether the device is good or not, and only good products are used as products. Ships.
この様な最終試験において、一般的には、
1)専用のIC/LSIテスタ
2)デバイスの試験に必要な回路機能を有するテストフィクスチュア
3)IC/LSIテスタの専用言語で記述されたテストプログラム
という構成でテストを行っている。
In such final tests, in general,
1) Dedicated IC / LSI tester 2) Test fixture having circuit functions necessary for device testing 3) Test is performed with a configuration of a test program written in a dedicated language of the IC / LSI tester.
このテストフィクスチャは、一般に、被測定デバイス(DUT:Device Under Test)を着脱自在に搭載するとともに、専用のIC/LSIテスタと予め接続された構成となっている試験治具であり、各種被試験デバイス毎の実際の使用環境の状態を設定するための負荷回路が設けられている(例えば、特許文献1参照)。 This test fixture is generally a test jig in which a device under test (DUT: Device Under Test) is detachably mounted and is connected in advance to a dedicated IC / LSI tester. A load circuit for setting the actual usage environment state for each test device is provided (see, for example, Patent Document 1).
この様なテストフィクスチャは、被試験デバイスの種類毎に配線のレイアウトやグランド線の引回し状態がまちまちとなっているが、近年の動作周波数の上昇に伴って配線間のクロストークが生じたり、或いは、パッドのピッチが狭くなってコンタクトプローブの導通具合が不安定になって電流が低下してノイズが発生するという問題があるので、図6及び図7を参照してこの事情を説明する。 In such a test fixture, the layout of the wiring and the routing of the ground line vary depending on the type of device under test. However, crosstalk between wirings may occur as the operating frequency increases in recent years. Alternatively, since the pad pitch is narrowed, the contact probe becomes unstable, the current is reduced, and noise is generated. This situation will be described with reference to FIGS. .
図6参照
従来のテストシステムの概念的構成図であり、被測定デバイス60は、試験治具であるテストフィクスチャ53上に搭載され、この被測定デバイス60には、試験装置本体、即ち、テスタ51に備えられた波形生成装置(パターンジェネレータ)52から試験のための電気信号が印加される。
See FIG.
FIG. 2 is a conceptual configuration diagram of a conventional test system, in which a device under
図7参照
図7は被測定デバイスに印加される電気信号の波形の説明図であり、右図は波形生成装置で発生させた期待すべきパルス電圧波形を示しており、左図は、被測定デバイスの入力端子部における電圧波形を示している。
See FIG.
FIG. 7 is an explanatory diagram of the waveform of the electrical signal applied to the device under measurement, the right diagram shows the expected pulse voltage waveform generated by the waveform generator, and the left diagram shows the input of the device under test. The voltage waveform in a terminal part is shown.
この被測定デバイスの入力端子部における電圧波形は、テストフィクスチャの内部回路構成等に起因して、パルス電圧波形の立ち上がり部と立ち下がり部にスパイクノイズが重畳されており、期待すべきパルス電圧波形からは歪んだ状態となっている。 Due to the internal circuit configuration of the test fixture, the voltage waveform at the input terminal of this device under test has spike noise superimposed on the rising and falling parts of the pulse voltage waveform. The waveform is distorted.
そこで、この様なノイズやスパイク電圧(短時間で高電圧のノイズ)を低減するために、テストエンジニアの経験・定説・実験結果をもとに、個々のデバイスの試験回路毎にキャパシタを取り付けている。 Therefore, in order to reduce such noise and spike voltage (high voltage noise in a short time), a capacitor is attached to each test circuit of each device based on the experience, theory, and experimental results of test engineers. Yes.
図8参照
図8は、テストシステムにノイズ低減のためのキャパシタを取り付けた場合の概念的構成図であり、テスタ及びテストフィクスチャ等を備えたテストシステム50にキャパシタ54を取付け、電圧供給部55、ドライバ56、コンパレータ57,GND/基準レベル58から印加される電圧波形の歪みをキャパシタ54によって補償する。
See FIG.
FIG. 8 is a conceptual configuration diagram when a capacitor for noise reduction is attached to the test system. The
しかし、このキャパシタを取り付けると言う行為は、ハード的構成としてのテスタから見れば一意的に固定のものとなってしまい、しばしば製品ロットの特性が変動することにより、そのキャパシタの変更、チューニングを余儀なくされることがある。 However, this act of attaching a capacitor is uniquely fixed from the viewpoint of a tester as a hardware configuration, and the characteristics of the product lot often fluctuate, so the capacitor must be changed and tuned. May be.
このキャパシタの変更、チューニングのためには、キャパシタを取り付けた後にオシロスコープなどを用いて、実際にテスタから印加される波形を確認することにより実施していた。 In order to change or tune the capacitor, the waveform actually applied from the tester is confirmed using an oscilloscope after the capacitor is attached.
また、従来の半導体試験装置においては、DUTに印加される電圧を制御回路側にフィードバックして、制御素子の電圧降下による電圧設定誤差を自動的に補償するとともに、制御素子をDUTの近傍に設置して配線パターンの引回し等に起因する周波数特性の劣化や雑音重畳を抑制することも提案されている(例えば、特許文献2参照)。
しかし、従来においては、被試験デバイス毎に試験回路機能が固有であることから、ノイズやスパイク電圧を抑制するための方法も被試験デバイス毎となっており、したがってデバイスの製造段階(ウエーハプロセス)において某かの特性変動が存在し、例えば、ノイズの影響で、テスト結果がPASS、FAILの判定に影響を及ぼすような限界ギリギリの特性、所謂マージンレス状態を呈した場合、テストの結果は歩留として反映されてくる。 However, in the past, since the test circuit function is unique for each device under test, the method for suppressing noise and spike voltage is also for each device under test, so the device manufacturing stage (wafer process) If there is some characteristic variation in the case, for example, the test result shows a so-called marginless state that the test result affects the judgment of PASS and FAIL due to the influence of noise, the test result is a step. It is reflected as a Tome.
装置メーカが製造している現存のテスタにはノイズやスパイク電圧が発生していたとしても、それを警告する機能や自己補償する機能を有していないため、例えば、スパイク電圧が発生していたとしても、テスタ(テストシステム)が警告を発生しないため、最悪の場合、過電圧が印加された状態で、デバイスに対してストレスを印加し、そのままテストが続行され、テストの結果がPASSと判定してしまうケースもある。 Even if an existing tester manufactured by a device manufacturer has noise or spike voltage, it does not have a warning function or self-compensation function. For example, a spike voltage was generated. However, since the tester (test system) does not generate a warning, in the worst case, stress is applied to the device with overvoltage applied, and the test is continued as it is, and the test result is determined to be PASS. There are cases where it will end up.
即ち、ある試験項目においてはデバイスは正常に動作していても、引き続いて行われる他の項目の試験において、元々過電圧が印加された上にスパイクノイズが重畳されてデバイスにおける検査済みの部分が破壊される場合があるが、この破壊された部分の検査結果は既に正常と判定されているため、全体としてPASSと判定されることになる。
この様な実際にはFAILと判定されるべき製品が出荷されて市場に流出した場合、その影響は多大なものになってしまうという問題がある。
In other words, even if the device is operating normally in some test items, in the subsequent test of other items, overvoltage was originally applied and spike noise was superimposed to destroy the inspected part of the device However, since the inspection result of the destroyed portion has already been determined to be normal, it is determined as PASS as a whole.
In actuality, when a product that should be determined as FAIL is shipped and leaked to the market, the effect is significant.
また、上記の特許文献2における自己補償は印加電圧値についてであり、印加電圧にスパイクノイズが重畳された場合には、それを警告したり自己補償されることはなく、やはり不良品が製品として出荷される虞がある。
In addition, the self-compensation in the above-mentioned
したがって、本発明は、被試験デバイスに印加する電圧に重畳される試験治具に起因するノイズを自己補償して試験品質の安定性を向上することを目的とする。 Accordingly, an object of the present invention is to improve the stability of test quality by self-compensating for noise caused by a test jig superimposed on a voltage applied to a device under test.
図1は本発明の原理的構成図であり、ここで図1を参照して、本発明における課題を解決するための手段を説明する。
図1参照
上記課題を解決するために、本発明は、テストシステムにおいて、被測定デバイスの試験のための電気信号を生成するパターンジェネレータを有するテスタ2と、前記被測定デバイスが搭載可能であり、前記パターンジェネレータが生成した前記電気信号を、前記被測定デバイスへ与えるテストフィクスチャ3と、前記テストフィクスチャ3から前記被測定デバイスへ与えられる前記電気信号の波形を検出する波形検出回路とを備え、前記テストフィクスチャ3は、前記被試験デバイスの使用環境の状態を設定する負荷回路を有し、前記テスタ2は、前記波形検出回路の検出結果と、前記パターンジェネレータが生成した電気信号とを比較し、比較結果に基づいて前記パターンジェネレータの前記電気信号を補正する波形状態情報解析装置をさらに有し、前記波形状態情報解析装置は、前記波形検出回路の検出結果と、前記パターンジェネレータが生成した電気信号とを比較する比較回路と、前記比較回路の比較結果に基づいて、波形補正信号を出力する波形補正回路と、前記波形補正信号を、前記パターンジェネレータが出力する前記電気信号に合成する波形合成回路とを有することを特徴とする。
FIG. 1 is a diagram illustrating the basic configuration of the present invention. Means for solving the problems in the present invention will be described with reference to FIG.
In order to solve the above-mentioned problem, the present invention can be equipped with a
この場合の波形状態情報解析装置は、前記波形検出回路の検出結果と、前記パターンジェネレータが生成した電気信号とを比較する比較回路と、前記比較回路の比較結果に基づいて、波形補正信号を出力する波形補正回路7と、前記波形補正信号を、前記パターンジェネレータが出力する前記電気信号に合成する波形合成回路8とを有する。
The waveform state information analysis device in this case outputs a waveform correction signal based on the comparison result of the detection result of the waveform detection circuit and the electric signal generated by the pattern generator, and the comparison result of the comparison circuit And a
また、波形状態情報解析装置は、前記波形検出回路における検出信号の最大値及び最小値を設定したリミッタ回路をさらに有するように構成しても良い。 The waveform state information analyzing apparatus may further include a limiter circuit that sets a maximum value and a minimum value of a detection signal in the waveform detection circuit.
上述の構成により、印加電圧の適正・不適正を検出するだけではなく、ノイズや、短時間・高電圧のノイズであるスパイク電圧等の試験結果に影響を与える電気的負荷要因をも検出することによって、被測定電子デバイスに実際に印加する電気信号を期待すべき理想に近いものとすることができる。 The above configuration not only detects whether the applied voltage is appropriate or incorrect, but also detects noise and electrical load factors that affect test results such as spike voltage, which is short-time, high-voltage noise. Thus, the electrical signal actually applied to the electronic device to be measured can be made close to the ideal to be expected.
また、上述の構成のように、電気的負荷要因を検出する機能を、被測定電子デバイスに依存したソフトウエアを必要としないハードウエアにより構成することによって、被測定電子デバイスの種類毎にソフトウエアを変更する必要がなくなる。 In addition, as described above, the function for detecting the electrical load factor is configured by hardware that does not require software dependent on the electronic device to be measured. No need to change.
また、電気的負荷要因を検出する機能により電気的負荷要因をリアルタイムに検出し、検出結果に基づいて被測定電子デバイスの入出力端子に印加する電気信号を最適化補正すことが望ましく、それによって、テスト品質の安定性を飛躍的に向上させることができる。 In addition, it is desirable to detect the electrical load factor in real time by the function of detecting the electrical load factor, and to optimize and correct the electrical signal applied to the input / output terminal of the electronic device under measurement based on the detection result. , Test quality stability can be improved dramatically.
本発明では、被試験対象デバイスの品種毎にソフトウエアやハードウエアの変更を要することなくノイズやスパイク電圧を抑制することが可能になり、それによって、テスト品質を飛躍的に向上することができる。 In the present invention, it becomes possible to suppress noise and spike voltage without requiring software or hardware changes for each type of device under test, thereby dramatically improving test quality. .
本発明は、試験装置本体において発生させた理想PG波形と試験治具に設けた波形検出手段により検出した検出波形を比較し、試験周辺回路によって、検出波形におけるノイズ、スパイク電圧を相殺するための補正波形パターンを発生させ、発生させた補正波形パターンを、理想PG波形に重畳した合成波形パターンを生成して、試験治具に取り付けられた波形検出手段を経由して、被測定デバイスの入力端子部に印加される時点では、テストフィクスチャに起因するノイズやスパイク電圧が相殺されて期待すべき理想に近い波形の電圧を印加するものである。 The present invention compares an ideal PG waveform generated in a test apparatus main body with a detected waveform detected by a waveform detecting means provided in a test jig, and cancels noise and spike voltage in the detected waveform by a test peripheral circuit. Generate a corrected waveform pattern, generate a combined waveform pattern by superimposing the generated corrected waveform pattern on the ideal PG waveform, and input the input terminal of the device under test via the waveform detection means attached to the test jig At the time of application to the unit, the noise and spike voltage caused by the test fixture are canceled and a voltage having a waveform close to ideal that should be expected is applied.
ここで、図2乃至図5を参照して、本発明の実施例のテストシステムを説明する。
図2参照
図2は、本発明の実施例のテストシステムの概念的構成図であり、試験装置本体、即ち、テスタ10と、被測定デバイス30を実際の使用状態と同じ条件で試験するための回路構成を備えた試験治具、即ち、テストフィクスチャ20とからなり、テスタ10には試験デバイス30に印加する電気信号や電源電圧を発生するパターンジェネレータ11及び波形状態情報解析装置12とを備えている。
Here, with reference to FIG. 2 thru | or FIG. 5, the test system of the Example of this invention is demonstrated.
See Figure 2
FIG. 2 is a conceptual configuration diagram of a test system according to an embodiment of the present invention, and shows a circuit configuration for testing the test apparatus main body, that is, the
また、テストフィクスチャ20には、被測定デバイス30に電気信号を印加する信号線21、被測定デバイス30に電源電圧を印加する電源線22、被測定デバイス30に接地電位を印加するGND線23が設けられており、この信号線21、電源線22、及び、接地線23のそれぞれに波形検出回路24,25,26が備えられている。
The
図3参照
図3は、本発明の実施例のテストシステムにおける印加電圧波形自己補償原理を示す概念的構成図であり、被測定デバイス30は、テストフィクスチャ20に取り付けられた波形検出回路24,25,26を経由し、テスタ10に備えられたパターンジェネレータ11と接続されている。
See Figure 3
FIG. 3 is a conceptual diagram showing the principle of applied voltage waveform self-compensation in the test system of the embodiment of the present invention. The device under
この場合、波形検出回路24,25,26によって検出された被測定デバイス30の入力端子部におけるノイズやスパイク電圧は、テスタ10に備えられた波形状態情報解析装置12を構成する波形補正回路13によって発生させた補正波形パターンによって補償される。
In this case, the noise and spike voltage at the input terminal portion of the device under
図4参照
図4は、本発明の実施例のテストシステムにおける補正パターン発生方法の説明図であり、波形状態情報解析装置12を構成する比較回路15によって理想PG波形と波形検出回路24,25,26で検出した検出波形を比較し、検出波形におけるノイズ、スパイク電圧を予め制限最大値及び最小値を設定したリミッタ回路16によって取り出し、波形補正回路23によって補正波形パターンを発生させる。
なお、図における各電圧波形は、上段が補正前の電圧波形を示し、下段は補正後の電圧波形を示す。
See Figure 4
FIG. 4 is an explanatory diagram of a correction pattern generation method in the test system according to the embodiment of the present invention, which is detected by the ideal PG waveform and the
In each voltage waveform in the figure, the upper stage shows the voltage waveform before correction, and the lower stage shows the voltage waveform after correction.
再び、図3参照
このように発生させた補正波形パターンを、波形状態情報解析装置12を構成する波形合成回路14において理想PG波形に重畳して波形パターンを合成し、この合成波形パターンをパターンジェネレータ11で生成して、テストフィクスチャ20に取り付けられた波形検出回路24,25,26を経由して被測定デバイス30に印加される。
Again see Figure 3
The corrected waveform pattern generated in this manner is superimposed on the ideal PG waveform in the
この時、テストフィクスチャ20に印加される電圧波形はテストフィクスチャ20に起因するノイズやスパイク電圧を相殺するように補正(プリエンハンス)されているので、被測定デバイス30の入力端子部に印加される時点では、テストフィクスチャ20に起因するノイズやスパイク電圧が相殺されて期待すべき理想に近い波形の電圧が印加されることになる。
At this time, the voltage waveform applied to the
図5参照
図5は被測定デバイスに印加される電気信号の波形の説明図であり、右図はパターンジェネレータで発生させたプリエンハンスしたパルス電圧波形を示しており、左図は、被測定デバイスの入力端子部における印加されたパルス電圧波形を示しており、期待すべき理想に近い波形の電圧が印加される。
See Figure 5
FIG. 5 is an explanatory diagram of the waveform of the electrical signal applied to the device under measurement, the right diagram shows the pre-enhanced pulse voltage waveform generated by the pattern generator, and the left diagram is the input terminal of the device under test. 6 shows a pulse voltage waveform applied in the section, and a voltage having a waveform close to an ideal to be expected is applied.
このようなパターンジェネレータ11から発生されるパスル電圧波形と、被測定デバイス30に印加される波形との演算結果は、テスタ10へフィードバックされることにより蓄積する。
The calculation result of the pulse voltage waveform generated from the
即ち、一旦、パターンジェネレータで発生されるパルス電圧波形をプリエンハンスした後は、波形補正回路の出力を既に蓄積しているプリエンハンスしたパルス電圧波形に重畳するようにする。 That is, once the pulse voltage waveform generated by the pattern generator is pre-enhanced, the output of the waveform correction circuit is superimposed on the pre-enhanced pulse voltage waveform already stored.
したがって、パルス電圧波形をプリエンハンスした後は、理想PG波形と検出波形を比較した結果は何らかの別の原因でノイズやスパイク電圧が発生しないかぎり図3の波形図に示すように、波形補正回路の出力は0になるので、パターンジェネレータで発生されるパルス電圧波形は変動せずにプリエンハンスした波形となる。 Therefore, after the pulse voltage waveform is pre-enhanced, the result of comparing the ideal PG waveform with the detected waveform is as shown in the waveform diagram of FIG. 3 as long as no noise or spike voltage is generated for some other reason. Since the output becomes 0, the pulse voltage waveform generated by the pattern generator does not change and becomes a pre-enhanced waveform.
一方、何らかの別の原因でノイズやスパイク電圧が発生した場合には、波形補正回路の出力は0にならないので、この出力を既に蓄積しているプリエンハンスしたパルス電圧波形に重畳して新たなプリエンハンスしたパルス電圧波形を生成させ、この新たなプリエンハンスしたパルス電圧波形を蓄積させ、以降の重畳対象電圧とする。 On the other hand, if noise or spike voltage occurs due to some other cause, the output of the waveform correction circuit does not become 0, so this output is superimposed on the pre-enhanced pulse voltage waveform that has already been accumulated and a new pre- An enhanced pulse voltage waveform is generated, the new pre-enhanced pulse voltage waveform is accumulated, and used as a subsequent superposition target voltage.
このように、本発明の実施例においては、パターンジェネレータで発生する電圧波形をテストフィクスチャに起因するノイズやスパイク電圧を相殺するようにプリエンハンスしているので、被測定デバイス30の入力端子部にはノイズやスパイク電圧が相殺されて期待すべき理想に近い波形の電圧が印加され、それによって、テスト品質及びその安定性を飛躍的に向上することができる。 As described above, in the embodiment of the present invention, the voltage waveform generated by the pattern generator is pre-enhanced so as to cancel out noise and spike voltage caused by the test fixture. A voltage having a waveform that is close to the ideal that should be expected after noise and spike voltage are canceled is applied to it, thereby dramatically improving the test quality and its stability.
また、本発明の実施例においてはテストシステムに自己補償機能を備えたハードウエアを組み込むだけであるので、被測定デバイスの品種や製造ロット毎のソフトウエアを必要とすることがなく、また、被測定デバイスの品種や製造ロット毎にハードウエア部を調整する必要がないのでスループットが向上し、ひいては、製造コストの低減に寄与するところが大きい。 In the embodiment of the present invention, since only hardware having a self-compensation function is incorporated into the test system, software for each type of device to be measured and each production lot is not required. Since there is no need to adjust the hardware part for each type of measurement device or production lot, the throughput is improved, which in turn greatly contributes to the reduction of the manufacturing cost.
本発明の活用例としては、ICやLSI等の半導体装置の試験工程が典型的なものであるが、半導体装置の試験に限られるものではなく、液晶パネルのアクティブマトリクス基板の試験測定や、超伝導デバイスの試験測定等の他の電子デバイスの試験測定にも適用されるものである。 As a practical example of the present invention, a test process of a semiconductor device such as an IC or LSI is typical. However, the test process is not limited to a test of a semiconductor device. The present invention is also applied to test measurement of other electronic devices such as test measurement of conductive devices.
1 テストシステム
2 テスタ
3 テストフィクスチャ
4 半導体装置
5 検出回路
6 試験周辺回路
7 波形補正回路
8 波形合成回路
10 テスタ
11 パターンジェネレータ
12 波形状態情報解析装置
13 波形補正回路
14 波形合成回路
15 比較回路
16 リミッタ回路
20 テストフィクスチャ
21 信号線
22 電源線
23 GND線
24 波形検出回路
25 波形検出回路
26 波形検出回路
30 被測定デバイス
50 テストシステム
51 テスタ
52 波形生成装置
53 テストフィクスチャ
54 キャパシタ
55 電圧供給部
56 ドライバ
57 コンパレータ
58 GND/基準レベル
60 被測定デバイス
DESCRIPTION OF SYMBOLS 1
Claims (2)
前記被測定デバイスが搭載可能であり、前記パターンジェネレータが生成した前記電気信号を、前記被測定デバイスへ与えるテストフィクスチャと、
前記テストフィクスチャから前記被測定デバイスへ与えられる前記電気信号の波形を検出する波形検出回路と
を備え、
前記テストフィクスチャは、前記被試験デバイスの使用環境の状態を設定する負荷回路を有し、
前記テスタは、前記波形検出回路の検出結果と、前記パターンジェネレータが生成した電気信号とを比較し、比較結果に基づいて前記パターンジェネレータの前記電気信号を補正する波形状態情報解析装置をさらに有し、
前記波形状態情報解析装置は、前記波形検出回路の検出結果と、前記パターンジェネレータが生成した電気信号とを比較する比較回路と、
前記比較回路の比較結果に基づいて、波形補正信号を出力する波形補正回路と、
前記波形補正信号を、前記パターンジェネレータが出力する前記電気信号に合成する波形合成回路と
を有することを特徴とするテストシステム。 A tester having a pattern generator for generating an electrical signal for testing the device under test;
A test fixture that can be mounted on the device under test and that supplies the electrical signal generated by the pattern generator to the device under test;
A waveform detection circuit for detecting a waveform of the electrical signal applied from the test fixture to the device under measurement;
The test fixture has a load circuit for setting a state of a use environment of the device under test,
The tester includes a detection result of the waveform detection circuit compares the electrical signals the pattern generator is generated, further have a waveform state information analyzer for correcting the electrical signal of the pattern generator on the basis of the comparison result ,
The waveform state information analysis device includes a comparison circuit that compares a detection result of the waveform detection circuit with an electrical signal generated by the pattern generator;
A waveform correction circuit that outputs a waveform correction signal based on the comparison result of the comparison circuit;
A waveform synthesis circuit for synthesizing the waveform correction signal with the electrical signal output by the pattern generator;
Test system according to claim Rukoto to have a.
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