JP4518025B2 - Circuit board, bumped semiconductor element mounting structure, electro-optical device, and electronic device - Google Patents

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Description

本発明は、回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器に関する。特に、ボール・グリッド・アレイ（以下、ＢＧＡ）等の微細なバンプ付き半導体素子を、リフロー処理によって実装する場合であっても、実装位置がずれることが少ない回路基板、バンプ付き半導体素子の実装構造、及びそのような回路基板を含む電気光学装置、並びに電子機器に関する。   The present invention relates to a circuit board, a bumped semiconductor element mounting structure, an electro-optical device, and an electronic apparatus. In particular, even when a fine bumped semiconductor element such as a ball grid array (hereinafter referred to as BGA) is mounted by reflow processing, a circuit board in which the mounting position is less likely to be shifted, and a mounting structure of the bumped semiconductor element And an electro-optical device including such a circuit board, and an electronic apparatus.

従来、半導体素子のリード端子のファインピッチ化や多ピン化に対応した実装方法として、プリント配線基板（ＰＣＢ）上に、ＱＦＰ（クアッド・フラット・パッケージ）を搭載する方法が広く実施されている。これは、パッケージの４辺に多数のガルウィング型のリード端子を持つフラットパッケージであるＱＦＰを、通常、樹脂等からなるＰＣＢに実装するとともに、ＰＣＢの導体部との電気的接続が図られた状態で使用されるものである。
しかしながら、ＱＦＰは、さらなるファインピッチ化や多ピン化に伴い、実装時における半田ブリッジによる短絡や、半田不足などによって、接続信頼性が低いという問題が指摘されている。また、ＱＦＰは、リード端子がパッケージより外側に突出している分、ＰＣＢ上における実装面積が増大するという問題も見られた。 2. Description of the Related Art Conventionally, a method of mounting a QFP (quad flat package) on a printed wiring board (PCB) has been widely practiced as a mounting method corresponding to fine pitches and multiple pins of semiconductor device lead terminals. This is a state in which QFP, which is a flat package having a large number of gull-wing type lead terminals on four sides of the package, is usually mounted on a PCB made of resin or the like and is electrically connected to a conductor portion of the PCB. It is used in.
However, QFP has been pointed out to have a problem that connection reliability is low due to a short circuit caused by a solder bridge at the time of mounting, a shortage of solder, and the like, as the fine pitch and the number of pins increase. In addition, the QFP has a problem that the mounting area on the PCB increases because the lead terminals protrude outward from the package.

そこで、半導体素子のさらなるファインピッチ化や多ピン化に対応するために、ＢＧＡや、チップサイズパッケージ（以下、ＣＳＰ）を用いた実装方法や、それらを実装するプリント基板が提案されている（例えば、特許文献１参照）。
具体的には、図２４に示すように、同一のプリント基板上に、形状の違う半導体パッケージのランド３８１、３８２がそれぞれ配置されており、それぞれのパッケージで同じ機能を有する端子が接続されるべきランド同士をパターン配線３８３で接続したプリント基板がある。かかるプリント基板によれば、プリント基板に搭載するパッケージの形状が変更されても、新規に別のプリント基板を製造せずに、同一のプリント基板で搭載ができるようになる。 Therefore, in order to cope with further finer pitch and higher pin count of semiconductor elements, mounting methods using BGA, chip size package (hereinafter referred to as CSP), and printed circuit boards for mounting them have been proposed (for example, , See Patent Document 1).
Specifically, as shown in FIG. 24, lands 381 and 382 of semiconductor packages having different shapes are arranged on the same printed circuit board, and terminals having the same function should be connected to each package. There is a printed circuit board in which lands are connected by a pattern wiring 383. According to such a printed circuit board, even if the shape of a package to be mounted on the printed circuit board is changed, it is possible to mount the same printed circuit board without newly manufacturing another printed circuit board.

また、ＢＧＡ等の交換修理が困難な電子部品を、半田付け不良が生じないように実施する実装方法がある。より具体的には、図２５にそのフロー図を概略的に示すように、ＰＣＢ上の所定箇所にクリーム半田を印刷する工程２９１と、ＢＧＡ（ピッチが０．８ｍｍ以下のチップサイズパッケージ（ＣＳＰ）を含む。）等のバンプ付き半導体素子を、クリーム半田が印刷されたＰＣＢ上の所定箇所にマウンターにより搭載する工程２９２と、Ｘ線検査を実施して、半導体素子における良品と、不良品とを選別する工程２９３と、Ｘ線検査に合格した半導体素子における良品のみをリフロー加熱して実装する工程２９４と、を含む実装方法２９０である。   Also, there is a mounting method in which electronic parts such as BGA that are difficult to replace and repair are implemented so as not to cause poor soldering. More specifically, as schematically shown in FIG. 25, a process 291 for printing cream solder on a predetermined location on the PCB and a BGA (chip size package (CSP) with a pitch of 0.8 mm or less) Step 292 of mounting a semiconductor element with bumps such as a solder paste on a predetermined place on a PCB printed with cream solder by a mounter, and performing X-ray inspection to obtain a good product and a defective product in the semiconductor device. This is a mounting method 290 including a step 293 of selecting, and a step 294 of mounting only a non-defective product in a semiconductor element that has passed the X-ray inspection by reflow heating.

また、図２６（ａ）〜（ｃ）に示すように、異方性導電膜(Anisotropic Conductive Film,以下、ＡＣＦ)３４７を介して、バンプ付き半導体素子３４６と、基板３４３のパッド３４１とを熱圧着する実装方法も提案されている。
かかるＡＣＦ３４７による実装方法によれば、ＣＳＰのようにバンプ３４７のピッチが０．１〜０．５ｍｍ程度と狭い場合であっても、隣接するバンプ間でのショートの発生を効率的に防止できるとともに、多くのバンプ３４７を一括して電気接続できるという利点を得ることができる。 Also, as shown in FIGS. 26A to 26C, the bumped semiconductor element 346 and the pad 341 of the substrate 343 are heated via an anisotropic conductive film (hereinafter referred to as ACF) 347. A mounting method for crimping has also been proposed.
According to the mounting method using the ACF 347, even when the pitch of the bumps 347 is as narrow as about 0.1 to 0.5 mm as in CSP, it is possible to efficiently prevent occurrence of a short circuit between adjacent bumps. The advantage that many bumps 347 can be electrically connected at once can be obtained.

特開平１０−２９００５８号公報 （第２頁、図１）JP-A-10-290058 (second page, FIG. 1)

しかしながら、特許文献１のプリント基板は、ＢＧＡ等の微細なバンプ付き半導体素子を実装する際に、導電材料としての半田材料を、微細なランド（パッド）上に正確に印刷しなければならないため、印刷のための位置合わせや印刷自体に時間がかかる一方、印刷した半田材料の位置と、パッドとが容易にずれやすいという問題が見られた。特に、ＣＳＰの場合は、ＢＧＡよりもさらにファインピッチ化されているため、半田材料をＦＰＣ等の変形しやすいプリント基板のランド（パッド）上に、精度良く印刷し、実装することは事実上、困難であった。   However, since the printed circuit board of Patent Document 1 must accurately print a solder material as a conductive material on a fine land (pad) when mounting a fine bumped semiconductor element such as a BGA. While positioning for printing and printing itself take time, there has been a problem that the position of the printed solder material and the pad are easily displaced. In particular, in the case of CSP, since the pitch is made even finer than that of BGA, it is practical to print and mount the solder material on a land (pad) of a printed circuit board that is easily deformed such as FPC with high accuracy. It was difficult.

また、図２５に示された実装方法によれば、リフロー加熱前にＸ線検査を実施しなければならず、工程数が増大するとともに、製造管理が複雑化したり、製造時間が長くなったりするなどの問題が見られた。また、クリーム半田を、微細なパッド上に正確に印刷しなければならないため、印刷のための位置合わせや印刷自体に時間がかかるという問題が見られた。
さらに、ＡＣＦを用いた実装方法は、当該ＡＣＦのコストが高いばかりか、他の素子との同時実装が困難であるという問題が見られた。すなわち、熱圧着して実装するＡＣＦと、半田リフロー処理により実装する他の素子とは、異なる実装プロセスの順序を考慮しつつ、別個に実施しなければならなかった。 In addition, according to the mounting method shown in FIG. 25, X-ray inspection must be performed before reflow heating, which increases the number of processes, complicates manufacturing management, and increases manufacturing time. The problem such as was seen. In addition, since the cream solder must be printed accurately on a fine pad, there has been a problem that it takes time for positioning and printing itself for printing.
Further, the mounting method using the ACF has a problem that not only the cost of the ACF is high, but also the simultaneous mounting with other elements is difficult. That is, the ACF to be mounted by thermocompression bonding and the other elements to be mounted by solder reflow processing have to be performed separately in consideration of the order of different mounting processes.

そこで、上記問題点を鋭意検討した結果、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、パッドの配線を優先的に引き出すことにより、半田材料の塗布不良が少なくなって、フレキシブル配線基板（以下、ＦＰＣ）等の比較的変形しやすい基板に対しても、微細なバンプ付き半導体素子を精度よくリフロー実装できることを見出した。
すなわち、本発明は、ボール・グリッド・アレイ（以下、ＢＧＡ）等の微細なバンプ付き半導体素子を、リフロー処理によって実装する場合であっても、半導体素子の実装位置がずれることが少ない回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器を提供することを目的としている。 Therefore, as a result of diligent examination of the above problems, an area in which the pitch of the pad in the vertical direction and the pitch of the pad in the horizontal direction are made different is provided, and the pad from the wider side in either the vertical direction or the horizontal direction is provided. By preferentially pulling out the wiring of the solder, the defective application of the solder material is reduced, and the semiconductor device with fine bumps is accurately applied even to a relatively easily deformable substrate such as a flexible wiring substrate (hereinafter referred to as FPC). We found that reflow mounting is possible.
That is, the present invention provides a circuit board in which the mounting position of a semiconductor element is less shifted even when a fine bumped semiconductor element such as a ball grid array (hereinafter referred to as BGA) is mounted by reflow processing. It is an object of the present invention to provide a bumped semiconductor element mounting structure, an electro-optical device, and an electronic apparatus.

本発明によれば、バンプ付き半導体素子を実装するための複数のパッドと、当該複数のパッドの各々から引き出された複数の配線を含む回路基板において、前記複数のパッドは第１の方向と該第１の方向と交差する第２の方向に沿って配列しており、前記複数のパッドの前記第１の方向のピッチと前記第２の方向のピッチのうち前記第１の方向のピッチが、前記半導体素子の底面の中央付近に対向する位置と周辺付近に対向する位置とで互いに異なっており、該中央付近に対向する位置と該周辺付近に対向する位置のうちいずれか一方の位置における前記第１の方向のピッチは、前記一方の位置における前記第２の方向のピッチよりも広く、かつ該中央付近に対向する位置と該周辺付近に対向する位置のうち他方の位置における前記第１の方向のピッチよりも広く、前記複数の配線は、前記一方の位置において、前記複数のパッドのうち前記第１の方向に互いに隣り合っているパッド同士の間から引き出されていることを特徴とする回路基板が提供され、上述した問題点を解決することができる。
According to the present invention, in a circuit board including a plurality of pads for mounting a semiconductor device with bumps and a plurality of wirings drawn from each of the plurality of pads, the plurality of pads have a first direction and the plurality of pads. Arranged along a second direction intersecting the first direction, and the pitch in the first direction among the pitch in the first direction and the pitch in the second direction of the plurality of pads is, The position facing the vicinity of the center of the bottom surface of the semiconductor element is different from the position facing the vicinity of the periphery, and the position at either one of the position facing the vicinity of the center and the position facing the vicinity of the periphery is different. The pitch in the first direction is wider than the pitch in the second direction at the one position, and the first position at the other position out of the position facing the vicinity of the center and the position facing the vicinity of the periphery. Direction And the plurality of wirings are led out from between the pads adjacent to each other in the first direction among the plurality of pads at the one position. A substrate is provided to solve the above-mentioned problems.

また本発明の別形態によれば、前記半導体素子の底面の前記中央付近に対向する位置における前記複数のパッドの前記第１の方向のピッチと前記第２の方向のピッチとが互いに異なっており、前記中央付近に対向する位置における前記第１の方向のピッチが、前記周辺付近に対向する位置における前記複数のパッドの前記第１の方向のピッチより広いか、または、前記中央付近に対向する位置における前記第２の方向のピッチが、前記周辺付近に対向する位置における前記複数のパッドの前記第２の方向のピッチより広いことを特徴とする回路基板が提供され、上述した問題点を解決することができる。
また本発明の別形態によれば、前記半導体素子の底面の前記周辺付近に対向する位置における前記複数のパッドの前記第１の方向のピッチと前記第２の方向のピッチとが互いに異なっており、前記周辺付近に対向する位置における前記第１の方向のピッチが、前記中央付近に対向する位置における前記複数のパッドの前記第１の方向のピッチより広いか、または、前記周辺付近に対向する位置における前記第２の方向のピッチが、前記中央付近に対向する位置における前記複数のパッドの前記第２の方向のピッチより広いことを特徴とする回路基板が提供され、上述した問題点を解決することができる。
According to another aspect of the invention, the pitch in the first direction and the pitch in the second direction of the plurality of pads at positions facing the vicinity of the center of the bottom surface of the semiconductor element are different from each other. The pitch in the first direction at a position facing the vicinity of the center is wider than the pitch in the first direction of the plurality of pads at the position facing the vicinity of the periphery, or faces the vicinity of the center. A circuit board is provided in which a pitch in the second direction at a position is wider than a pitch in the second direction of the plurality of pads at a position facing the vicinity of the periphery. can do.
According to another aspect of the invention, the pitch in the first direction and the pitch in the second direction of the plurality of pads at positions facing the vicinity of the periphery of the bottom surface of the semiconductor element are different from each other. The pitch in the first direction at a position facing the vicinity of the periphery is wider than the pitch in the first direction of the plurality of pads at the position facing the vicinity of the center, or faces the vicinity. A circuit board is provided in which a pitch in the second direction at a position is wider than a pitch in the second direction of the plurality of pads at a position facing the vicinity of the center. can do.

すなわち、このように構成することにより、パッドと、配線との間の距離を比較的広くすることができるため、半田材料の印刷ずれ等に伴うショートの発生を少なくすることができる。   That is, with this configuration, the distance between the pad and the wiring can be made relatively wide, so that the occurrence of a short circuit due to a printing deviation of the solder material can be reduced.

また、本発明の回路基板を構成するにあたり、前記一方の位置における前記第１の方向のパッドのピッチをＰ１とし、前記一方の位置における前記第２の方向のピッチをＰ２としたときに、Ｐ１／Ｐ２で表される比率を１．０１〜３の範囲内の値とすることが好ましい。
このように構成することにより、パッドと、配線との間の距離を確実に広くすることができるため、半田材料の印刷ずれ等に伴うショートの発生を少なくすることができる。
In constructing the circuit board of the present invention, when the pitch of the pads in the first direction at the one position is P1, and the pitch of the second direction at the one position is P2, P1 The ratio represented by / P2 is preferably set to a value within the range of 1.01 to 3.
With such a configuration, the distance between the pad and the wiring can be surely increased, so that occurrence of a short circuit due to misprinting of the solder material can be reduced.

また、本発明の回路基板を構成するにあたり、前記一方の位置における前記第１の方向のパッドのピッチを０．４〜２．０ｍｍの範囲内の値とし、前記一方の位置における前記第２の方向のピッチを前記一方の位置における前記第１の方向のピッチよりも小さい値とすることが好ましい。
このように構成することにより、パッドと、配線との間の距離を確実に広くすることができるため、半田材料の印刷ずれ等に伴うショートの発生を少なくすることができる。
In constructing the circuit board of the present invention, the pitch of the pads in the first direction at the one position is set to a value within the range of 0.4 to 2.0 mm, and the second position at the one position is set. The direction pitch is preferably set to a value smaller than the pitch in the first direction at the one position.
With such a configuration, the distance between the pad and the wiring can be surely increased, so that occurrence of a short circuit due to misprinting of the solder material can be reduced.

また、本発明の回路基板を構成するにあたり、適用する半導体素子が、ボール・グリッド・アレイ（ＢＧＡ）であることが好ましい。
このように構成することにより、配線のファインピッチ化や多ピン化に対応した回路基板を提供することができる。 In configuring the circuit board of the present invention, the semiconductor element to be applied is preferably a ball grid array (BGA).
By configuring in this way, it is possible to provide a circuit board that can cope with finer wiring and increased number of pins.

また、本発明の別の態様は、バンプ付き半導体素子を実装するための複数のパッドと、当該複数のパッドの各々から引き出された複数の配線を含み、前記複数のパッドは第１の方向と該第１の方向と交差する第２の方向に沿って配列しており、前記複数のパッドの前記第１の方向のピッチと前記第２の方向のピッチのうち前記第１の方向のピッチが、前記半導体素子の底面の中央付近に対向する位置と周辺付近に対向する位置とで互いに異なっており、該中央付近に対向する位置と該周辺付近に対向する位置のうちいずれか一方の位置における前記第１の方向のピッチは、前記一方の位置における前記第２の方向のピッチよりも広く、かつ該中央付近に対向する位置と該周辺付近に対向する位置のうち他方の位置における前記第１の方向のピッチよりも広く、前記複数の配線は、前記一方の位置において、前記複数のパッドのうち前記第１の方向に互いに隣り合っているパッド同士の間から引き出されている回路基板に対して、前記パッド上に塗布した半田材料を介して、バンプ付き半導体素子が実装されてなることを特徴とするバンプ付き半導体素子の実装構造である。
Another aspect of the present invention includes a plurality of pads for mounting bumped semiconductor elements, and a plurality of wirings drawn from each of the plurality of pads, wherein the plurality of pads have a first direction. Arranged along a second direction that intersects the first direction, and the pitch in the first direction among the pitch in the first direction and the pitch in the second direction of the plurality of pads is The position facing the vicinity of the center of the bottom surface of the semiconductor element and the position facing the vicinity of the periphery are different from each other, and at either one of the position facing the vicinity of the center and the position facing the vicinity of the periphery The pitch in the first direction is wider than the pitch in the second direction at the one position, and the first position at the other position among the position facing the vicinity of the center and the position facing the vicinity of the periphery. Direction The plurality of wirings are wider than the H, and the circuit board is drawn from between the pads adjacent to each other in the first direction among the plurality of pads at the one position. A bumped semiconductor element mounting structure is characterized in that a bumped semiconductor element is mounted via a solder material applied on a pad.

すなわち、このように構成することにより、パッドと、隣接する配線との間の距離を比較的広くすることができるため、半田材料の塗布不良（印刷ずれ）等に伴うショートの発生やバンプ付き半導体素子の実装位置のずれを少なくすることができる。   In other words, with this configuration, the distance between the pad and the adjacent wiring can be made relatively wide, so that a short circuit caused by a poor application of solder material (print misalignment) or a semiconductor with bumps occurs. Deviation of the mounting position of the element can be reduced.

また、本発明のバンプ付き半導体素子の実装構造を構成するにあたり、半田材料の一部を、バンプ付き半導体素子のパッドに付着させてあることが好ましい。
このように構成することにより、ＢＧＡ等の微細なバンプ付き半導体素子を、変形しやすいフレキシブル回路基板等に対して実装する場合であっても、半導体素子の位置ずれを少なくすることができる。 Further, in configuring the mounting structure of the semiconductor device with bumps of the present invention, it is preferable that a part of the solder material is attached to the pads of the semiconductor device with bumps.
With this configuration, even when a fine bumped semiconductor element such as a BGA is mounted on a flexible circuit board or the like that is easily deformed, the misalignment of the semiconductor element can be reduced.

また、本発明のバンプ付き半導体素子の実装構造を構成するにあたり、バンプ付き半導体素子と、回路基板との間に、以下の特性を有するアンダーフィルが充填してあることが好ましい。
（１）体積抵抗が１×１０6〜１×１０20Ω・ｃｍの範囲内の値である。
（２）引張強さが１〜２００ＭＰａの範囲内の値である。
（３）伸びが１０〜５００％の範囲内の値である。
このように構成することにより、環境安定性や機械的特性に優れたバンプ付き半導体素子の実装構造を提供することができる。 Further, in configuring the mounting structure of the semiconductor device with bumps of the present invention, it is preferable that an underfill having the following characteristics is filled between the semiconductor device with bumps and the circuit board.
(1) Volume resistance is a value within the range of 1 × 10 6 to 1 × 10 20 Ω · cm.
(2) The tensile strength is a value within the range of 1 to 200 MPa.
(3) The elongation is a value within the range of 10 to 500%.
By comprising in this way, the mounting structure of the semiconductor device with a bump excellent in environmental stability and mechanical characteristics can be provided.

また、本発明の別の態様は、駆動素子または電源素子として回路基板上に実装された半導体素子を含む電気光学装置において、前記回路基板は、複数のパッドと、当該複数のパッドの各々から引き出された複数の配線を含み、前記複数のパッドは第１の方向と該第１の方向と交差する第２の方向に沿って配列しており、前記複数のパッドの前記第１の方向のピッチと前記第２の方向のピッチのうち前記第１の方向のピッチが、前記半導体素子の底面の中央付近に対向する位置と周辺付近に対向する位置とで互いに異なっており、該中央付近に対向する位置と該周辺付近に対向する位置のうちいずれか一方の位置における前記第１の方向のピッチは、前記一方の位置における前記第２の方向のピッチよりも広く、かつ該中央付近に対向する位置と該周辺付近に対向する位置のうち他方の位置における前記第１の方向のピッチよりも広く、前記複数の配線は、前記一方の位置において、前記複数のパッドのうち前記第１の方向のピッチに互いに隣り合っているパッド同士の間から引き出されている回路基板であることを特徴とする電気光学装置である。
According to another aspect of the present invention, in an electro-optical device including a semiconductor element mounted on a circuit board as a drive element or a power supply element, the circuit board is pulled out from each of the plurality of pads. The plurality of pads are arranged along a first direction and a second direction intersecting the first direction, and the pitch of the plurality of pads in the first direction And the second direction pitch are different from each other between a position facing the vicinity of the center of the bottom surface of the semiconductor element and a position facing the vicinity of the periphery of the semiconductor element. The pitch in the first direction at any one of the position and the vicinity facing the periphery is wider than the pitch in the second direction at the one position and faces the center. position Among the positions facing the vicinity of the periphery, the pitch is wider than the pitch in the first direction at the other position, and the plurality of wirings are arranged at the pitch in the first direction among the plurality of pads at the one position. The electro-optical device is a circuit board drawn from between adjacent pads.

すなわち、このように構成することにより、半田材料の塗布不良等に伴うショートの発生や、バンプ付き半導体素子の実装位置のずれが少ない回路基板を含んだ電気光学装置を得ることができる。   That is, with this configuration, it is possible to obtain an electro-optical device including a circuit board in which occurrence of a short circuit due to poor application of a solder material or the like and a deviation in the mounting position of a bumped semiconductor element are small.

また、本発明の別の態様は、上述した電気光学装置と、当該電気光学装置を制御するための制御手段と、を備えることを特徴とする電子機器である。
すなわち、このように構成することにより、環境安定性に優れ、ショートの発生が少ない回路基板を含んだ電子機器を得ることができる。 According to another aspect of the invention, there is provided an electronic apparatus including the electro-optical device described above and a control unit for controlling the electro-optical device.
That is, with this configuration, it is possible to obtain an electronic device including a circuit board that is excellent in environmental stability and has few occurrences of short circuits.

以下、図面を参照して、本発明のバンプ付き半導体素子の実装方法、及びそれを用いた電気光学装置、並びに電子機器に関する実施形態について具体的に説明する。
ただし、かかる実施形態の説明は、本発明の一態様を例示するものであり、言うまでも無く本発明を限定するものではなく、本発明の目的の範囲内で任意に変更することが可能である。 DESCRIPTION OF EMBODIMENTS Embodiments relating to a method for mounting a bumped semiconductor element, an electro-optical device using the same, and an electronic apparatus according to the present invention will be specifically described below with reference to the drawings.
However, the description of the embodiment exemplifies one aspect of the present invention, needless to say, does not limit the present invention, and can be arbitrarily changed within the scope of the object of the present invention. is there.

［第１の実施形態］
第１の実施形態は、図１に示すように、バンプ付き半導体素子を実装するための複数のパッド４１３ａと、当該複数のパッド４１３ａの各々から引き出された複数の配線４１１を含む回路基板であって、複数のパッド４１３ａの縦方向のピッチと横方向のピッチとが異なる領域を有し、複数の配線４１１は、複数のパッド４１３ａの縦方向または横方向のいずれかピッチが広い側から引き出されていることを特徴とする回路基板である。 [First Embodiment]
As shown in FIG. 1, the first embodiment is a circuit board including a plurality of pads 413a for mounting bumped semiconductor elements and a plurality of wirings 411 drawn from each of the plurality of pads 413a. Thus, the plurality of pads 413a have regions in which the vertical pitch and the horizontal pitch are different, and the plurality of wirings 411 are led out from the widest one of the vertical or horizontal pitches of the plurality of pads 413a. It is the circuit board characterized by the above.

１．パッド
（１）異方性
(1)ピッチの比率
広い側のパッドのピッチをＰ１とし、狭い側のピッチをＰ２としたときに、Ｐ１／Ｐ２で表される比率を１．０１〜３の範囲内の値とすることが好ましい。
この理由は、かかるＰ１／Ｐ２で表される比率が１．０１未満の値になると、外部への配線の取り出しや引き回しが困難となる場合があるためである。一方、かかるＰ１／Ｐ２で表される比率が３を超えると、単位面積あたりに配置可能なパッド数が過度に制限されたり、逆に配線の引き回しが困難になったりする場合があるためである。
したがって、かかるＰ１／Ｐ２で表される比率を１．０５〜２．５の範囲内の値とすることがより好ましく、１．１〜２．０の範囲内の値とすることがさらに好ましい。 1. pad
(1) Anisotropy
(1) Pitch ratio
It is preferable to set the ratio represented by P1 / P2 to a value in the range of 1.01 to 3 when the pitch of the wide pad is P1 and the pitch of the narrow side is P2.
This is because when the ratio represented by P1 / P2 is less than 1.01, it may be difficult to take out and route the wiring to the outside. On the other hand, if the ratio represented by P1 / P2 exceeds 3, the number of pads that can be arranged per unit area may be excessively limited, and conversely, wiring may become difficult. .
Therefore, the ratio represented by P1 / P2 is more preferably set to a value in the range of 1.05 to 2.5, and more preferably set to a value in the range of 1.1 to 2.0.

(2)ピッチ
また、図２に示すように、広い側のパッドのピッチを０．４〜２．０ｍｍの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることが好ましい。
この理由は、広い側のパッドのピッチが０．４ｍｍ以上であれば、外部への配線の取り出しや引き回しが容易になるためであり、一方、かかるピッチが２．０ｍｍを超えると、単位面積あたりに配置可能なパッド数が過度に制限される場合があるためである。
したがって、広い側のパッドのピッチを０．４５〜１．８ｍｍの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることがより好ましく、広い側のパッドのピッチを０．５〜１．６ｍｍの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることがさらに好ましい。 (2) Pitch
Also, as shown in FIG. 2, it is preferable to set the wide pad pitch to a value within the range of 0.4 to 2.0 mm and the narrow pitch to a value smaller than the wide pad pitch. .
The reason for this is that if the pitch of the pads on the wide side is 0.4 mm or more, it is easy to take out and route the wiring to the outside. On the other hand, if the pitch exceeds 2.0 mm, the per unit area This is because the number of pads that can be arranged in the case may be excessively limited.
Therefore, it is more preferable that the pitch of the wide side pad is set to a value within the range of 0.45 to 1.8 mm, and the narrow side pitch is set to a value smaller than the pitch of the wide side pad. More preferably, the pitch is set to a value within a range of 0.5 to 1.6 mm, and the pitch on the narrow side is set to a value smaller than the pitch of the pad on the wide side.

(3)パッドの縦横比
また、図３に示すように、縦方向のパッドのピッチと、横方向のパッドのピッチに比例させて、パッド４１３の縦横比を定めることが好ましい。すなわち、広い側のパッドのピッチをＰ１、狭い側のピッチをＰ２とし、Ｐ１方向に対応するパッドの幅をＬ１、Ｐ２方向に対応するパッドの幅をＬ２としたときに、Ｐ１とＰ２の比に比例させて、Ｌ１とＬ２の比を定めることが好ましい。
この理由は、パッドの縦横比と、パッドのピッチとが対応していることにより、パッドの面積を大きくすることができるとともに、外部への配線の取り出しや引き回しが容易になるためである。 (3) Pad aspect ratio
Also, as shown in FIG. 3, it is preferable to determine the aspect ratio of the pad 413 in proportion to the pitch of the vertical pad and the pitch of the horizontal pad. That is, the ratio of P1 and P2 when the pitch of the pad on the wide side is P1, the pitch of the narrow side is P2, the width of the pad corresponding to the P1 direction is L1, and the width of the pad corresponding to the P2 direction is L2. It is preferable to determine the ratio of L1 and L2 in proportion to.
This is because the pad area can be increased and the wiring can be taken out and routed to the outside easily because the pad aspect ratio corresponds to the pad pitch.

(4)位置
また、図４（ａ）に示すように、ＢＧＡの底面４３３の中央付近に、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域４３３ａが設けてあることが好ましい。
この理由は、ＢＧＡの底面の中央付近に配線の引き回しが集中する場合があるが、そのような場合であっても、ピッチとが異なる領域が設けてあることにより、縦方向と横方向のいずれか広いピッチを有する方向から優先的に配線を取り出すことができるためである。
一方、図４（ｂ）に示すように、ＢＧＡの底面４３３の周辺付近に、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域４３３ｂが設けてあることが好ましい。
この理由は、ＢＧＡの底面の周辺付近に、外部への配線の引き回しが集中する場合があるが、そのような場合であっても、ピッチとが異なる領域が設けてあることにより、縦方向と横方向のいずれか広いピッチを有する方向から優先的に配線を取り出すことができるためである。 (4) Position
Further, as shown in FIG. 4A, it is preferable that a region 433a in which the pitch of the pad in the vertical direction and the pitch of the pad in the horizontal direction are different is provided near the center of the bottom surface 433 of the BGA.
The reason for this is that wiring routing may be concentrated near the center of the bottom surface of the BGA. Even in such a case, either of the vertical direction or the horizontal direction is provided by providing a region having a different pitch. This is because the wiring can be preferentially taken out from a direction having a wide pitch.
On the other hand, as shown in FIG. 4B, it is preferable that a region 433b in which the pitch of the pads in the vertical direction and the pitch of the pads in the horizontal direction are different is provided in the vicinity of the periphery of the bottom surface 433 of the BGA.
The reason for this is that there is a case where the routing of the wiring to the outside is concentrated near the periphery of the bottom surface of the BGA. Even in such a case, a region having a different pitch is provided. This is because the wiring can be preferentially taken out from the direction having a wider pitch in the lateral direction.

(5)ブロック
また、図５に示すように、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域がブロック的に設けてあり、当該ブロック４３５間のスペースを利用して、前記パッドの配線４１１を優先的に引き出してあることが好ましい。
この理由は、ブロック間にスペースが設けてあり、当該スペースを利用して、半田材料の塗布マージンを広くとれるためである。したがって、半田材料の塗布不良等に伴うショートの発生を少なくすることができる。また、ブロック間のスペースを利用して、回路配線の自由度や外部への取り出しを容易にすることもできるためである。 (5) Block
In addition, as shown in FIG. 5, regions in which the pitch of the pads in the vertical direction and the pitch of the pads in the horizontal direction are different are provided in blocks, and the wiring between the pads is made using the space between the blocks 435. It is preferable that 411 is drawn preferentially.
This is because a space is provided between the blocks, and the application margin of the solder material can be widened using the space. Therefore, it is possible to reduce the occurrence of shorts due to poor application of solder material. In addition, the space between the blocks can be used to facilitate the freedom of circuit wiring and to take out to the outside.

（２）パッドの面積
また、パッドの面積を０．０１〜０．５ｍｍ2の範囲内の値とすることが好ましい。
この理由は、かかるパッドの面積が０．０１ｍｍ2未満の値になると、半田材料の塗布が困難となったり、ＢＧＡとの電気接続性が不安定になったりする場合があるためである。
一方、かかるパッドの面積が０．５ｍｍ2を超えると、配線の引き回しが困難になったり、配線の幅を過度に狭くしたり、さらには、半田ブリッジが頻繁に生じたりする場合があるためである。
したがって、パッドの面積を０．０３〜０．３ｍｍ2の範囲内の値とすることがより好ましく、０．０５〜０．１ｍｍ2の範囲内の値とすることがさらに好ましい。 (2) Pad area
Moreover, it is preferable to make the area of a pad into the value within the range of 0.01-0.5 mm < 2 >.
This is because when the pad area is less than 0.01 mm 2 , it may be difficult to apply the solder material or the electrical connectivity with the BGA may become unstable.
On the other hand, if the pad area exceeds 0.5 mm 2 , it may be difficult to route the wiring, the wiring width may be excessively narrowed, and solder bridges may occur frequently. is there.
Therefore, it is more preferably set to a value within the range of area of the pad of 0.03 to 0.3 mm 2, still more preferably a value within the range of 0.05 to 0.1 mm 2.

（３）パッドの平面形状
また、図６に示すように、パッドの平面形状を円形または正方形とすることが好ましい。この理由は、このような平面形状とすることにより、再現性良く形成できるとともに、全面を効率的に利用することができるためである。
ただし、パッドの平面形状を非円形または非正方形とすることも好ましい。例えば、図７（ａ）に示すように楕円、図７（ｂ）に示すようにひし形、図７（ｃ）に示すように変形長方形（Ｈ型）、図７（ｄ）に示すように俵型、図８（ａ）に示すように半楕円（楕円の半分）、図８（ｂ）に示すように半菱形（菱形の半分）、図８（ｃ）に示すように半俵型（俵形の半分）、図９（ａ）に示すように半円（円形の半分）、または図９（ｂ）に示すように半多角形（多角形の半分）、あるいは、１／３円、２／３円、１／５円、２／５円、３／５円、４／５円等のうち少なくとも一つとすることが好ましい。
この理由は、このような平面形状を有する変形パッドとすることにより、配線の引き回しを阻害する割合が少なくなるとともに、半田材料を塗布する際の位置ずれのマージンを広く確保することができ、回路基板の生産効率を向上させることができるためである。また、このような平面形状のパッドであれば、再現性良く形成することもできるためである。 (3) Planar shape of the pad
Moreover, as shown in FIG. 6, it is preferable that the planar shape of the pad is circular or square. The reason for this is that such a planar shape can be formed with good reproducibility and the entire surface can be used efficiently.
However, it is also preferable that the planar shape of the pad is non-circular or non-square. For example, an ellipse as shown in FIG. 7 (a), a rhombus as shown in FIG. 7 (b), a deformed rectangle (H type) as shown in FIG. 7 (c), and a wrinkle as shown in FIG. 7 (d). A half ellipse (half of an ellipse) as shown in FIG. 8A, a half rhombus (half of a rhombus) as shown in FIG. Half of the shape), semicircle (half of the circle) as shown in FIG. 9 (a), or half polygon (half of the polygon) as shown in FIG. 9 (b), or 1/3 circle, 2 / 3 yen, 1/5 yen, 2/5 yen, 3/5 yen, 4/5 yen and the like are preferable.
The reason for this is that by using a deformed pad having such a planar shape, the rate of obstructing the routing of the wiring is reduced, and a margin of misalignment when applying the solder material can be secured widely, and the circuit This is because the production efficiency of the substrate can be improved. In addition, such a planar pad can be formed with good reproducibility.

２．バンプ付き半導体素子
（１）種類
本発明におけるバンプ付き半導体素子の種類は特に制限されるものではないが、配線のファインピッチ化や多ピン化に容易に対応できるように、例えば、図１０〜図１２に示すようなＢＧＡ６０、７０、８０や、図１３に示すようなウェファレベルチップサイズパッケージ（ＷＣＳＰ）９０を使用することが好ましい。
ここで、図１０に示すＢＧＡ６０は、ベアチップ６１と、ワイヤーボンディング６８によってベアチップ６１を搭載するためのインターポーザー６３と、インターポーザー６３の裏面に、ピッチが０．６〜２．５４ｍｍ程度のエリアアレイ状に配置されたバンプ（半田ボール）６５と、から構成されたバンプ付き半導体素子である。 2. Bumped semiconductor device
(1) Kind
The type of the semiconductor element with bumps in the present invention is not particularly limited. For example, BGAs 60 and 70 as shown in FIGS. 80 or a wafer level chip size package (WCSP) 90 as shown in FIG.
Here, the BGA 60 shown in FIG. 10 includes an area array having a pitch of about 0.6 to 2.54 mm on a bare chip 61, an interposer 63 for mounting the bare chip 61 by wire bonding 68, and a back surface of the interposer 63. And a bump-equipped semiconductor element composed of bumps (solder balls) 65 arranged in a shape.

また、図１１は、ベアチップ６１のボンディングパッド７５上に、あらかじめバンプ７１を形成し、基板６３上のインナーリード（図示せず）に対して、熱による半田リフローや、加圧した状態で超音波振動を用いて接続する、いわゆるフリップチップ方式によって得られるＢＧＡ７０を示している。
また、図１２は、ベアチップ６１上またはテープ上のインナーリードにバンプを形成しておき、お互いをインナーリード・ボンディングによって接続する、いわゆるＴＡＢ(Tape Automated Bonding)方式によって得られるＢＧＡ８０を示している。 Further, in FIG. 11, bumps 71 are formed in advance on the bonding pads 75 of the bare chip 61, and the inner leads (not shown) on the substrate 63 are subjected to solder reflow by heat or ultrasonic waves in a pressurized state. A BGA 70 obtained by a so-called flip-chip method in which connection is made using vibration is shown.
FIG. 12 shows a BGA 80 obtained by a so-called TAB (Tape Automated Bonding) system in which bumps are formed on the inner leads on the bare chip 61 or on the tape, and are connected to each other by inner lead bonding.

一方、ＷＣＳＰは、図１３に示すように、インターポーザーを介することなく、ウェファ段階で、配線１０３と、電気絶縁膜９７、１０７と、ピッチが０．１〜１．０ｍｍ程度のエリアアレイ状に配置されたバンプ（半田ボール）９３とを形成したＣＳＰである。特に、薄型、軽量であって、コンパクトな実装構造を所望の場合に最適なバンプ付き半導体素子である。   On the other hand, as shown in FIG. 13, the WCSP is formed in an area array with a wiring 103, electrical insulating films 97 and 107, and a pitch of about 0.1 to 1.0 mm at the wafer stage without using an interposer. This is a CSP in which arranged bumps (solder balls) 93 are formed. In particular, it is a semiconductor device with bumps that is thin and lightweight and is optimal when a compact mounting structure is desired.

（２）バンプ
また、バンプ付き半導体素子に設けてあるバンプの形態は、特に制限されるものでないが、例えば、図１４（ａ）に示すように、バンプ１１３の先端部を平坦とすることが好ましい。
この理由は、ＢＧＡを基板のパッド上に位置合わせして搭載した場合に、パッドの周囲に均一に流動させて、ＢＧＡのバンプと、パッドとを強固に固定することができるためである。 (2) Bump
Further, the form of the bump provided in the semiconductor element with bump is not particularly limited, but for example, as shown in FIG.
This is because when the BGA is positioned and mounted on the pad of the substrate, the BGA bump and the pad can be firmly fixed by flowing uniformly around the pad.

また、バンプの形態に関して、図１４（ｂ）に示すように、バンプ１１３の先端部の表面に窪みを設けることが好ましい。
この理由は、このように構成することにより、半導体素子のバンプと、パッドとの間に、窪みを介して確実に半田材料が存在して、これらの部材を強固に固定することができるためである。 Further, regarding the form of the bumps, as shown in FIG. 14B, it is preferable to provide a depression on the surface of the tip of the bump 113.
The reason for this is that with this configuration, the solder material is surely present between the bumps of the semiconductor element and the pads via the recesses, and these members can be firmly fixed. is there.

（３）半田材料
バンプに付着させる半田材料の種類としては、特に制限されるものではないが、例えば、ＳｎやＰｂ／Ｓｎ等からなる従来から汎用されている半田や、ロジンや松脂等のフラックス材料を使用することができるが、Ｐｂを含まないＣｕ／Ｓｎ／Ａｇからなる半田と、フラックス材料との組み合わせを使用することがより好ましい。 (3) Solder material The type of solder material to be attached to the bump is not particularly limited. For example, conventionally used solder composed of Sn, Pb / Sn, or the like, or flux such as rosin or pine resin. Although a material can be used, it is more preferable to use a combination of a solder made of Cu / Sn / Ag containing no Pb and a flux material.

［第２の実施形態］
第２の実施形態は、図１５に例示するように、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドの配線を優先的に引き出してある回路基板に対して、パッド上に塗布した半田材料を介して、バンプ付き半導体素子を実装することを特徴とするバンプ付き半導体素子の実装構造である。
以下、第１の実施形態と同様の箇所は適宜省略するものとし、第２の実施形態において特徴的な箇所を中心に説明する。 [Second Embodiment]
In the second embodiment, as illustrated in FIG. 15, an area in which the pitch of the vertical pads and the pitch of the horizontal pads are made different is provided, and either the vertical or horizontal pitch is wide. Bumped semiconductor element mounting structure characterized in that a bumped semiconductor element is mounted on a circuit board from which wiring of the pad is preferentially drawn out via a solder material applied on the pad. It is.
Hereinafter, the same parts as those in the first embodiment will be omitted as appropriate, and the characteristic parts in the second embodiment will be mainly described.

１．構成
（１）基本構成
第２の実施形態におけるバンプ付き半導体素子の実装構造３６０は、図１５に示すように、基本的に、バンプ付き半導体素子６３と、回路基板３６１と、半田材料３６５と、から構成することができ、バンプ付き半導体素子６３、回路基板３６１、および半田材料３６５については、第１の実施形態と同様の内容とすることができるため、ここでの説明は省略する。 1. Configuration (1) Basic Configuration As shown in FIG. 15, a mounting structure 360 for bumped semiconductor elements in the second embodiment basically includes a bumped semiconductor element 63, a circuit board 361, a solder material 365, Since the bumped semiconductor element 63, the circuit board 361, and the solder material 365 can have the same contents as those of the first embodiment, description thereof is omitted here.

（２）アンダーフィル
一方、第２の実施形態においては、図１５に示すように、バンプ付き半導体素子（ＢＧＡ）と、回路基板３６１との間に、以下の特性を有するアンダーフィル６４が充填されていることが好ましい。
１）体積抵抗が１×１０6〜１×１０20Ω・ｃｍの範囲内の値である。
２）引張強さが１〜２００ＭＰａの範囲内の値である。
３）破断伸びが１０〜５００％の範囲内の値である。
以下、好ましいアンダーフィルの種類や特性等について、詳細に説明する。 (2) Underfill On the other hand, in the second embodiment, as shown in FIG. 15, an underfill 64 having the following characteristics is filled between a bumped semiconductor element (BGA) and a circuit board 361. It is preferable.
1) Volume resistance is a value within the range of 1 × 10 6 to 1 × 10 20 Ω · cm.
2) The tensile strength is a value within the range of 1 to 200 MPa.
3) The elongation at break is a value in the range of 10 to 500%.
Hereinafter, preferred types and characteristics of the underfill will be described in detail.

(1)種類
アンダーフィルの種類に関して、熱硬化性樹脂および光硬化性樹脂、あるいはいずれか一方の硬化性樹脂であることが好ましい。
この理由は、このような硬化性樹脂を使用することにより、機械的特性や耐湿性に関するアンダーフィルとしての基本特性を満足しやすくなるためである。
また、熱硬化性樹脂としては、例えば、エポキシ樹脂やシリコーン樹脂を用いることが好ましく、光硬化性樹脂としては、例えば、エポキシ樹脂、アクリル樹脂、およびシリコーン樹脂を用いることが好ましい。
また、アンダーフィルに遮光性を持たせたい場合には、これらの硬化性樹脂中に、遮光物質、例えば、カーボン粒子、カーボン繊維、顔料等を添加したり、紫外線吸収剤や蛍光増白剤を添加したりすることが好ましい。
このような化合物を添加することにより、外部から光が侵入した場合に効果的に吸収したり、あるいは外部から侵入した光の波長を、光誤動作が生じないような波長の光に変換したりすることができるためである。 (1) Type Regarding the type of underfill, a thermosetting resin and a photocurable resin, or one of the curable resins is preferable.
This is because the use of such a curable resin makes it easy to satisfy basic characteristics as an underfill regarding mechanical characteristics and moisture resistance.
Moreover, as a thermosetting resin, it is preferable to use an epoxy resin or a silicone resin, for example, and as a photocurable resin, it is preferable to use an epoxy resin, an acrylic resin, and a silicone resin, for example.
In addition, when it is desired to give the underfill light-shielding properties, a light-shielding substance such as carbon particles, carbon fibers, pigments, etc. is added to these curable resins, or an ultraviolet absorber or a fluorescent whitening agent is added. It is preferable to add.
By adding such a compound, it effectively absorbs when light enters from the outside, or converts the wavelength of light entering from the outside into light having a wavelength that does not cause optical malfunction. Because it can.

(2)体積抵抗
また、アンダーフィルの体積抵抗を１×１０6〜１×１０20Ω・ｃｍの範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの体積抵抗が１×１０6Ω・ｃｍ未満の値になると、隣接するバンプ間の電気絶縁性が不十分となる場合があるためであり、一方、かかるアンダーフィルの体積抵抗が１×１０20Ω・ｃｍを超えると、使用可能な材料の選択の幅が著しく制限される場合があるためである。
したがって、アンダーフィルの体積抵抗を１×１０8〜１×１０18Ω・ｃｍの範囲内の値とすることがより好ましく、１×１０10〜１×１０16Ω・ｃｍの範囲内の値とすることがさらに好ましい。 (2) Volume resistance The volume resistance of the underfill is preferably set to a value within the range of 1 × 10 6 to 1 × 10 20 Ω · cm.
The reason for this is that when the volume resistance of the underfill is less than 1 × 10 6 Ω · cm, the electrical insulation between the adjacent bumps may be insufficient. This is because if the volume resistance exceeds 1 × 10 20 Ω · cm, the range of selection of usable materials may be significantly limited.
Accordingly, the volume resistance of the underfill is more preferably set to a value in the range of 1 × 10 8 to 1 × 10 18 Ω · cm, and a value in the range of 1 × 10 10 to 1 × 10 16 Ω · cm More preferably.

(3)引張強さ
また、アンダーフィルの引張強さを１〜２００ＭＰａの範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの引張強さが１ＭＰａ未満の値になると、機械的強度が低下し、バンプ付き半導体素子の実装構造における抵抗安定性や耐熱性が低下する場合があるためである。一方、かかるアンダーフィルの引張強さが２００ＭＰａを超えると、使用可能な材料の選択の幅が著しく制限されたり、応力歪みが過度に発生して、バンプ付き半導体素子の実装構造における抵抗安定性が低下したりする場合があるためである。
したがって、アンダーフィルの引張強さを５〜１００ＭＰａの範囲内の値とすることがより好ましく、１０〜５０ＭＰａの範囲内の値とすることがさらに好ましい。 (3) Tensile strength Further, it is preferable to set the tensile strength of the underfill to a value within the range of 1 to 200 MPa.
This is because when the tensile strength of the underfill is less than 1 MPa, the mechanical strength is lowered, and the resistance stability and heat resistance in the mounting structure of the semiconductor device with bumps may be lowered. On the other hand, if the tensile strength of the underfill exceeds 200 MPa, the range of selection of usable materials is remarkably limited, or stress distortion occurs excessively, resulting in resistance stability in the mounting structure of the semiconductor device with bumps. This is because it may decrease.
Accordingly, the tensile strength of the underfill is more preferably set to a value within the range of 5 to 100 MPa, and further preferably set to a value within the range of 10 to 50 MPa.

(4)破断伸び
また、アンダーフィルの破断伸びを１０〜５００％の範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの破断伸びが１０％未満の値になると、柔軟性が低下し、バンプ付き半導体素子の実装構造における抵抗安定性や耐熱性が低下する場合があるためである。一方、かかるアンダーフィルの破断伸びが５００％を超えると、使用可能な材料の選択の幅が著しく制限されたり、機械的強度が低下したりする場合があるためである。
したがって、アンダーフィルの破断伸びを３０〜３００％の範囲内の値とすることがより好ましく、５０〜２００％の範囲内の値とすることがさらに好ましい。 (4) Breaking Elongation It is also preferable to set the breaking elongation of the underfill to a value within the range of 10 to 500%.
The reason for this is that when the break elongation of the underfill is less than 10%, the flexibility is lowered and the resistance stability and heat resistance in the mounting structure of the semiconductor device with bumps may be lowered. On the other hand, when the elongation at break of such an underfill exceeds 500%, the range of selection of usable materials may be remarkably limited or the mechanical strength may be reduced.
Therefore, it is more preferable to set the breaking elongation of the underfill to a value within the range of 30 to 300%, and it is even more preferable to set the value within the range of 50 to 200%.

２．実装方法
（１）第１の実装方法
第１の実装方法として、下記工程（Ａ）および（Ｂ）に準じて、図１７に示すように、回路基板３６１に対して、バンプ付き半導体素子６３を実装することが好ましい。
（Ａ）半田材料３６５を、回路基板３６１におけるパッド３６３上に塗布する工程
（Ｂ）バンプ付き半導体素子６３を、リフロー処理によって、半田材料３６５が塗布されたパッド３６３上に実装する工程
このように実施することにより、半田材料を、従来の塗布装置、例えば、シルクスクリ−ン印刷装置を用いて塗布することができるとともに、従来のリフロー装置を用いて、バンプ付き半導体素子を、回路基板に対して、実装することができる。
なお、バンプ付き半導体素子を基板上のパッドに対して位置合わせした後、リフロー処理を実施することが好ましい。その場合、バンプ付き半導体素子に位置合わせマークを予め設けておき、それを目印にバンプ付き半導体素子を基板上に、位置合わせすることが好ましい。 2. Mounting Method (1) First Mounting Method As a first mounting method, a bumped semiconductor element 63 is formed on a circuit board 361 according to the following steps (A) and (B) as shown in FIG. It is preferable to implement.
(A) Step of applying solder material 365 onto pad 363 in circuit board 361 (B) Step of mounting bumped semiconductor element 63 on pad 363 to which solder material 365 is applied by reflow processing. When implemented, the solder material can be applied using a conventional coating apparatus, for example, a silk screen printing apparatus, and a bumped semiconductor element can be applied to a circuit board using a conventional reflow apparatus. Can be implemented.
Note that it is preferable to perform a reflow process after aligning the bumped semiconductor element with the pad on the substrate. In that case, it is preferable that an alignment mark is provided in advance on the semiconductor element with bumps, and the semiconductor element with bumps is aligned on the substrate using the mark as a mark.

（２）第２の実装方法
第２の実装方法として、下記工程（Ａ´）および（Ｂ）に準じて、図１８に示すように、パッド１７を備えた回路基板１９に対して、バンプ付き半導体素子１１を実装することが好ましい。
（Ａ´）半田材料１５を、バンプ付き半導体素子１１におけるバンプ１３上に塗布する工程
（Ｂ）半田材料１５が塗布されたバンプ付き半導体素子１１を、リフロー処理によって、パッド１１７上に実装する工程
このように実施することにより、半田材料をパッド上に塗布する際の位置決め工程を省略できるとともに、ＦＰＣ等の比較的変形しやすい基板に対しても、微細なバンプ付き半導体素子を精度よくリフロー実装することができる。すなわち、バンプ付き半導体素子、特にＢＧＡやＣＳＰ等の微細なバンプ付き半導体素子を、基板、特にＦＰＣに対しても、迅速かつ安価にリフロー実装することができ、しかも、実装不良の発生が少ないバンプ付き半導体素子の実装方法を提供することができる。 (2) Second Mounting Method As a second mounting method, bumps are applied to the circuit board 19 provided with the pads 17 as shown in FIG. 18 according to the following steps (A ′) and (B). It is preferable to mount the semiconductor element 11.
(A ′) Step of applying solder material 15 onto bump 13 in bumped semiconductor element 11 (B) Step of mounting bumped semiconductor element 11 coated with solder material 15 on pad 117 by reflow processing By carrying out in this way, the positioning step when applying the solder material onto the pads can be omitted, and fine bumped semiconductor elements can be accurately reflow mounted even on relatively easily deformable substrates such as FPC. can do. That is, a bumped semiconductor element, particularly a finely bumped semiconductor element such as BGA or CSP, can be quickly and inexpensively reflow mounted on a substrate, particularly an FPC, and the bumps are less likely to cause mounting defects. It is possible to provide a method for mounting a semiconductor device with a cover.

（３）第３の実装方法
第３の実装方法として、下記工程（Ａ´´）、（Ａ´´´）および（Ｂ´）に準じて、図１９に示すように、回路基板１９に対して、バンプ付き半導体素子１１を実装することが好ましい。
（Ａ´´）半田材料の一部２１を、回路基板１９におけるパッド１７上に塗布する工程
（Ａ´´´）半田材料の別の一部１５を、バンプ付き半導体素子１１におけるバンプ１３上に塗布する工程
（Ｂ´）半田材料１５が一部塗布されたバンプ付き半導体素子１１を、リフロー処理によって、半田材料２１が一部塗布されたパッド１７上に実装する工程
このように実施することにより、微細なバンプ付き半導体素子を基板、特にＦＰＣに対しても、精度よくリフロー実装することができ、しかも、強固に実装できるバンプ付き半導体素子の実装方法を提供することができる。 (3) Third Mounting Method As a third mounting method, as shown in FIG. 19, according to the following steps (A ″), (A ″ ″) and (B ′), Thus, it is preferable to mount the semiconductor element 11 with bumps.
(A ″) Step of applying a part 21 of the solder material onto the pad 17 in the circuit board 19 (A ″ ″) Another part 15 of the solder material is applied on the bump 13 in the bumped semiconductor element 11. Step of applying (B ′) Step of mounting the bumped semiconductor element 11 partially coated with the solder material 15 on the pad 17 partially coated with the solder material 21 by reflow processing. In addition, it is possible to provide a method for mounting a semiconductor device with bumps that can be accurately reflow-mounted on a substrate, particularly an FPC, with fine bumps, and that can be firmly mounted.

（４）リフロー処理条件
また、第１〜第３の実装方法を実施するにあたり、リフロー処理条件としては特に制限されるものではないが、例えば、赤外線や加熱不活性ガスを用いて、ピーク温度が２００〜３００℃であるとともに、５秒〜１０分の条件で加熱することが好ましい。
なお、リフロー処理中に、半田材料が酸化しないように、不活性状態でリフロー処理を実施することが好ましい。 (4) Reflow processing conditions Moreover, in implementing the 1st-3rd mounting method, although it does not restrict | limit especially as reflow processing conditions, For example, using infrared rays or a heating inert gas, peak temperature is set. Heating is preferably performed at 200 to 300 ° C. for 5 seconds to 10 minutes.
In addition, it is preferable to perform the reflow process in an inactive state so that the solder material is not oxidized during the reflow process.

（５）他の素子との同時実装
また、第１〜第３の実装方法を実施するにあたり、図２０に示すように、コンデンサを含む他の電気素子３９とともに、バンプ付き半導体素子１１を回路基板１９に対して、同時に実装することが好ましい。
この理由は、コンデンサを含む他の電気素子とともに、バンプ付き半導体素子を同時に実装することにより、リフロー処理以外のＡＣＦ等による実装工程を削減することができるためである。したがって、バンプ付き半導体素子の実装工程を、全体として、簡素化および迅速化することができる。
なお、通常、バンプ付き半導体素子以外の素子、例えば、コンデンサや抵抗素子は、リフロー処理によって実装されているが、バンプ付き半導体素子は、ＡＣＦ等によって実装されていたため、別個の実装方法によって実装しなければならないという問題が見られた。 (5) Simultaneous mounting with other elements In carrying out the first to third mounting methods, as shown in FIG. 20, the bumped semiconductor element 11 is mounted on the circuit board together with other electric elements 39 including capacitors. 19, it is preferable to mount simultaneously.
This is because the mounting process using ACF or the like other than the reflow process can be reduced by simultaneously mounting the bumped semiconductor element together with other electric elements including the capacitor. Therefore, the mounting process of the semiconductor device with bumps can be simplified and speeded up as a whole.
Normally, elements other than bumped semiconductor elements, such as capacitors and resistance elements, are mounted by reflow processing. However, since bumped semiconductor elements are mounted by ACF or the like, they are mounted by a separate mounting method. There was a problem of having to.

［第３の実施形態］
第３の実施形態は、駆動素子または電源素子として、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドの配線を優先的に引き出した回路基板上に実装されたバンプ付き半導体素子を含むことを特徴とする電気光学装置である。
以下、図２１に示す電気光学装置を構成する液晶パネルを例に採って説明する。 [Third Embodiment]
In the third embodiment, a region in which the pitch of the vertical pads and the pitch of the horizontal pads are made different is provided as a driving element or a power supply element, and either the vertical or horizontal direction has a wider pitch. Thus, the electro-optical device includes a bumped semiconductor element mounted on a circuit board from which the wiring of the pad is preferentially drawn.
Hereinafter, a liquid crystal panel constituting the electro-optical device shown in FIG. 21 will be described as an example.

まず、図２２を参照して、図２１に示す液晶パネル２００の概略構造について説明する。図２２は、図２１に示す液晶パネル２００における半導体ＩＣおよびフレキシブル配線基板の実装前の状態を模式的に図示するものであり、図面上、寸法は図示の都合上適宜に調整し、構成要素も適宜に省略してある。   First, the schematic structure of the liquid crystal panel 200 shown in FIG. 21 will be described with reference to FIG. FIG. 22 schematically illustrates a state before mounting of the semiconductor IC and the flexible wiring board in the liquid crystal panel 200 illustrated in FIG. 21. In the drawing, the dimensions are appropriately adjusted for convenience of illustration, and the components are also illustrated. It is omitted as appropriate.

また、液晶パネル２００は、第１の基板２１１上に、反射層２１２、複数の着色層２１４、表面保護層２１５の積層構造の上に透明電極２１６が形成されたカラーフィルタ基板２１０と、これに対向する対向基板２２０とがシール材２３０にて貼り合わされ、内部に液晶材料２３２が配置されたものである。この透明電極２１６は上述したように配線２１８Ａに接続され、この配線２１８Ａがシール材２３０と第１の基板２１１との間を通過して基板張出部２１０Ｔの表面上に引き出されている。また、基板張出部２１０Ｔ上には入力端子部２１９もまた形成されている。   The liquid crystal panel 200 includes a color filter substrate 210 in which a transparent electrode 216 is formed on a stacked structure of a reflective layer 212, a plurality of colored layers 214, and a surface protective layer 215 on a first substrate 211, and The counter substrate 220 which opposes is bonded together by the sealing material 230, and the liquid crystal material 232 is arrange | positioned inside. The transparent electrode 216 is connected to the wiring 218A as described above, and the wiring 218A passes between the sealing material 230 and the first substrate 211 and is drawn onto the surface of the substrate overhanging portion 210T. Further, an input terminal portion 219 is also formed on the substrate extension portion 210T.

そして、基板張出部２１０Ｔは、駆動素子または電源素子として、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドの配線を優先的に引き出したことを特徴としている。
したがって、基板張出部２１０Ｔ上のパッドに対して精度良く、かつ広いマージンにより半田材料を塗布することができ、ＢＧＡ等の微細なバンプ付き半導体素子を実装する場合であっても、塗布位置の相違に起因した半導体素子の位置ずれが少ない基板張出部２１０Ｔを提供することができる
よって、バンプ付き半導体素子による液晶駆動が安定するとともに、液晶パネルにおいて、優れた耐久性等を得ることができる。 The substrate extension 210T is provided with a region in which the pitch of the vertical pads and the pitch of the horizontal pads are different from each other as a driving element or a power supply element, and the pitch in either the vertical direction or the horizontal direction is different. It is characterized in that the wiring of the pad is drawn out preferentially from the wide side.
Therefore, the solder material can be applied to the pad on the substrate overhanging portion 210T with high accuracy and with a wide margin, and even when a fine bumped semiconductor element such as BGA is mounted, Since it is possible to provide the substrate overhanging portion 210T with less misalignment of the semiconductor element due to the difference, liquid crystal driving by the semiconductor element with bumps can be stabilized, and excellent durability and the like can be obtained in the liquid crystal panel. .

［第４の実施形態］
本発明の電気光学装置を、電子機器における表示装置として用いた場合の実施形態について具体的に説明する。 [Fourth Embodiment]
An embodiment in which the electro-optical device of the present invention is used as a display device in an electronic apparatus will be specifically described.

（１）電子機器の概要
図２３は、本実施形態の電子機器の全体構成を示す概略構成図である。この電子機器は、液晶パネル１８０と、これを制御するための制御手段１９０とを有している。また、図２３中では、液晶パネル１８０を、パネル構造体１８０Ａと、半導体ＩＣ等で構成される駆動回路１８０Ｂと、に概念的に分けて描いてある。また、制御手段１９０は、表示情報出力源１９１と、表示処理回路１９２と、電源回路１９３と、タイミングジェネレータ１９４とを有することが好ましい。
また、表示情報出力源１９１は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等からなるメモリと、磁気記録ディスクや光記録ディスク等からなるストレージユニットと、デジタル画像信号を同調出力する同調回路とを備え、タイミングジェネレータ１９４によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等の形で表示情報を表示情報処理回路１９２に供給するように構成されていることが好ましい。 (1) Overview of Electronic Device FIG. 23 is a schematic configuration diagram showing the overall configuration of the electronic device of the present embodiment. This electronic apparatus has a liquid crystal panel 180 and control means 190 for controlling the liquid crystal panel 180. In FIG. 23, the liquid crystal panel 180 is conceptually divided into a panel structure 180A and a drive circuit 180B composed of a semiconductor IC or the like. The control unit 190 preferably includes a display information output source 191, a display processing circuit 192, a power supply circuit 193, and a timing generator 194.
The display information output source 191 includes a memory composed of a ROM (Read Only Memory) or a RAM (Random Access Memory), a storage unit composed of a magnetic recording disk, an optical recording disk, etc. The display information is preferably supplied to the display information processing circuit 192 based on various clock signals generated by the timing generator 194 in the form of a predetermined format image signal or the like.

また、表示情報処理回路１９２は、シリアル−パラレル変換回路、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像情報をクロック信号ＣＬＫと共に駆動回路１８０Ｂへ供給することが好ましい。そして、駆動回路１８０Ｂは、走査線駆動回路、データ線駆動回路および検査回路を含むことが好ましい。また、電源回路１９３は、上述の各構成要素にそれぞれ所定の電圧を供給する機能を有している。   The display information processing circuit 192 includes various known circuits such as a serial-parallel conversion circuit, an amplification / inversion circuit, a rotation circuit, a gamma correction circuit, and a clamp circuit, and executes processing of input display information. It is preferable to supply the image information to the driving circuit 180B together with the clock signal CLK. The driving circuit 180B preferably includes a scanning line driving circuit, a data line driving circuit, and an inspection circuit. The power supply circuit 193 has a function of supplying a predetermined voltage to each of the above-described components.

（２）具体例
本発明に係る電気光学装置としての液晶表示装置、有機エレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置等や、プラズマディスプレイ装置、ＦＥＤ(フィールドエミッションディスプレイ)装置、ＬＥＤ（発光ダイオード）表示装置、電気泳動表示装置、薄型のブラウン管、液晶シャッター、デジタルマイクロミラーデバイス(ＤＭＤ)を用いた装置等を適用することが可能な電子機器としては、パーソナルコンピュータや、携帯電話機のほかにも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた電子機器などが挙げられる。 (2) Specific Examples A liquid crystal display device, an organic electroluminescence device, an inorganic electroluminescence device, etc. as an electro-optical device according to the present invention, a plasma display device, an FED (field emission display) device, an LED (light emitting diode) display device, Electronic devices to which electrophoretic display devices, thin cathode ray tubes, liquid crystal shutters, and devices using digital micromirror devices (DMD) can be applied include personal computers, mobile phones, liquid crystal televisions, , Viewfinder type / monitor direct view type video tape recorder, car navigation device, pager, electronic notebook, calculator, word processor, workstation, video phone, POS terminal, electronic device with touch panel, and the like.

さらに、本発明の電気光学装置および電子機器は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上記各実施形態に示す液晶パネルは単純マトリクス型の構造を備えているが、ＴＦＴ（薄膜トランジスタ）やＴＦＤ（薄膜ダイオード）等のアクティブ素子（能動素子）を用いたアクティブマトリクス方式の電気光学装置にも適用することができる。   Furthermore, the electro-optical device and the electronic apparatus of the present invention are not limited to the above-described illustrated examples, and it is needless to say that various modifications can be made without departing from the gist of the present invention. For example, the liquid crystal panel shown in each of the above embodiments has a simple matrix type structure, but an active matrix type electro-optical device using an active element (active element) such as a TFT (thin film transistor) or a TFD (thin film diode). It can also be applied to.

〔発明の効果〕
以上説明したように、本発明の回路基板によれば、複数のパッドの縦方向のピッチと横方向のピッチとが異なる領域を有し、縦方向または横方向のいずれかピッチが広い側から、当該パッドからの配線を優先的に引き出してあることにより、回路基板上のパッドに対して精度良く、かつ広いマージンにより半田材料を塗布することができ、ＢＧＡ等の微細なバンプ付き半導体素子を実装する場合であっても、実装位置がずれることが少ない回路基板を提供できるようになった。 〔The invention's effect〕
As described above, according to the circuit board of the present invention, the plurality of pads have a region in which the pitch in the vertical direction and the pitch in the horizontal direction are different, and from the side where the pitch in either the vertical direction or the horizontal direction is wide, By preferentially drawing the wiring from the pad, the solder material can be applied to the pad on the circuit board with high accuracy and with a wide margin, and a fine bumped semiconductor element such as BGA is mounted. Even in this case, it is possible to provide a circuit board in which the mounting position is less likely to be shifted.

また、本発明のバンプ付き半導体素子の実装構造によれば、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドからの配線を優先的に引き出してあることにより、ＢＧＡ等の微細なバンプ付き半導体素子を実装する場合であっても、実装位置がずれることが少ないバンプ付き半導体素子の実装構造を提供できるようになった。   In addition, according to the mounting structure of the semiconductor device with bumps of the present invention, the vertical pad pitch and the horizontal pad pitch are provided differently, and either the vertical or horizontal pitch is set. Mounting of a semiconductor device with bumps is less likely to shift the mounting position even when a fine bumped semiconductor device such as a BGA is mounted by preferentially drawing the wiring from the pad from the wide side. The structure can now be provided.

さらに、本発明の電気光学装置およびそれを含む電子機器によれば、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドからの配線を優先的に引き出してある回路基板を使用していることにより、半田不良等が少ないばかりか、生産効率に優れた電気光学装置およびそれを含む電子機器を提供できるようになった。   Furthermore, according to the electro-optical device and the electronic apparatus including the electro-optical device according to the present invention, an area in which the pitch of the vertical pads and the pitch of the horizontal pads are made different is provided, and either the vertical direction or the horizontal direction is provided. By using a circuit board from which the wiring from the pad is preferentially drawn out from the wide pitch side, the electro-optical device and the electronic apparatus including the electro-optical device have not only poor soldering but also excellent production efficiency. Can now be provided.

第１の実施形態の回路基板を説明するために供する図である。It is a figure provided in order to demonstrate the circuit board of 1st Embodiment. 隣接するパッド間の距離を説明するために供する図である。It is a figure provided in order to demonstrate the distance between adjacent pads. パッドの縦横比を説明するために供する図である。It is a figure provided in order to demonstrate the aspect ratio of a pad. 隣接するパッド間の距離が異なる領域を説明するために供する図である（その１）。It is a figure provided in order to demonstrate the area | region where the distance between adjacent pads differs (the 1). 隣接するパッド間の距離が異なる領域を説明するために供する図である（その２）。It is a figure provided in order to demonstrate the area | region where the distance between adjacent pads differs (the 2). パッドの平面形状を示す図である。It is a figure which shows the planar shape of a pad. （ａ）〜（ｄ）は、それぞれ変形パッドの平面形状を示す図である。(A)-(d) is a figure which shows the planar shape of a deformation | transformation pad, respectively. （ａ）〜（ｃ）は、それぞれ変形パッドの平面形状を示す図である。(A)-(c) is a figure which shows the planar shape of a deformation | transformation pad, respectively. （ａ）〜（ｂ）は、それぞれ変形パッドの別の平面形状を示す図である。(A)-(b) is a figure which shows another planar shape of a deformation | transformation pad, respectively. ＢＧＡの構成を説明するために供する断面図である（その１）。It is sectional drawing with which it uses in order to demonstrate the structure of BGA (the 1). 別なＢＧＡの構成を説明するために供する断面図である（その２）。It is sectional drawing with which it uses in order to demonstrate the structure of another BGA (the 2). 別なＢＧＡの構成を説明するために供する断面図である（その３）。It is sectional drawing with which it uses in order to demonstrate the structure of another BGA (the 3). ＷＣＳＰの構成を説明するために供する断面図である。It is sectional drawing provided in order to demonstrate the structure of WCSP. （ａ）〜（ｂ）は、バンプ付き半導体素子におけるバンプの変形例を説明するために供する図である。(A)-(b) is a figure provided in order to demonstrate the modification of the bump in the semiconductor element with a bump. 第２の実施形態のバンプ付き半導体素子の実装構造を説明するために供する図である。It is a figure provided in order to demonstrate the mounting structure of the semiconductor element with a bump of 2nd Embodiment. アンダーフィルを説明するために供する図である。It is a figure provided in order to explain underfill. （ａ）〜（ｂ）は、ソルダーレジストを備えた回路基板に対して、バンプ付き半導体素子を実装する方法を説明するために供する工程図である（その１）。(A)-(b) is process drawing provided in order to demonstrate the method to mount a semiconductor element with a bump | vamp with respect to the circuit board provided with the soldering resist (the 1). （ａ）〜（ｂ）は、ソルダーレジストを備えた回路基板に対して、バンプ付き半導体素子を実装する別な方法を説明するために供する工程図である（その２）。(A)-(b) is process drawing provided in order to demonstrate another method of mounting a semiconductor element with a bump | vamp with respect to the circuit board provided with the soldering resist (the 2). （ａ）〜（ｂ）は、ソルダーレジストを備えた回路基板に対して、バンプ付き半導体素子を実装する別な方法を説明するために供する工程図である（その３）。(A)-(b) is process drawing provided in order to demonstrate another method of mounting a semiconductor element with a bump | vamp with respect to the circuit board provided with the soldering resist (the 3). バンプ付き半導体素子を他の電気素子とともに回路基板に対して同時実装する方法を説明するために供する図である。It is a figure provided in order to demonstrate the method of mounting simultaneously a semiconductor device with a bump with respect to a circuit board with another electric element. 本発明に係る第３実施形態の液晶パネルの外観を示す概略斜視図である。It is a schematic perspective view which shows the external appearance of the liquid crystal panel of 3rd Embodiment which concerns on this invention. 第３実施形態のパネル構造を模式的に示す概略断面図である。It is a schematic sectional drawing which shows typically the panel structure of 3rd Embodiment. 本発明に係る電子機器の実施形態のブロック構成を示す概略構成図である。It is a schematic block diagram which shows the block configuration of embodiment of the electronic device which concerns on this invention. 従来の回路基板を説明するために供する図である。It is a figure provided in order to demonstrate the conventional circuit board. 従来のＢＧＡの実装方法を説明するために供するフロー図である。It is a flowchart provided in order to demonstrate the mounting method of the conventional BGA. 異方性導電膜（ＡＣＦ）を利用したバンプ付き半導体素子の実装方法を説明するために供する図である。It is a figure provided in order to demonstrate the mounting method of the semiconductor element with a bump using an anisotropic conductive film (ACF).

符号の説明Explanation of symbols

１１ バンプ付き半導体素子（ＢＧＡやＣＳＰ）
１２ 治具
１３ バンプ
１５ 半田材料
１７ パッド
１９ 基板（ＦＰＣ）
３９ バンプ付き半導体素子以外の電気素子
６０・７０・８０ ＢＧＡ
６４ アンダーフィル
９０ ＷＣＳＰ
１１０・１３０ バンプ付き半導体素子（ＢＧＡやＣＳＰ）
１１３ バンプ
１４０ ＦＰＣ
２００ 液晶パネル
２１１ 第１の基板
２２１ 第２の基板
２２２ 透明電極
２２７ バンプ付き半導体素子
３６０・３７０ 実装構造
４１１ 配線
４１３ パッド
11 Bumped semiconductor elements (BGA and CSP)
12 Jig 13 Bump 15 Solder material 17 Pad 19 Substrate (FPC)
39 Electric elements other than bumped semiconductor elements 60, 70, 80 BGA
64 Underfill 90 WCSP
110/130 Bumped semiconductor elements (BGA and CSP)
113 Bump 140 FPC
200 Liquid crystal panel 211 First substrate 221 Second substrate 222 Transparent electrode 227 Bumped semiconductor element 360/370 Mounting structure 411 Wiring 413 Pad

Claims (9)

バンプ付き半導体素子を実装するための複数のパッドと、当該複数のパッドの各々から引き出された複数の配線を含む回路基板において、
前記複数のパッドは第１の方向と該第１の方向と交差する第２の方向に沿って配列しており、
前記複数のパッドの前記第１の方向のピッチと前記第２の方向のピッチのうち前記第１の方向のピッチが、前記半導体素子の底面の中央付近に対向する位置と周辺付近に対向する位置とで互いに異なっており、
該中央付近に対向する位置と該周辺付近に対向する位置のうちいずれか一方の位置における前記第１の方向のピッチは、前記一方の位置における前記第２の方向のピッチよりも広く、かつ該中央付近に対向する位置と該周辺付近に対向する位置のうち他方の位置における前記第１の方向のピッチよりも広く、
前記複数の配線は、前記一方の位置において、前記複数のパッドのうち前記第１の方向に互いに隣り合っているパッド同士の間から引き出されていることを特徴とする回路基板。 In a circuit board including a plurality of pads for mounting a semiconductor element with bumps and a plurality of wirings drawn from each of the plurality of pads,
The plurality of pads are arranged along a first direction and a second direction intersecting the first direction,
Of the pitches of the plurality of pads in the first direction and the pitch in the second direction, the pitch in the first direction is opposed to the vicinity of the center of the bottom surface of the semiconductor element and the position opposed to the vicinity of the periphery. Are different from each other,
The said at one position of the center near the position opposed to the vicinity of the position and the peripheral opposed to the pitch of the first direction is wider than a pitch of said second direction in said one position, and wherein It is wider than the pitch in the first direction at the other position among the position facing the vicinity of the center and the position facing the vicinity of the periphery,
The circuit board according to claim 1, wherein the plurality of wirings are led out between pads adjacent to each other in the first direction among the plurality of pads at the one position . 前記一方の位置における前記第１の方向のパッドのピッチをＰ１とし、前記一方の位置における前記第２の方向のピッチをＰ２としたときに、Ｐ１／Ｐ２で表される比率を１．０１〜３の範囲内の値とすることを特徴とする請求項１に記載の回路基板。 When the pitch of the pads in the first direction at the one position is P1, and the pitch of the second direction at the one position is P2, the ratio represented by P1 / P2 is 1.01 to 1.01. The circuit board according to claim 1 , wherein the circuit board has a value within a range of three. 前記一方の位置における前記第１の方向のパッドのピッチを０．４〜２．０ｍｍの範囲内の値とし、前記一方の位置における前記第２の方向のピッチを前記一方の位置における前記第１の方向のピッチよりも小さい値とすることを特徴とする請求項１または２に記載の回路基板。 The pitch of the pad in the first direction at the one position is set to a value within the range of 0.4 to 2.0 mm, and the pitch in the second direction at the one position is the first pitch at the one position. the circuit board according to claim 1 or 2, characterized in that a value smaller than the pitch direction. 前記半導体素子が、ボール・グリッド・アレイであることを特徴とする請求項１乃至３のいずれか１項に記載の回路基板。 The semiconductor device, a circuit board according to any one of claims 1 to 3, characterized in that a ball grid array. バンプ付き半導体素子を実装するための複数のパッドと、当該複数のパッドの各々から引き出された複数の配線を含み、
前記複数のパッドは第１の方向と該第１の方向と交差する第２の方向に沿って配列しており、前記複数のパッドの前記第１の方向のピッチと前記第２の方向のピッチのうち前記第１の方向のピッチが、前記半導体素子の底面の中央付近に対向する位置と周辺付近に対向する位置とで互いに異なっており、該中央付近に対向する位置と該周辺付近に対向する位置のうちいずれか一方の位置における前記第１の方向のピッチは、前記一方の位置における前記第２の方向のピッチよりも広く、かつ該中央付近に対向する位置と該周辺付近に対向する位置のうち他方の位置における前記第１の方向のピッチよりも広く、前記複数の配線は、前記一方の位置において、前記複数のパッドのうち前記第１の方向に互いに隣り合っているパッド同士の間から引き出されている回路基板に対して、
前記パッド上に塗布した半田材料を介して、バンプ付き半導体素子が実装されてなることを特徴とするバンプ付き半導体素子の実装構造。 Including a plurality of pads for mounting the semiconductor element with bumps and a plurality of wirings drawn from each of the plurality of pads;
The plurality of pads are arranged along a first direction and a second direction intersecting the first direction, and the pitches of the plurality of pads in the first direction and the second direction are arranged. The pitch in the first direction is different between a position facing the vicinity of the center of the bottom surface of the semiconductor element and a position facing the vicinity of the periphery, and a position facing the vicinity of the center and a position facing the periphery the pitch in the first direction in one position of the positions, the wider than a pitch of said second direction at one position, and to face the vicinity of the position and the peripheral facing the vicinity of the central Among the positions, the pitch is wider than the pitch in the first direction, and the plurality of wirings are arranged between pads adjacent to each other in the first direction among the plurality of pads at the one position. from between With respect to the circuit board, which has been issued yellow,
A bumped semiconductor element mounting structure, wherein a bumped semiconductor element is mounted via a solder material applied on the pad. 前記半田材料の一部を、前記バンプ付き半導体素子のパッドに付着させてあることを特徴とする請求項５に記載のバンプ付き半導体素子の実装構造。 6. The mounting structure of a semiconductor device with bumps according to claim 5 , wherein a part of the solder material is attached to a pad of the semiconductor device with bumps. 前記バンプ付き半導体素子と、前記回路基板との間に、以下の特性を有するアンダーフィルが充填してあることを特徴とする請求項５または６に記載のバンプ付き半導体素子の実装構造。
（１）体積抵抗が１×１０６〜１×１０２０Ω・ｃｍの範囲内の値である。
（２）引張強さが１〜２００ＭＰａの範囲内の値である。
（３）伸びが１０〜５００％の範囲内の値である。 Mounting structure of the semiconductor device with the bump described in claim 5 or 6 underfill is characterized in that are filled with the following characteristics between the semiconductor device with the bump, and the circuit board.
(1) Volume resistance is a value within the range of 1 × 10 6 to 1 × 10 20 Ω · cm.
(2) The tensile strength is a value within the range of 1 to 200 MPa.
(3) The elongation is a value within the range of 10 to 500%. 駆動素子または電源素子として回路基板上に実装された半導体素子を含む電気光学装置において、
前記回路基板は、複数のパッドと、当該複数のパッドの各々から引き出された複数の配線を含み、前記複数のパッドは第１の方向と該第１の方向と交差する第２の方向に沿って配列しており、
前記複数のパッドの前記第１の方向のピッチと前記第２の方向のピッチのうち前記第１の方向のピッチが、前記半導体素子の底面の中央付近に対向する位置と周辺付近に対向する位置とで互いに異なっており、該中央付近に対向する位置と該周辺付近に対向する位置のうちいずれか一方の位置における前記第１の方向のピッチは、前記一方の位置における前記第２の方向のピッチよりも広く、かつ該中央付近に対向する位置と該周辺付近に対向する位置のうち他方の位置における前記第１の方向のピッチよりも広く、前記複数の配線は、前記一方の位置において、前記複数のパッドのうち前記第１の方向のピッチに互いに隣り合っているパッド同士の間から引き出されている回路基板であることを特徴とする電気光学装置。 In an electro-optical device including a semiconductor element mounted on a circuit board as a driving element or a power supply element,
The circuit board includes a plurality of pads and a plurality of wirings drawn from each of the plurality of pads, and the plurality of pads extend along a first direction and a second direction intersecting the first direction. Are arranged,
Of the pitches of the plurality of pads in the first direction and the pitch in the second direction, the pitch in the first direction is opposed to the vicinity of the center of the bottom surface of the semiconductor element and the position opposed to the vicinity of the periphery. They are different from each other between the pitch of the first direction in one position of the positions facing the vicinity of the position and the peripheral opposed to near the center, of the second direction in the one position More than the pitch and wider than the pitch in the first direction at the other position among the position facing the vicinity of the center and the position near the periphery, the plurality of wirings at the one position, An electro-optical device, wherein the electro-optical device is a circuit board drawn from between pads adjacent to each other at a pitch in the first direction among the plurality of pads. 請求項８に記載された電気光学装置と、当該電気光学装置を制御するための制御手段と、を備えることを特徴とする電子機器。 An electronic apparatus comprising: the electro-optical device according to claim 8; and a control unit for controlling the electro-optical device.
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