JP4511475B2 - Game machine - Google Patents

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Description

本発明は、遊技媒体を用いて遊技者が所定の遊技を行うことが可能であり、遊技領域における入賞領域に遊技媒体が入賞したことにもとづいて景品として景品遊技媒体を払い出す遊技機に関する。   The present invention relates to a gaming machine in which a player can play a predetermined game using a game medium, and pays out a prize game medium as a prize based on the winning of the game medium in a prize area in the game area.

遊技機として、遊技球などの遊技媒体を発射装置によって遊技領域に発射し、遊技領域に設けられている入賞口などの入賞領域に遊技媒体が入賞すると、所定個の賞球が遊技者に払い出されるものがある。   As a gaming machine, a game medium such as a game ball is launched into a game area by a launching device, and when a game medium wins a prize area such as a prize opening provided in the game area, a predetermined number of prize balls are paid out to the player. There is something to be done.

遊技機における遊技進行は、マイクロコンピュータ等による遊技制御手段によって制御される。賞球払出の制御を行う払出制御手段が、遊技制御手段が搭載されている遊技制御基板(主基板)とは別の払出制御基板に搭載されている場合、遊技の進行は主基板に搭載された遊技制御手段によって制御されるので、入賞にもとづく賞球個数は遊技制御手段によって決定され、賞球個数を示す制御コマンドが払出制御基板に送信される。そして、払出制御手段は、遊技制御手段からの制御コマンドにもとづいて、入賞にもとづく個数の賞球を払い出す処理を行う。   Game progress in the gaming machine is controlled by game control means such as a microcomputer. When the payout control means for controlling the prize ball payout is mounted on a payout control board different from the game control board (main board) on which the game control means is mounted, the progress of the game is mounted on the main board. Therefore, the number of winning balls based on the winning is determined by the gaming control means, and a control command indicating the number of winning balls is transmitted to the payout control board. Then, the payout control means performs a process of paying out the number of prize balls based on the winning based on the control command from the game control means.

また、全入賞計数スイッチの検出信号(排出処理装置のスイッチの検出信号)を払出制御手段に入力して、払出制御手段が賞球数の過不足の判定を行うものがある(例えば、特許文献1参照)。特許文献1に記載された遊技機では、各入賞口への遊技球の入賞を検出する入賞検出スイッチの検出信号を遊技制御基板に入力し、入賞にもとづく賞球個数が遊技制御手段によって決定され、賞球個数を示す制御コマンドが払出制御基板に送信される。また、払出制御手段は、入賞数カウンタの値に基づいて賞球数の過不足の判定を行う。そして、払出制御手段は、警告処理を行うことによって、賞球数の過不足の判定結果を報知する。   In addition, there is a technique in which a detection signal of the all winning counting switch (a detection signal of the switch of the discharge processing device) is input to the payout control means, and the payout control means determines whether the number of winning balls is excessive or insufficient (for example, Patent Literature) 1). In the gaming machine described in Patent Document 1, a detection signal of a winning detection switch for detecting a winning of a game ball at each winning opening is input to a game control board, and the number of winning balls based on the winning is determined by the game control means. A control command indicating the number of prize balls is transmitted to the payout control board. Also, the payout control means determines whether the number of winning balls is excessive or insufficient based on the value of the winning number counter. Then, the payout control means notifies the determination result of the excess or deficiency of the number of prize balls by performing a warning process.

特開2002−35325号公報(段落109−118、図13−14)JP 2002-35325 A (paragraphs 109-118, FIGS. 13-14)

しかし、特許文献1に記載された遊技機では、各入賞検出スイッチの検出信号を遊技制御基板に入力し遊技制御手段が賞球数を管理している一方で、払出制御基板に全入賞計数スイッチの検出信号を入力し払出制御手段が賞球数を管理している。そのため、遊技制御手段が管理する賞球数と払出制御手段が管理する賞球数との間で数にズレが生じる虞がある。   However, in the gaming machine described in Patent Document 1, the detection signal of each winning detection switch is input to the game control board and the game control means manages the number of winning balls, while the payout control board includes all winning count switches. The payout control means manages the number of prize balls. For this reason, there is a risk that the number of prize balls managed by the game control means and the number of prize balls managed by the payout control means may be shifted.

例えば、遊技制御手段は、賞球数の総数を記憶する総賞球バッファを用いて賞球数を管理する。遊技制御手段は、払い出しが行われると、総賞球数バッファが記憶する総賞球数から、払出カウントスイッチによって検出された払出数を減算する。また、遊技制御手段は、入賞を検出すると、総賞球数バッファから総賞球数を読み出し、読み出した総賞球数に、各入賞検出スイッチによって検出された賞球数を加算する。そして、遊技制御手段は、加算後の総賞球数を再び総賞球数バッファに書き込む。この場合、総賞球数バッファから総賞球数を読み出してから再び書き込むまでの間に払い出しが行われると、遊技制御手段は、払い出しに基づく減算処理を実行した後に、加算後の総賞球数(減算分が反映されていない総賞球数)を総賞球バッファに上書きしてしまうことになる。そのため、払い出しによる減算分を総賞球数に正しく反映できなくなり、遊技制御手段が管理する賞球数と払出制御手段が管理する賞球数との間で数にズレが生じてしまう虞がある。   For example, the game control means manages the number of prize balls using a total prize ball buffer that stores the total number of prize balls. When paying out, the game control means subtracts the payout number detected by the payout count switch from the total prize ball number stored in the total prize ball number buffer. In addition, when the game control means detects a winning, it reads the total number of winning balls from the total winning ball number buffer, and adds the number of winning balls detected by each winning detection switch to the read total number of winning balls. Then, the game control means again writes the total number of winning balls after the addition to the total winning ball number buffer. In this case, if payout is performed between the time of reading the total number of winning balls from the total number of winning balls buffer and the time of writing again, the game control means executes the subtraction processing based on the payout and then adds the total number of winning balls The number (the total number of winning balls not reflecting the subtraction) is overwritten in the total winning ball buffer. For this reason, the amount of subtraction due to payout cannot be correctly reflected in the total number of winning balls, and there is a risk that the number of winning balls managed by the game control means and the number of winning balls managed by the payout control means may be misaligned. .

そこで、本発明は、遊技制御手段と払出制御手段とが別個に設けられ、遊技領域における入賞領域に遊技媒体が入賞したことにもとづいて景品として景品遊技媒体を払い出す遊技機において、遊技制御手段が管理する賞球数と払出制御手段が管理する賞球数との間のズレの発生を防止できるようにすることを目的とする。   Therefore, the present invention provides a game control means in a gaming machine in which a game control means and a payout control means are provided separately, and a prize game medium is paid out as a prize based on the winning of a game medium in a prize area in the game area. It is an object of the present invention to prevent a deviation between the number of prize balls managed by the player and the number of prize balls managed by the payout control means.

本発明による遊技機は、遊技媒体(例えば、遊技球)を用いて遊技者が所定の遊技を行うことが可能であり、遊技領域における入賞領域(例えば、可変入賞球装置15、入賞口29,30,33,39、大入賞口)に遊技媒体が入賞したことにもとづいて景品として景品遊技媒体を払い出す遊技機であって、入賞領域に遊技媒体が入賞したことを検出して入賞検出信号を出力する入賞検出手段(例えば、始動口スイッチ14a、カウントスイッチ23、入賞口スイッチ29a,30a,33a,39a)と、入賞検出手段からの入賞検出信号が入力され、遊技の進行を制御する遊技制御手段(例えば、遊技制御用マイクロコンピュータ560)と、景品遊技媒体の払い出しを行う払出手段(例えば、球払出装置97)と、払出手段によって景品遊技媒体が払い出されたことを検出して払出検出信号を出力する払出検出手段(例えば、払出個数カウントスイッチ301)と、払出手段を制御する払出制御手段(例えば、払出制御用マイクロコンピュータ370)とを備え、遊技制御手段は、所定のメイン処理を繰り返し実行するメイン処理実行手段(例えば、遊技制御用マイクロコンピュータ560においてステップS17〜S19hの処理を繰り返し実行する部分)と、所定時間毎に発生するタイマ割込設定を行うタイマ割込設定手段(例えば、遊技制御用マイクロコンピュータ560においてステップS16の処理を実行する部分)と、タイマ割込が発生したときに、メイン処理の実行を中断してタイマ割込処理を実行するタイマ割込処理実行手段(例えば、遊技制御用マイクロコンピュータ560においてステップS20〜S27の処理を実行する部分)と、タイマ割込処理の実行中に、入賞検出信号の入力に応じて、払い出すべき景品遊技媒体の数を特定可能な払出数データ(例えば、カウント値)を払出数記憶手段(例えば、賞球コマンド出力カウンタ)に記憶させる払出数登録手段(例えば、遊技制御用マイクロコンピュータ560においてステップS2124の処理を実行する部分)と、メイン処理の実行中に、払出数記憶手段に記憶された払出数データにもとづいて、払い出すべき景品遊技媒体の数を特定可能な払出数コマンド(例えば、図53に示す賞球個数コマンド「03」,「0A」,「0F」)を、払出制御手段に送信する払出数送信手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1254の処理を実行する部分)と、払い出すべき景品遊技媒体であって払出手段による払い出しが完了していない景品遊技媒体の総数を示す総未払出数(例えば、総賞球数)を記憶する総未払出数記憶手段(例えば、総賞球数格納バッファ)と、メイン処理の実行中に、総未払出数記憶手段から総未払出数を読み出す読出手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1282の処理を実行する部分)と、払出数送信手段によって送信された払出数コマンドに示される景品遊技媒体の数を、読出手段が読み出した総未払出数に加算する払出数加算手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1283の処理を実行する部分)と、払出数加算手段により加算された総未払出数を、総未払出数記憶手段に書き込む払出数書込手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1284の処理を実行する部分)と、読出手段が総払出数を読み出す前にタイマ割込処理の実行を禁止する割込禁止手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1281の処理を実行する部分)と、払出数書込手段によって総未払出数が総未払出数記憶手段に書き込まれると、タイマ割込処理の実行を許可する割込許可手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1285の処理を実行する部分)とを含み、タイマ割込処理の実行中に、払出検出信号にもとづいて、払出手段によって払い出された景品遊技媒体の数を、総未払出数記憶手段が記憶する総未払出数から減算する総未払出数減算手段(例えば、遊技制御用マイクロコンピュータ560においてステップS2131の処理を実行する部分)と、払出数加算手段によって払出数コマンドに示される景品遊技媒体の数が総未払出数に加算されると、払出数コマンドに示される景品遊技媒体の数が加算された総未払出数が所定の範囲内であるか否かを判定する払出数判定手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1305の処理を実行する部分)とを含むことを特徴とする。 In the gaming machine according to the present invention, a player can play a predetermined game using a game medium (for example, a game ball), and a winning area in the gaming area (for example, a variable winning ball device 15, a winning opening 29, 30, 33, 39, a grand prize opening), and a game machine that pays out a prize game medium as a prize based on the fact that the game medium has been won. Is a game that controls the progress of the game by receiving a winning detection means (for example, start port switch 14a, count switch 23, winning port switches 29a, 30a, 33a, 39a) and a winning detection signal from the winning detection means. Control means (for example, a game control microcomputer 560), payout means (for example, a ball payout device 97) for paying out premium game media, and a payout means A payout detecting means (for example, a payout number count switch 301) for detecting that the game medium has been paid out and outputting a payout detection signal, and a payout control means for controlling the payout means (eg, a payout control microcomputer 370). And a game control means that generates a main process execution means that repeatedly executes a predetermined main process (for example, a portion that repeatedly executes the processes of steps S17 to S19h in the game control microcomputer 560), and occurs every predetermined time. timer interruption setting means for setting a timer interrupt (for example, in the gaming control microcomputer 560 portions for performing the process of step S16) and, when the timer interrupt occurs, interrupts the execution of the main processing Timer interrupt processing execution means (for example, a game control microphone) The portion of the computer 560 that executes the processing of steps S20 to S27) and the number-of-payout data that can specify the number of prize game media to be paid out according to the input of the winning detection signal during the execution of the timer interrupt processing ( For example, a payout number registering unit (for example, a part that executes the process of step S2124 in the game control microcomputer 560) that stores a payout number storage unit (for example, a prize ball command output counter) and a main process During execution, based on the number-of-payout data stored in the number-of-payout storage means, a number-of-payout command (for example, a prize ball number command “03”, “03” shown in FIG. 53) can be specified. 0A "," 0F ") to the payout control means (for example, in the game control microcomputer 560) A portion for executing the processing of step S1254), and the total number of payouts (for example, the total number of prize balls) indicating the total number of the prize game media to be paid out but not paid out by the payout means Total unpaid number storage means for storing (for example, total winning ball number storage buffer) and reading means for reading the total unpaid number from the total unpaid number storage means during execution of the main processing (for example, a game control microcomputer) A portion for executing the processing of step S1282 at 560) and a payout number adding means for adding the number of premium game media indicated in the payout number command transmitted by the payout number transmitting means to the total number of payouts read by the reading means (For example, the part of the game control microcomputer 560 that executes the process of step S1283) The number of output, the payout number writing means for writing the total non-payout storage means (e.g., portions for performing the processing of step S1284 in the gaming control microcomputer 560), the timer before the reading means reads the total non-payout Interrupt prohibiting means for prohibiting execution of interrupt processing (for example, a part for executing the process of step S1281 in the game control microcomputer 560) and payout number writing means for calculating the total unpaid number. , Including an interrupt permitting means for permitting execution of the timer interrupt process (for example, a part for executing the process of step S1285 in the game control microcomputer 560), during execution of the timer interrupt process, Based on the payout detection signal, the total unpaid number storage means stores the number of premium game media paid out by the payout means. Total unpaid number subtraction means for subtracting from the total unpaid number (for example, the part that executes the process of step S2131 in the game control microcomputer 560), and the number of prize game media indicated in the number-of-payments command by the payout number addition means Is added to the total unpaid number, the number-of-payout determination means for determining whether or not the total unpaid number to which the number of premium game media indicated in the payout number command is added is within a predetermined range (for example, A part for executing the processing of step S1305 in the game control microcomputer 560.

遊技制御手段は、払出数判定手段によって所定の範囲内でないと判定されると、払出手段による景品遊技媒体の払い出しに異常が発生したことを示す異常発生コマンド(例えば、図53に示す賞球過多異常コマンド「E1」,賞球過少異常コマンド「E2」)を、払出制御手段に送信する対払出異常発生コマンド送信手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1306で賞球過多異常コマンド「E1」を払出制御基板37に送信する部分、遊技制御用マイクロコンピュータ560においてステップS1305bで賞球過少異常コマンド「E2」を払出制御基板37に送信する部分)を含み、払出制御手段は、遊技制御手段から受信した異常発生コマンドにもとづいて、払出手段による景品遊技媒体の払い出しに異常が発生したことを報知する払出側異常報知手段(例えば、払出制御用マイクロコンピュータ370において、ステップS829で賞球過多異常エラービットをセットしたことにもとづいて、ステップS759でエラー表示用LED374に「9」を表示させる部分、払出制御用マイクロコンピュータ370において、ステップS832で賞球過少異常エラービットをセットしたことにもとづいて、ステップS759でエラー表示用LED374に「A」を表示させる部分)を含むように構成されていてもよい。   When the game control means determines that the payout number determination means does not fall within the predetermined range, the game control means indicates an abnormality occurrence command (for example, excessive prize balls shown in FIG. 53) indicating that an abnormality has occurred in the payout means. An abnormal command “E1” and an award ball underabnormality command “E2”) are transmitted to the payout control unit, for example, in a payout abnormality occurrence command transmitting means (for example, in the gaming control microcomputer 560, the award ball excessive abnormality command “E1” ”To the payout control board 37, and a part in the game control microcomputer 560 that sends the award ball under-abnormality command“ E2 ”to the payout control board 37 in step S 1305 b), and the payout control means is a game control means. Payout of premium game media by payout means based on abnormality occurrence command received from A payout side abnormality notifying means for notifying that an abnormality has occurred (for example, in the payout control microcomputer 370, based on the fact that the excessive ball error error bit is set in step S829, the error indication LED 374 is set to “ 9 ”and a portion for displaying“ A ”on the error display LED 374 in step S759 based on the setting of the award ball under / abnormal error bit in step S832 in the payout control microcomputer 370). It may be configured as follows.

遊技機は、演出用の電気部品(例えば、スピーカ27や各ランプ25,28a,28b,28c、可変表示装置9)を制御して遊技演出を実行する演出制御手段(例えば、音/ランプ制御用マイクロコンピュータ100b、図柄制御用マイクロコンピュータ100a)を備え、遊技制御手段は、払出数判定手段によって所定の範囲内でないと判定されると、払出手段による景品遊技媒体の払い出しに異常が発生したことを示す異常発生コマンドを、演出制御手段に送信する対演出異常発生コマンド送信手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1306で賞球過多異常コマンドを音/ランプ制御基板80bに送信する部分、遊技制御用マイクロコンピュータ560においてステップS1305bで賞球過少異常コマンドを音/ランプ制御基板80bに送信する部分)を含み、演出制御手段は、遊技制御手段から受信した異常発生コマンドにもとづいて、払出手段による景品遊技媒体の払い出しに異常が発生したことを報知する演出側異常報知手段(例えば、音/ランプ制御用マイクロコンピュータ100bにおいてステップS790でスピーカ27や各ランプ25,28a,28b,28cを用いて報知する部分、図柄制御用マイクロコンピュータ100aにおいて可変表示装置9を用いて報知する部分)を含むように構成されていてもよい。 The gaming machine controls production electrical parts (for example, the speaker 27, the lamps 25, 28a, 28b, and 28c, and the variable display device 9), and performs production control means (for example, for sound / lamp control). If the game control means determines that it is not within the predetermined range by the payout number determination means, it indicates that an abnormality has occurred in the payout of the prize game medium by the payout means. An abnormality occurrence command sending means for sending an abnormality occurrence command to the effect control means (for example, a part for sending an excessive prize ball abnormality command to the sound / lamp control board 80b in step S1306 in the game control microcomputer 560, In step S1305b in the control microcomputer 560, the number of prize balls is too small. The effect control means notifies the occurrence of an abnormality in the payout of the prize game medium by the payout means based on the abnormality occurrence command received from the game control means. Effect-side abnormality notification means (for example, a part of the sound / lamp control microcomputer 100b that is notified by using the speaker 27 or each of the lamps 25, 28a, 28b, 28c in step S790, a variable display device in the symbol control microcomputer 100a) 9 may be configured to be included.

払出数判定手段は、払出数加算手段によって払出数コマンドに示される景品遊技媒体の数が加算された総未払出数にもとづいて、払い出すべき景品遊技媒体の数よりも多い遊技媒体が払い出される異常である払出過多異常が発生したか否かを判定する払出過多異常判定手段(例えば、遊技制御用マイクロコンピュータ560において、ステップS1305で総賞球数が−499よりも小さいと判断したことにもとづいて賞球過多異常が発生したと判定する部分)と、払出数加算手段によって払出数コマンドに示される景品遊技媒体の数が加算された総未払出数にもとづいて、総未払出数が所定の払出過少判定値を超えた状態の異常である払出過少異常が発生したか否かを判定する払出過少異常判定手段(例えば、遊技制御用マイクロコンピュータ560において、ステップS1305aで総賞球数が2000よりも大きいと判断したことにもとづいて賞球過少が発生したと判定する部分)とを含み、対払出異常発生コマンド送信手段は、払出過多異常判定手段によって払出過多異常が発生したと判定されると、払出過多異常が発生したことを示す払出過多異常コマンド(例えば、図53に示す賞球過多異常コマンド「E1」)を、払出制御手段に送信する対払出過多異常コマンド送信手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1306で賞球過多異常コマンド「E1」を払出制御基板37に送信する部分)と、払出過少異常判定手段によって払出過少異常が発生したと判定されると、払出過少異常が発生したことを示す払出過少異常コマンド(例えば、図53に示す賞球過少異常コマンド「E2」)を、払出制御手段に送信する対払出過少異常コマンド送信手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1305bで賞球過少異常コマンド「E2」を払出制御基板37に送信する部分)とを含み、払出側異常報知手段は、遊技制御手段から受信した払出過多異常コマンドにもとづいて、払出過多異常が発生したことを報知する払出側過多報知手段(例えば、払出制御用マイクロコンピュータ370において、ステップS829で賞球過多異常エラービットをセットしたことにもとづいて、ステップS759でエラー表示用LED374に「9」を表示させる部分)と、遊技制御手段から受信した払出過少異常コマンドにもとづいて、払出過少異常が発生したことを報知する払出側過少報知手段(例えば、払出制御用マイクロコンピュータ370において、ステップS832で賞球過少異常エラービットをセットしたことにもとづいて、ステップS759でエラー表示用LED374に「A」を表示させる部分)とを含むように構成されていてもよい。   The number-of-payout determination means pays out more game media than the number of prize game media to be paid out based on the total number of payout game media added by the number of prize game media indicated by the number-of-payout command by the number-of-payout addition means. Excessive payout abnormality determining means for determining whether or not an abnormal excessive payout abnormality has occurred (for example, based on determining that the total number of winning balls is smaller than −499 in step S1305 in the gaming control microcomputer 560). And the number of premium game media indicated by the number-of-payout command added by the number-of-payout command is added to the predetermined number. A payout underabnormality judging means (for example, a game controlling microcomputer) for judging whether or not an underpayment abnormality that is an abnormality in a state exceeding the payout underdetermination value has occurred. The portion 560 determines that the total number of winning balls is determined to be greater than 2000 in step S1305a), and the payout abnormality occurrence command transmission means When it is determined by the determining means that an excessive payout abnormality has occurred, an excessive payout abnormality command (for example, an excessive prize ball abnormality command “E1” shown in FIG. 53) indicating that an excessive payout abnormality has occurred is sent to the payout control means. An excessive payout abnormality command transmission means to be transmitted (for example, a portion of the game control microcomputer 560 that transmits an award ball excess abnormality command “E1” to the payout control board 37 in step S1306) and an underpayment abnormality determination means. When it is determined that an abnormality has occurred, an under-payout abnormality command (for example, an under-payout abnormality command has occurred) 53, a prize-ball under-abnormality command “E2”) is transmitted to the payout control means, for example, in a game-control microcomputer 560, a prize-ball under-abnormality command “E2” in step S1305b. The payout side abnormality notifying means for notifying that an excessive payout abnormality has occurred based on the payout excess abnormality command received from the game control means. (For example, in the payout control microcomputer 370, based on the setting of the excessive excessive ball error error bit set in step S829, the portion displaying “9” on the error display LED 374 in step S759) and the game control means An underdelivery abnormality has occurred based on the received underdelivery abnormality command Is displayed on the error display LED 374 in step S759 based on the fact that the payout control microcomputer 370 sets the award ball underabnormality error bit in step S832. Part).

払出数判定手段は、払出数加算手段によって払出数コマンドに示される景品遊技媒体の数が加算された総未払出数にもとづいて、払い出すべき景品遊技媒体の数よりも多い遊技媒体が払い出される異常である払出過多異常が発生したか否かを判定する払出過多異常判定手段(例えば、遊技制御用マイクロコンピュータ560において、ステップS1305で総賞球数が−499よりも小さいと判断したことにもとづいて賞球過多異常が発生したと判定する部分)と、払出数加算手段によって払出数コマンドに示される景品遊技媒体の数が加算された総未払出数にもとづいて、総未払出数が所定の払出過少判定値を超えた状態の異常である払出過少異常が発生したか否かを判定する払出過少異常判定手段(例えば、遊技制御用マイクロコンピュータ560において、ステップS1305aで総賞球数が2000よりも大きいと判断したことにもとづいて賞球過少が発生したと判定する部分)とを含み、対演出異常発生コマンド送信手段は、払出過多異常判定手段によって払出過多異常が発生したと判定されると、払出過多異常が発生したことを示す払出過多異常コマンドを、演出制御手段に送信する対演出過多異常コマンド送信手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1306で賞球過多異常コマンドを音/ランプ制御基板80bに送信する部分)と、払出過少異常判定手段によって払出過少異常が発生したと判定されると、払出過少異常が発生したことを示す払出過少異常コマンドを、演出制御手段に送信する対演出過少異常コマンド送信手段(例えば、遊技制御用マイクロコンピュータ560においてステップS1305bで賞球過少異常コマンドを音/ランプ制御基板80bに送信する部分)とを含み、演出側異常報知手段は、遊技制御手段から受信した払出過多異常コマンドにもとづいて、払出過多異常が発生したことを報知する演出側過多報知手段(例えば、音/ランプ制御用マイクロコンピュータ100bにおいてステップS790でスピーカ27や各ランプ25,28a,28b,28cを用いて報知する部分、図柄制御用マイクロコンピュータ100aにおいて可変表示装置9を用いて図99(A)の画面を表示する部分)と、遊技制御手段から受信した払出過少異常コマンドにもとづいて、払出過少異常が発生したことを報知する演出側過少報知手段(例えば、音/ランプ制御用マイクロコンピュータ100bにおいてステップS790でスピーカ27や各ランプ25,28a,28b,28cを用いて報知する部分、図柄制御用マイクロコンピュータ100aにおいて可変表示装置9を用いて図99(B)の画面を表示する部分)とを含むように構成されていてもよい。   The number-of-payout determination means pays out more game media than the number of prize game media to be paid out based on the total number of payout game media added by the number of prize game media indicated by the number-of-payout command by the number-of-payout addition means. Excessive payout abnormality determining means for determining whether or not an abnormal excessive payout abnormality has occurred (for example, based on determining that the total number of winning balls is smaller than −499 in step S1305 in the gaming control microcomputer 560). And the number of premium game media indicated by the number-of-payout command added by the number-of-payout command is added to the predetermined number. A payout underabnormality judging means (for example, a game controlling microcomputer) for judging whether or not an underpayment abnormality that is an abnormality in a state exceeding the payout underdetermination value has occurred. The portion 560 determines that the total number of winning balls is determined to be greater than 2000 in step S1305a), and the effect abnormality occurrence command transmitting means transmits the excessive payout abnormality. When it is determined by the determining means that an excessive payout abnormality has occurred, an excessive payout abnormality command transmission means for transmitting an excessive payout abnormality command indicating that an excessive payout abnormality has occurred to the effect control means (for example, a game control micro If the computer 560 determines that an excessive payout abnormality has occurred in step S1306, the portion that transmits a prize ball excessive abnormality command to the sound / lamp control board 80b) and the excessive payout abnormality determination means, that an excessive payout abnormality has occurred. An under-performance abnormal command transmission means for transmitting a payout under-abnormal command to the effect control means ( For example, the game control microcomputer 560 includes a portion that transmits a prize ball under-abnormality command to the sound / lamp control board 80b in step S1305b), and the production-side abnormality notification unit receives the excessive payout abnormality command received from the game control unit Based on the above, a production-side excessive notification means for notifying that an excessive payout abnormality has occurred (for example, using the speaker 27 and the lamps 25, 28a, 28b, 28c in step S790 in the sound / lamp control microcomputer 100b) 99, a portion for displaying the screen of FIG. 99 (A) using the variable display device 9 in the symbol control microcomputer 100a) and a payout underabnormality command received from the game control means. Production side under-notification means (for example, sound / run 99B using the speaker 27 and the lamps 25, 28a, 28b, and 28c in step S790, and using the variable display device 9 in the symbol control microcomputer 100a. May be included.

遊技制御手段は、払出数判定手段によって払出手段による景品遊技媒体の払い出しに異常が発生したと判定されると、払出数送信手段による払出数コマンドの送信を禁止する払出数送信禁止手段(例えば、遊技制御用マイクロコンピュータ560において、ステップS1241,S1261,S1271,S1291で賞球過多異常エラーフラグまたは賞球過少異常エラーフラグがセットされていることにもとづいて処理を終了する部分)を含むように構成されていてもよい。   When it is determined by the payout number determination means that an abnormality has occurred in the payout of the prize game medium by the payout number determination means, the game control means prohibits transmission of a payout number command by the payout number transmission means (for example, The game control microcomputer 560 is configured to include a portion for ending the processing based on the fact that the excessive ball error error flag or the excessive ball error error flag is set in steps S1241, S1261, S1271, and S1291). May be.

払出制御手段は、払出検出手段から払出検出信号を入力する払出検出信号入力手段(例えば、払出制御用マイクロコンピュータ370において入力ポート1(図5に示すI/Oポート372f)から払出個数カウントスイッチ301の検出信号を入力する部分)と、払出検出信号入力手段によって入力された払出検出信号を遊技制御手段に出力する払出検出信号出力手段(例えば、払出制御用マイクロコンピュータ370において、ステップS603aで出力ポート0(図5に示すI/Oポート372a)から払出個数カウントスイッチ301の検出信号を出力する部分)と、払出検出信号の入力に応じて、払出手段によって払い出された景品遊技媒体の数を示す信号を外部出力する外部出力手段(例えば、払出制御用マイクロコンピュータ370においてターミナル基板160から賞球情報を出力する部分)とを含み、総未払出数減算手段は、払出制御手段から入力した払出検出信号の入力に応じて、払出手段によって払い出された景品遊技媒体の数を、総未払出数記憶手段が記憶する総未払出数から減算する(例えば、遊技制御用マイクロコンピュータ560において、払出制御用マイクロコンピュータ370を経由して入力した払出個数カウントスイッチ301の検出信号にもとづいて、ステップS2131の処理を実行する)ように構成されていてもよい。   The payout control means is a payout detection signal input means that inputs a payout detection signal from the payout detection means (for example, the payout control microcomputer 370 from the input port 1 (I / O port 372f shown in FIG. 5)). And a payout detection signal output means for outputting the payout detection signal input by the payout detection signal input means to the game control means (for example, in the payout control microcomputer 370, the output port in step S603a). 0 (the portion that outputs the detection signal of the payout number count switch 301 from the I / O port 372a shown in FIG. 5) and the number of prize game media paid out by the payout means according to the input of the payout detection signal. External output means for outputting a signal indicating to the outside (for example, a microcomputer for payout control) The total unpaid number subtraction means is a prize game paid out by the payout means in response to an input of a payout detection signal input from the payout control means. The number of media is subtracted from the total unpaid number stored in the total unpaid number storage means (for example, in the game control microcomputer 560, the payout number count switch 301 input via the payout control microcomputer 370). The process of step S2131 may be executed based on the detection signal).

請求項1記載の発明では、払出手段によって景品遊技媒体の払い出しが行われると、タイマ割込処理において、払い出された景品遊技媒体の数を総払出数から減算する。また、メイン処理において、払出数コマンドに示される景品遊技媒体の数を総払出数に加算する際に、総払出数記憶手段から総払出数を読み出すと、再び総払出数を総払出数記憶手段に書き込むまでタイマ割込処理の実行を禁止する。そのため、総払出数記憶手段から総払出数を読み出してから再び書き込むまでの間に、払い出された景品遊技媒体の数を総払出数から減算する処理を実行しないようにすることができ、払い出された景品遊技媒体の数を遊技制御手段が把握できなくなる事態を防止できる。従って、遊技制御手段が管理する賞球数と払出制御手段が管理する賞球数との間のズレの発生を防止することができる。 In the invention of claim 1, wherein, when the payout of prize game medium is performed by the dispensing means, the timer interrupt process, subtracts the number of paid out prize game medium from the total non-payout. Further, in the main processing, when adding the number of prize game media shown in payout command on the total non-payout, reading the total non-payout from the total non-payout storage means, again the total unpaid coin Total The execution of the timer interrupt process is prohibited until the unpaid number storage means is written. Therefore, between the total unpaid coin number memory means to write again reads the total non-payout, be the number of paid out prize game media to not execute the process of subtracting from the total non-payout This can prevent a situation in which the game control means cannot grasp the number of premium game media paid out. Therefore, it is possible to prevent a deviation between the number of prize balls managed by the game control means and the number of prize balls managed by the payout control means.

請求項2記載の発明では、遊技制御手段によって景品遊技媒体の払い出しに異常が発生したことを示す異常発生コマンドが払出制御手段に送信され、払出制御手段が、受信した異常発生コマンドにもとづいて報知するように構成されているので、景品遊技媒体の払い出しのエラー状態を報知することができる。   In the invention according to claim 2, an abnormality occurrence command indicating that an abnormality has occurred in payout of prize game media by the game control means is transmitted to the payout control means, and the payout control means notifies based on the received abnormality occurrence command. Therefore, it is possible to notify an error state of payout of the prize game medium.

請求項3記載の発明では、遊技制御手段によって景品遊技媒体の払い出しに異常が発生したことを示す異常発生コマンドが演出制御手段に送信され、演出制御手段が、受信した異常発生コマンドにもとづいて報知するように構成されているので、景品遊技媒体の払い出しのエラー状態を報知することができる。   According to the third aspect of the present invention, an abnormality occurrence command indicating that an abnormality has occurred in payout of prize game media is transmitted to the effect control means by the game control means, and the effect control means notifies based on the received abnormality occurrence command. Therefore, it is possible to notify the error state of the payout of the prize game medium.

請求項4記載の発明では、景品遊技媒体の払い出しの異常が払出過多異常であるか、または払出過少異常であるかを区別して判定し、払出過多異常であることと払出過少異常であることとを区別して報知するように構成されているので、払出制御手段は、払い出すべき景品遊技媒体の数よりも多い遊技媒体を払い出してしまった状態であるか、または払い出すべき景品遊技媒体の数よりも少ない遊技媒体を払い出してしまった状態であるかを区別して、景品遊技媒体の払い出しのエラー状態を報知することができる。   In the invention according to claim 4, it is determined by distinguishing whether the payout abnormality of the prize game medium is an excessive payout abnormality or an excessive payout abnormality. The payout control means is in a state in which more game media have been paid out than the number of prize game media to be paid out, or the number of prize game media to be paid out. By discriminating whether or not the game medium has been paid out less, it is possible to notify the payout game medium payout error status.

請求項5記載の発明では、景品遊技媒体の払い出しの異常が払出過多異常であるか、または払出過少異常であるかを区別して判定し、払出過多異常であることと払出過少異常であることとを区別して報知するように構成されているので、演出制御手段は、払い出すべき景品遊技媒体の数よりも多い遊技媒体を払い出してしまった状態であるか、または払い出すべき景品遊技媒体の数よりも少ない遊技媒体を払い出してしまった状態であるかを区別して、景品遊技媒体の払い出しのエラー状態を報知することができる。   In the invention according to claim 5, it is determined by distinguishing whether an abnormality in payout of the prize game medium is an excessive payout abnormality or an excessive payout abnormality. The effect control means is in a state where more game media have been paid out than the number of prize game media to be paid out, or the number of prize game media to be paid out. By discriminating whether or not the game medium has been paid out less, it is possible to notify the payout game medium payout error status.

請求項6記載の発明では、景品遊技媒体の払い出しに異常が発生したことが検出されると、払出数コマンドの送信を禁止するように構成されているので、不正に景品遊技媒体が払い出されてしまうことを防止できる。特に、払い出すべき景品遊技媒体の数よりも多い遊技媒体を払い出してしまう払出過多状態を確実に防止できるので、景品遊技媒体を多く払い出されてしまう不正を防止することができる。   In the invention described in claim 6, since it is configured to prohibit the transmission of the payout number command when it is detected that an abnormality has occurred in the payout of the prize game medium, the prize game medium is illegally paid out. Can be prevented. In particular, since it is possible to reliably prevent an excessive payout state in which more game media are paid out than the number of premium game media to be paid out, it is possible to prevent fraud in which a large amount of premium game media is paid out.

請求項7記載の発明では、払出検出手段からの払出検出信号を払出制御手段に入力し、さらに払出制御手段に入力された払出検出信号を遊技制御手段に入力するように構成されているので、払出検出信号を出力するための配線を、払出検出手段から遊技制御手段および払出制御手段の両方に設ける必要がなくなる。そのため、払出検出手段から払出検出信号を出力するための配線を削減することができる。   In the invention of claim 7, the payout detection signal from the payout detection means is input to the payout control means, and the payout detection signal input to the payout control means is further input to the game control means. There is no need to provide wiring for outputting the payout detection signal from the payout detecting means to both the game control means and the payout control means. Therefore, the wiring for outputting the payout detection signal from the payout detection means can be reduced.

実施の形態1.
以下、本発明の一実施形態を図面を参照して説明する。
まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図1はパチンコ遊技機を正面からみた正面図、図2は遊技盤の前面を示す正面図である。なお、以下の実施の形態では、パチンコ遊技機を例に説明を行うが、本発明による遊技機はパチンコ遊技機に限られず、スロット機などの他の遊技機に適用することもできる。
Embodiment 1 FIG.
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
First, the overall configuration of a pachinko gaming machine that is an example of a gaming machine will be described. FIG. 1 is a front view of a pachinko gaming machine as viewed from the front, and FIG. 2 is a front view showing the front of the game board. In the following embodiments, a pachinko gaming machine will be described as an example. However, the gaming machine according to the present invention is not limited to a pachinko gaming machine, and can be applied to other gaming machines such as a slot machine.

パチンコ遊技機1は、縦長の方形状に形成された外枠(図示せず)と、外枠の内側に開閉可能に取り付けられた遊技枠とで構成される。また、パチンコ遊技機1は、遊技枠に開閉可能に設けられている額縁状に形成されたガラス扉枠2を有する。遊技枠は、外枠に対して開閉自在に設置される前面枠(図示せず)と、機構部品等が取り付けられる機構板と、それらに取り付けられる種々の部品(後述する遊技盤を除く。)とを含む構造体である。   The pachinko gaming machine 1 includes an outer frame (not shown) formed in a vertically long rectangular shape, and a game frame attached to the inside of the outer frame so as to be openable and closable. Further, the pachinko gaming machine 1 has a glass door frame 2 formed in a frame shape that is provided in the game frame so as to be opened and closed. The game frame includes a front frame (not shown) installed to be openable and closable with respect to the outer frame, a mechanism plate to which mechanism parts and the like are attached, and various parts attached to them (excluding a game board described later). Is a structure including

図1に示すように、パチンコ遊技機1は、額縁状に形成されたガラス扉枠2を有する。ガラス扉枠2の下部表面には打球供給皿(上皿)3がある。打球供給皿3の下部には、打球供給皿3に収容しきれない遊技球を貯留する余剰球受皿4と遊技球を発射する打球操作ハンドル(操作ノブ)5が設けられている。ガラス扉枠2の背面には、遊技盤6が着脱可能に取り付けられている。なお、遊技盤6は、それを構成する板状体と、その板状体に取り付けられた種々の部品とを含む構造体である。また、遊技盤6の前面には遊技領域7が形成されている。   As shown in FIG. 1, the pachinko gaming machine 1 has a glass door frame 2 formed in a frame shape. On the lower surface of the glass door frame 2 is a hitting ball supply tray (upper plate) 3. Under the hitting ball supply tray 3, an extra ball receiving tray 4 for storing game balls that cannot be accommodated in the hit ball supply tray 3 and a hitting operation handle (operation knob) 5 for launching the game balls are provided. A game board 6 is detachably attached to the back surface of the glass door frame 2. The game board 6 is a structure including a plate-like body constituting the game board 6 and various components attached to the plate-like body. A game area 7 is formed on the front surface of the game board 6.

遊技領域7の中央付近には、それぞれが演出用の飾り図柄を可変表示する複数の可変表示部を含む可変表示装置(飾り図柄表示装置)9が設けられている。可変表示装置9には、例えば「左」、「中」、「右」の3つの可変表示部(図柄表示エリア)がある。可変表示装置9は、特別図柄表示器8による特別図柄の可変表示期間中に、装飾用(演出用)の図柄としての飾り図柄の可変表示を行う。飾り図柄の可変表示を行う可変表示装置9は、図柄制御基板に搭載されている図柄制御用マイクロコンピュータによって制御される。   Near the center of the game area 7, there is provided a variable display device (decorative symbol display device) 9 including a plurality of variable display portions each variably displaying an effect decorative symbol. The variable display device 9 has, for example, three variable display portions (symbol display areas) of “left”, “middle”, and “right”. The variable display device 9 performs variable display of a decorative symbol as a symbol for decoration (production) during the variable symbol display period of the special symbol by the special symbol indicator 8. The variable display device 9 that performs variable display of decorative symbols is controlled by a symbol control microcomputer mounted on the symbol control board.

可変表示装置9の下部には、始動入賞口14に入った有効入賞球数すなわち保留記憶(始動記憶または始動入賞記憶ともいう。)数を表示する4つの特別図柄保留記憶表示器18が設けられている。特別図柄保留記憶表示器18は、保留記憶数を入賞順に4個まで表示する。特別図柄保留記憶表示器18は、始動入賞口14に始動入賞があるごとに、点灯状態のLEDの数を1増やす。そして、特別図柄保留記憶表示器18は、特別図柄表示器8で可変表示が開始されるごとに、点灯状態のLEDの数を1減らす(すなわち1つのLEDを消灯する)。具体的には、特別図柄保留記憶表示器18は、特別図柄表示器8で可変表示が開始されるごとに、点灯状態をシフトする。なお、この例では、始動入賞口14への入賞による始動記憶数に上限数(4個まで)が設けられているが、上限数を4個以上にしてもよい。   At the bottom of the variable display device 9, four special symbol hold memory indicators 18 for displaying the number of valid winning balls that have entered the start winning opening 14, that is, the number of hold memories (also referred to as start memory or start prize memory), are provided. ing. The special symbol hold memory display 18 displays up to four hold memory numbers in the order of winning. The special symbol hold storage display 18 increases the number of LEDs in the lit state by 1 each time there is a start winning in the start winning opening 14. Then, each time the special symbol display 8 starts variable display, the special symbol hold storage indicator 18 reduces the number of LEDs in the lit state by 1 (that is, turns off one LED). Specifically, the special symbol hold storage display 18 shifts the lighting state each time variable display is started on the special symbol display 8. In this example, the upper limit number (up to 4) is provided for the number of starting memories by winning to the start winning opening 14, but the upper limit number may be four or more.

可変表示装置9の上部には、識別情報としての特別図柄を可変表示する特別図柄表示器(特別図柄表示装置)8が設けられている。この実施の形態では、特別図柄表示器8は、例えば0〜9の数字を可変表示可能な簡易で小型の表示器(例えば7セグメントLED)で実現されている。特別図柄表示器8は、遊技者に特定の停止図柄を把握しづらくさせるために、0〜99など、より多種類の数字を可変表示するように構成されていてもよい。また、可変表示装置9は、特別図柄表示器8による特別図柄の可変表示期間中に、装飾用(演出用)の図柄としての飾り図柄の可変表示を行う。   A special symbol display (special symbol display device) 8 that variably displays a special symbol as identification information is provided on the variable display device 9. In this embodiment, the special symbol display 8 is realized by a simple and small display (for example, 7 segment LED) capable of variably displaying numbers 0 to 9, for example. The special symbol display 8 may be configured to variably display a larger number of numbers such as 0 to 99 in order to make it difficult for the player to grasp a specific stop symbol. In addition, the variable display device 9 performs variable display of a decorative symbol as a symbol for decoration (for production) during the variable symbol display period of the special symbol by the special symbol indicator 8.

可変表示装置9の下方には、始動入賞口14を形成する可変入賞球装置15が設けられている。始動入賞口14に入った入賞球は、遊技盤6の背面に導かれ、始動口スイッチ14aによって検出される。可変入賞球装置15は、ソレノイド16によって開状態にされる。   Below the variable display device 9 is provided a variable winning ball device 15 that forms a start winning opening 14. The winning ball that has entered the start winning opening 14 is guided to the back of the game board 6 and detected by the start opening switch 14a. The variable winning ball device 15 is opened by a solenoid 16.

可変入賞球装置15の下部には、特定遊技状態(大当り状態)においてソレノイド21によって開状態に制御される開閉板を用いた特別可変入賞球装置20が設けられている。特別可変入賞球装置20は大入賞口を開閉する手段である。特別可変入賞球装置20に入賞し遊技盤6の背面に導かれた入賞球のうち一方(V入賞領域:特別領域)に入った入賞球はV入賞スイッチ22で検出された後カウントスイッチ23で検出され、他方の領域に入った遊技球は、そのままカウントスイッチ23で検出される。遊技盤6の背面には、大入賞口内の経路を切り換えるためのソレノイド21Aも設けられている。   Below the variable winning ball apparatus 15, a special variable winning ball apparatus 20 using an opening / closing plate that is controlled to be opened by a solenoid 21 in a specific gaming state (big hit state) is provided. The special variable winning ball apparatus 20 is a means for opening and closing the big winning opening. Of the winning balls that are won in the special variable winning ball apparatus 20 and guided to the back of the game board 6, the winning ball that has entered one (V winning area: special area) is detected by the V winning switch 22 and then counted by the count switch 23. The game ball that has been detected and entered the other region is detected by the count switch 23 as it is. On the back of the game board 6, a solenoid 21A for switching the route in the special winning opening is also provided.

遊技球がゲート32を通過しゲートスイッチ32aで検出されると、普通図柄表示器10の表示の可変表示が開始される。この実施の形態では、左右のランプ(点灯時に図柄が視認可能になる)が交互に点灯することによって可変表示が行われ、例えば、可変表示の終了時に左側のランプが点灯すれば当たりになる。そして、普通図柄表示器10における停止図柄が所定の図柄(当り図柄)である場合に、可変入賞球装置15が所定回数、所定時間だけ開状態になる。普通図柄表示器10の近傍には、ゲート32を通過した入賞球数を表示する4つのLEDによる表示部を有する普通図柄始動記憶表示器41が設けられている。ゲート32への遊技球の通過があるごとに、普通図柄始動記憶表示器41は点灯するLEDを1増やす。そして、普通図柄表示器10の可変表示が開始されるごとに、点灯するLEDを1減らす。   When the game ball passes through the gate 32 and is detected by the gate switch 32a, variable display of the normal symbol display 10 is started. In this embodiment, variable display is performed by alternately lighting left and right lamps (designs can be visually recognized when lit). For example, if the left lamp is lit at the end of variable display, it is a hit. When the stop symbol on the normal symbol display 10 is a predetermined symbol (winning symbol), the variable winning ball device 15 is opened for a predetermined number of times. In the vicinity of the normal symbol display 10, a normal symbol start memory display 41 having a display unit with four LEDs for displaying the number of winning balls that have passed through the gate 32 is provided. Each time there is a game ball passing through the gate 32, the normal symbol start memory display 41 increases the number of LEDs to be turned on by one. Each time the variable display on the normal symbol display 10 is started, the number of LEDs to be lit is reduced by one.

遊技盤6には、複数の入賞口29,30,33,39が設けられ、遊技球の入賞口29,30,33,39への入賞は、それぞれ入賞口スイッチ29a,30a,33a,39aによって検出される。各入賞口29,30,33,39は、遊技媒体を受け入れて入賞を許容する領域として遊技盤6に設けられる入賞領域を構成している。なお、始動入賞口14や大入賞口も、遊技媒体を受け入れて入賞を許容する入賞領域を構成する。遊技領域7の左右周辺には、遊技中に点滅表示される装飾ランプ25が設けられ、下部には、入賞しなかった遊技球を吸収するアウト口26がある。また、遊技領域7の外側の左右上部には、効果音を発する2つのスピーカ27が設けられている。遊技領域7の外周には、天枠ランプ28a、左枠ランプ28bおよび右枠ランプ28cが設けられている。さらに、遊技領域7における各構造物(大入賞口等)の周囲には装飾LEDが設置されている。天枠ランプ28a、左枠ランプ28bおよび右枠ランプ28cおよび装飾用LEDは、遊技機に設けられている装飾発光体の一例である。   The game board 6 is provided with a plurality of winning holes 29, 30, 33, 39, and winning of game balls to the winning holes 29, 30, 33, 39 is performed by winning hole switches 29a, 30a, 33a, 39a, respectively. Detected. Each winning opening 29, 30, 33, 39 constitutes a winning area provided in the game board 6 as an area for accepting game media and allowing winning. The start winning opening 14 and the big winning opening also constitute a winning area that accepts game media and allows winning. Around the left and right of the game area 7, there are provided decorative lamps 25 blinking and displayed during the game, and at the lower part there is an outlet 26 for absorbing a game ball that has not won a prize. Two speakers 27 that emit sound effects are provided on the left and right upper portions outside the game area 7. On the outer periphery of the game area 7, a top frame lamp 28a, a left frame lamp 28b, and a right frame lamp 28c are provided. Further, a decoration LED is installed around each structure (such as a big prize opening) in the game area 7. The top frame lamp 28a, the left frame lamp 28b, the right frame lamp 28c, and the decoration LED are examples of a decorative light emitter provided in the gaming machine.

そして、この例では、左枠ランプ28bの近傍に、賞球払出中に点灯する賞球ランプ51が設けられ、天枠ランプ28aの近傍に、補給球が切れたときに点灯する球切れランプ52が設けられている。さらに、プリペイドカードが挿入されることによって球貸しを可能にするプリペイドカードユニット(以下、「カードユニット」という。)50が、パチンコ遊技機1に隣接して設置されている。   In this example, a prize ball lamp 51 that is lit during award ball payout is provided in the vicinity of the left frame lamp 28b, and a ball break lamp 52 that is lit when the supply ball is cut in the vicinity of the top frame lamp 28a. Is provided. Further, a prepaid card unit (hereinafter referred to as “card unit”) 50 that enables lending a ball by inserting a prepaid card is installed adjacent to the pachinko gaming machine 1.

カードユニット50には、例えば、使用可能状態であるか否かを示す使用可表示ランプ、カードユニットがいずれの側のパチンコ遊技機1に対応しているのかを示す連結台方向表示器、カードユニット内にカードが投入されていることを示すカード投入表示ランプ、記録媒体としてのカードが挿入されるカード挿入口、およびカード挿入口の裏面に設けられているカードリーダライタの機構を点検する場合にカードユニットを解放するためのカードユニット錠が設けられている。   The card unit 50 includes, for example, a usable display lamp that indicates whether or not the card unit 50 is in a usable state, a connection table direction indicator that indicates which side of the pachinko gaming machine 1 corresponds to the card unit, and a card unit. When checking the card insertion indicator lamp indicating that a card is inserted in the card, the card insertion slot into which the card as a recording medium is inserted, and the card reader / writer mechanism provided on the back of the card insertion slot A card unit lock for releasing the card unit is provided.

遊技者の操作により打球発射装置から発射された遊技球は、打球レールを通って遊技領域7に入り、その後、遊技領域7を下りてくる。遊技球が始動入賞口14に入り始動口スイッチ14aで検出されると、図柄の可変表示を開始できる状態であれば、特別図柄表示器8において特別図柄が可変表示(変動)を始める。図柄の可変表示を開始できる状態でなければ、保留記憶数を1増やす。   A game ball launched from the ball striking device by the player's operation enters the game area 7 through the hit ball rail, and then descends the game area 7. When the game ball enters the start winning opening 14 and is detected by the start opening switch 14a, the special symbol on the special symbol display 8 starts variable display (variation) if the variable display of the symbol can be started. If the variable display of the symbol cannot be started, the number of reserved memories is increased by one.

特別図柄表示器8における特別図柄の可変表示は、一定時間が経過したときに停止する。停止時の特別図柄(停止図柄)が大当り図柄(特定表示結果)であると、大当り遊技状態に移行する。すなわち、特別可変入賞球装置20が、一定時間経過するまで、または、所定個数(例えば10個)の遊技球が入賞するまで開放する。そして、特別可変入賞球装置20の開放中に遊技球がV入賞領域に入賞しV入賞スイッチ22で検出されると、継続権が発生し特別可変入賞球装置20の開放が再度行われる。継続権の発生は、所定回数(例えば15ラウンド)許容される。また、V入賞領域を設けずに、特別可変入賞球装置20の開放を常に決定されたラウンド数の最後のラウンドまで(例えば、15ラウンドまで)許容するようにしてもよい。   The variable display of the special symbol on the special symbol indicator 8 stops when a certain time has passed. If the special symbol (stop symbol) at the time of stoppage is a jackpot symbol (specific display result), the game shifts to a jackpot gaming state. That is, the special variable winning ball apparatus 20 is released until a predetermined time elapses or a predetermined number (for example, 10) of gaming balls wins. When the game ball is won in the V winning area while the special variable winning ball apparatus 20 is opened and is detected by the V winning switch 22, a continuation right is generated and the special variable winning ball apparatus 20 is opened again. The generation of the continuation right is allowed a predetermined number of times (for example, 15 rounds). Further, without providing the V winning area, the special variable winning ball apparatus 20 may be allowed to be released up to the last round of the determined number of rounds (for example, up to 15 rounds).

停止時の特別図柄表示器8における特別図柄が確率変動を伴う大当り図柄(確変図柄)である場合には、次に大当りになる確率が高くなる。すなわち、確変状態という遊技者にとってさらに有利な状態になる。   When the special symbol on the special symbol display 8 at the time of stoppage is a jackpot symbol (probability variation symbol) with a probability variation, the probability of the next jackpot increases. That is, it becomes a more advantageous state for the player in the probability variation state.

遊技球がゲート32を通過すると、普通図柄表示器10において普通図柄が可変表示される状態になる。また、普通図柄表示器10における停止図柄が所定の図柄(当り図柄)である場合に、可変入賞球装置15が所定時間だけ開状態になる。   When the game ball passes through the gate 32, the normal symbol display unit 10 enters a state in which the normal symbol is variably displayed. Further, when the stop symbol on the normal symbol display 10 is a predetermined symbol (winning symbol), the variable winning ball device 15 is opened for a predetermined time.

次に、パチンコ遊技機1の裏面の構造について図3を参照して説明する。図3は、遊技機を裏面から見た背面図である。   Next, the structure of the back surface of the pachinko gaming machine 1 will be described with reference to FIG. FIG. 3 is a rear view of the gaming machine as seen from the back side.

図3に示すように、遊技機裏面側では、可変表示装置9を制御する図柄制御用マイクロコンピュータが搭載された図柄制御基板80aを含む可変表示制御ユニット49、遊技制御用マイクロコンピュータ等が搭載された遊技制御基板(主基板)31が設置されている。また、球払出制御を行う払出制御用マイクロコンピュータ等が搭載された払出制御基板37が設置されている。なお、可変表示制御ユニットは、図柄制御基板80aとともに、各種装飾LED、装飾ランプ25、枠側に設けられている天枠ランプ28a、左枠ランプ28bおよび右枠ランプ28cを点灯制御し、スピーカ27からの音発生を制御する音/ランプ制御用マイクロコンピュータが搭載された音/ランプ制御基板を含む。   As shown in FIG. 3, on the back side of the gaming machine, a variable display control unit 49 including a symbol control board 80a on which a symbol control microcomputer for controlling the variable display device 9 is mounted, a game control microcomputer and the like are mounted. A game control board (main board) 31 is installed. In addition, a payout control board 37 on which a payout control microcomputer for performing ball payout control is mounted is installed. The variable display control unit controls lighting of the various decorative LEDs, the decorative lamp 25, the top frame lamp 28a, the left frame lamp 28b, and the right frame lamp 28c provided on the frame side together with the symbol control board 80a. A sound / lamp control board on which a sound / lamp control microcomputer for controlling sound generation from the sound is mounted.

さらに、DC30V、DC21V、DC12VおよびDC5Vを作成する電源回路が搭載された電源基板910やタッチセンサ基板91が設けられている。電源基板910は、大部分が主基板31と重なっているが、主基板31に重なることなく外部から視認可能に露出した露出部分がある。この露出部分には、遊技機1における主基板31および各制御基板(音/ランプ制御基板、図柄制御基板80aおよび払出制御基板37)や遊技機に設けられている各電気部品(電力が供給されることによって動作する部品)への電力供給を実行あるいは遮断するための電力供給許可手段としての電源スイッチが設けられている。さらに、露出部分における電源スイッチの内側(基板内部側)には、交換可能なヒューズが設けられている。   Further, a power supply substrate 910 and a touch sensor substrate 91 on which a power supply circuit for generating DC30V, DC21V, DC12V, and DC5V is mounted are provided. Although most of the power supply substrate 910 overlaps with the main substrate 31, there is an exposed portion that is exposed so as to be visible from the outside without overlapping the main substrate 31. This exposed portion is supplied with the main board 31 and each control board (sound / lamp control board, symbol control board 80a and payout control board 37) in the gaming machine 1 and each electrical component (electric power supplied to the gaming machine). A power switch is provided as a power supply permission means for executing or cutting off the power supply to the component operating by the operation. Furthermore, a replaceable fuse is provided inside the power switch in the exposed portion (inside the substrate).

なお、各制御基板には、制御用マイクロコンピュータを含む制御手段が搭載されている。制御手段は、遊技制御手段等からのコマンドとしての指令信号(制御信号)に従って遊技機に設けられている電気部品(遊技用装置:球払出装置97、可変表示装置9、ランプやLEDなどの発光体、スピーカ27等)を制御する。以下、主基板31を制御基板に含めて説明を行うことがある。その場合には、制御基板に搭載される制御手段は、遊技制御手段と、遊技制御手段等からの指令信号に従って遊技機に設けられている電気部品を制御する手段とのそれぞれを指す。また、主基板31以外のマイクロコンピュータが搭載された基板をサブ基板ということがある。   Each control board is equipped with control means including a control microcomputer. The control means is an electrical component (game device: ball payout device 97, variable display device 9, light emission from a lamp, LED, etc.) provided in the gaming machine according to a command signal (control signal) as a command from the game control means or the like. Body, speaker 27, etc.). Hereinafter, the main board 31 may be included in the control board for explanation. In that case, the control means mounted on the control board refers to each of the game control means and the means for controlling the electrical components provided in the gaming machine in accordance with a command signal from the game control means or the like. A substrate on which a microcomputer other than the main substrate 31 is mounted may be referred to as a sub-substrate.

遊技機裏面において、上方には、各種情報を遊技機外部に出力するための各端子を備えたターミナル基板160が設置されている。ターミナル基板160には、少なくとも、球切れ検出スイッチ167の出力を導入して外部出力するための球切れ用端子、賞球情報(賞球個数信号)を外部出力するための賞球用端子および球貸し情報(球貸し個数信号)を外部出力するための球貸し用端子が設けられている。また、中央付近には、主基板31からの各種情報を遊技機外部に出力するための各端子を備えた情報端子基板(情報出力基板)36が設置されている。   On the back side of the gaming machine, a terminal board 160 provided with terminals for outputting various information to the outside of the gaming machine is installed above. The terminal board 160 includes at least a ball break terminal for introducing the output of the ball break detection switch 167 and outputting it externally, a prize ball terminal and a ball for outputting prize ball information (prize ball number signal) to the outside. A ball lending terminal for externally outputting lending information (ball lending number signal) is provided. In addition, an information terminal board (information output board) 36 provided with terminals for outputting various information from the main board 31 to the outside of the gaming machine is installed near the center.

貯留タンク38に貯留された遊技球は誘導レール39を通り、カーブ樋を経て払出ケース40Aで覆われた球払出装置に至る。球払出装置の上部には、遊技媒体切れ検出手段としての球切れスイッチ187が設けられている。球切れスイッチ187が球切れを検出すると、球払出装置の払出動作が停止する。球切れスイッチ187は遊技球通路内の遊技球の有無を検出するスイッチであるが、貯留タンク38内の補給球の不足を検出する球切れ検出スイッチ167も誘導レール39における上流部分(貯留タンク38に近接する部分)に設けられている。球切れ検出スイッチ167が遊技球の不足を検知すると、遊技機設置島に設けられている補給機構から遊技機に対して遊技球の補給が行われる。   The game balls stored in the storage tank 38 pass through the guide rail 39 and reach the ball payout device covered with the payout case 40A through the curve rod. A ball break switch 187 as a game medium break detection means is provided on the upper part of the ball payout device. When the ball break switch 187 detects a ball break, the dispensing operation of the ball dispensing device stops. The ball break switch 187 is a switch for detecting the presence or absence of a game ball in the game ball passage, but the ball break detection switch 167 for detecting the shortage of supply balls in the storage tank 38 is also an upstream portion (storage tank 38). In the vicinity of the head). When the ball break detection switch 167 detects the shortage of game balls, the game machine is replenished to the game machine from the supply mechanism provided on the gaming machine installation island.

入賞にもとづく景品としての遊技球や球貸し要求にもとづく遊技球が多数払い出されて打球供給皿3が満杯になると、遊技球は、余剰球通路を経て余剰球受皿4に導かれる。さらに遊技球が払い出されると、感知レバー(図示せず)が貯留状態検出手段としての満タンスイッチ(図示せず)を押圧して、貯留状態検出手段としての満タンスイッチがオンする。その状態では、球払出装置内の払出モータの回転が停止して球払出装置の動作が停止するとともに打球発射装置の駆動も停止する。   When a large number of game balls as prizes based on winning a prize and game balls based on a ball lending request are paid out and the hitting ball supply tray 3 is full, the game balls are guided to the surplus ball receiving tray 4 through the surplus ball passage. Further, when the game ball is paid out, a sensing lever (not shown) presses a full tank switch (not shown) as the storage state detection means, and the full tank switch as the storage state detection means is turned on. In this state, the rotation of the payout motor in the ball payout device is stopped, the operation of the ball payout device is stopped, and the driving of the ball hitting device is also stopped.

図4は、主基板(遊技制御基板)31における回路構成の一例を示すブロック図である。なお、図4には、払出制御基板37、音/ランプ制御基板80bおよび図柄制御基板80a等も示されている。主基板31には、プログラムに従ってパチンコ遊技機1を制御する遊技制御用マイクロコンピュータ(遊技制御手段に相当)560が搭載されている。遊技制御用マイクロコンピュータ560は、ゲーム制御(遊技進行制御)用のプログラム等を記憶するROM54、ワークメモリとして使用される記憶手段としてのRAM55、プログラムに従って制御動作を行うCPU56およびI/Oポート部57を含む。この実施の形態では、ROM54およびRAM55は遊技制御用マイクロコンピュータ560に内蔵されている。すなわち、遊技制御用マイクロコンピュータ560は、1チップマイクロコンピュータである。1チップマイクロコンピュータには、少なくともRAM55が内蔵されていればよく、ROM54は外付けであっても内蔵されていてもよい。また、I/Oポート部57は、外付けであってもよい。   FIG. 4 is a block diagram showing an example of the circuit configuration of the main board (game control board) 31. FIG. 4 also shows a payout control board 37, a sound / lamp control board 80b, a symbol control board 80a, and the like. A game control microcomputer (corresponding to game control means) 560 for controlling the pachinko gaming machine 1 according to a program is mounted on the main board 31. The game control microcomputer 560 includes a ROM 54 for storing a game control (game progress control) program and the like, a RAM 55 as storage means used as a work memory, a CPU 56 for performing control operations in accordance with the program, and an I / O port unit 57. including. In this embodiment, the ROM 54 and the RAM 55 are built in the game control microcomputer 560. That is, the game control microcomputer 560 is a one-chip microcomputer. The one-chip microcomputer only needs to include at least the RAM 55, and the ROM 54 may be external or internal. The I / O port unit 57 may be externally attached.

なお、遊技制御用マイクロコンピュータ560においてCPU56がROM54に格納されているプログラムに従って制御を実行するので、以下、遊技制御用マイクロコンピュータ560(またはCPU56)が実行する(または、処理を行う)ということは、具体的には、CPU56がプログラムに従って制御を実行することである。このことは、主基板31以外の他の基板に搭載されているマイクロコンピュータについても同様である。   In the game control microcomputer 560, the CPU 56 executes control in accordance with the program stored in the ROM 54, so that the game control microcomputer 560 (or CPU 56) executes (or performs processing) hereinafter. Specifically, the CPU 56 executes control according to a program. The same applies to microcomputers mounted on substrates other than the main substrate 31.

また、ゲートスイッチ32a、始動口スイッチ14a、カウントスイッチ23、V入賞スイッチ22および各入賞口スイッチ29a,30a,33a,39aからの検出信号を基本回路53に与える入力ドライバ回路58も主基板31に搭載され、可変入賞球装置15を開閉するソレノイド16、特別可変入賞球装置を開閉するソレノイド21、および大入賞口内の経路を切り換えるためのソレノイド21Aを基本回路53からの指令に従って駆動する出力回路59も主基板31に搭載され、電源投入時に遊技制御用マイクロコンピュータ560をリセットするためのシステムリセット回路(図示せず)や、大当り遊技状態の発生を示す大当り情報等の情報出力信号をホールコンピュータ等の外部装置に対して出力する情報出力回路(図示せず)も主基板31に搭載されている。   Further, an input driver circuit 58 for supplying the basic circuit 53 with detection signals from the gate switch 32a, the start port switch 14a, the count switch 23, the V winning switch 22 and the winning port switches 29a, 30a, 33a and 39a is also provided on the main board 31. An output circuit 59 that drives the solenoid 16 that opens and closes the variable winning ball device 15, the solenoid 21 that opens and closes the special variable winning ball device, and the solenoid 21 A for switching the path in the special winning opening according to a command from the basic circuit 53. Is also mounted on the main board 31, and a system reset circuit (not shown) for resetting the game control microcomputer 560 when the power is turned on, and an information output signal such as jackpot information indicating the occurrence of a jackpot gaming state are output to a hall computer, etc. Information output circuit (not shown) ) It has also been installed in the main board 31.

この実施の形態では、音/ランプ制御基板80bに搭載されている音/ランプ制御手段(音/ランプ制御用マイクロコンピュータで構成される。)が、中継基板77を介して遊技制御用マイクロコンピュータ560からの演出制御コマンドを受信し、図柄制御用基板80aに転送する。そして、図柄制御基板80aに搭載されている図柄制御手段(図柄制御用マイクロコンピュータで構成される。)が、音/ランプ制御手段から演出制御コマンドを受信し、飾り図柄を可変表示する可変表示装置9の表示制御を行う。   In this embodiment, the sound / lamp control means (configured by a sound / lamp control microcomputer) mounted on the sound / lamp control board 80 b is connected to the game control microcomputer 560 via the relay board 77. The effect control command from is received and transferred to the symbol control board 80a. Then, the symbol control means (comprising a symbol control microcomputer) mounted on the symbol control board 80a receives the effect control command from the sound / lamp control means, and variably displays the decorative symbol. 9 display control is performed.

図5は、払出制御基板37および球払出装置97などの払出に関連する構成要素を示すブロック図である。図5に示すように、払出制御基板37には、払出制御用CPU371を含む払出制御用マイクロコンピュータ370が搭載されている。この実施の形態では、払出制御用マイクロコンピュータ370は、1チップマイクロコンピュータであり、少なくともRAMが内蔵されている。払出制御用マイクロコンピュータ370、RAM(図示せず)、払出制御用プログラムを格納したROM(図示せず)およびI/Oポート等は、払出制御手段を構成する。すなわち、払出制御手段は、払出制御用CPU371、RAMおよびROMを有する払出制御用マイクロコンピュータ370と、I/Oポートとで実現される。また、I/Oポートは、払出制御用マイクロコンピュータ370に内蔵されていてもよい。払出制御用マイクロコンピュータ370におけるRAMの少なくとも一部は、電源基板910に搭載されているバックアップ電源によって電源バックアップされている。この実施の形態では、全てのRAM領域が電源バックアップされているとする。よって、遊技機に対して電力供給がなされていないときにも、所定期間(バックアップ電源としてのコンデンサが放電してバックアップ電源が電力供給不能になるまで)は、RAMの記憶内容は保存される。   FIG. 5 is a block diagram showing components related to payout, such as the payout control board 37 and the ball payout device 97. As shown in FIG. 5, a payout control microcomputer 370 including a payout control CPU 371 is mounted on the payout control board 37. In this embodiment, the payout control microcomputer 370 is a one-chip microcomputer and incorporates at least a RAM. The payout control microcomputer 370, the RAM (not shown), the ROM (not shown) storing the payout control program, the I / O port, and the like constitute the payout control means. That is, the payout control means is realized by a payout control CPU 371, a payout control microcomputer 370 having a RAM and a ROM, and an I / O port. The I / O port may be built in the payout control microcomputer 370. At least a part of the RAM in the payout control microcomputer 370 is backed up by a backup power source mounted on the power supply board 910. In this embodiment, it is assumed that all RAM areas are backed up. Therefore, even when power is not supplied to the gaming machine, the storage contents of the RAM are preserved for a predetermined period (until the backup power supply cannot be supplied because the capacitor as the backup power supply is discharged).

球切れスイッチ187、満タンスイッチ48および払出個数カウントスイッチ301からの検出信号は、中継基板72を介して払出制御基板37のI/Oポート372fに入力される。なお、この実施の形態では、払出個数カウントスイッチ301からの検出信号は、払出制御用マイクロコンピュータ370に入力されたあと、I/Oポート372aおよび出力回路373Bを介して主基板31に出力される。   Detection signals from the ball break switch 187, the full switch 48, and the payout count switch 301 are input to the I / O port 372 f of the payout control board 37 via the relay board 72. In this embodiment, the detection signal from the payout number count switch 301 is input to the payout control microcomputer 370 and then output to the main board 31 via the I / O port 372a and the output circuit 373B. .

また、払出モータ位置センサ295からの検出信号は、中継基板72を介して払出制御基板37のI/Oポート372eに入力される。払出モータ位置センサ295は、払出モータ289の回転位置を検出するための発光素子(LED)と受光素子とによるセンサであり、遊技球が詰まったこと、すなわちいわゆる球噛みを検出するために用いられる。払出制御基板37に搭載されている払出制御用マイクロコンピュータ370は、球切れスイッチ187からの検出信号が球切れ状態を示していたり、満タンスイッチ48からの検出信号が満タン状態を示していると、球払出処理を停止する。   A detection signal from the payout motor position sensor 295 is input to the I / O port 372e of the payout control board 37 via the relay board 72. The payout motor position sensor 295 is a sensor comprising a light emitting element (LED) and a light receiving element for detecting the rotational position of the payout motor 289, and is used for detecting that the game ball is clogged, that is, so-called ball biting. . In the payout control microcomputer 370 mounted on the payout control board 37, the detection signal from the ball break switch 187 indicates that the ball is out of ball, or the detection signal from the full tank switch 48 indicates that the ball is full. Then, the ball payout process is stopped.

さらに、満タンスイッチ48からの検出信号が満タン状態を示していると、払出制御用マイクロコンピュータ370は、打球発射装置からの球発射を停止させるために、発射基板90に対してローレベルの満タン信号を出力する。発射基板90のAND回路91が出力する発射モータ94への発射モータ信号は、発射基板90から発射モータ94に伝えられる。払出制御用マイクロコンピュータ370からの満タン信号は、発射基板90に搭載されたAND回路91の入力側の一方に入力され、駆動信号生成回路92からの駆動信号は、AND回路91の入力側の他方に入力される。そして、AND回路91の発射モータ信号が発射モータ94に入力される。すなわち、払出制御用マイクロコンピュータ370が満タン信号を出力している間は、発射モータ94への発射モータ信号の出力が停止される。   Further, when the detection signal from the full tank switch 48 indicates a full state, the payout control microcomputer 370 has a low level with respect to the launch board 90 in order to stop the ball launch from the hitting ball launcher. A full tank signal is output. A launch motor signal output from the AND circuit 91 of the launch board 90 to the launch motor 94 is transmitted from the launch board 90 to the launch motor 94. The full signal from the payout control microcomputer 370 is input to one input side of the AND circuit 91 mounted on the launch board 90, and the drive signal from the drive signal generation circuit 92 is input to the input side of the AND circuit 91. Input to the other. Then, the firing motor signal of the AND circuit 91 is input to the firing motor 94. That is, while the payout control microcomputer 370 is outputting the full tank signal, the output of the firing motor signal to the firing motor 94 is stopped.

入賞口への遊技球の入賞があると、遊技制御用マイクロコンピュータ560のシリアル通信回路505(図7,54参照)から、払出指令信号として、払い出すべき賞球個数を示す賞球個数コマンドが出力(送信)される。賞球個数コマンドは、8ビットのデータ(2進8桁のデータ)によって構成され、非同期シリアル通信によって出力される。   When a game ball is won at the winning opening, a prize ball number command indicating the number of prize balls to be paid out is issued as a payout command signal from the serial communication circuit 505 (see FIGS. 7 and 54) of the game control microcomputer 560. Output (send). The award ball number command is composed of 8-bit data (binary 8-digit data) and is output by asynchronous serial communication.

賞球個数コマンドは、シリアル通信回路380(図54参照)に入力される。払出制御用マイクロコンピュータ370は、シリアル通信回路380を介して賞球個数コマンドを入力すると、賞球個数コマンドが示す個数の遊技球を払い出すために球払出装置97を駆動する制御を行う。なお、主基板31の出力回路67からは、主基板31が接続されていることを示す接続確認信号も出力される。また、賞球個数コマンドは、払出数を指定する払出指令信号に相当する。   The award ball number command is input to the serial communication circuit 380 (see FIG. 54). When a prize ball number command is input via the serial communication circuit 380, the payout control microcomputer 370 performs control for driving the ball payout device 97 to pay out the number of game balls indicated by the prize ball number command. A connection confirmation signal indicating that the main board 31 is connected is also output from the output circuit 67 of the main board 31. The prize ball number command corresponds to a payout command signal for designating the payout number.

また、電源基板910から、電源電圧が所定値以下の低下したことを示す電源断信号、およびRAMの内容をクリアするためのクリアスイッチが操作されたことを示すクリア信号とが、入力ポート372gに入力される。電源断信号とクリア信号とは、出力回路373Bを介して主基板31に出力される。そして、主基板31において、入力回路68およびI/Oポート57を介して遊技制御用マイクロコンピュータ560に入力される。   Also, a power-off signal indicating that the power supply voltage has dropped below a predetermined value and a clear signal indicating that a clear switch for clearing the contents of the RAM has been operated are supplied to the input port 372g from the power supply board 910. Entered. The power-off signal and the clear signal are output to the main board 31 via the output circuit 373B. Then, in the main board 31, the data is input to the game control microcomputer 560 via the input circuit 68 and the I / O port 57.

払出制御用マイクロコンピュータ370は、出力ポート372bを介して、賞球払出数を示す賞球情報信号および貸し球数を示す球貸し個数信号をターミナル基板(枠用外部端子基板と盤用外部端子基板とを含む)160に出力する。なお、出力ポート372bの外側に、ドライバ回路が設置されているが、図5では記載省略されている。   The payout control microcomputer 370 receives, via the output port 372b, a prize ball information signal indicating the number of prize balls to be paid and a ball lending number signal indicating the number of balls to be lent. Output to 160). A driver circuit is provided outside the output port 372b, but is not shown in FIG.

また、払出制御用マイクロコンピュータ370は、出力ポート372cを介して、7セグメントLEDによるエラー表示用LED374にエラー信号を出力する。さらに、出力ポート372bを介して、点灯/消灯を指示するための信号を賞球LED51および球切れLED52に出力する。なお、払出制御基板37の入力ポート372fには、エラー状態を解除するためのエラー解除スイッチ375からの検出信号が入力される。エラー解除スイッチ375は、ソフトウェアリセットによってエラー状態を解除するために用いられる。   Also, the payout control microcomputer 370 outputs an error signal to the error display LED 374 using a 7-segment LED via the output port 372c. Further, a signal for instructing turning on / off is output to the winning ball LED 51 and the ball running out LED 52 via the output port 372b. A detection signal from an error release switch 375 for releasing the error state is input to the input port 372f of the payout control board 37. The error cancel switch 375 is used to cancel the error state by software reset.

さらに、払出制御用マイクロコンピュータ370からの払出モータ289への駆動信号は、出力ポート372aおよび中継基板72を介して球払出装置97の払出機構部分における払出モータ289に伝えられる。なお、出力ポート372aの外側に、ドライバ回路(モータ駆動回路)が設置されているが、図6では記載省略されている。   Further, a drive signal from the payout control microcomputer 370 to the payout motor 289 is transmitted to the payout motor 289 in the payout mechanism portion of the ball payout device 97 via the output port 372a and the relay board 72. Although a driver circuit (motor drive circuit) is installed outside the output port 372a, the description is omitted in FIG.

遊技機に隣接して設置されているカードユニット50には、カードユニット制御用マイクロコンピュータが搭載されている。また、カードユニット50には、使用可表示ランプ、連結台方向表示器、カード投入表示ランプおよびカード挿入口が設けられている。インタフェース基板(中継基板)66には、打球供給皿3の近傍に設けられている度数表示LED60、球貸し可LED61、球貸しスイッチ62および返却スイッチ63が接続される。   A card unit control microcomputer is mounted on the card unit 50 installed adjacent to the gaming machine. In addition, the card unit 50 is provided with a usable display lamp, a connecting table direction indicator, a card insertion display lamp, and a card insertion slot. A frequency display LED 60, a ball lending LED 61, a ball lending switch 62, and a return switch 63 provided in the vicinity of the hitting ball supply tray 3 are connected to the interface board (relay board) 66.

インタフェース基板66からカードユニット50には、遊技者の操作に応じて、球貸しスイッチ62が操作されたことを示す球貸しスイッチ信号および返却スイッチ63が操作されたことを示す返却スイッチ信号が与えられる。また、カードユニット50からインタフェース基板66には、プリペイドカードの残高を示すカード残高表示信号および球貸し可表示信号が与えられる。カードユニット50と払出制御基板37の間では、接続信号(VL信号)、ユニット操作信号(BRDY信号)、球貸し要求信号(BRQ信号)、球貸し完了信号(EXS信号)およびパチンコ機動作信号(PRDY信号)が入力ポート372fおよび出力ポート372dを介して送受信される。カードユニット50と払出制御基板37の間には、インタフェース基板66が介在している。よって、接続信号(VL信号)等の信号は、図5に示すように、インタフェース基板66を介してカードユニット50と払出制御基板37の間で送受信されることになる。   A card lending switch signal indicating that the ball lending switch 62 has been operated and a return switch signal indicating that the return switch 63 has been operated are provided to the card unit 50 from the interface board 66 in accordance with the player's operation. . Further, a card balance display signal indicating a prepaid card balance and a ball lending display signal are given from the card unit 50 to the interface board 66. Between the card unit 50 and the payout control board 37, a connection signal (VL signal), a unit operation signal (BRDY signal), a ball lending request signal (BRQ signal), a ball lending completion signal (EXS signal) and a pachinko machine operation signal ( PRDY signal) is transmitted / received via the input port 372f and the output port 372d. An interface board 66 is interposed between the card unit 50 and the payout control board 37. Therefore, a signal such as a connection signal (VL signal) is transmitted and received between the card unit 50 and the payout control board 37 via the interface board 66 as shown in FIG.

パチンコ遊技機1の電源が投入されると、払出制御基板37に搭載されている払出制御用マイクロコンピュータ370は、カードユニット50にPRDY信号を出力する。また、カードユニット制御用マイクロコンピュータは、電源が投入されると、VL信号を出力する。払出制御用マイクロコンピュータ370は、VL信号の入力状態によってカードユニット50の接続状態/未接続状態を判定する。カードユニット50においてカードが受け付けられ、球貸しスイッチが操作され球貸しスイッチ信号が入力されると、カードユニット制御用マイクロコンピュータは、払出制御基板37にBRDY信号を出力する。この時点から所定の遅延時間が経過すると、カードユニット制御用マイクロコンピュータは、払出制御基板37にBRQ信号を出力する。   When the power of the pachinko gaming machine 1 is turned on, the payout control microcomputer 370 mounted on the payout control board 37 outputs a PRDY signal to the card unit 50. The card unit control microcomputer outputs a VL signal when the power is turned on. The payout control microcomputer 370 determines the connected / unconnected state of the card unit 50 according to the input state of the VL signal. When a card is received in the card unit 50, the ball lending switch is operated and a ball lending switch signal is input, the card unit control microcomputer outputs a BRDY signal to the payout control board 37. When a predetermined delay time elapses from this point, the card unit control microcomputer outputs a BRQ signal to the payout control board 37.

そして、払出制御用マイクロコンピュータ370は、カードユニット50に対するEXS信号を立ち上げ、カードユニット50からのBRQ信号の立ち下がりを検出すると、払出モータ289を駆動し、所定個の貸し球を遊技者に払い出す。そして、払出が完了したら、払出制御用マイクロコンピュータ370は、カードユニット50に対するEXS信号を立ち下げる。その後、カードユニット50からのBRDY信号がオン状態でないことを条件に、遊技制御手段から払出指令信号を受けると賞球払出制御を実行する。   Then, the payout control microcomputer 370 raises the EXS signal to the card unit 50 and, when detecting the fall of the BRQ signal from the card unit 50, drives the payout motor 289 to give a predetermined number of rental balls to the player. Pay out. When the payout is completed, the payout control microcomputer 370 causes the EXS signal to the card unit 50 to fall. Thereafter, on the condition that the BRDY signal from the card unit 50 is not in the ON state, the winning ball payout control is executed when a payout command signal is received from the game control means.

カードユニット50で用いられる電源電圧AC24Vは払出制御基板37から供給される。すなわち、カードユニット50に対する電源基板910からの電力供給は、払出制御基板37およびインタフェース基板66を介して行われる。この例では、インタフェース基板66内に配されているカードユニット50に対するAC24Vの電源供給ラインに、カードユニット50を保護するためのヒューズが設けられ、カードユニット50に所定電圧以上の電圧が供給されることが防止される。   The power supply voltage AC24V used in the card unit 50 is supplied from the payout control board 37. That is, power supply from the power supply board 910 to the card unit 50 is performed via the payout control board 37 and the interface board 66. In this example, a fuse for protecting the card unit 50 is provided in a 24 V AC power supply line for the card unit 50 arranged in the interface board 66, and a voltage higher than a predetermined voltage is supplied to the card unit 50. It is prevented.

また、この実施の形態では、カードユニット50が遊技機とは別体として遊技機に隣接して設置されている場合を例にするが、カードユニット50は遊技機と一体化されていてもよい。また、コイン投入に応じてその金額に応じた遊技球が貸し出されるような場合でも本発明を適用できる。   In this embodiment, the case where the card unit 50 is installed adjacent to the gaming machine as a separate body from the gaming machine is taken as an example, but the card unit 50 may be integrated with the gaming machine. . Further, the present invention can be applied even when a game ball corresponding to the amount of money is lent out in accordance with coin insertion.

図6は、中継基板77、音/ランプ制御基板80bおよび図柄制御基板80aの回路構成例を示すブロック図である。この実施の形態では、音/ランプ制御基板80bは、音出力装置27の音出力制御、各ランプ25,28a,28b,28cの表示制御を行う。また、図柄制御基板80aは、可変表示装置9の表示制御を行う。また、この実施の形態では、「演出制御」とは、可変表示装置9の表示制御や、スピーカ27の音出力制御、各ランプ25,28a,28b,28cの表示制御を行うことによって、遊技演出などの演出を行うことをいう。また、演出制御手段は、可変表示装置9の表示制御を行う図柄制御用マイクロコンピュータ100aと、スピーカ27の音出力制御、および各ランプ25,28a,28b,28cの表示制御を行う音/ランプ制御用マイクロコンピュータ100bとによって実現される。なお、この実施の形態では、音/ランプ制御用マイクロコンピュータ100bと図柄制御用マイクロコンピュータ100aの両方またはいずれか一方を指して、演出制御手段ということがある。また、音/ランプ制御基板80bおよび図柄制御基板80aを設けずに、演出制御に関して演出制御基板のみを設けてもよい。   FIG. 6 is a block diagram showing a circuit configuration example of the relay board 77, the sound / lamp control board 80b, and the symbol control board 80a. In this embodiment, the sound / lamp control board 80b performs sound output control of the sound output device 27 and display control of each lamp 25, 28a, 28b, 28c. The symbol control board 80a performs display control of the variable display device 9. In this embodiment, “effect control” means display control of the variable display device 9, sound output control of the speaker 27, and display control of the lamps 25, 28a, 28b, and 28c. It means performing such as. Further, the effect control means is a sound / lamp control for performing the display control of the variable display device 9, the sound output control of the speaker 27, and the display control of the lamps 25, 28a, 28b, 28c. This is realized by the microcomputer 100b. In this embodiment, the sound / lamp control microcomputer 100b and / or the symbol control microcomputer 100a may be referred to as production control means. Also, only the effect control board may be provided for effect control without providing the sound / lamp control board 80b and the symbol control board 80a.

音/ランプ制御基板80bは、音/ランプ制御用CPU101bおよびRAMを含む音/ランプ制御用マイクロコンピュータ100bを搭載している。なお、RAMは外付けであってもよい。音/ランプ制御基板80bにおいて、音/ランプ制御用CPU101bは、内蔵または外付けのROM(図示せず)に格納されたプログラムに従って動作し、中継基板77を介して入力される主基板31からの取込信号(演出制御INT信号)に応じて、入力ドライバ102および入力ポート103を介して演出制御コマンドを受信する。   The sound / lamp control board 80b is mounted with a sound / lamp control microcomputer 100b including a sound / lamp control CPU 101b and a RAM. The RAM may be externally attached. In the sound / lamp control board 80b, the sound / lamp control CPU 101b operates in accordance with a program stored in a built-in or external ROM (not shown), and from the main board 31 input via the relay board 77. In response to the capture signal (effect control INT signal), an effect control command is received via the input driver 102 and the input port 103.

演出制御コマンドおよび演出制御INT信号は、音/ランプ制御基板80bにおいて、まず、入力ドライバ102に入力する。入力ドライバ102は、中継基板77から入力された信号を音/ランプ制御基板80bの内部に向かう方向にしか通過させない(音/ランプ制御基板80bの内部から中継基板77への方向には信号を通過させない)信号方向規制手段としての単方向性回路でもある。   The effect control command and the effect control INT signal are first input to the input driver 102 on the sound / lamp control board 80b. The input driver 102 passes the signal input from the relay board 77 only in the direction toward the sound / lamp control board 80b (passes the signal in the direction from the sound / lamp control board 80b to the relay board 77). It is also a unidirectional circuit as signal direction regulating means.

中継基板77には、主基板31から入力された信号を音/ランプ制御基板80bに向かう方向にしか通過させない(音/ランプ制御基板80bから中継基板77への方向には信号を通過させない)信号方向規制手段としての単方向性回路74が搭載されている。単方向性回路として、例えばダイオードやトランジスタが使用される。図6には、ダイオードが例示されている。また、単方向性回路は、各信号毎に設けられる。さらに、単方向性回路である出力ポート571を介して主基板31から演出制御コマンドおよび演出制御INT信号が出力されるので、中継基板77から主基板31の内部に向かう信号が規制される。すなわち、中継基板77からの信号は主基板31の内部(遊技制御用マイクロコンピュータ560側)に入り込まない。なお、出力ポート571は、図4に示されたI/Oポート部57の一部である。また、出力ポート571の外側(中継基板77側)に、さらに、単方向性回路である信号ドライバ回路が設けられていてもよい。   A signal that allows the signal input from the main board 31 to pass through the relay board 77 only in the direction toward the sound / lamp control board 80b (does not pass the signal in the direction from the sound / lamp control board 80b to the relay board 77). A unidirectional circuit 74 as a direction regulating means is mounted. For example, a diode or a transistor is used as the unidirectional circuit. FIG. 6 illustrates a diode. A unidirectional circuit is provided for each signal. Furthermore, since the effect control command and the effect control INT signal are output from the main board 31 via the output port 571 that is a unidirectional circuit, the signal from the relay board 77 toward the inside of the main board 31 is restricted. That is, the signal from the relay board 77 does not enter the inside of the main board 31 (the game control microcomputer 560 side). The output port 571 is a part of the I / O port unit 57 shown in FIG. Further, a signal driver circuit that is a unidirectional circuit may be further provided outside the output port 571 (on the relay board 77 side).

さらに、音/ランプ制御用CPU101bは、ランプドライバ352に対してランプを駆動する信号を出力する。ランプドライバ352は、ランプを駆動する信号を増幅して天枠ランプ28a、左枠ランプ28b、右枠ランプ28cなどの枠側に設けられている各ランプに供給する。また、枠側に設けられている装飾ランプ25に供給する。   Further, the sound / lamp control CPU 101 b outputs a signal for driving the lamp to the lamp driver 352. The lamp driver 352 amplifies a signal for driving the lamp and supplies the amplified signal to each lamp provided on the frame side such as the top frame lamp 28a, the left frame lamp 28b, and the right frame lamp 28c. Further, it is supplied to a decorative lamp 25 provided on the frame side.

また、音/ランプ制御用CPU101bは、音声合成用IC173に対して音番号データを出力する。音声合成用IC173は、音番号データに応じた音声や効果音を発生し増幅回路175に出力する。増幅回路175は、音声合成用IC173の出力レベルを、ボリューム176で設定されている音量に応じたレベルに増幅した音声信号をスピーカ27に出力する。音声データROM174には、音番号データに応じた制御データが格納されている。音番号データに応じた制御データは、所定期間(例えば飾り図柄の変動期間)における効果音または音声の出力態様を時系列的に示すデータの集まりである。   Further, the sound / lamp control CPU 101b outputs sound number data to the speech synthesis IC 173. The voice synthesizing IC 173 generates a voice or a sound effect corresponding to the sound number data and outputs it to the amplifier circuit 175. The amplifier circuit 175 outputs an audio signal obtained by amplifying the output level of the speech synthesis IC 173 to a level corresponding to the volume set by the volume 176 to the speaker 27. The voice data ROM 174 stores control data corresponding to the sound number data. The control data corresponding to the sound number data is a collection of data indicating the sound effect or sound output mode in a time series in a predetermined period (for example, a decorative symbol variation period).

なお、ランプを駆動する信号および音番号データは、音/ランプ制御用CPU101bとランプドライバ352および音声合成IC173との間で、双方向通信(信号受信側から送信側に応答信号を送信するような通信)によって伝達される。   The signal for driving the lamp and the sound number data are communicated between the sound / lamp control CPU 101b, the lamp driver 352, and the speech synthesis IC 173 (a response signal is transmitted from the signal receiving side to the transmitting side). Communication).

また、音/ランプ制御用マイクロコンピュータ100bは、演出制御コマンド(例えば、変動パターンコマンド)にもとづいて、可変表示装置9を用いて行う演出内容を決定する。例えば、音/ランプ制御用マイクロコンピュータ100bは、可変表示装置9を用いて予告演出を行うか否かを決定する。また、例えば、音/ランプ制御用マイクロコンピュータ100bは、可変表示装置9を用いて行う予告演出の種類を決定する。   In addition, the sound / lamp control microcomputer 100b determines the contents of the effect to be performed using the variable display device 9 based on the effect control command (for example, the variation pattern command). For example, the sound / lamp control microcomputer 100b uses the variable display device 9 to determine whether to perform a notice effect. Further, for example, the sound / lamp control microcomputer 100 b determines the type of the notice effect to be performed using the variable display device 9.

なお、「予告演出」とは、大当りとなるまたはその可能性があることを事前(可変表示装置9において飾り図柄の停止図柄が導出表示される前に)に遊技者に報知するための演出をいう。例えば、変動中に異なった態様(速度や回転方向等)の変動を行ったりキャラクタ等を登場させたりすることにより大当りになる可能性があることを遊技者に報知する。   The “notice effect” is an effect for informing the player in advance (before the decorative symbol stop symbol is derived and displayed on the variable display device 9) that it is a big hit or is likely to be a big hit. Say. For example, the player is informed that there is a possibility of a big hit by changing a different mode (speed, direction of rotation, etc.) or making a character appear during the change.

また、音/ランプ制御用マイクロコンピュータ100bは、主基板31からの演出制御コマンド(例えば、表示結果指定コマンド)を、入出力ポート104を介して図柄制御基板80aに転送(送信)する。また、音/ランプ制御用マイクロコンピュータ100bは、決定した演出内容(予告演出を行うか否かや、予告演出の種類)を示す演出内容指定コマンドを生成する。また、音/ランプ制御用マイクロコンピュータ100bは、生成した演出内容指定コマンドを、入出力ポート104を介して図柄制御基板80aに送信する。   In addition, the sound / lamp control microcomputer 100 b transfers (transmits) an effect control command (for example, a display result designation command) from the main board 31 to the symbol control board 80 a via the input / output port 104. Further, the sound / lamp control microcomputer 100b generates an effect content designation command indicating the determined effect content (whether or not to perform the notice effect and the type of the notice effect). In addition, the sound / lamp control microcomputer 100 b transmits the generated effect content designation command to the symbol control board 80 a via the input / output port 104.

なお、音/ランプ制御用マイクロコンピュータ100bは、決定した演出内容(予告演出を行うか否かや、予告演出の種類)を、演出制御コマンド(変動パターンコマンドや表示結果指定コマンド)に付加してもよい。そして、音/ランプ制御用マイクロコンピュータ100bは、演出内容を付加した演出制御コマンドを、入出力ポート104を介して図柄制御基板80aに送信してもよい。   Note that the sound / lamp control microcomputer 100b adds the determined contents (whether or not to perform the notice effect and the type of the notice effect) to the effect control command (variation pattern command or display result designation command). Also good. Then, the sound / lamp control microcomputer 100 b may transmit an effect control command to which the effect content is added to the symbol control board 80 a via the input / output port 104.

図柄制御基板80aは、図柄制御用CPU101aおよびRAMを含む図柄制御用マイクロコンピュータ100aを搭載している。なお、RAMは外付けであってもよい。図柄制御基板80aにおいて、図柄制御用CPU101aは、内蔵または外付けのROM(図示せず)に格納されたプログラムに従って動作する。また、図柄制御用CPU101aは、音/ランプ制御用基板80bから受信した演出制御コマンドにもとづいて、VDP(ビデオディスプレイプロセッサ)109に、LCDを用いた可変表示装置9の表示制御を行わせる。   The symbol control board 80a is equipped with a symbol control microcomputer 100a including a symbol control CPU 101a and a RAM. The RAM may be externally attached. In the symbol control board 80a, the symbol control CPU 101a operates according to a program stored in a built-in or external ROM (not shown). Further, the symbol control CPU 101a causes the VDP (video display processor) 109 to perform display control of the variable display device 9 using the LCD, based on the effect control command received from the sound / lamp control board 80b.

図柄制御用CPU101aは、受信した演出制御コマンドに従ってキャラクタROM(図示せず)から必要なデータを読み出す。キャラクタROMは、可変表示装置9に表示される画像の中でも使用頻度の高いキャラクタ画像データ、具体的には、人物、文字、図形または記号等(飾り図柄を含む)をあらかじめ格納しておくためのものである。図柄制御用CPU101aは、キャラクタROMから読み出したデータをVDP109に出力する。VDP109は、図柄制御用CPU101aから入力されたデータにもとづいて表示制御を実行する。   The symbol control CPU 101a reads necessary data from a character ROM (not shown) in accordance with the received effect control command. The character ROM stores character image data frequently used among images displayed on the variable display device 9, specifically, a person, a character, a figure, a symbol, or the like (including decorative designs) in advance. Is. The symbol control CPU 101a outputs the data read from the character ROM to the VDP 109. The VDP 109 executes display control based on data input from the symbol control CPU 101a.

この実施の形態では、可変表示装置9の表示制御を行うVDP109が図柄制御基板80aに搭載されている。VDP109は、図柄制御用マイクロコンピュータ100aとは独立したアドレス空間を有し、そこにVRAMをマッピングする。VRAMは、VDPによって生成された画像データを展開するためのバッファメモリである。そして、VDP109は、VRAM内の画像データを可変表示装置9に出力する。なお、可変表示装置の数に対応した数のVDPを図柄制御基板80aに搭載するようにしてもよい。   In this embodiment, the VDP 109 that performs display control of the variable display device 9 is mounted on the symbol control board 80a. The VDP 109 has an address space independent of the symbol control microcomputer 100a, and maps a VRAM therein. The VRAM is a buffer memory for expanding image data generated by the VDP. Then, the VDP 109 outputs the image data in the VRAM to the variable display device 9. Note that a number of VDPs corresponding to the number of variable display devices may be mounted on the symbol control board 80a.

図7は、主基板31における回路構成および主基板31から音/ランプ制御基板80bに送信される演出制御コマンドの信号線を示すブロック図である。図7に示すように、この実施の形態では、主基板31が搭載する遊技制御用マイクロコンピュータ560は、演出制御信号送信用の8本の信号線CD0〜CD7を用いて、演出制御コマンドを音/ランプ制御基板80bに送信する。また、主基板31と音/ランプ制御基板80bとの間には、ストローブ信号を送受するための演出制御INT信号の信号線も配線されている。   FIG. 7 is a block diagram showing a circuit configuration of the main board 31 and signal lines of an effect control command transmitted from the main board 31 to the sound / lamp control board 80b. As shown in FIG. 7, in this embodiment, the game control microcomputer 560 mounted on the main board 31 uses eight signal lines CD0 to CD7 for transmitting the effect control signal to output the effect control command. / Send to lamp control board 80b. In addition, a signal line of an effect control INT signal for transmitting and receiving a strobe signal is also wired between the main board 31 and the sound / lamp control board 80b.

主基板31には、図7に示すように、始動口スイッチ14aからの配線が接続されている。また、主基板31には、大入賞口である特別可変入賞球装置20や、その他の入賞口への遊技球の入賞等を検出するための各種スイッチ29a,30a,33a,39aからの配線も接続されている。さらに、主基板31には、可変入賞球装置15を開閉するソレノイド16、特別可変入賞球装置20を開閉するソレノイド21および大入賞口内の経路を切り換えるためのソレノイド21Aへの配線が接続されている。   As shown in FIG. 7, wiring from the start port switch 14a is connected to the main board 31. The main board 31 is also provided with wiring from the special variable winning ball apparatus 20 which is a big winning opening, and various switches 29a, 30a, 33a, 39a for detecting the winning of game balls to other winning openings. It is connected. Further, the main board 31 is connected to a solenoid 16 for opening and closing the variable winning ball apparatus 15, a solenoid 21 for opening and closing the special variable winning ball apparatus 20, and a wiring to the solenoid 21A for switching the path in the special winning opening. .

主基板31は、遊技制御用マイクロコンピュータ560、入力ドライバ回路58および出力回路59を搭載する。遊技制御用マイクロコンピュータ560は、クロック回路501、システムリセット手段として機能するリセットコントローラ502、乱数回路503a,503b、ゲーム制御用のプログラム等を記憶するROM54、ワークメモリとして使用されるRAM55、プログラムに従って動作するCPU56、CPU56に割込要求信号(タイマ割込による割込要求信号)を送出するCTC504、払出制御基板37や音/ランプ制御基板80bが備えるマイクロコンピュータと非同期シリアル通信を行うシリアル通信回路505およびI/Oポート部57を内蔵する。   The main board 31 includes a game control microcomputer 560, an input driver circuit 58, and an output circuit 59. The game control microcomputer 560 operates in accordance with a clock circuit 501, a reset controller 502 that functions as a system reset means, a random number circuit 503a, 503b, a ROM 54 that stores a game control program, a RAM 55 that is used as a work memory, and a program. CPU 56, CTC 504 for sending an interrupt request signal (interrupt request signal by timer interrupt) to CPU 56, serial communication circuit 505 for performing asynchronous serial communication with the microcomputer provided in payout control board 37 and sound / lamp control board 80b, and An I / O port unit 57 is incorporated.

なお、この実施の形態では、シリアル通信回路505を内蔵するマイクロコンピュータを搭載した基板(例えば、主基板31)とは異なる基板(例えば、払出制御基板37や音/ランプ制御基板80b)のマイクロコンピュータとの通信にシリアル通信回路505を用いる場合を説明するが、シリアル通信回路505は、シリアル通信回路505を内蔵するマイクロコンピュータを搭載した基板が備える別のマイクロコンピュータとシリアル通信を行ってもよい。例えば、同じ構成の2つのマイクロコンピュータが同じ基板に搭載されている場合に、各マイクロコンピュータが内蔵するシリアル通信回路が相互にシリアル通信を行ってもよい。   In this embodiment, the microcomputer on a board (for example, the payout control board 37 or the sound / lamp control board 80b) different from the board (for example, the main board 31) on which the microcomputer incorporating the serial communication circuit 505 is mounted. Although the case where the serial communication circuit 505 is used for communication with the serial communication circuit 505 will be described, the serial communication circuit 505 may perform serial communication with another microcomputer included in the board on which the microcomputer incorporating the serial communication circuit 505 is mounted. For example, when two microcomputers having the same configuration are mounted on the same substrate, serial communication circuits built in the microcomputers may perform serial communication with each other.

クロック回路501は、システムクロック信号を2(=128)分周して生成した所定の周期の基準クロック信号CLKを、各乱数回路503a,503bに出力する。リセットコントローラ502は、ローレベルの信号が一定期間入力されたとき、CPU56および各乱数回路503a,503bに所定の初期化信号を出力して、遊技制御用マイクロコンピュータ560をシステムリセットする。 The clock circuit 501 outputs a reference clock signal CLK having a predetermined period generated by dividing the system clock signal by 2 7 (= 128) to the random number circuits 503a and 503b. When a low level signal is input for a predetermined period, the reset controller 502 outputs a predetermined initialization signal to the CPU 56 and the random number circuits 503a and 503b to reset the game control microcomputer 560.

また、この実施の形態では、図7に示すように、遊技制御用マイクロコンピュータ560は、発生可能な乱数の値の範囲が異なる2つの乱数回路503a,503bを搭載する。乱数回路503aは、12ビットの疑似乱数を発生する乱数回路(以下、12ビット乱数回路ともいう)である。12ビット乱数回路503aは、12ビットで発生できる範囲(すなわち、0から4095までの範囲)の値の乱数を発生する機能を備える。また、乱数回路503bは、16ビットの疑似乱数を発生する乱数回路(以下、16ビット乱数回路ともいう)である。16ビット乱数回路503bは、16ビットで発生できる範囲(すなわち、0から65535までの範囲)の値の乱数を発生する機能を備える。なお、この実施の形態では、遊技制御用マイクロコンピュータ560が2つの乱数回路を内蔵する場合を説明するが、遊技制御用マイクロコンピュータ560は、3以上の乱数回路を内蔵してもよい。また、この実施の形態では、12ビット乱数回路503aおよび16ビット乱数回路503bを包括的に表現する場合、または、12ビット乱数回路503aと16ビット乱数回路503bとのうちいずれかを指す場合に、乱数回路503という。   Further, in this embodiment, as shown in FIG. 7, the game control microcomputer 560 includes two random number circuits 503a and 503b having different ranges of random number values that can be generated. The random number circuit 503a is a random number circuit (hereinafter also referred to as a 12-bit random number circuit) that generates a 12-bit pseudo-random number. The 12-bit random number circuit 503a has a function of generating a random number having a value within a range that can be generated by 12 bits (that is, a range from 0 to 4095). The random number circuit 503b is a random number circuit (hereinafter also referred to as a 16-bit random number circuit) that generates a 16-bit pseudo random number. The 16-bit random number circuit 503b has a function of generating a random number having a value in a range that can be generated in 16 bits (that is, a range from 0 to 65535). In this embodiment, the case where the game control microcomputer 560 includes two random number circuits is described. However, the game control microcomputer 560 may include three or more random number circuits. In this embodiment, when the 12-bit random number circuit 503a and the 16-bit random number circuit 503b are comprehensively expressed, or when indicating either the 12-bit random number circuit 503a or the 16-bit random number circuit 503b, This is called a random number circuit 503.

次に、乱数回路503の構成について説明する。図8は、乱数回路503の構成例を示すブロック図である。なお、この実施の形態において、12ビット乱数回路503aと16ビット乱数回路503bとの基本的な構成は同じである。図8に示すように、乱数回路503は、カウンタ521、比較器522、カウント値順列変更回路523、クロック信号出力回路524、カウント値更新信号出力回路525、乱数値読取信号出力回路526、乱数更新方式選択信号出力回路527、セレクタ528、乱数回路起動信号出力回路530、乱数値記憶回路531、反転回路532、ラッチ信号生成回路533およびタイマ回路534とを含む。   Next, the configuration of the random number circuit 503 will be described. FIG. 8 is a block diagram illustrating a configuration example of the random number circuit 503. In this embodiment, the basic configurations of the 12-bit random number circuit 503a and the 16-bit random number circuit 503b are the same. As shown in FIG. 8, the random number circuit 503 includes a counter 521, a comparator 522, a count value permutation changing circuit 523, a clock signal output circuit 524, a count value update signal output circuit 525, a random value read signal output circuit 526, a random number update. A system selection signal output circuit 527, a selector 528, a random number circuit activation signal output circuit 530, a random value storage circuit 531, an inversion circuit 532, a latch signal generation circuit 533, and a timer circuit 534 are included.

この実施の形態では、乱数回路503は、複数種類の識別情報の可変表示の表示結果を特定の表示結果とするか否か(例えば、特別図柄表示装置8の表示図柄の組み合わせを大当り図柄の組み合わせとするか否か)を判定するための大当り判定用の乱数を発生する。そして、遊技制御用マイクロコンピュータ560のCPU56は、乱数回路503が発生した乱数にもとづいて特定の表示結果とすると判定すると、遊技状態を遊技者にとって有利な特定遊技状態(例えば、大当り遊技状態)に移行させる。   In this embodiment, the random number circuit 503 determines whether the display result of variable display of a plurality of types of identification information is a specific display result (for example, the combination of display symbols of the special symbol display device 8 is a combination of jackpot symbols) A random number for jackpot determination is generated. When the CPU 56 of the game control microcomputer 560 determines that the specific display result is based on the random number generated by the random number circuit 503, the game state is changed to a specific game state advantageous to the player (for example, a big hit game state). Transition.

カウンタ521は、セレクタ528によって選択された所定の信号を入力し、セレクタ528から入力する信号に応答してカウント値Cを出力する。この場合、カウンタ521は、所定の初期値を入力し、カウント値Cを一定の規則に従って初期値から所定の最終値まで循環的に更新して出力する。また、カウンタ521は、カウント値Cを最終値まで更新すると、カウント値Cを最終値まで更新した旨を示す通知信号をCPU56に出力する。この実施の形態では、カウンタ521から通知信号が出力されると、CPU56によって初期値が更新される。   The counter 521 receives the predetermined signal selected by the selector 528 and outputs a count value C in response to the signal input from the selector 528. In this case, the counter 521 inputs a predetermined initial value, cyclically updates the count value C from the initial value to a predetermined final value according to a certain rule, and outputs it. Further, when the count value C is updated to the final value, the counter 521 outputs a notification signal indicating that the count value C has been updated to the final value to the CPU 56. In this embodiment, when a notification signal is output from the counter 521, the CPU 56 updates the initial value.

この実施の形態において、カウンタ521は、セレクタ528から信号を入力するごとに(セレクタ528からの信号における立ち上がりエッヂが入力されるごとに)、カウント値Cを「0」から「4095」まで1ずつカウントアップする。また、カウンタ521は、カウント値Cを「4095」までカウントアップすると、カウント値Cを最終値まで更新した旨を示す通知信号をCPU56に出力する。すると、CPU56は、カウンタ521から通知信号を入力し、初期値を更新する。そして、カウンタ521は、CPU56によって更新された初期値から「4095」まで、再びカウント値Cをカウントアップする。また、「4095」までカウントアップすると、カウンタ521は、再び「0」からカウントを開始する。そして、カウンタ521は、更新後の初期値の1つ前の値(最終値)までカウントアップすると、通知信号をCPU56に出力する。なお、この実施の形態では、比較器522は、後述するように、全てのカウント値を入力すると通知信号をカウンタ521に出力する。この場合、カウンタ521は、比較器522から通知信号を入力すると、カウント値をリセットして「0」にする。   In this embodiment, every time a signal is input from the selector 528 (every time a rising edge in the signal from the selector 528 is input), the counter 521 increments the count value C from “0” to “4095” by one. Count up. Further, when the counter 521 counts up the count value C to “4095”, the counter 521 outputs a notification signal indicating that the count value C has been updated to the final value to the CPU 56. Then, the CPU 56 inputs a notification signal from the counter 521 and updates the initial value. Then, the counter 521 counts up the count value C again from the initial value updated by the CPU 56 to “4095”. Further, when counting up to “4095”, the counter 521 starts counting from “0” again. Then, the counter 521 outputs a notification signal to the CPU 56 when it counts up to a value (final value) immediately before the updated initial value. In this embodiment, the comparator 522 outputs a notification signal to the counter 521 when all count values are input, as will be described later. In this case, when the notification signal is input from the comparator 522, the counter 521 resets the count value to “0”.

なお、比較器522は、入力したカウント値が乱数最大値設定レジスタ535に設定されている乱数最大値より大きいか否かを判断し、カウント値が乱数最大値より大きい(乱数最大値を超えた)と判断すると、通知信号をカウンタ521に出力してもよい。この場合、例えば、比較器522は、カウント値が乱数最大値を超えたと判断すると、クロック信号出力回路524が次に乱数発生用クロック信号SI1を出力する前に、通知信号をカウンタ521に出力する。例えば、乱数最大値設定レジスタ535に乱数最大値「256」が設定されている場合を考える。この場合、カウンタ521が「0」から「256」までカウントアップし、さらにカウント値「257」を出力すると、比較器522は、入力したカウント値「257」が乱数最大値「256」を超えたと判断し、カウンタ521に通知信号を出力する。比較器522から通知信号を入力すると、カウンタ521は、クロック信号出力回路524からの乱数発生用クロック信号SI1の入力を待つことなく、カウント値を「258」に更新し出力する。以上の処理を繰り返し実行することによって、比較器522は、カウント値「257」から「4095」まで入力している間、カウント値が乱数最大値を超えていると判断して、繰り返しカウンタ521に通知信号を出力する。そして、カウンタ521は、比較器522から通知信号を入力している間、クロック信号出力回路524からの乱数発生用クロック信号SI1の入力を待つことなく、カウント値を繰り返し更新し出力する。そのようにすることによって、クロック信号出力回路524が次に乱数発生用クロック信号SI1を出力するまでの間に、「257」から「4095」までカウント値を高速にカウントアップさせるように制御し、「257」から「4095」までの乱数値を読み飛ばす(乱数値記憶回路531に記憶させない)ように制御する。   The comparator 522 determines whether the input count value is larger than the random number maximum value set in the random number maximum value setting register 535, and the count value is larger than the random number maximum value (exceeded the random number maximum value). ), A notification signal may be output to the counter 521. In this case, for example, when the comparator 522 determines that the count value exceeds the random number maximum value, the notification signal is output to the counter 521 before the clock signal output circuit 524 next outputs the random number generation clock signal SI1. . For example, consider a case where the random number maximum value “256” is set in the random number maximum value setting register 535. In this case, when the counter 521 counts up from “0” to “256” and further outputs the count value “257”, the comparator 522 determines that the input count value “257” exceeds the random number maximum value “256”. Determine and output a notification signal to the counter 521. When the notification signal is input from the comparator 522, the counter 521 updates the count value to “258” and outputs it without waiting for the input of the random number generation clock signal SI1 from the clock signal output circuit 524. By repeatedly executing the above processing, the comparator 522 determines that the count value exceeds the random number maximum value while inputting from the count value “257” to “4095”. Output a notification signal. The counter 521 repeatedly updates and outputs the count value without waiting for the input of the random number generation clock signal SI1 from the clock signal output circuit 524 while the notification signal is input from the comparator 522. By doing so, until the clock signal output circuit 524 next outputs the random number generation clock signal SI1, the count value is controlled to be counted up from “257” to “4095” at a high speed, Control is performed so that random numbers from “257” to “4095” are skipped (not stored in the random value storage circuit 531).

カウント値順列変更回路523は、カウント値順列変更レジスタ(RSC)536、更新規則選択レジスタ(RRC)542および更新規則メモリ543を含む。カウント値順列変更レジスタ536は、カウンタ521がカウントアップするカウント値Cの更新順である順列(初期値から最終値までの並び順)を変更させるためのカウント値順列変更データ「01h」を格納する。カウント値順列変更回路523は、カウント値順列変更レジスタ536に数値順列変更データ「01h」が格納されているとき、カウンタ521がカウントアップして更新するカウント値Cの順列を、カウント値順列変更データ「01h」が格納されていないときとは異なる順列に変更する。この場合、カウント値順列変更回路523は、数値順列変更データ「01h」が格納されているとき、カウント値の順列の変更に用いる更新規則を切り換える。また、カウント値の順列の変更に用いる更新規則を切り換えた後に、カウンタ521がカウント値の更新を開始すると、カウント値順列変更レジスタ536のカウント値順列変更データは、CPU56によって、「01h」から初期値である「0(=00h)」に戻される(クリアされる)。   The count value permutation change circuit 523 includes a count value permutation change register (RSC) 536, an update rule selection register (RRC) 542, and an update rule memory 543. The count value permutation change register 536 stores count value permutation change data “01h” for changing the permutation (order of arrangement from the initial value to the final value), which is the update order of the count value C counted up by the counter 521. . When the numerical value permutation change data “01h” is stored in the count value permutation change register 536, the count value permutation change circuit 523 displays the count value C permutation that the counter 521 counts up and updates. Change to a different permutation from when “01h” is not stored. In this case, when the numerical value permutation change data “01h” is stored, the count value permutation changing circuit 523 switches the update rule used for changing the permutation of the count values. When the counter 521 starts updating the count value after switching the update rule used for changing the count value permutation, the count value permutation change data in the count value permutation change register 536 is initialized from “01h” by the CPU 56. The value is returned to “0 (= 00h)” (cleared).

なお、CPU56によってカウント値順列変更データをクリアするのでなく、乱数回路503側でカウント値順列変更データをクリアするようにしてもよい。例えば、カウント値順列変更レジスタ536にカウント値順列変更データ「01h」が書き込まれたことにもとづいて、更新規則選択レジスタ(RRC)542にレジスタ値が設定されると、カウント値順列変更回路523は、カウント値順列変更レジスタ536のレジスタ値をクリアするようにしてもよい。   Instead of clearing the count value permutation data by the CPU 56, the random number circuit 503 may clear the count value permutation data. For example, when the register value is set in the update rule selection register (RRC) 542 based on the count value permutation change data “01h” being written in the count value permutation change register 536, the count value permutation change circuit 523 The register value of the count value permutation change register 536 may be cleared.

図9は、更新規則選択レジスタ542の例を示す説明図である。更新規則選択レジスタ542は、カウンタ521が出力するカウント値の並び順の並べ替え(順列の変更)に用いる更新規則を設定するレジスタである。この実施の形態では、更新規則選択レジスタ542にレジスタ値が設定されることによって、カウンタ521が出力するカウント値の順列の変更に用いる更新規則が設定される。図9に示すように、更新規則選択レジスタ542は、8ビットレジスタであり、初期値が「0(=00h)」に設定されている。また、更新規則選択レジスタ542は、ビット0〜ビット3が書込および読出ともに可能な状態に構成されている。また、更新規則選択レジスタ542は、ビット4〜ビット7が書込および読出ともに不可能な状態に構成されている。したがって、更新規則選択レジスタ542のビット4〜ビット7に値を書き込む制御を行っても無効とされ、ビット4〜ビット7から読み出す値は全て「0(=0000b)」である。   FIG. 9 is an explanatory diagram illustrating an example of the update rule selection register 542. The update rule selection register 542 is a register that sets an update rule used for rearranging the order of count values output from the counter 521 (changing the permutation). In this embodiment, an update rule used to change the permutation of count values output from the counter 521 is set by setting a register value in the update rule selection register 542. As shown in FIG. 9, the update rule selection register 542 is an 8-bit register, and the initial value is set to “0 (= 00h)”. The update rule selection register 542 is configured in a state where bits 0 to 3 can be written and read. In addition, the update rule selection register 542 is configured in a state where bits 4 to 7 cannot be written or read. Therefore, even if control is performed to write a value to bits 4 to 7 of the update rule selection register 542, it is invalid, and all the values read from bits 4 to 7 are “0 (= 0000b)”.

更新規則選択レジスタ542の値(レジスタ値)は、カウント値順列変更レジスタ536にカウント値順列変更データ「01h」が書き込まれたことに応じて、レジスタ値が「0(=00h)」から「15(=0Fh)」まで循環的に更新される。すなわち、カウント値順列変更レジスタ536にカウント値順列データ「01h」が書き込まれるごとに、更新規則選択レジスタ542のレジスタ値は、「0」から「1」ずつ加算され、「15」になると再び「0」に戻る。   The value (register value) of the update rule selection register 542 is changed from “0 (= 00h)” to “15” in response to the count value permutation change data “01h” being written in the count value permutation change register 536. (= 0Fh) ”is updated cyclically. That is, each time the count value permutation data “01h” is written to the count value permutation change register 536, the register value of the update rule selection register 542 is incremented by “1” from “0”. Return to "0".

図10は、更新規則メモリ543の例を示す説明図である。図10に示すように、更新規則メモリ543は、更新規則選択レジスタ542の値(レジスタ値)と、カウント値の更新規則とを対応付けて格納している。図10に示す例では、例えば、更新規則選択レジスタ542にレジスタ値1が設定されている場合、更新規則Bを用いて、カウンタ521が出力するカウント値の順列が変更されることが分かる。なお、図10において、更新規則Aは、カウンタ521がカウント値Cを更新する規則と同一の更新規則であり、レジスタ値「0」に対応づけて更新規則メモリ543に格納される。また、更新規則メモリ543には、カウンタ521がカウント値Cを更新する更新規則とは異なる更新規則B〜Pが、レジスタ値「1」〜「15」に対応づけて格納される。   FIG. 10 is an explanatory diagram showing an example of the update rule memory 543. As shown in FIG. 10, the update rule memory 543 stores the value (register value) of the update rule selection register 542 and the count value update rule in association with each other. In the example shown in FIG. 10, for example, when the register value 1 is set in the update rule selection register 542, it can be seen that the permutation of the count values output by the counter 521 is changed using the update rule B. In FIG. 10, the update rule A is the same update rule as that by which the counter 521 updates the count value C, and is stored in the update rule memory 543 in association with the register value “0”. Also, in the update rule memory 543, update rules B to P different from the update rule in which the counter 521 updates the count value C are stored in association with the register values “1” to “15”.

カウント値順列変更回路523は、カウント値順列変更レジスタ536にカウント値順列変更データ「01h」が書き込まれている場合、まず、カウンタ521からカウント値の最終値「4095」が最初に入力されるまで、現在設定されている更新規則に従って、そのままカウント値を出力する。そして、カウント値順列変更回路523は、カウンタ521からカウント値の最終値「4095」を入力すると、カウント値の更新規則を変更する。なお、CPU56によって初期値が変更されている場合には、カウント値順列変更回路523は、カウンタ521から変更後の最終値(初期値の1つ前の値)まで入力すると、カウント値の更新規則を変更することになる。   When the count value permutation change data “01h” is written in the count value permutation change register 536, the count value permutation change circuit 523 first counts from the counter 521 until the final count value “4095” is first input. The count value is output as it is according to the currently set update rule. When the count value permutation changing circuit 523 receives the final count value “4095” from the counter 521, the count value permutation changing circuit 523 changes the count value update rule. When the initial value has been changed by the CPU 56, the count value permutation changing circuit 523 inputs the final value after the change (the value immediately before the initial value) from the counter 521, and updates the count value. Will be changed.

カウント値順列変更回路523は、更新規則選択レジスタ542のレジスタ値に対応する更新規則を更新規則メモリ543から選択し、カウント値の順列の変更に用いる更新規則として設定する。また、カウント値順列変更回路523は、カウンタ521によって再び初期値「0」から順にカウント値の更新が開始されると、設定した更新規則に従って、カウント値の初期値から最終値までの順列を変更する。なお、CPU56によって初期値が変更されている場合には、カウント値順列変更回路523は、カウンタ521によって変更後の初期値から順にカウント値の更新が開始されると、設定した更新規則に従って、カウント値の初期値から最終値までの順列を変更することになる。そして、カウント値順列変更回路523は、変更した順列に従ってカウント値を出力する。   The count value permutation change circuit 523 selects an update rule corresponding to the register value of the update rule selection register 542 from the update rule memory 543, and sets it as an update rule used for changing the count value permutation. The count value permutation changing circuit 523 changes the permutation from the initial value of the count value to the final value according to the set update rule when the counter 521 starts updating the count value again from the initial value “0”. To do. When the initial value is changed by the CPU 56, the count value permutation changing circuit 523 starts counting in accordance with the set update rule when the counter 521 starts updating the count value in order from the changed initial value. The permutation from the initial value to the final value will be changed. Then, the count value permutation change circuit 523 outputs a count value according to the changed permutation.

なお、この実施の形態では、後述する乱数最大値設定レジスタ535に乱数最大値が設定されていることによって、発生させる乱数の最大値が制限されている場合、カウント値順列変更回路523は、カウント値Cを乱数最大値以下に制限して順列を変更して出力する。例えば、乱数最大値設定レジスタ535に乱数最大値「256」が設定されているものとし、カウント値順列変更回路523が、更新規則Aから更新規則Bに変更して、カウント値の順列を変更するものとする。この場合、カウント値順列変更回路523は、比較器522の乱数最大値設定レジスタ535に設定されている乱数最大値「256」にもとづいて、更新規則Bに従って、カウント値の順列を「256→255→・・・→0」に変更して出力する。   In this embodiment, when the maximum random number to be generated is limited by setting the random number maximum value in a random number maximum value setting register 535 described later, the count value permutation changing circuit 523 counts The value C is limited to the maximum random number or less, and the permutation is changed and output. For example, it is assumed that the random number maximum value “256” is set in the random number maximum value setting register 535, and the count value permutation changing circuit 523 changes the update rule A to the update rule B to change the permutation of the count values. Shall. In this case, the count value permutation changing circuit 523 changes the count value permutation to “256 → 255” in accordance with the update rule B based on the random number maximum value “256” set in the random number maximum value setting register 535 of the comparator 522. → → → 0 "and output.

以上のように、カウント値順列変更回路523は、カウント値順列変更レジスタ536にカウント値順列変更データ「01h」が書き込まれている場合、更新規則を切り替えて用いることによって、カウント値Cの順列を変更して出力する。そのため、乱数回路503が生成する乱数のランダム性を向上させることができる。   As described above, when the count value permutation change data “01h” is written in the count value permutation change register 536, the count value permutation change circuit 523 switches the update rule to use the permutation of the count value C. Change and output. Therefore, the randomness of the random number generated by the random number circuit 503 can be improved.

図11は、カウント値順列変更回路523が、カウンタ521が出力するカウント値の順列を変更する場合の例を示す説明図である。図11に示すように、CPU56は、所定のタイミングで、カウント値順列変更データ「01h」をカウント値順列変更レジスタ536に書き込む。すると、更新規則選択レジスタ542のレジスタ値が1加算される。例えば、更新規則選択レジスタ542のレジスタ値が「0」から「1」に更新される。レジスタ値が更新されると、カウント値順列変更回路523は、カウンタ521から最初にカウント値の最終値「4095」が入力されるまで、更新前のレジスタ値「0」に対応する「更新規則A」に従ってカウント値を更新して出力する。このとき、カウント値順列変更回路523は、更新規則Aに従って、「0→1→・・・→4095」の順列でカウント値を出力する。   FIG. 11 is an explanatory diagram illustrating an example in which the count value permutation changing circuit 523 changes the permutation of the count values output from the counter 521. As shown in FIG. 11, the CPU 56 writes the count value permutation change data “01h” into the count value permutation change register 536 at a predetermined timing. Then, 1 is added to the register value of the update rule selection register 542. For example, the register value of the update rule selection register 542 is updated from “0” to “1”. When the register value is updated, the count value permutation changing circuit 523 updates the “update rule A” corresponding to the register value “0” before the update until the final value “4095” of the count value is input from the counter 521 for the first time. The count value is updated according to "." At this time, the count value permutation changing circuit 523 outputs the count values in a permutation of “0 → 1 →... → 4095” according to the update rule A.

カウンタ521からカウント値の最終値「4095」が入力されると、カウント値順列変更回路523は、更新規則メモリ543から、更新後のレジスタ値「1」に対応する「更新規則B」を選択して設定する。カウント値順列変更回路523は、カウンタ521から再び初期値「0」以降のカウント値の入力を開始すると、選択設定した「更新規則B」に従って、カウント値の順列を変更して出力する。本例では、カウント値順列変更回路523は、順列を「0→1→・・・→4095」から「4095→4094→・・・→0」に変更して、カウント値を出力する。   When the final value “4095” of the count value is input from the counter 521, the count value permutation changing circuit 523 selects “update rule B” corresponding to the updated register value “1” from the update rule memory 543. To set. When the count value permutation changing circuit 523 starts to input the count values after the initial value “0” from the counter 521 again, the count value permutation changing circuit 523 changes the permutation of the count values according to the “update rule B” selected and set. In this example, the count value permutation changing circuit 523 changes the permutation from “0 → 1 →... → 4095” to “4095 → 4094 →... → 0” and outputs the count value.

その後、カウント値順列変更レジスタ536は、後述するように、カウント値順列変更回路523が切り替え後の更新規則に従ってカウント値の更新動作を開始したことに応じてリセットされる。そして、次にカウント値順列変更データ「01h」がカウント値順列変更レジスタ536に書き込まれるまで、カウント値順列変更回路523は、「4095→4094→・・・→0」のままの順列で、カウント値を出力し続ける。   Thereafter, the count value permutation change register 536 is reset in response to the count value permutation change circuit 523 starting the count value updating operation according to the updated update rule, as will be described later. The count value permutation change circuit 523 then counts the permutations that remain “4095 → 4094 →... → 0” until the count value permutation change data “01h” is written to the count value permutation change register 536 next time. Continue to output values.

CPU56によってカウント値順列変更データ「01h」がカウント値順列変更レジスタ536に再度書き込まれると、カウント値順列変更レジスタ536のレジスタ値が「1」から「2」に更新される。そして、カウンタ521からカウント値の最終値「4095」を入力すると、カウント値順列変更回路523は、更新規則メモリ543から、レジスタ値「2」に対応する「更新規則C」を選択して設定する。カウント値順列変更回路523は、カウンタ521から再び初期値「0」以降のカウント値の入力を開始すると、選択設定した「更新規則C」に従って、カウント値の順列を更新して出力する。本例では、カウント値順列変更回路523は、順列を「4095→4094→・・・→0」から「1→3→…→4095→0→・・・→4094」に変更して、カウント値を出力する。   When the count value permutation change data “01h” is written again to the count value permutation change register 536 by the CPU 56, the register value of the count value permutation change register 536 is updated from “1” to “2”. When the final value “4095” of the count value is input from the counter 521, the count value permutation changing circuit 523 selects and sets “update rule C” corresponding to the register value “2” from the update rule memory 543. . When the count value permutation changing circuit 523 starts to input count values after the initial value “0” again from the counter 521, the count value permutation changing circuit 523 updates and outputs the count value permutation according to the “update rule C” selected and set. In this example, the count value permutation changing circuit 523 changes the permutation from “4095 → 4094 →... → 0” to “1 → 3 →... → 4095 → 0 →. Is output.

以上のように、カウント値順列変更レジスタ536をリセットした後、カウント値順列データ「01h」をカウント値順列変更レジスタ536に再度書き込むことによって、カウント値の順列をさらに変更することができる。   As described above, after the count value permutation change register 536 is reset, the count value permutation data “01h” is written again in the count value permutation change register 536, so that the count value permutation can be further changed.

図12は、カウント値順列変更レジスタ536の例を示す説明図である。カウント値順列変更レジスタ536は、カウンタ521がカウントアップするカウント値の順列を変更させるためのカウント値順列変更データ「01h」を設定するレジスタである。図12に示すように、カウント値順列変更レジスタ536は、読出可能な8ビットレジスタであり、初期値が「0(=00h)」に設定されている。また、カウント値順列変更レジスタ536は、ビット0だけが書込および読出ともに可能な状態に構成されている。すなわち、カウント値順列変更レジスタ536は、ビット1〜ビット7が書込および読出ともに不可能な状態に構成されている。したがって、カウント値順列変更レジスタ536のビット1〜ビット7に値を書き込む制御を行っても無効とされ、ビット1〜ビット7から読み出す値は全て「0(=0000000b)」である。   FIG. 12 is an explanatory diagram illustrating an example of the count value permutation change register 536. The count value permutation change register 536 is a register that sets count value permutation change data “01h” for changing the permutation of count values counted up by the counter 521. As shown in FIG. 12, the count value permutation change register 536 is a readable 8-bit register, and the initial value is set to “0 (= 00h)”. Further, count value permutation change register 536 is configured such that only bit 0 can be written and read. That is, count value permutation change register 536 is configured such that bits 1 to 7 cannot be written or read. Therefore, even if control is performed to write a value in bits 1 to 7 of the count value permutation change register 536, it is invalid, and all values read from bits 1 to 7 are “0 (= 0000000b)”.

なお、カウント値順列変更レジスタ536の値は、カウント値順列変更回路523が切り替え後の更新規則に従ってカウント値の更新動作を開始したことに応じて、CPU56によってリセットされる。この場合、CPU56は、カウント値順列変更レジスタ536に書き込まれている値を、カウント値順列変更データ「01h」から初期値である「0(=00h)」に戻す。   Note that the value of the count value permutation change register 536 is reset by the CPU 56 in response to the count value permutation change circuit 523 starting the update operation of the count value according to the updated update rule. In this case, the CPU 56 returns the value written in the count value permutation change register 536 from the count value permutation change data “01h” to the initial value “0 (= 00h)”.

比較器522は、ランダムRの最大値(乱数最大値)を指定するための乱数最大値設定データを格納する乱数最大値設定レジスタ(RMX)535を備える。比較器522は、乱数最大値設定レジスタ535に格納されている乱数最大値設定データに示される乱数最大値に従って、カウンタ521が更新するカウント値の更新範囲を制限する。この実施の形態では、比較器522は、カウンタ521から入力するカウント値と乱数最大値設定レジスタ535に格納されている乱数最大値設定データ(例えば「00FFh」)に示される乱数最大値(例えば「256」)とを比較する。そして、比較器522は、入力したカウント値が乱数最大値以下であると判断すると、入力したカウント値を乱数値記憶回路531に出力する。   The comparator 522 includes a random number maximum value setting register (RMX) 535 that stores random number maximum value setting data for designating the maximum value of random R (random number maximum value). The comparator 522 limits the update range of the count value updated by the counter 521 in accordance with the random number maximum value indicated in the random number maximum value setting data stored in the random number maximum value setting register 535. In this embodiment, the comparator 522 has a random number maximum value (for example, “00FFh”) indicated by the count value input from the counter 521 and the random number maximum value setting data (for example, “00FFh”) stored in the random number maximum value setting register 535. 256 "). When the comparator 522 determines that the input count value is equal to or less than the random number maximum value, the comparator 522 outputs the input count value to the random value storage circuit 531.

この実施の形態では、比較器522は、具体的には、以下のような制御を行う。比較器522は、カウント値の初期値更新の際に、CPU56からカウント値の初期値をもらい、初期値から乱数最大値までのカウント値の個数を求める。例えば、カウント値の初期値が「157」であり乱数最大値が「256」である場合、比較器522は、初期値から乱数最大値までのカウント値の個数を「100個」と求める。また、比較器522は、カウント値順列変更回路523からカウント値を入力するに従って、初期値からカウント値をいくつ入力したかをカウントアップする。初期値からカウント値を入力した回数が「100回」に達すると、比較器522は、初期値「157」から最大値「256」までの全てのカウント値を入力したと判断する。そして、比較器522は、全てのカウント値を入力した旨の通知信号をカウンタ521に出力する。カウント値の個数で判断することによって、カウント値順列変更回路523によってカウント値の順列が変更されている場合であっても、比較器522は、カウント値の更新範囲を乱数最大値以下に制限し、全てのカウント値を入力した際にカウンタ521に通知信号を出力することができる。   In this embodiment, the comparator 522 specifically performs the following control. The comparator 522 obtains the initial value of the count value from the CPU 56 when updating the initial value of the count value, and obtains the number of count values from the initial value to the maximum random number. For example, when the initial value of the count value is “157” and the maximum random number value is “256”, the comparator 522 calculates the number of count values from the initial value to the maximum random number value as “100”. Further, the comparator 522 counts up how many count values are input from the initial value as the count values are input from the count value permutation changing circuit 523. When the number of input count values from the initial value reaches “100”, the comparator 522 determines that all count values from the initial value “157” to the maximum value “256” have been input. Then, the comparator 522 outputs a notification signal indicating that all the count values have been input to the counter 521. By determining based on the number of count values, even if the count value permutation circuit 523 has changed the count value permutation, the comparator 522 limits the count value update range to the maximum random number or less. When all count values are input, a notification signal can be output to the counter 521.

カウント値の更新範囲を比較器522が制限する動作について説明する。なお、本例では、カウント値順列変更回路523が更新規則Aを選択し、乱数最大値設定レジスタ535に乱数最大値「256」が設定されている場合を説明する。   An operation in which the comparator 522 limits the update range of the count value will be described. In this example, a case where the count value permutation changing circuit 523 selects the update rule A and the random number maximum value “256” is set in the random number maximum value setting register 535 will be described.

カウンタ521が「0」から「256」までカウント値を更新している間、カウント値順列変更回路523は、乱数最大値設定レジスタ535に設定されている乱数最大値「256」にもとづいて、更新規則Aに従って、「0」から「256」までのカウント値をそのまま比較器522に出力する。この場合、カウント値順列変更回路523は、比較器522から乱数最大値「256」の値をもらい、カウンタ521から入力するカウント値が乱数最大値より大きいか否かを判断し、更新規則が変更されているとき(例えば、更新規則B)であっても、乱数最大値設定レジスタ535に設定されている乱数最大値「256」にもとづいて、「257」から「4095」までのカウント値を比較器522に出力しない。カウンタ521は、例えば、初期値が「0」と設定されているときに、最終値「256」までカウント値を更新すると、通知信号をCPU56に出力する。通知信号を出力すると、CPU56によって、カウンタ521のカウント値の初期値が変更される。本例では、CPU56によって、初期値が「50」に変更されるものとする。   While the counter 521 is updating the count value from “0” to “256”, the count value permutation changing circuit 523 updates based on the random number maximum value “256” set in the random number maximum value setting register 535. In accordance with rule A, the count values from “0” to “256” are output to the comparator 522 as they are. In this case, the count value permutation changing circuit 523 receives the value of the random number maximum value “256” from the comparator 522, determines whether the count value input from the counter 521 is larger than the random number maximum value, and the update rule is changed. Even when it is set (for example, update rule B), the count values from “257” to “4095” are compared based on the random number maximum value “256” set in the random number maximum value setting register 535. The data is not output to the device 522. For example, when the initial value is set to “0” and the count value is updated to the final value “256”, the counter 521 outputs a notification signal to the CPU 56. When the notification signal is output, the CPU 56 changes the initial value of the count value of the counter 521. In this example, the CPU 56 changes the initial value to “50”.

なお、カウント値が乱数最大値「256」より大きいか否かをカウント値順列変更回路523が判断するのでなく、比較器522が判定するようにしてもよい。この場合、例えば、比較器522は、カウント値が乱数最大値設定レジスタ535に設定されている乱数最大値より大きいか否かを判断し、カウント値が乱数最大値より大きいと判断すると、通知信号をカウンタ521に出力する。そして、比較器522は、カウント値が乱数最大値を超えたと判断すると、クロック信号出力回路524が次に乱数発生用クロック信号SI1を出力する前に、通知信号をカウンタ521に出力する。そのようにすることによって、比較器522は、クロック信号出力回路524が次に乱数発生用クロック信号SI1を出力するまでの間に、「257」から「4095」までカウント値を高速にカウントアップさせるようにカウンタ521を制御する。そのようにすることによって、カウント値順列変更回路523からの値が「257」未満のときだけカウント値を乱数値記憶回路531に出力するようにし、カウント値順列変更回路523からの値が「257」以上のときにはカウント値を高速で更新させるようにすることができる。   Note that the comparator 522 may determine whether the count value is greater than the maximum random number “256”, instead of the count value permutation changing circuit 523. In this case, for example, the comparator 522 determines whether or not the count value is larger than the random number maximum value set in the random number maximum value setting register 535, and determines that the count value is larger than the random number maximum value. Is output to the counter 521. When the comparator 522 determines that the count value exceeds the random number maximum value, the comparator 522 outputs a notification signal to the counter 521 before the clock signal output circuit 524 next outputs the random number generation clock signal SI1. By doing so, the comparator 522 counts up the count value from “257” to “4095” at high speed until the clock signal output circuit 524 next outputs the random number generation clock signal SI1. Thus, the counter 521 is controlled. By doing so, the count value is output to the random value storage circuit 531 only when the value from the count value permutation changing circuit 523 is less than “257”, and the value from the count value permutation changing circuit 523 is “257”. When the value is greater than or equal to “,” the count value can be updated at high speed.

更新規則Aにもとづいて、カウント値順列変更回路523から、「0」から「255」までカウント値を入力している間、比較器522は、入力するカウント値が乱数最大値「256」以下であるので、入力したカウント値をそのまま乱数値記憶回路531に出力する。次に、カウント値順列変更回路523から入力するカウント値が「256」に達すると、比較器522は、入力したカウント値を乱数値記憶回路531に出力するとともに、初期値から最大値までの全てのカウント値を入力した旨の通知信号をカウンタ521に出力する。具体的には、比較器522は、カウント値の初期値変更の際に、CPU56からカウント値の初期値(本例では、「0」)をもらい、初期値「0」から乱数最大値(本例では、「256」)までのカウント値の個数(本例では、「257個」)を求める。そして、カウント値順列変更回路523から入力したカウント値の個数が257個に達すると、全てのカウント値を入力した旨の通知信号をカウンタ521に出力する。なお、本例では、CPU56によって初期値が「50」に変更されるので、カウンタ521は、比較器522から通知信号を入力しても、カウント値をリセットするとなく、変更後の初期値「50」からカウント値の更新を行う。   Based on the update rule A, while the count value is input from “0” to “255” from the count value permutation changing circuit 523, the comparator 522 inputs the count value below the maximum random number “256”. Therefore, the input count value is output to the random value storage circuit 531 as it is. Next, when the count value input from the count value permutation changing circuit 523 reaches “256”, the comparator 522 outputs the input count value to the random value storage circuit 531 and all the values from the initial value to the maximum value. A notification signal indicating that the count value is input is output to the counter 521. Specifically, the comparator 522 receives the initial value of the count value (“0” in this example) from the CPU 56 when changing the initial value of the count value, and from the initial value “0” to the maximum random number (this In the example, the number of count values up to “256” (in this example, “257”) is obtained. When the number of count values input from the count value permutation changing circuit 523 reaches 257, a notification signal indicating that all count values have been input is output to the counter 521. In this example, since the CPU 56 changes the initial value to “50”, the counter 521 does not reset the count value even when the notification signal is input from the comparator 522, and the changed initial value “50”. The count value is updated.

カウンタ521が変更後の初期値「50」から「256」までカウント値を更新している間、カウント値順列変更回路523は、乱数最大値設定レジスタ535に設定されている乱数最大値「256」にもとづいて、更新規則Aに従って、「50」から「256」までのカウント値をそのまま比較器522に出力する。また、カウント値順列変更回路523は、乱数最大値設定レジスタ535に設定されている乱数最大値「256」にもとづいて、「257」から「4095」までのカウント値を比較器522に出力せず、カウンタ521の更新するカウント値が1周したとき(257回更新したとき)に、カウント値順列変更レジスタ536にカウント値順列変更データが書き込まれた場合には、カウント値順列変更回路523は、カウント値の順列を変更して出力する。例えば、更新規則が更新規則Bに変更された場合、カウント値順列変更回路523は、カウント値の順列を「256→255→・・・→50」に変更して出力する。   While the counter 521 updates the count value from the changed initial value “50” to “256”, the count value permutation changing circuit 523 sets the random number maximum value “256” set in the random number maximum value setting register 535. Based on this, according to the update rule A, the count values from “50” to “256” are output to the comparator 522 as they are. Further, the count value permutation changing circuit 523 does not output the count values from “257” to “4095” to the comparator 522 based on the random number maximum value “256” set in the random number maximum value setting register 535. When the count value to be updated by the counter 521 makes one round (when updated 257 times), when the count value permutation change data is written in the count value permutation change register 536, the count value permutation change circuit 523 Change the permutation of count values and output. For example, when the update rule is changed to the update rule B, the count value permutation changing circuit 523 changes the count value permutation from “256 → 255 →... → 50” and outputs the result.

カウント値順列変更回路523から、「256」から「50」までカウント値を入力している間、比較器522は、入力したカウント値をそのまま乱数値記憶回路531に出力する。次に、カウント値順列変更回路523から入力するカウント値が「50」に達すると、比較器522は、入力したカウント値を乱数値記憶回路531に出力するとともに、初期値から最大値までの全てのカウント値を入力した旨の通知信号をカウンタ521に出力する。具体的には、比較器522は、カウント値の初期値変更の際に、CPU56からカウント値の初期値(本例では、「50」)をもらい、初期値「50」から乱数最大値(本例では、「256」)までのカウント値の個数(本例では、「207個」)を求める。そして、カウント値順列変更回路523から入力したカウント値の個数が207個に達すると、全てのカウント値を入力した旨の通知信号をカウンタ521に出力する。   While the count values from “256” to “50” are input from the count value permutation changing circuit 523, the comparator 522 outputs the input count value as it is to the random value storage circuit 531. Next, when the count value input from the count value permutation change circuit 523 reaches “50”, the comparator 522 outputs the input count value to the random value storage circuit 531 and all the values from the initial value to the maximum value. A notification signal indicating that the count value is input is output to the counter 521. Specifically, the comparator 522 receives the initial value of the count value (“50” in this example) from the CPU 56 when changing the initial value of the count value, and the random number maximum value (this In the example, the number of count values up to “256” (in this example, “207”) is obtained. When the number of count values input from count value permutation changing circuit 523 reaches 207, a notification signal indicating that all count values have been input is output to counter 521.

なお、カウント値順列変更回路523がカウント値の順列を変更した場合であっても、比較器522は、カウント値の個数が207個に達すると、通知信号をカウンタ521に出力する。そのようにすることによって、カウント値の順列が変更された場合であっても、初期値「50」から最大値「256」までの全てのカウント値を入力したことにもとづいて、通知信号をカウンタ521に出力できる。   Even when the count value permutation changing circuit 523 changes the count value permutation, the comparator 522 outputs a notification signal to the counter 521 when the number of count values reaches 207. By doing so, even if the permutation of the count values is changed, the notification signal is counted based on the input of all the count values from the initial value “50” to the maximum value “256”. 521 can be output.

比較器522から通知信号を入力すると、カウンタ521は、カウント値の初期値をリセットし「0」に戻す。そして、カウンタ521は、「0」からカウント値の更新を行う。カウンタ521の値が「0」から再び更新がされると、カウンタ521からのカウント値にもとづいて、カウント値順列変更回路523は「49」〜「0」までのカウント値を比較器522に出力し、比較器522はカウント値順列変更回路523からのカウント値の入力にもとづいて乱数値記憶回路531にカウント値を出力する。そして、カウンタ521は、最終値(本例では、「49」)までカウント値を更新すると、通知信号をCPU56に出力する。通知信号を出力すると、CPU56によって、カウンタ521のカウント値の初期値が再び変更される。   When the notification signal is input from the comparator 522, the counter 521 resets the initial value of the count value and returns it to “0”. Then, the counter 521 updates the count value from “0”. When the value of the counter 521 is updated again from “0”, the count value permutation changing circuit 523 outputs the count values from “49” to “0” to the comparator 522 based on the count value from the counter 521. The comparator 522 outputs the count value to the random value storage circuit 531 based on the count value input from the count value permutation changing circuit 523. When the counter 521 updates the count value to the final value (“49” in this example), it outputs a notification signal to the CPU 56. When the notification signal is output, the initial value of the count value of the counter 521 is changed again by the CPU 56.

以上のような動作を繰り返すことにより、比較器522は、カウンタ521に、「0」から乱数最大値「256」まで連続的にカウント値をカウントアップさせ、「0」から「256」までの値を乱数値記憶回路531にランダムR(乱数値)として記憶させる。すなわち、比較器522は、カウント値の更新範囲を乱数最大値「256」以下に制限して、カウンタ521にカウント値を更新させる。   By repeating the operation as described above, the comparator 522 causes the counter 521 to continuously count up the count value from “0” to the maximum random number “256”, and the value from “0” to “256”. Is stored in the random value storage circuit 531 as a random R (random number value). That is, the comparator 522 limits the update range of the count value to the random number maximum value “256” or less, and causes the counter 521 to update the count value.

図13は、乱数最大値設定レジスタ535の例を示す説明図である。図13(a)は、12ビット乱数回路503aが搭載する乱数最大値設定レジスタ535の例を示す。また、図13(b)は、16ビット乱数回路503bが搭載する乱数最大値設定レジスタ535の例を示す。まず、12ビット乱数回路503aが搭載する乱数最大値設定レジスタ535について説明する。図13(a)に示すように、12ビット乱数回路503aにおいて、乱数最大値設定レジスタ535は、16ビットレジスタであり、初期値が「4095(=0FFFh)」に設定されている。乱数最大値設定レジスタ535は、ビット0〜ビット11が書込および読出ともに可能な状態に構成されている。また、乱数最大値設定レジスタ535は、ビット12〜ビット15が書込および読出ともに不可能な状態に構成されている。したがって、12ビット乱数回路503aにおいて、乱数最大値設定レジスタ535のビット12〜ビット15に値を書き込む制御を行っても無効とされ、ビット12〜ビット15から読み出す値は全て「0(=0000b)」である。   FIG. 13 is an explanatory diagram illustrating an example of the random number maximum value setting register 535. FIG. 13A shows an example of the random number maximum value setting register 535 installed in the 12-bit random number circuit 503a. FIG. 13B shows an example of the random number maximum value setting register 535 installed in the 16-bit random number circuit 503b. First, the random number maximum value setting register 535 mounted in the 12-bit random number circuit 503a will be described. As shown in FIG. 13A, in the 12-bit random number circuit 503a, the random number maximum value setting register 535 is a 16-bit register, and the initial value is set to “4095 (= 0FFFh)”. The random number maximum value setting register 535 is configured such that bits 0 to 11 can be written and read. The random number maximum value setting register 535 is configured such that bits 12 to 15 cannot be written or read. Therefore, in the 12-bit random number circuit 503a, even if control is performed to write values to bits 12 to 15 of the random number maximum value setting register 535, the values read from bits 12 to 15 are all “0 (= 0000b)”. It is.

また、乱数最大値設定レジスタ535に設定される乱数最大値は、所定の下限値が定められている。この実施の形態では、乱数最大値設定レジスタ535に下限値「256」より小さい値を指定する乱数最大値設定データ「0000h」〜「00FEh」が書き込まれた場合、CPU56は、乱数最大値設定レジスタ535に、初期値「4095」を指定する乱数最大値設定データ「0FFFh」を設定しなおす。すなわち、乱数最大値設定レジスタ535に設定可能な乱数最大値は「256」から「4095」までであり、CPU56は、下限値「256」より小さい値が設定されていると判断すると、乱数最大値を所定値「4095」に設定しなおす。なお、CPU56は、リセットコントローラ502によって遊技制御用マイクロコンピュータ560がシステムリセットされるまで、乱数最大値設定データが書き込まれた乱数最大値設定レジスタ535を書込不可能に制御する。なお、CPU56により書込不可能に制御するのでなく、乱数最大値設定レジスタ535は、データが書き込まれた後にリセット信号を入力するまで書込不可能となるように形成されていてもよい。   The random number maximum value set in the random number maximum value setting register 535 has a predetermined lower limit value. In this embodiment, when random number maximum value setting data “0000h” to “00FEh” designating a value smaller than the lower limit value “256” is written in the random number maximum value setting register 535, the CPU 56 stores the random number maximum value setting register. The random number maximum value setting data “0FFFh” for specifying the initial value “4095” is set again in 535. That is, the random number maximum value that can be set in the random number maximum value setting register 535 is from “256” to “4095”, and when the CPU 56 determines that a value smaller than the lower limit value “256” is set, the random number maximum value Is reset to a predetermined value “4095”. The CPU 56 controls the random number maximum value setting register 535 in which the random number maximum value setting data is written to be unwritable until the game control microcomputer 560 is system-reset by the reset controller 502. Instead of controlling the CPU 56 to disable writing, the random number maximum value setting register 535 may be formed so that writing is not possible until a reset signal is input after data is written.

次に、16ビット乱数回路503bが搭載する乱数最大値設定レジスタ535について説明する。図13(b)に示すように、16ビット乱数回路503bにおいて、乱数最大値設定レジスタ535は、16ビットレジスタであり、初期値が「65535(=FFFFh)」に設定されている。また、16ビット乱数回路503bにおいて、乱数最大値設定レジスタ535は、ビット0〜ビット15の全てのビットが書込および読出ともに可能な状態に構成されている。   Next, the random number maximum value setting register 535 mounted in the 16-bit random number circuit 503b will be described. As shown in FIG. 13B, in the 16-bit random number circuit 503b, the random number maximum value setting register 535 is a 16-bit register, and the initial value is set to “65535 (= FFFFh)”. Further, in the 16-bit random number circuit 503b, the random number maximum value setting register 535 is configured in a state in which all of the bits 0 to 15 can be written and read.

また、乱数最大値設定レジスタ535に下限値「512」より小さい値を指定する乱数最大値設定データ「0000h」〜「00FEh」が書き込まれた場合、CPU56は、乱数最大値設定レジスタ535に、初期値「65535」を指定する乱数最大値設定データ「FFFFh」を設定しなおす。すなわち、乱数最大値設定レジスタ535に設定可能な乱数最大値は「512」から「65535」までであり、CPU56は、下限値「512」より小さい値が設定されていると判断すると、乱数最大値を所定値「65535」に設定しなおす。なお、CPU56は、リセットコントローラ502によって遊技制御用マイクロコンピュータ560がシステムリセットされるまで、乱数最大値設定データが書き込まれた乱数最大値設定レジスタ535を書込不可能に制御する。この場合、CPU56により書込不可能に制御するのでなく、乱数最大値設定レジスタ535は、データが書き込まれた後にリセット信号を入力するまで書込不可能となるように形成されていてもよい。   When random number maximum value setting data “0000h” to “00FEh” for designating a value smaller than the lower limit value “512” is written in the random number maximum value setting register 535, the CPU 56 stores the initial value in the random number maximum value setting register 535. The random number maximum value setting data “FFFFh” specifying the value “65535” is reset. That is, the random number maximum value that can be set in the random number maximum value setting register 535 is from “512” to “65535”, and when the CPU 56 determines that a value smaller than the lower limit value “512” is set, the random number maximum value Is reset to a predetermined value “65535”. The CPU 56 controls the random number maximum value setting register 535 in which the random number maximum value setting data is written to be unwritable until the game control microcomputer 560 is system-reset by the reset controller 502. In this case, the random number maximum value setting register 535 may be formed not to be writable until a reset signal is input after data is written, instead of being controlled so as not to be writable by the CPU 56.

クロック信号出力回路524は、セレクタ528および反転回路532に出力するクロック信号の周期(すなわち、カウント値の更新周期)を指定するための周期設定データを格納する周期設定レジスタ(RPS)537を備える。クロック信号出力回路524は、周期設定レジスタ537に格納されている周期設定データに基づいて、遊技制御用マイクロコンピュータ560が搭載するクロック回路501から入力する基準クロック信号CLKを分周して、乱数回路503内部で乱数値の生成に用いるクロック信号(乱数発生用クロック信号SI1)を生成する。そのようにすることによって、クロック信号出力回路524は、クロック信号を所定回数入力したことを条件に、カウント値Cを更新させるための乱数発生用クロック信号SI1をカウンタ521に出力するように動作する。なお、周期設定データとは、クロック回路501から入力した基準クロック信号CLKを何分周させるかを設定するためのデータである。また、クロック出力回路524は、生成した乱数発生用クロック信号SI1をセレクタ528および反転回路532に出力する。例えば、周期設定レジスタ537に周期設定データ「0Fh(=16)」が書き込まれている場合、クロック信号出力回路524は、クロック回路501から入力する基準クロック信号CLKを16分周して乱数発生用クロック信号SI1を生成する。この場合、クロック信号出力回路524が生成する乱数発生用クロック信号SI1の周期は、「システムクロック信号の周期×128×16」となる。   The clock signal output circuit 524 includes a cycle setting register (RPS) 537 that stores cycle setting data for designating the cycle of the clock signal output to the selector 528 and the inverting circuit 532 (that is, the count value update cycle). The clock signal output circuit 524 divides the reference clock signal CLK input from the clock circuit 501 mounted on the game control microcomputer 560 based on the period setting data stored in the period setting register 537, and generates a random number circuit. A clock signal (random number generating clock signal SI1) used to generate a random number value is generated inside 503. By doing so, the clock signal output circuit 524 operates to output the random number generation clock signal SI1 for updating the count value C to the counter 521 on condition that the clock signal has been input a predetermined number of times. . The period setting data is data for setting how many times the reference clock signal CLK input from the clock circuit 501 is to be divided. The clock output circuit 524 outputs the generated random number generating clock signal SI1 to the selector 528 and the inverting circuit 532. For example, when the cycle setting data “0Fh (= 16)” is written in the cycle setting register 537, the clock signal output circuit 524 divides the reference clock signal CLK input from the clock circuit 501 by 16, and generates random numbers. A clock signal SI1 is generated. In this case, the cycle of the random number generating clock signal SI1 generated by the clock signal output circuit 524 is “cycle of system clock signal × 128 × 16”.

図14は、周期設定レジスタ537の例を示す説明図である。図14に示すように、周期設定レジスタ537は、8ビットレジスタであり、初期値が「256(=FFh)」に設定されている。また、周期設定レジスタ537は、書込および読出ともに可能な状態に構成されている。   FIG. 14 is an explanatory diagram illustrating an example of the cycle setting register 537. As shown in FIG. 14, the period setting register 537 is an 8-bit register, and the initial value is set to “256 (= FFh)”. The cycle setting register 537 is configured in a state where both writing and reading are possible.

また、周期設定レジスタ537に設定される周期設定データの値は、所定の下限値が定められている。この実施の形態では、周期設定レジスタ537に下限値「システムクロック信号の周期×128×7」より小さい値を指定する周期設定データ「00h〜06h」が書き込まれた場合、CPU56は、周期設定レジスタ537に下限値「システムクロック信号の周期×128×7」を指定する周期設定データ「07h」を設定しなおす。すなわち、周期設定レジスタ537に設定可能な周期は「システムクロック信号の周期×128×7」から「システムクロック信号の周期×128×256」までであり、CPU56は、下限値より小さい値が設定されていると判断すると、周期設定データを設定しなおす。なお、CPU56は、リセットコントローラ502によって遊技制御用マイクロコンピュータ560がシステムリセットされるまで、周期設定データが書き込まれた周期設定レジスタ537を書込不可能に制御する。なお、CPU56により書込不可能に制御するのでなく、周期設定レジスタ537は、データが書き込まれた後にリセット信号を入力するまで書込不可能となるように形成されていてもよい。   In addition, a predetermined lower limit value is determined for the value of the cycle setting data set in the cycle setting register 537. In this embodiment, when the cycle setting data “00h to 06h” designating a value smaller than the lower limit value “system clock signal cycle × 128 × 7” is written in the cycle setting register 537, the CPU 56 In 537, the cycle setting data “07h” for specifying the lower limit value “cycle of system clock signal × 128 × 7” is reset. That is, the period that can be set in the period setting register 537 is “system clock signal period × 128 × 7” to “system clock signal period × 128 × 256”, and the CPU 56 is set to a value smaller than the lower limit value. If it is determined that the cycle setting data is correct, the cycle setting data is reset. The CPU 56 controls the period setting register 537 in which the period setting data is written to be unwritable until the game control microcomputer 560 is system-reset by the reset controller 502. Instead of controlling the CPU 56 to disable writing, the period setting register 537 may be formed so that writing is not possible until a reset signal is input after data is written.

なお、周期設定レジスタ537に下限値としての周期設定データを設定することなく、設定された周期設定データに基づいて、例えばクロック信号出力回路524が基準クロック信号CLKをそのままカウンタ521および反転回路532に出力するようにしてもよい。この場合、CPU56は、周期設定レジスタ537に設定される周期設定データの値を下限値と比較して設定しなおす処理を行う必要がなくなる。また、カウンタ521は、クロック信号出力回路524から基準クロック信号CLKを入力する毎にカウント値Cを更新することになる。   Note that, without setting the cycle setting data as the lower limit value in the cycle setting register 537, based on the set cycle setting data, for example, the clock signal output circuit 524 directly supplies the reference clock signal CLK to the counter 521 and the inverting circuit 532. You may make it output. In this case, the CPU 56 does not need to perform processing for comparing the value of the cycle setting data set in the cycle setting register 537 with the lower limit value. The counter 521 updates the count value C every time the reference clock signal CLK is input from the clock signal output circuit 524.

カウント値更新信号出力回路525は、カウント値更新データ「01h」を格納するカウント値更新レジスタ(RGN)538を備える。カウント値更新データとは、カウント値の更新を要求するためのデータである。カウント値更新信号出力回路525は、カウント値更新レジスタ538にカウント値更新データ「01h」が書き込まれたことに応じて、カウント値更新信号SI3をセレクタ528に出力する。   The count value update signal output circuit 525 includes a count value update register (RGN) 538 that stores count value update data “01h”. The count value update data is data for requesting update of the count value. The count value update signal output circuit 525 outputs the count value update signal SI3 to the selector 528 in response to the count value update data “01h” being written in the count value update register 538.

図15は、カウント値更新レジスタ538の例を示す説明図である。図15に示すように、カウント値更新レジスタ538は、読出不能な8ビットレジスタであり、ビット0のみが書込可能な状態に構成されている。したがって、カウント値更新レジスタ538のビット1〜ビット7に値を書き込む制御を行っても無効とされる。   FIG. 15 is an explanatory diagram illustrating an example of the count value update register 538. As shown in FIG. 15, the count value update register 538 is an unreadable 8-bit register, and is configured in a state where only bit 0 can be written. Therefore, even if control is performed to write a value to bits 1 to 7 of the count value update register 538, it is invalidated.

乱数値読取信号出力回路526は、乱数値取込データ「01h」を格納する乱数値取込レジスタ(RLT)539を備える。乱数値取込データとは、乱数値記憶回路531へのカウント値の取込を要求するためのデータである。乱数値読取信号出力回路526は、乱数値取込レジスタ539に乱数値取込データ「01h」が書き込まれたことに応じて、乱数値の読み取りを要求するための乱数値読取信号をラッチ信号生成回路533に出力する。   The random value read signal output circuit 526 includes a random value take-in register (RLT) 539 for storing random value take-in data “01h”. The random value acquisition data is data for requesting acquisition of the count value to the random value storage circuit 531. The random value read signal output circuit 526 generates a latch signal for a random value read signal for requesting reading of the random value in response to the random value fetch data “01h” being written in the random value fetch register 539. Output to the circuit 533.

図16は、乱数値取込レジスタ539の例を示す説明図である。図16に示すように、乱数値取込レジスタ539は、読出不能な8ビットレジスタである。また、乱数値取込レジスタ539は、ビット0だけが書込可能な状態に構成されている。すなわち、乱数値取込レジスタ539のビット1〜ビット7に値を書き込む制御を行っても無効とされる。   FIG. 16 is an explanatory diagram showing an example of the random value fetch register 539. As shown in FIG. 16, the random value fetch register 539 is an unreadable 8-bit register. The random value fetch register 539 is configured so that only bit 0 can be written. That is, even if control is performed to write a value to bits 1 to 7 of the random value fetch register 539, it is invalidated.

乱数更新方式選択信号出力回路527は、乱数更新方式選択データを格納する乱数更新方式選択レジスタ(RTS)540を備える。乱数更新方式選択データとは、ランダムRの値を更新する方式である各乱数更新方式のうち、いずれかの乱数更新方式を指定するためのデータである。乱数更新方式選択信号出力回路527は、乱数更新方式選択レジスタ540に乱数更新方式選択データが書き込まれたことに応じて、書き込まれた乱数更新方式選択データにより指定される乱数更新方式に対応する乱数更新方式選択信号を、セレクタ528およびラッチ信号生成回路533に出力する。   The random number update method selection signal output circuit 527 includes a random number update method selection register (RTS) 540 that stores random number update method selection data. The random number update method selection data is data for designating one of the random number update methods, which is a method for updating the value of the random R. The random number update method selection signal output circuit 527 responds to the random number update method selection data written in the random number update method selection register 540, and corresponds to the random number update method specified by the written random number update method selection data. The update method selection signal is output to the selector 528 and the latch signal generation circuit 533.

図17(A)は、乱数更新方式選択レジスタ540の例を示す説明図である。図17(A)に示すように、乱数更新方式選択レジスタ540は、8ビットレジスタであり、初期値が「00h」に設定されている。また、乱数更新方式選択レジスタ540は、ビット0〜ビット1が書込および読出ともに可能な状態に構成されている。また、乱数更新方式選択レジスタ540は、ビット2〜ビット7が書込および読出ともに不可能な状態に構成されている。したがって、乱数更新方式選択レジスタ540のビット2〜ビット7に値を書き込む制御を行っても無効とされ、ビット2〜ビット7から読み出す値は全て「0(=000000b)」である。   FIG. 17A is an explanatory diagram illustrating an example of the random number update method selection register 540. As shown in FIG. 17A, the random number update method selection register 540 is an 8-bit register, and the initial value is set to “00h”. The random number update method selection register 540 is configured in a state where bits 0 to 1 can be written and read. The random number update method selection register 540 is configured in a state where bits 2 to 7 cannot be written or read. Therefore, even if control is performed to write a value to bits 2 to 7 of the random number update method selection register 540, it is invalid, and all the values read from bits 2 to 7 are “0 (= 000000b)”.

図17(B)は、乱数更新方式選択レジスタ540に書き込まれる乱数更新方式選択データの一例の説明図である。図17(B)に示すように、乱数更新方式選択データは、2ビットのデータから構成される。乱数更新方式選択データ「01b」は、第1の乱数更新方式を指定するために用いられる。また、乱数更新方式選択データ「10b」は、第2の乱数更新方式を指定するために用いられる。なお、この実施の形態では、第1の乱数更新方式とは、カウント値更新信号出力回路525からカウント値更新信号SI3が出力されたことをトリガとして、カウント値を更新する方式である。また、第2の乱数更新方式とは、クロック信号出力回路524から乱数発生用クロック信号SI1が出力されたことをトリガとして、カウント値を更新する方式である。また、乱数更新方式選択データ「01b」または「10b」が乱数更新方式選択レジスタ540に書き込まれた場合、乱数回路503は起動可能な状態となる。一方、乱数更新方式選択データ「00b」または「11b」が乱数更新方式選択レジスタ540に書き込まれた場合、乱数回路503は起動不能な状態となる。   FIG. 17B is an explanatory diagram of an example of random number update method selection data written to the random number update method selection register 540. As shown in FIG. 17B, the random number update method selection data is composed of 2-bit data. The random number update method selection data “01b” is used to specify the first random number update method. The random number update method selection data “10b” is used to specify the second random number update method. In this embodiment, the first random number update method is a method of updating the count value triggered by the output of the count value update signal SI3 from the count value update signal output circuit 525. The second random number update method is a method of updating the count value triggered by the output of the random number generation clock signal SI1 from the clock signal output circuit 524. Further, when the random number update method selection data “01b” or “10b” is written in the random number update method selection register 540, the random number circuit 503 is ready to be activated. On the other hand, when the random number update method selection data “00b” or “11b” is written to the random number update method selection register 540, the random number circuit 503 cannot be activated.

セレクタ528は、カウント値更新信号出力回路525から出力されるカウント値更新信号SI3、またはクロック信号出力回路524から出力される乱数発生用クロック信号SI1のいずれかを選択してカウンタ521に出力する。セレクタ528は、乱数更新方式選択信号出力回路527から第1の乱数更新方式に対応する乱数更新方式選択信号(第1の乱数更新方式選択信号ともいう)が入力されると、カウント値更新信号出力回路525から出力されるカウント値更新信号SI3を選択してカウンタ521に出力する。一方、セレクタ528は、乱数更新方式選択信号出力回路527から第2の乱数更新方式に対応する乱数更新方式選択信号(第2の乱数更新方式選択信号ともいう)が入力されると、クロック信号出力回路524から出力される乱数発生用クロック信号SI1を選択してカウンタ521に出力する。なお、セレクタ528は、乱数更新方式選択信号出力回路527から第1の更新方式選択信号が入力されると、カウント値更新信号出力回路525から出力されるカウント値更新信号SI3に応じて、クロック信号出力回路524から出力される乱数発生用クロック信号SI1に同期した数値データの更新を指示する数値更新指示信号を、カウンタ521に出力してもよい。   The selector 528 selects either the count value update signal SI 3 output from the count value update signal output circuit 525 or the random number generation clock signal SI 1 output from the clock signal output circuit 524 and outputs the selected signal to the counter 521. When a random number update method selection signal (also referred to as a first random number update method selection signal) corresponding to the first random number update method is input from the random number update method selection signal output circuit 527, the selector 528 outputs a count value update signal. The count value update signal SI3 output from the circuit 525 is selected and output to the counter 521. On the other hand, when a random number update method selection signal (also referred to as a second random number update method selection signal) corresponding to the second random number update method is input from the random number update method selection signal output circuit 527, the selector 528 outputs a clock signal. The random number generation clock signal SI 1 output from the circuit 524 is selected and output to the counter 521. When the first update method selection signal is input from the random number update method selection signal output circuit 527, the selector 528 receives a clock signal according to the count value update signal SI3 output from the count value update signal output circuit 525. A numerical value update instruction signal for instructing update of numerical data synchronized with the random number generation clock signal SI 1 output from the output circuit 524 may be output to the counter 521.

乱数回路起動信号出力回路530は、乱数回路起動データ「80h」を格納する乱数回路起動レジスタ(RST)541を備える。乱数回路起動データとは、乱数回路503の起動を要求するためのデータである。乱数回路起動信号出力回路530は、乱数回路起動レジスタ541に乱数回路起動データ「80h」が書き込まれると、所定の乱数回路起動信号をカウンタ521およびクロック信号出力回路537に出力し、カウンタ521およびクロック信号出力回路524をオンにさせる。そして、カウンタ521によるカウント値の更新動作とクロック信号出力回路524による内部クロック信号の出力動作とを開始させることによって、乱数回路503を起動させる。   The random number circuit activation signal output circuit 530 includes a random number circuit activation register (RST) 541 that stores random number circuit activation data “80h”. The random circuit activation data is data for requesting activation of the random number circuit 503. When the random number circuit activation data “80h” is written in the random number circuit activation register 541, the random number circuit activation signal output circuit 530 outputs a predetermined random number circuit activation signal to the counter 521 and the clock signal output circuit 537, and the counter 521 and the clock The signal output circuit 524 is turned on. The random number circuit 503 is activated by starting the count value update operation by the counter 521 and the internal clock signal output operation by the clock signal output circuit 524.

図18は、乱数回路起動レジスタ541の例を示す説明図である。図18に示すように、乱数回路起動レジスタ541は、8ビットレジスタであり、初期値が「00h」に設定されている。乱数回路起動レジスタ541は、ビット7だけが書込および読出ともに可能な状態に構成されている。また、乱数回路起動レジスタ541は、ビット0〜ビット6が書込および読出ともに不可能な状態に構成されている。すなわち、乱数回路起動レジスタ541のビット0〜ビット6に値を書き込む制御を行っても無効とされ、ビット0〜ビット6から読み出す値は全て「0(=000000b)」である。   FIG. 18 is an explanatory diagram showing an example of the random number circuit activation register 541. As shown in FIG. 18, the random number circuit activation register 541 is an 8-bit register, and the initial value is set to “00h”. The random number circuit activation register 541 is configured such that only bit 7 can be written and read. In addition, the random number circuit activation register 541 is configured such that bits 0 to 6 cannot be written or read. That is, even if control is performed to write a value to bit 0 to bit 6 of the random number circuit activation register 541, it is invalid, and all the values read from bit 0 to bit 6 are “0 (= 000000b)”.

乱数値記憶回路531は、例えば16ビットレジスタであり、遊技制御処理における大当り判定において用いられる乱数であるランダムRの値を格納する。乱数値記憶回路531は、ラッチ信号生成回路533からラッチ信号SLを入力したことに応じて、カウンタ521から比較器522を介して出力されるカウント値CをランダムRの値として格納する。そして、乱数値記憶回路531は、ラッチ信号生成回路533からラッチ信号SLを入力するごとに、カウンタ521が更新するカウント値Cを読み込んでランダムRの値を記憶する。   The random value storage circuit 531 is a 16-bit register, for example, and stores a random R value that is a random number used in the jackpot determination in the game control process. The random value storage circuit 531 stores the count value C output from the counter 521 via the comparator 522 as a random R value in response to the input of the latch signal SL from the latch signal generation circuit 533. Each time the latch signal SL is input from the latch signal generation circuit 533, the random value storage circuit 531 reads the count value C updated by the counter 521 and stores the random R value.

図19は、乱数値記憶回路531の一構成例を示す回路図である。乱数値記憶回路531は、図19に示すように、2個のAND回路201,203と、2個のNOT回路202,204と、16個のフリップフロップ回路2101〜2116と、16個のOR回路2201〜2216とを含む。   FIG. 19 is a circuit diagram showing a configuration example of the random value storage circuit 531. As shown in FIG. 19, the random value storage circuit 531 includes two AND circuits 201 and 203, two NOT circuits 202 and 204, 16 flip-flop circuits 2101 to 2116, and 16 OR circuits. 2201-2216.

図19に示すように、AND回路201の入力端子は、ラッチ信号生成回路533の出力端子とNOT回路204の出力端子とに接続され、出力端子は、NOT回路202の入力端子とフリップフロップ回路2101〜2116のクロック端子Clk1〜Clk16とに接続されている。NOT回路202の入力端子は、AND回路201の出力端子に接続され、出力端子は、AND回路203の一方の入力端子に接続されている。   As shown in FIG. 19, the input terminal of the AND circuit 201 is connected to the output terminal of the latch signal generation circuit 533 and the output terminal of the NOT circuit 204, and the output terminal is connected to the input terminal of the NOT circuit 202 and the flip-flop circuit 2101. Are connected to clock terminals Clk1 to Clk16. The input terminal of the NOT circuit 202 is connected to the output terminal of the AND circuit 201, and the output terminal is connected to one input terminal of the AND circuit 203.

AND回路203の入力端子は、NOT回路202の出力端子と遊技制御用マイクロコンピュータ560が搭載するCPU56とに接続され、出力端子は、NOT回路204の入力端子に接続されている。NOT回路204の入力端子は、AND回路203の出力端子に接続され、出力端子は、AND回路201の一方の入力端子とOR回路2201〜2216の一方の入力端子とに接続されている。   The input terminal of the AND circuit 203 is connected to the output terminal of the NOT circuit 202 and the CPU 56 mounted on the game control microcomputer 560, and the output terminal is connected to the input terminal of the NOT circuit 204. The input terminal of the NOT circuit 204 is connected to the output terminal of the AND circuit 203, and the output terminal is connected to one input terminal of the AND circuit 201 and one input terminal of the OR circuits 2201 to 2216.

フリップフロップ回路2101〜2116の入力端子D1〜D16は、比較器522の出力端子に接続されている。フリップフロップ回路2101〜2116のクロック端子Clk1〜Clk16は、AND回路201の出力端子に接続され、出力端子Q1〜Q16は、OR回路2201〜2216の他方の入力端子に接続されている。   The input terminals D1 to D16 of the flip-flop circuits 2101 to 2116 are connected to the output terminal of the comparator 522. The clock terminals Clk1 to Clk16 of the flip-flop circuits 2101 to 2116 are connected to the output terminal of the AND circuit 201, and the output terminals Q1 to Q16 are connected to the other input terminals of the OR circuits 2201 to 2216.

OR回路2201〜2216の入力端子は、NOT回路204の出力端子とフリップフロップ回路2101〜2116の出力端子とに接続され、出力端子は、遊技制御用マイクロコンピュータ560が搭載するCPU56に接続されている。   The input terminals of the OR circuits 2201 to 2216 are connected to the output terminal of the NOT circuit 204 and the output terminals of the flip-flop circuits 2101 to 2116, and the output terminals are connected to the CPU 56 mounted on the game control microcomputer 560. .

乱数値記憶回路531の動作について説明する。図20は、乱数値記憶回路531に各信号が入力されるタイミング、および乱数値記憶回路531が各信号を出力するタイミングを示すタイミングチャートである。図20に示すように、遊技制御用マイクロコンピュータ560が搭載するCPU56から出力制御信号SC(本例では、ハイレベル信号)が入力されていない場合(すなわち、AND回路203の一方の入力端子への入力がローレベルの場合)、ラッチ信号生成回路533からラッチ信号SLが入力されると(図20に示す例では、タイミングT1,T2,T7のとき)、AND回路201の2つの入力端子への入力はともにハイレベルとなる。そのため、AND回路201の出力端子から出力される信号SRはハイレベルとなる。そして、AND回路201から出力された信号SRは、フリップフロップ回路2101〜2116のクロック端子Clk1〜Clk16に入力される。   The operation of the random value storage circuit 531 will be described. FIG. 20 is a timing chart showing the timing at which each signal is input to the random value storage circuit 531 and the timing at which the random value storage circuit 531 outputs each signal. As shown in FIG. 20, when the output control signal SC (high level signal in this example) is not input from the CPU 56 mounted in the game control microcomputer 560 (that is, to one input terminal of the AND circuit 203). When the latch signal SL is input from the latch signal generation circuit 533 (in the example shown in FIG. 20, at the timings T1, T2, and T7), the input to the two input terminals of the AND circuit 201 is performed. Both inputs are high. Therefore, the signal SR output from the output terminal of the AND circuit 201 is at a high level. The signal SR output from the AND circuit 201 is input to the clock terminals Clk1 to Clk16 of the flip-flop circuits 2101 to 2116.

フリップフロップ回路2101〜2116は、クロック端子Clk1〜Clk16から入力される信号SRの立ち上がりエッヂに応答して、比較器522から入力端子D1〜D16を介して入力されるカウント値CのビットデータC1〜C16を乱数値のビットデータR1〜R16としてラッチして記憶する。また、フリップフロップ回路2101〜2116は、記憶するランダムRのビットデータR1〜R16を出力端子Q1〜Q16から出力する。   The flip-flop circuits 2101 to 2116 are responsive to the rising edges of the signal SR input from the clock terminals Clk1 to Clk16, and the bit data C1 to C1 of the count value C input from the comparator 522 via the input terminals D1 to D16. C16 is latched and stored as bit data R1 to R16 of the random value. The flip-flop circuits 2101 to 2116 output random R bit data R1 to R16 to be stored from the output terminals Q1 to Q16.

出力制御信号SCが入力されていない場合(図20に示す例では、タイミングT3までの期間およびタイミングT6以降の期間)、AND回路203の一方の入力端子への入力がローレベルとなるので、AND回路203の出力端子から出力される信号SGはローレベルとなる。AND回路203が出力する信号SGは、NOT回路204において反転され、ハイレベルの信号とされる。そして、OR回路2201〜2216の一方の入力端子に、NOT回路204からハイレベルの信号が入力される。   When the output control signal SC is not input (in the example shown in FIG. 20, the period up to the timing T3 and the period after the timing T6), the input to one input terminal of the AND circuit 203 is at the low level. The signal SG output from the output terminal of the circuit 203 is at a low level. The signal SG output from the AND circuit 203 is inverted in the NOT circuit 204 to be a high level signal. A high level signal is input from the NOT circuit 204 to one input terminal of the OR circuits 2201 to 2216.

以上のように、OR回路2201〜2216の一方の入力端子への入力がハイレベルとなるので、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、OR回路2201〜2216はハイレベルの信号を出力する。すなわち、入力されるランダムRのビットデータR1〜R16の値が「0」であるか「1」であるかに関わらず、OR回路2201〜2216から出力される信号SO1〜SO16は、全てハイレベル(「1」)となる。そのようにすることによって、乱数値記憶回路531から出力される値は、常に「65535(=1111111111111111b)」となり、乱数値記憶回路531からランダムRを読み出すことができない状態となる。すなわち、乱数値記憶回路531から乱数を読み出そうとしても、乱数値記憶回路531から常に同じ値「65535」しか読み出せない状態となり、出力制御信号SCが入力されていない場合、乱数値記憶回路531は、読出不能(ディセイブル)状態となる。なお、16ビット乱数回路503bを用いる場合、乱数値としての値「65535」が用いられる可能性がある。この場合、遊技制御用マイクロコンピュータ560は、値「65535」を読み込んだとしても、その値が乱数であるのか読出不能状態であるのかを判断することができない。そのため、図39に示す各大当り判定用の判定テーブルにおいて、あらかじめランダムRが「65535」である場合には「ハズレ」と判定するように設定しておけばよい。   As described above, since the input to one of the input terminals of the OR circuits 2201 to 2216 is at the high level, the OR is input regardless of whether the signal input to the other input terminal is at the high level or the low level. The circuits 2201 to 2216 output high level signals. That is, the signals SO1 to SO16 output from the OR circuits 2201 to 2216 are all at the high level regardless of whether the values of the input random R bit data R1 to R16 are “0” or “1”. (“1”). By doing so, the value output from the random value storage circuit 531 is always “65535 (= 1111111111111111b)”, and the random R cannot be read from the random value storage circuit 531. That is, even if an attempt is made to read a random number from the random value storage circuit 531, only the same value “65535” can always be read from the random value storage circuit 531, and when the output control signal SC is not input, the random value storage circuit 531 becomes an unreadable (disabled) state. When the 16-bit random number circuit 503b is used, the value “65535” as the random number value may be used. In this case, even if the game control microcomputer 560 reads the value “65535”, it cannot determine whether the value is a random number or is unreadable. Therefore, in the determination table for each jackpot determination shown in FIG. 39, when the random R is “65535”, it may be set to determine “lost” in advance.

ラッチ信号生成回路533からラッチ信号SLが入力されていないときに、CPU56から出力制御信号SCが入力されると(図20に示す例では、タイミングT4からタイミングT6までの期間)、AND回路203の2つの入力端子への入力がともにハイレベルとなるので、AND回路203の出力端子から出力される信号SGはハイレベルとなる。AND回路203が出力する信号SGは、NOT回路204において反転され、ローレベルの信号とされる。そして、OR回路2201〜2216の一方の入力端子に、NOT回路204からローレベルの信号が入力される。   When the latch signal SL is not input from the latch signal generation circuit 533 and the output control signal SC is input from the CPU 56 (in the example shown in FIG. 20, the period from the timing T4 to the timing T6), the AND circuit 203 Since the inputs to the two input terminals are both at the high level, the signal SG output from the output terminal of the AND circuit 203 is at the high level. The signal SG output from the AND circuit 203 is inverted in the NOT circuit 204 to be a low level signal. A low level signal is input from the NOT circuit 204 to one input terminal of the OR circuits 2201 to 2216.

以上のように、OR回路2201〜2216の一方の入力端子への入力がローレベルとなるので、他方の入力端子に入力される信号がハイレベルの場合、OR回路2201〜2216の出力端子からハイレベルの信号が出力される。また、OR回路2201〜2216の他方の入力端子に入力される信号がローレベルの場合、OR回路2201〜2216からローレベルの信号が出力される。すなわち、OR回路2201〜2216の他方の入力端子に入力されるランダムRのビットデータR1〜R16の値は、OR回路2201〜2216の出力端子からそのまま(すなわち、ビットデータR1〜R16の値が「1」のときは「1」が、「0」のときは「0」)出力される。そのようにすることによって、乱数値記憶回路531からのランダムRの読出が可能となる。すなわち、出力制御信号SCが入力されている場合、乱数値記憶回路531は、読出可能(イネイブル)状態となる。   As described above, since the input to one input terminal of the OR circuits 2201 to 2216 is at a low level, when the signal input to the other input terminal is at a high level, the output from the output terminals of the OR circuits 2201 to 2216 is high. A level signal is output. In addition, when a signal input to the other input terminal of the OR circuits 2201 to 2216 is at a low level, a low level signal is output from the OR circuits 2201 to 2216. That is, the values of the random R bit data R1 to R16 input to the other input terminals of the OR circuits 2201 to 2216 are directly received from the output terminals of the OR circuits 2201 to 2216 (that is, the values of the bit data R1 to R16 are “ “1” is output when “1” and “0” when “0”). By doing so, random R can be read from the random value storage circuit 531. That is, when the output control signal SC is input, the random value storage circuit 531 is in a readable (enable) state.

ただし、CPU56から出力制御信号SCが入力される前に、ラッチ信号生成回路533からラッチ信号SLが入力されている場合、AND回路203の一方の入力端子への入力がローレベルとなるので、ラッチ信号SLが入力されている状態のままで、出力制御信号SCが入力されても(図20に示す例では、タイミングT3からタイミングT4の期間)、AND回路203の出力端子から出力される信号SGはローレベルのままとなる。AND回路203が出力する信号SGは、NOT回路204において反転され、ハイレベルの信号とされる。そして、OR回路2201〜2216の一方の入力端子に、NOT回路204からハイレベルの信号が入力される。   However, if the latch signal SL is input from the latch signal generation circuit 533 before the output control signal SC is input from the CPU 56, the input to one input terminal of the AND circuit 203 is at a low level. Even if the output control signal SC is input while the signal SL is being input (in the example shown in FIG. 20, the period from the timing T3 to the timing T4), the signal SG output from the output terminal of the AND circuit 203. Remains low. The signal SG output from the AND circuit 203 is inverted in the NOT circuit 204 to be a high level signal. A high level signal is input from the NOT circuit 204 to one input terminal of the OR circuits 2201 to 2216.

以上のように、OR回路2201〜2216の一方の入力端子への入力がハイレベルとなるので、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、OR回路2201〜2216から出力される信号SO1〜SO16は全てハイレベルとなる。そして、出力制御信号SCが入力されているにも関わらず、乱数値記憶回路531からランダムRを読み出すことができない状態のままとなる。すなわち、ラッチ信号SLが入力されている場合、乱数値記憶回路531は、出力制御信号SCを受信不可能な状態となる。なお、16ビット乱数回路503bを用いる場合、乱数値としての値「65535」が用いられる可能性がある。この場合、遊技制御用マイクロコンピュータ560は、値「65535」を読み込んだとしても、その値が乱数であるのか読出不能状態であるのかを判断することができない。そのため、図39に示す各大当り判定用の判定テーブルにおいて、あらかじめランダムRが「65535」である場合には「ハズレ」と判定するように設定しておけばよい。   As described above, since the input to one of the input terminals of the OR circuits 2201 to 2216 is at a high level, the OR is input regardless of whether the signal input to the other input terminal is at a high level or a low level. Signals SO1 to SO16 output from the circuits 2201 to 2216 are all at a high level. Even though the output control signal SC is input, the random R cannot be read from the random value storage circuit 531. That is, when the latch signal SL is input, the random value storage circuit 531 cannot receive the output control signal SC. When the 16-bit random number circuit 503b is used, the value “65535” as the random number value may be used. In this case, even if the game control microcomputer 560 reads the value “65535”, it cannot determine whether the value is a random number or is unreadable. Therefore, in the determination table for each jackpot determination shown in FIG. 39, when the random R is “65535”, it may be set to determine “lost” in advance.

また、ラッチ信号生成回路533からラッチ信号SLが入力される前に、CPU56から出力制御信号SCが入力されている場合、AND回路201の一方の入力端子への入力がローレベルとなるので、出力制御信号SCが入力されているままの状態で、ラッチ信号SLが入力されても(図20に示す例では、タイミングT5)、AND回路201の出力端子から出力される信号SRはローレベルのままとなる。そのため、フリップフロップ回路2101〜2116のクロック端子Clk1〜Clk16に入力される信号SRは、ローレベルからハイレベルに立ち上がらず、フリップフロップ回路2101〜2116に格納されているランダムRのビットデータR1〜R16は、ラッチ信号SLが入力されているにも関わらず、記憶される乱数は更新されない。すなわち、出力制御信号SCが入力されている場合、乱数値記憶回路531は、ラッチ信号SLを受信不可能な状態となる。   In addition, when the output control signal SC is input from the CPU 56 before the latch signal SL is input from the latch signal generation circuit 533, the input to one input terminal of the AND circuit 201 is at a low level. Even if the latch signal SL is input while the control signal SC is being input (timing T5 in the example shown in FIG. 20), the signal SR output from the output terminal of the AND circuit 201 remains at the low level. It becomes. Therefore, the signal SR input to the clock terminals Clk1 to Clk16 of the flip-flop circuits 2101 to 2116 does not rise from the low level to the high level, and the random R bit data R1 to R16 stored in the flip-flop circuits 2101 to 2116. Although the latch signal SL is input, the stored random number is not updated. That is, when the output control signal SC is input, the random value storage circuit 531 cannot receive the latch signal SL.

反転回路532は、クロック信号出力回路524から入力する乱数発生用クロック信号SI1における信号レベルを反転させることによって、クロック信号の極性を反転させた反転クロック信号SI2を生成する。また、反転回路532は、生成した反転クロック信号SI2をラッチ信号生成回路533に出力する。   The inverting circuit 532 generates the inverted clock signal SI2 in which the polarity of the clock signal is inverted by inverting the signal level in the random number generating clock signal SI1 input from the clock signal output circuit 524. Further, the inverting circuit 532 outputs the generated inverted clock signal SI2 to the latch signal generating circuit 533.

なお、乱数回路503は、反転回路532に代えて遅延回路を含んでもよい。この場合、遅延回路は、クロック信号出力回路524から入力する乱数発生用クロック信号SI1を遅延させることによって、クロック信号を遅延させた遅延クロック信号を生成する。また、遅延回路は、生成した遅延クロック信号をラッチ信号生成回路533に出力する。従って、ラッチ信号生成回路533は、乱数発生用クロック信号SI1を遅延させた遅延クロック信号に同期して、乱数値記憶回路531にラッチ信号を出力することになる。   Note that the random number circuit 503 may include a delay circuit instead of the inverting circuit 532. In this case, the delay circuit delays the random number generation clock signal SI1 input from the clock signal output circuit 524, thereby generating a delayed clock signal obtained by delaying the clock signal. The delay circuit outputs the generated delayed clock signal to the latch signal generation circuit 533. Therefore, the latch signal generation circuit 533 outputs a latch signal to the random value storage circuit 531 in synchronization with the delayed clock signal obtained by delaying the random number generation clock signal SI1.

ラッチ信号生成回路533は、セレクタおよびフリップフロップ回路等を用いて構成される。ラッチ信号生成回路533は、乱数値読取信号出力回路526からの乱数値読取信号と反転回路532からの反転クロック信号SI2とを入力し、乱数値記憶回路531に乱数値を記憶させるためのラッチ信号SLを出力する。また、ラッチ信号生成回路533は、乱数更新方式選択信号出力回路527からの乱数更新方式選択信号によって指定された乱数値更新方式に応じて、ラッチ信号SLを出力する。この場合、ラッチ信号生成回路533は、乱数更新方式選択信号出力回路527から第1の乱数更新方式選択信号が入力された場合、反転回路532から出力される反転クロック信号SI2を選択し、ラッチ信号SLとして乱数値記憶回路531に出力する。一方、ラッチ信号生成回路533は、乱数更新方式選択信号出力回路527から第2の乱数更新方式選択信号が入力された場合、乱数値読取信号出力回路526から出力される乱数値読取信号を、反転回路532から出力される反転クロック信号SI2の立ち上がりエッヂに同期させて、ラッチ信号SLとして乱数値記憶回路531に出力する。   The latch signal generation circuit 533 is configured using a selector, a flip-flop circuit, and the like. The latch signal generation circuit 533 receives the random number read signal from the random number read signal output circuit 526 and the inverted clock signal SI2 from the inversion circuit 532, and latch signal for storing the random value in the random value storage circuit 531. SL is output. The latch signal generation circuit 533 outputs the latch signal SL in accordance with the random value update method designated by the random number update method selection signal from the random number update method selection signal output circuit 527. In this case, when the first random number update method selection signal output circuit 527 receives the first random number update method selection signal output circuit 527, the latch signal generation circuit 533 selects the inverted clock signal SI2 output from the inversion circuit 532, and the latch signal It outputs to the random value storage circuit 531 as SL. On the other hand, when the second random number update method selection signal is input from the random number update method selection signal output circuit 527, the latch signal generation circuit 533 inverts the random value read signal output from the random value read signal output circuit 526. In synchronization with the rising edge of the inverted clock signal SI2 output from the circuit 532, the latch signal SL is output to the random value storage circuit 531.

タイマ回路534は、始動口14への遊技球の入賞を検出した旨の入賞検出信号SSを始動口スイッチ14aから入力する。また、タイマ回路534は、始動口スイッチ14aから入賞検出信号SSが継続して入力されている時間を計測する。そして、タイマ回路534は、計測時間が所定期間(例えば、3ms)になると、乱数値読取信号出力回路526の乱数値取込レジスタ539に乱数値取込データ「01h」を書き込む。例えば、タイマ回路534は、ハイレベルの信号が入力されたことに応じて起動するアップカウンタまたはダウンカウンタによって構成される。タイマ回路534は、始動口スイッチ14aからの入力がハイレベルとなっている間(すなわち、入賞検出信号SSが継続して入力されている間)、クロック回路501から順次入力する基準クロック信号CLKをアップカウントまたはダウンカウントする。そして、タイマ回路534は、アップカウントまたはダウンカウントするカウント値が3msに対応する値になると、始動口スイッチ14aから入賞検出信号SSが入力されたと判断して、乱数値取込データ「01h」を乱数値取込レジスタ539に書き込む。   The timer circuit 534 inputs a winning detection signal SS indicating that a winning of a game ball to the starting port 14 has been detected from the starting port switch 14a. The timer circuit 534 measures the time during which the winning detection signal SS is continuously input from the start port switch 14a. Then, when the measurement time reaches a predetermined period (for example, 3 ms), the timer circuit 534 writes the random number value capture data “01h” in the random value capture register 539 of the random value read signal output circuit 526. For example, the timer circuit 534 is configured by an up counter or a down counter that is activated in response to the input of a high level signal. The timer circuit 534 receives the reference clock signal CLK sequentially input from the clock circuit 501 while the input from the start port switch 14a is at a high level (that is, while the winning detection signal SS is continuously input). Count up or down. Then, when the count value to be counted up or down reaches a value corresponding to 3 ms, the timer circuit 534 determines that the winning detection signal SS is input from the start port switch 14a, and stores the random number value capture data “01h”. Write to the random value fetch register 539.

次に、シリアル通信回路505の構成について説明する。シリアル通信回路505は、全二重方式、非同期方式および標準NRZ(ノンリターンゼロ)符号化を用いたデータフォーマットで、各制御基板(例えば、払出制御基板37や音/ランプ制御基板80b)のマイクロコンピュータとシリアル通信を行う。シリアル通信回路505は、各制御基板のマイクロコンピュータに各種データ(例えば、賞球個数コマンドや演出制御コマンド)を送信する送信部と、各制御基板のマイクロコンピュータからの各種データ(例えば、賞球ACKコマンド)を受信する受信部とを含む。   Next, the configuration of the serial communication circuit 505 will be described. The serial communication circuit 505 is a data format using a full-duplex method, an asynchronous method, and standard NRZ (non-return zero) encoding, and is a micro of each control board (for example, the payout control board 37 and the sound / lamp control board 80b). Serial communication with the computer. The serial communication circuit 505 includes a transmission unit that transmits various data (for example, a prize ball number command and an effect control command) to the microcomputer of each control board, and various data (for example, a prize ball ACK) from the microcomputer of each control board. Command).

図21は、シリアル通信回路505の送信部の構成例を示すブロック図である。また、図22は、シリアル通信回路505の受信部の構成例を示すブロック図である。シリアル通信回路505は、ボーレートレジスタ702、ボーレート生成回路703、2つのステータスレジスタ705,706、3つの制御レジスタ707,708,709、送信データレジスタ710、受信データレジスタ711、送信用シフトレジスタ712、受信用シフトレジスタ713、割り込み制御回路714、送信フォーマット/パリティ生成回路715および受信フォーマット/パリティチェック回路716を含む。また、図21に示すように、シリアル通信回路505の送信部は、これらの構成要素のうち、ボーレートレジスタ702、ボーレート生成回路703、ステータスレジスタA705、制御レジスタ707,708,709、送信データレジスタ710、送信用シフトレジスタ712、割り込み制御回路714および送信フォーマット/パリティ生成回路715によって構成される。また、図22に示すように、シリアル通信回路505の受信部は、これらの構成要素のうち、ボーレートレジスタ702、ボーレート生成回路703、ステータスレジスタ705,706、制御レジスタ707,708,709、受信データレジスタ711、受信用シフトレジスタ713、割り込み制御回路714および受信フォーマット/パリティチェック回路716によって構成される。   FIG. 21 is a block diagram illustrating a configuration example of the transmission unit of the serial communication circuit 505. FIG. 22 is a block diagram illustrating a configuration example of a receiving unit of the serial communication circuit 505. The serial communication circuit 505 includes a baud rate register 702, a baud rate generation circuit 703, two status registers 705 and 706, three control registers 707, 708, and 709, a transmission data register 710, a reception data register 711, a transmission shift register 712, and a reception Shift register 713, interrupt control circuit 714, transmission format / parity generation circuit 715, and reception format / parity check circuit 716. As shown in FIG. 21, the transmission unit of the serial communication circuit 505 includes a baud rate register 702, a baud rate generation circuit 703, a status register A 705, control registers 707, 708, and 709, and a transmission data register 710. , A transmission shift register 712, an interrupt control circuit 714, and a transmission format / parity generation circuit 715. As shown in FIG. 22, the receiving unit of the serial communication circuit 505 includes a baud rate register 702, a baud rate generation circuit 703, status registers 705 and 706, control registers 707, 708, and 709, received data, among these components. The register 711, the reception shift register 713, the interrupt control circuit 714, and the reception format / parity check circuit 716 are configured.

なお、シリアル通信回路505において、送信部と受信部とは、実際には、共通の回路を用いて構成される。そして、シリアル通信回路505は、上記に示したように、シリアル通信回路505の各構成要素を使い分けて用いることによって、送信回路又は受信回路として機能する。   In the serial communication circuit 505, the transmission unit and the reception unit are actually configured using a common circuit. As described above, the serial communication circuit 505 functions as a transmission circuit or a reception circuit by properly using each component of the serial communication circuit 505.

まず、シリアル通信回路505が各制御基板が搭載するマイクロコンピュータと送受信するデータのデータフォーマットを説明する。図23は、シリアル通信505が各制御基板が搭載するマイクロコンピュータと送受信するデータのデータフォーマットの例を示す説明図である。図23に示すように、シリアル通信回路505が送受信するデータのデータフォーマットは、スタートビット、データおよびストップビットを1フレームとして構成される。また、シリアル通信回路505が送受信するデータのデータ長は、後述するシリアル通信回路設定処理において初期設定を行えば、8ビットまたは9ビットのいずれかに設定できる。図23(a)は、データ長を8ビットに設定した場合のデータフォーマットの例である。また、図23(b)は、データ長を9ビットに設定した場合のデータフォーマットの例である。   First, the data format of data transmitted and received by the serial communication circuit 505 with the microcomputer mounted on each control board will be described. FIG. 23 is an explanatory diagram showing an example of a data format of data transmitted and received by the serial communication 505 to and from the microcomputer mounted on each control board. As shown in FIG. 23, the data format of data transmitted and received by the serial communication circuit 505 is configured with a start bit, data, and stop bits as one frame. Further, the data length of data transmitted and received by the serial communication circuit 505 can be set to either 8 bits or 9 bits by performing initial setting in a serial communication circuit setting process described later. FIG. 23A shows an example of a data format when the data length is set to 8 bits. FIG. 23B shows an example of a data format when the data length is set to 9 bits.

図23に示すように、シリアル通信回路505が送受信するデータのデータフォーマットは、ハイレベル(論理「1」)のアイドルラインのあとに、1フレームの始まりであることを示すスタートビット(論理「0」)を含む。また、データフォーマットは、スタートビットのあとに、8ビットまたは9ビットの送受信データを含む。そして、データフォーマットは、送受信データのあとに、1フレームの終わりであることを示すストップビット(論理「1」)を含む。   As shown in FIG. 23, the data format of data transmitted and received by the serial communication circuit 505 is a start bit (logic “0”) indicating the start of one frame after an idle line of high level (logic “1”). ")including. The data format includes 8-bit or 9-bit transmission / reception data after the start bit. The data format includes a stop bit (logic “1”) indicating the end of one frame after the transmission / reception data.

シリアル通信回路505は、図23に示すデータフォーマットに従って、送受信データの最下位ビット(ビット0)から先にデータを送受信する。また、後述するシリアル通信回路設定処理において初期設定を行えば、送受信データにパリティビットを付加するように設定することもできる。パリティビットを付加するように設定した場合、送受信データの最上位ビットがパリティビット(奇数パリティまたは偶数パリティ)として用いられる。例えば、データ長を8ビットに設定した場合、送受信データのビット7がパリティビットとして用いられる。また、例えば、データ長を9ビットに設定した場合、送受信データのビット8がパリティビットとして用いられる。   The serial communication circuit 505 transmits / receives data first from the least significant bit (bit 0) of the transmission / reception data according to the data format shown in FIG. Further, if initial setting is performed in a serial communication circuit setting process described later, it is possible to set so that a parity bit is added to transmission / reception data. When the setting is such that a parity bit is added, the most significant bit of the transmission / reception data is used as a parity bit (odd parity or even parity). For example, when the data length is set to 8 bits, bit 7 of transmission / reception data is used as a parity bit. For example, when the data length is set to 9 bits, bit 8 of transmission / reception data is used as a parity bit.

ボーレート生成回路703は、クロック回路501が出力するクロック信号およびボーレートレジスタ702に設定されている設定値(ボーレート設定値ともいう)にもとづいて、シリアル通信回路505が用いるボーレートを生成する。この場合、ボーレート生成回路703は、クロック信号およびボーレート設定値にもとづいて、所定の計算式を用いてボーレートを求める。例えば、ボーレート生成回路703は、式(1)を用いて、シリアル通信回路505が用いるボーレートを求める。   The baud rate generation circuit 703 generates a baud rate used by the serial communication circuit 505 based on a clock signal output from the clock circuit 501 and a setting value (also referred to as a baud rate setting value) set in the baud rate register 702. In this case, the baud rate generation circuit 703 obtains the baud rate using a predetermined calculation formula based on the clock signal and the baud rate setting value. For example, the baud rate generation circuit 703 obtains the baud rate used by the serial communication circuit 505 using equation (1).

ボーレート=クロック周波数/(ボーレート設定値×16) 式(1) Baud rate = clock frequency / (baud rate set value x 16) Equation (1)

図24は、ボーレートレジスタ702の例を示す説明図である。ボーレートレジスタ702は、ボーレート生成回路703が生成するボーレートの値を指定するための所定の設定値を設定するレジスタである。例えば、ボーレートレジスタ702が式(1)を用いてボーレートを求めるものとし、クロック周波数が3MHzであるとする。この場合、所望の目標ボーレートが1200bpsであるとすると、ボーレートレジスタ702に設定値「156」を設定する。すると、ボーレート生成回路703は、クロック周波数「3MHz」およびボーレート設定値「156」にもとづいて、式(1)を用いて、ボーレート「1201.92bps」を生成する。ボーレートレジスタ702は、16ビットレジスタであり、初期値が「0(=00h)」に設定されている。また、ボーレートレジスタ702は、ビット0〜ビット12が書込および読出ともに可能な状態に構成されている。また、ボーレートレジスタ702は、ビット13〜ビット15が書込および読出ともに不可能な状態に構成されている。したがって、ボーレートレジスタ702のビット13〜ビット15に値を書き込む制御を行っても無効とされ、ビット13〜ビット15から読み出す値は全て「0(=000b)」である。   FIG. 24 is an explanatory diagram showing an example of the baud rate register 702. The baud rate register 702 is a register that sets a predetermined setting value for designating a baud rate value generated by the baud rate generation circuit 703. For example, it is assumed that the baud rate register 702 obtains the baud rate using the equation (1) and the clock frequency is 3 MHz. In this case, if the desired target baud rate is 1200 bps, the setting value “156” is set in the baud rate register 702. Then, the baud rate generation circuit 703 generates the baud rate “1201.92 bps” using the equation (1) based on the clock frequency “3 MHz” and the baud rate set value “156”. The baud rate register 702 is a 16-bit register, and an initial value is set to “0 (= 00h)”. The baud rate register 702 is configured such that bits 0 to 12 can be written and read. Further, the baud rate register 702 is configured such that bits 13 to 15 cannot be written or read. Therefore, even if control is performed to write values to bits 13 to 15 of the baud rate register 702, the values are invalid and all the values read from bits 13 to 15 are “0 (= 000b)”.

図25(A)は、制御レジスタA707の例を示す説明図である。制御レジスタA707は、シリアル通信回路505の通信フォーマットを設定するレジスタである。この実施の形態では、制御レジスタA707の各ビットの値が設定されることによって、シリアル通信回路505の通信フォーマットが設定される。制御レジスタA707には、送受信データのデータ形式や各種通信方式等の通信フォーマットを設定するための通信フォーマット設定データが設定される。図25(A)に示すように、制御レジスタA707は、8ビットレジスタであり、初期値が「0(=00h)」に設定されている。また、制御レジスタA707は、ビット0〜ビット4が書込および読出ともに可能な状態に構成されている。また、制御レジスタA707は、ビット5〜ビット7が書込および読出ともに不可能な状態に構成されている。したがって、制御レジスタA707のビット5〜ビット7に値を書き込む制御を行っても無効とされ、ビット5〜ビット7から読み出す値は全て「0(=000b)」である。   FIG. 25A is an explanatory diagram illustrating an example of the control register A707. The control register A 707 is a register for setting the communication format of the serial communication circuit 505. In this embodiment, the communication format of the serial communication circuit 505 is set by setting the value of each bit of the control register A707. In the control register A707, communication format setting data for setting a communication format such as a data format of transmission / reception data and various communication methods is set. As shown in FIG. 25A, the control register A707 is an 8-bit register, and its initial value is set to “0 (= 00h)”. Control register A 707 is configured such that bits 0 to 4 can be written and read. Control register A 707 is configured such that bits 5 to 7 cannot be written or read. Therefore, even if a control for writing a value to bits 5 to 7 of the control register A707 is performed, it is invalid, and all values read from bits 5 to 7 are “0 (= 000b)”.

図25(B)は、制御レジスタA707に設定される通信フォーマット設定データの一例の説明図である。図25(B)に示すように、制御レジスタA707のビット4(ビット名「M」)には、送受信するデータのデータ長を設定するための設定データが設定される。図25(B)に示すように、ビット4を「0」に設定することによって、送受信データのデータ長が8ビットに設定される。また、ビット4を「1」に設定することによって、送受信データのデータ長が9ビットに設定される。   FIG. 25B is an explanatory diagram of an example of communication format setting data set in the control register A707. As shown in FIG. 25B, setting data for setting the data length of data to be transmitted and received is set in bit 4 (bit name “M”) of the control register A707. As shown in FIG. 25B, by setting bit 4 to “0”, the data length of the transmission / reception data is set to 8 bits. Also, by setting bit 4 to “1”, the data length of the transmission / reception data is set to 9 bits.

制御レジスタA707のビット3(ビット名「WAKE」)には、スタンバイ状態の受信回路(シリアル通信回路505の受信部)をウエイクアップする(オンライン状態にさせる)ウエイクアップ方式を設定するための設定データが設定される。図25(B)に示すように、ビット3を「0」に設定することによって、アイドルラインを認識したときにウエイクアップするアイドルラインウエイクアップ方式が設定される。また、ビット3を「1」に設定することによって、所定のアドレスマークを認識することによってウエイクアップするアドレスマークウエイクアップ方式が設定される。   In bit 3 (bit name “WAKE”) of the control register A707, setting data for setting a wake-up method for waking up the receiver circuit (the receiving unit of the serial communication circuit 505) in the standby state. Is set. As shown in FIG. 25 (B), by setting bit 3 to “0”, an idle line wakeup method is set which wakes up when an idle line is recognized. In addition, by setting bit 3 to “1”, an address mark wakeup method for wakeup by recognizing a predetermined address mark is set.

制御レジスタA707のビット2(ビット名「ILT」)には、受信データのアイドルラインの検出方式を選択するための設定データが設定される。図25(B)に示すように、ビット2を「0」に設定することによって、受信データに含まれるスタートビットの後からアイドルラインを検出する検出方式が設定される。また、ビット2を「1」に設定することによって、受信データに含まれるストップビットの後からアイドルラインを検出する検出方式が設定される。   In bit 2 (bit name “ILT”) of the control register A707, setting data for selecting an idle line detection method of received data is set. As shown in FIG. 25B, by setting bit 2 to “0”, a detection method for detecting an idle line after the start bit included in the received data is set. In addition, by setting bit 2 to “1”, a detection method for detecting an idle line after a stop bit included in received data is set.

制御レジスタA707のビット1(ビット名「PE」)には、パリティ機能を使用するか否かを設定するための設定データが設定される。図25(B)に示すように、ビット1を「0」に設定することによって、パリティ機能を使用しないように設定される。また、ビット1を「1」に設定することによって、パリティ機能を使用するように設定される。   Setting data for setting whether or not to use the parity function is set in bit 1 (bit name “PE”) of the control register A707. As shown in FIG. 25B, the parity function is not used by setting bit 1 to “0”. Further, by setting bit 1 to “1”, the parity function is set to be used.

制御レジスタA707のビット0(ビット名「PT」)には、パリティ機能を使用すると設定した場合のパリティの種類を設定するための設定データが設定される。図25(B)に示すように、ビット0を「0」に設定することによって、パリティの種類として偶数パリティが設定される。また、ビット0を「1」に設定することによって、パリティの種類として奇数パリティが設定される。   Setting data for setting the type of parity when the parity function is used is set in bit 0 (bit name “PT”) of the control register A707. As shown in FIG. 25B, by setting bit 0 to “0”, even parity is set as the parity type. Also, by setting bit 0 to “1”, odd parity is set as the parity type.

図26(A)は、制御レジスタB708の例を示す説明図である。制御レジスタB708は、シリアル通信回路505の割り込み要求を許可するか否かを設定するレジスタである。この実施の形態では、制御レジスタB708の各ビットの値が設定されることによって、シリアル通信回路505からの割り込み要求を許可するか禁止するかが設定される。制御レジスタB708には、各種割り込み要求を許可するか否かを示す割り込み要求設定データが主として設定される。なお、制御レジスタB708には、割り込み要求設定データ以外に、シリアル通信回路505の各種設定を行うための設定データも設定される。図26(A)に示すように、制御レジスタB708は、8ビットレジスタであり、初期値が「0(=00h)」に設定されている。また、制御レジスタB708は、ビット0〜ビット7が書込および読出ともに可能な状態に構成されている。   FIG. 26A is an explanatory diagram illustrating an example of the control register B708. The control register B 708 is a register for setting whether to permit an interrupt request from the serial communication circuit 505. In this embodiment, whether the interrupt request from the serial communication circuit 505 is permitted or prohibited is set by setting the value of each bit of the control register B708. In the control register B708, interrupt request setting data indicating whether or not various interrupt requests are permitted is mainly set. In addition to the interrupt request setting data, setting data for performing various settings of the serial communication circuit 505 is also set in the control register B708. As shown in FIG. 26A, the control register B 708 is an 8-bit register, and the initial value is set to “0 (= 00h)”. Control register B 708 is configured such that bits 0 to 7 can be written and read.

図26(B)は、制御レジスタB708に設定される割り込み要求設定データの一例を示す説明図である。図26(B)に示すように、制御レジスタB708のビット7(ビット名「TIE」)には、データの送信時に行う割り込み要求である送信割り込み要求を許可するか否かを示す設定データが設定される。図26(B)に示すように、ビット7を「0」に設定することによって、送信割り込み要求を禁止するように設定される。また、ビット7を「1」に設定することによって、送信割り込み要求を許可するように設定される。   FIG. 26B is an explanatory diagram showing an example of interrupt request setting data set in the control register B708. As shown in FIG. 26 (B), setting data indicating whether or not a transmission interrupt request, which is an interrupt request to be performed at the time of data transmission, is permitted is set in bit 7 (bit name “TIE”) of the control register B708. Is done. As shown in FIG. 26B, by setting bit 7 to “0”, the transmission interrupt request is set to be prohibited. Also, by setting bit 7 to “1”, the transmission interrupt request is set to be permitted.

制御レジスタB708のビット6(ビット名「TCIE」)には、データの送信完了時に行う割り込み要求である送信完了割り込み要求を許可するか否かを示す設定データが設定される。図26(B)に示すように、ビット6を「0」に設定することによって、送信完了割り込み要求を禁止するように設定される。また、ビット6を「1」に設定することによって、送信完了割り込み要求を許可するように設定される。   Bit 6 (bit name “TCIE”) of the control register B708 is set with setting data indicating whether or not to permit a transmission completion interrupt request, which is an interrupt request to be made when data transmission is completed. As shown in FIG. 26B, by setting bit 6 to “0”, the transmission completion interrupt request is set to be prohibited. Further, by setting bit 6 to “1”, the transmission completion interrupt request is set to be permitted.

制御レジスタB708のビット5(ビット名「RIE」)には、データの受信時に行う割り込み要求である受信割り込み要求を許可するか否かを示す設定データが設定される。図26(B)に示すように、ビット5を「0」に設定することによって、受信割り込み要求を禁止するように設定される。また、ビット5を「1」に設定することによって、受信割り込み要求を許可するように設定される。   Bit 5 (bit name “RIE”) of the control register B 708 is set with setting data indicating whether or not a reception interrupt request, which is an interrupt request when data is received, is permitted. As shown in FIG. 26B, the reception interrupt request is set to be prohibited by setting bit 5 to “0”. Also, by setting bit 5 to “1”, the reception interrupt request is set to be permitted.

制御レジスタB708のビット4(ビット名「ILIE」)には、受信データのアイドルラインを検出したときに行う割り込み要求であるアイドルライン割り込み要求を許可するか否かを示す設定データが設定される。図26(B)に示すように、ビット4を「0」に設定することによって、アイドルライン割り込み要求を禁止するように設定される。また、ビット4を「1」に設定することによって、アイドルライン割り込み要求を許可するように設定される。   Bit 4 (bit name “ILIE”) of the control register B 708 is set with setting data indicating whether or not to allow an idle line interrupt request, which is an interrupt request when an idle line of received data is detected. As shown in FIG. 26B, by setting bit 4 to “0”, an idle line interrupt request is set to be prohibited. Further, by setting bit 4 to “1”, it is set to permit an idle line interrupt request.

制御レジスタB708のビット3(ビット名「TE」)には、送信回路(シリアル通信回路505の送信部)を使用するか否かを示す設定データが設定される。図26(B)に示すように、ビット3を「0」に設定することによって、送信回路を使用しないように設定される。また、ビット3を「1」に設定することによって、送信回路を使用するように設定される。   In bit 3 (bit name “TE”) of the control register B708, setting data indicating whether to use the transmission circuit (the transmission unit of the serial communication circuit 505) is set. As shown in FIG. 26B, by setting bit 3 to “0”, the transmission circuit is set not to be used. Further, by setting bit 3 to “1”, the transmission circuit is set to be used.

制御レジスタB708のビット2(ビット名「RE」)には、受信回路を使用するか否かを示す設定データが設定される。図26(B)に示すように、ビット2を「0」に設定することによって、受信回路を使用しないように設定される。また、ビット2を「1」に設定することによって、受信回路を使用するように設定される。   Setting data indicating whether or not to use the receiving circuit is set in bit 2 (bit name “RE”) of the control register B708. As shown in FIG. 26B, by setting bit 2 to “0”, the receiving circuit is set not to be used. Further, by setting bit 2 to “1”, the receiving circuit is set to be used.

制御レジスタB708のビット1(ビット名「RWU」)には、受信回路のウエイクアップ機能を使用するか否かを示す設定データが設定される。図26(B)に示すように、ビット1を「0」に設定することによって、ウエイクアップ機能を使用しないように設定される。また、ビット1を「1」に設定することによって、ウエイクアップ機能を使用するように設定される。   Setting data indicating whether or not to use the wakeup function of the receiving circuit is set in bit 1 (bit name “RWU”) of the control register B708. As shown in FIG. 26B, by setting bit 1 to “0”, the wakeup function is set not to be used. Further, by setting bit 1 to “1”, the wakeup function is set to be used.

制御レジスタB708のビット0(ビット名「SBK」)には、所定のブレークコード送信機能を使用するか否かを示す設定データが設定される。図26(B)に示すように、ビット1を「0」に設定することによって、ブレークコード送信機能を使用しないように設定される。また、ビット1を「1」に設定することによって、ブレークコード送信機能を使用するように設定される。ビット1を「1」に設定すると、シリアル通信回路505は、ブレークコード(例えば、「0」を連続して含む信号)を制御基板(払出制御基板37や音/ランプ制御基板80b)が搭載するマイクロコンピュータに送信する。   Setting data indicating whether or not to use a predetermined break code transmission function is set in bit 0 (bit name “SBK”) of the control register B708. As shown in FIG. 26B, by setting bit 1 to “0”, the break code transmission function is set not to be used. Also, by setting bit 1 to “1”, the break code transmission function is set to be used. When bit 1 is set to “1”, the serial communication circuit 505 mounts a break code (for example, a signal continuously including “0”) on the control board (the payout control board 37 and the sound / lamp control board 80b). Send to microcomputer.

図27(A)は、ステータスレジスタA705の例を示す説明図である。ステータスレジスタA705は、シリアル通信回路505の各種ステータスを確認するためのレジスタである。この実施の形態では、ステータスレジスタA705の各ビットの値を確認することによって、CPU56は、シリアル通信回路505の各種ステータスを確認することができる。図27(A)に示すように、ステータスレジスタA705は、8ビットレジスタであり、初期値が「0(=00h)」に設定されている。また、ステータスレジスタA705は、ビット0〜ビット7が読出のみ可能な状態に構成されている。したがって、ステータスレジスタA705のビット0〜ビット7に値を書き込む制御を行っても無効とされる。   FIG. 27A is an explanatory diagram illustrating an example of the status register A705. The status register A 705 is a register for confirming various statuses of the serial communication circuit 505. In this embodiment, the CPU 56 can confirm various statuses of the serial communication circuit 505 by confirming the value of each bit of the status register A 705. As shown in FIG. 27A, the status register A705 is an 8-bit register, and the initial value is set to “0 (= 00h)”. In addition, the status register A705 is configured so that bits 0 to 7 can only be read. Therefore, even if control is performed to write a value to bits 0 to 7 of the status register A705, it is invalidated.

本実施の形態では、後述するように、送信データレジスタ710に送信データが入っていない状態(送信データエンプティ)となったり、送信用シフトレジスタ712が格納する送信データの送信を完了すると、割り込み制御回路714によって、ステータスレジスタA705の対応するビットがセットされる。そして、CPU56は、ステータスレジスタA705にセットされた各ビットの値を読み出す。   In the present embodiment, as will be described later, when transmission data is not stored in the transmission data register 710 (transmission data empty) or transmission of transmission data stored in the transmission shift register 712 is completed, interrupt control is performed. Circuit 714 sets the corresponding bit in status register A705. Then, the CPU 56 reads the value of each bit set in the status register A705.

図27(B)は、ステータスレジスタA705に格納されるステータス確認データの一例を示す図である。図27(B)に示すように、ステータスレジスタA705のビット7(ビット名「TDRE」)には、送信データレジスタ710に送信データが入っていない状態であること(送信データエンプティ)を示す送信データエンプティフラグが格納される。図27(B)に示すように、ビット7に「0」が格納されている場合、送信データレジスタ710から送信用シフトレジスタ712に送信データが未だに転送されておらず、送信データレジスタ710に送信データが格納されたままの状態であることを示す。また、ビット7に「1」が格納されている場合、送信データレジスタ710から送信用シフトレジスタ712に送信データが転送されており、送信データレジスタ710に送信データが入っていない状態(送信データエンプティ)であることを示す。   FIG. 27B is a diagram showing an example of status confirmation data stored in the status register A705. As shown in FIG. 27 (B), transmission data indicating that transmission data is not stored in transmission data register 710 (transmission data empty) in bit 7 (bit name “TDRE”) of status register A705. Stores an empty flag. As shown in FIG. 27B, when “0” is stored in bit 7, the transmission data is not yet transferred from the transmission data register 710 to the transmission shift register 712, and transmitted to the transmission data register 710. Indicates that the data is still stored. When “1” is stored in bit 7, the transmission data is transferred from the transmission data register 710 to the transmission shift register 712, and there is no transmission data in the transmission data register 710 (transmission data empty). ).

ステータスレジスタA705のビット6(ビット名「TC」)には、シリアル通信回路505からの送信データの送信を完了した旨を示す送信完了フラグが格納される。図27(B)に示すように、ビット6に「0」が格納されている場合、送信用シフトレジスタ712が格納する送信データの送信中の状態であり、シリアル通信回路505からの送信データの送信が完了していない状態であることを示す。また、ビット6に「1」が格納されている場合、送信用シフトレジスタ712が格納する送信データの転送を完了した状態であり、シリアル通信回路505からの送信データの送信が完了した状態であることを示す。   Bit 6 (bit name “TC”) of the status register A 705 stores a transmission completion flag indicating that transmission of transmission data from the serial communication circuit 505 has been completed. As shown in FIG. 27B, when “0” is stored in bit 6, the transmission data stored in the transmission shift register 712 is being transmitted, and the transmission data from the serial communication circuit 505 is not transmitted. Indicates that transmission has not been completed. Further, when “1” is stored in bit 6, the transmission data stored in the transmission shift register 712 has been transferred, and transmission of transmission data from the serial communication circuit 505 has been completed. It shows that.

なお、送信データの送信を完了した状態となり、遊技制御用マイクロコンピュータ560は、送信先のマイクロコンピュータからの受信確認信号の待ち状態となる。この実施の形態では、後述する送信時割込の設定が行われると、シリアル通信回路505は、送信データの送信完了を検出すると、ステータスレジスタA705のビット6を「1」にするとともに、受信確認信号の待ち状態になったものとしてCPU56に割り込み要求(送信時割り込み要求という)を行う。   Note that the transmission of the transmission data is completed, and the game control microcomputer 560 waits for a reception confirmation signal from the transmission destination microcomputer. In this embodiment, when a transmission interrupt is set as will be described later, the serial communication circuit 505 sets the bit 6 of the status register A 705 to “1” and confirms reception when detecting the completion of transmission of transmission data. An interrupt request (referred to as an interrupt request during transmission) is made to the CPU 56 as a signal waiting state.

ステータスレジスタA705のビット5(ビット名「RDRF」)には、受信データレジスタ711に受信データが格納された状態であること(受信データフル)を示す受信データフルフラグが格納される。図27(B)に示すように、ビット5に「0」が格納されている場合、受信データレジスタ711に受信データが入っていない状態であることを示す。また、ビット5に「1」が格納されている場合、受信用シフトレジスタ713の値が受信データレジスタ711に転送され、受信データレジスタ711に受信データが格納されている状態であること(受信データフル)を示す。   Bit 5 (bit name “RDRF”) of status register A 705 stores a reception data full flag indicating that reception data is stored in reception data register 711 (reception data full). As shown in FIG. 27B, when “0” is stored in bit 5, it indicates that the reception data register 711 contains no reception data. When “1” is stored in bit 5, the value of the reception shift register 713 is transferred to the reception data register 711, and reception data is stored in the reception data register 711 (reception data Full).

なお、受信データレジスタ711に受信データが格納された状態となると、CPU56は、受信データを受信データレジスタ711から読み込んで受信処理を行える状態となる。この実施の形態では、シリアル通信回路505は、受信データフルを検出すると、ステータスレジスタA705のビット5を「1」にするとともに、受信処理が可能になったものとしてCPU56に割り込み要求(受信時割り込み要求という)を行う。   When the reception data is stored in the reception data register 711, the CPU 56 is ready to perform reception processing by reading the reception data from the reception data register 711. In this embodiment, when the serial communication circuit 505 detects that the received data is full, the bit 5 of the status register A 705 is set to “1” and an interrupt request (interrupt upon reception) is made to the CPU 56 that reception processing is possible. Request).

ステータスレジスタA705のビット4(ビット名「IDLE」)には、受信回路がアイドルラインを検出したことを示すアイドルライン検出フラグが格納される。図27(B)に示すように、ビット4に「0」が格納されている場合、シリアル通信回路505の受信部がアイドルラインを検出していない状態であることを示す。また、ビット4に「1」が格納されている場合、シリアル通信回路505の受信部がアイドルラインを検出した状態であることを示す。   Bit 4 (bit name “IDLE”) of the status register A705 stores an idle line detection flag indicating that the reception circuit has detected an idle line. As shown in FIG. 27B, when “0” is stored in bit 4, it indicates that the receiving unit of the serial communication circuit 505 has not detected an idle line. When “1” is stored in bit 4, it indicates that the receiving unit of the serial communication circuit 505 has detected an idle line.

ステータスレジスタA705のビット3(ビット名「OR」)には、CPU56が受信データレジスタ711が格納する受信データを読み込む前に、受信用シフトレジスタ713が次のデータを受信してしまったこと(オーバーラン)を示すオーバーランフラグが格納される。図27(B)に示すように、ビット3に「0」が格納されている場合、受信回路がオーバーランを検出していない状態であることを示す。また、ビット3に「1」が格納されている場合、受信回路がオーバーランを検出した状態であることを示す。   In bit 3 (bit name “OR”) of the status register A 705, the reception shift register 713 has received the next data before the CPU 56 reads the reception data stored in the reception data register 711 (overload). An overrun flag indicating (run) is stored. As shown in FIG. 27B, when “0” is stored in bit 3, it indicates that the receiving circuit has not detected an overrun. When “1” is stored in bit 3, it indicates that the receiving circuit has detected an overrun.

なお、オーバーランが発生すると、受信データレジスタ711内の受信データが読み込まれる前に受信用シフトレジスタ713に次の受信データが格納されてしまうので、受信データが上書きされてしまいCPU56が受信データを正しく読み込めなくなってしまう。そのため、各制御基板が搭載するマイクロコンピュータと正しく通信を行えなくなり、CPU56が誤動作をする原因となる。この実施の形態では、シリアル通信回路505は、オーバーランを検出すると、ステータスレジスタA705のビット3を「1」にするとともに、通信時にエラーが発生したものとしてCPU56に割り込み要求を行う。   If an overrun occurs, the next received data is stored in the reception shift register 713 before the received data in the received data register 711 is read, so that the received data is overwritten and the CPU 56 receives the received data. It cannot be read correctly. Therefore, communication with the microcomputer mounted on each control board cannot be performed correctly, causing the CPU 56 to malfunction. In this embodiment, when the serial communication circuit 505 detects an overrun, the serial communication circuit 505 sets bit 3 of the status register A 705 to “1” and issues an interrupt request to the CPU 56 on the assumption that an error has occurred during communication.

ステータスレジスタA705のビット2(ビット名「NF」)には、受信データにノイズを検出したことを示すノイズエラーフラグが格納される。図27(B)に示すように、ビット2に「0」が格納されている場合、受信回路が受信データにノイズを検出していない状態であることを示す。また、ビット2に「1」が格納されている場合、受信回路が受信データにノイズを検出した状態であることを示す。   Bit 2 (bit name “NF”) of the status register A705 stores a noise error flag indicating that noise has been detected in the received data. As shown in FIG. 27B, when “0” is stored in bit 2, it indicates that the receiving circuit is not detecting noise in the received data. When “1” is stored in bit 2, it indicates that the receiving circuit has detected noise in the received data.

例えば、シリアル通信回路505は、受信データの各ビットを検出する際に、ボーレート生成回路703が生成したボーレートを用いて、所定ビット長の「1」または「0」を検出する。この場合、検出した「1」または「0」の長さが所定ビット長に満たない場合、シリアル通信回路505は、受信データにノイズが発生したものとしてノイズエラーを検出する。ノイズエラーが発生すると、ノイズによって正しい受信データを受信できない可能性が高く、CPU56が誤動作をする原因となる。この実施の形態では、シリアル通信回路505は、ノイズエラーを検出すると、ステータスレジスタA705のビット2を「1」にするとともに、通信時にエラーが発生したものとしてCPU56に割り込み要求を行う。   For example, when detecting each bit of the received data, the serial communication circuit 505 detects “1” or “0” having a predetermined bit length by using the baud rate generated by the baud rate generation circuit 703. In this case, when the detected length of “1” or “0” is less than the predetermined bit length, the serial communication circuit 505 detects a noise error as noise generated in the received data. When a noise error occurs, there is a high possibility that correct received data cannot be received due to noise, which causes the CPU 56 to malfunction. In this embodiment, when the serial communication circuit 505 detects a noise error, the serial communication circuit 505 sets bit 2 of the status register A 705 to “1” and issues an interrupt request to the CPU 56 on the assumption that an error has occurred during communication.

ステータスレジスタA705のビット1(ビット名「FE」)には、受信データのストップビットの位置が「0」(本来、ストップビットは「1」)であることを検出したこと(フレーミングエラー)を示すフレーミングエラーフラグが格納される。図27(B)に示すように、ビット1に「0」が格納されている場合、受信回路が受信データにフレーミングエラーを検出していない状態であることを示す。また、ビット1に「1」が格納されている場合、受信回路がフレーミングエラーを検出した状態であることを示す。   Bit 1 (bit name “FE”) of the status register A 705 indicates that it is detected that the position of the stop bit of the received data is “0” (originally, the stop bit is “1”) (framing error). A framing error flag is stored. As shown in FIG. 27B, when “0” is stored in bit 1, it indicates that the receiving circuit is not detecting a framing error in the received data. When “1” is stored in bit 1, it indicates that the receiving circuit has detected a framing error.

フレーミングエラーが発生すると、受信データのストップビットを正しく受信できなかった状態であるので、正しい受信データを受信できない可能性が高く、CPU56が誤動作をする原因となる。この実施の形態では、シリアル通信回路505は、フレーミングエラーを検出すると、ステータスレジスタA705のビット1を「1」にするとともに、通信時にエラーが発生したものとしてCPU56に割り込み要求を行う。   When a framing error occurs, it is in a state where the stop bit of the received data has not been correctly received, and therefore there is a high possibility that correct received data cannot be received, causing the CPU 56 to malfunction. In this embodiment, when detecting a framing error, the serial communication circuit 505 sets bit 1 of the status register A 705 to “1” and issues an interrupt request to the CPU 56 as an error has occurred during communication.

ステータスレジスタA705のビット0(ビット名「PF」)には、受信データから求めたパリティの値と、受信データに含まれるパリティの値とが一致しなかったこと(パリティエラー)を示すパリティエラーフラグが格納される。図27(B)に示すように、ビット0に「0」が格納されている場合、受信回路が受信データにパリティエラーを検出していない状態であることを示す。また、ビット0に「1」が格納されている場合、受信回路がパリティエラーを検出した状態であることを示す。   Bit 0 (bit name “PF”) of status register A 705 has a parity error flag indicating that the parity value obtained from the received data does not match the parity value included in the received data (parity error). Is stored. As shown in FIG. 27B, when “0” is stored in bit 0, it indicates that the receiving circuit has not detected a parity error in the received data. Further, when “1” is stored in bit 0, it indicates that the receiving circuit has detected a parity error.

パリティエラーが発生すると、受信データの各データビットまたはパリティビットを正しく受信できなかった状態であるので、正しい受信データを受信できない可能性が高く、CPU56が誤動作をする原因となる。この実施の形態では、シリアル通信回路505は、パリティエラーを検出すると、ステータスレジスタA705のビット0を「1」にするとともに、通信時にエラーが発生したものとしてCPU56に割り込み要求を行う。   When a parity error occurs, it is in a state where each data bit or parity bit of the received data has not been correctly received, so there is a high possibility that correct received data cannot be received, causing the CPU 56 to malfunction. In this embodiment, when the serial communication circuit 505 detects a parity error, the serial communication circuit 505 sets bit 0 of the status register A 705 to “1” and issues an interrupt request to the CPU 56 on the assumption that an error has occurred during communication.

図28(A)は、ステータスレジスタB706の例を示す説明図である。ステータスレジスタB706は、シリアル通信回路505の受信状態(受信ステータス)を確認するためのレジスタである。この実施の形態では、ステータスレジスタB706のビットの値を確認することによって、CPU56は、シリアル通信回路505の受信ステータスを確認することができる。図28(B)に示すように、ステータスレジスタB706は、8ビットレジスタであり、初期値が「0(=00h)」に設定されている。また、ステータスレジスタB706は、ビット0が読出のみ可能な状態に構成されている。したがって、ステータスレジスタA705のビット0に値を書き込む制御を行っても無効とされる。また、ステータスレジスタB706は、ビット1〜ビット7が書込および読出ともに不可能な状態に構成されている。したがって、ステータスレジスタA705のビット1〜ビット7に値を書き込む制御を行っても無効とされ、ビット1〜ビット7から読み出す値は全て「0(=0000b)」である。   FIG. 28A is an explanatory diagram showing an example of the status register B706. The status register B 706 is a register for confirming the reception state (reception status) of the serial communication circuit 505. In this embodiment, the CPU 56 can confirm the reception status of the serial communication circuit 505 by confirming the value of the bit of the status register B 706. As shown in FIG. 28B, the status register B 706 is an 8-bit register, and the initial value is set to “0 (= 00h)”. Further, the status register B 706 is configured so that bit 0 can only be read. Therefore, even if control is performed to write a value to bit 0 of status register A 705, it is invalid. Status register B 706 is configured such that bits 1 to 7 cannot be written or read. Therefore, even if control is performed to write a value to bits 1 to 7 of the status register A 705, the value is invalid and all the values read from bits 1 to 7 are “0 (= 0000b)”.

図28(B)は、ステータスレジスタB706に格納されるステータス確認データの一例を示す図である。図28(B)に示すように、ステータスレジスタB706のビット0(ビット名「RAF」)には、受信回路が受信データを受信中であること(受信アクティブ)を示す受信アクティブフラグが格納される。図28(B)に示すように、ビット0に「0」が格納されている場合、受信回路が受信データを受信中でないことを示す。また、ビット0に「1」が格納されている場合、受信回路が受信データを受信中であることを示す。なお、シリアル通信回路505は、スタートビットを検出すると、受信データの受信が開始されたものとして、ステータスレジスタB706のビット0を「1」にする。   FIG. 28B is a diagram showing an example of status confirmation data stored in the status register B706. As shown in FIG. 28B, a reception active flag indicating that the reception circuit is receiving reception data (reception active) is stored in bit 0 (bit name “RAF”) of the status register B706. . As shown in FIG. 28B, when “0” is stored in bit 0, it indicates that the reception circuit is not receiving reception data. Further, when “1” is stored in bit 0, it indicates that the reception circuit is receiving reception data. When the serial communication circuit 505 detects the start bit, it assumes that reception of received data has started, and sets bit 0 of the status register B 706 to “1”.

図29(A)は、制御レジスタC709の例を示す説明図である。制御レジスタC709は、シリアル通信回路505の通信エラー時の割り込み要求を許可するか否かを設定するレジスタである。この実施の形態では、制御レジスタC709の各ビットの値が設定されることによって、シリアル通信回路505からの通信時の割り込み要求を許可するか禁止するかが設定される。制御レジスタC709には、通信エラー時の各種割り込み要求を許可するか否かを示すエラー割り込み要求設定データが主として設定される。なお、制御レジスタC709には、エラー割り込み要求設定データ以外に、データ長を9ビットに設定した場合の9ビット目のデータが格納される。シリアル通信回路505の各種設も設定される。図29(A)に示すように、制御レジスタC709は、8ビットレジスタであり、初期値が「0(=00h)」に設定されている。また、制御レジスタC709は、ビット0〜ビット3およびビット6,7が書込および読出ともに可能な状態に構成されている。また、制御レジスタC709は、ビット4,5が書込および読出ともに不可能な状態に構成されている。したがって、制御レジスタC709のビット4,5に値を書き込む制御を行っても無効とされ、ビット4,5から読み出す値は全て「0(=0000b)」である。   FIG. 29A is an explanatory diagram illustrating an example of the control register C709. The control register C709 is a register for setting whether to permit an interrupt request when a communication error occurs in the serial communication circuit 505. In this embodiment, by setting the value of each bit of the control register C709, it is set whether the interrupt request at the time of communication from the serial communication circuit 505 is permitted or prohibited. In the control register C709, error interrupt request setting data indicating whether or not various interrupt requests at the time of a communication error are permitted is mainly set. In addition to the error interrupt request setting data, the control register C709 stores 9th bit data when the data length is set to 9 bits. Various settings of the serial communication circuit 505 are also set. As shown in FIG. 29A, the control register C709 is an 8-bit register, and the initial value is set to “0 (= 00h)”. The control register C709 is configured such that bits 0 to 3 and bits 6 and 7 can be written and read. In addition, the control register C709 is configured such that bits 4 and 5 cannot be written or read. Therefore, even if control is performed to write a value to bits 4 and 5 of the control register C709, it is invalid, and all the values read from bits 4 and 5 are “0 (= 0000b)”.

図29(B)は、制御レジスタC709に設定されるエラー割り込み要求設定データの一例を示す説明図である。図29(B)に示すように、制御レジスタC709のビット7(ビット名「R8」)には、データ長を9ビットに設定した場合の受信データの9ビット目のデータが格納される。また、制御レジスタC709のビット6(ビット名「T8」)には、データ長を9ビットに設定した場合の送信データの9ビット目のデータが格納される。   FIG. 29B is an explanatory diagram showing an example of error interrupt request setting data set in the control register C709. As shown in FIG. 29B, the bit 7 (bit name “R8”) of the control register C709 stores the 9th bit of the received data when the data length is set to 9 bits. Further, bit 6 (bit name “T8”) of the control register C709 stores the 9th bit data of the transmission data when the data length is set to 9 bits.

制御レジスタC709のビット3(ビット名「ORIE」)には、オーバーランを検出した場合に行う割り込み要求であるオーバーランフラグ割り込み要求を許可するか否かを示す設定データが設定される。図29(B)に示すように、ビット3を「0」に設定することによって、オーバーランフラグ割り込み要求を禁止するように設定される。また、ビット3を「1」に設定することによって、オーバーランフラグ割り込み要求を許可するように設定される。   In bit 3 (bit name “ORIE”) of the control register C709, setting data indicating whether or not to permit an overrun flag interrupt request, which is an interrupt request to be performed when an overrun is detected, is set. As shown in FIG. 29B, by setting bit 3 to “0”, the overrun flag interrupt request is set to be prohibited. Further, by setting bit 3 to “1”, the overrun flag interrupt request is set to be permitted.

制御レジスタC709のビット2(ビット名「NEIE」)には、ノイズエラーを検出した場合に行う割り込み要求であるノイズエラーフラグ割り込み要求を許可するか否かを示す設定データが設定される。図29(B)に示すように、ビット2を「0」に設定することによって、ノイズエラーフラグ割り込み要求を禁止するように設定される。また、ビット2を「1」に設定することによって、ノイズエラーフラグ割り込み要求を許可するように設定される。   Bit 2 (bit name “NEIE”) of the control register C709 is set with setting data indicating whether or not to permit a noise error flag interrupt request, which is an interrupt request to be performed when a noise error is detected. As shown in FIG. 29B, by setting bit 2 to “0”, the noise error flag interrupt request is set to be prohibited. Also, by setting bit 2 to “1”, the noise error flag interrupt request is set to be permitted.

制御レジスタC709のビット1(ビット名「FEIE」)には、フレーミングエラーを検出した場合に行う割り込み要求であるフレーミングエラーフラグ割り込み要求を許可するか否かを示す設定データが設定される。図29(B)に示すように、ビット1を「0」に設定することによって、フレーミングエラーフラグ割り込み要求を禁止するように設定される。また、ビット1を「1」に設定することによって、フレーミングエラーフラグ割り込み要求を許可するように設定される。   Bit 1 (bit name “FEIE”) of the control register C709 is set with setting data indicating whether or not to permit a framing error flag interrupt request, which is an interrupt request to be performed when a framing error is detected. As shown in FIG. 29B, by setting bit 1 to “0”, the framing error flag interrupt request is set to be prohibited. Further, by setting bit 1 to “1”, the framing error flag interrupt request is set to be permitted.

制御レジスタC709のビット0(ビット名「PEIE」)には、パリティエラーを検出した場合に行う割り込み要求であるパリティエラーフラグ割り込み要求を許可するか否かを示す設定データが設定される。図29(B)に示すように、ビット0を「0」に設定することによって、パリティエラーフラグ割り込み要求を禁止するように設定される。また、ビット0を「1」に設定することによって、パリティエラーフラグ割り込み要求を許可するように設定される。   Bit 0 (bit name “PEIE”) of the control register C709 is set with setting data indicating whether or not to permit a parity error flag interrupt request, which is an interrupt request to be performed when a parity error is detected. As shown in FIG. 29B, by setting bit 0 to “0”, the parity error flag interrupt request is set to be prohibited. Also, by setting bit 0 to “1”, the parity error flag interrupt request is set to be permitted.

図30は、シリアル通信回路505が備えるデータレジスタの例を示す説明図である。データレジスタ701は、シリアル通信回路505が送受信するデータを格納するレジスタである。図30に示すように、データレジスタは、8ビットレジスタであり、初期値が「0(=00h)」に設定されている。また、データレジスタ701は、ビット0〜ビット7が書込および読出ともに可能な状態に構成されている。   FIG. 30 is an explanatory diagram illustrating an example of a data register included in the serial communication circuit 505. The data register 701 is a register that stores data transmitted and received by the serial communication circuit 505. As shown in FIG. 30, the data register is an 8-bit register, and the initial value is set to “0 (= 00h)”. Data register 701 is configured such that bits 0 to 7 can be written and read.

この実施の形態では、シリアル通信回路505が送信データを送信する場合、データレジスタは、送信データレジスタ710として用いられる。なお、データ長を9ビットに設定した場合、データレジスタおよび制御レジスタC709のビット6が送信データレジスタ710として用いられる。この場合、データレジスタのビット0〜ビット7が送信データレジスタ710のビット0〜ビット7として用いられ、制御レジスタC709のビット6が送信データレジスタ710のビット8として用いられる。   In this embodiment, when the serial communication circuit 505 transmits transmission data, the data register is used as the transmission data register 710. When the data length is set to 9 bits, bit 6 of the data register and control register C709 is used as the transmission data register 710. In this case, bits 0 to 7 of the data register are used as bits 0 to 7 of the transmission data register 710, and bit 6 of the control register C709 is used as bit 8 of the transmission data register 710.

また、シリアル通信回路505が受信データを受信する場合、データレジスタは、受信データレジスタ711として用いられる。なお、データ長を9ビットに設定した場合、データレジスタおよび制御レジスタC709のビット7が受信データレジスタ711として用いられる。この場合、データレジスタのビット0〜ビット7が受信データレジスタ711のビット0〜ビット7として用いられ、制御レジスタC709のビット7が受信データレジスタ711のビット8として用いられる。   When the serial communication circuit 505 receives received data, the data register is used as the received data register 711. When the data length is set to 9 bits, bit 7 of the data register and control register C709 is used as the reception data register 711. In this case, bit 0 to bit 7 of the data register are used as bit 0 to bit 7 of the reception data register 711, and bit 7 of the control register C 709 is used as bit 8 of the reception data register 711.

割り込み制御回路714は、CPU56に各種割り込み要求を行う。この実施の形態では、割り込み制御回路714は、制御レジスタB708のビット6(TCIE)が「1」に設定されている場合、送信データレジスタ710に送信データの送信を完了した状態となると、CPU56に割り込み信号を出力するとともに、ステータスレジスタA705のビット6(TC)に「1」を設定することによって割り込み要求を行う。なお、ステータスレジスタA705のビットの設定値により割込要因を識別可能とするのでなく、割り込み制御回路714は、割込要因毎に異なる割り込み信号をCPU56に出力するようにしてもよい。   The interrupt control circuit 714 makes various interrupt requests to the CPU 56. In this embodiment, when the bit 6 (TCIE) of the control register B 708 is set to “1”, the interrupt control circuit 714 notifies the CPU 56 when transmission of transmission data to the transmission data register 710 is completed. In addition to outputting an interrupt signal, an interrupt request is made by setting bit 6 (TC) of status register A705 to “1”. The interrupt control circuit 714 may output a different interrupt signal for each interrupt factor to the CPU 56 instead of making the interrupt factor identifiable by the set value of the bit of the status register A705.

また、割り込み制御回路714は、制御レジスタB708のビット5(RIE)が「1」に設定されている場合、受信データレジスタ711に受信データが格納されている状態になると(受信データフルを検出すると)、CPU56に割り込み信号を出力するとともに、ステータスレジスタA705のビット5(RDRF)に「1」を設定することによって割り込み要求を行う。   In addition, when bit 5 (RIE) of the control register B 708 is set to “1”, the interrupt control circuit 714 enters a state where reception data is stored in the reception data register 711 (when reception data full is detected). ), An interrupt signal is output to the CPU 56, and an interrupt request is made by setting "1" to bit 5 (RDRF) of the status register A705.

また、割り込み制御回路714は、制御レジスタC709のビット0〜3のいずれかが「1」に設定されている場合、各種通信エラーが発生すると、CPU56に割り込み信号を出力するとともに、通信エラーの種類に応じて、ステータスレジスタA705のビット0〜ビット3に「1」を設定することによって割り込み要求を行う。例えば、制御レジスタC709のビット3(ORIE)が「1」に設定されている場合、オーバーランを検出して割り込み要求を行うときに、ステータスレジスタA705のビット3(OR)に「1」を設定する。また、例えば、制御レジスタC709のビット2(NEIE)が「1」に設定されている場合、ノイズエラーを検出して割り込み要求を行うときに、ステータスレジスタA705のビット2(NF)に「1」を設定する。また、例えば、制御レジスタC709のビット1(FEIE)が「1」に設定されている場合、フレーミングエラーを検出して割り込み要求を行うときに、ステータスレジスタA705のビット1(FE)に「1」を設定する。また、例えば、制御レジスタC709のビット0(PEIE)が「1」に設定されている場合、パリティエラーを検出して割り込み要求を行うときに、ステータスレジスタA705のビット0(PF)に「1」を設定する。なお、複数の通信エラーを検出した場合、割り込み制御回路714は、複数の通信エラーにもとづいて割り込み要求を行うとともに、ステータスレジスタA705の該当するビットをそれぞれ「1」に設定する。   Further, when any of the bits 0 to 3 of the control register C709 is set to “1”, the interrupt control circuit 714 outputs an interrupt signal to the CPU 56 and also indicates the type of communication error. In response to this, an interrupt request is made by setting "1" to bits 0 to 3 of the status register A705. For example, if bit 3 (ORIE) of the control register C709 is set to “1”, “1” is set to bit 3 (OR) of the status register A705 when an overrun is detected and an interrupt request is made. To do. For example, when bit 2 (NEIE) of the control register C709 is set to “1”, when a noise error is detected and an interrupt request is made, “1” is set to bit 2 (NF) of the status register A705. Set. For example, when bit 1 (FEIE) of the control register C709 is set to “1”, when a framing error is detected and an interrupt request is made, “1” is set to bit 1 (FE) of the status register A705. Set. For example, when bit 0 (PEIE) of the control register C709 is set to “1”, when a parity error is detected and an interrupt request is made, “1” is set to bit 0 (PF) of the status register A705. Set. When a plurality of communication errors are detected, the interrupt control circuit 714 makes an interrupt request based on the plurality of communication errors and sets the corresponding bits of the status register A705 to “1”.

送信フォーマット/パリティ生成回路715は、送信データのデータフォーマットを生成する。この実施の形態では、送信フォーマット/パリティ生成回路715は、送信データレジスタ710に格納される送信データにスタートビットおよびストップビットを付加してデータフォーマットを生成し、送信用シフトレジスタ712に転送する。また、制御レジスタA707のビット1(PE)に「1」が設定され、パリティ機能を使用する旨が設定されている場合、送信フォーマット/パリティ生成回路715は、送信データにパリティビットを付加してデータフォーマットを生成する。   The transmission format / parity generation circuit 715 generates a data format of transmission data. In this embodiment, the transmission format / parity generation circuit 715 generates a data format by adding a start bit and a stop bit to the transmission data stored in the transmission data register 710 and transfers the data format to the transmission shift register 712. If bit 1 (PE) of control register A707 is set to “1” and the parity function is set to be used, the transmission format / parity generation circuit 715 adds a parity bit to the transmission data. Generate a data format.

受信フォーマット/パリティチェック回路716は、受信データのデータフォーマットを検出する。この実施の形態では、受信フォーマット/パリティチェック回路716は、受信用シフトレジスタ713に格納される受信データからスタートビットおよびストップビットを検出し、受信データに含まれるデータ部分を検出して受信データレジスタ711に転送する。また、制御レジスタA707のビット1(PE)に「1」が設定され、パリティ機能を使用する旨が設定されている場合、受信フォーマット/パリティチェック回路716は、受信データのパリティを求め、受信データに含まれるパリティと一致するか否かを検出する。また、求めた値が受信データに含まれるパリティと一致しない場合、受信フォーマット/パリティチェック回路716は、パリティエラーを検出する。なお、後述するシリアル通信回路設定処理において通信エラー時割り込み要求を許可する旨が設定されてる場合、割り込み制御回路714は、パリティエラーを検出すると、通信エラーの発生を割込原因としてCPU56に割り込み要求を行う。   The reception format / parity check circuit 716 detects the data format of the reception data. In this embodiment, the reception format / parity check circuit 716 detects the start bit and stop bit from the reception data stored in the reception shift register 713, detects the data portion included in the reception data, and receives the reception data register. Forward to 711. If bit 1 (PE) of the control register A707 is set to “1” and the parity function is set to be used, the reception format / parity check circuit 716 obtains the parity of the reception data and receives the reception data. It is detected whether or not it matches the parity included in. If the obtained value does not match the parity included in the received data, the reception format / parity check circuit 716 detects a parity error. If it is set in the serial communication circuit setting process to be described later that an interrupt request at the time of a communication error is permitted, the interrupt control circuit 714, when detecting a parity error, requests the CPU 56 to interrupt the occurrence of the communication error as an interrupt cause. I do.

図31は、遊技制御用マイクロコンピュータ560における記憶領域のアドレスマップの一例を示す説明図である。図31に示すように、遊技制御用マイクロコンピュータ560の記憶領域のうち、0000h番地〜1FFFh番地の領域は、ROM54に割り当てられている。また、7E00h番地〜7FFFh番地の領域は、RAM55に割り当てられている。さらに、FD00h番地〜FE00h番地の領域は、乱数最大値設定レジスタ535等の内蔵レジスタに割り当てられている。   FIG. 31 is an explanatory diagram showing an example of an address map of a storage area in the game control microcomputer 560. As shown in FIG. 31, the area from address 0000h to 1FFFh in the storage area of the game control microcomputer 560 is allocated to the ROM 54. An area from addresses 7E00h to 7FFFh is allocated to the RAM 55. Further, the area from the address FD00h to the address FE00h is allocated to a built-in register such as the random number maximum value setting register 535.

また、図31に示すように、ROM54に割り当てられている0000h番地〜1FFFh番地の領域は、ユーザプログラムエリアとユーザプログラム管理エリアとを含む。0000h番地〜1F7Fh番地の領域のユーザプログラムエリアには、ユーザ(例えば、遊技機の製作者)により予め作成されたプログラム(ユーザプログラム)550が記憶される。また、1F80h番地〜1FFFh番地の領域のユーザプログラム管理エリアには、CPU56がユーザプログラム550を実行するために必要となるデータ(ユーザプログラム実行データ)が記憶される。また、RAM55に割り当てられている7E00h番地〜7FFFh番地の領域のうち、7E00h番地〜7EFFh番地の領域は未使用領域であり、7F00h番地〜7FFFh番地の領域はワークエリアとして用いられる。   Further, as shown in FIG. 31, the area of addresses 0000h to 1FFFh allocated to the ROM 54 includes a user program area and a user program management area. A program (user program) 550 created in advance by a user (for example, a game machine manufacturer) is stored in the user program area in the area of addresses 0000h to 1F7Fh. Further, data (user program execution data) necessary for the CPU 56 to execute the user program 550 is stored in the user program management area in the area of addresses 1F80h to 1FFFh. Of the areas 7E00h to 7FFFh allocated to the RAM 55, the areas 7E00h to 7EFFh are unused areas, and the areas 7F00h to 7FFFh are used as work areas.

図32は、ユーザプログラム管理エリアにおけるアドレスマップの一例を示す説明図である。図32に示すように、1F97h番地の領域には、乱数回路503のカウンタ521に入力される初期値を変更するための方式である初期値変更方式のうち、ユーザによって選択された初期値変更方式を指定するための初期値変更方式設定データが記憶される。また、1F98h番地および1F99h番地の領域には、RAM55に割り当てられた7F00h番地〜7FFFh番地のうち、ユーザによって予め指定されたRAM55における番地(指定RAM番地)を特定するためのRAM番地データが記憶される。この場合、指定RAM番地を示す値のうち、指定RAM番地の下位の値が1F98h番地に記憶され、指定RAM番地の上位の値が1F99h番地に記憶される。   FIG. 32 is an explanatory diagram showing an example of an address map in the user program management area. As shown in FIG. 32, in the area of address 1F97h, the initial value changing method selected by the user among the initial value changing methods which are methods for changing the initial value input to the counter 521 of the random number circuit 503 is shown. The initial value change method setting data for designating is stored. Further, in the areas 1F98h and 1F99h, RAM address data for specifying an address in the RAM 55 (designated RAM address) designated in advance by the user among addresses 7F00h to 7FFFh allocated to the RAM 55 is stored. The In this case, of the values indicating the designated RAM address, the lower value of the designated RAM address is stored in the 1F98h address, and the higher value of the designated RAM address is stored in the 1F99h address.

図33は、初期値変更方式設定データの一例を示す説明図である。図33に示すように、初期値変更データは、8ビットのデータから構成される。初期値変更データ「00h」は、初期値変更方式として、初期値を変更しないことを指定するデータである。この実施の形態では、初期値変更データ「00h」が設定されている場合、乱数回路503のカウンタ521は、予め定められた初期値「0」から所定の最終値までカウント値を更新することになる。また、初期値変更データ「01h」は、初期値変更方式として、カウンタ521に入力する初期値を、遊技制御用マイクロコンピュータ560を識別するためのIDナンバにもとづく値に変更することを指定するデータである。この実施の形態では、初期値変更データ「01h」が設定されている場合、カウンタ521が更新するカウンタ値の初期値が「0」からIDナンバにもとづく値に変更され、カウンタ521は、変更後の初期値から所定の最終値までカウント値を更新することになる。   FIG. 33 is an explanatory diagram of an example of initial value change method setting data. As shown in FIG. 33, the initial value change data is composed of 8-bit data. The initial value change data “00h” is data specifying that the initial value is not changed as the initial value change method. In this embodiment, when the initial value change data “00h” is set, the counter 521 of the random number circuit 503 updates the count value from a predetermined initial value “0” to a predetermined final value. Become. Further, the initial value change data “01h” is data specifying that the initial value input to the counter 521 is changed to a value based on an ID number for identifying the game control microcomputer 560 as an initial value change method. It is. In this embodiment, when the initial value change data “01h” is set, the initial value of the counter value updated by the counter 521 is changed from “0” to a value based on the ID number. The count value is updated from the initial value to a predetermined final value.

ユーザプログラムエリアに記憶されるユーザプログラム550について説明する。図34は、ユーザプログラム550の構成例を示す説明図である。図34に示すように、この実施の形態では、ユーザプログラム550は、複数種類のプログラムモジュールから構成される乱数回路設定プログラム551と、表示結果決定プログラム552と、カウント値順列変更プログラム554と、乱数値更新プログラム555と、シリアル通信回路設定プログラム556と、割込優先順位設定プログラム557とを含む。   The user program 550 stored in the user program area will be described. FIG. 34 is an explanatory diagram showing a configuration example of the user program 550. As shown in FIG. 34, in this embodiment, the user program 550 includes a random number circuit setting program 551 composed of a plurality of types of program modules, a display result determination program 552, a count value permutation change program 554, A numerical value update program 555, a serial communication circuit setting program 556, and an interrupt priority setting program 557 are included.

乱数回路設定プログラム551は、乱数回路503にランダムRの値を更新させるための初期設定を行う乱数回路設定処理を実行させるためのプログラムである。すなわち、CPU56は、乱数回路設定プログラム551に従って処理を実行することにより、乱数回路初期設定手段として機能する。   The random number circuit setting program 551 is a program for executing a random number circuit setting process for performing initial setting for causing the random number circuit 503 to update the value of the random R. That is, the CPU 56 functions as random number circuit initial setting means by executing processing according to the random number circuit setting program 551.

図35は、乱数回路設定プログラム551の構成例を示す説明図である。図35に示すように、乱数回路設定プログラム551は、複数種類のプログラムモジュールとして、乱数最大値設定モジュール551aと、乱数更新方式選択モジュール551bと、周期設定モジュール551cと、乱数回路起動モジュール551dと、初期値変更モジュール551eと、乱数回路選択モジュール551fとを含む。   FIG. 35 is an explanatory diagram showing a configuration example of the random number circuit setting program 551. As shown in FIG. 35, the random number circuit setting program 551 includes a random number maximum value setting module 551a, a random number update method selection module 551b, a cycle setting module 551c, a random number circuit activation module 551d, as a plurality of types of program modules. An initial value changing module 551e and a random number circuit selecting module 551f are included.

乱数最大値設定モジュール551aは、ユーザ(例えば、遊技機の製作者)によって予め設定されたランダムRの最大値を乱数回路503に設定させるためのプログラムモジュールである。CPU56は、乱数最大値設定モジュール551aに従って処理を実行することによって、ユーザによって予め設定されたランダムRの最大値を指定する乱数最大値設定データを、乱数最大値設定レジスタ535に書き込む。そのようにすることによって、CPU56は、ユーザによって予め設定されたランダムRの最大値を乱数回路503に設定する。例えば、ユーザによってランダムRの最大値として予め「255」が設定された場合、CPU56は、乱数最大値設定レジスタ535に乱数最大値設定データ「00FFh」を書き込んで、ランダムRの最大値「255」を乱数回路503に設定する。   The random number maximum value setting module 551a is a program module for causing the random number circuit 503 to set the maximum value of random R preset by a user (for example, a game machine manufacturer). The CPU 56 executes processing in accordance with the random number maximum value setting module 551a, thereby writing random number maximum value setting data for specifying the maximum value of the random R preset by the user in the random number maximum value setting register 535. By doing so, the CPU 56 sets the maximum value of the random R preset by the user in the random number circuit 503. For example, when “255” is set in advance as the maximum value of the random R by the user, the CPU 56 writes the random number maximum value setting data “00FFh” in the random number maximum value setting register 535 and the random R maximum value “255”. Is set in the random number circuit 503.

乱数更新方式選択モジュール551bは、ユーザによって選択された乱数更新方式(第1の乱数更新方式または第2の乱数更新方式)を乱数回路503に設定させるためのプログラムモジュールである。CPU56は、乱数更新方式選択モジュール551bに従って処理を実行することによって、ユーザによって選択された乱数更新方式を指定する乱数更新方式選択データ「01b」または「10b」を乱数更新方式選択レジスタ540に書き込む。そのようにすることによって、CPU56は、ユーザによって選択された乱数更新方式を乱数回路503に設定する。よって、遊技制御用マイクロコンピュータ560は、第1の乱数更新方式又は第2の乱数更新方式のうちのいずれかを、乱数回路503が乱数更新に用いる乱数更新方式として選択する機能を備える。   The random number update method selection module 551b is a program module for causing the random number circuit 503 to set the random number update method (first random number update method or second random number update method) selected by the user. The CPU 56 writes the random number update method selection data “01b” or “10b” designating the random number update method selected by the user in the random number update method selection register 540 by executing the process according to the random number update method selection module 551b. By doing so, the CPU 56 sets the random number update method selected by the user in the random number circuit 503. Therefore, the game control microcomputer 560 has a function of selecting either the first random number update method or the second random number update method as the random number update method used by the random number circuit 503 for the random number update.

周期設定モジュール551cは、ユーザによって予め設定された内部クロック信号の周期(すなわち、クロック信号出力回路524がセレクタ528および反転回路532にクロック信号を出力する周期)を乱数回路503に設定させるためのプログラムモジュールである。CPU56は、周期設定モジュール551cに従って処理を実行することによって、ユーザによって予め設定された内部クロック信号の周期を指定するための周期設定データを周期設定レジスタ537に書き込む。そのようにすることによって、CPU56は、ユーザによって予め設定された内部クロック信号の周期を乱数回路503に設定する。例えば、ユーザによって内部クロック信号の周期が予め「システムクロック信号の周期×128×16」と設定された場合、CPU56は、周期設定レジスタ537に周期設定データ「0Fh」を書き込んで、内部クロック信号の周期「システムクロック信号の周期×128×16」を乱数回路503に設定する。   The cycle setting module 551c is a program for causing the random number circuit 503 to set the cycle of the internal clock signal preset by the user (that is, the cycle in which the clock signal output circuit 524 outputs the clock signal to the selector 528 and the inverting circuit 532). It is a module. The CPU 56 writes the period setting data for designating the period of the internal clock signal preset by the user in the period setting register 537 by executing the process according to the period setting module 551c. By doing so, the CPU 56 sets the cycle of the internal clock signal preset by the user in the random number circuit 503. For example, when the cycle of the internal clock signal is set in advance as “system clock signal cycle × 128 × 16” by the user, the CPU 56 writes the cycle setting data “0Fh” in the cycle setting register 537 and sets the internal clock signal The period “system clock signal period × 128 × 16” is set in the random number circuit 503.

乱数回路起動モジュール551dは、乱数回路503を起動させるためのプログラムモジュールである。CPU56は、乱数回路起動モジュール551dに従って処理を実行することによって、乱数回路起動データ「80h」を乱数回路起動レジスタ541に書き込むことにより、乱数回路503を起動させる。   The random number circuit activation module 551d is a program module for activating the random number circuit 503. The CPU 56 activates the random number circuit 503 by writing the random number circuit activation data “80h” to the random number circuit activation register 541 by executing processing according to the random number circuit activation module 551d.

初期値変更モジュール551eは、カウンタ521が更新するカウント値の初期値を変更させるためのプログラムモジュールである。CPU56は、初期値変更モジュール551eに従って処理を実行することによって、初期値変更手段として機能する。CPU56は、初期値変更モジュール551eを実行して、ユーザによって選択された初期値変更方式によって、カウンタ521が更新するカウント値の初期値を変更させる。そのようにすることによって、CPU56は、初期値変更方式を選択する機能を備える。   The initial value change module 551e is a program module for changing the initial value of the count value updated by the counter 521. The CPU 56 functions as an initial value changing unit by executing processing according to the initial value changing module 551e. The CPU 56 executes the initial value changing module 551e to change the initial value of the count value updated by the counter 521 by the initial value changing method selected by the user. By doing so, the CPU 56 has a function of selecting an initial value changing method.

この実施の形態では、ユーザプログラム管理エリアの1F97h番地の領域に初期値変更方式設定データ「01h」が記憶されている場合、CPU56は、カウント値の初期値を、遊技制御用マイクロコンピュータ560毎に付与された固有のIDナンバにもとづいて算出された値に変更させる。   In this embodiment, when the initial value change method setting data “01h” is stored in the area 1F97h in the user program management area, the CPU 56 sets the initial value of the count value for each game control microcomputer 560. The value is changed to a value calculated based on the assigned unique ID number.

例えば、遊技制御用マイクロコンピュータ560は、ROM54の所定の記憶領域に、遊技制御用マイクロコンピュータ560のIDナンバと、IDナンバにもとづいて所定の演算を行って求めた演算値とを予め対応付けて記憶している。この場合、例えば、遊技制御用マイクロコンピュータ560のIDナンバが「100」であるとすると、IDナンバ「100」に所定値「50」を加算して求めた演算値「150」を、予めIDナンバに対応付けて記憶している。また、例えば、IDナンバ「100」に所定値「50」を減算して求めた演算値「50」を、予めIDナンバに対応付けて記憶している。また、例えば、予めIDナンバに対応づけて所定値だけを記憶していてもよい。そして、遊技制御用マイクロコンピュータ560のCPU56は、予め記憶される所定値(例えば、「50」)にIDナンバ(例えば、「100」を加算して求めた値「150」を、カウント値の初期値としてもよい。また、CPU56は、予め記憶される所定値(例えば、「50」)をIDナンバ(例えば、「100」)から減算して求めた値「50」を、カウント値の初期値としてもよい。なお、遊技制御用マイクロコンピュータ560は、データ書き込みが禁止されている記憶領域であれば、遊技制御用マイクロコンピュータ560のIDナンバを、ROM54の所定の記憶領域に記憶していてもよく、RAM55の所定の記憶領域に記憶していてもよい。   For example, the game control microcomputer 560 associates, in a predetermined storage area of the ROM 54, the ID number of the game control microcomputer 560 with a calculated value obtained by performing a predetermined calculation based on the ID number. I remember it. In this case, for example, if the ID number of the game control microcomputer 560 is “100”, the calculated value “150” obtained by adding the predetermined value “50” to the ID number “100” is set in advance as the ID number. Are stored in association with each other. Further, for example, the calculated value “50” obtained by subtracting the predetermined value “50” from the ID number “100” is stored in advance in association with the ID number. Further, for example, only a predetermined value may be stored in advance in association with the ID number. Then, the CPU 56 of the game control microcomputer 560 adds a value “150” obtained by adding an ID number (for example, “100”) to a predetermined value (for example, “50”) stored in advance, and sets the initial count value. The CPU 56 may also use a value “50” obtained by subtracting a predetermined value (eg, “50”) stored in advance from the ID number (eg, “100”) as an initial value of the count value. The game control microcomputer 560 may store the ID number of the game control microcomputer 560 in a predetermined storage area of the ROM 54 as long as data writing is prohibited in the storage area. Alternatively, it may be stored in a predetermined storage area of the RAM 55.

そして、初期値変更方式設定データ「01h」が記憶されている場合、CPU56は、予め記憶するIDナンバにもとづく演算値にカウント値の初期値を変更させる。そのようにすれば、乱数回路503が発生する乱数のランダム性をより向上させることができ、遊技制御用マイクロコンピュータ560のIDナンバを見ただけでは乱数の初期値を認識しにくくすることができる。そのため、無線信号を用いた取り込み信号を遊技機に対して発生させるなどの行為によって、大当り状態への移行条件を不正に成立させられてしまうことをより確実に防止することができ、セキュリティ性を向上させることができる。   When the initial value change method setting data “01h” is stored, the CPU 56 changes the initial value of the count value to the calculated value based on the ID number stored in advance. By doing so, the randomness of the random number generated by the random number circuit 503 can be further improved, and the initial value of the random number can be made difficult to recognize only by looking at the ID number of the game control microcomputer 560. . Therefore, it is possible to more reliably prevent the transition condition to the big hit state from being illegally established by an action such as generating a captured signal using a radio signal to the gaming machine, and improving security. Can be improved.

また、例えば、初期値変更方式設定データ「01h」が記憶されている場合、CPU56は、遊技制御用マイクロコンピュータ560のIDナンバと所定値とを演算して(例えば、IDナンバに所定値を加算して)求めた演算値にカウント値の初期値を変更させる。この場合、例えば、CPU56は、乱数を用いてランダムに変化させた値をIDナンバと演算することによって、演算に用いる値をランダムに更新し初期値を求めてもよい。そのようにすれば、乱数回路503が発生する乱数のランダム性をより向上させることができる。   For example, when initial value change method setting data “01h” is stored, the CPU 56 calculates the ID number of the game control microcomputer 560 and a predetermined value (for example, adds the predetermined value to the ID number). The initial value of the count value is changed to the calculated value obtained. In this case, for example, the CPU 56 may calculate a value that is randomly changed using a random number as an ID number, thereby randomly updating a value used for the calculation and obtaining an initial value. By doing so, the randomness of the random numbers generated by the random number circuit 503 can be further improved.

乱数回路選択モジュール551fは、遊技制御用マイクロコンピュータ560が内蔵する各乱数回路503の中から、タイマ割込処理の実行時に用いる乱数回路を設定するためのプログラムモジュールである。CPU56は、乱数回路選択モジュール551fに従って処理を実行することによって、遊技制御用マイクロコンピュータ560が内蔵する2つの乱数回路(12ビット乱数回路503aおよび16ビット乱数回路503b)のうち、いずれの乱数回路をタイマ割込処理の実行時に用いるかを設定する。例えば、CPU56は、ROM54の所定の記憶領域に記憶された所定の設定値(ユーザによって予め設定された値)に従って、タイマ割込処理の実行時に用いる乱数回路として、12ビット乱数回路503aまたは16ビット乱数回路503bを設定する。   The random number circuit selection module 551f is a program module for setting a random number circuit to be used at the time of executing the timer interrupt process from among the random number circuits 503 built in the game control microcomputer 560. The CPU 56 executes a process according to the random number circuit selection module 551f, so that any of the two random number circuits (12-bit random number circuit 503a and 16-bit random number circuit 503b) built in the game control microcomputer 560 is selected. Set whether to use when executing timer interrupt processing. For example, the CPU 56 uses a 12-bit random number circuit 503a or 16-bit as a random number circuit used when executing the timer interrupt process according to a predetermined set value (a value set in advance by the user) stored in a predetermined storage area of the ROM 54. The random number circuit 503b is set.

なお、タイマ割込処理の実行時に用いる乱数回路として、12ビット乱数回路503aおよび16ビット乱数回路503bの両方を設定してもよい。この場合、CPU56は、例えば、12ビット乱数回路503aが発生した乱数にもとづいて変動パターンを決定し、16ビット乱数回路503bが発生した乱数にもとづいて大当り判定を行うようにしてもよい。この実施の形態では、乱数値記憶回路531は、12ビット乱数回路503aと16ビット乱数回路503bとにそれぞれ存在する(すなわち、12ビット用の乱数を記憶する乱数値記憶回路と、16ビット用の乱数を記憶する乱数値記憶回路とが、別個に存在する)。また、12ビット乱数回路503aおよび16ビット乱数回路503bの両方を設定した場合、CPU56は、12ビット乱数回路503aから読み出した乱数と、16ビット乱数回路503bから読み出した乱数とを、RAM55に設けられた別々のバッファ領域にそれぞれ格納する。そのため、12ビット乱数回路503aから乱数を読み出すタイミングと、16ビット乱数回路503bから乱数を読み出すタイミングとが同じであっても、2つの異なる乱数を抽出し別々のバッファ領域に格納することができる。   Note that both the 12-bit random number circuit 503a and the 16-bit random number circuit 503b may be set as random number circuits used when the timer interrupt process is executed. In this case, for example, the CPU 56 may determine the variation pattern based on the random number generated by the 12-bit random number circuit 503a and perform the jackpot determination based on the random number generated by the 16-bit random number circuit 503b. In this embodiment, the random value storage circuit 531 exists in each of the 12-bit random number circuit 503a and the 16-bit random number circuit 503b (that is, a random-value storage circuit that stores a random number for 12 bits and a 16-bit random-number storage circuit). A random value storage circuit for storing random numbers exists separately). When both the 12-bit random number circuit 503a and the 16-bit random number circuit 503b are set, the CPU 56 is provided in the RAM 55 with the random number read from the 12-bit random number circuit 503a and the random number read from the 16-bit random number circuit 503b. Stored in separate buffer areas. Therefore, even when the timing for reading the random number from the 12-bit random number circuit 503a and the timing for reading the random number from the 16-bit random number circuit 503b are the same, two different random numbers can be extracted and stored in different buffer areas.

乱数値更新プログラム555は、乱数更新方式として第1の乱数更新方式が選択されているときに、乱数値記憶回路531に格納されているランダムRの値を更新させるためのプログラムである。CPU56は、乱数値更新プログラム555に従って処理を実行することによって、乱数値更新手段として機能する。CPU56は、第1の乱数更新方式が選択されているときに、乱数値更新プログラム555を実行して、カウント値更新データ「01h」をカウント値更新レジスタ538に書き込むことにより、カウンタ521にカウント値を更新させ、乱数値記憶回路531に格納さているランダムRの値を更新させる。なお、乱数更新方式として第2の乱数更新方式が選択されている場合には、クロック信号出力回路537が出力する乱数発生用クロック信号によって、カウンタ521にカウント値を更新させ、乱数値記憶回路531に格納さているランダムRの値を更新させることになる。   The random value update program 555 is a program for updating the value of the random R stored in the random value storage circuit 531 when the first random number update method is selected as the random number update method. The CPU 56 functions as a random value updating unit by executing processing according to the random value updating program 555. When the first random number update method is selected, the CPU 56 executes the random number value update program 555 and writes the count value update data “01h” in the count value update register 538, whereby the count value is stored in the counter 521. And the value of the random R stored in the random value storage circuit 531 is updated. When the second random number update method is selected as the random number update method, the counter 521 is updated with the random number generation clock signal output from the clock signal output circuit 537, and the random value storage circuit 531 is updated. The value of random R stored in is updated.

表示結果決定プログラム552は、特別図柄表示装置8における表示結果を大当り図柄とするか否かを決定するためのプログラムである。CPU56は、表示結果決定プログラム552に従って処理を実行することによって、表示結果決定手段として機能する。   The display result determination program 552 is a program for determining whether or not the display result in the special symbol display device 8 is a jackpot symbol. The CPU 56 functions as a display result determination unit by executing processing according to the display result determination program 552.

この実施の形態では、CPU56は、遊技球が可変入賞球装置15に入賞して特別図柄の可変表示を実行するための条件(実行条件)が成立したことに応じて、表示結果決定プログラム552に従って処理を実行する。そして、CPU56は、乱数値記憶回路531から更新後のランダムRの値を読み出して、特別図柄表示装置8における表示結果を大当り図柄とするか否かを決定する。   In this embodiment, the CPU 56 follows the display result determination program 552 in response to the fact that the game ball has won the variable winning ball device 15 and a condition (execution condition) for executing the variable symbol variable display is established. Execute the process. Then, the CPU 56 reads the updated random R value from the random value storage circuit 531 and determines whether or not the display result in the special symbol display device 8 is a jackpot symbol.

図36は、第1の乱数更新方式が選択されている場合に、CPU56がランダムRの値を更新させたりランダムRの値を読出したりする動作を示す説明図である。図36に示すように、第1の乱数更新方式が選択されている場合、CPU56は、カウント値更新データ「01h」をカウント値更新レジスタ538に書き込むことによって、乱数値記憶回路531が記憶するランダムRの値(例えば「2」)を更新させる。そして、CPU56は、遊技球が可変入賞球装置15に入賞して特別図柄の可変表示を実行するための条件(実行条件)が成立したことに応じて、乱数値記憶回路531からランダムRの値(例えば「2」)を読み出す。   FIG. 36 is an explanatory diagram illustrating an operation in which the CPU 56 updates the random R value or reads the random R value when the first random number update method is selected. As shown in FIG. 36, when the first random number update method is selected, the CPU 56 writes the count value update data “01h” into the count value update register 538, thereby storing the random value stored in the random value storage circuit 531. The value of R (for example, “2”) is updated. Then, the CPU 56 receives the random R value from the random value storage circuit 531 in response to the fact that the game ball has won the variable winning ball device 15 and the condition (execution condition) for executing the variable symbol special display is established. (For example, “2”) is read out.

なお、乱数値記憶回路531が記憶するランダムRの値をさらに更新させる場合、前回更新時にランダムRの値を更新したときから、クロック回路501が出力するシステムクロック信号の周期以上の間隔を経過したときに、カウント値更新レジスタ538にカウント値更新データ「01h」を書き込まなければならない。なぜなら、更新後のランダムRの値を乱数値記憶回路531から読み出す時間を確保する必要があるからである。   When the random R value stored in the random value storage circuit 531 is further updated, an interval equal to or longer than the cycle of the system clock signal output from the clock circuit 501 has elapsed since the random R value was updated during the previous update. Sometimes, the count value update data “01h” must be written to the count value update register 538. This is because it is necessary to secure time for reading the updated random R value from the random value storage circuit 531.

図37は、第2の乱数更新方式が選択されている場合に、CPU56がランダムRの値を読出したりする動作を示す説明図である。図37に示すように、第2の乱数更新方式が選択されている場合、タイマ回路534は、乱数値取込データ「01h」を乱数値取込レジスタ539に書き込むことによって、カウンタ521が出力するカウント値(例えば「2」)を乱数値記憶回路531に取り込ませて、乱数値記憶回路531が記憶するランダムRの値を更新させる。そして、CPU56は、乱数値記憶回路531から更新後のランダムRの値(例えば「2」)を読み出す。   FIG. 37 is an explanatory diagram showing an operation in which the CPU 56 reads the value of the random R when the second random number update method is selected. As shown in FIG. 37, when the second random number update method is selected, the timer circuit 534 writes the random value fetch data “01h” into the random value fetch register 539, so that the counter 521 outputs it. The count value (for example, “2”) is taken into the random value storage circuit 531 and the random R value stored in the random value storage circuit 531 is updated. Then, the CPU 56 reads the updated random R value (for example, “2”) from the random value storage circuit 531.

具体的には、第2の乱数更新方式が選択されている場合、カウンタ521は、乱数発生用クロック信号SI1を入力したことをトリガとしてカウント値Cを更新する。その後、乱数値取込データ「01h」が乱数値取込レジスタ539に書き込まれると、ラッチ信号生成回路533はラッチ信号SLを乱数値記憶回路531に出力する。そして、乱数値記憶回路531は、ラッチ信号SLを入力したことをトリガとしてカウンタ521が出力するカウント値を読み込んで記憶する。そして、CPU56は、乱数値記憶回路531が記憶するランダムRの値を読み出す。   Specifically, when the second random number update method is selected, the counter 521 updates the count value C using the input of the random number generation clock signal SI1 as a trigger. Thereafter, when the random value fetch data “01h” is written into the random value fetch register 539, the latch signal generation circuit 533 outputs the latch signal SL to the random value storage circuit 531. Then, the random value storage circuit 531 reads and stores the count value output from the counter 521 with the input of the latch signal SL as a trigger. Then, the CPU 56 reads the value of random R stored in the random value storage circuit 531.

なお、タイマ回路534が乱数値取込データ「01h」を乱数値取込レジスタ539に書き込まなければ、カウンタ521がカウント値を更新しても、乱数値記憶回路531は、カウンタ521が更新する乱数値を記憶しない。例えば、タイマ回路534が乱数値取込データ「01h」を乱数値取込レジスタ539に書き込み、カウンタ521が出力するカウント値「3」を乱数値記憶回路531に取り込ませて、乱数値記憶回路531が記憶するランダムRの値「3」を更新させたとする。この場合、タイマ回路534が乱数値取込データ「01h」を再び乱数値取込レジスタ539に書き込まなければ、カウンタ521が出力するカウント値が「3」から「4」や「5」に更新されても、乱数値記憶回路531が記憶する乱数値は更新されず、乱数値記憶回路531から読み出される乱数値は「3」のままである。   If the timer circuit 534 does not write the random number value acquisition data “01h” to the random number value acquisition register 539, even if the counter 521 updates the count value, the random number value storage circuit 531 does not update the counter 521. Do not memorize numerical values. For example, the timer circuit 534 writes the random value take-in data “01h” into the random value take-in register 539, the count value “3” output from the counter 521 is taken into the random value storage circuit 531, and the random value storage circuit 531 , The random R value “3” stored therein is updated. In this case, the count value output from the counter 521 is updated from “3” to “4” or “5” unless the timer circuit 534 writes the random number value capture data “01h” again to the random number capture register 539. However, the random value stored in the random value storage circuit 531 is not updated, and the random value read from the random value storage circuit 531 remains “3”.

カウント値順列変更プログラム554は、カウント値順列変更レジスタ536にカウント値順列変更データ「01h」を書き込んで、乱数値記憶回路531が記憶するカウント値の順列を変更させるカウント値順列変更処理を実行するためのプログラムである。CPU56は、カウント値順列変更プログラム554に従って処理を実行することによって、数値データ順列変更手段として機能する。CPU56は、カウント値順列変更プログラム554を実行して、カウント値順列変更レジスタ536にカウント値順列変更データ「01h」を書き込むことによって、カウント値順列変更回路523が出力し乱数値記憶回路531に入力されるカウント値の順列を変更させる。   The count value permutation change program 554 writes count value permutation change data “01h” to the count value permutation change register 536, and executes a count value permutation change process for changing the permutation of count values stored in the random value storage circuit 531. It is a program for. The CPU 56 functions as numerical data permutation changing means by executing processing according to the count value permutation changing program 554. The CPU 56 executes the count value permutation change program 554 and writes the count value permutation change data “01h” in the count value permutation change register 536, whereby the count value permutation change circuit 523 outputs and inputs to the random value storage circuit 531. The permutation of the count values to be changed.

シリアル通信回路設定プログラム556は、シリアル通信回路505に各制御基板に搭載されたマイクロコンピュータ(本例では、払出制御用マイクロコンピュータ)とシリアル通信させるための初期設定を行うシリアル通信回路設定処理を実行させるためのプログラムである。すなわち、CPU56は、シリアル通信回路設定プログラム556に従って処理を実行することにより、シリアル通信回路設定手段として機能する。   The serial communication circuit setting program 556 executes a serial communication circuit setting process for performing an initial setting for serial communication with a microcomputer (in this example, a payout control microcomputer) mounted on each control board in the serial communication circuit 505. It is a program to make it. That is, the CPU 56 functions as serial communication circuit setting means by executing processing according to the serial communication circuit setting program 556.

割込優先順位設定プログラム557は、シリアル通信回路505の割り込み要求に応じて実行する割込処理の優先順位を初期設定するためのプログラムである。すなわち、CPU56は、割込優先順位設定プログラム556に従って処理を実行することにより、優先順位初期設定手段として機能する。   The interrupt priority setting program 557 is a program for initially setting the priority of interrupt processing executed in response to an interrupt request from the serial communication circuit 505. That is, the CPU 56 functions as priority order initial setting means by executing processing according to the interrupt priority order setting program 556.

また、遊技制御用マイクロコンピュータ560は、図38に示すように、特図保留メモリ570と、大当り判定用テーブルメモリ571と、フラグメモリ572と、始動入賞口スイッチタイマメモリ573とを備える。   Further, as shown in FIG. 38, the game control microcomputer 560 includes a special figure holding memory 570, a big hit determination table memory 571, a flag memory 572, and a start winning port switch timer memory 573.

特図保留メモリ570は、遊技球が可変入賞球装置15に入賞して特別図柄の可変表示の実行条件は成立したが、未だ可変表示の開始条件が成立していない(例えば、特別図柄表示装置8がまだ可変表示を実行中である)可変表示の実行条件の成立回数を含む保留データを記憶するためのメモリ(保存領域)である。特図保留メモリ570は、4つのエントリを備え、各エントリには、遊技球が可変入賞球装置15に入賞した順に、保留番号と、入賞に応じて乱数値記憶回路531から読み出したランダムRの値とが対応付けて格納される。また、特別図柄表示装置8における特別図柄の可変表示が1回終了したり、大当り遊技状態が終了したりするごとに、特図保留メモリ570の最上位の情報にもとづいた可変表示の開始条件が成立し、特図保留メモリ570最上位の情報にもとづいた可変表示が実行される。この場合、特別図柄の可変表示の開始条件が成立すると、特図保留メモリ570の第2位以下に登録されている情報が1位ずつ繰り上がる。また、特別図柄の可変表示中に遊技球が可変入賞球装置15に新たに入賞した場合には、その新たな入賞にもとづいて乱数値記憶回路531から読み出されたランダムRの値が、特図保留メモリ570の空エントリに登録される。   In the special figure holding memory 570, the game ball wins the variable winning ball device 15 and the execution condition of the variable symbol display is satisfied, but the variable display start condition is not yet satisfied (for example, the special symbol display device). 8 is a memory (storage area) for storing pending data including the number of times the execution condition of variable display is satisfied (8 is still executing variable display). The special figure holding memory 570 includes four entries, and each entry includes a holding number and a random R read from the random value storage circuit 531 according to the winning order in the order in which the game balls win the variable winning ball device 15. A value is stored in association with each other. Further, each time the special symbol variable display on the special symbol display device 8 is finished once or the big hit gaming state is finished, the variable display start condition based on the top information of the special symbol holding memory 570 is set. The variable display based on the top information of the special figure holding memory 570 is executed. In this case, when the special symbol variable display start condition is satisfied, the information registered in the second or lower place in the special figure holding memory 570 is advanced by one place. Further, when a game ball newly wins the variable winning ball apparatus 15 during the variable display of the special symbol, the value of the random R read from the random value storage circuit 531 based on the new winning is the special R value. It is registered in the empty entry in the figure holding memory 570.

大当り判定用テーブルメモリ571は、CPU56が特別図柄表示装置8の表示結果を大当り図柄とするか否かを判定するために用いる複数の大当り判定テーブルを記憶する。具体的には、大当り判定用テーブルメモリ571は、図39(A)に示すように、確変状態以外の遊技状態(通常状態という)において用いられる通常時大当り判定テーブル571aを記憶する。また、大当り判定用テーブルメモリ571は、図39(B)に示すように、確変状態において用いられる確変時大当り判定テーブル571bを格納する。なお、図39に示す判定テーブルを用いて大当り判定を行う場合、乱数最大値設定レジスタ535に設定された乱数最大値によって大当りと判定する確率が大きく変化することになる。この場合、例えば、設定される乱数最大値が小さすぎると、通常時大当り判定テーブル571aを用いた場合と、確変時大当り判定テーブル571bを用いた場合とで、大当りと判定する確率の差が小さくなってしまい、遊技者の遊技に対する興味を減退させてしまうことになる。そのため、乱数回路503および乱数最大値に対応づけて、複数の判定テーブル(複数の通常時大当り判定用テーブル571aおよび複数の確変時大当り判定用テーブル571b)を大当り判定用テーブルメモリ571に記憶してもよい。そして、CPU56は、大当り判定用テーブルメモリ571が記憶する判定テーブルのうち、使用する乱数回路503および乱数最大値に対応する判定テーブル571a,571bを用いて、表示結果決定プログラム552に従って、特別図柄表示装置8の表示結果を大当り図柄とするか否かを判定するようにしてもよい。そのようにすることによって、使用する乱数回路503の種類や乱数最大値が異なっても、大当りと判定する確率がある程度同じになるように制御することができる。   The jackpot determination table memory 571 stores a plurality of jackpot determination tables used by the CPU 56 to determine whether or not the display result of the special symbol display device 8 is a jackpot symbol. Specifically, as shown in FIG. 39A, the big hit determination table memory 571 stores a normal time big hit determination table 571a used in a gaming state (referred to as a normal state) other than the probability variation state. Further, the jackpot determination table memory 571 stores a probability change jackpot determination table 571b used in the probability change state, as shown in FIG. Note that, when the big hit determination is performed using the determination table shown in FIG. In this case, for example, if the set random number maximum value is too small, the difference in the probability of determining a big hit between the case where the normal jackpot determination table 571a is used and the case where the probability variation big hit determination table 571b is used is small. As a result, the player's interest in the game is diminished. Therefore, a plurality of determination tables (a plurality of normal time big hit determination tables 571a and a plurality of probability variation big hit determination tables 571b) are stored in the big hit determination table memory 571 in association with the random number circuit 503 and the maximum random number. Also good. Then, the CPU 56 uses the random number circuit 503 to be used and the determination tables 571a and 571b corresponding to the maximum random number among the determination tables stored in the jackpot determination table memory 571, and displays a special symbol according to the display result determination program 552. You may make it determine whether the display result of the apparatus 8 is made a big hit symbol. By doing so, even if the type of random number circuit 503 to be used and the maximum random number value are different, it is possible to control so that the probability of determining a big hit is somewhat the same.

なお、この実施の形態では、16ビット乱数回路503bを用いることにする。すなわち、ステップS151の処理で16ビット乱数回路503bを用いることに決定されたとする。よって、ランダムRとして、16ビットで発生できる範囲(0から65535までの範囲)の値をとりうる。   In this embodiment, a 16-bit random number circuit 503b is used. That is, it is assumed that it is decided to use the 16-bit random number circuit 503b in the process of step S151. Therefore, a value in a range (range from 0 to 65535) that can be generated in 16 bits can be taken as random R.

フラグメモリ572には、遊技の進行を制御する遊技制御処理において用いられる各種のフラグが設定される。例えば、フラグメモリ572には、遊技状態が確変状態であることを示す確変フラグや、大当り状態であることを示す大当りフラグが設定される。   In the flag memory 572, various flags used in the game control process for controlling the progress of the game are set. For example, in the flag memory 572, a probability change flag indicating that the gaming state is a probability change state and a big hit flag indicating that the game state is a big hit state are set.

始動口スイッチタイマメモリ573は、始動口スイッチ14aから入力される入賞検出信号SSに応じて加算またはクリアされるタイマ値を記憶する。   The start port switch timer memory 573 stores a timer value that is added or cleared in accordance with the winning detection signal SS input from the start port switch 14a.

図40および図41は、遊技制御手段における出力ポートの割り当ての例を示す説明図である。図40に示すように、出力ポート0は払出制御基板37に送信される払出制御信号(本例では、接続確認信号)の出力ポートである。また、音/ランプ制御基板80bに送信される演出制御コマンドの8ビットのデータ(演出制御信号)は出力ポート1から出力される。なお、図40および図41に示された「論理」(例えば1がオン状態)と逆の論理(例えば0がオン状態)を用いてもよいが、特に、接続確認信号については、主基板31と払出制御基板37との間の信号線において断線が生じた場合やケーブル外れの場合(ケーブル未接続を含む)等に、払出制御用マイクロコンピュータ370では必ずオフ状態と検知されるように「論理」が定められる。具体的には、一般に、断線やケーブル外れが生ずると信号の受信側ではハイレベルが検知されるので、主基板31と払出制御基板37との間の信号線でのハイレベルが、遊技制御手段における出力ポートにおいてオフ状態になるように「論理」が定められる。従って、必要であれば、主基板31において出力ポートの外側に、信号を論理反転させる出力バッファ回路が設置される。   40 and 41 are explanatory diagrams showing an example of output port assignment in the game control means. As shown in FIG. 40, the output port 0 is an output port for a payout control signal (in this example, a connection confirmation signal) transmitted to the payout control board 37. Further, 8-bit data (effect control signal) of the effect control command transmitted to the sound / lamp control board 80 b is output from the output port 1. Note that the logic (for example, 0 is on) opposite to the “logic” (for example, 1 is on) shown in FIG. 40 and FIG. 41 may be used. When the signal line between the control board 37 and the payout control board 37 is disconnected or when the cable is disconnected (including no cable connection), the payout control microcomputer 370 always detects “OFF”. Is defined. Specifically, generally, when disconnection or disconnection of the cable occurs, a high level is detected on the signal receiving side, so the high level on the signal line between the main board 31 and the payout control board 37 is the game control means. The “logic” is determined to be in the off state at the output port at. Therefore, if necessary, an output buffer circuit for inverting the logic of the signal is provided outside the output port on the main board 31.

大入賞口を開閉する可変入賞球装置20を開閉するためのソレノイド(大入賞口扉ソレノイド)21、大入賞口内の経路を切り換えるためのソレノイド(大入賞口内誘導板ソレノイド)21Aおよび可変入賞球装置15を開閉するためのソレノイド(普通電動役物ソレノイド)16に対する駆動信号は、出力ポート2から出力される。また、音/ランプ制御基板80bに送信される演出制御コマンドについての演出制御INT信号(取込信号)も出力ポート2から出力される。演出制御INT信号は、演出制御コマンドの8ビットのデータを取り込む(受信する)ことを演出制御手段に指令するための信号である。   Solenoid (large winning opening door solenoid) 21 for opening and closing the variable winning ball apparatus 20 for opening and closing the large winning opening, solenoid (large winning opening guide plate solenoid) 21A for switching the path in the large winning opening, and variable winning ball apparatus A drive signal for a solenoid (normal electric accessory solenoid) 16 for opening and closing 15 is output from the output port 2. An effect control INT signal (capture signal) for the effect control command transmitted to the sound / lamp control board 80 b is also output from the output port 2. The effect control INT signal is a signal for instructing the effect control means to capture (receive) 8-bit data of the effect control command.

そして、出力ポート3,4から、情報出力回路64を介して情報端子板34やターミナル基板160に至る各種情報出力用信号すなわち制御に関わる情報の出力データが出力される。   Then, various information output signals from the output ports 3 and 4 to the information terminal board 34 and the terminal board 160 through the information output circuit 64, that is, output data of information related to control are output.

図42は、遊技制御手段における入力ポートのビット割り当ての例を示す説明図である。図42に示すように、入力ポート0のビット1〜7には、それぞれ、カウントスイッチ23、ゲートスイッチ32a、入賞口スイッチ33a,39a,29a,30a、始動口スイッチ14aの検出信号が入力される。また、入力ポート1のビット0,1には、それぞれ、払出制御基板37からの電源断信号およびクリアスイッチ921の検出信号が入力される。また、入力ポート2には、払出制御用マイクロコンピュータ370を経由して、払出個数カウントスイッチ301の検出信号が入力される。なお、V入賞領域を設けた場合、遊技制御手段における入力ポート(例えば、入力ポート0のビット0)に、V入賞スイッチ(Vカウントスイッチ)の検出信号も入力される。   FIG. 42 is an explanatory diagram showing an example of bit assignment of input ports in the game control means. As shown in FIG. 42, detection signals from the count switch 23, the gate switch 32a, the winning port switches 33a, 39a, 29a, and 30a, and the start port switch 14a are input to bits 1 to 7 of the input port 0, respectively. . Further, the power-off signal from the payout control board 37 and the detection signal of the clear switch 921 are input to the bits 0 and 1 of the input port 1, respectively. Further, the detection signal of the payout number count switch 301 is input to the input port 2 via the payout control microcomputer 370. When the V winning area is provided, the detection signal of the V winning switch (V count switch) is also input to the input port (for example, bit 0 of the input port 0) in the game control means.

次に遊技機の動作について説明する。図43、図44および図45は、遊技機に対して電力供給が開始され遊技制御用マイクロコンピュータ560へのリセット信号がハイレベルになったことに応じて遊技制御用マイクロコンピュータ560のCPU56が実行するメイン処理を示すフローチャートである。リセット信号が入力されるリセット端子の入力レベルがハイレベルになると、遊技制御用マイクロコンピュータ560のCPU56は、プログラムの内容が正当か否かを確認するための処理であるセキュリティチェック処理を実行した後、ステップS1以降のメイン処理を開始する。メイン処理において、CPU56は、まず、必要な初期設定を行う。   Next, the operation of the gaming machine will be described. 43, 44 and 45 are executed by the CPU 56 of the gaming control microcomputer 560 in response to the start of power supply to the gaming machine and the reset signal to the gaming control microcomputer 560 becoming high level. It is a flowchart which shows the main process to perform. When the input level of the reset terminal to which the reset signal is input becomes a high level, the CPU 56 of the game control microcomputer 560 executes a security check process that is a process for confirming whether the contents of the program are valid. The main processing after step S1 is started. In the main process, the CPU 56 first performs necessary initial settings.

初期設定処理において、CPU56は、まず、割込禁止に設定する(ステップS1)。次に、マスク可能割込の割込モードを設定し(ステップS2)、スタックポインタにスタックポインタ指定アドレスを設定する(ステップS3)。なお、ステップS2では、遊技制御用マイクロコンピュータ560の特定レジスタ(Iレジスタ)の値(1バイト)と内蔵デバイスが出力する割込ベクタ(1バイト:最下位ビット0)から合成されるアドレスが、割込番地を示すモードに設定する。また、マスク可能な割込が発生すると、CPU56は、自動的に割込禁止状態に設定するとともに、プログラムカウンタの内容をスタックにセーブする。   In the initial setting process, the CPU 56 first sets the interrupt prohibition (step S1). Next, an interrupt mode for maskable interrupts is set (step S2), and a stack pointer designation address is set for the stack pointer (step S3). In step S2, the address synthesized from the value (1 byte) of the specific register (I register) of the game control microcomputer 560 and the interrupt vector (1 byte: least significant bit 0) output from the built-in device is Set the mode to indicate the interrupt address. When a maskable interrupt occurs, the CPU 56 automatically sets the interrupt disabled state and saves the contents of the program counter in the stack.

次いで、内蔵デバイスレジスタの設定(初期化)を行う(ステップS4)。ステップS4の処理によって、内蔵デバイス(内蔵周辺回路)であるCTC(カウンタ/タイマ)およびPIO(パラレル入出力ポート)の設定(初期化)がなされる。   Next, the built-in device register is set (initialized) (step S4). By the processing in step S4, the CTC (counter / timer) and PIO (parallel input / output port), which are built-in devices (built-in peripheral circuits), are set (initialized).

この実施の形態で用いられる遊技制御用マイクロコンピュータ560は、I/Oポート(PIO)およびタイマ/カウンタ回路(CTC)504も内蔵している。   The game control microcomputer 560 used in this embodiment also includes an I / O port (PIO) and a timer / counter circuit (CTC) 504.

次に、入力ポート1のビット0の状態によって電源断信号がオフ状態になっているか否か確認する(ステップS5)。遊技機に対する電力供給が開始されたときに、+5V電源などの各種電源の出力電圧は徐々に規定値に達するのであるが、ステップS5の処理によって、すなわち、電源断信号が出力されていない(ハイレベルになっている)ことを確認することによりCPU56は電源電圧が安定したことを確認することができる。   Next, it is confirmed whether or not the power-off signal is in an OFF state depending on the state of bit 0 of the input port 1 (step S5). When the power supply to the gaming machine is started, the output voltage of various power sources such as the + 5V power source gradually reaches a specified value, but the power-off signal is not output by the process of step S5, that is, the high-power signal is not output. By confirming that the power supply voltage is stable, the CPU 56 can confirm that the power supply voltage is stable.

電源断信号がオン状態である場合には、CPU56は、所定期間(例えば、0.1秒)の遅延時間の後に(ステップS80)、再度、電源断信号がオフ状態になっているか否か確認する。電源断信号がオフ状態になっている場合には、RAM55をアクセス可能状態に設定し(ステップS6)、クリア信号のチェック処理に移行する。   When the power-off signal is in the on state, the CPU 56 confirms again whether the power-off signal is in the off state after a delay time of a predetermined period (for example, 0.1 second) (step S80). To do. If the power-off signal is off, the RAM 55 is set to an accessible state (step S6), and the process proceeds to a clear signal check process.

なお、電源断信号がオフ状態である場合に、遊技の進行を制御する遊技装置制御処理(遊技制御処理)の開始タイミングをソフトウェアで遅らせるためのソフトウェア遅延処理を実行するようにしてもよい。そのようなソフトウェア遅延処理によって、ソフトウェア遅延処理を実行しない場合に比べて、遊技制御処理の開始タイミングを遅延させることができる。遅延処理を実行したときには、他の制御基板(例えば、払出制御基板37)に対して、遊技制御基板(主基板31)が送信するコマンドを他の制御基板のマイクロコンピュータが受信できないという状況が発生することを防止できる。   When the power-off signal is in the off state, software delay processing for delaying the start timing of the gaming device control processing (game control processing) for controlling the progress of the game by software may be executed. By such software delay processing, the start timing of the game control processing can be delayed as compared with the case where the software delay processing is not executed. When the delay process is executed, a situation occurs in which the microcomputer of the other control board cannot receive the command transmitted from the game control board (main board 31) to the other control board (for example, the payout control board 37). Can be prevented.

次いで、CPU56は、クリアスイッチがオンされているか否か確認する(ステップS7)。なお、CPU56は、入力ポート0を介して1回だけクリア信号の状態を確認するようにしてもよいが、複数回クリア信号の状態を確認するようにしてもよい。例えば、クリア信号の状態がオフ状態であることを確認したら、所定時間(例えば、0.1秒)の遅延時間をおいた後、クリア信号の状態を再確認する。そのときにクリア信号の状態がオン状態であることを確認したら、クリア信号がオン状態になっていると判定する。また、このときにクリア信号の状態がオフ状態であることを確認したら、所定時間の遅延時間をおいた後、再度、クリア信号の状態を再確認するようにしてもよい。ここで、再確認の回数は、1回または2回に限られず、3回以上であってもよい。また、2回チェックして、チェック結果が一致していなかったときにもう一度確認するようにしてもよい。   Next, the CPU 56 checks whether or not the clear switch is turned on (step S7). The CPU 56 may confirm the state of the clear signal only once via the input port 0, but may confirm the state of the clear signal a plurality of times. For example, if it is confirmed that the clear signal is off, a delay time of a predetermined time (for example, 0.1 seconds) is set, and then the clear signal is reconfirmed. If it is confirmed that the clear signal is in the on state at that time, it is determined that the clear signal is in the on state. Further, at this time, if it is confirmed that the clear signal is in the OFF state, after a predetermined delay time, the clear signal state may be reconfirmed. Here, the number of reconfirmations is not limited to once or twice, but may be three or more times. It is also possible to check twice and check again when the check results do not match.

ステップS7でクリアスイッチがオンでない場合には、遊技機への電力供給が停止したときにバックアップRAM領域のデータ保護処理(例えばパリティデータの付加等の電力供給停止時処理)が行われたか否か確認する(ステップS8)。この実施の形態では、電力供給の停止が生じた場合には、バックアップRAM領域のデータを保護するための処理が行われている。そのような電力供給停止時処理が行われていたことを確認した場合には、CPU56は、電力供給停止時処理が行われた、すなわち電力供給停止時の制御状態が保存されていると判定する。電力供給停止時処理が行われていないことを確認した場合には、CPU56は初期化処理を実行する。   If the clear switch is not turned on in step S7, whether or not data protection processing of the backup RAM area (for example, power supply stop processing such as addition of parity data) was performed when power supply to the gaming machine was stopped Confirm (step S8). In this embodiment, when power supply is stopped, a process for protecting data in the backup RAM area is performed. When it is confirmed that such power supply stop processing has been performed, the CPU 56 determines that the power supply stop processing has been performed, that is, the control state at the time of power supply stop is stored. . When it is confirmed that the power supply stop process is not performed, the CPU 56 executes an initialization process.

電力供給停止時処理が行われていたか否かは、電力供給停止時処理においてバックアップRAM領域に保存されるバックアップ監視タイマの値が、電力供給停止時処理を実行したことに応じた値(例えば2)になっているか否かによって確認される。なお、そのような確認の仕方は一例であって、例えば、電力供給停止時処理においてバックアップフラグ領域に電力供給停止時処理を実行したことを示すフラグをセットし、ステップS8において、そのフラグがセットされていることを確認したら電力供給停止時処理が行われたと判定してもよい。   Whether or not the power supply stop process has been performed is determined by the value of the backup monitoring timer stored in the backup RAM area in the power supply stop process corresponding to the execution of the power supply stop process (for example, 2). ) Is confirmed by whether or not. Note that such a confirmation method is merely an example. For example, in the power supply stop process, a flag indicating that the power supply stop process has been executed is set in the backup flag area. In step S8, the flag is set. If it is confirmed that the power supply is stopped, it may be determined that the power supply stop process has been performed.

電力供給停止時の制御状態が保存されていると判定したら、CPU56は、バックアップRAM領域のデータチェック(この例ではパリティチェック)を行う(ステップS9)。この実施の形態では、クリアデータ(00)をチェックサムデータエリアにセットし、チェックサム算出開始アドレスをポインタにセットする。また、チェックサムの対象になるデータ数に対応するチェックサム算出回数をセットする。そして、チェックサムデータエリアの内容とポインタが指すRAM領域の内容との排他的論理和を演算する。演算結果をチェックサムデータエリアにストアするとともに、ポインタの値を1増やし、チェックサム算出回数の値を1減算する。以上の処理が、チェックサム算出回数の値が0になるまで繰り返される。チェックサム算出回数の値が0になったら、CPU56は、チェックサムデータエリアの内容の各ビットの値を反転し、反転後のデータをチェックサムにする。   If it is determined that the control state at the time of stopping power supply is stored, the CPU 56 performs data check (parity check in this example) in the backup RAM area (step S9). In this embodiment, clear data (00) is set in the checksum data area, and the checksum calculation start address is set in the pointer. Also, the number of checksum calculations corresponding to the number of data to be checksum is set. Then, the exclusive OR of the contents of the checksum data area and the contents of the RAM area pointed to by the pointer is calculated. The calculation result is stored in the checksum data area, the pointer value is incremented by 1, and the checksum calculation count value is decremented by 1. The above processing is repeated until the value of the checksum calculation count becomes zero. When the value of the checksum calculation count becomes 0, the CPU 56 inverts the value of each bit of the contents of the checksum data area and uses the inverted data as the checksum.

電力供給停止時処理において、上記の処理と同様の処理によってチェックサムが算出され、チェックサムはバックアップRAM領域に保存されている。ステップS9では、算出したチェックサムと保存されているチェックサムとを比較する。不測の停電等の電力供給停止が生じた後に復旧した場合には、バックアップRAM領域のデータは保存されているはずであるから、チェック結果(比較結果)は正常(一致)になる。チェック結果が正常でないということは、バックアップRAM領域のデータが、電力供給停止時のデータとは異なっている可能性があることを意味する。そのような場合には、内部状態を電力供給停止時の状態に戻すことができないので、電力供給の停止からの復旧時でない電源投入時に実行される初期化処理(ステップS10〜S14の処理)を実行する。   In the power supply stop process, a checksum is calculated by the same process as described above, and the checksum is stored in the backup RAM area. In step S9, the calculated checksum is compared with the stored checksum. When the power supply is stopped after an unexpected power failure or the like, the data in the backup RAM area should be saved, so the check result (comparison result) is normal (matched). That the check result is not normal means that the data in the backup RAM area may be different from the data when the power supply is stopped. In such a case, since the internal state cannot be returned to the state when the power supply is stopped, the initialization process (the process of steps S10 to S14) executed at the time of power-on that is not the time of recovery from the stop of the power supply is performed. Execute.

チェック結果が正常であれば、CPU56は、遊技制御手段の内部状態と演出制御手段等の電気部品制御手段の制御状態を電力供給停止時の状態に戻すための遊技状態復旧処理を行う。具体的には、ROM54に格納されているバックアップ時設定テーブルの先頭アドレスをポインタに設定し(ステップS91)、バックアップ時設定テーブルの内容を順次作業領域(RAM55内の領域)に設定する(ステップS92)。作業領域はバックアップ電源によって電源バックアップされている。バックアップ時設定テーブルには、作業領域のうち初期化してもよい領域についての初期化データが設定されている。ステップS91およびS92の処理によって、作業領域のうち初期化してはならない部分については、保存されていた内容がそのまま残る。初期化してはならない部分とは、例えば、電力供給停止前の遊技状態を示すデータ(特別図柄プロセスフラグなど)、出力ポートの出力状態が保存されている領域(出力ポートバッファ)、未払出賞球数を示すデータが設定されている部分などである。   If the check result is normal, the CPU 56 performs a game state restoration process for returning the internal state of the game control means and the control state of the electrical component control means such as the effect control means to the state when the power supply is stopped. Specifically, the start address of the backup setting table stored in the ROM 54 is set as a pointer (step S91), and the contents of the backup setting table are sequentially set in the work area (area in the RAM 55) (step S92). ). The work area is backed up by a backup power source. In the backup setting table, initialization data for an area that may be initialized in the work area is set. As a result of the processing in steps S91 and S92, the saved contents of the work area that should not be initialized remain. The parts that must not be initialized include, for example, data indicating a gaming state before the power supply is stopped (special symbol process flag, etc.), an area where the output state of the output port is saved (output port buffer), and unpaid prize balls This is the part where data indicating the number is set.

また、CPU56は、ROM54に格納されているバックアップ時コマンド送信テーブルの先頭アドレスをポインタに設定し(ステップS93)、ステップS15に移行する。   Further, the CPU 56 sets the head address of the backup command transmission table stored in the ROM 54 as a pointer (step S93), and proceeds to step S15.

初期化処理では、CPU56は、まず、RAMクリア処理を行う(ステップS10)。なお、RAM55の全領域を初期化せず、所定のデータをそのままにしてもよい。また、ROM54に格納されている初期化時設定テーブルの先頭アドレスをポインタに設定し(ステップS11)、初期化時設定テーブルの内容を順次業領域に設定する(ステップS12)。   In the initialization process, the CPU 56 first performs a RAM clear process (step S10). Note that the predetermined data may be left as it is without initializing the entire area of the RAM 55. Also, the initial address of the initialization setting table stored in the ROM 54 is set as a pointer (step S11), and the contents of the initialization setting table are sequentially set in the work area (step S12).

ステップS11およびS12の処理によって、例えば、普通図柄判定用乱数カウンタ、普通図柄判定用バッファ、特別図柄バッファ、総賞球数格納バッファ、特別図柄プロセスフラグ、賞球中フラグ、球切れフラグなど制御状態に応じて選択的に処理を行うためのフラグに初期値が設定される。また、出力ポートバッファにおける接続確認信号を出力する出力ポートに対応するビットがセット(接続確認信号のオン状態に対応)される。   Control states such as a normal symbol determination random number counter, a normal symbol determination buffer, a special symbol buffer, a total prize ball number storage buffer, a special symbol process flag, an award ball flag, a ball out flag, etc. An initial value is set in a flag for selectively performing processing according to the above. In addition, a bit corresponding to the output port that outputs the connection confirmation signal in the output port buffer is set (corresponding to the ON state of the connection confirmation signal).

また、CPU56は、ROM54に格納されている初期化時コマンド送信テーブルの先頭アドレスをポインタに設定し(ステップS13)、その内容に従ってサブ基板を初期化するための初期化コマンドをサブ基板に送信する処理を実行する(ステップS14)。初期化コマンドとして、可変表示装置9に表示される初期図柄を示すコマンドや払出制御基板37への初期化コマンド等を使用することができる。   Further, the CPU 56 sets the start address of the initialization command transmission table stored in the ROM 54 as a pointer (step S13), and transmits an initialization command for initializing the sub board according to the contents to the sub board. Processing is executed (step S14). As an initialization command, a command indicating an initial symbol displayed on the variable display device 9, an initialization command to the payout control board 37, or the like can be used.

また、CPU56は、各乱数回路503a,503bを初期設定する乱数回路設定処理を実行する(ステップS15)。この場合、CPU56は、乱数回路設定プログラム551に従って処理を実行することによって、各乱数回路503a,503bにランダムRの値を更新させるための設定を行う。   Further, the CPU 56 executes a random number circuit setting process for initially setting the random number circuits 503a and 503b (step S15). In this case, the CPU 56 performs setting according to the random number circuit setting program 551 to make the random number circuits 503a and 503b update the random R value.

また、CPU56は、シリアル通信回路505を初期設定するシリアル通信回路設定処理を実行する(ステップS15a)。この場合、CPU56は、シリアル通信回路設定プログラム556に従って処理を実行することによって、シリアル通信回路505に払出制御用マイクロコンピュータとシリアル通信させるための設定を行う。   Further, the CPU 56 executes serial communication circuit setting processing for initial setting of the serial communication circuit 505 (step S15a). In this case, the CPU 56 performs processing according to the serial communication circuit setting program 556, thereby setting the serial communication circuit 505 to perform serial communication with the payout control microcomputer.

シリアル通信回路505を初期設定すると、CPU56は、シリアル通信回路505の割り込み要求に応じて実行する割込処理の優先順位を初期設定する(ステップS15b)。この場合、CPU56は、割込優先順位設定プログラム557に従って処理を実行することによって、割込処理の優先順位を初期設定する。   When the serial communication circuit 505 is initialized, the CPU 56 initializes the priority of interrupt processing to be executed in response to the interrupt request from the serial communication circuit 505 (step S15b). In this case, the CPU 56 executes the process according to the interrupt priority setting program 557, thereby initializing the priority of the interrupt process.

例えば、CPU56は、各割込処理のデフォルトの優先順位を含む所定の割込処理優先順位テーブルに従って、各割込処理の優先順位を初期設定する。図46は、割込処理優先順位テーブルの例を示す説明図である。この実施の形態では、CPU56は、図46に示す割込処理優先順位テーブルに従って、シリアル通信回路505において通信エラーが発生したことを割込原因とする割込処理を優先して実行するように初期設定する。この場合、例えば、CPU56は、通信エラーが発生したことを割込原因とする割込処理を優先して実行する旨を示す通信エラー時割込優先実行フラグをセットする。   For example, the CPU 56 initializes the priority of each interrupt process according to a predetermined interrupt process priority table including the default priority of each interrupt process. FIG. 46 is an explanatory diagram of an example of an interrupt processing priority table. In this embodiment, the CPU 56 is initially configured to preferentially execute an interrupt process whose cause is a communication error in the serial communication circuit 505 according to the interrupt process priority table shown in FIG. Set. In this case, for example, the CPU 56 sets an interrupt priority execution flag at the time of communication error indicating that priority is given to an interrupt process whose cause is an interrupt.

なお、この実施の形態では、タイマ割込とシリアル通信回路505からの割り込み要求とが同時に発生した場合、CPU56は、タイマ割込による割込処理を優先して行う。   In this embodiment, when a timer interrupt and an interrupt request from the serial communication circuit 505 are generated at the same time, the CPU 56 preferentially performs an interrupt process by the timer interrupt.

また、ユーザによって各割込処理のデフォルトの優先順位を変更することもできる。例えば、遊技制御用マイクロコンピュータ560は、ユーザ(例えば、遊技機の製作者)によって設定された割込処理を指定する指定情報を、あらかじめROM54の所定の記憶領域に記憶している。そして、CPU56は、ROM54の所定の記憶領域に記憶された指定情報に従って、割込処理の優先順位を設定する。   In addition, the default priority of each interrupt process can be changed by the user. For example, the game control microcomputer 560 stores specification information for specifying an interrupt process set by a user (for example, a game machine manufacturer) in a predetermined storage area of the ROM 54 in advance. Then, the CPU 56 sets the priority of interrupt processing according to the designation information stored in a predetermined storage area of the ROM 54.

そして、CPU56は、所定時間(例えば2ms)ごとに定期的にタイマ割込がかかるように遊技制御用マイクロコンピュータ560に内蔵されているCTCのレジスタの設定を行なうタイマ割込設定処理を実行する(ステップS16)。すなわち、初期値として例えば2msに相当する値が所定のレジスタ(時間定数レジスタ)に設定される。この実施の形態では、2msごとに定期的にタイマ割込がかかるとする。   Then, the CPU 56 executes a timer interrupt setting process for setting a CTC register built in the game control microcomputer 560 so that a timer interrupt is periodically taken every predetermined time (for example, 2 ms) ( Step S16). That is, a value corresponding to, for example, 2 ms is set in a predetermined register (time constant register) as an initial value. In this embodiment, it is assumed that a timer interrupt is periodically taken every 2 ms.

タイマ割込の設定が完了すると、CPU56は、まず、割込禁止状態にして(ステップS17)、電源断信号が出力されたか否か(オン状態になったか否か)を検出する電源断処理(電源断検出処理)を実行する(ステップS18a)。また、CPU56は、初期値用乱数更新処理を実行して(ステップS18b)、再び割込許可状態にする(ステップS19)。すなわち、CPU56は、電源断処理および初期値用乱数更新処理が実行されるときには割込禁止状態にして、電源断処理および初期値用乱数更新処理の実行が終了すると割込許可状態にする。   When the timer interrupt setting is completed, the CPU 56 first disables the interrupt (step S17), and detects whether or not a power-off signal is output (whether the power-off signal is turned on) A power-off detection process is executed (step S18a). Further, the CPU 56 executes the initial value random number update process (step S18b), and again sets the interrupt permitted state (step S19). That is, the CPU 56 sets the interrupt disabled state when the power-off process and the initial value random number update process are executed, and sets the interrupt enabled state when the power-off process and the initial value random number update process are completed.

なお、初期値用乱数更新処理とは、初期値用乱数を発生するためのカウンタのカウント値を更新する処理である。初期値用乱数とは、大当りの種類を決定するための判定用乱数(例えば、大当りを発生させる特別図柄を決定するための大当り図柄決定用乱数や、遊技状態を確変状態に移行させるかを決定するための確変決定用乱数、普通図柄にもとづく当りを発生させるか否かを決定するための普通図柄当たり判定用乱数)を発生するためのカウンタ(判定用乱数発生カウンタ)等のカウント値の初期値を決定するための乱数である。後述する遊技制御処理(遊技制御用マイクロコンピュータが、遊技機に設けられている可変表示装置9、可変入賞球装置15、球払出装置97等の遊技用の装置を、自身で制御する処理、または他のマイクロコンピュータに制御させるために指令信号を送信する処理、遊技装置制御処理ともいう)において、判定用乱数発生カウンタのカウント値が1周すると、そのカウンタに初期値が設定される。   The initial value random number update process is a process of updating the count value of the counter for generating the initial value random number. The initial value random number is a random number for determining the type of jackpot (for example, a jackpot symbol determining random number for determining a special symbol that generates a jackpot, or whether to shift the gaming state to a probable state) Initial value of the count value such as a counter (determination random number generation counter) for generating a probability variation determining random number to determine whether or not to generate a hit based on a normal symbol It is a random number for determining the value. Game control processing described later (a game control microcomputer controls itself a game device such as a variable display device 9, a variable winning ball device 15, a ball payout device 97 provided in the game machine, or In a process of transmitting a command signal to cause another microcomputer to control, also referred to as a gaming apparatus control process), when the count value of the determination random number generation counter makes one round, an initial value is set in the counter.

また、初期値用乱数更新処理が実行されるときに割込禁止状態にされるのは、初期値用乱数更新処理が後述するタイマ割込処理でも実行される(すなわち、タイマ割込処理のステップS24でも同じ処理が実行される)ことから、タイマ割込処理における処理と競合してしまうのを避けるためである。すなわち、ステップS18bの処理中にタイマ割込が発生してタイマ割込処理中で初期値用乱数を発生するためのカウンタのカウント値を更新してしまったのでは、カウント値の連続性が損なわれる場合がある。しかし、ステップS18bの処理中では割込禁止状態にしておけば、そのような不都合が生ずることはない。   In addition, when the initial value random number update process is executed, the interrupt disabled state is set so that the initial value random number update process is also executed in the timer interrupt process described later (that is, the timer interrupt process step). This is to avoid competing with the processing in the timer interrupt processing because the same processing is executed in S24). That is, if the timer interrupt is generated during the process of step S18b and the count value of the counter for generating the initial value random number is updated during the timer interrupt process, the continuity of the count value is lost. May be. However, such an inconvenience does not occur if the interrupt is prohibited during the process of step S18b.

ステップS19で割込許可状態に設定されると、次にステップS17の処理が実行されて割込禁止状態とされるまで、タイマ割込またはシリアル通信回路505からの割り込み要求を許可する状態となる。そして、割込許可状態に設定されている間に、タイマ割込が発生すると、遊技制御用マイクロコンピュータ560のCPU56は、後述するタイマ割込処理を実行する。また、割込許可状態に設定されている間に、シリアル通信回路505から割り込み要求が発生すると、遊技制御用マイクロコンピュータ560のCPU56は、後述する各割込処理(通信エラー割込処理や、受信時割込処理、送信完了割込処理)を実行する。また、本実施の形態では、ステップS17からステップS19までのループ処理の前にステップS15bを実行することによって、タイマ割込または割り込み要求を許可する状態に設定される前に、割込処理の優先順位を設定または変更する処理が行われる。   When the interrupt-permitted state is set in step S19, the timer interrupt or interrupt request from the serial communication circuit 505 is permitted until the next processing in step S17 is executed and the interrupt-prohibited state is set. . When a timer interrupt occurs while the interrupt permission state is set, the CPU 56 of the game control microcomputer 560 executes a timer interrupt process to be described later. When an interrupt request is generated from the serial communication circuit 505 while the interrupt permission state is set, the CPU 56 of the game control microcomputer 560 causes each interrupt process (communication error interrupt process or reception Execute time interruption processing and transmission completion interruption processing). In this embodiment, priority is given to the interrupt process before the timer interrupt or the interrupt request is set to be permitted by executing step S15b before the loop process from step S17 to step S19. Processing for setting or changing the order is performed.

次いで、CPU56は、表示用乱数更新処理を実行する(ステップS19a)。なお、表示用乱数とは、特別図柄表示器8の表示を決定するための乱数である。この実施の形態では、表示用乱数として、特別図柄の変動パターンを決定するための変動パターン決定用乱数や、大当りを発生させない場合にリーチとするか否かを決定するためのリーチ判定用乱数が用いられる。また、表示用乱数更新処理とは、表示用乱数を発生するためのカウンタのカウント値を更新する処理である。   Next, the CPU 56 executes a display random number update process (step S19a). The display random number is a random number for determining the display of the special symbol display 8. In this embodiment, as a display random number, a random number for determining a variation pattern for determining a variation pattern of a special symbol, or a random number for determining a reach for determining whether or not to reach when a big hit is not generated, is used. Used. The display random number update process is a process for updating the count value of the counter for generating the display random number.

次いで、CPU56は、特別図柄の変動に同期する飾り図柄に関する演出制御コマンドをRAM55の所定の領域に設定して演出制御コマンドを送出する処理を行う(コマンド制御処理:ステップS19b)。なお、飾り図柄の変動が特別図柄の変動に同期するとは、変動時間(可変表示期間)が同じであることを意味する。   Next, the CPU 56 performs a process of sending an effect control command by setting an effect control command related to the decorative symbol synchronized with the change of the special symbol in a predetermined area of the RAM 55 (command control process: step S19b). It should be noted that the fact that the variation of the decorative symbol is synchronized with the variation of the special symbol means that the variation time (variable display period) is the same.

また、CPU56は、入賞口スイッチ29a,30a,33a,39a等の検出信号にもとづく賞球個数の設定などを行う賞球処理を実行する(ステップS19c)。具体的には、入賞口スイッチ29a,30a,33a,39a等がオンしたことにもとづく入賞検出に応じて、払出制御基板37に賞球個数を示す賞球個数コマンド等の払出指令コマンドを出力する。払出制御基板37に搭載されている払出制御用マイクロコンピュータ370は、賞球個数を示す賞球個数コマンドの受信に応じて球払出装置97を駆動する。   Further, the CPU 56 executes prize ball processing for setting the number of prize balls based on detection signals from the prize opening switches 29a, 30a, 33a, 39a and the like (step S19c). Specifically, a payout command command such as a prize ball number command indicating the number of prize balls is output to the payout control board 37 in response to winning detection based on the winning opening switches 29a, 30a, 33a, 39a being turned on. . The payout control microcomputer 370 mounted on the payout control board 37 drives the ball payout device 97 in response to receiving a prize ball number command indicating the number of prize balls.

なお、この実施の形態では、後述するタイマ割込処理の入力判定処理において、入賞口スイッチ29a,30a,33a,39a等がオンしたことにもとづく入賞検出に応じて、入賞数がカウントされる。そして、メイン処理の賞球処理において、カウントされた入賞数にもとづいて、賞球個数コマンドが払出制御基板37に送信される。   In this embodiment, the number of winnings is counted in response to detection of winning based on the fact that the winning opening switches 29a, 30a, 33a, 39a, etc. are turned on in the input determination processing of the timer interruption processing described later. In the prize ball process of the main process, a prize ball number command is transmitted to the payout control board 37 based on the counted number of winnings.

また、CPU56は、特別図柄プロセス処理を行う(ステップS19d)。特別図柄プロセス処理では、遊技状態に応じてパチンコ遊技機1を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、普通図柄プロセス処理を行う(ステップS19e)。普通図柄プロセス処理では、普通図柄表示器10の表示状態を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。   Further, the CPU 56 performs a special symbol process (step S19d). In the special symbol process, the corresponding process is selected and executed according to a special symbol process flag for controlling the pachinko gaming machine 1 in a predetermined order according to the gaming state. The value of the special symbol process flag is updated during each process according to the gaming state. Also, normal symbol process processing is performed (step S19e). In the normal symbol process, the corresponding process is selected and executed according to the normal symbol process flag for controlling the display state of the normal symbol display 10 in a predetermined order. The value of the normal symbol process flag is updated during each process according to the gaming state.

また、CPU56は、例えばホール管理用コンピュータに供給される大当り情報、始動情報、確率変動情報などのデータを出力する情報出力処理を行う(ステップS19f)。   Further, the CPU 56 performs information output processing for outputting data such as jackpot information, starting information, probability variation information supplied to the hall management computer, for example (step S19f).

また、遊技機の制御状態を遊技機外部で確認できるようにするための試験信号を出力する処理である試験端子処理を実行する(ステップS19g)。また、この実施の形態では、出力ポートの出力状態に対応したRAM領域(出力ポートバッファ)が設けられているのであるが、CPU56は、出力ポート2のRAM領域におけるソレノイドに関する内容を出力ポートに出力する(ステップS19h:出力処理)。   In addition, a test terminal process, which is a process for outputting a test signal for enabling the control state of the gaming machine to be confirmed outside the gaming machine, is executed (step S19g). In this embodiment, a RAM area (output port buffer) corresponding to the output state of the output port is provided, but the CPU 56 outputs the contents related to the solenoid in the RAM area of the output port 2 to the output port. (Step S19h: output process).

出力処理を実行すると、CPU56は、ステップS17に移行し、ステップS17以降の処理を再び実行する。すなわち、ステップS17からステップS19hまでの処理が繰り返し実行される。   When the output process is executed, the CPU 56 proceeds to step S17, and executes the processes after step S17 again. That is, the processing from step S17 to step S19h is repeatedly executed.

次に、メイン処理における乱数回路設定処理(ステップS15)を説明する。図47は、乱数回路設定処理を示すフローチャートである。乱数回路設定処理において、CPU56は、まず、乱数回路設定プログラム551に含まれる乱数回路選択モジュール551fに従って処理を実行し、遊技制御用マイクロコンピュータ560が内蔵する各乱数回路503a,503bの中から、タイマ割込処理の実行時に用いる乱数回路を設定する(ステップS151)。例えば、遊技制御用マイクロコンピュータ560は、ユーザ(例えば、遊技機の製作者)によって設定されたタイマ割込処理の実行時に用いる乱数回路503を指定する指定情報を、あらかじめROM54の所定の記憶領域に記憶している。そして、CPU56は、ROM54の所定の記憶領域に記憶された指定情報に従って、12ビット乱数回路503aまたは16ビット乱数回路503bのいずれかを選択し、選択した乱数回路をタイマ割込処理の実行時に用いる乱数回路として設定する。なお、タイマ割込処理の実行時に用いる乱数回路として、12ビット乱数回路503aおよび16ビット乱数回路503bの両方を設定してもよい。   Next, the random number circuit setting process (step S15) in the main process will be described. FIG. 47 is a flowchart showing random number circuit setting processing. In the random number circuit setting process, the CPU 56 first executes the process according to the random number circuit selection module 551f included in the random number circuit setting program 551, and from among the random number circuits 503a and 503b built in the game control microcomputer 560, the timer A random number circuit used when executing the interrupt process is set (step S151). For example, the game control microcomputer 560 stores, in a predetermined storage area of the ROM 54, specification information for specifying the random number circuit 503 used when executing the timer interrupt process set by the user (for example, the manufacturer of the game machine). I remember it. Then, the CPU 56 selects either the 12-bit random number circuit 503a or the 16-bit random number circuit 503b according to the designation information stored in a predetermined storage area of the ROM 54, and uses the selected random number circuit when executing the timer interrupt process. Set as a random number circuit. Note that both the 12-bit random number circuit 503a and the 16-bit random number circuit 503b may be set as random number circuits used when the timer interrupt process is executed.

上記のように、ステップS151において、更新可能な数値データの所定の範囲が異なる複数の乱数回路(12ビット乱数回路503aと16ビット乱数回路503b)について、それぞれ使用可能とするか否かを設定するので、タイマ割込処理の実行中に不要な乱数を処理することを防止することができ、遊技制御用マイクロコンピュータ560の制御負担を軽減することができる。例えば、遊技制御用マイクロコンピュータ560が、2つの乱数回路503a,503bのうちの一方が発生する乱数のみを用いて遊技制御処理を行う場合、遊技制御処理に用いない方の乱数回路から乱数を読み出す処理等を行わないようにでき、遊技制御用マイクロコンピュータ560の制御負担を軽減できる。   As described above, in step S151, whether or not each of a plurality of random number circuits (12-bit random number circuit 503a and 16-bit random number circuit 503b) having different predetermined ranges of numerical data that can be updated can be used is set. Therefore, it is possible to prevent unnecessary random numbers from being processed during the execution of the timer interrupt process, and the control burden on the game control microcomputer 560 can be reduced. For example, when the game control microcomputer 560 performs the game control process using only the random number generated by one of the two random number circuits 503a and 503b, the random number is read from the random circuit that is not used for the game control process. Processing or the like can be prevented, and the control burden on the game control microcomputer 560 can be reduced.

CPU56は、ステップS151で使用する乱数回路503を設定すると、例えば、乱数回路起動レジスタ541にデータを書き込まない等により、カウンタ521やクロック信号出力回路524の動作を停止させることで、使用しないように設定した方の乱数回路のカウンタ521がカウント値Cを更新しないようにする。また、例えば、使用しないように設定した方の乱数回路のカウンタ521はカウント値Cを更新するが、CPU56は出力制御信号SCを出力しないようにし、乱数値記憶回路531から乱数を読み出せないように制御してもよい。また、例えば、CPU56は、タイマ回路534に使用しないように設定した方の乱数回路の乱数値取込レジスタ539に乱数値取込データ「01h」を書き込ませないようにし、ラッチ信号生成回路533がラッチ信号SLを乱数値記憶回路531に出力しないように制御してもよい。   When the CPU 56 sets the random number circuit 503 to be used in step S151, the CPU 56 stops the operation of the counter 521 and the clock signal output circuit 524, for example, by not writing data to the random number circuit activation register 541 so that the random number circuit 503 is not used. The counter 521 of the set random number circuit is prevented from updating the count value C. Further, for example, the counter 521 of the random number circuit that is set not to use updates the count value C, but the CPU 56 does not output the output control signal SC so that the random number cannot be read from the random value storage circuit 531. You may control to. Further, for example, the CPU 56 prevents the random number value fetching data “01h” from being written in the random number fetching register 539 of the random number circuit that is set not to be used for the timer circuit 534, and the latch signal generation circuit 533 Control may be performed so that the latch signal SL is not output to the random value storage circuit 531.

上記のように、使用する乱数回路503を設定するようにすることによって、使用する乱数回路503だけを設定することによって、生成する乱数の値の範囲を適切に設定することができる。また、タイマ割込処理の実行中に不要な乱数を処理することを防止することができ、遊技制御用マイクロコンピュータ560の制御負担を軽減することができる。例えば、大当りとする判定値として離れた値(例えば、「1」と「100」を含む判定テーブルを用いて大当り判定を行う場合、所定の大当り確率(例えば、100分の1)で大当りと判定するようにすると、16ビット乱数回路503bによる乱数を用いるよりも、12ビット乱数回路503aによる乱数を用いた方が、処理すべき判定値の種類の数が少なくて済み、遊技制御用マイクロコンピュータ560の制御負担が軽減される。   As described above, by setting the random number circuit 503 to be used, by setting only the random number circuit 503 to be used, the range of the random number value to be generated can be appropriately set. Further, it is possible to prevent unnecessary random numbers from being processed during the execution of the timer interrupt process, and the control burden on the game control microcomputer 560 can be reduced. For example, when a big hit determination is performed using a determination table including a distant value (for example, “1” and “100”) as a big hit determination value, the big hit is determined with a predetermined big hit probability (for example, 1/100). In this case, the number of types of determination values to be processed is smaller when the random number by the 12-bit random number circuit 503a is used than when the random number by the 16-bit random number circuit 503b is used, and the game control microcomputer 560 is used. The control burden is reduced.

また、CPU56は、乱数回路設定プログラム551に含まれる乱数最大値設定モジュール551aに従って処理を実行し、ユーザによって予め設定された乱数最大値を指定する乱数最大値設定データを、乱数最大値設定レジスタ535に書き込む(ステップS152)。そのようにすることによって、ユーザによって予め設定されたランダムRの乱数最大値を乱数回路503に設定する。なお、タイマ割込実行時に用いる乱数回路として12ビット乱数回路503aを設定した場合、CPU56は、乱数最大値(「0」〜「4095」のうちのいずれかの値)を指定する乱数最大値設定データを、12ビット乱数回路503aの乱数最大値設定レジスタ535に書き込む。また、タイマ割込実行時に用いる乱数回路として16ビット乱数回路503bを設定した場合、CPU56は、乱数最大値(「0」〜「65535」のうちのいずれかの値)を指定する乱数最大値設定データを、16ビット乱数回路503bの乱数最大値設定レジスタ535に書き込む。   Further, the CPU 56 executes processing in accordance with the random number maximum value setting module 551a included in the random number circuit setting program 551, and generates random number maximum value setting data for designating a random number maximum value preset by the user as a random number maximum value setting register 535. (Step S152). By doing so, the random number maximum value of random R preset by the user is set in the random number circuit 503. When the 12-bit random number circuit 503a is set as the random number circuit used when the timer interrupt is executed, the CPU 56 sets the random number maximum value that specifies the random number maximum value (any value from “0” to “4095”). Data is written into the random number maximum value setting register 535 of the 12-bit random number circuit 503a. When the 16-bit random number circuit 503b is set as the random number circuit used when the timer interrupt is executed, the CPU 56 sets the random number maximum value that specifies the maximum random number value (any value from “0” to “65535”). Data is written into the random number maximum value setting register 535 of the 16-bit random number circuit 503b.

なお、この実施の形態では、乱数最大値として「0」〜「255」が設定された場合には、後述する乱数最大値再設定処理において乱数最大値を所定値に設定しなおすことになる。また、乱数最大値として「256」以上の値を書き込む制御を行った場合であっても、データ化けなどの原因によって「0」〜「255」の値が乱数最大値設定レジスタ535に設定されてしまった場合には、後述する乱数最大値再設定処理において乱数最大値を所定値に設定しなおす。   In this embodiment, when “0” to “255” are set as the random number maximum value, the random number maximum value is reset to a predetermined value in the random number maximum value resetting process described later. Even when control is performed to write a value greater than “256” as the random number maximum value, values “0” to “255” are set in the random number maximum value setting register 535 due to garbled data or the like. In the case where it is lost, the random number maximum value is reset to a predetermined value in the random number maximum value resetting process described later.

上記のように、ステップS152において、生成する乱数の最大値をあらかじめ乱数最大値設定レジスタ535に設定するので、タイマ割込処理の実行中に用いる乱数の範囲より大きい値の乱数を生成してしまうことを防止でき、乱数回路503および遊技制御用マイクロコンピュータ560の処理負担を軽減することができる。   As described above, since the maximum value of the random number to be generated is set in advance in the random number maximum value setting register 535 in step S152, a random number having a value larger than the range of random numbers used during execution of the timer interrupt process is generated. Can be prevented, and the processing load on the random number circuit 503 and the game control microcomputer 560 can be reduced.

また、CPU56は、ステップS152で乱数最大値設定レジスタ535に設定した乱数最大値が所定の下限値以下でないかを確認し、乱数最大値が下限値以下である場合には、乱数最大値設定レジスタ535に設定されている乱数最大値の再設定を行う乱数最大値再設定処理を実行する(ステップS153)。   Further, the CPU 56 checks whether or not the random number maximum value set in the random number maximum value setting register 535 in step S152 is not less than a predetermined lower limit value. The random number maximum value resetting process for resetting the random number maximum value set in 535 is executed (step S153).

また、CPU56は、乱数回路設定プログラム551に含まれる初期値変更モジュール551eに従って処理を実行し、乱数回路503のカウンタ521が更新するカウント値の初期値を変更させる初期値変更処理を実行する(ステップS154)。   Further, the CPU 56 executes a process according to the initial value change module 551e included in the random number circuit setting program 551, and executes an initial value change process for changing the initial value of the count value updated by the counter 521 of the random number circuit 503 (step). S154).

また、CPU56は、乱数回路設定プログラム551に含まれる乱数更新方式選択モジュール551bに従って処理を実行し、乱数更新方式選択データを乱数更新方式選択レジスタ540に書き込む(ステップS155)。そのようにすることによって、乱数回路503の乱数更新方式を設定する。なお、この実施の形態では、CPU56は、乱数更新方式選択データ「10h」を乱数更新方式選択レジスタ540に書き込むものとする。すなわち、この実施の形態では、乱数回路503の乱数更新方式として第2の乱数更新方式が設定される。   Further, the CPU 56 executes processing according to the random number update method selection module 551b included in the random number circuit setting program 551, and writes the random number update method selection data in the random number update method selection register 540 (step S155). By doing so, the random number update method of the random number circuit 503 is set. In this embodiment, the CPU 56 writes the random number update method selection data “10h” in the random number update method selection register 540. That is, in this embodiment, the second random number update method is set as the random number update method of the random number circuit 503.

また、CPU56は、乱数回路設定プログラム551に含まれる周期設定モジュール551cに従って処理を実行し、ユーザによって予め設定された乱数発生用クロック信号SI1の周期を指定する周期設定データ(基準クロック信号を何分周させるかを設定するためのデータ)を、周期設定レジスタ537に書き込む(ステップS156)。そのようにすることによって、ユーザによって予め設定された乱数発生用クロック信号SI1の周期を乱数回路503に設定する。   Further, the CPU 56 executes processing according to the cycle setting module 551c included in the random number circuit setting program 551, and sets the cycle setting data (the reference clock signal by how many minutes) that specifies the cycle of the random number generation clock signal SI1 preset by the user. The data for setting whether to circulate) is written in the period setting register 537 (step S156). By doing so, the cycle of the random number generating clock signal SI1 preset by the user is set in the random number circuit 503.

また、CPU56は、乱数回路503のカウンタ521によって所定の最終値までカウント値が更新されたときに、カウンタ521に入力する初期値を更新するか否かを設定する(ステップS157)。例えば、遊技制御用マイクロコンピュータ560は、カウンタ521によって所定の最終値までカウント値が更新されたときに、カウンタ521に入力する初期値を更新するか否かを示す設定値を、予めユーザによって設定されROM54の所定領域に記憶している。そして、CPU56は、ROM54の所定の記憶領域に記憶された所定の設定値に従って、カウンタ521によって所定の最終値までカウント値が更新されたときに、カウンタ521に入力する初期値を更新するか否かを設定する。この実施の形態では、CPU56は、ステップS157において、カウンタ521に入力する初期値を更新すると判定すると、所定の最終値までカウント値が更新されたとき(カウンタ521から通知信号を入力したとき)に初期値を更新する旨を示す初期値更新フラグをセットする。この実施の形態では、ステップS157において、所定の設定値に従って初期値更新フラグをセットする場合を説明する。そして、CPU56は、後述する乱数回路初期値更新処理において、初期値更新フラグがセットされていることにもとづいて、カウンタ521が出力するカウント値の初期値を更新する。   Further, the CPU 56 sets whether or not to update the initial value input to the counter 521 when the count value is updated to a predetermined final value by the counter 521 of the random number circuit 503 (step S157). For example, the game control microcomputer 560 sets in advance a setting value indicating whether or not to update the initial value input to the counter 521 when the count value is updated to a predetermined final value by the counter 521. And stored in a predetermined area of the ROM 54. Whether or not the CPU 56 updates the initial value input to the counter 521 when the counter 521 updates the count value to a predetermined final value in accordance with a predetermined set value stored in a predetermined storage area of the ROM 54. Set In this embodiment, when the CPU 56 determines in step S157 that the initial value input to the counter 521 is to be updated, the count value is updated to a predetermined final value (when a notification signal is input from the counter 521). An initial value update flag indicating that the initial value is updated is set. In this embodiment, the case where the initial value update flag is set in accordance with a predetermined set value in step S157 will be described. Then, the CPU 56 updates the initial value of the count value output from the counter 521 based on the initial value update flag being set in the random number circuit initial value update process described later.

なお、CPU56によってカウント値の初期値を変更するのでなく、最終値までカウント値を更新したことにもとづいて、乱数回路503側でカウント値の初期値を所定値に変更するようにしてもよい。例えば、乱数回路503は、初期値を更新する旨を示す初期値更新データを格納する初期値更新データレジスタ、及び初期値の変更を行う初期値変更回路を備え、CPU56は、ステップS157において、初期値更新データを初期値更新データレジスタに設定する。この場合、カウンタ521は、最終値までカウント値を更新すると、通知信号を初期値変更回路に出力する。すると、初期値変更回路は、初期値更新データレジスタに初期値更新データが設定されているか否かを確認する。そして、初期値変更回路は、初期値更新データが設定されていることを確認すると、カウント値の初期値を所定値に変更する。なお、初期値変更回路は、後述するカウント値順列変更処理において、順列を変更したカウント値の初期値を変更してもよい。   Instead of changing the initial value of the count value by the CPU 56, the random value circuit 503 may change the initial value of the count value to a predetermined value based on the update of the count value to the final value. For example, the random number circuit 503 includes an initial value update data register that stores initial value update data indicating that the initial value is updated, and an initial value change circuit that changes the initial value. In step S157, the CPU 56 performs initial value update. Value update data is set in the initial value update data register. In this case, when the counter 521 updates the count value to the final value, the counter 521 outputs a notification signal to the initial value change circuit. Then, the initial value changing circuit checks whether or not initial value update data is set in the initial value update data register. Then, when the initial value change circuit confirms that the initial value update data is set, the initial value change circuit changes the initial value of the count value to a predetermined value. Note that the initial value changing circuit may change the initial value of the count value whose permutation has been changed in the count value permutation changing process described later.

また、CPU56は、乱数回路503のカウンタ521によって所定の最終値までカウント値が更新されたときに、カウンタ521が更新するカウント値の順列を変更するか否かを設定する(ステップS158)。例えば、遊技制御用マイクロコンピュータ560は、カウンタ521によって所定の最終値までカウント値が更新されたときに、カウンタ521が出力するカウント値の順列を変更するか否かを示す設定値を、予めユーザによって設定されROM54の所定領域に記憶している。そして、CPU56は、ROM54の所定の記憶領域に記憶された所定の設定値に従って、カウンタ521によって所定の最終値までカウント値が更新されたときに、カウンタ521が出力するカウント値の順列を変更するか否かを設定する。この実施の形態では、CPU56は、ステップS158において、カウンタ521が出力するカウント値の順列を変更すると判定すると、所定の最終値までカウント値が更新されたときにカウント値の順列を変更する旨を示すカウント値順列変更フラグをセットする。この実施の形態では、ステップS158において、所定の設定値に従ってカウント値順列変更フラグをセットする場合を説明する。そして、CPU56は、後述するカウント値順列変更処理において、カウント値順列変更フラグがセットされていることにもとづいて、カウンタ521が出力するカウント値の順列を変更する。   Further, the CPU 56 sets whether or not to change the permutation of the count values updated by the counter 521 when the count value is updated to a predetermined final value by the counter 521 of the random number circuit 503 (step S158). For example, the game control microcomputer 560 sets a preset value indicating whether or not to change the permutation of count values output by the counter 521 when the counter 521 updates the count value to a predetermined final value. Is stored in a predetermined area of the ROM 54. Then, the CPU 56 changes the permutation of the count values output by the counter 521 when the count value is updated by the counter 521 to a predetermined final value according to a predetermined set value stored in a predetermined storage area of the ROM 54. Set whether or not. In this embodiment, if the CPU 56 determines in step S158 that the permutation of count values output by the counter 521 is to be changed, the CPU 56 changes the permutation of count values when the count value is updated to a predetermined final value. The indicated count value permutation change flag is set. In this embodiment, the case where the count value permutation change flag is set in step S158 according to a predetermined set value will be described. Then, the CPU 56 changes the permutation of the count values output by the counter 521 based on the fact that the count value permutation change flag is set in the count value permutation changing process described later.

なお、CPU56の制御によってカウント値の順列を変更するのでなく、最終値までカウント値を更新したことにもとづいて、乱数回路503側でカウント値の順列変更するようにしてもよい。例えば、乱数回路503は、カウント値の順列を変更する旨を示す順列変更データを格納する順列変更データレジスタを備え、CPU56は、ステップS158において、順列変更データを順列変更データレジスタに設定する。この場合、カウンタ521が最終値までカウント値を更新すると、通知信号をカウント値順列変更回路523に出力し、通知信号を入力したカウント値順列変更回路523は、順列変更データレジスタに順列変更データが設定されているか否かを確認する。そして、カウント値順列変更回路523は、順列変更データが設定されていることを確認すると、カウント値の順列を変更する。   Instead of changing the permutation of the count values under the control of the CPU 56, the permutation of the count values may be changed on the random number circuit 503 side based on the update of the count values up to the final value. For example, the random number circuit 503 includes a permutation change data register that stores permutation change data indicating that the permutation of count values is to be changed. In step S158, the CPU 56 sets the permutation change data in the permutation change data register. In this case, when the counter 521 updates the count value to the final value, the notification signal is output to the count value permutation change circuit 523, and the count value permutation change circuit 523 that has received the notification signal receives the permutation change data in the permutation change data register. Check whether it is set. When the count value permutation changing circuit 523 confirms that the permutation change data is set, it changes the permutation of the count values.

そして、CPU56は、乱数回路設定プログラム551に含まれる乱数回路起動モジュール551dに従って処理を実行し、乱数回路起動データ「80h」を乱数回路起動レジスタ541に書き込む(ステップS159)。そのようにすることによって、CPU56は、乱数回路503を起動させる。   Then, the CPU 56 executes processing according to the random number circuit activation module 551d included in the random number circuit setting program 551, and writes the random number circuit activation data “80h” in the random number circuit activation register 541 (step S159). By doing so, the CPU 56 activates the random number circuit 503.

次に、乱数回路設定処理における乱数最大値再設定処理(ステップS153)を説明する。図48は、乱数最大値再設定処理を示すフローチャートである。乱数最大値再設定処理において、CPU56は、乱数最大値設定レジスタ535に設定されている乱数最大値を読み込む(ステップS153a)。なお、タイマ割込処理の実行時に用いる乱数回路として12ビット乱数回路503aを設定した場合、CPU56は、12ビット乱数回路503aの乱数最大値設定レジスタ535に設定されている乱数最大値を読み込む。また、タイマ割込処理の実行時に用いる乱数回路として16ビット乱数回路503bを設定した場合、CPU56は、16ビット乱数回路503bの乱数最大値設定レジスタ535に設定されている乱数最大値を読み込む。   Next, the random number maximum value resetting process (step S153) in the random number circuit setting process will be described. FIG. 48 is a flowchart showing the random number maximum value resetting process. In the random number maximum value resetting process, the CPU 56 reads the random number maximum value set in the random number maximum value setting register 535 (step S153a). When the 12-bit random number circuit 503a is set as the random number circuit used when the timer interrupt process is executed, the CPU 56 reads the random number maximum value set in the random number maximum value setting register 535 of the 12-bit random number circuit 503a. When the 16-bit random number circuit 503b is set as the random number circuit used when the timer interrupt process is executed, the CPU 56 reads the random number maximum value set in the random number maximum value setting register 535 of the 16-bit random number circuit 503b.

CPU56は、読み込んだ乱数最大値が所定の下限値以下であるか否かを判定する(ステップS153b)。12ビット乱数回路503aを設定した場合、12ビット乱数回路503aにおいて設定可能な乱数最大値が「256」から「4095」までであるので、CPU56は、12ビット乱数回路503aの乱数最大値設定レジスタ535から読み込んだ乱数最大値が下限値「256」以下であるか否かを判定する。また、16ビット乱数回路503bを設定した場合、16ビット乱数回路503bにおいて設定可能な乱数最大値が「512」から「65535」までであるので、CPU56は、16ビット乱数回路503bの乱数最大値設定レジスタ535から読み込んだ乱数最大値が下限値「512」以下であるか否かを判定する。   The CPU 56 determines whether or not the read random number maximum value is equal to or less than a predetermined lower limit value (step S153b). When the 12-bit random number circuit 503a is set, the maximum random number that can be set in the 12-bit random number circuit 503a is from “256” to “4095”. It is determined whether or not the random number maximum value read from is less than or equal to the lower limit value “256”. When the 16-bit random number circuit 503b is set, the maximum random number that can be set in the 16-bit random number circuit 503b is from “512” to “65535”. Therefore, the CPU 56 sets the random number maximum value of the 16-bit random number circuit 503b. It is determined whether or not the maximum random number read from the register 535 is equal to or lower than the lower limit “512”.

読み込んだ乱数最大値が下限値以下である場合、CPU56は、乱数最大値設定レジスタ535に設定される乱数最大値を所定値に設定しなおす(ステップS153c)。12ビット乱数回路503aを設定した場合、12ビット乱数回路503aの乱数最大値設定レジスタ535から読み込んだ乱数最大値が下限値「256」以下であると判定すると、CPU56は、乱数最大値設定レジスタ535に設定される乱数最大値を所定値「4095」に設定しなおす。また、16ビット乱数回路503bを設定した場合、16ビット乱数回路503bの乱数最大値設定レジスタ535から読み込んだ乱数最大値が下限値「512」以下であると判定すると、CPU56は、乱数最大値設定レジスタ535に設定される乱数最大値を所定値「65535」に設定しなおす。   When the read random number maximum value is less than or equal to the lower limit value, the CPU 56 resets the random number maximum value set in the random number maximum value setting register 535 to a predetermined value (step S153c). When the 12-bit random number circuit 503a is set, the CPU 56 determines that the random number maximum value read from the random number maximum value setting register 535 of the 12-bit random number circuit 503a is equal to or less than the lower limit “256”, the CPU 56 determines the random number maximum value setting register 535. The random number maximum value set in is reset to a predetermined value “4095”. When the 16-bit random number circuit 503b is set, if the random number maximum value read from the random number maximum value setting register 535 of the 16-bit random number circuit 503b is determined to be less than or equal to the lower limit value “512”, the CPU 56 sets the random number maximum value setting. The random number maximum value set in the register 535 is reset to a predetermined value “65535”.

以上のように、乱数最大値設定レジスタ535に設定した乱数最大値が所定の下限値以下となっている場合には、乱数最大値を所定値に設定しなおす。そのため、遊技制御用マイクロコンピュータ560の誤動作や、無線信号を用いた取り込み信号を遊技機に対して発生させるなどの行為によって、過度に小さい値が乱数の最大値として設定されてしまうことを防止することができる。従って、最小値から最大値までの値の範囲が過度に小さい乱数を生成する事態が発生することを防止することができる。   As described above, when the random number maximum value set in the random number maximum value setting register 535 is less than or equal to the predetermined lower limit value, the random number maximum value is reset to a predetermined value. Therefore, it is possible to prevent an excessively small value from being set as the maximum value of the random number due to an action such as malfunction of the game control microcomputer 560 or generation of a capture signal using a wireless signal. be able to. Therefore, it is possible to prevent a situation in which a random number having an excessively small value range from the minimum value to the maximum value is generated.

次に、乱数回路設定処理における初期値変更処理(ステップS154)を説明する。図49は、初期値変更処理を示すフローチャートである。初期値変更処理において、CPU56は、まず、ユーザプログラム実行データエリアの1F97h番地の領域に記憶されている初期値変更方式設定データを読み出し、ユーザによって選択された初期値変更方式を特定する。この場合、CPU56は、読み出した初期値変更方式設定データの値が「01h」であるか否かを判定することによって(ステップS154a)、ユーザによって選択された初期値変更方式を特定する。   Next, the initial value changing process (step S154) in the random number circuit setting process will be described. FIG. 49 is a flowchart showing the initial value changing process. In the initial value changing process, the CPU 56 first reads the initial value changing method setting data stored in the area 1F97h in the user program execution data area, and specifies the initial value changing method selected by the user. In this case, the CPU 56 determines whether or not the value of the read initial value changing method setting data is “01h” (step S154a), thereby specifying the initial value changing method selected by the user.

初期値変更方式設定データの値が「01h」である場合、CPU56は、乱数回路503のカウンタ521に入力する初期値を、遊技制御用マイクロコンピュータ560固有のIDナンバにもとづいて設定された値に変更する(ステップS154b)。例えば、遊技制御用マイクロコンピュータ560は、ROM54の所定の記憶領域に、遊技制御用マイクロコンピュータ560のIDナンバと、IDナンバにもとづいて所定の演算を行って求めた演算値とを予め対応付けて記憶している。そして、ステップS154bにおいて、CPU56は、予め記憶するIDナンバにもとづく演算値にカウント値の初期値を変更させる。また、例えば、ステップS154bにおいて、CPU56は、遊技制御用マイクロコンピュータ560のIDナンバと所定値とを演算して(例えば、IDナンバ(例えば、「100」)に所定値(例えば、「100」)を加算して)求めた演算値(例えば、「200」)にカウント値の初期値を設定する。また、カウンタ521に入力する初期値を変更すると、CPU56は、カウント値の初期値を変更した旨を示す初期値変更フラグをセットする(ステップS154c)。   When the value of the initial value change method setting data is “01h”, the CPU 56 sets the initial value input to the counter 521 of the random number circuit 503 to a value set based on the ID number unique to the game control microcomputer 560. Change (step S154b). For example, the game control microcomputer 560 associates, in a predetermined storage area of the ROM 54, the ID number of the game control microcomputer 560 with a calculated value obtained by performing a predetermined calculation based on the ID number. I remember it. In step S154b, the CPU 56 changes the initial value of the count value to the calculated value based on the ID number stored in advance. Further, for example, in step S154b, the CPU 56 calculates the ID number of the game control microcomputer 560 and a predetermined value (for example, the ID number (for example, “100”) to a predetermined value (for example, “100”). The initial value of the count value is set to the calculated value (for example, “200”). When the initial value input to the counter 521 is changed, the CPU 56 sets an initial value change flag indicating that the initial value of the count value has been changed (step S154c).

なお、CPU56は、ステップS154bにおいてカウンタ521に入力する初期値を変更する際、乱数回路503の比較器522の乱数最大値設定レジスタ535の値を確認し、IDナンバにもとづいて設定された値が乱数最大値以上であるか否かを判断する。そして、IDナンバにもとづいて設定された値が乱数最大値以上であると判断すると、CPU56は、カウンタ521に入力する初期値を変更しない(例えば、初期値を「0」に設定しなおす)。そのようにすることによって、カウント値の初期値が乱数最大値以上の値に設定されてしまう事態を防止することができる。   When the CPU 56 changes the initial value input to the counter 521 in step S154b, the CPU 56 checks the value of the random number maximum value setting register 535 of the comparator 522 of the random number circuit 503, and the value set based on the ID number is determined. It is determined whether or not it is greater than the maximum random number. If it is determined that the value set based on the ID number is equal to or greater than the maximum random number, the CPU 56 does not change the initial value input to the counter 521 (for example, resets the initial value to “0”). By doing so, it is possible to prevent a situation where the initial value of the count value is set to a value equal to or greater than the random number maximum value.

ステップS154aにおいて、初期値変更方式設定データの値が「01h」でない場合(すなわち、ユーザプログラム実行データエリアの1F97h番地の領域に記憶されている初期値変更方式設定データの値が「00h」である場合)、CPU56は、カウント値の初期値の変更を行わず、そのまま初期値変更処理を終了し、ステップS155に移行する。   If the value of the initial value change method setting data is not “01h” in step S154a (that is, the value of the initial value change method setting data stored in the area 1F97h of the user program execution data area is “00h”). In the case), the CPU 56 does not change the initial value of the count value, ends the initial value changing process as it is, and proceeds to step S155.

乱数回路設定処理が実行されることによって、タイマ割込処理の実行時に乱数回路503に各種信号が入力され、乱数回路503内で各種信号が生成される。図50は、乱数回路503に各信号が入力されるタイミング、および乱数回路503内で各信号が生成されるタイミングを示すタイミングチャートである。   By executing the random number circuit setting process, various signals are input to the random number circuit 503 when the timer interrupt process is executed, and various signals are generated in the random number circuit 503. FIG. 50 is a timing chart showing the timing at which each signal is input to the random number circuit 503 and the timing at which each signal is generated in the random number circuit 503.

図50に示すように、クロック回路501は、所定周期ごと(図50に示すタイミングT11,T21,・・・)に、出力端子の信号レベルをローレベルからハイレベルに立ち上げることによって、乱数回路503に基準クロック信号CLK(図50(A)参照)を入力する。   As shown in FIG. 50, the clock circuit 501 increases the signal level of the output terminal from the low level to the high level at predetermined intervals (timing T11, T21,... Shown in FIG. 50). A reference clock signal CLK (see FIG. 50A) is input to 503.

クロック信号出力回路524は、クロック回路501から供給された基準クロック信号CLKを分周し、乱数発生用クロック信号SI1(図50(B)参照)を生成する。例えば、クロック信号出力回路524は、タイミングT11,T12,・・・で出力端子の信号レベルをローレベルからハイレベルに立ち上げ、タイミングT21,T22,・・・で信号レベルをハイレベルからローレベルに立ち下げることによって、乱数発生用クロック信号SI1を出力する。   The clock signal output circuit 524 divides the reference clock signal CLK supplied from the clock circuit 501 to generate a random number generation clock signal SI1 (see FIG. 50B). For example, the clock signal output circuit 524 raises the signal level of the output terminal from the low level to the high level at timings T11, T12,. To output a random number generating clock signal SI1.

なお、図50に示す例では、説明を分かりやすくするために、クロック信号出力回路524が基準クロック信号CLKを2分周して乱数発生用クロック信号SI1を生成する場合を示している。しかし、実際の乱数回路では、周期設定レジスタ537に設定可能な周期は「システムクロック信号の周期×128×7」から「システムクロック信号の周期×128×256」まである。従って、実際の乱数回路では、クロック信号出力回路524は、「システムクロック信号の周期×128×7」から「システムクロック信号の周期×128×256」までの範囲で周期設定レジスタ537に設定される周期設定データ「07h」〜「FFh」に対応した分周比で、基準クロック信号CLKを分周し乱数発生用クロック信号SI1を生成する。クロック信号出力回路524によって生成された乱数発生用クロック信号SI1は、セレクタ528と反転回路532とに出力される。   In the example shown in FIG. 50, for ease of explanation, the clock signal output circuit 524 divides the reference clock signal CLK by two to generate the random number generation clock signal SI1. However, in the actual random number circuit, the period that can be set in the period setting register 537 is from “system clock signal period × 128 × 7” to “system clock signal period × 128 × 256”. Therefore, in an actual random number circuit, the clock signal output circuit 524 is set in the cycle setting register 537 in a range from “system clock signal cycle × 128 × 7” to “system clock signal cycle × 128 × 256”. The reference clock signal CLK is divided by a division ratio corresponding to the cycle setting data “07h” to “FFh” to generate a random number generating clock signal SI1. The random number generating clock signal SI 1 generated by the clock signal output circuit 524 is output to the selector 528 and the inverting circuit 532.

この実施の形態では、乱数回路設定処理において、第2の乱数更新方式が設定されるので、乱数更新方式選択信号出力回路527から第2の乱数更新方式選択信号がセレクタ528に入力される。セレクタ528は、乱数更新方式選択信号出力回路527から第2の乱数更新方式選択信号が入力されると、クロック信号出力回路524から入力した乱数発生用クロック信号SI1を選択してカウンタ521に出力する。カウンタ521は、セレクタ528から供給される乱数発生用クロック信号SI1の立ち上がりエッヂが入力されるごとに、カウント値Cを更新してカウント値順列変更回路523に出力する。   In this embodiment, since the second random number update method is set in the random number circuit setting process, the second random number update method selection signal is input from the random number update method selection signal output circuit 527 to the selector 528. When the second random number update method selection signal output circuit 527 receives the second random number update method selection signal output circuit 527, the selector 528 selects the random number generation clock signal SI1 input from the clock signal output circuit 524 and outputs it to the counter 521. . The counter 521 updates the count value C and outputs it to the count value permutation change circuit 523 every time the rising edge of the random number generation clock signal SI1 supplied from the selector 528 is input.

反転回路532は、クロック信号出力回路524から入力した乱数発生用クロック信号SI1の信号レベルを反転させることによって、反転クロック信号SI2(図50(C)参照)を生成する。例えば、反転回路532は、タイミングT11,T12,・・・で出力端子の信号レベルをハイレベルからローレベルに立ち下げ、タイミングT21,T22,・・・で信号レベルをローレベルからハイレベルに立ち上げることによって、反転クロック信号SI2を出力する。また、反転回路532によって生成された反転クロック信号SI2は、ラッチ信号生成回路533に出力される。   The inversion circuit 532 generates the inverted clock signal SI2 (see FIG. 50C) by inverting the signal level of the random number generation clock signal SI1 input from the clock signal output circuit 524. For example, the inverting circuit 532 lowers the signal level of the output terminal from the high level to the low level at timings T11, T12,. As a result, the inverted clock signal SI2 is output. Further, the inverted clock signal SI <b> 2 generated by the inverting circuit 532 is output to the latch signal generating circuit 533.

ラッチ信号生成回路533には、入賞検出信号SS(図50(D)参照)がタイマ回路534に入力されてから所定時間(例えば3ミリ秒)が経過すると、乱数値読取信号出力回路526から乱数値読取信号が入力される。例えば、乱数値読取信号出力回路526の出力端子の信号レベルがローレベルからハイレベルに立ち上がることによって、ラッチ信号生成回路533に乱数値読取信号が入力される。ラッチ信号生成回路533は、乱数更新方式選択信号出力回路527から第2の乱数更新方式選択信号が入力されたことに応じて、乱数値読取信号出力回路526から入力する乱数値読取信号を反転回路532から供給される反転クロック信号SI2の立ち上がりエッヂに同期させて、ラッチ信号SL(図50(E)参照)を出力する。   When a predetermined time (for example, 3 milliseconds) elapses after the winning detection signal SS (see FIG. 50D) is input to the timer circuit 534, the latch signal generation circuit 533 receives a disturbance from the random value read signal output circuit 526. A numerical reading signal is input. For example, when the signal level at the output terminal of the random number read signal output circuit 526 rises from a low level to a high level, the random value read signal is input to the latch signal generation circuit 533. The latch signal generation circuit 533 inverts the random value read signal input from the random value read signal output circuit 526 in response to the input of the second random number update method selection signal from the random number update method selection signal output circuit 527. A latch signal SL (see FIG. 50E) is output in synchronization with the rising edge of the inverted clock signal SI2 supplied from 532.

以上のように、乱数回路503は、タイミングT11,T12,T13・・・においてカウント値Cを更新し、タイミングT11,T12,T13とは異なるタイミングT22においてラッチ信号SLを出力させ、乱数値記憶回路531に乱数値を記憶する。   As described above, the random number circuit 503 updates the count value C at the timings T11, T12, T13... And outputs the latch signal SL at the timing T22 different from the timings T11, T12, T13. The random number value is stored in 531.

次に、メイン処理におけるシリアル通信回路設定処理(ステップS15a)を説明する。図51は、シリアル通信回路設定処理を示すフローチャートである。シリアル通信回路設定処理において、CPU56は、まず、シリアル通信回路設定プログラム556に従って処理を実行し、シリアル通信回路505のボーレートを設定する(ステップS1511)。この場合、CPU56は、シリアル通信回路505のボーレートレジスタ702に、設定するボーレートに対応する設定値を書き込む。例えば、遊技制御用マイクロコンピュータ560は、ユーザ(例えば、遊技機の製作者)によって設定された設定値を指定する指定情報を、あらかじめROM54の所定の記憶領域に記憶している。そして、CPU56は、ROM54の所定の記憶領域に記憶された指定情報に従って、設定値をボーレートレジスタ702に書き込む。例えば、CPU56によってボーレート設定値「156」が設定された場合、ボーレート生成回路703によって、式(1)およびクロック周波数「3MHz」を用いてボーレート「1201.92bps」が生成される。   Next, the serial communication circuit setting process (step S15a) in the main process will be described. FIG. 51 is a flowchart showing the serial communication circuit setting process. In the serial communication circuit setting process, the CPU 56 first executes the process according to the serial communication circuit setting program 556 to set the baud rate of the serial communication circuit 505 (step S1511). In this case, the CPU 56 writes a setting value corresponding to the baud rate to be set in the baud rate register 702 of the serial communication circuit 505. For example, the game control microcomputer 560 stores specification information for specifying a set value set by a user (for example, a game machine manufacturer) in a predetermined storage area of the ROM 54 in advance. Then, the CPU 56 writes the setting value in the baud rate register 702 according to the designation information stored in a predetermined storage area of the ROM 54. For example, when the baud rate set value “156” is set by the CPU 56, the baud rate “1201.92 bps” is generated by the baud rate generation circuit 703 using the equation (1) and the clock frequency “3 MHz”.

また、CPU56は、シリアル通信回路505が送受信するデータのデータフォーマットを設定する(ステップS1512)。この場合、CPU56は、制御レジスタA707の各ビットの値を設定することによって、送受信データのデータ長(8ビットまたは9ビット)、パリティ機能の使用の有無を設定する。例えば、遊技制御用マイクロコンピュータ560は、ユーザ(例えば、遊技機の製作者)によって設定された制御レジスタA707の各ビットの値を指定する指定情報を、あらかじめROM54の所定の記憶領域に記憶している。そして、CPU56は、ROM54の所定の記憶領域に記憶された指定情報に従って、制御レジスタA707の各ビットの値を設定する。   Further, the CPU 56 sets a data format of data transmitted / received by the serial communication circuit 505 (step S1512). In this case, the CPU 56 sets the data length (8 bits or 9 bits) of the transmission / reception data and the presence / absence of the parity function by setting the value of each bit of the control register A707. For example, the game control microcomputer 560 stores specification information for specifying the value of each bit of the control register A707 set by the user (for example, the manufacturer of the game machine) in a predetermined storage area of the ROM 54 in advance. Yes. Then, the CPU 56 sets the value of each bit of the control register A707 according to the designation information stored in a predetermined storage area of the ROM 54.

また、CPU56は、シリアル通信回路505が発生する各割込要求を許可するか否かを設定する(ステップS1513)。この場合、CPU56は、制御レジスタB708のビット5,6,7の値を設定することによって、送信時割り込み要求(データの送信時に行う割り込み要求である送信割り込み要求や、送信完了時に行う送信完了割り込み要求)および受信時割り込み要求を許可するか否かを設定する。なお、CPU56は、送信時割り込み要求と受信時割り込み要求との両方を許可するように設定することも可能であり、送信時割り込み要求と受信時割り込み要求とのいずれか一方のみを許可するように設定することも可能である。また、CPU56は、制御レジスタC709のビット0〜3の値を設定することによって、各通信エラー時割り込み要求を許可するか否かを設定する。例えば、遊技制御用マイクロコンピュータ560は、ユーザ(例えば、遊技機の製作者)によって設定された制御レジスタB708および制御レジスタC709の各ビットの値を指定する指定情報を、あらかじめROM54の所定の記憶領域に記憶している。そして、CPU56は、ROM54の所定の記憶領域に記憶された指定情報に従って、制御レジスタB708および制御レジスタC709の各ビットの値を設定する。   In addition, the CPU 56 sets whether to permit each interrupt request generated by the serial communication circuit 505 (step S1513). In this case, the CPU 56 sets the value of bits 5, 6, and 7 of the control register B708 to thereby send an interrupt request at the time of transmission (a transmission interrupt request that is an interrupt request when transmitting data, or a transmission completion interrupt that is performed when transmission is completed). Request) and whether or not to accept interrupt request at reception. The CPU 56 can also be set to allow both a transmission interrupt request and a reception interrupt request, and allows only one of a transmission interrupt request and a reception interrupt request. It is also possible to set. Further, the CPU 56 sets whether or not to permit an interrupt request at the time of each communication error by setting the values of the bits 0 to 3 of the control register C709. For example, the game control microcomputer 560 stores in advance a designation information for designating values of each bit of the control register B 708 and the control register C 709 set by a user (for example, a manufacturer of the gaming machine) in a predetermined storage area of the ROM 54. I remember it. Then, the CPU 56 sets the value of each bit of the control register B 708 and the control register C 709 according to the designation information stored in a predetermined storage area of the ROM 54.

次に、メイン処理における賞球処理(ステップS19c)を説明する。まず、主基板31と払出制御基板37との間で送受信される払出制御信号および払出制御コマンドについて説明する。図52は、遊技制御手段から払出制御手段に対して出力される制御信号の内容の一例を示す説明図である。この実施の形態では、払出制御等に関する各種の制御を行うために、主基板31と払出制御基板37との間で制御信号として接続確認信号が送受信される。図52に示すように、接続確認信号は、主基板31の立ち上がり時(遊技制御手段が遊技制御処理を開始したとき)に出力され、払出制御基板37に対して主基板31が立ち上がったことを通知するための信号(主基板31の接続確認信号)である。また、接続確認信号は、賞球払出が可能な状態であることを示す。   Next, the prize ball process (step S19c) in the main process will be described. First, payout control signals and payout control commands transmitted and received between the main board 31 and the payout control board 37 will be described. FIG. 52 is an explanatory diagram showing an example of the contents of a control signal output from the game control means to the payout control means. In this embodiment, a connection confirmation signal is transmitted and received as a control signal between the main board 31 and the payout control board 37 in order to perform various controls relating to payout control and the like. As shown in FIG. 52, the connection confirmation signal is output when the main board 31 rises (when the game control means starts the game control process), indicating that the main board 31 has risen with respect to the payout control board 37. This is a signal for notification (connection confirmation signal for the main board 31). The connection confirmation signal indicates that the winning ball can be paid out.

払出制御用マイクロコンピュータ370は、遊技制御用マイクロコンピュータ560と同様に、シリアル通信回路380を内蔵する。また、遊技制御用マイクロコンピュータ560が内蔵するシリアル通信回路505と、払出制御用マイクロコンピュータ370が内蔵するシリアル通信回路380との間で、各種払出制御コマンドが送受信される。なお、払出制御用マイクロコンピュータ370が内蔵するシリアル通信回路380の構成及び機能は、遊技制御用マイクロコンピュータ560が内蔵するシリアル通信回路505の構成及び機能と同様である。   Similarly to the game control microcomputer 560, the payout control microcomputer 370 includes a serial communication circuit 380. Various payout control commands are transmitted and received between the serial communication circuit 505 built in the game control microcomputer 560 and the serial communication circuit 380 built in the payout control microcomputer 370. The configuration and function of the serial communication circuit 380 built in the payout control microcomputer 370 are the same as the configuration and function of the serial communication circuit 505 built in the game control microcomputer 560.

図53は、遊技制御手段と払出制御手段との間で送受信される制御コマンドの内容の一例を示す説明図である。この実施の形態では、払出制御等に関する各種の制御を行うために、主基板31と払出制御基板37とのマイクロコンピュータの間で各種制御コマンドが送受信される。   FIG. 53 is an explanatory diagram showing an example of the contents of control commands transmitted and received between the game control means and the payout control means. In this embodiment, various control commands are transmitted and received between the microcomputers of the main board 31 and the payout control board 37 in order to perform various controls relating to the payout control and the like.

賞球個数コマンドは、払出要求を行う遊技球の個数(0〜15個)を指定するために出力されるコマンドである。この実施の形態では、始動口スイッチ14aで遊技球が検出されると3個の賞球払出を行い、入賞口スイッチ33a,39a,29a,30aのいずれかで遊技球が検出されると10個の賞球払出を行い、カウントスイッチ23で遊技球が検出されると15個の賞球払出を行う。よって、始動口スイッチ14aで遊技球が検出された場合、賞球数3個を通知するための賞球個数コマンド「03」が送信され、入賞口スイッチ33a,39a,29a,30aのいずれかで遊技球が検出された場合、賞球数10個を通知するための賞球個数コマンド「0A」が送信され、カウントスイッチ23で遊技球が検出された場合、賞球数15個を通知するための賞球個数コマンド「0F」が送信される。なお、賞球個数コマンドを2バイトで構成してもよい。この場合、例えば、CPU56は、まず賞球個数コマンドの下位1バイトのデータを送信データレジスタ710に書き込む。そして、送信用シフトレジスタ712から賞球個数コマンドの下位1バイトのデータの送信が完了すると、シリアル通信回路505からの送信時割り込み要求に応じて、CPU56は、賞球個数コマンドの上位1バイトのデータを送信データレジスタ710に書き込み、送信用シフトレジスタ712から賞球個数コマンドの上位1バイトのデータが送信される。   The award ball number command is a command that is output to designate the number of game balls (0 to 15) for which a payout request is made. In this embodiment, when a game ball is detected by the start port switch 14a, three prize balls are paid out, and when a game ball is detected by any of the prize port switches 33a, 39a, 29a, 30a, ten game balls are detected. When a game ball is detected by the count switch 23, 15 prize balls are paid out. Therefore, when a game ball is detected by the start opening switch 14a, a prize ball number command “03” for notifying 3 prize balls is transmitted, and any of the prize opening switches 33a, 39a, 29a, 30a is transmitted. When a game ball is detected, a prize ball number command “0A” for notifying 10 prize balls is transmitted, and when a game ball is detected by the count switch 23, 15 prize balls are notified. The award ball number command “0F” is transmitted. The award ball number command may be composed of 2 bytes. In this case, for example, the CPU 56 first writes the lower 1 byte data of the prize ball number command to the transmission data register 710. When the transmission of the lower 1 byte data of the prize ball number command from the transmission shift register 712 is completed, the CPU 56 responds to the transmission interrupt request from the serial communication circuit 505, and the CPU 56 receives the upper 1 byte of the prize ball number command. Data is written to the transmission data register 710, and the upper byte data of the prize ball number command is transmitted from the transmission shift register 712.

賞球ACKコマンド「D2」は、払出制御手段が賞球個数コマンドを受信したことを遊技制御手段に通知するためのコマンドである。賞球ACKコマンドは、賞球個数コマンドを受信したことを示す受信確認信号に相当する。   The prize ball ACK command “D2” is a command for notifying the game control means that the payout control means has received the prize ball number command. The prize ball ACK command corresponds to a reception confirmation signal indicating that a prize ball number command has been received.

賞球過多異常コマンド「E1」は、賞球過多異常が発生したことを遊技制御手段から払出制御手段に通知するためのコマンドである。この実施の形態では、遊技制御手段は、払い出すべき賞球数よりも多くの遊技球が払い出される賞球過多異常の発生を検出すると、払出制御手段に賞球過多異常コマンド「E1」を送信する。賞球過少異常コマンド「E2」は、賞球過少異常が発生したことを遊技制御手段から払出制御手段に通知するためのコマンドである。この実施の形態では、遊技制御手段は、総賞球数が所定の払出過少判定値を超えた状態である(払い出すべき賞球数よりも少ない遊技球しか払い出されていない)賞球過少異常の発生を検出すると、払出制御手段に賞球過少異常コマンド「E2」を送信する。   The award ball excess abnormality command “E1” is a command for notifying the payout control means from the game control means that a prize ball excess abnormality has occurred. In this embodiment, when the game control means detects the occurrence of excessive prize ball abnormality in which more game balls are paid out than the number of prize balls to be paid out, the game control means transmits an excessive prize ball abnormality command “E1” to the payout control means. To do. The prize ball under-abnormality command “E2” is a command for notifying the payout control means from the game control means that a prize ball under-abnormality has occurred. In this embodiment, the game control means is in a state in which the total number of winning balls exceeds a predetermined payout underdetermined value (the number of game balls being paid out is less than the number of winning balls to be paid out). When the occurrence of an abnormality is detected, a prize ball under-abnormality command “E2” is transmitted to the payout control means.

図54は、図52に示す制御信号および図53に示す制御コマンドの送受信に用いられる信号線等を示すブロック図である。なお、図54には、電源断信号も示されている。図54に示すように、接続確認信号は、遊技制御用マイクロコンピュータ560によって出力回路67を介して出力され、入力回路373Aを介して払出制御用マイクロコンピュータ370に入力される。また、電源断信号は、出力回路373Bを介して出力され、入力回路68を介して遊技制御用マイクロコンピュータ560に入力される。また、賞球個数コマンドは、遊技制御用マイクロコンピュータ560が内蔵するシリアル回路505から出力され、払出制御用マイクロコンピュータ370が内蔵するシリアル回路380に入力される。また、賞球ACKコマンドは、払出制御用マイクロコンピュータ370が内蔵するシリアル回路380から出力され、遊技制御用マイクロコンピュータ560が内蔵するシリアル回路505に入力される。   54 is a block diagram showing signal lines and the like used for transmission / reception of the control signal shown in FIG. 52 and the control command shown in FIG. FIG. 54 also shows a power-off signal. As shown in FIG. 54, the connection confirmation signal is output by the game control microcomputer 560 via the output circuit 67 and input to the payout control microcomputer 370 via the input circuit 373A. The power-off signal is output via the output circuit 373B and input to the game control microcomputer 560 via the input circuit 68. The prize ball number command is output from the serial circuit 505 built in the game control microcomputer 560 and is input to the serial circuit 380 built in the payout control microcomputer 370. The award ACK command is output from the serial circuit 380 built in the payout control microcomputer 370 and input to the serial circuit 505 built in the game control microcomputer 560.

接続確認信号および電源断信号は、それぞれ1ビットのデータであり、1本の信号線によって送信される。また、主基板31と払出制御基板37との間で、遊技制御用マイクロコンピュータ560への電源断信号の信号線と、払出制御に関わる制御信号(接続確認信号)の信号線とをまとめて配線することができる。よって、遊技機において、遊技制御用マイクロコンピュータ560への電源断信号に関する配線スペースを節減することができる。   Each of the connection confirmation signal and the power-off signal is 1-bit data and is transmitted through one signal line. Further, between the main board 31 and the payout control board 37, the signal line for the power-off signal to the game control microcomputer 560 and the signal line for the control signal (connection confirmation signal) related to the payout control are wired together. can do. Therefore, in the gaming machine, the wiring space related to the power-off signal to the gaming control microcomputer 560 can be saved.

なお、この実施の形態では、遊技制御用マイクロコンピュータ560が賞球個数コマンドを払出制御用マイクロコンピュータ370にシリアル送信し、払出制御用マイクロコンピュータ370が賞球ACKコマンドを遊技制御用マイクロコンピュータ560にシリアル送信する双方向通信を行う場合を説明するが、遊技制御用マイクロコンピュータ560と払出制御用マイクロコンピュータ370とは一方向のシリアル通信を行ってもよい。例えば、遊技制御用マイクロコンピュータ560が賞球個数コマンドを払出制御用マイクロコンピュータ370に送信する一方向のシリアル通信を行い、払出制御用マイクロコンピュータ370は賞球ACKコマンドを送信しないようにしてもよい。   In this embodiment, the game control microcomputer 560 serially transmits a prize ball number command to the payout control microcomputer 370, and the payout control microcomputer 370 sends a prize ball ACK command to the game control microcomputer 560. Although the case of performing bidirectional communication for serial transmission will be described, the game control microcomputer 560 and the payout control microcomputer 370 may perform one-way serial communication. For example, the game control microcomputer 560 may perform one-way serial communication in which a prize ball number command is transmitted to the payout control microcomputer 370, and the payout control microcomputer 370 may not transmit a prize ball ACK command. .

図55は、払出制御信号および払出制御コマンドの出力の仕方の一例を示すタイミング図である。図55に示すように、入賞検出スイッチが遊技球の入賞を検出すると、遊技制御手段(遊技制御用マイクロコンピュータ560)は、入賞に応じて払い出される賞球数に応じた賞球個数コマンドを払出制御手段(払出制御用マイクロコンピュータ370)に送信する。なお、具体的には、遊技制御用マイクロコンピュータ560は、遊技球が遊技機に設けられている入賞領域に入賞したことを入賞検出スイッチの検出信号によって検知すると、賞球数に対応する賞球コマンド出力カウンタをカウントアップする。そして、賞球コマンド出力カウンタのカウント値が0でない値になったら、賞球コマンド出力カウンタに対応する賞球数に応じた賞球個数コマンドを払出制御用マイクロコンピュータ370に送信する。   FIG. 55 is a timing chart showing an example of how to output a payout control signal and a payout control command. As shown in FIG. 55, when the winning detection switch detects a winning of a game ball, the game control means (game controlling microcomputer 560) pays out a winning ball number command corresponding to the number of winning balls paid out in accordance with the winning. This is transmitted to the control means (dispensing control microcomputer 370). Specifically, when the gaming control microcomputer 560 detects that a game ball has won a winning area provided in the gaming machine by a detection signal of the winning detection switch, the winning ball corresponding to the number of winning balls Counts up the command output counter. When the count value of the prize ball command output counter becomes a value other than 0, a prize ball number command corresponding to the number of prize balls corresponding to the prize ball command output counter is transmitted to the payout control microcomputer 370.

また、この実施の形態では、始動口スイッチ14aで遊技球が検出されると3個の賞球払出を行い、入賞口スイッチ33a,39a,29a,30aのいずれかで遊技球が検出されると10個の賞球払出を行い、カウントスイッチ23で遊技球が検出されると15個の賞球払出を行う。具体的には、遊技制御用マイクロコンピュータ560は、払い出される賞球数に応じて、賞球数が3個の場合には賞球数が3個であることを示す賞球個数コマンド「03」を送信し、賞球数が10個の場合には賞球数が10個であることを示す賞球個数コマンド「0A」を送信し、賞球数が15個の場合には賞球数が15個であることを示す賞球個数コマンド「0F」を送信する。   Further, in this embodiment, when a game ball is detected by the start port switch 14a, three prize balls are paid out, and when a game ball is detected by any of the prize port switches 33a, 39a, 29a, 30a. Ten prize balls are paid out. When a game ball is detected by the count switch 23, 15 prize balls are paid out. Specifically, the game control microcomputer 560 determines that the prize ball number command “03” indicates that when the number of prize balls is three, the number of prize balls is three, according to the number of prize balls to be paid out. When the number of prize balls is 10, a prize ball number command “0A” indicating that the number of prize balls is 10, and when the number of prize balls is 15, the number of prize balls is A prize ball number command “0F” indicating 15 is transmitted.

賞球個数コマンドの送信を完了すると、遊技制御用マイクロコンピュータ560のシリアル通信回路505は、図55に示すように、遊技制御用マイクロコンピュータ560のCPU56に対して送信時割り込み要求を行う。送信時割込要求によって、CPU56は、賞球個数コマンドの送信を完了した状態となったことを認識し、払出制御用マイクロコンピュータからの受信確認信号の待ち状態となる。   When the transmission of the award ball number command is completed, the serial communication circuit 505 of the game control microcomputer 560 makes a transmission interrupt request to the CPU 56 of the game control microcomputer 560 as shown in FIG. Due to the transmission interrupt request, the CPU 56 recognizes that the transmission of the award ball number command has been completed, and waits for a reception confirmation signal from the payout control microcomputer.

払出制御用マイクロコンピュータ370は、賞球個数コマンドの受信を確認すると、受信した賞球個数コマンドに示される賞球数を、払出制御用マイクロコンピュータ370の受信バッファに格納する。また、払出制御用マイクロコンピュータ370は、RAMの所定領域に設けられた賞球未払出個数カウンタに賞球数を加算する。そして、払出制御用マイクロコンピュータ370は、賞球ACKコマンド「D2」を、遊技制御用マイクロコンピュータ560に送信する。なお、払出制御用マイクロコンピュータ370は、払出制御用マイクロコンピュータ370が内蔵するシリアル通信回路380からの受信時割り込み要求にもとづく割込処理において賞球数を受信カウンタに格納するようにしてもよい。この場合、払出制御用マイクロコンピュータ370が内蔵するシリアル通信回路380は、賞球個数コマンドを受信すると、払出制御用マイクロコンピュータ370のCPUに受信時割り込み要求を行う。そして、払出制御用マイクロコンピュータ370のCPUは、シリアル通信回路380からの割り込み要求に応じて割込処理を実行することによって、賞球数を受信バッファに格納する。   When the payout control microcomputer 370 confirms reception of the prize ball number command, it stores the number of prize balls indicated in the received prize ball number command in the reception buffer of the payout control microcomputer 370. Also, the payout control microcomputer 370 adds the number of prize balls to a prize ball non-payout number counter provided in a predetermined area of the RAM. Then, the payout control microcomputer 370 transmits a prize ball ACK command “D2” to the game control microcomputer 560. The payout control microcomputer 370 may store the number of prize balls in the reception counter in the interrupt process based on the interrupt request upon reception from the serial communication circuit 380 built in the payout control microcomputer 370. In this case, when the serial communication circuit 380 built in the payout control microcomputer 370 receives the prize ball number command, it makes an interrupt request upon reception to the CPU of the payout control microcomputer 370. Then, the CPU of the payout control microcomputer 370 stores the prize ball number in the reception buffer by executing an interrupt process in response to an interrupt request from the serial communication circuit 380.

賞球ACKコマンドを受信し、受信データレジスタ711に賞球ACKコマンドが格納された状態となると、遊技制御用マイクロコンピュータ560のシリアル通信回路505は、図55に示すように、遊技制御用マイクロコンピュータ560のCPU56に対して受信時割り込み要求を行う。受信時割込要求による割込処理を実行することによって、CPU56は、シリアル通信回路505がデータを受信したことを認識し、後述する賞球ACK待ち処理において受信データレジスタ711から賞球ACKコマンドを読み込む。   When the prize ball ACK command is received and the prize data ACK command is stored in the reception data register 711, the serial communication circuit 505 of the game control microcomputer 560, as shown in FIG. A reception interrupt request is made to the CPU 56 of 560. The CPU 56 recognizes that the data has been received by the serial communication circuit 505 by executing the interrupt process based on the interrupt request at the time of reception. Read.

遊技制御用マイクロコンピュータ560のCPU56は、メイン処理におけるステップS17からステップS19までのループ処理において、割り込み許可状態である間にシリアル通信回路505からの割り込み要求があると、シリアル通信回路505が割り込み要求を行った割り込み原因に応じた割り込み処理を実行する。図56は、シリアル通信回路505が割り込み要求に対して行う割り込み処理の一例を示す流れ図である。図56(a)は、シリアル通信回路505が通信エラーを割り込み原因として割り込み要求を行った場合に、CPU56が実行する通信エラー割込処理である。図56(b)は、シリアル通信回路505が受信データを受信したことを割り込み原因として割り込み要求を行った場合に、CPU56が実行する受信時割込処理である。図56(c)は、シリアル通信回路505が送信データの送信を完了したことを割り込み原因として割り込み要求を行った場合に、CPU56が実行する送信完了割込処理である。   In the loop process from step S17 to step S19 in the main process, the CPU 56 of the game control microcomputer 560 receives an interrupt request from the serial communication circuit 505 while it is in the interrupt enabled state. Execute interrupt processing according to the interrupt cause. FIG. 56 is a flowchart showing an example of interrupt processing performed by the serial communication circuit 505 in response to an interrupt request. FIG. 56A shows a communication error interrupt process executed by the CPU 56 when the serial communication circuit 505 makes an interrupt request with a communication error as a cause of interruption. FIG. 56B shows a reception interrupt process executed by the CPU 56 when an interrupt request is issued with the cause of the interruption that the serial communication circuit 505 has received the received data. FIG. 56C shows a transmission completion interrupt process executed by the CPU 56 when an interrupt request is issued with the cause of the interruption that the serial communication circuit 505 has completed transmission of transmission data.

CPU56は、いずれの割込処理を優先して実行する旨が初期設定されているか否かを判断する。例えば、CPU56は、いずれの割込処理を優先して実行する旨のフラグがセットされているか否かを判断する。この実施の形態では、CPU56は、通信エラー時割込優先実行フラグがセットされていることにもとづいて、シリアル通信回路505で通信エラーが発生したことを割込原因とする割込処理を優先して実行する。   The CPU 56 determines whether or not any interrupt process is preferentially executed. For example, the CPU 56 determines whether or not any interrupt process is preferentially executed. In this embodiment, the CPU 56 gives priority to an interrupt process that causes the occurrence of a communication error in the serial communication circuit 505 based on the fact that the communication error interrupt priority execution flag is set. And execute.

シリアル通信回路505から割り込み要求があると、CPU56は、シリアル通信回路505のステータスレジスタA705の各ビットを確認し、割り込み原因を特定する。この場合、CPU56は、いずれの割込処理を優先して実行する旨が初期設定されているか否かを判断する。例えば、CPU56は、いずれの割込処理を優先して実行する旨のフラグがセットされているか否かを判断する。この実施の形態では、CPU56は、通信エラー時割込優先実行フラグがセットされていることにもとづいて、シリアル通信回路505で通信エラーが発生したことを割込原因とする割込処理を優先して実行する。   When there is an interrupt request from the serial communication circuit 505, the CPU 56 checks each bit of the status register A 705 of the serial communication circuit 505 to identify the cause of the interrupt. In this case, the CPU 56 determines whether or not any interrupt process is preferentially executed. For example, the CPU 56 determines whether or not any interrupt process is preferentially executed. In this embodiment, the CPU 56 gives priority to an interrupt process that causes the occurrence of a communication error in the serial communication circuit 505 based on the fact that the communication error interrupt priority execution flag is set. And execute.

CPU56は、通信エラー時割込優先実行フラグがセットされていることにもとづいて、ステータスレジスタA705のビット0〜ビット3を優先的に確認し、割り込み原因を特定する。すなわち、CPU56は、シリアル通信回路505で通信エラー(オーバーラン、ノイズエラー、フレーミングエラーまたはパリティエラー)が発生したことを割り込み原因として割り込み要求したか否かを、他の割り込み原因(受信データの受信または送信データの送信完了)に優先して判断する。ステータスレジスタA705のビット0〜ビット3のうちいずれか1つまたは複数のビットが「1」であると判断すると、CPU56は、割り込み原因がシリアル通信回路505で通信エラーが発生したことであると特定する。   The CPU 56 preferentially checks bit 0 to bit 3 of the status register A705 based on the fact that the communication error interrupt priority execution flag is set, and identifies the cause of the interrupt. That is, the CPU 56 determines whether another interrupt cause (reception of received data has been received) as to whether or not an interrupt request has occurred due to the occurrence of a communication error (overrun, noise error, framing error or parity error) in the serial communication circuit 505. Or, determination is performed with priority over transmission data transmission completion). If the CPU 56 determines that one or more of the bits 0 to 3 of the status register A 705 is “1”, the CPU 56 specifies that the cause of the interruption is that a communication error has occurred in the serial communication circuit 505. To do.

割り込み原因がシリアル通信回路505で通信エラーが発生したことであると特定すると、CPU56は、図56(a)に示す通信エラー割込処理を他の割込処理(図56(b)および図56(c)に示す割込処理)に優先して実行する。この場合、CPU56は、シリアル通信回路505で通信エラーが発生していることを示す通信エラーフラグをセットする(ステップS41)。   If it is determined that the cause of the interruption is that a communication error has occurred in the serial communication circuit 505, the CPU 56 changes the communication error interrupt process shown in FIG. 56A to another interrupt process (FIG. 56B and FIG. 56). It is executed with priority over the interrupt processing shown in (c). In this case, the CPU 56 sets a communication error flag indicating that a communication error has occurred in the serial communication circuit 505 (step S41).

なお、通信エラーを検出すると、CPU56は、演出制御手段に、シリアル通信回路505で通信エラーが発生したことを通知するために、通信エラー発生表示指定の演出制御コマンド(通信エラー表示コマンド)を送信する処理を行う。音/ランプ制御用CPU100bは、通信エラー表示コマンドを受信すると、音、発光体などを用いた演出を行い、通信エラーが発生している旨の報知を行う。また、図柄制御用CPU100aは、音/ランプ制御基板80bを経由して受信した通信エラー表示コマンドにもとづいて、可変表示装置9を用いて、通信エラーが発生している旨を報知してもよい。   When a communication error is detected, the CPU 56 sends a communication error occurrence display designation effect control command (communication error display command) to notify the effect control means that a communication error has occurred in the serial communication circuit 505. Perform the process. When the sound / lamp control CPU 100b receives the communication error display command, the sound / lamp control CPU 100b performs an effect using a sound, a light emitter, and the like, and notifies that a communication error has occurred. The symbol control CPU 100a may notify that a communication error has occurred using the variable display device 9 based on the communication error display command received via the sound / lamp control board 80b. .

割り込み原因がシリアル通信回路505で通信エラーが発生したことでなかった場合、CPU56は、ステータスレジスタAのビット5を確認する。すなわち、CPU56は、シリアル通信回路505が受信データを受信したことが割込原因であるか否かを判断する。ステータスレジスタAのビット5が「1」であると判断すると、CPU56は、割り込み原因がシリアル通信回路505が受信データを受信したことであると特定する。   If the cause of the interruption is not the occurrence of a communication error in the serial communication circuit 505, the CPU 56 confirms bit 5 of the status register A. That is, the CPU 56 determines whether or not the cause of the interrupt is that the serial communication circuit 505 has received the received data. When determining that the bit 5 of the status register A is “1”, the CPU 56 specifies that the cause of the interruption is that the serial communication circuit 505 has received the reception data.

割り込み原因がシリアル通信回路505が受信データを受信したことであると特定すると、CPU56は、図56(b)に示す受信時割込処理を実行する。この場合、CPU56は、シリアル通信回路505が受信データを受信していることを示す受信時割込フラグをセットする(ステップS42)。   If it is determined that the cause of the interruption is that the serial communication circuit 505 has received the received data, the CPU 56 executes a reception interrupt process shown in FIG. In this case, the CPU 56 sets a reception interrupt flag indicating that the serial communication circuit 505 is receiving reception data (step S42).

なお、ステップS42において、CPU56は、受信時割込フラグをセットするとともに、シリアル通信回路505の受信データレジスタ711からデータを読み込んでもよい。この場合、例えば、CPU56は、読み込んだ受信データが賞球ACKコマンドであるか否かを判断する。また、賞球ACKコマンドであると判断すると、CPU56は、賞球ACKコマンドを受信したことを示す賞球ACK受信フラグをセットする。   In step S42, the CPU 56 may set a reception interrupt flag and read data from the reception data register 711 of the serial communication circuit 505. In this case, for example, the CPU 56 determines whether or not the read received data is a prize ball ACK command. If it is determined that the prize ball ACK command is received, the CPU 56 sets a prize ball ACK reception flag indicating that the prize ball ACK command has been received.

また、割り込み原因がシリアル通信回路505で通信エラーが発生したことでなかった場合、CPU56は、ステータスレジスタAのビット6を確認する。すなわち、CPU56は、シリアル通信回路505が送信データの送信を完了したことが割込原因であるか否かを判断する。ステータスレジスタAのビット6が「1」であると判断すると、CPU56は、割り込み原因がシリアル通信回路505が送信データの送信を完了したことであると特定する。   If the cause of the interrupt is not the occurrence of a communication error in the serial communication circuit 505, the CPU 56 checks bit 6 of the status register A. That is, the CPU 56 determines whether or not the cause of the interrupt is that the serial communication circuit 505 has completed transmission of transmission data. When determining that the bit 6 of the status register A is “1”, the CPU 56 specifies that the cause of the interruption is that the serial communication circuit 505 has completed transmission of transmission data.

割り込み原因がシリアル通信回路505が送信データの送信を完了したことであると特定すると、CPU56は、図56(c)に示す送信完了割込処理を実行する。この場合、CPU56は、シリアル通信回路505が送信データの送信を完了していることを示す送信時割込フラグをセットする(ステップS43)。   When it is determined that the cause of the interruption is that the serial communication circuit 505 has completed transmission of transmission data, the CPU 56 executes a transmission completion interrupt process shown in FIG. In this case, the CPU 56 sets a transmission interrupt flag indicating that the serial communication circuit 505 has completed transmission of transmission data (step S43).

上記に示す処理を実行することによって、遊技制御用マイクロコンピュータ560のCPU56は、シリアル通信回路505からの割り込み要求があった場合に、割込原因を特定し、特定した割込原因に応じたフラグ(通信エラーフラグ、受信時割込フラグ又は送信時割込フラグ)をセットする。特定した割込原因に応じてフラグがセットされることによって、CPU56によって、シリアル通信回路505で通信エラーが発生した旨や、データを受信した旨、又はデータ送信を完了した旨が認識される。   By executing the processing described above, the CPU 56 of the game control microcomputer 560 identifies an interrupt cause when an interrupt request is received from the serial communication circuit 505, and a flag corresponding to the identified interrupt cause. (Communication error flag, reception interrupt flag or transmission interrupt flag) is set. When the flag is set according to the specified interrupt cause, the CPU 56 recognizes that a communication error has occurred in the serial communication circuit 505, that data has been received, or that data transmission has been completed.

なお、払出制御用マイクロコンピュータ370が搭載するCPUも、シリアル通信回路380からの割り込み要求があった場合に、図56に示す処理と同様の処理に従って、割り込み原因を特定し、特定した割込原因に応じたフラグをセットする。   Note that the CPU mounted on the payout control microcomputer 370 also identifies the cause of the interrupt according to the same process as the process shown in FIG. 56 when an interrupt request is received from the serial communication circuit 380, and the identified interrupt cause. Set the flag according to.

例えば、遊技制御用マイクロコンピュータ560から払出制御用マイクロコンピュータ370に、一方向通信で賞球個数コマンドを送信する場合を考える。この場合、遊技制御用マイクロコンピュータ560が払出制御用マイクロコンピュータ370に、例えば2ms毎にタイマ割込が発生する構成となっていて、賞球個数コマンドを送信した後、次の割込処理を行って2ms後に再び賞球個数コマンドを送信したとする。また、払出制御用マイクロコンピュータ370は、例えば4ms毎にタイマ割込が発生する構成となっていて、4ms毎に賞球個数コマンドを受信できるものであるとする。すると、遊技制御用マイクロコンピュータ560が最初に送信した賞球個数コマンドを読み込んでいないのに、払出制御用マイクロコンピュータ370が次の賞球個数コマンドを受信してしまう事態が発生してしまうが、払出制御用マイクロコンピュータ370のCPUがシリアル通信回路380からの受信時割り込み要求に応じて賞球個数コマンドを受信するように設定すれば、遊技制御用マイクロコンピュータ560からの賞球個数コマンドを確実に受信することができる。   For example, consider a case where a prize ball number command is transmitted from the game control microcomputer 560 to the payout control microcomputer 370 by one-way communication. In this case, the game control microcomputer 560 is configured to generate a timer interrupt to the payout control microcomputer 370, for example, every 2 ms. After the prize ball number command is transmitted, the next interrupt process is performed. Assume that the award ball number command is transmitted again after 2 ms. The payout control microcomputer 370 is configured to generate a timer interrupt every 4 ms, for example, and can receive a prize ball number command every 4 ms. Then, even though the game control microcomputer 560 has not read the first prize ball number command transmitted, the payout control microcomputer 370 may receive the next prize ball number command. If the CPU of the payout control microcomputer 370 is set to receive the award ball number command in response to the interrupt request at the time of reception from the serial communication circuit 380, the award ball number command from the game control microcomputer 560 is surely received. Can be received.

賞球処理では、図57に示す賞球個数テーブルが使用される。賞球個数テーブルは、ROM54に設定されている。賞球個数テーブルの先頭アドレスには処理数(この例では「3」)が設定され、その後に、賞球コマンド出力カウンタと、賞球数を指定する賞球指定データとが、順次設定されている。賞球コマンド出力カウンタとは、入賞口への入賞数をカウントするカウンタであり、例えば、ROM54に設定される。また、遊技制御用マイクロコンピュータ560は、賞球数(0〜15個)毎に、対応する賞球コマンド出力カウンタを備える。この実施の形態では、遊技制御用マイクロコンピュータ560は、賞球数「3」に対応する賞球コマンド出力カウンタ1と、賞球数「10」に対応する賞球コマンド出力カウンタ2と、賞球数「15」に対応する賞球コマンド出力カウンタ3とを備える。なお、各賞球コマンド出力カウンタは、後述するように、タイマ割込処理の入力判定処理でカウントアップされる。   In the prize ball processing, a prize ball number table shown in FIG. 57 is used. The prize ball number table is set in the ROM 54. The number of processes (in this example, “3”) is set at the start address of the prize ball number table, and thereafter, a prize ball command output counter and prize ball designation data for designating the number of prize balls are set in sequence. Yes. The prize ball command output counter is a counter that counts the number of prizes received in the prize opening, and is set in the ROM 54, for example. The game control microcomputer 560 includes a corresponding prize ball command output counter for each number of prize balls (0 to 15). In this embodiment, the game control microcomputer 560 includes a prize ball command output counter 1 corresponding to the number of prize balls “3”, a prize ball command output counter 2 corresponding to the number of prize balls “10”, and a prize ball. And a prize ball command output counter 3 corresponding to the number “15”. Each prize ball command output counter is counted up in the input determination process of the timer interrupt process, as will be described later.

図58は、賞球処理を示すフローチャートである。賞球処理では、CPU56は、賞球プロセスコードの値に応じて、ステップS1231〜S1235のいずれかの処理を実行する。   FIG. 58 is a flowchart showing the prize ball processing. In the prize ball process, the CPU 56 executes any one of steps S1231 to S1235 according to the value of the prize ball process code.

図59は、賞球プロセスコードの値が0の場合に実行される賞球個数コマンド送信処理(ステップS1231)を示すフローチャートである。CPU56は、賞球個数コマンド送信処理において、エラーフラグがセットされているか否か確認する(ステップS1241)。この場合、CPU56は、通信エラーフラグがセットされているか否かを確認する。すなわち、CPU56は、まず、シリアル通信回路505で通信エラーが発生しているか否かを確認する。通信エラーフラグがセットされている場合、CPU56は、そのまま処理を終了する。すなわち、シリアル通信回路505で通信エラーが発生している状態であるので、CPU56は、払出制御基板37が搭載する払出制御用マイクロコンピュータ370との通信を禁止するように制御する。   FIG. 59 is a flowchart showing a prize ball number command transmission process (step S1231) executed when the value of the prize ball process code is zero. In the winning ball number command transmission process, the CPU 56 checks whether or not an error flag is set (step S1241). In this case, the CPU 56 checks whether or not the communication error flag is set. That is, the CPU 56 first checks whether or not a communication error has occurred in the serial communication circuit 505. When the communication error flag is set, the CPU 56 ends the process as it is. That is, since a communication error has occurred in the serial communication circuit 505, the CPU 56 controls to prohibit communication with the payout control microcomputer 370 mounted on the payout control board 37.

また、ステップS1241において、CPU56は、賞球異常が発生していることを示す賞球過多異常エラーフラグや賞球過少異常エラーフラグがセットされているか否かを確認する。この実施の形態では、後述するように、賞球異常検出処理において、賞球過多の発生が検出されると、賞球過多異常エラーフラグがセットされる。賞球過多異常エラーフラグがセットされている場合、CPU56は、そのまま処理を終了する。すなわち、賞球過多の異常が発生している状態であるので、CPU56は、払出制御用マイクロコンピュータ370への賞球個数コマンドの送信を禁止するように制御する。また、賞球異常検出処理において、賞球過少の発生が検出されると、賞球過少異常エラーフラグがセットされる。賞球過少異常エラーフラグがセットされている場合、CPU56は、そのまま処理を終了する。すなわち、賞球過少の異常が発生している状態であるので、CPU56は、払出制御用マイクロコンピュータ370への賞球個数コマンドの送信を禁止するように制御する。   In step S1241, the CPU 56 confirms whether or not a prize ball excess abnormality error flag or a prize ball underabnormality error flag indicating that a prize ball abnormality has occurred is set. In this embodiment, as will be described later, in the prize ball abnormality detection process, when the occurrence of excessive prize balls is detected, an excessive prize ball error error flag is set. If the excessive prize ball error error flag is set, the CPU 56 ends the process. That is, since there is an excess of prize balls, the CPU 56 controls to prohibit the sending of prize ball number commands to the payout control microcomputer 370. In addition, in the prize ball abnormality detection process, when the occurrence of a prize ball shortage is detected, a prize ball underball abnormality error flag is set. If the prize ball under / abnormal error flag is set, the CPU 56 ends the process. In other words, since there is an abnormal shortage of prize balls, the CPU 56 controls to prohibit the sending of the prize ball number command to the payout control microcomputer 370.

エラーフラグがセットされていなければ、CPU56は、賞球個数テーブルの先頭アドレスをポインタにセットする(ステップS1242)。そして、ポインタが指すアドレスのデータ(この場合には処理数)をロードする(ステップS1243)。次に、CPU56は、払出制御用マイクロコンピュータ370に送信すべき賞球個数コマンドを設定するための賞球個数コマンドバッファの内容をロードする(ステップS1244)。そして、ロードした内容にもとづいて、払出制御用マイクロコンピュータ370に送信すべき賞球個数コマンドが賞球個数コマンドバッファに既に設定された状態であるか否かを確認する(ステップS1245)。   If the error flag is not set, the CPU 56 sets the start address of the prize ball number table in the pointer (step S1242). Then, the data at the address pointed to by the pointer (in this case, the number of processes) is loaded (step S1243). Next, the CPU 56 loads the contents of the winning ball number command buffer for setting the winning ball number command to be transmitted to the payout control microcomputer 370 (step S1244). Then, based on the loaded contents, it is confirmed whether or not the winning ball number command to be transmitted to the payout control microcomputer 370 is already set in the winning ball number command buffer (step S1245).

賞球個数コマンドが賞球個数コマンドバッファに設定されていなければ(例えば、ロードした値が0であれば)、CPU56は、ポインタの値を1増やし(ステップS1246)、ポインタが指す賞球コマンド出力カウンタ(賞球個数テーブルにデータとして示される賞球コマンド出力カウンタ)のカウント値をロードする(ステップS1247)。なお、既に賞球個数コマンドが賞球個数コマンドバッファに設定されていれば、そのままステップS1254に移行する。   If no prize ball number command is set in the prize ball number command buffer (for example, if the loaded value is 0), the CPU 56 increments the value of the pointer by 1 (step S1246) and outputs the prize ball command indicated by the pointer. A count value of a counter (a prize ball command output counter indicated as data in the prize ball number table) is loaded (step S1247). If a winning ball number command has already been set in the winning ball number command buffer, the process proceeds to step S1254.

次いで、CPU56は、ロードしたカウント値が0であるか否かを確認する(ステップS1248)。カウント値が0であれば、そのままステップS1252に移行する。カウント値が0でなければ、CPU56は、ポインタの値を1増やし(ステップS1249)、ポインタが指す賞球個数テーブルのデータ(この場合には賞球指定データに示される賞球個数)をロードする(ステップS1250)。また、CPU56は、ロードした賞球個数を賞球個数コマンドとして賞球個数コマンドバッファにストアする(ステップS1251)。ステップS1252では処理数を1減らし、処理数が0でなければステップS1246に戻る(ステップS1253)。   Next, the CPU 56 checks whether or not the loaded count value is 0 (step S1248). If the count value is 0, the process proceeds to step S1252 as it is. If the count value is not 0, the CPU 56 increments the value of the pointer by 1 (step S1249), and loads data in the prize ball number table pointed to by the pointer (in this case, the prize ball number indicated in the prize ball designation data). (Step S1250). Further, the CPU 56 stores the loaded number of winning balls as a winning ball number command in the winning ball number command buffer (step S1251). In step S1252, the number of processes is reduced by 1, and if the number of processes is not 0, the process returns to step S1246 (step S1253).

ステップS1245で賞球個数コマンドが既に設定済みであった場合、またはステップS1253で処理数が0であった場合には、CPU56は、賞球個数コマンドバッファから賞球個数を読み込み、賞球個数コマンドとしてシリアル通信回路505の送信データレジスタ710に書き込む(ステップS1254)。そして、CPU56は、賞球プロセスコードの値を1にした後(ステップS1255)、処理を終了する。   If the winning ball number command has already been set in step S1245, or if the processing number is 0 in step S1253, the CPU 56 reads the winning ball number command from the winning ball number command buffer, and receives the winning ball number command. Is written in the transmission data register 710 of the serial communication circuit 505 (step S1254). Then, the CPU 56 sets the value of the prize ball process code to 1 (step S1255), and ends the process.

図60は、賞球プロセスコードの値が1の場合に実行される賞球送信完了待ち処理(ステップS1232)を示すフローチャートである。CPU56は、賞球送信完了待ち処理において、エラーフラグがセットされているか否か確認する(ステップS1261)。この場合、CPU56は、通信エラーフラグがセットされているか否かを確認する。すなわち、CPU56は、まず、シリアル通信回路505で通信エラーが発生しているか否かを確認する。通信エラーフラグがセットされている場合、CPU56は、そのまま処理を終了する。すなわち、シリアル通信回路505で通信エラーが発生している状態であるので、CPU56は、払出制御基板37が搭載する払出制御用マイクロコンピュータ370との通信を禁止するように制御する。   FIG. 60 is a flowchart showing a prize ball transmission completion waiting process (step S1232) executed when the value of the prize ball process code is 1. In the award ball transmission completion waiting process, the CPU 56 checks whether or not an error flag is set (step S1261). In this case, the CPU 56 checks whether or not the communication error flag is set. That is, the CPU 56 first checks whether or not a communication error has occurred in the serial communication circuit 505. When the communication error flag is set, the CPU 56 ends the process as it is. That is, since a communication error has occurred in the serial communication circuit 505, the CPU 56 controls to prohibit communication with the payout control microcomputer 370 mounted on the payout control board 37.

また、ステップS1261において、CPU56は、賞球異常が発生していることを示す賞球過多異常エラーフラグまたは賞球過少異常エラーフラグがセットされているか否かを確認する。賞球過多異常エラーフラグまたは賞球過少異常エラーフラグがセットされている場合、CPU56は、そのまま処理を終了する。すなわち、賞球過多または賞球過少の異常が発生している状態であるので、CPU56は、払出制御用マイクロコンピュータ370への賞球個数コマンドの送信を禁止するように制御する。   In step S1261, the CPU 56 confirms whether or not a prize ball excess abnormality error flag or a prize ball underabnormality error flag indicating that a prize ball abnormality has occurred is set. When the prize ball excess abnormality error flag or the prize ball excess abnormality error flag is set, the CPU 56 ends the process as it is. That is, since there is an excessive number of winning balls or an abnormal winning ball, the CPU 56 controls to prohibit the sending of the winning ball number command to the payout control microcomputer 370.

エラーフラグがセットされていなければ、CPU56は、送信時割込フラグがセットされているか否かを確認する(ステップS1262)。送信時割込フラグがセットされていれば、CPU56は、ステップS1263の処理に移行する。また、送信時割込フラグがセットされていなければ、CPU56は、そのまま処理を終了する。すなわち、CPU56は、賞球個数コマンド送信処理において送信データレジスタ710に書き込んだ賞球個数コマンドの送信をシリアル通信回路505が既に完了したか否かを判断し、賞球個数コマンドの送信を完了したことを確認すると、ステップS1263以降の処理を実行する。   If the error flag is not set, the CPU 56 checks whether or not the transmission interrupt flag is set (step S1262). If the transmission interrupt flag is set, the CPU 56 proceeds to the process of step S1263. If the transmission interrupt flag is not set, the CPU 56 ends the process as it is. That is, the CPU 56 determines whether the serial communication circuit 505 has already completed transmission of the prize ball number command written in the transmission data register 710 in the prize ball number command transmission process, and has completed transmission of the prize ball number command. If this is confirmed, the process after step S1263 is performed.

送信時割込フラグがセットされていれば、CPU56は、送信時割込フラグをリセットする(ステップS1263)。また、CPU56は、賞球タイマにACK受信完了判定時間値をセットする(ステップS1264)。そして、賞球プロセスコードの値を2にして(ステップS1265)、処理を終了する。なお、ACK受信完了判定時間値は、払出制御手段から賞球ACKコマンドを受信したか否かを監視するための時間値である。   If the transmission interrupt flag is set, the CPU 56 resets the transmission interrupt flag (step S1263). Further, the CPU 56 sets an ACK reception completion determination time value in the prize ball timer (step S1264). Then, the value of the prize ball process code is set to 2 (step S1265), and the process is terminated. The ACK reception completion determination time value is a time value for monitoring whether or not a prize ball ACK command is received from the payout control means.

図61は、賞球プロセスコードの値が2の場合に実行される賞球ACK待ち処理(ステップS1233)を示すフローチャートである。CPU56は、賞球ACK待ち処理において、エラーフラグがセットされているか否か確認する(ステップS1271)。この場合、CPU56は、通信エラーフラグがセットされているか否かを確認する。すなわち、CPU56は、まず、シリアル通信回路505で通信エラーが発生しているか否かを確認する。通信エラーフラグがセットされている場合、CPU56は、そのまま処理を終了する。すなわち、シリアル通信回路505で通信エラーが発生している状態であるので、CPU56は、払出制御基板37が搭載する払出制御用マイクロコンピュータ370との通信を禁止するように制御する。   FIG. 61 is a flowchart showing a prize ACK waiting process (step S1233) executed when the value of the prize ball process code is 2. In the award ball ACK waiting process, the CPU 56 checks whether or not an error flag is set (step S1271). In this case, the CPU 56 checks whether or not the communication error flag is set. That is, the CPU 56 first checks whether or not a communication error has occurred in the serial communication circuit 505. When the communication error flag is set, the CPU 56 ends the process as it is. That is, since a communication error has occurred in the serial communication circuit 505, the CPU 56 controls to prohibit communication with the payout control microcomputer 370 mounted on the payout control board 37.

また、ステップS1271において、CPU56は、賞球異常が発生していることを示す賞球過多異常エラーフラグまたは賞球過少エラーフラグがセットされているか否かを確認する。賞球過多異常エラーフラグまたは賞球過少エラーフラグがセットされている場合、CPU56は、そのまま処理を終了する。すなわち、賞球過多または賞球過少の異常が発生している状態であるので、CPU56は、払出制御用マイクロコンピュータ370への賞球個数コマンドの送信を禁止するように制御する。   Further, in step S1271, the CPU 56 checks whether or not a prize ball excessive error error flag or a prize ball under error error flag indicating that a prize ball abnormality has occurred is set. When the prize ball excessive error flag or the prize ball under error flag is set, the CPU 56 ends the process as it is. That is, since there is an excessive number of winning balls or an abnormal winning ball, the CPU 56 controls to prohibit the sending of the winning ball number command to the payout control microcomputer 370.

エラーフラグがセットされていなければ、CPU56は、受信時割込フラグがセットされているか否かを確認する(ステップS1272)。すなわち、CPU56は、シリアル通信回路505が受信データを受信し、受信データレジスタ711にデータが格納されている状態になっているか否かを確認する。受信時割込フラグがセットされていれば、CPU56は、ステップS1273の処理に移行する。また、受信時割込フラグがセットされていなければ、CPU56は、ステップS1275の処理に移行する。   If the error flag is not set, the CPU 56 checks whether or not the reception interrupt flag is set (step S1272). That is, the CPU 56 checks whether or not the serial communication circuit 505 receives the received data and the received data register 711 stores the data. If the reception interrupt flag is set, the CPU 56 proceeds to the process of step S1273. On the other hand, if the reception interrupt flag is not set, the CPU 56 proceeds to the process of step S1275.

受信時割込フラグがセットされていれば、CPU56は、シリアル通信回路505の受信データレジスタ711からデータを読み込む(ステップS1273)。また、CPU56は、読み込んだデータが賞球ACKコマンドであるか否か(コマンド「D2」であるか否か)を判断する(ステップS1274)。   If the reception interrupt flag is set, the CPU 56 reads data from the reception data register 711 of the serial communication circuit 505 (step S1273). Further, the CPU 56 determines whether or not the read data is a prize ball ACK command (whether or not it is a command “D2”) (step S1274).

なお、図56(b)に示す受信時割込処理において、受信時割込フラグをセットするとともに既に受信データを受信データレジスタ711から読み込んでいる場合、ステップS1273,S1274において、CPU56は、賞球ACK受信フラグがセットされているか否かを判断してもよい。そして、賞球ACK受信フラグがセットされている場合、CPU56は、賞球ACKコマンドを受信したと判断するようにしてもよい。   In the reception interrupt process shown in FIG. 56 (b), when the reception interrupt flag is set and the reception data has already been read from the reception data register 711, the CPU 56 receives the prize ball in steps S1273 and S1274. It may be determined whether or not an ACK reception flag is set. When the prize ball ACK reception flag is set, the CPU 56 may determine that the prize ball ACK command has been received.

ステップS1272で受信時割込フラグがセットされていなかった場合、またはステップS1274で読み込んだデータが賞球ACKコマンドでなかった場合、CPU56は、まだ払出制御用マイクロコンピュータ370から賞球ACKコマンドを受信していない状態であると判断する。この場合、CPU56は、賞球タイマの値を1減らし(ステップS1275)、その値が0でなければ処理を終了する(ステップS1276)。賞球タイマの値が0になったら、払出制御用マイクロコンピュータ370が賞球ACKコマンドを送信しなかったと判断して、再送信フラグをセットし(ステップS1277)、賞球プロセスコードの値を3にして(ステップS1278)、処理を終了する。なお、賞球プロセスコードの値が3になると、賞球再送信処理(ステップS1234)が実行される状態になる。また、再送信フラグがセットされると、賞球異常検出処理(ステップS1235)において、払出異常報知開始コマンドが音/ランプ制御基板80bに対して送信される。   If the reception interrupt flag is not set in step S1272, or if the data read in step S1274 is not a prize ball ACK command, the CPU 56 still receives a prize ball ACK command from the payout control microcomputer 370. Judge that it is not in the state. In this case, the CPU 56 decreases the value of the prize ball timer by 1 (step S1275), and if the value is not 0, the process ends (step S1276). When the value of the prize ball timer reaches 0, it is determined that the payout control microcomputer 370 has not transmitted the prize ball ACK command, a retransmission flag is set (step S1277), and the value of the prize ball process code is set to 3. (Step S1278), and the process ends. When the value of the prize ball process code becomes 3, the prize ball re-transmission process (step S1234) is executed. When the retransmission flag is set, a payout abnormality notification start command is transmitted to the sound / lamp control board 80b in the prize ball abnormality detection process (step S1235).

ステップS1274において、受信データレジスタ711から読み込んだデータが賞球ACKコマンドであることを確認すると、CPU56は、受信時割込フラグをリセットして(ステップS1279)、賞球プロセスコードの値を4にする(ステップS1280)。   In step S1274, when confirming that the data read from the reception data register 711 is a prize ball ACK command, the CPU 56 resets the reception interrupt flag (step S1279) and sets the value of the prize ball process code to 4. (Step S1280).

次いで、CPU56は、割込禁止状態に設定し(ステップS1281)、総賞球数格納バッファの内容をロードする(ステップS1282)。なお、総賞球数格納バッファは、払い出すべき賞球数であって払い出しが完了していない賞球数の総数(総賞球数)を格納するバッファである。総賞球数格納バッファの内容をロードすると、CPU56は、賞球個数コマンド送信処理で送信した賞球個数コマンドに対応する賞球数を、ロードした総賞球数格納バッファの内容(総賞球数)に加算する(ステップS1283)。この実施の形態では、CPU56は、賞球個数コマンドに応じて、3、10または15のいずれかの賞球数を、ロードした総賞球数格納バッファの内容に加算する。   Next, the CPU 56 sets the interrupt prohibited state (step S1281), and loads the contents of the total winning ball number storage buffer (step S1282). Note that the total number of winning balls is a buffer for storing the total number of winning balls (total number of winning balls) that have been paid out but have not been paid out. When the content of the total prize ball number storage buffer is loaded, the CPU 56 obtains the number of prize balls corresponding to the prize ball number command transmitted in the prize ball number command transmission process, and the contents of the loaded total prize ball number storage buffer (total prize balls). Number) (step S1283). In this embodiment, the CPU 56 adds any one of 3, 10 or 15 prize balls to the contents of the loaded total prize ball number storage buffer according to the prize ball number command.

次いで、CPU56は、総賞球数の加算結果を、総賞球数格納バッファにストアし(ステップS1284)、再び割込許可状態に設定する(ステップS1285)。また、通信が正常に完了したので、再送信フラグがセットされている場合には、再送信フラグをリセットする(ステップS1286,S1287)。   Next, the CPU 56 stores the result of adding the total number of winning balls in the total winning ball number storage buffer (step S1284), and sets the interrupt permitted state again (step S1285). If the retransmission flag is set because the communication has been normally completed, the retransmission flag is reset (steps S1286 and S1287).

以上の処理によって、遊技制御手段は、払出条件の成立にもとづいて払い出される賞球としての遊技球の総数を特定可能に総賞球数格納バッファに記憶する。また、遊技制御手段は、賞球コマンド出力カウンタに対応する賞球数にもとづいて払出制御手段に対して所定数の賞球の払出数を指定する払出指令コマンド(賞球個数コマンド)を送信する。そして、賞球払出を指定する賞球個数コマンドを送信するとに、総賞球数格納バッファに記憶されている賞球数に賞球個数コマンドで指定した払出数を加算する加算処理を行う。なお、払出制御用マイクロコンピュータ370は、賞球個数コマンドを受信すると直ちに賞球ACKコマンドを送信するので、球払出装置97からの賞球払出に関わりなく賞球個数コマンドに関する通信を完了でき、遊技制御用マイクロコンピュータ560は、賞球個数コマンドで指定した払出数の賞球払出が完了する前に、連続的に次の賞球個数コマンドを送信することができる。   By the above processing, the game control means stores the total number of game balls as prize balls to be paid out based on the establishment of the payout condition in the total prize ball number storage buffer so as to be specified. Further, the game control means transmits a payout command command (award ball number command) for designating a payout number of a predetermined number of prize balls to the payout control means based on the number of prize balls corresponding to the prize ball command output counter. . Then, when a prize ball number command designating the prize ball payout is transmitted, an addition process for adding the number of prizes designated by the prize ball number command to the prize ball number stored in the total prize ball number storage buffer is performed. Since the payout control microcomputer 370 transmits a prize ball ACK command immediately after receiving the prize ball number command, communication regarding the prize ball number command can be completed regardless of the prize ball payout from the ball payout device 97. The control microcomputer 560 can continuously transmit the next prize ball number command before completing the payout of the number of prizes designated by the prize ball number command.

また、ステップS1281〜S1285の処理において、賞球個数コマンドに示される賞球数を総賞球数に加算する際に、総賞球数格納バッファから総賞球数を読み出すと、加算後の総賞球数を総賞球数格納バッファに書き込むまでタイマ割込処理の実行を禁止する。そのため、総賞球数格納バッファから総賞球数を読み出してから再び書き込むまでの間に、払い出された賞球数を総賞球数から減算する処理を実行しないようにすることができ、払い出された賞球数を遊技制御手段が把握できなくなる事態を防止できる。   In addition, in the processing of steps S1281 to S1285, when the total number of winning balls is read from the total winning ball number storage buffer when the number of winning balls indicated in the winning ball number command is added to the total number of winning balls, Execution of timer interrupt processing is prohibited until the number of winning balls is written to the total winning ball number storage buffer. Therefore, it is possible not to execute the process of subtracting the paid-out prize ball number from the total prize ball number between the time of reading the total prize ball number from the total prize ball number storage buffer and writing it again. It is possible to prevent a situation in which the game control means cannot grasp the number of prize balls that have been paid out.

例えば、遊技制御手段は、後述するように、払い出しが行われると、タイマ割込処理の入力判定処理において、総賞球数格納バッファが記憶する総賞球数から、払出カウントスイッチによって検出された払出数を減算する。この場合、賞球処理において総賞球数格納バッファから総賞球数を読み出してから再び書き込むまでの間に払い出しが行われると、遊技制御手段は、加算後の総賞球数が総賞球数格納バッファにストアされる前に、タイマ割込により減算処理を実行してしまう虞がある。そのため、加算後の総賞球数(減算分が反映されていない総賞球数)を総賞球数格納バッファに上書きしてしまい、払い出しによる減算分を総賞球数に正しく反映できなくなる虞がある。この実施の形態では、加算後の総賞球数を総賞球数格納バッファに書き込むまでタイマ割込処理の実行を禁止するので、払い出しによる減算分を総賞球数に正しく反映できなくなる事態を防止でき、払い出された賞球数を遊技制御手段が把握できなくなる事態を防止できる。   For example, as will be described later, when the payout is performed, the game control means is detected by the payout count switch from the total number of winning balls stored in the total winning ball number storage buffer in the input determination process of the timer interruption process. Subtract the number of payouts. In this case, if the payout process is performed between the time of reading the total number of winning balls from the total number of winning balls storage buffer and the time of writing again in the winning ball processing, the game control means determines that the total number of winning balls is the total number of winning balls. There is a risk that the subtraction process may be executed by timer interruption before being stored in the number storage buffer. For this reason, the total number of winning balls after the addition (the total number of winning balls in which the subtraction amount is not reflected) is overwritten in the total winning ball number storage buffer, and the subtraction amount due to payout may not be correctly reflected in the total number of winning balls. There is. In this embodiment, since the timer interruption process is prohibited until the total number of winning balls after the addition is written to the total winning ball number storage buffer, the subtraction due to payout cannot be correctly reflected in the total number of winning balls. It is possible to prevent such a situation that the game control means cannot grasp the number of prize balls that have been paid out.

図62は、賞球プロセスコードの値が3の場合に実行される賞球再送信処理(ステップS1234)を示すフローチャートである。CPU56は、賞球再送信処理において、エラーフラグがセットされているか否か確認する(ステップS1291)。この場合、CPU56は、通信エラーフラグがセットされているか否かを確認する。すなわち、CPU56は、まず、シリアル通信回路505で通信エラーが発生しているか否かを確認する。通信エラーフラグがセットされている場合、CPU56は、そのまま処理を終了する。すなわち、シリアル通信回路505で通信エラーが発生している状態であるので、CPU56は、払出制御基板37が搭載する払出制御用マイクロコンピュータ370との通信を禁止するように制御する。   FIG. 62 is a flowchart showing the prize ball re-transmission process (step S1234) executed when the value of the prize ball process code is 3. The CPU 56 checks whether or not an error flag is set in the winning ball re-transmission process (step S1291). In this case, the CPU 56 checks whether or not the communication error flag is set. That is, the CPU 56 first checks whether or not a communication error has occurred in the serial communication circuit 505. When the communication error flag is set, the CPU 56 ends the process as it is. That is, since a communication error has occurred in the serial communication circuit 505, the CPU 56 controls to prohibit communication with the payout control microcomputer 370 mounted on the payout control board 37.

また、ステップS1291において、CPU56は、賞球異常が発生していることを示す賞球過多異常エラーフラグまたは賞球過少異常エラーフラグがセットされているか否かを確認する。賞球過多異常エラーフラグまたは賞球過少異常エラーフラグがセットされている場合、CPU56は、そのまま処理を終了する。すなわち、賞球過多または賞球過少の異常が発生している状態であるので、CPU56は、払出制御用マイクロコンピュータ370への賞球個数コマンドの送信を禁止するように制御する。   In step S1291, the CPU 56 confirms whether or not a prize ball excess abnormality error flag or a prize ball underabnormality error flag indicating that a prize ball abnormality has occurred is set. When the prize ball excess abnormality error flag or the prize ball excess abnormality error flag is set, the CPU 56 ends the process as it is. That is, since there is an excessive number of winning balls or an abnormal winning ball, the CPU 56 controls to prohibit the sending of the winning ball number command to the payout control microcomputer 370.

エラーフラグがセットされていなければ、CPU56は、賞球個数コマンド送信処理で送信した賞球個数コマンドに対応する賞球数を、賞球個数コマンドとしてシリアル通信回路505の送信データレジスタ710に再度書き込む(ステップS1292)。また、CPU56は、賞球タイマにACK受信完了判定時間値を再びセットする(ステップS1293)。そして、賞球プロセスコードの値を2にして(ステップS1294)、処理を終了する。   If the error flag is not set, the CPU 56 rewrites the prize ball number corresponding to the prize ball number command transmitted in the prize ball number command transmission process in the transmission data register 710 of the serial communication circuit 505 as the prize ball number command. (Step S1292). Further, the CPU 56 sets the ACK reception completion determination time value in the prize ball timer again (step S1293). Then, the value of the prize ball process code is set to 2 (step S1294), and the process ends.

賞球プロセスコードの値が2に設定されることから、再度、賞球ACK待ち処理が実行される。再度実行される賞球ACK待ち処理において、再び賞球ACKコマンドを受信したことを検出できなかった場合には、具体的には、ステップS1276において賞球タイマがタイムアウトした場合には、再び賞球再送処理が実行されることになる。このように、遊技制御用マイクロコンピュータ560は、払出数データを受信したことを示す受信確認信号としての賞球ACKコマンドが受信できない場合には、賞球ACKコマンドが受信できるまで、賞球個数コマンドの再送を繰り返す。   Since the value of the prize ball process code is set to 2, the prize ball ACK waiting process is executed again. In the award ball ACK waiting process to be executed again, if it is not detected that the award ball ACK command has been received again, specifically, if the award ball timer times out in step S1276, the award ball again A retransmission process is executed. As described above, when the game control microcomputer 560 cannot receive the winning ball ACK command as the reception confirmation signal indicating that the payout amount data has been received, the winning ball number command is received until the winning ball ACK command can be received. Repeat retransmissions.

図63は、ステップS1235の賞球異常検出処理を示すフローチャートである。賞球異常検出処理において、CPU56は、再送信フラグがリセット状態からセット状態になったことを検出すると、払出異常報知開始コマンドを演出制御コマンドとして音/ランプ制御基板80bに対して(具体的には音/ランプ制御用マイクロコンピュータ100bに対して)送信する制御を行う(ステップS1301,S1302)。なお、CPU56は、賞球再送信処理を実行してから払出異常報知開始コマンドを送信するのでなく、払出異常報知開始コマンドを音/ランプ制御基板80bに送信してから賞球再送信処理を実行するようにしてもよい。   FIG. 63 is a flowchart showing the prize ball abnormality detection processing in step S1235. In the prize ball abnormality detection process, when the CPU 56 detects that the retransmission flag has changed from the reset state to the set state, the CPU 56 uses the payout abnormality notification start command as an effect control command to the sound / lamp control board 80b (specifically, Is transmitted to the sound / lamp control microcomputer 100b (steps S1301 and S1302). The CPU 56 does not transmit the payout abnormality notification start command after executing the prize ball retransmission process, but transmits the payout abnormality notification start command to the sound / lamp control board 80b and then executes the prize ball retransmission process. You may make it do.

なお、音/ランプ制御用マイクロコンピュータ100bに演出制御コマンドを送信する際に、CPU56は、演出制御コマンドの種類に応じたコマンド送信テーブル(あらかじめROM54にコマンド毎に設定されている)のアドレスをポインタにセットする。そして、演出制御コマンドに応じたコマンド送信テーブルのアドレスをポインタにセットして、コマンド制御処理(ステップS19b)において演出制御コマンドを送信する。   When transmitting the effect control command to the sound / lamp control microcomputer 100b, the CPU 56 pointers the address of a command transmission table (preliminarily set for each command in the ROM 54) according to the type of effect control command. Set to. Then, the address of the command transmission table corresponding to the effect control command is set in the pointer, and the effect control command is transmitted in the command control process (step S19b).

また、CPU56は、再送信フラグがセット状態からリセット状態になったことを検出する(従って、セット状態が継続している場合には最初にリセット状態になったときにのみ検出される。)と、払出異常報知終了コマンドを音/ランプ制御基板80bに対して(具体的には音/ランプ制御用マイクロコンピュータ100bに対して)送信する制御を行う(ステップS1303,S1304)。   Further, the CPU 56 detects that the re-transmission flag is changed from the set state to the reset state (therefore, it is detected only when the reset state is first set when the set state continues). Then, control is performed to transmit a payout abnormality notification end command to the sound / lamp control board 80b (specifically, to the sound / lamp control microcomputer 100b) (steps S1303 and S1304).

なお、この実施の形態では、CPU56は、再送信フラグがリセットされると、ステップS1304で払出異常報知終了コマンドを送信するが、送信しないように構成してもよい。その場合には、遊技制御用マイクロコンピュータ560の負担が軽減される。また、その場合には、音/ランプ制御用マイクロコンピュータ100bが、例えば所定時間後に、独自に払出異常報知を終了するように構成される。   In this embodiment, when the retransmission flag is reset, the CPU 56 transmits a payout abnormality notification end command in step S1304, but may be configured not to transmit it. In this case, the burden on the game control microcomputer 560 is reduced. In that case, the sound / lamp control microcomputer 100b is configured to terminate the payout abnormality notification independently after a predetermined time, for example.

また、CPU56は、総賞球数格納バッファが格納する総賞球数が所定の払出過多判定値よりも小さいか否かを確認する(ステップS1305)。また、総賞球数が所定の払出過多判定値よりも小さい場合、CPU56は、賞球過多異常が発生していると判断し、賞球過多異常が発生している旨を示す賞球過多異常コマンドを、音/ランプ制御基板80bおよび払出制御基板37に送信する(ステップS1306)。この実施の形態では、CPU56は、総賞球数格納バッファが格納する総賞球数が「−499」より小さい(すなわち、500以下である)と判断すると、払い出すべき賞球数より多くの遊技球が払い出された賞球過多異常が発生したと判断する。   Further, the CPU 56 confirms whether or not the total number of winning balls stored in the total winning ball number storage buffer is smaller than a predetermined payout excess determination value (step S1305). Further, when the total number of winning balls is smaller than a predetermined excessive payout determination value, the CPU 56 determines that an excessive excessive amount of winning balls has occurred, and an excessive excessive amount of winning balls indicating that an excessive excessive amount of winning balls has occurred. The command is transmitted to the sound / lamp control board 80b and the payout control board 37 (step S1306). In this embodiment, when the CPU 56 determines that the total number of winning balls stored in the total winning ball number storage buffer is smaller than “−499” (that is, 500 or less), the CPU 56 has more than the number of winning balls to be paid out. It is determined that there is an excess of prize balls from which game balls are paid out.

なお、ステップS1306において、音/ランプ制御用マイクロコンピュータ100bに演出制御コマンド(賞球過多異常コマンド)を送信する際に、CPU56は、演出制御コマンドの種類に応じたコマンド送信テーブル(あらかじめROM54にコマンド毎に設定されている)のアドレスをポインタにセットする。そして、演出制御コマンドに応じたコマンド送信テーブルのアドレスをポインタにセットして、コマンド制御処理(ステップS19b)において演出制御コマンドを送信する。   In step S1306, when transmitting the effect control command (excessive ball excess abnormality command) to the sound / lamp control microcomputer 100b, the CPU 56 sends a command transmission table (commands to the ROM 54 in advance according to the type of effect control command). Set to the pointer. Then, the address of the command transmission table corresponding to the effect control command is set in the pointer, and the effect control command is transmitted in the command control process (step S19b).

また、ステップS1306において、払出制御用マイクロコンピュータ370に賞球過多異常コマンドを送信する際に、CPU56は、賞球過多異常が発生した旨を示す賞球過多異常コマンド(具体的には「E1」)を、シリアル通信回路505の送信データレジスタ710に書き込む。そして、シリアル通信回路505によって、賞球過多異常コマンド「E1」が払出制御用マイクロコンピュータ370に送信される。   In step S1306, when transmitting an excessive prize ball abnormality command to the payout control microcomputer 370, the CPU 56 receives an excessive prize ball abnormality command (specifically “E1”) indicating that an excessive prize ball abnormality has occurred. ) Is written in the transmission data register 710 of the serial communication circuit 505. The serial communication circuit 505 transmits an excessive prize ball abnormality command “E1” to the payout control microcomputer 370.

賞球過多異常コマンドを送信すると、CPU56は、賞球過多異常が発生した旨を示す賞球過多異常エラーフラグをセットし(ステップS1307)、賞球プロセスコードの値を0にした後(ステップS1308)、処理を終了する。   When the excessive prize ball abnormality command is transmitted, the CPU 56 sets an excessive prize ball error error flag indicating that an excessive prize ball abnormality has occurred (step S1307) and sets the value of the prize ball process code to 0 (step S1308). ), The process is terminated.

また、ステップS1305で総賞球数が所定の払出過多判定値よりも小さくない場合、CPU56は、総賞球数格納バッファが格納する総賞球数が所定の払出過少判定値よりも大きいか否かを確認する(ステップS1305a)。また、総賞球数が所定の払出過少判定値よりも大きい場合、CPU56は、賞球過少異常が発生していると判断し、賞球過少異常が発生している旨を示す賞球過少異常コマンドを、音/ランプ制御基板80bおよび払出制御基板37に送信する(ステップS1305b)。この実施の形態では、CPU56は、総賞球数格納バッファが格納する総賞球数が「2000」(大当り1回あたりに払い出される賞球数に相当する)より大きいと判断すると、払い出すべき賞球数よりも少ない遊技球しか払い出されていない賞球過少異常が発生したと判断する。   If the total number of winning balls is not smaller than the predetermined payout excess determination value in step S1305, the CPU 56 determines whether or not the total number of winning balls stored in the total winning ball number storage buffer is larger than the predetermined payout underdetermination determination value. (Step S1305a). If the total number of winning balls is larger than a predetermined payout underdetermined value, the CPU 56 determines that an award ball underabnormality has occurred, and an award ball underabnormality indicating that a prize ball underabnormality has occurred. The command is transmitted to the sound / lamp control board 80b and the payout control board 37 (step S1305b). In this embodiment, when the CPU 56 determines that the total number of winning balls stored in the total winning ball number storage buffer is larger than “2000” (corresponding to the number of winning balls to be paid out per jackpot), the CPU 56 should pay out. It is determined that a prize ball under-abnormality has occurred, in which only game balls are paid out less than the number of prize balls.

なお、ステップS1305bにおいて、音/ランプ制御用マイクロコンピュータ100bに演出制御コマンド(賞球過少異常コマンド)を送信する際に、CPU56は、演出制御コマンドの種類に応じたコマンド送信テーブル(あらかじめROM54にコマンド毎に設定されている)のアドレスをポインタにセットする。そして、演出制御コマンドに応じたコマンド送信テーブルのアドレスをポインタにセットして、コマンド制御処理(ステップS19b)において演出制御コマンドを送信する。   In step S1305b, when transmitting the effect control command (prize ball under / abnormal command) to the sound / lamp control microcomputer 100b, the CPU 56 sends a command transmission table corresponding to the type of effect control command (command to the ROM 54 in advance). Set to the pointer. Then, the address of the command transmission table corresponding to the effect control command is set in the pointer, and the effect control command is transmitted in the command control process (step S19b).

また、ステップS1305bにおいて、払出制御用マイクロコンピュータ370に賞球過少異常コマンドを送信する際に、CPU56は、賞球過少異常が発生した旨を示す賞球過少異常コマンド(具体的には「E2」)を、シリアル通信回路505の送信データレジスタ710に書き込む。そして、シリアル通信回路505によって、賞球過少異常コマンド「E2」が払出制御用マイクロコンピュータ370に送信される。   In step S1305b, when transmitting a prize ball underabnormality command to the payout control microcomputer 370, the CPU 56 issues a prize ball underabnormality command (specifically, “E2”) indicating that a prize ball underabnormality has occurred. ) Is written in the transmission data register 710 of the serial communication circuit 505. The serial communication circuit 505 transmits an award ball under-abnormality command “E2” to the payout control microcomputer 370.

賞球過少異常コマンドを送信すると、CPU56は、賞球過少異常が発生した旨を示す賞球過少異常エラーフラグをセットし(ステップS1305c)、賞球プロセスコードの値を0にした後(ステップS1308)、処理を終了する。   When the prize ball under-abnormality command is transmitted, the CPU 56 sets a prize-ball under-abnormality error flag indicating that a prize ball under-abnormality has occurred (step S1305c), and sets the value of the prize ball process code to 0 (step S1308). ), The process is terminated.

次に、メイン処理における特別図柄プロセス処理(ステップS19d)を説明する。図64は、遊技制御用マイクロコンピュータ560のCPU56が実行する特別図柄プロセス処理のプログラムの一例を示すフローチャートである。遊技制御用マイクロコンピュータ560のCPU56は、特別図柄プロセス処理を行う際に、変動短縮タイマ減算処理(ステップS310)を行い、遊技盤6に設けられている始動入賞口14に遊技球が入賞したことを検出するための始動口スイッチ14aがオンしていたら、すなわち遊技球が始動入賞口14に入賞し、入賞検出信号SSが始動口スイッチ14aから入力されていたら(ステップS311)、始動口スイッチ通過処理(ステップS312)を行った後に、内部状態に応じて、ステップS300〜S308のうちのいずれかの処理を行う。変動短縮タイマは、特別図柄の変動時間が短縮される場合に、変動時間を設定するためのタイマである。   Next, the special symbol process (step S19d) in the main process will be described. FIG. 64 is a flowchart showing an example of a special symbol process processing program executed by the CPU 56 of the game control microcomputer 560. When the CPU 56 of the game control microcomputer 560 performs the special symbol process, the variation shortening timer subtraction process (step S310) is performed, and the game ball is won in the start winning opening 14 provided in the game board 6. If the start opening switch 14a for detecting the game is turned on, that is, if the game ball has won the start winning opening 14 and the winning detection signal SS is input from the start opening switch 14a (step S311), the start opening switch passes. After performing the process (step S312), any one of steps S300 to S308 is performed according to the internal state. The variation shortening timer is a timer for setting the variation time when the variation time of the special symbol is shortened.

なお、ステップS311において始動口スイッチ14aがオンしていなかった場合には、CPU56は、後述する割込回数カウンタをクリアした後に、内部状態に応じて、ステップS300〜S308のうちのいずれかの処理を行う。   If the start port switch 14a has not been turned on in step S311, the CPU 56 clears an interrupt counter, which will be described later, and then performs any one of steps S300 to S308 according to the internal state. I do.

特別図柄通常処理(ステップS300):特別図柄の可変表示を開始できる状態(例えば、特別図柄表示器8において図柄の変動がなされておらず、特別図柄表示器8における前回の図柄変動が終了してから所定期間が経過しており、かつ、大当り遊技中でもない状態)になるのを待つ。特別図柄の可変表示が開始できる状態になると、特別図柄についての始動入賞記憶数を確認する。始動入賞記憶数が0でなければ、特図保留メモリ570に記憶されている乱数回路503が発生したランダムRにもとづいて、特別図柄の可変表示の結果を大当りとするか否か決定する。そして、内部状態(特別図柄プロセスフラグ)をステップS301に移行するように更新する。   Special symbol normal processing (step S300): A state where variable symbol special display can be started (for example, the symbol variation has not been made in the special symbol display 8, and the previous symbol variation in the special symbol display 8 has ended) Wait for a predetermined period of time to elapse, and not a big hit game). When the special symbol variable display can be started, the start winning memory number for the special symbol is confirmed. If the start winning memorization number is not 0, it is determined whether or not the result of variable symbol special display is a big hit based on the random R generated by the random number circuit 503 stored in the special figure holding memory 570. Then, the internal state (special symbol process flag) is updated so as to shift to step S301.

特別図柄停止図柄設定処理(ステップS301):特別図柄の可変表示後の停止図柄を決定する。そして、内部状態(特別図柄プロセスフラグ)をステップS302に移行するように更新する。   Special symbol stop symbol setting process (step S301): A stop symbol after variable display of the special symbol is determined. Then, the internal state (special symbol process flag) is updated so as to shift to step S302.

変動時間設定処理(ステップS302):変動パターンを決定し、その変動パターンにおける変動時間(可変表示時間:可変表示を開始してから表示結果が導出表示(停止表示)するまでの時間)を特別図柄の可変表示の変動時間とすることに決定する。また、決定した特別図柄の変動時間を計測する変動時間タイマをスタートさせる。そして、内部状態(特別図柄プロセスフラグ)をステップS303に移行するように更新する。   Variation time setting process (step S302): A variation pattern is determined, and variation time in the variation pattern (variable display time: time from when variable display is started until display result is derived and displayed (stop display)) is a special symbol. It is determined to be a variable display variable time. In addition, a variation time timer that measures the variation time of the determined special symbol is started. Then, the internal state (special symbol process flag) is updated so as to shift to step S303.

特別図柄変動処理(ステップS303):所定時間(ステップS302の変動時間タイマで示された時間)が経過すると、内部状態(特別図柄プロセスフラグ)をステップS304に移行するように更新する。   Special symbol variation process (step S303): When a predetermined time (the time indicated by the variation time timer in step S302) elapses, the internal state (special symbol process flag) is updated to shift to step S304.

特別図柄停止処理(ステップS304):音/ランプ制御基板80bに対して、飾り図柄の停止を指示するための飾り図柄停止コマンドを送信する。また、特別図柄表示器8における特別図柄を停止させる。そして、特別図柄の停止図柄が大当り図柄である場合には、内部状態(特別図柄プロセスフラグ)をステップS305に移行するように更新する。そうでない場合には、内部状態をステップS300に移行するように更新する。なお、飾り図柄停止コマンドを送信しない構成としてもよい。この場合、図柄制御基板80aは、音/ランプ制御基板80bを経由して主基板31から受信した変動パターンコマンドにもとづいて変動時間タイマに変動時間を設定するとともに、その変動時間タイマを更新していくことで飾り図柄の変動時間を独自に監視し、その変動時間が経過したと判定したときに飾り図柄を停止する処理を行うようにすればよい。   Special symbol stop process (step S304): A decorative symbol stop command for instructing stop of the decorative symbol is transmitted to the sound / lamp control board 80b. Moreover, the special symbol in the special symbol display 8 is stopped. If the stop symbol of the special symbol is a big hit symbol, the internal state (special symbol process flag) is updated to shift to step S305. If not, the internal state is updated to shift to step S300. Note that a configuration in which a decorative symbol stop command is not transmitted may be employed. In this case, the symbol control board 80a sets the fluctuation time in the fluctuation time timer based on the fluctuation pattern command received from the main board 31 via the sound / lamp control board 80b, and updates the fluctuation time timer. It is only necessary to monitor the variation time of the decorative pattern by going and to stop the decorative symbol when it is determined that the variation time has elapsed.

大入賞口開放前処理(ステップS305):大入賞口を開放する制御を開始する。具体的には、カウンタ(例えば大入賞口に入った遊技球数をカウントするカウンタ)やフラグ(入賞口への入賞を検出する際に用いられるフラグ)を初期化するとともに、ソレノイド21を駆動して大入賞口を開放する。また、プロセスタイマによって大入賞口開放中処理の実行時間を設定し、大当り中フラグをセットする。そして、内部状態(特別図柄プロセスフラグ)をステップS306に移行するように更新する。   Preliminary winning opening opening process (step S305): Control for opening the large winning opening is started. Specifically, a counter (for example, a counter that counts the number of game balls that have entered the big winning opening) and a flag (a flag used when detecting winning in the winning opening) are initialized, and the solenoid 21 is driven. Open the big prize opening. Also, the process timer sets the execution time of the big prize opening opening process and sets the big hit flag. Then, the internal state (special symbol process flag) is updated so as to shift to step S306.

大入賞口開放中処理(ステップS306):大入賞口ラウンド表示の演出制御コマンドを音/ランプ制御基板80bに送出する制御や大入賞口の閉成条件(例えば、大入賞口に所定個数(例えば10個)の遊技球が入賞したこと)の成立を確認する処理等を行う。大入賞口の閉成条件が成立したら、内部状態をステップS307に移行するように更新する。   Processing for opening a special prize opening (step S306): control for sending a presentation control command for round display of the special prize opening to the sound / lamp control board 80b and conditions for closing the special prize opening (for example, a predetermined number (for example, a special prize opening) A process of confirming that 10) gaming balls have won) is performed. When the closing condition of the big prize opening is satisfied, the internal state is updated to shift to step S307.

特定領域有効時間処理(ステップS307):大当り遊技状態継続条件の成立を確認する処理を行う。大当り遊技状態継続の条件が成立し、かつ、まだ残りラウンドがある場合には、内部状態をステップS305に移行するように更新する。また、全てのラウンドを終えた場合には、内部状態をステップS308に移行するように更新する。なお、V入賞領域を設けた場合、V入賞スイッチの有無を監視して、大当り遊技状態継続条件の成立を確認する処理を行う。   Specific area valid time process (step S307): A process of confirming that the big hit gaming state continuation condition is satisfied is performed. If the condition for continuing the big hit gaming state is satisfied and there are still remaining rounds, the internal state is updated to shift to step S305. When all the rounds are finished, the internal state is updated so as to shift to step S308. When the V winning area is provided, the presence / absence of the V winning switch is monitored to perform processing for confirming that the big hit gaming state continuation condition is satisfied.

大当り終了処理(ステップS308):大当り遊技状態が終了したことを遊技者に報知する表示制御を演出制御手段に行わせるための制御を行う。そして、内部状態をステップS300に移行するように更新する。   Big hit end processing (step S308): Control for causing the effect control means to perform display control for notifying the player that the big hit gaming state has ended. Then, the internal state is updated so as to shift to step S300.

図65は、始動口スイッチ通過処理(ステップS312)を示すフローチャートである。始動口スイッチ通過処理において、遊技制御用マイクロコンピュータ560のCPU56は、始動入賞カウンタが示す始動入賞記憶数(または特図保留メモリ570が記憶している始動入賞記憶数)が最大値である4に達しているかどうか確認する(ステップS321)。始動入賞記憶数が4に達していなければ、CPU56は、割込実行回数カウンタに示されるタイマ割込処理の実行回数が所定回数(例えば、3回)に達しているか否かを確認する(ステップS322)。すなわち、CPU56は、遊技球が始動入賞口14に入賞したあと、割込実行回数カウンタが所定回数に達しているか否かを確認する。なお、遊技球が始動入賞口14に入賞したことを検出すると(すなわち、ステップS322でYESと判定すると)、CPU56は、割込実行回数カウンタをリセットする。   FIG. 65 is a flowchart showing the start port switch passage process (step S312). In the start port switch passing process, the CPU 56 of the game control microcomputer 560 sets the start winning memory number indicated by the start winning counter (or the start winning memory number stored in the special figure holding memory 570) to 4 which is the maximum value. It is confirmed whether it has reached (step S321). If the start winning memorized number has not reached 4, the CPU 56 checks whether or not the number of executions of the timer interrupt process indicated by the interrupt execution number counter has reached a predetermined number (for example, three times) (step) S322). In other words, the CPU 56 checks whether or not the interrupt execution counter has reached a predetermined number after the game ball has won the start winning opening 14. When it is detected that the game ball has won the start winning opening 14 (that is, when YES is determined in step S322), the CPU 56 resets the interrupt execution counter.

割込実行回数カウンタは、タイマ割込処理を実行した回数をカウントするためのカウンタである。この実施の形態では、CPU56は、後述するタイマ割込処理を実行する際に、タイマ割込処理を実行した回数を示す割込回数カウンタをカウントアップする。   The interrupt execution number counter is a counter for counting the number of times the timer interrupt process has been executed. In this embodiment, the CPU 56 counts up an interrupt number counter indicating the number of times the timer interrupt process has been executed when executing a timer interrupt process to be described later.

ステップS322において所定回数としてあらかじめ設定される値は、以下のように定められる。前述のように、乱数回路503のタイマ回路534は、始動口スイッチ14aから入賞検出信号SSが継続して入力されている時間を計測し、計測時間が所定期間になったことを検出すると、乱数値取り込みデータ「01h」を書き込む。この実施の形態では、タイマ回路534が計測する所定期間(例えば、3ms)が、所定回数のタイマ割込処理が実行される期間(例えば、2msごとのタイマ割込処理を3回実行する場合は6ms)よりも短くなるように、ステップS322において用いる所定回数(例えば、3回)が設定される。そのように設定することによって、乱数を読み出してから、乱数値記憶回路531に記憶される乱数の値が更新される前に再び乱数を読み出してしまうことを防止することができ、前回乱数値記憶回路531から読み出した乱数と同じ値の乱数を再び読み出してしまうことを防止することができる。なお、タイマ回路534が入賞検出信号SSの入力時間を計測するのでなく、CPU56が入賞検出信号SSの入力時間を計測し、乱数値取り込みデータ「01h」を乱数値取込レジスタ539に書き込むようにしてもよい。   The value set in advance as the predetermined number of times in step S322 is determined as follows. As described above, the timer circuit 534 of the random number circuit 503 measures the time that the winning detection signal SS is continuously input from the start port switch 14a, and detects that the measurement time has reached a predetermined period, Write numerical value capture data “01h”. In this embodiment, a predetermined period (for example, 3 ms) measured by the timer circuit 534 is a period in which a predetermined number of timer interrupt processes are executed (for example, when the timer interrupt process for every 2 ms is executed three times). The predetermined number of times (for example, 3 times) used in step S322 is set so as to be shorter than 6 ms. By setting as such, it is possible to prevent the random number from being read again after the random number is read and before the random number value stored in the random value storage circuit 531 is updated. It is possible to prevent a random number having the same value as the random number read from the circuit 531 from being read again. The timer circuit 534 does not measure the input time of the winning detection signal SS, but the CPU 56 measures the input time of the winning detection signal SS and writes the random number value fetch data “01h” into the random value fetch register 539. May be.

タイマ割込処理の実行回数が所定回数に達している場合、CPU56は、特定した乱数回路503の乱数値記憶回路531に出力制御信号SCを出力し、乱数値記憶回路531を読出可能(イネイブル)状態に制御する(ステップS323)。   When the number of executions of the timer interrupt process has reached a predetermined number, the CPU 56 can output the output control signal SC to the random number storage circuit 531 of the specified random number circuit 503 and read the random number storage circuit 531 (enable). The state is controlled (step S323).

CPU56は、乱数回路503の乱数値記憶回路531から、乱数値として記憶されているランダムRの値を読み出す(ステップS324)。また、CPU56は、読み出したランダムRの値を、始動入賞記憶数の値に対応した保存領域(特別図柄判定用バッファ(特図保留メモリ570))に格納する(ステップS325)。また、CPU56は、ランダムRの値をバッファ領域に格納すると、乱数値記憶回路531への出力制御信号SCの出力を停止し、乱数値記憶回路531を読出不能(ディセイブル)状態に制御する(ステップS326)。また、CPU56は、割込実行回数カウンタをリセットする(ステップS327)。そして、CPU56は、所定のバッファ領域に格納したランダムRの値を特図保留メモリ570の空エントリの先頭にセットし(ステップS328)、始動入賞カウンタのカウント数を1加算することで始動入賞記憶数を1増やす(ステップS329)。   The CPU 56 reads the random R value stored as the random number value from the random number value storage circuit 531 of the random number circuit 503 (step S324). Further, the CPU 56 stores the read random R value in a storage area (special symbol determination buffer (special symbol holding memory 570)) corresponding to the value of the start winning memorized number (step S325). Further, when the random value R is stored in the buffer area, the CPU 56 stops outputting the output control signal SC to the random value storage circuit 531 and controls the random value storage circuit 531 to be in a non-readable (disabled) state (step). S326). In addition, the CPU 56 resets the interrupt execution number counter (step S327). Then, the CPU 56 sets the value of the random R stored in the predetermined buffer area to the head of the empty entry in the special figure holding memory 570 (step S328), and adds 1 to the count number of the start winning counter, thereby storing the start winning memory. The number is incremented by 1 (step S329).

ステップS321において始動入賞記憶するが最大値である4に達している場合、およびステップS322においてタイマ割込処理の実行回数が所定回数に達してない場合、そのまま始動口スイッチ通過処理を終了する。   If the start prize is stored in step S321 but the maximum value of 4 has been reached, and if the number of executions of the timer interrupt process has not reached the predetermined number in step S322, the start port switch passing process is terminated.

以上のように、始動口スイッチ通過処理において、乱数値記憶回路531からランダムRを読み出すにあたって、タイマ割込処理が所定回数実行されたこと(すなわち、タイマ割込処理が所定回数実行される間継続して入賞検出信号SSが入力されたこと)を条件に、乱数値記憶回路531から乱数を読み出す。そのため、乱数を読み出してから、乱数値記憶回路531に記憶される乱数の値が更新される前に再び乱数を読み出してしまうことを防止することができる。また、前回乱数値記憶回路531から読み出した乱数と同じ値の乱数を再び読み出してしまうことを防止することができる。   As described above, the timer interrupt process has been executed a predetermined number of times in reading the random R from the random value storage circuit 531 in the starting port switch passing process (that is, continued while the timer interrupt process is executed a predetermined number of times). The random number is read from the random value storage circuit 531 on the condition that the winning detection signal SS is input). Therefore, it is possible to prevent the random number from being read again after the random number is read and before the value of the random number stored in the random value storage circuit 531 is updated. Further, it is possible to prevent a random number having the same value as the random number read from the previous random number value storage circuit 531 from being read again.

次に、特別図柄プロセス処理における特別図柄通常処理(ステップS300)について説明する。図66は、特別図柄通常処理を示すフローチャートである。特別図柄通常処理において、遊技制御用マイクロコンピュータ560のCPU56は、特別図柄の変動を開始することができる状態のとき(例えば特別図柄プロセスフラグの値がステップS300を示す値となっている場合)には(ステップS380)、特図保留メモリ570から保留番号「1」に対応して格納されているランダムRの値を読み出す(ステップS381)。この場合、CPU56は、始動入賞カウンタのカウント数を1減算することで保留記憶数を1減らし、且つ、特図保留メモリ570の第2〜第4エントリ(保留番号「2」〜「4」)に格納されたランダムRの値を1エントリずつ上位にシフトする(ステップS382)。   Next, the special symbol normal process (step S300) in the special symbol process will be described. FIG. 66 is a flowchart showing special symbol normal processing. In the special symbol normal process, the CPU 56 of the game control microcomputer 560 can start the variation of the special symbol (for example, when the value of the special symbol process flag is a value indicating step S300). (Step S380), the random R value stored in correspondence with the hold number “1” is read from the special figure hold memory 570 (Step S381). In this case, the CPU 56 decrements the count of the start winning counter by 1 to reduce the reserved memory count by 1, and the second to fourth entries of the special figure hold memory 570 (hold numbers “2” to “4”). The value of random R stored in is shifted upward by one entry (step S382).

また、CPU56は、確変フラグがセットされているか否かを確認する(ステップS383)。すなわち、CPU56は、遊技状態が確変状態に制御されているか否かを確認する。確変フラグがセットされていない場合、CPU56は、遊技状態が確変状態以外の通常状態であると判断し、特別図柄表示装置8の表示結果を大当り図柄とするか否かを判定するために用いるテーブルとして、通常時大当り判定テーブル571a(図39(A)参照)を設定する(ステップS384)。また、確変フラグがセットされている場合、CPU56は、遊技状態が確変状態であると判断し、特別図柄表示装置8の表示結果を大当り図柄とするか否かを判定するために用いるテーブルとして、確変時大当り判定テーブル571b(図39(B)参照)を設定する(ステップS385)。   Further, the CPU 56 confirms whether or not the probability variation flag is set (step S383). That is, the CPU 56 confirms whether or not the gaming state is controlled to the certain change state. When the probability variation flag is not set, the CPU 56 determines that the gaming state is a normal state other than the probability variation state, and is a table used to determine whether or not the display result of the special symbol display device 8 is a jackpot symbol. The normal big hit determination table 571a (see FIG. 39A) is set (step S384). Further, when the probability change flag is set, the CPU 56 determines that the gaming state is a probability change state, and as a table used to determine whether or not the display result of the special symbol display device 8 is a jackpot symbol. A probability change big hit determination table 571b (see FIG. 39B) is set (step S385).

CPU56は、始動口スイッチ通過処理において所定のバッファ領域に格納したランダムRの値にもとづいて、特別図柄表示装置8の表示結果を大当り図柄とするか否かを判定する(ステップS386)。この場合、CPU56は、ステップS384で設定した通常時大当り判定テーブル571aまたはステップS385で設定した確変時大当り判定テーブル571bを用いて、大当りとするか否かを判定する。   The CPU 56 determines whether or not the display result of the special symbol display device 8 is a big hit symbol based on the random R value stored in the predetermined buffer area in the start port switch passing process (step S386). In this case, the CPU 56 uses the normal-time big hit determination table 571a set in step S384 or the probability change big hit determination table 571b set in step S385 to determine whether or not to win.

特別図柄表示装置8の表示結果を大当り図柄とすると決定すると、CPU56は、大当り状態であることを示す大当りフラグをオン状態にする(ステップS387)。また、特別図柄表示装置8の表示結果を大当り図柄としないと決定すると、CPU56は、大当りフラグをオフ状態にする(ステップS388)。そして、CPU56は、特別図柄プロセスフラグの値を特別図柄停止図柄設定処理に対応した値に更新する(ステップS389)。   If it is determined that the display result of the special symbol display device 8 is a jackpot symbol, the CPU 56 turns on a jackpot flag indicating that it is a jackpot state (step S387). If it is determined that the display result of the special symbol display device 8 is not a big hit symbol, the CPU 56 turns off the big hit flag (step S388). Then, the CPU 56 updates the value of the special symbol process flag to a value corresponding to the special symbol stop symbol setting process (step S389).

次に、タイマ割込処理について説明する。図67は、タイマ割込処理を示すフローチャートである。メイン処理の実行中に、具体的には、ステップS17〜S19のループ処理の実行中における割込許可になっている期間において、タイマ割込が発生すると、遊技制御用マイクロコンピュータ560のCPU56は、タイマ割込の発生に応じて起動されるタイマ割込処理を実行する。また、CPU56は、割込回数カウンタのカウント値を1加算する。タイマ割込処理において、CPU56は、まず、スイッチ回路58を介して、ゲートスイッチ32a、始動口スイッチ14a、カウントスイッチ23および入賞口スイッチ29a,30a,33a,39a等のスイッチの検出信号を入力し、各スイッチの入力を検出する(スイッチ処理:ステップS20)。具体的には、各スイッチの検出信号を入力する入力ポートの状態がオン状態であれば、各スイッチに対応して設けられているスイッチタイマの値を+1する。また、CPU56は、ステップS20の検出結果にもとづいて、各スイッチの入力状態を判定する入力判定処理を実行する(ステップS21)。   Next, the timer interrupt process will be described. FIG. 67 is a flowchart showing the timer interrupt process. When a timer interrupt occurs during execution of the main process, specifically, during a period in which the interrupt is permitted during the execution of the loop process of steps S17 to S19, the CPU 56 of the game control microcomputer 560 A timer interrupt process that is activated in response to the occurrence of a timer interrupt is executed. Further, the CPU 56 adds 1 to the count value of the interrupt counter. In the timer interrupt process, the CPU 56 first inputs detection signals of switches such as the gate switch 32a, the start port switch 14a, the count switch 23, and the winning port switches 29a, 30a, 33a, and 39a via the switch circuit 58. The input of each switch is detected (switch process: step S20). Specifically, if the state of the input port for inputting the detection signal of each switch is ON, the value of the switch timer provided corresponding to each switch is incremented by one. Further, the CPU 56 executes an input determination process for determining the input state of each switch based on the detection result of step S20 (step S21).

次に、CPU56は、乱数回路設定処理において所定の最終値までカウント値が更新されたときに初期値を更新する旨の設定がされてるか(ステップS157参照)を確認し、乱数回路503のカウンタ521に入力する初期値を更新する処理を行う(乱数回路初期値更新処理:ステップS22)。   Next, the CPU 56 checks whether the initial value is set to be updated when the count value is updated to a predetermined final value in the random number circuit setting process (see step S157), and the counter of the random number circuit 503 is checked. Processing for updating the initial value input to 521 is performed (random circuit initial value updating processing: step S22).

次に、遊技制御に用いられる各判定用乱数を生成するための各カウンタのカウント値を更新する処理を行う(ステップS23)。また、CPU56は、初期値用乱数を生成するためのカウンタのカウント値を更新する処理を行う(初期値用乱数更新処理:ステップS24)。さらに、CPU56は、表示用乱数を生成するためのカウンタのカウント値を更新する処理を行う(表示用乱数更新処理:ステップS25)。   Next, a process of updating the count value of each counter for generating each determination random number used for game control is performed (step S23). Further, the CPU 56 performs a process of updating the count value of the counter for generating the initial value random number (initial value random number update process: step S24). Further, the CPU 56 performs a process of updating the count value of the counter for generating the display random number (display random number update process: step S25).

ステップS23では、CPU56は、例えば、大当り図柄決定用乱数や、普通図柄当り判定用乱数、確変決定用乱数、確変終了決定用乱数等の乱数を生成するためのカウンタのカウントアップ(1加算)を行う。すなわち、それらが判定用乱数であり、それら以外の乱数が表示用乱数または初期値用乱数である。また、遊技効果を高めるために、上記に示す乱数以外の普通図柄に関する乱数等も用いられていてもよい。   In step S23, the CPU 56 counts up (adds 1) a counter for generating random numbers such as a jackpot symbol determining random number, a normal symbol determining random number, a probability variation determining random number, a probability variation determining random number, and the like. Do. That is, they are determination random numbers, and other random numbers are display random numbers or initial value random numbers. Further, in order to enhance the gaming effect, random numbers related to ordinary symbols other than the random numbers shown above may be used.

判定用乱数更新処理、初期値更新処理および表示用乱数更新処理を行うと、CPU56は、乱数回路503のカウンタ521が出力するカウント値の順列をカウント値順列変更回路523に変更させるカウント値順列変更処理を行う(ステップS26)。この実施の形態では、乱数回路設定処理のステップS158でカウント値順列変更フラグがセットされているか否かによって、カウント値順列変更処理を実行するか否かが決定されている。そして、CPU56は、カウント値順列変更フラグがセットされていることにもとづいて、カウント値順列変更処理を実行する。その後、CPU56は、割込許可状態に設定し(ステップS27)、処理を終了する。   When the determination random number update process, the initial value update process, and the display random number update process are performed, the CPU 56 causes the count value permutation change circuit 523 to change the count value permutation output by the counter 521 of the random number circuit 503. Processing is performed (step S26). In this embodiment, whether or not to execute the count value permutation change process is determined depending on whether or not the count value permutation change flag is set in step S158 of the random number circuit setting process. Then, the CPU 56 executes the count value permutation change process based on the fact that the count value permutation change flag is set. Thereafter, the CPU 56 sets the interrupt permitted state (step S27) and ends the process.

次に、タイマ割込処理におけるスイッチ処理(ステップS20)を説明する。この実施の形態では、入賞検出またはゲート通過に関わる各スイッチの検出信号のオン状態が所定時間継続すると、確かにスイッチがオンしたと判定されスイッチオンに対応した処理が開始される。図68は、スイッチ処理で使用されるRAM55に形成される各2バイトのバッファを示す説明図である。前回ポートバッファは、前回(例えば2ms前)のスイッチオン/オフの判定結果が格納されるバッファである。ポートバッファは、今回入力したポート0の内容が格納されるバッファである。スイッチオンバッファは、スイッチのオンが検出された場合に対応ビットが1に設定され、スイッチのオフが検出された場合に対応ビットが0に設定されるバッファである。   Next, the switch process (step S20) in the timer interrupt process will be described. In this embodiment, when the ON state of the detection signal of each switch related to winning detection or gate passage continues for a predetermined time, it is determined that the switch is surely turned on, and processing corresponding to the switch on is started. FIG. 68 is an explanatory diagram showing each 2-byte buffer formed in the RAM 55 used in the switching process. The previous port buffer is a buffer that stores the previous switch-on / off determination result (for example, 2 ms before). The port buffer is a buffer in which the contents of port 0 inputted this time are stored. The switch-on buffer is a buffer in which the corresponding bit is set to 1 when switch on is detected and the corresponding bit is set to 0 when switch off is detected.

図69は、遊技制御処理におけるステップS20のスイッチ処理の処理例を示すフローチャートである。スイッチ処理において、遊技制御用マイクロコンピュータ560は、まず、入力ポート0,1(図42参照)に入力されているデータを入力し(ステップS101)、入力したデータをポートバッファにセットする(ステップS102)。   FIG. 69 is a flowchart illustrating a processing example of the switch processing in step S20 in the game control processing. In the switch process, the game control microcomputer 560 first inputs data input to the input ports 0 and 1 (see FIG. 42) (step S101), and sets the input data in the port buffer (step S102). ).

次いで、RAM55に形成されるウェイトカウンタの初期値をセットし(ステップS103)、ウェイトカウンタの値が0になるまで、ウェイトカウンタの値を1ずつ減算する(ステップS104,S105)。   Next, the initial value of the weight counter formed in the RAM 55 is set (step S103), and the value of the weight counter is decremented by 1 until the value of the weight counter becomes 0 (steps S104 and S105).

ウェイトカウンタの値が0になると、再度、入力ポート0,1のデータを入力し(ステップS106)、入力したデータとポートバッファにセットされているデータとの間で、ビット毎に論理積をとる(ステップS107)。そして、論理積の演算結果を、ポートバッファにセットする(ステップS108)。ステップS103〜S108の処理によって、ほぼ[ウェイトカウンタの初期値×(ステップS104,S105の処理時間)]の時間間隔を置いて入力ポート0,1から入力した2回の入力データのうち、2回とも「1」になっているビットのみが、ポートバッファにおいて「1」になる。つまり、所定期間としての[ウェイトカウンタの初期値×(ステップS104,S105の処理時間)]だけスイッチの検出信号のオン状態が継続すると、ポートバッファにおける対応するビットが「1」になる。   When the value of the wait counter reaches 0, the data of the input ports 0 and 1 are input again (step S106), and a logical product is obtained for each bit between the input data and the data set in the port buffer. (Step S107). Then, the logical product operation result is set in the port buffer (step S108). Of the two pieces of input data input from the input ports 0 and 1 with a time interval of approximately [initial value of weight counter × (processing time of steps S104 and S105)] by the processing of steps S103 to S108, twice Only the bits that are both “1” become “1” in the port buffer. That is, if the ON state of the switch detection signal continues for the predetermined period [initial value of wait counter × (processing time of steps S104 and S105)], the corresponding bit in the port buffer becomes “1”.

さらに、遊技制御用マイクロコンピュータ560は、前回ポートバッファにセットされているデータとポートバッファにセットされているデータとの間で、ビット毎に排他的論理和をとる(ステップS109)。排他的論理和の演算結果において、前回(例えば2ms前)のスイッチオン/オフの判定結果と、今回オンと判定されたスイッチオン/オフの判定結果とが異なっているスイッチに対応したビットが「1」になる。遊技制御用マイクロコンピュータ560は、さらに、排他的論理和の演算結果と、ポートバッファにセットされているデータとの間で、ビット毎に論理積をとる(ステップS110)。この結果、前回のスイッチオン/オフの判定結果と今回オンと判定されたスイッチオン/オフの判定結果とが異なっているスイッチに対応したビット(排他的論理和演算結果による)のうち、今回オンと判定されたスイッチに対応したビット(論理積演算による)のみが「1」として残る。   Further, the game control microcomputer 560 performs exclusive OR for each bit between the data previously set in the port buffer and the data set in the port buffer (step S109). In the result of the exclusive OR operation, the bit corresponding to the switch for which the previous switch-on / off determination result (for example, 2 ms before) and the switch-on / off determination result determined to be on this time are different is “ 1 ”. The game control microcomputer 560 further performs a logical product for each bit between the exclusive OR operation result and the data set in the port buffer (step S110). As a result, of the bits corresponding to the switches for which the previous switch on / off determination result and the switch on / off determination result determined to be on this time are different (according to the exclusive OR operation result), the current on Only the bit corresponding to the switch determined to be (by AND operation) remains as “1”.

そして、遊技制御用マイクロコンピュータ560は、ステップS110における論理積の演算結果をスイッチオンバッファにセットし(ステップS111)、ステップS108における演算結果がセットされているポートバッファの内容を前回ポートバッファにセットする(ステップS112)。   Then, the game control microcomputer 560 sets the logical product calculation result in step S110 in the switch-on buffer (step S111), and sets the contents of the port buffer in which the calculation result in step S108 is set in the previous port buffer. (Step S112).

以上の処理によって、所定期間継続してオン状態であったスイッチのうち、前回(例えば2ms前)のスイッチオン/オフの判定結果がオフであったスイッチ、すなわち、オフ状態からオン状態に変化したスイッチに対応したビットが、スイッチオンバッファにおいて「1」になっている。   Through the above processing, among the switches that have been in the on state for a predetermined period of time, the switch on / off determination result of the previous time (for example, 2 ms ago) was off, that is, the switch has changed from the off state to the on state. The bit corresponding to the switch is “1” in the switch-on buffer.

次に、タイマ割込処理における入力判定処理(ステップS21)を説明する。入力判定処理では、図70に示す賞球コマンド出力カウンタ処理テーブルが使用される。賞球コマンド出力カウンタ処理テーブルは、ROM54に設定されている。賞球コマンド出力カウンタ処理テーブルの先頭アドレスには処理数(この例では「6」)が設定され、その後に、スイッチオンバッファ(2バイトのスイッチオンバッファのうちの入力ポート0に対応する方)の下位アドレス、入賞により賞球を払い出すことになる入賞口の各スイッチについてのスイッチ入力ビット判定値、賞球コマンド出力カウンタが、入賞口の各スイッチのそれぞれに対応して順次設定されている。なお、スイッチ入力ビット判定値は、入力ポート0における各スイッチの検出信号が入力されるビットに対応した値である。また、スイッチオンバッファの上位アドレスは固定的な値(例えば7F(H))である。また、賞球コマンド出力カウンタ処理テーブルにおいて、6つのスイッチオンバッファの下位アドレスのそれぞれには、同じデータが設定されている。なお、この実施の形態では、ROM54およびRAM55のアドレスは16ビットで指定される。   Next, the input determination process (step S21) in the timer interrupt process will be described. In the input determination process, a prize ball command output counter process table shown in FIG. 70 is used. The prize ball command output counter processing table is set in the ROM 54. The number of processes (“6” in this example) is set at the start address of the prize ball command output counter processing table, and then the switch-on buffer (the one corresponding to input port 0 of the 2-byte switch-on buffer) The lower address of, the switch input bit judgment value and the prize ball command output counter for each switch of the prize opening that will pay out the prize ball by winning are set in correspondence with each switch of the prize opening. . The switch input bit determination value is a value corresponding to a bit to which a detection signal of each switch at the input port 0 is input. The upper address of the switch-on buffer is a fixed value (for example, 7F (H)). In the prize ball command output counter processing table, the same data is set in each of the lower addresses of the six switch-on buffers. In this embodiment, the addresses of the ROM 54 and the RAM 55 are designated by 16 bits.

図71および図72は、入力判定処理を示すフローチャートである。入力判定処理において、CPU56は、賞球コマンド出力カウンタ処理テーブルの先頭アドレスをポインタにセットする(ステップS2111)。そして、ポインタが指すアドレスのデータ(この場合には処理数)をロードする(ステップS2112)。次に、スイッチオンバッファの上位アドレス(8ビット)を2バイトのチェックポインタの上位1バイトにセットする(ステップS2113)。   71 and 72 are flowcharts showing the input determination process. In the input determination process, the CPU 56 sets the start address of the prize ball command output counter process table in the pointer (step S2111). Then, the data at the address pointed to by the pointer (in this case, the number of processes) is loaded (step S2112). Next, the upper address (8 bits) of the switch-on buffer is set in the upper 1 byte of the 2-byte check pointer (step S2113).

そして、ポインタの値を1増やし(ステップS2114)、ポインタが指す賞球コマンド出力カウンタ処理テーブルのデータ(この場合にはスイッチオンバッファの下位アドレス)をチェックポインタの下位1バイトにセットした後(ステップS2115)、ポインタの値を1増やす(ステップS2116)。次いで、チェックポインタが指すアドレスのデータ、すなわちスイッチオンバッファの内容をレジスタにロードし(ステップS2117)、ロードした内容と、ポインタが指す賞球コマンド出力カウンタ処理テーブルのデータ(この場合にはスイッチ入力ビット判定値)との論理積をとる(ステップS2118)。この結果、スイッチオンバッファの内容がロードされたレジスタには、検査対象としているスイッチの検出信号に対応したビット以外の7ビットが0になる。そして、ポインタの値を1増やす(ステップS2119)。   Then, the pointer value is incremented by 1 (step S2114), and the data of the prize ball command output counter processing table pointed to by the pointer (in this case, the lower address of the switch-on buffer) is set in the lower 1 byte of the check pointer (step S2114). In step S2115, the pointer value is incremented by 1 (step S2116). Next, the address data pointed to by the check pointer, that is, the contents of the switch-on buffer is loaded into the register (step S2117), and the loaded contents and the data of the prize ball command output counter processing table pointed to by the pointer (in this case, the switch input) The logical product with the bit determination value) is calculated (step S2118). As a result, 7 bits other than the bit corresponding to the detection signal of the switch to be inspected become 0 in the register loaded with the contents of the switch-on buffer. Then, the pointer value is increased by 1 (step S2119).

ステップS2118における演算結果が0でなれば、すなわち、検査対象のスイッチの検出信号がオン状態であれば(ステップS2120)、ポインタが指す賞球コマンド出力カウンタ(賞球コマンド出力カウンタ処理テーブルのデータ)のカウント値をロードする(ステップS2121)。また、CPU56は、ロードしたカウント値に1を加算する(ステップS2122)。   If the calculation result in step S2118 is 0, that is, if the detection signal of the switch to be inspected is on (step S2120), the prize ball command output counter pointed to by the pointer (data in the prize ball command output counter processing table) Is loaded (step S2121). Further, the CPU 56 adds 1 to the loaded count value (step S2122).

次いで、CPU56は、加算結果が256であるか否かを確認する(ステップS2123)。加算結果が256でなければ(すなわち、255以下であれば)、CPU56は、ポインタが指す賞球コマンド出力カウンタに加算結果をストアする(ステップS2124)。加算結果が256であれば、CPU56は、ポインタが指す賞球コマンド出力カウンタに加算結果をストアすることなく、ステップS2125に移行する。   Next, the CPU 56 checks whether or not the addition result is 256 (step S2123). If the addition result is not 256 (that is, 255 or less), the CPU 56 stores the addition result in the prize ball command output counter pointed to by the pointer (step S2124). If the addition result is 256, the CPU 56 proceeds to step S2125 without storing the addition result in the prize ball command output counter pointed to by the pointer.

この実施の形態では、各賞球コマンド出力カウンタのカウント値の最大値が255に設定されている。そのため、ステップS2123,S2124の処理では、カウント値が255に達するまでは、入賞口への遊技球の入賞を検出する毎に、賞球コマンド出力カウンタのカウント値が1ずつ加算される。そして、カウント値が255に達すると、入賞口への遊技球の入賞を検出しても、賞球コマンド出力カウンタのカウント値は更新されない。   In this embodiment, the maximum value of each prize ball command output counter is set to 255. Therefore, in the processing of steps S2123 and S2124, the count value of the prize ball command output counter is incremented by 1 each time a winning of a game ball to the prize opening is detected until the count value reaches 255. When the count value reaches 255, the count value of the prize ball command output counter is not updated even if the winning of the game ball to the prize opening is detected.

また、この実施の形態では、CPU56は、賞球コマンド出力カウンタのカウント値をカウントアップすることによって、払い出すべき賞球数を特定可能なデータを記憶手段に記憶させる。なお、CPU56は、例えば、払い出すべき賞球数を所定のバッファに直接記憶させるようにしてもよい。また、CPU56は、賞球数そのものを記憶させるのではなく、例えば、払い出すべき賞球数を示すデータを所定のバッファに記憶させるようにしてもよい。この場合、CPU56は、例えば、賞球数3に対してデータ「01」を記憶させ、賞球数10に対してデータ「02」を記憶させる等の制御を行ってもよい。   In this embodiment, the CPU 56 counts up the count value of the prize ball command output counter to store data that can specify the number of prize balls to be paid out in the storage means. For example, the CPU 56 may directly store the number of prize balls to be paid out in a predetermined buffer. Further, the CPU 56 may store data indicating the number of prize balls to be paid out in a predetermined buffer, for example, instead of storing the number of prize balls. In this case, for example, the CPU 56 may perform control such as storing data “01” for the number of winning balls 3 and storing data “02” for the number of winning balls 10.

ステップS2125では処理数を1減らし、処理数が0でなければステップS2114に戻る(ステップS2126)。処理数が0であれば、CPU56は、総賞球数格納バッファの内容をロードし(ステップS2127)、スイッチオンバッファの内容をレジスタにロードする(ステップS2128)。また、CPU56は、ロードしたスイッチオンバッファの内容と、払出個数カウントスイッチのスイッチ入力ビット判定値との論理積をとる(ステップS2129)。この結果、スイッチオンバッファの内容がロードされたレジスタには、検査対象としている払出個数カウントスイッチの検出信号に対応したビット以外の7ビットが0になる。   In step S2125, the number of processes is reduced by 1, and if the number of processes is not 0, the process returns to step S2114 (step S2126). If the number of processes is 0, the CPU 56 loads the contents of the total prize-ball number storage buffer (step S2127), and loads the contents of the switch-on buffer to the register (step S2128). Further, the CPU 56 calculates the logical product of the contents of the loaded switch-on buffer and the switch input bit determination value of the payout number count switch (step S2129). As a result, in the register loaded with the contents of the switch-on buffer, 7 bits other than the bit corresponding to the detection signal of the payout number count switch to be inspected become 0.

ステップS2129における演算結果が0でなれば、すなわち、検査対象の払出個数カウントスイッチの検出信号がオン状態であれば(ステップS2130)、CPU56は、ロードした総賞球数格納バッファの内容から1を減算する(ステップS2131)。そして、CPU56は、総賞球数格納バッファに減算結果をストアし(ステップS2132)、処理を終了する。   If the calculation result in step S2129 is not 0, that is, if the detection signal of the payout number count switch to be inspected is on (step S2130), the CPU 56 calculates 1 from the contents of the loaded total prize-ball number storage buffer. Subtraction is performed (step S2131). Then, the CPU 56 stores the subtraction result in the total winning ball number storage buffer (step S2132) and ends the process.

図73は、総賞球数格納バッファに格納される総賞球数の加算処理および減算処理が行われるタイミングの一例を示すタイミング図である。図73に示すように、入賞検出スイッチが遊技球の入賞を検出したあとに、遊技制御用マイクロコンピュータ560のCPU56によってタイマ割込処理が実行されると、入力判定処理のステップS2111〜S2126の処理が実行されることによって、各賞球コマンド出力カウンタのカウント値がカウントアップされる。次いで、タイマ割込処理を終了してメイン処理に戻ると、賞球個数コマンド送信処理が実行されることによって、カウントアップ後のカウント値にもとづいて賞球個数コマンドが払出制御基板37に送信される。そして、賞球ACK待ち処理が実行されることによって、送信された賞球個数コマンドに対応する賞球個数が総賞球数格納バッファに加算される。   FIG. 73 is a timing chart showing an example of the timing at which the total prize ball number addition process and the subtraction process stored in the total prize ball number storage buffer are performed. As shown in FIG. 73, when the timer interrupt process is executed by the CPU 56 of the game control microcomputer 560 after the winning detection switch detects the winning of the game ball, the process of steps S2111 to S2126 of the input determination process Is executed, the count value of each prize ball command output counter is counted up. Next, when the timer interruption process is terminated and the process returns to the main process, a prize ball number command transmission process is executed, whereby a prize ball number command is transmitted to the payout control board 37 based on the count value after counting up. The Then, by executing the winning ball ACK waiting process, the winning ball number corresponding to the transmitted winning ball number command is added to the total winning ball number storage buffer.

また、図73に示すように、払出個数カウントスイッチが賞球の払い出しを検出したあとに、CPU56によってタイマ割込処理が実行されると、入力判定処理のステップS2127〜S2132の処理が実行されることによって、総賞球数格納バッファが格納する総賞球数から1減算される。この場合、賞球ACK待ち処理の賞球加算処理(ステップS1281〜S1285の処理)が実行されている間は割込禁止状態に設定されているので、タイマ割込処理は実行されないことになる。そのため、賞球加算処理の実行中に払出個数カウントスイッチが賞球の払い出しを検出したとしても、総賞球数格納バッファが格納する総賞球数の減算処理は実行されない。賞球加算処理を終了し再び割込許可状態に設定されると、タイマ割込処理が実行され、払出個数カウントスイッチの検出信号にもとづいて、総賞球数格納バッファが格納する総賞球数から1減算される。   As shown in FIG. 73, when the CPU 56 executes a timer interrupt process after the payout number count switch detects the payout of a prize ball, the processes of steps S2127 to S2132 of the input determination process are executed. Thus, 1 is subtracted from the total number of winning balls stored in the total winning ball number storage buffer. In this case, the timer interruption process is not executed since the interruption prohibited state is set while the prize ball addition process (the processes of steps S1281 to S1285) of the prize ball ACK waiting process is being executed. Therefore, even if the payout number counting switch detects the payout of the winning ball during the winning ball addition process, the subtraction process of the total winning ball number stored in the total winning ball number storage buffer is not executed. When the winning ball addition process is completed and the interrupt enabled state is set again, the timer interrupt process is executed, and the total number of winning balls stored in the total winning ball number storage buffer is based on the detection signal of the payout number count switch. 1 is subtracted from.

次に、タイマ割込処理における乱数回路初期値更新処理(ステップS22)について説明する。図74は、乱数回路初期値更新処理を示すフローチャートである。乱数回路初期値更新処理において、CPU56は、乱数回路503のカウンタ521が出力するカウント値Cを最終値まで更新した旨を示す通知信号の状態を確認する(ステップS220)。通知信号がオン状態になっていることを検出した場合には、CPU56は、初期値更新フラグがセットされているか否かを確認する(ステップS221)。すなわち、CPU56は、乱数回路設定処理において、所定の最終値までカウント値が更新されたときに初期値を更新する旨の設定がなされたか否か(ステップS157参照)を確認する。   Next, the random number circuit initial value update process (step S22) in the timer interrupt process will be described. FIG. 74 is a flowchart showing random number circuit initial value update processing. In the random number circuit initial value update process, the CPU 56 checks the state of the notification signal indicating that the count value C output from the counter 521 of the random number circuit 503 has been updated to the final value (step S220). When it is detected that the notification signal is in the on state, the CPU 56 checks whether or not the initial value update flag is set (step S221). That is, in the random number circuit setting process, the CPU 56 checks whether or not the setting for updating the initial value is made when the count value is updated to a predetermined final value (see step S157).

初期値更新フラグがセットされている場合、CPU56は、乱数回路503のカウンタ521が所定の最終値までカウント値を更新したときに、カウンタ521に入力する初期値を更新すると判断する。また、初期値更新フラグがセットされている場合、CPU56は、初期値変更フラグがセットされているか否かを確認する(ステップS222)。すなわち、CPU56は、カウント値の初期値が現在変更されているか否か(すなわち、遊技制御用マイクロコンピュータ560のIDナンバにもとづく値に変更されているか否か)を判断する。   When the initial value update flag is set, the CPU 56 determines to update the initial value input to the counter 521 when the counter 521 of the random number circuit 503 updates the count value to a predetermined final value. When the initial value update flag is set, the CPU 56 checks whether or not the initial value change flag is set (step S222). That is, the CPU 56 determines whether or not the initial value of the count value is currently changed (that is, whether or not it is changed to a value based on the ID number of the game control microcomputer 560).

初期値変更フラグがセットされている(すなわち、遊技制御用マイクロコンピュータ560のIDナンバにもとづく値に初期値が現在変更されている)場合、CPU56は、カウンタ521に入力する初期値を、遊技制御用マイクロコンピュータ560のIDナンバにもとづく値から元の値(例えば、「1」)にもどす(ステップS223)。そして、CPU56は、初期値変更フラグをリセットし(ステップS224)、初期値更新処理を終了する。   When the initial value change flag is set (that is, when the initial value is currently changed based on the ID number of the game control microcomputer 560), the CPU 56 uses the initial value input to the counter 521 as the game control. The value based on the ID number of the microcomputer 560 is returned to the original value (for example, “1”) (step S223). Then, the CPU 56 resets the initial value change flag (step S224) and ends the initial value update process.

初期値変更フラグがセットされていない(すなわち、初期値が現在変更されていない)場合、CPU56は、カウンタ521に入力する初期値を、遊技制御用マイクロコンピュータ560のIDナンバにもとづく値に変更する(ステップS225)。この場合、例えば、遊技制御用マイクロコンピュータ560のIDナンバが「100」であるとすると、カウンタ521に入力する初期値を、IDナンバ「100」に所定値「100」を加算して求めた演算値「200」に変更する。また、例えば、カウンタ521に入力する初期値を、IDナンバ「100」に所定値「50」を減算して求めた演算値「50」に変更する。そして、CPU56は、初期値変更フラグをセットし(ステップS226)、初期値更新処理を終了する。   If the initial value change flag is not set (that is, the initial value is not currently changed), the CPU 56 changes the initial value input to the counter 521 to a value based on the ID number of the game control microcomputer 560. (Step S225). In this case, for example, if the ID number of the game control microcomputer 560 is “100”, the initial value input to the counter 521 is calculated by adding a predetermined value “100” to the ID number “100”. Change to the value “200”. Further, for example, the initial value input to the counter 521 is changed to the calculated value “50” obtained by subtracting the predetermined value “50” from the ID number “100”. Then, the CPU 56 sets an initial value change flag (step S226) and ends the initial value update process.

なお、12ビット乱数回路503aおよび16ビット乱数回路503bの両方を設定した場合、ステップS225において、CPU56は、一方の乱数回路(例えば、12ビット乱数回路503a)から読み込んだ乱数を所定値としてIDナンバに加算して、カウンタ521に入力する初期値を求めてもよい。そして、CPU56は、他の一方(例えば、16ビット乱数回路503b)から読み込んだ乱数を、大当り判定用の乱数として用いてもよい。   When both the 12-bit random number circuit 503a and the 16-bit random number circuit 503b are set, in step S225, the CPU 56 sets the random number read from one random number circuit (for example, the 12-bit random number circuit 503a) as a predetermined value as an ID number. The initial value input to the counter 521 may be obtained. Then, the CPU 56 may use a random number read from the other one (for example, a 16-bit random number circuit 503b) as a random number for determining the big hit.

なお、CPU56は、ステップS225においてカウンタ521に入力する初期値を更新する際、乱数回路503の比較器522の乱数最大値設定レジスタ535の値を確認し、IDナンバにもとづいて設定された値が乱数最大値以上であるか否かを判断する。そして、IDナンバにもとづいて設定された値が乱数最大値以上であると判断すると、CPU56は、カウンタ521に入力する初期値を所定値のまま更新しない(例えば、所定値「0」のまま更新しない)。そのようにすることによって、カウント値の初期値が乱数最大値以上の値に設定されてしまう事態を防止することができる。   When updating the initial value input to the counter 521 in step S225, the CPU 56 checks the value of the random number maximum value setting register 535 of the comparator 522 of the random number circuit 503, and the value set based on the ID number is determined. It is determined whether or not it is greater than the maximum random number. When determining that the value set based on the ID number is equal to or greater than the maximum random number, the CPU 56 does not update the initial value input to the counter 521 with a predetermined value (for example, updates with the predetermined value “0”). do not do). By doing so, it is possible to prevent a situation where the initial value of the count value is set to a value equal to or greater than the random number maximum value.

なお、ステップS220において通知信号がオフ状態であると判断した場合、およびステップS221において初期値更新フラグがセットされていないと判断した場合、CPU56は、カウンタ521に入力する初期値を更新することなく、そのまま乱数回路初期値更新処理を終了し、ステップS23に移行する。   If it is determined in step S220 that the notification signal is in the OFF state, or if it is determined in step S221 that the initial value update flag is not set, the CPU 56 does not update the initial value input to the counter 521. Then, the random number circuit initial value update process is finished as it is, and the routine goes to Step S23.

次に、タイマ割込処理におけるカウント値順列変更処理(ステップS26)について説明する。図75は、カウント値順列変更処理を示すフローチャートである。CPU56は、カウント値順列変更プログラム554に従って処理を実行することによって、カウント値順列変更処理を行う。カウント値順列変更処理において、CPU56は、乱数回路503のカウンタ521が出力するカウント値Cを最終値まで更新した旨を示す通知信号の状態を確認する(ステップS241)。通知信号がオン状態になっていることを検出した場合には、CPU56は、カウント値順列変更フラグがセットされているか否かを確認する(ステップS242)。すなわち、CPU56は、乱数回路設定処理において、所定の最終値までカウント値が更新されたときにカウンタ521が更新するカウント値の順列を変更する旨の設定がなされたか否か(ステップS158参照)を確認する。   Next, the count value permutation change process (step S26) in the timer interrupt process will be described. FIG. 75 is a flowchart showing the count value permutation changing process. The CPU 56 performs the count value permutation change process by executing the process according to the count value permutation change program 554. In the count value permutation change process, the CPU 56 checks the state of the notification signal indicating that the count value C output from the counter 521 of the random number circuit 503 has been updated to the final value (step S241). When it is detected that the notification signal is in the on state, the CPU 56 checks whether or not the count value permutation change flag is set (step S242). That is, the CPU 56 determines whether or not the setting for changing the permutation of the count values updated by the counter 521 when the count values are updated to a predetermined final value has been made in the random number circuit setting process (see step S158). Check.

カウント値順列変更フラグがセットされている場合、CPU56は、乱数回路503のカウンタ521が所定の最終値までカウント値を更新したときに、カウンタ521が更新するカウント値の順列を変更すると判断する。そして、CPU56は、カウント値順列変更レジスタ536にカウント値順列変更データ「01h」を書き込む(ステップS243)。すなわち、CPU56は、カウント値順列変更データ「01h」を書き込むことによって、乱数値記憶回路531に入力されるカウント値Cの順列をカウント値順列変更回路523に変更させる。   When the count value permutation change flag is set, the CPU 56 determines that the permutation of the count values updated by the counter 521 is changed when the counter 521 of the random number circuit 503 updates the count value to a predetermined final value. Then, the CPU 56 writes the count value permutation change data “01h” in the count value permutation change register 536 (step S243). That is, the CPU 56 causes the count value permutation change circuit 523 to change the permutation of the count values C input to the random value storage circuit 531 by writing the count value permutation change data “01h”.

以上のように、カウント値順列変更処理において、乱数を所定の最終値まで更新したときに、カウンタ521が更新するカウント値の順列を変更するので、乱数回路503が生成する乱数のランダム性をより向上させることができる。   As described above, in the count value permutation change process, when the random number is updated to a predetermined final value, the permutation of the count value updated by the counter 521 is changed, so that the randomness generated by the random number circuit 503 is more random. Can be improved.

次に、払出制御手段(払出制御用マイクロコンピュータ370)の動作を説明する。図76は、払出制御手段における出力ポートの割り当ての例を示す説明図である。図76に示すように、出力ポート0は、ステッピングモータによる払出モータ289に供給される各相の信号と、払出個数カウントスイッチ301の検出信号とを出力するための出力ポートである。すなわち、払出個数カウントスイッチ301の検出信号は、払出制御用マイクロコンピュータ370を経由して出力ポート0から主基板31に出力される。また、出力ポート1は、球切れLED52、および賞球LED51と、遊技機外部に出力される賞球中信号、賞球情報、球貸し情報および遊技機エラー状態信号を出力するための出力ポートである。出力ポート2は、7セグメントLEDによるエラー表示LED374の各セグメント出力の出力ポートである。   Next, the operation of the payout control means (the payout control microcomputer 370) will be described. FIG. 76 is an explanatory diagram showing an example of output port assignment in the payout control means. As shown in FIG. 76, the output port 0 is an output port for outputting a signal of each phase supplied to the payout motor 289 by the stepping motor and a detection signal of the payout number count switch 301. That is, the detection signal of the payout number count switch 301 is output from the output port 0 to the main board 31 via the payout control microcomputer 370. The output port 1 is an output port for outputting a ball-out LED 52, a prize ball LED 51, a prize ball in-game signal, prize ball information, ball rental information, and a gaming machine error status signal output to the outside of the gaming machine. is there. The output port 2 is an output port of each segment output of the error display LED 374 by 7 segment LED.

なお、払出制御基板37には、図76には示されていないが、カードユニット50へのEXS信号およびPRDY信号を出力するための出力ポート3も設けられている。   Although not shown in FIG. 76, the payout control board 37 is also provided with an output port 3 for outputting an EXS signal and a PRDY signal to the card unit 50.

図77は、払出制御手段における入力ポートのビット割り当ての例を示す説明図である。図77に示すように、ビット4には、主基板31からの接続確認信号が入力される。また、ビット6,7には、それぞれ、球切れスイッチ187の検出信号、および払出モータ位置センサ295の検出信号が入力される。また、入力ポート1のビット1〜3には、それぞれ、払出個数カウントスイッチ301の検出信号、エラー解除スイッチ375からの操作信号、満タンスイッチ48の検出信号が入力される。入力ポート1のビット4〜6には、それぞれ、カードユニット50からのVL信号、BRDY信号、BRQ信号が入力される。入力ポート2には、電源基板910からのクリアスイッチ921の出力信号、および電源断信号が入力される。   FIG. 77 is an explanatory diagram showing an example of bit assignment of input ports in the payout control means. As shown in FIG. 77, a connection confirmation signal from the main board 31 is input to the bit 4. In addition, the detection signals of the ball break switch 187 and the detection signal of the payout motor position sensor 295 are input to the bits 6 and 7, respectively. In addition, the detection signal of the payout number count switch 301, the operation signal from the error release switch 375, and the detection signal of the full switch 48 are input to bits 1 to 3 of the input port 1, respectively. The VL signal, the BRDY signal, and the BRQ signal from the card unit 50 are input to bits 4 to 6 of the input port 1, respectively. The input port 2 receives the output signal of the clear switch 921 from the power supply board 910 and the power-off signal.

次に、払出制御手段の動作について説明する。図78は、払出制御手段が実行するメイン処理を示すフローチャートである。メイン処理では、払出制御用マイクロコンピュータ370の払出制御用CPU371は、まず、必要な初期設定を行う。すなわち、払出制御用CPU371は、まず、割込禁止に設定する(ステップS701)。次に、割込モードを割込モード2に設定し(ステップS702)、スタックポインタにスタックポインタ指定アドレスを設定する(ステップS703)。また、払出制御用CPU371は、内蔵デバイスレジスタの設定を行い(ステップS704)、CTCおよびPIOの設定を行う(ステップS705)を行った後に、RAMをアクセス可能状態に設定する(ステップS706)。また、賞球未払出個数カウンタ初期値として0000(H)をセットする(ステップS707)。   Next, the operation of the payout control means will be described. FIG. 78 is a flowchart showing main processing executed by the payout control means. In the main process, the payout control CPU 371 of the payout control microcomputer 370 first performs necessary initial settings. That is, the payout control CPU 371 first sets the interruption prohibition (step S701). Next, the interrupt mode is set to interrupt mode 2 (step S702), and a stack pointer designation address is set to the stack pointer (step S703). The payout control CPU 371 sets the internal device register (step S704), sets the CTC and PIO (step S705), and then sets the RAM in an accessible state (step S706). Further, 0000 (H) is set as an initial value of the award ball unpaid number counter (step S707).

この実施の形態では、内蔵CTCのうちの一つのチャネルがタイマモードで使用される。従って、ステップS704の内蔵デバイスレジスタの設定処理およびステップS705の処理において、使用するチャネルをタイマモードに設定するためのレジスタ設定、割込発生を許可するためのレジスタ設定および割込ベクタを設定するためのレジスタ設定が行われる。そして、そのチャネルによる割込がタイマ割込として用いられる。タイマ割込を例えば2ms毎に発生させたい場合は、初期値として2msに相当する値が所定のレジスタ(時間定数レジスタ)に設定される。   In this embodiment, one channel of the built-in CTC is used in the timer mode. Accordingly, in the built-in device register setting process in step S704 and the process in step S705, register setting for setting the channel to be used to timer mode, register setting for permitting interrupt generation, and setting an interrupt vector. The register is set. The interrupt by the channel is used as a timer interrupt. For example, when it is desired to generate a timer interrupt every 2 ms, a value corresponding to 2 ms is set as an initial value in a predetermined register (time constant register).

なお、タイマモードに設定されたチャネル(この実施の形態ではチャネル3)に設定される割込ベクタは、タイマ割込処理の先頭アドレスに相当するものである。具体的は、Iレジスタに設定された値と割込ベクタとでタイマ割込処理の先頭アドレスが特定される。タイマ割込処理では、払出手段を制御する払出制御処理(少なくとも主基板からの賞球払出に関する指令信号に応じて球払出装置97を駆動する処理を含み、球貸し要求に応じて球払出装置97を駆動する処理が含まれていてもよい。)が実行される。   The interrupt vector set for the channel set to the timer mode (channel 3 in this embodiment) corresponds to the start address of the timer interrupt process. Specifically, the start address of the timer interrupt process is specified by the value set in the I register and the interrupt vector. In the timer interruption process, a payout control process for controlling the payout means (including at least a process of driving the ball payout device 97 in response to a command signal related to award ball payout from the main board, and a ball payout device 97 in response to a ball lending request. A process for driving the program may be included.

この実施の形態では、払出制御用マイクロコンピュータ370でも割込モード2が設定される。従って、内蔵CTCのカウントアップにもとづく割込処理を使用することができる。また、CTCが送出した割込ベクタに応じた割込処理開始アドレスを設定することができる。CTCのチャネル3(CH3)のカウントアップにもとづく割込は、CPUの内部クロック(システムクロック)をカウントダウンしてレジスタ値が「0」になったら発生する割込であり、タイマ割込として用いられる。   In this embodiment, the interruption mode 2 is also set in the payout control microcomputer 370. Therefore, an interrupt process based on counting up the built-in CTC can be used. Also, an interrupt processing start address can be set according to the interrupt vector sent by the CTC. The interrupt based on CTC channel 3 (CH3) count-up is an interrupt generated when the CPU internal clock (system clock) is counted down and the register value becomes “0”, and is used as a timer interrupt. .

次いで、入力ポート2を介して入力されるクリアスイッチ921の出力信号の状態を1回だけ確認する(ステップS708)。その確認においてオンを検出した場合には、払出制御用CPU371は、初期化処理を実行する(ステップS712〜ステップS715)。クリアスイッチ921がオンの状態でない場合には、遊技機への電力供給が停止したときにバックアップRAM領域のデータ保護処理(例えばパリティデータの付加等の電力供給停止時処理)が行われたか否か確認する(ステップS709)。保護処理が行われていたか否かは、後述する電力供給停止時処理においてバックアップRAM領域に保存されるバックアップ監視タイマの値が、バックアップRAM領域のデータ保護処理を実行したことに応じた値(例えば2)になっているか否かによって確認される。なお、そのような確認の仕方は一例であって、例えば、電力供給停止時処理においてバックアップフラグ領域にデータ保護処理を実行したことを示すフラグをセットし、ステップS709において、そのフラグがセットされていることを確認したらバックアップありと判定してもよい。   Next, the state of the output signal of the clear switch 921 input via the input port 2 is confirmed only once (step S708). In the confirmation, when the on is detected, the payout control CPU 371 executes an initialization process (steps S712 to S715). If the clear switch 921 is not in the on state, whether or not data protection processing of the backup RAM area (for example, power supply stop processing such as addition of parity data) has been performed when power supply to the gaming machine is stopped Confirmation is made (step S709). Whether or not the protection process has been performed depends on the value of the backup monitoring timer stored in the backup RAM area in the power supply stop process described later according to the execution of the data protection process in the backup RAM area (for example, It is confirmed by whether or not 2). Note that such a confirmation method is an example. For example, a flag indicating that data protection processing has been executed is set in the backup flag area in the power supply stop processing, and the flag is set in step S709. If it is confirmed that there is a backup, it may be determined that there is a backup.

バックアップありと判定したら、払出制御用CPU371は、バックアップRAM領域のデータチェック(この例ではパリティチェック)を行う(ステップS710)。この実施の形態では、クリアデータ(00)をチェックサムデータエリアにセットし、チェックサム算出開始アドレスをポインタにセットする。また、チェックサムの対象となるデータ数に対応するチェックサム算出回数をセットする。そして、チェックサムデータエリアの内容とポインタが指すRAM領域の内容との排他的論理和を演算する。演算結果をチェックサムデータエリアにストアするとともに、ポインタの値を1増やし、チェックサム算出回数の値を1減算する。以上の処理が、チェックサム算出回数の値が0になるまで繰り返される。チェックサム算出回数の値が0になったら、遊技制御用マイクロコンピュータ560は、チェックサムデータエリアの内容の各ビットの値を反転し、反転後のデータをチェックサムとする。   If it is determined that there is a backup, the payout control CPU 371 performs a data check (parity check in this example) in the backup RAM area (step S710). In this embodiment, clear data (00) is set in the checksum data area, and the checksum calculation start address is set in the pointer. Also, the number of checksum calculations corresponding to the number of data to be checksum is set. Then, the exclusive OR of the contents of the checksum data area and the contents of the RAM area pointed to by the pointer is calculated. The calculation result is stored in the checksum data area, the pointer value is incremented by 1, and the checksum calculation count value is decremented by 1. The above processing is repeated until the value of the checksum calculation count becomes zero. When the value of the checksum calculation count becomes 0, the game control microcomputer 560 inverts the value of each bit of the contents of the checksum data area and uses the inverted data as the checksum.

なお、この実施の形態では、電力供給停止時処理において、上記の処理と同様の処理によってチェックサムが算出され、チェックサムはバックアップRAM領域に保存されている。ステップS710では、算出したチェックサムと保存されているチェックサムとを比較する。不測の停電等の電力供給停止が生じた後に復旧した場合には、バックアップRAM領域のデータは保存されているはずであるから、チェック結果(比較結果)は正常(一致)になる。チェック結果が正常でないということは、バックアップRAM領域のデータが、電力供給停止時のデータとは異なっていることを意味する。そのような場合には、内部状態を電力供給停止時の状態に戻すことができないので、払出制御状態復旧処理を実行せず、初期化処理(ステップS712〜S715の処理)を実行する。   In this embodiment, in the power supply stop process, the checksum is calculated by the same process as described above, and the checksum is stored in the backup RAM area. In step S710, the calculated checksum is compared with the stored checksum. When the power supply is stopped after an unexpected power failure or the like, the data in the backup RAM area should be saved, so the check result (comparison result) is normal (matched). That the check result is not normal means that the data in the backup RAM area is different from the data when the power supply is stopped. In such a case, since the internal state cannot be returned to the state at the time of stopping the power supply, the payout control state restoration processing is not executed, and the initialization processing (steps S712 to S715) is executed.

チェック結果が正常であれば、払出制御用CPU371は、払出制御状態復旧処理を行う。具体的には、賞球未払出個数カウンタ初期値として、バックアップRAMに形成されている賞球未払出個数カウンタの値をセットする(ステップS711)。そして、ステップS712以降の処理を実行する。   If the check result is normal, the payout control CPU 371 performs payout control state recovery processing. Specifically, the value of the award ball unpaid number counter formed in the backup RAM is set as the initial value of the award ball unpaid number counter (step S711). And the process after step S712 is performed.

初期化処理では、払出制御用CPU371は、まず、RAMクリア処理を行う(ステップS712)。また、RAM領域のフラグやカウンタなどに初期値を設定する(ステップS713)。ステップS713の処理には、賞球未払出個数カウンタ初期値を賞球未払出個数カウンタにセットする処理が含まれる。従って、払出制御状態復旧処理(ステップS711)が実行された場合には、バックアップRAMに保存されていた賞球未払出個数カウンタの値が、あらためて賞球未払出個数カウンタにセットされる。換言すれば、バックアップRAMに保存されていた賞球未払出個数カウンタの値がそのまま使用される。   In the initialization process, the payout control CPU 371 first performs a RAM clear process (step S712). In addition, initial values are set in the flags and counters of the RAM area (step S713). The process of step S713 includes a process of setting an initial value of the award ball unpaid number counter in the award ball unpaid number counter. Therefore, when the payout control state recovery process (step S711) is executed, the value of the unsold prize ball number counter stored in the backup RAM is set again in the unsold prize ball number counter. In other words, the value of the award ball unpaid number counter stored in the backup RAM is used as it is.

また、払出制御用CPU371は、シリアル通信回路380を初期設定するシリアル通信回路設定処理を実行する(ステップS713a)。この場合、払出制御用CPU371は、遊技制御用マイクロコンピュータ560のCPU56が行うシリアル通信回路設定処理(ステップS15a参照)と同様の処理に従って、シリアル通信回路380に遊技制御用マイクロコンピュータ560とシリアル通信させるための設定を行う。   Also, the payout control CPU 371 executes serial communication circuit setting processing for initial setting of the serial communication circuit 380 (step S713a). In this case, the payout control CPU 371 causes the serial communication circuit 380 to serially communicate with the game control microcomputer 560 according to the same process as the serial communication circuit setting process (see step S15a) performed by the CPU 56 of the game control microcomputer 560. Make settings for

シリアル通信回路380を初期設定すると、払出制御用CPU371は、シリアル通信回路380の割り込み要求に応じて実行する割込処理の優先順位を初期設定する(ステップS713b)。この場合、この場合、払出制御用CPU371は、遊技制御用マイクロコンピュータ560のCPU56が行う優先順位の初期設定処理(ステップS15b参照)と同様の処理に従って、割込処理の優先順位を初期設定する。   When the serial communication circuit 380 is initialized, the payout control CPU 371 initializes the priority of interrupt processing executed in response to the interrupt request from the serial communication circuit 380 (step S713b). In this case, in this case, the payout control CPU 371 initializes the priority order of the interrupt process according to the same process as the priority order initial setting process (see step S15b) performed by the CPU 56 of the game control microcomputer 560.

そして、定期的にタイマ割込がかかるように払出制御用マイクロコンピュータ370に設けられているCTCのレジスタの設定を行う(ステップS714)。すなわち、初期値としてタイマ割込発生間隔に相当する値が所定のレジスタ(時間定数レジスタ)に設定される。そして、初期設定処理のステップS701において割込禁止とされているので、初期化処理を終える前に割込が許可される(ステップS715)。その後、タイマ割込の発生を監視するループ処理に入る。   Then, the CTC register provided in the payout control microcomputer 370 is set so that a timer interrupt is periodically generated (step S714). That is, a value corresponding to the timer interrupt generation interval is set as an initial value in a predetermined register (time constant register). Since interruption is prohibited in step S701 of the initial setting process, interruption is permitted before the initialization process is completed (step S715). Thereafter, a loop process for monitoring the occurrence of a timer interrupt is entered.

上記のように、この実施の形態では、払出制御用マイクロコンピュータ370の内蔵CTCが繰り返しタイマ割込を発生するように設定される。そして、タイマ割込が発生すると、払出制御用マイクロコンピュータ370の払出制御用CPU371は、タイマ割込処理を実行する。   As described above, in this embodiment, the built-in CTC of the payout control microcomputer 370 is set to repeatedly generate a timer interrupt. When a timer interrupt occurs, the payout control CPU 371 of the payout control microcomputer 370 executes a timer interrupt process.

図79は、払出制御手段が実行するタイマ割込処理の例を示すフローチャートである。タイマ割込処理にて、払出制御用マイクロコンピュータ370の払出制御用CPU371は、電源断信号が出力された否かを監視する電源断処理を実行する(ステップS749)。その後、ステップS751以降の払出制御処理を実行する。払出制御処理では、払出制御用CPU371は、まず、入力判定処理を行う(ステップS751)。入力判定処理は、入力ポート0のビット4〜6および入力ポート1のビット3〜6(図77参照)の状態を検出して検出結果をRAMの所定の1バイト(入力状態フラグと呼ぶ。)に反映する処理である。なお、払出制御処理において、入力ポート0のビット4〜6および入力ポート1のビット3〜6の状態にもとづいて制御を行う場合には、直接入力ポートの状態をチェックするのではなく、入力状態フラグの状態をチェックする。   FIG. 79 is a flowchart showing an example of timer interrupt processing executed by the payout control means. In the timer interrupt process, the payout control CPU 371 of the payout control microcomputer 370 executes a power-off process for monitoring whether or not a power-off signal is output (step S749). Thereafter, a payout control process after step S751 is executed. In the payout control process, the payout control CPU 371 first performs an input determination process (step S751). In the input determination process, the states of bits 4 to 6 of input port 0 and bits 3 to 6 of input port 1 (see FIG. 77) are detected, and the detection result is a predetermined 1 byte of RAM (referred to as an input state flag). It is a process to be reflected in. In the payout control process, when control is performed based on the states of bits 4 to 6 of input port 0 and bits 3 to 6 of input port 1, the state of the input port is not directly checked, but the input state is checked. Check the status of the flag.

次に、払出制御用CPU371は、払出モータ制御処理を実行する(ステップS753)。払出モータ制御処理では、払出モータ289を駆動すべきときには、払出モータφ1〜φ4のパターンを出力ポート0に出力するための処理を行う。   Next, the payout control CPU 371 executes a payout motor control process (step S753). In the payout motor control process, when the payout motor 289 is to be driven, a process for outputting the patterns of the payout motors φ1 to φ4 to the output port 0 is performed.

また、払出制御用CPU371は、カードユニット50と通信を行うプリペイドカードユニット制御処理を実行する(ステップS754)。次いで、払出制御用CPU371は、主基板31の遊技制御手段と通信を行う主制御通信処理を実行する(ステップS755)。さらに、カードユニット50からの球貸し要求に応じて貸し球を払い出す制御を行い、また、主基板からの賞球個数コマンドが示す個数の賞球を払い出す制御を行う賞球球貸し制御処理を実行する(ステップS756)。   Further, the payout control CPU 371 executes a prepaid card unit control process for communicating with the card unit 50 (step S754). Next, the payout control CPU 371 executes main control communication processing for communicating with the game control means of the main board 31 (step S755). Further, a prize ball lending control process for performing a control for paying out a lending ball in response to a ball lending request from the card unit 50 and for performing a control for paying out the number of award balls indicated by a prize ball number command from the main board. Is executed (step S756).

そして、払出制御用CPU371は、各種のエラーを検出するエラー処理を実行する(ステップS757)。また、遊技機外部に出力される賞球情報や球貸し情報を出力するための情報出力処理を実行する(ステップS758)。また、エラー処理の結果に応じてエラー表示LED374に所定の表示を行うとともに、賞球LED51および球切れLED52を点灯するための表示制御処理を実行する(ステップS759)。   Then, the payout control CPU 371 executes error processing for detecting various errors (step S757). Further, an information output process for outputting prize ball information and ball lending information output to the outside of the gaming machine is executed (step S758). Further, a predetermined display is performed on the error display LED 374 according to the result of the error processing, and a display control process for lighting the prize ball LED 51 and the ball out LED 52 is executed (step S759).

本実施の形態では、後述するエラー処理において各種エラー(例えば、満タンエラーや球切れエラー、プリペイドカードユニット未接続エラー)が検出されると、検出されたエラーに対応するエラービットがセットされる。そして、ステップS759の表示制御処理において、エラービットがセットされていることにづいて、払出制御用CPU371は、エラー表示LED374に所定の表示を行う。また、払出制御用CPU371は、表示制御処理において、賞球払出を行っている状態であるときに、賞球LED51を点灯するための制御を行う。また、賞球払出を終了したら、賞球LED51を消灯するための制御を行う。   In the present embodiment, when various errors (for example, a full tank error, a ball shortage error, and a prepaid card unit unconnected error) are detected in error processing described later, an error bit corresponding to the detected error is set. Then, in the display control processing in step S759, the payout control CPU 371 performs a predetermined display on the error display LED 374 based on the error bit being set. Also, the payout control CPU 371 performs control for lighting the prize ball LED 51 when the prize ball is being paid out in the display control process. When the prize ball payout is completed, control for turning off the prize ball LED 51 is performed.

また、この実施の形態では、出力ポートの出力状態に対応したRAM領域(出力ポート0バッファ、出力ポート1バッファ、出力ポート2バッファ)が設けられているのであるが、払出制御用CPU371は、出力ポート0バッファ、出力ポート1バッファおよび出力ポート2バッファの内容を出力ポートに出力する(ステップS760:出力処理)。出力ポート0バッファ、出力ポート1バッファおよび出力ポート2バッファは、払出モータ制御処理(ステップS753)、プリペイドカード制御処理(ステップS754)、主制御通信処理(ステップS755)、情報出力処理(ステップS758)および表示制御処理(ステップS759)で更新される。   In this embodiment, a RAM area (output port 0 buffer, output port 1 buffer, output port 2 buffer) corresponding to the output state of the output port is provided. The contents of the port 0 buffer, output port 1 buffer, and output port 2 buffer are output to the output port (step S760: output processing). The output port 0 buffer, output port 1 buffer, and output port 2 buffer include a payout motor control process (step S753), a prepaid card control process (step S754), a main control communication process (step S755), and an information output process (step S758). And it is updated by the display control process (step S759).

次に、ステップS755の主制御通信処理において、払出制御用マイクロコンピュータ370の払出制御用CPU371が各種コマンドを送受信する動作を説明する。図54に示すように、払出制御用マイクロコンピュータ370は、遊技制御用マイクロコンピュータ560と各種コマンドをシリアル通信するシリアル通信回路380を内蔵している。払出制御用マイクロコンピュータ370は、シリアル通信回路380を用いて、遊技制御用マイクロコンピュータ560から図53に示す賞球個数コマンドを受信する。また、賞球個数コマンドを受信すると、払出制御用マイクロコンピュータ370は、シリアル通信回路380を用いて、図53に示す賞球ACKコマンド「D2」を受信確認信号として送信する。   Next, an operation in which the payout control CPU 371 of the payout control microcomputer 370 transmits and receives various commands in the main control communication process in step S755 will be described. As shown in FIG. 54, the payout control microcomputer 370 includes a serial communication circuit 380 that serially communicates various commands with the game control microcomputer 560. The payout control microcomputer 370 uses the serial communication circuit 380 to receive the prize ball number command shown in FIG. 53 from the game control microcomputer 560. When receiving the prize ball number command, the payout control microcomputer 370 transmits the prize ball ACK command “D2” shown in FIG. 53 as a reception confirmation signal using the serial communication circuit 380.

また、払出制御用CPU371は、遊技制御用マイクロコンピュータ560のCPU56と同様に、割り込み許可状態である間にシリアル通信回路380からの割り込み要求があると、シリアル通信回路380が割り込み要求を行った割り込み原因に応じた割り込み処理を実行する。この実施の形態では、払出制御用CPU371は、割り込み原因がシリアル通信回路380が受信データを受信したことであると特定すると、図56(b)と同様の処理に従って受信時割込処理を実行する。この場合、払出制御用CPU371は、シリアル通信回路380が受信データを受信していることを示す受信時割込フラグをセットする。なお、払出制御用CPU371は、受信時割込処理において、受信時割込フラグをセットするのでなく、シリアル通信回路380の受信データレジスタからデータを読み込んでもよい。この場合、例えば、払出制御用CPU371は、受信時割込処理において、読み込んだ受信データが賞球個数コマンドであるか否かを判断する。また、受信データが賞球個数コマンドである場合、払出制御用CPU371は、賞球個数コマンドが示す賞球数を賞球未払出個数カウンタに加算してもよい。そのようにすれば、後述する主制御通信処理において、受信時割込フラグがセットされていることにもとづいて受信データが賞球個数コマンドであるか否かを判定し(後述するステップS542〜S545参照)、賞球数を賞球未払出個数カウンタに加算する処理(後述するステップS546参照)を実行する必要がなくなる。   Similarly to the CPU 56 of the game control microcomputer 560, when the payout control CPU 371 receives an interrupt request from the serial communication circuit 380 while it is in the interrupt enabled state, the interrupt that the serial communication circuit 380 has issued an interrupt request for. Performs interrupt processing according to the cause. In this embodiment, when the payout control CPU 371 specifies that the cause of the interruption is that the serial communication circuit 380 has received the received data, the payout control CPU 371 executes a reception interrupt process according to the same process as in FIG. . In this case, the payout control CPU 371 sets a reception interrupt flag indicating that the serial communication circuit 380 is receiving reception data. The payout control CPU 371 may read data from the reception data register of the serial communication circuit 380 instead of setting the reception interrupt flag in the reception interrupt processing. In this case, for example, the payout control CPU 371 determines whether or not the received data read is a prize ball number command in the interruption process during reception. If the received data is a prize ball number command, the payout control CPU 371 may add the number of prize balls indicated by the prize ball number command to the prize ball unpaid number counter. By doing so, in the main control communication process described later, it is determined whether or not the received data is a prize ball number command based on the reception interrupt flag being set (steps S542 to S545 described later). (Refer to the above), it is not necessary to execute the process of adding the number of prize balls to the prize ball unpaid-out number counter (see step S546 described later).

図80は、払出制御用マイクロコンピュータ370の払出制御用CPU371が、主基板31の遊技制御手段(遊技制御用マイクロコンピュータ560)と通信を行う主制御通信処理を示すフローチャートである。主制御通信処理において、払出制御用CPU371は、接続確認信号がオン状態であるか否かを確認する(ステップS541)。なお、接続確認信号がオン状態であるということは、電力供給がなされ遊技制御手段において遊技の進行を制御可能な状態であることを意味し、接続確認信号がオフ状態であるということは、電力供給停止時処理が開始され遊技制御手段において遊技の進行が不能な状態であることを意味する(接続確認信号は、電力供給停止時処理における出力ポートクリア処理でオフ状態にされる。)。   FIG. 80 is a flowchart showing main control communication processing in which the payout control CPU 371 of the payout control microcomputer 370 communicates with the game control means (game control microcomputer 560) of the main board 31. In the main control communication process, the payout control CPU 371 checks whether or not the connection confirmation signal is on (step S541). Note that the connection confirmation signal being in the on state means that power is supplied and the game control means can control the progress of the game, and that the connection confirmation signal is in the off state means This means that the supply stop process is started and the game control means cannot progress the game (the connection confirmation signal is turned off in the output port clear process in the power supply stop process).

払出制御用CPU371は、受信時割込フラグがセットされているか否かを確認する(ステップS542)。すなわち、払出制御用CPU371は、シリアル通信回路380が受信データを受信し、シリアル通信回路380の受信データレジスタにデータが格納されている状態になっているか否かを確認する。   The payout control CPU 371 checks whether or not the reception interrupt flag is set (step S542). That is, the payout control CPU 371 checks whether or not the serial communication circuit 380 receives the received data and the data is stored in the reception data register of the serial communication circuit 380.

受信時割込フラグがセットされていれば、払出制御用CPU371は、シリアル通信回路380の受信データレジスタからデータを読み込む(ステップS543)。また、払出制御用CPU371は、読み込んだデータが賞球個数コマンドであるか否か(コマンド「03」、「0A」または「0F」のいずれかであるか否か)を判断する(ステップS544)。   If the reception interrupt flag is set, the payout control CPU 371 reads data from the reception data register of the serial communication circuit 380 (step S543). Also, the payout control CPU 371 determines whether or not the read data is a prize ball number command (whether it is any one of commands “03”, “0A”, or “0F”) (step S544). .

シリアル通信回路380の受信データレジスタから読み込んだデータが賞球個数コマンドであることを確認すると、払出制御用CPU371は、受信時割込フラグをリセットして(ステップS545)、賞球個数コマンドが示す賞球数を賞球未払出個数カウンタに加算する(ステップS546)。そして、払出制御用CPU371は、賞球ACKコマンドをシリアル通信回路505の送信データレジスタ710に書き込み(ステップS547)、処理を終了する。その後、送信データレジスタに書き込まれた賞球ACKコマンドは、シリアル通信回路380の送信用シフトレジスタに転送され、シリアル通信回路380の送信用シフトレジスタから遊技制御用マイクロコンピュータ560に送信される。   Upon confirming that the data read from the reception data register of the serial communication circuit 380 is a prize ball number command, the payout control CPU 371 resets the reception interrupt flag (step S545), and the prize ball number command indicates The number of prize balls is added to the prize ball unpaid number counter (step S546). Then, the payout control CPU 371 writes the prize ball ACK command to the transmission data register 710 of the serial communication circuit 505 (step S547), and ends the process. Thereafter, the winning ball ACK command written in the transmission data register is transferred to the transmission shift register of the serial communication circuit 380, and is transmitted from the transmission shift register of the serial communication circuit 380 to the game control microcomputer 560.

ステップS544で受信データレジスタから読み込んだデータが賞球個数コマンドでなかった場合には、払出制御用CPU371は、読み込んだデータが賞球過多異常コマンドであるか否かを確認する(ステップS548a)。賞球過多異常コマンドであることを確認すると、払出制御用CPU371は、受信時割込フラグをリセットして(ステップS549a)、賞球過多異常コマンドを受信した旨を示す賞球過多異常コマンド受信フラグをセットする(ステップS550a)。   If the data read from the reception data register in step S544 is not a prize ball number command, the payout control CPU 371 checks whether or not the read data is a prize ball excessive abnormality command (step S548a). If it is confirmed that the command is an excessively rich ball abnormal command, the payout control CPU 371 resets the interruption flag at the time of reception (step S549a) and receives an excessively abnormal ball command reception flag indicating that the excessively abnormal ball command has been received. Is set (step S550a).

ステップS548aで受信データレジスタから読み込んだデータが賞球過多異常コマンドでなかった場合には、払出制御用CPU371は、読み込んだデータが賞球過少異常コマンドであるか否かを確認する(ステップS548b)。賞球過少異常コマンドであることを確認すると、払出制御用CPU371は、受信時割込フラグをリセットして(ステップS549b)、賞球過少異常コマンドを受信した旨を示す賞球過少異常コマンド受信フラグをセットする(ステップS550b)。   If the data read from the received data register in step S548a is not an award ball excess abnormality command, the payout control CPU 371 checks whether the read data is an award ball underabnormal command (step S548b). . If it is confirmed that the command is an award ball underabnormal command, the payout control CPU 371 resets a reception interrupt flag (step S549b), and a prize ball underabnormal command reception flag indicating that a prize ball underabnormal command has been received. Is set (step S550b).

図81は、ステップS756の賞球球貸し制御処理を示すフローチャートである。賞球球貸し制御処理において、払出制御用CPU371は、払出個数カウントスイッチ301の検出信号がオン状態になったことを確認したら(ステップS601)、球貸し中であれば球貸し未払出個数カウンタの値を1減らし(ステップS602,S604)、球貸し中でなければ賞球未払出個数カウンタの値を1減らす(ステップS602,S603)。また、賞球未払出個数カウンタの値を1減算すると、払出個数カウントスイッチ301の検出信号を主基板31に転送(出力)する(ステップS603a)。   FIG. 81 is a flowchart showing the prize ball lending control processing in step S756. In the winning ball lending control process, the payout control CPU 371 confirms that the detection signal of the payout number count switch 301 is turned on (step S601). The value is decremented by 1 (steps S602 and S604), and if the ball is not being lent, the value of the unpaid prize ball counter is decremented by 1 (steps S602 and S603). Further, when the value of the award ball unpaid number counter is decremented by 1, the detection signal of the payout number count switch 301 is transferred (output) to the main board 31 (step S603a).

次に、RAMに形成されている払出制御状態フラグの払出球検知ビットをセットする(ステップS605)。払出球検知ビットは、払出通過待ち処理において、1回の賞球払出処理(最大15個)または1回の球貸し処理において(25個の払出)、払出モータ289を駆動したにもかかわらず遊技球が1個も払出個数カウントスイッチ301を通過しなかったことを検知するために用いられる。その後、払出制御コードの値に応じてステップS610〜S612のいずれかの処理を実行する。   Next, the payout ball detection bit of the payout control state flag formed in the RAM is set (step S605). The payout ball detection bit is a game regardless of whether the payout motor 289 is driven during one award ball payout process (maximum 15 balls) or one ball lending process (25 payouts) in the payout passing waiting process. This is used to detect that no sphere has passed through the payout number counting switch 301. Thereafter, any one of steps S610 to S612 is executed according to the value of the payout control code.

賞球球貸し制御処理において、払出個数カウントスイッチ301の検出信号の確認や未払出個数カウンタの減算処理を行うときには、エラービットのチェックは実行されない。従って、遊技球の払い出しに関わるエラー状態であっても、払出個数カウントスイッチ301によって遊技球の払い出しが検出される毎に、払い出された遊技球が貸し球であれば球貸し未払出個数カウンタの値を1減算し、賞球であれば賞球未払出個数カウンタの値を1減算する処理を実行する。よって、払い出しに関わるエラーが発生しても、未払出の遊技球数を正確に管理することができる。すなわち、払出制御用マイクロコンピュータ370の払出制御用CPU371がエラーの発生を検出する前に球払出装置97から払い出された遊技球は、払い出された時点からやや遅れて払出個数カウントスイッチ301によって検出されるのであるが、払出制御用CPU371は、球払出装置97から遊技球が払い出された後、その遊技球が払出個数カウントスイッチ301によって検出される前にエラーの発生を検出したような場合に、エラーの発生を検出する前に球払出装置97から払い出された遊技球を、賞球未払出個数カウンタまたは球貸し未払出個数カウンタに反映できる。   In the winning ball lending control process, when checking the detection signal of the payout number count switch 301 or subtracting the unpaid number counter, the error bit check is not executed. Accordingly, even if an error state relating to payout of game balls is detected, every time a payout of game balls is detected by the payout number count switch 301, if the payout game balls are loaned balls, a ball rental unpaid number counter 1 is subtracted, and if it is a prize ball, a process of subtracting 1 from the prize ball unpaid number counter is executed. Therefore, even if an error related to payout occurs, the number of unpaid game balls can be managed accurately. That is, a game ball paid out from the ball payout device 97 before the payout control CPU 371 of the payout control microcomputer 370 detects the occurrence of an error is caused by the payout number count switch 301 with a slight delay from the time of payout. As detected, the payout control CPU 371 detects the occurrence of an error after the game ball is paid out from the ball payout device 97 and before the game ball is detected by the payout number count switch 301. In this case, the game balls paid out from the ball payout device 97 before detecting the occurrence of an error can be reflected in the award ball unpaid number counter or the ball lending unpaid number counter.

図82は、払出制御コードが0の場合に実行される払出開始待ち処理(ステップS610)を示すフローチャートである。払出開始待ち処理において、払出制御用CPU371は、BRDY信号がオン状態でなければ(ステップS621)、ステップS631以降の賞球払出のための処理を実行する。ただし、エラービットがセットされていたら、ステップS631以降の処理を実行しない(ステップS622)。エラーフラグにおけるエラービットには、主基板未接続エラーのビットが含まれている。また、主基板未接続エラーは主基板31からの接続確認信号がオフ状態であるときにセットされる。従って、払出制御用CPU371は、遊技機に対して電力供給が開始された後、接続確認信号がオン状態になったことを条件に、実質的な制御を開始する。接続確認信号がオン状態であるということは、電力供給がなされ遊技制御手段において遊技の進行を制御可能な状態であるので、遊技の進行に応じた賞球の払出制御が実行可能であることを意味する。一方、接続確認信号がオフ状態であるということは、電力供給が停止され遊技制御手段において遊技の進行が不能な状態であるので、遊技の進行に応じた賞球の払出制御が実行不可能であることを意味する。よって、払出制御用CPU371は、主基板未接続エラーのビットがセットされているときには、賞球の払出制御を停止する。一方、この例では、エラービットの確認を行うことなく貸し球の払出制御を実行する構成とされており、主基板未接続エラーのビットがセットされていても、球貸し制御は継続して行う。   FIG. 82 is a flowchart showing the payout start waiting process (step S610) executed when the payout control code is 0. In the payout start waiting process, if the BRDY signal is not in the on state (step S621), the payout control CPU 371 executes a process for paying out a prize ball after step S631. However, if the error bit is set, the processing after step S631 is not executed (step S622). The error bit in the error flag includes a main board non-connection error bit. The main board non-connection error is set when the connection confirmation signal from the main board 31 is in the OFF state. Accordingly, the payout control CPU 371 starts substantial control on condition that the connection confirmation signal is turned on after power supply to the gaming machine is started. The fact that the connection confirmation signal is on means that power is supplied and the game control means can control the progress of the game, so that the payout control of the prize ball according to the progress of the game can be executed. means. On the other hand, the fact that the connection confirmation signal is in the off state means that the power supply is stopped and the game control means cannot advance the game, so that the award ball payout control according to the progress of the game cannot be executed. It means that there is. Accordingly, the payout control CPU 371 stops the payout control of the winning ball when the main board non-connection error bit is set. On the other hand, in this example, the lending ball payout control is executed without checking the error bit, and the lending control is continuously performed even if the main board unconnected error bit is set. .

BRDY信号がオン状態であって、さらに、球貸し要求信号であるBRQ信号がオン状態になっていたら(ステップS623)、払出制御用CPU371は、VL信号がオン状態であるか否かを確認する(ステップS623a)。VL信号がオン状態であれば、払出制御用CPU371は、球貸し動作中フラグをセットする(ステップS624)。そして、球貸し未払出個数カウンタに「25」をセットし(ステップS625)、払出モータ回転回数バッファに「25」をセットする(ステップS626)。なお、ステップS623aでVL信号がオン状態でなければ、払出制御用CPU371は、ステップS624以降の処理を行わず、ステップS622に進む。   If the BRDY signal is on and the BRQ signal that is a ball lending request signal is on (step S623), the payout control CPU 371 checks whether the VL signal is on. (Step S623a). If the VL signal is on, the payout control CPU 371 sets a ball lending operation in progress flag (step S624). Then, “25” is set in the unpaid ball lending number counter (step S625), and “25” is set in the payout motor rotation number buffer (step S626). If the VL signal is not on in step S623a, the payout control CPU 371 proceeds to step S622 without performing the processes in and after step S624.

払出モータ回転回数バッファは、払出モータ制御処理(ステップS753)において参照される。すなわち、払出モータ制御処理では、払出モータ回転回数バッファにセットされた値に対応した回転数分だけ払出モータ289を回転させる制御が実行される。   The payout motor rotation frequency buffer is referred to in the payout motor control process (step S753). That is, in the payout motor control process, control is performed to rotate the payout motor 289 by the number of rotations corresponding to the value set in the payout motor rotation frequency buffer.

その後、払出制御用マイクロコンピュータ370は、払出モータ制御処理で実行される処理を選択するための払出モータ制御コードに、払出モータ起動準備処理(ステップS522)に応じた値(具体的は「1」)をセットし(ステップS627)、払出制御コードの値を1にして(ステップS628)、処理を終了する。   Thereafter, the payout control microcomputer 370 sets a value corresponding to the payout motor start preparation process (step S522) (specifically, “1”) to the payout motor control code for selecting the process executed in the payout motor control process. ) Is set (step S627), the value of the payout control code is set to 1 (step S628), and the process is terminated.

ステップS631では、払出制御用CPU371は、賞球未払出個数カウンタの値が0であるか否かを確認する(ステップS631)。0であれば処理を終了する。賞球未払出個数カウンタの値が0でない場合には、15以上であるか否か確認する(ステップS632)。15未満であれば、払出モータ回転回数バッファに賞球未払出個数カウンタの値をセットし(ステップS633)、15以上であれば、払出モータ回転回数バッファに「15」をセットする。そして、賞球動作中フラグをセットし(ステップS635)、ステップS627に移行する。   In step S631, the payout control CPU 371 checks whether or not the value of the award ball non-payout counter is 0 (step S631). If 0, the process ends. If the value of the award ball unpaid number counter is not 0, it is confirmed whether it is 15 or more (step S632). If it is less than 15, the value of the award ball unpaid number counter is set in the payout motor rotation count buffer (step S633), and if it is 15 or more, “15” is set in the payout motor rotation count buffer. Then, a winning ball moving flag is set (step S635), and the process proceeds to step S627.

図83は、払出制御コードが1の場合に実行される払出モータ停止待ち処理(ステップS611)を示すフローチャートである。払出モータ停止待ち処理において、払出制御用CPU371は、払出動作が終了したか否か確認する(ステップS641)。払出制御用CPU371は、例えば、払出モータ制御処理における払出モータブレーキ処理(ステップS525)が終了するときにその旨のフラグをセットし、ステップS641においてそのフラグを確認することによって払出動作が終了したか否かを確認することができる。   FIG. 83 is a flowchart showing a payout motor stop waiting process (step S611) executed when the payout control code is 1. In the payout motor stop waiting process, the payout control CPU 371 checks whether or not the payout operation is completed (step S641). For example, the payout control CPU 371 sets a flag to that effect when the payout motor brake process (step S525) in the payout motor control process ends, and whether the payout operation is completed by checking the flag in step S641. You can check whether or not.

払出動作が終了した場合には、払出制御用CPU371は、払出制御監視タイマに払出通過監視時間をセットする(ステップS642)。払出通過監視時間は、最後の払出球が払出モータ289によって払い出されてから払出個数カウントスイッチ301を通過するまでの時間に、余裕を持たせた時間である。そして、払出制御コードの値を2にして(ステップS643)、処理を終了する。   When the payout operation is completed, the payout control CPU 371 sets the payout passing monitoring time in the payout control monitoring timer (step S642). The payout passing monitoring time is a time that has a margin in the time from when the last payout ball is paid out by the payout motor 289 until it passes through the payout number count switch 301. Then, the value of the payout control code is set to 2 (step S643), and the process ends.

図84〜図86は、払出制御コードの値が2の場合に実行される払出通過待ち処理(ステップS612)を示すフローチャートである。払出通過待ち処理では、賞球払出が行われているときには、賞球未払出個数カウンタの値が0になっていれば正常に払出が完了したと判定される。賞球未払出個数カウンタの値が0になっていない場合には、エラー状態でなければ、1個の遊技球の再払出動作を、2回を上限として試みる。再払出動作において払出個数カウントスイッチ301によって遊技球が実際に払い出されたことが検出されたら正常に払出が完了したと判定される。なお、この実施の形態では、1回の賞球払出動作で払い出される遊技球数は最大15個であり、また、賞球払出中に賞球個数コマンドを受信したら賞球未払出個数カウンタの値が増加するので、正常に払出が完了した場合でも、賞球未払出個数カウンタの値が0になっていないことがある。   84 to 86 are flowcharts showing a payout passing waiting process (step S612) executed when the value of the payout control code is 2. In the payout passing waiting process, when the prize ball is being paid out, it is determined that the payout has been completed normally if the value of the prize ball unpaid number counter is 0. If the value of the award ball unpaid number counter is not 0, if it is not in an error state, a re-payout operation of one game ball is tried up to 2 times. In the re-payout operation, when it is detected by the payout number count switch 301 that the game ball is actually paid out, it is determined that the payout has been completed normally. In this embodiment, the maximum number of game balls to be paid out in one prize ball payout operation is 15, and if a prize ball number command is received during the prize ball payout, the value of the prize ball unpaid number counter is received. Therefore, even when the payout is completed normally, the value of the award ball non-payout number counter may not be 0.

また、球貸し払出が行われているときには、球貸し未払出個数カウンタの値が0になっていれば正常に払出が完了したと判定される。球貸し未払出個数カウンタの値が0になっていない場合には、エラー状態でなければ、1個の遊技球または球貸し残数(球貸し未払出個数カウンタの値に相当)の再払出動作を試みる。なお、この実施の形態では、1回の球貸し払出動作で払い出される遊技球数は25個(固定値)であり、25個の遊技球が払い出されるように払出モータ289を回転させたのであるから、球貸し未払出個数カウンタの値が0になっていない場合には、正常に払出が完了していないことになる。   Further, when the ball lending is being paid out, it is determined that the payout has been completed normally if the value of the ball lending unpaid-out counter is 0. If the value of the ball lending unpaid number counter is not 0, and if it is not in an error state, a re-payout operation of one game ball or the remaining number of ball lending (corresponding to the value of the ball lending unpaid number counter) Try. In this embodiment, the number of game balls to be paid out in one ball lending and payout operation is 25 (fixed value), and the payout motor 289 is rotated so that 25 game balls are paid out. Therefore, when the value of the unpaid ball lending counter is not 0, the payout has not been completed normally.

払出通過待ち処理において、払出制御用CPU371は、まず、払出制御タイマの値を確認し、その値が0になっていればステップS653に移行する(ステップS650)。払出制御タイマの値が0でなければ、払出制御タイマの値を−1する(ステップS651)。そして、払出制御タイマの値が0になっていなければ(ステップS652)、すなわち払出制御タイマがタイムアウトしていなければ処理を終了する。なお、ステップS650の処理は、後述する遊技球払出のリトライ動作が開始されたときのことを考慮した処理である。後述するステップS807の処理が実行された場合には、ステップS650からS653に移行するルートを経てリトライ動作が開始される。   In the payout waiting process, the payout control CPU 371 first checks the value of the payout control timer, and if the value is 0, the process proceeds to step S653 (step S650). If the value of the payout control timer is not 0, the value of the payout control timer is decremented by 1 (step S651). If the value of the payout control timer is not 0 (step S652), that is, if the payout control timer has not timed out, the process is terminated. Note that the process of step S650 is a process that takes into account when a game ball payout retry operation to be described later is started. When the process of step S807, which will be described later, is executed, a retry operation is started via a route that moves from step S650 to S653.

払出制御タイマがタイムアウトしていれば(ステップS652)、球貸し払出処理(球貸し動作)を実行していたか否か確認する(ステップS653)。球貸し動作を実行していたか否かは、RAMに形成されている払出制御状態フラグにおける球貸し動作中ビットがセットされているか否か(ステップS623,S624参照)によって確認される。球貸し動作を実行していない場合、すなわち、賞球払出処理(賞球動作)を実行していた場合には、払出制御用CPU371は、賞球未払出個数カウンタの値を確認する(ステップS654)。賞球未払出個数カウンタの値が0になっている場合には、正常に賞球払出処理が完了したとして、払出制御状態フラグにおける払出球検知ビット、再払出動作中1ビット、再払出動作中2ビット、賞球動作中フラグおよび球貸し動作中ビットをリセットし(ステップS655)、払出制御コードを0にして(ステップS656)、処理を終了する、なお、払出球検知ビットは、払出個数カウントスイッチ301がオンしたときにセットされるビットであり、払出動作中に払出個数カウントスイッチ301が少なくとも1個の遊技球を検出したことを示すビットである。また、再払出動作中1ビットおよび再払出動作中2ビットは、2回の再払出動作からなる再払出処理を実行する際に用いられる制御ビットである。   If the payout control timer has timed out (step S652), it is confirmed whether or not the ball lending payout process (ball lending operation) has been executed (step S653). Whether or not the ball lending operation has been executed is confirmed by whether or not the ball lending operation bit in the payout control state flag formed in the RAM is set (see steps S623 and S624). When the ball lending operation is not executed, that is, when the prize ball payout process (prize ball operation) is executed, the payout control CPU 371 checks the value of the award ball unpaid number counter (step S654). ). When the value of the winning ball unpaid-out counter is 0, it is determined that the winning ball payout process has been completed normally, and the payout ball detection bit in the payout control state flag, 1 bit during re-payout operation, and during re-payout operation 2 bits, the winning ball operating flag and the ball lending operating bit are reset (step S655), the payout control code is set to 0 (step S656), and the process is terminated. This bit is set when the switch 301 is turned on, and indicates that the payout number counting switch 301 has detected at least one game ball during the payout operation. Further, 1 bit during the re-payout operation and 2 bits during the re-payout operation are control bits used when executing a re-payout process including two re-payout operations.

払出制御用CPU371は、賞球未払出個数カウンタの値が0になっていない場合には、エラーフラグ(具体的には、払出スイッチ異常エラー1ビット、払出スイッチ異常エラー2ビットおよび払出ケースエラービットのうちのいずれか1ビットまたは複数ビット)がセットされていないことを条件として(ステップS659)、また、払出球検知ビットがセットされていないことを条件として(ステップS661)、再払出動作を実行する。なお、エラーフラグがセットされている場合には、再払出動作を実行しない。   The payout control CPU 371 determines that an error flag (specifically, a payout switch error error 1 bit, a payout switch error error 2 bit, and a payout case error bit when the value of the award ball unpaid number counter is not 0. (One or a plurality of bits) is not set (step S659), and if the payout ball detection bit is not set (step S661), the re-payout operation is executed. To do. If the error flag is set, the re-payout operation is not executed.

上述したように、この実施の形態では、正常に払出が完了した場合でも、賞球未払出個数カウンタの値が0になっていないことがある。そこで、払出球検知ビットがセットされていれば、すなわち払出個数カウントスイッチ301が賞球払出処理中に少なくとも1個の遊技球の払出を検出していたら、正常に賞球払出処理が完了したとして、ステップS655に移行する。なお、例えば、1回の賞球払出処理で15個の遊技球を払い出すべきところ、実際には14個の遊技球しか払い出されなかった場合(払出個数カウントスイッチ301が14個の遊技球しか検出しなかった場合)にも、払出球検知ビットがセットされるので正常に賞球払出処理が完了したとみなされるが、その場合には、賞球未払出個数カウンタの値は14しか減算されていないはずであり、不足分は次回の賞球払出処理で払い出されるので、遊技者に不利益を与えることはない。   As described above, in this embodiment, even when the payout is completed normally, the value of the unpaid prize ball number counter may not be 0. Therefore, if the payout ball detection bit is set, that is, if the payout number count switch 301 detects the payout of at least one game ball during the prize ball payout process, it is assumed that the prize ball payout process is normally completed. The process proceeds to step S655. For example, when 15 game balls should be paid out in one prize ball payout process, when only 14 game balls are actually paid out (the number of payout count switch 301 is 14 game balls). In this case, the payout ball detection bit is set, so it is considered that the award ball payout process has been completed normally. It should not have been done, and the shortage will be paid out in the next prize ball payout process, so there will be no disadvantage to the player.

再払出処理を実行するために、払出制御用CPU371は、まず、再払出動作中2ビットがセットされているか否か確認する(ステップS662)。セットされていなければ、再払出動作中1ビットがセットされているか否か確認する(ステップS663)。再払出動作中1ビットもセットされていなければ、初回の再払出動作を実行するために、再払出動作個数として1をセットし(ステップS664)、再払出動作中1ビットをセットし(ステップS665)、払出モータ回転回数バッファに再払出動作個数または球貸し未払出数個数カウンタの値をセットする(ステップS666)。また、払出制御用CPU371は、払出モータ制御処理で実行される処理を選択するための払出モータ制御コードに、払出モータ起動準備処理(ステップS522)に応じた値(具体的は「1」)をセットする。払出モータ回転回数バッファは、払出モータ制御処理(ステップS753)において参照される。すなわち、払出モータ制御処理では、払出モータ回転回数バッファにセットされた値に対応した回転数分だけ払出モータ289を回転させる制御が実行される。なお、ステップS666において、球貸し未払出数個数カウンタの値も取り扱われるのは、球貸し払出処理における再払出処理でもステップS666が用いられるからである。すなわち、払出制御用CPU371は、ステップS666において、賞球払出処理における再払出処理では再払出動作個数をセットし、球貸し払出処理における再払出処理では球貸し未払出数個数カウンタの値をセットする。その後、払出制御コードを1にして(ステップS667)、処理を終了する。   In order to execute the re-payout process, the pay-out control CPU 371 first checks whether or not 2 bits during re-payout operation are set (step S662). If not set, it is confirmed whether or not 1 bit is set during the re-payout operation (step S663). If 1 bit is not set during the re-payout operation, 1 is set as the number of re-payout operations to execute the first re-payout operation (step S664), and 1 bit is set during the re-payout operation (step S665). ) The value of the re-payout operation number or ball lending unpaid-out number counter is set in the payout motor rotation number buffer (step S666). Further, the payout control CPU 371 sets a value (specifically “1”) corresponding to the payout motor activation preparation process (step S522) to the payout motor control code for selecting the process executed in the payout motor control process. set. The payout motor rotation frequency buffer is referred to in the payout motor control process (step S753). That is, in the payout motor control process, control is performed to rotate the payout motor 289 by the number of rotations corresponding to the value set in the payout motor rotation frequency buffer. In step S666, the value of the unpaid ball lending number counter is also handled because step S666 is also used in the re-payout process in the ball lending payout process. That is, in step S666, the payout control CPU 371 sets the re-payout operation number in the re-payout process in the prize ball payout process, and sets the value of the ball lending unpaid-out number counter in the re-payout process in the ball lending payout process. . Thereafter, the payout control code is set to 1 (step S667), and the process is terminated.

ステップS663において、再払出動作中1ビットがセットされていることを確認したら、払出制御用CPU371は、2回目の再払出を実行するために、再払出動作個数として1をセットし(ステップS668)、再払出動作中1ビットをリセットし(ステップS669)、再払出動作中2ビットをセットする(ステップS670)。そして、ステップS666に移行する。   In step S663, when it is confirmed that 1 bit is set during the re-payout operation, the payout control CPU 371 sets 1 as the re-payout operation number in order to execute the second re-payout (step S668). Then, 1 bit is reset during the re-payout operation (step S669), and 2 bits are set during the re-payout operation (step S670). Then, control goes to a step S666.

ステップS662において、再払出動作中2ビットがセットされていることを確認したら、払出制御用CPU371は、2回の再払出処理を実行しても遊技球が払い出されなかった(払出個数カウントスイッチ301が遊技球を検出しなかった)として、エラーフラグにおける払出ケースエラービットをセットする(ステップS672)。その際に、再払出動作中2ビットをリセットしておく(ステップS671)。そして、処理を終了する。   When it is confirmed in step S662 that 2 bits are set during the re-payout operation, the payout control CPU 371 does not pay out the game ball even if the re-payout process is executed twice (payout number count switch). 301 has not detected a game ball), a payout case error bit in the error flag is set (step S672). At that time, 2 bits are reset during the re-payout operation (step S671). Then, the process ends.

以上のように、再払出処理(補正払出処理)において2回の再払出動作を行っても遊技球が1個も払い出されない場合には、遊技球の払出動作不良として、払出個数カウントスイッチ未通過エラービット(払出ケースエラービット)がセットされる。   As described above, if no game balls are paid out even if two re-payout operations are performed in the re-payout process (corrected payout process), it is determined that the game ball payout operation is defective and the payout number count switch is not A passing error bit (payout case error bit) is set.

従って、この実施の形態では、払出制御用マイクロコンピュータ370における景品遊技媒体払出制御手段は、払出検出手段としての払出個数カウントスイッチ301からの検出信号にもとづいて、景品遊技媒体の払い出しが行われなかったことを検出したときに、あらかじめ決められた所定回(この例では2回)を限度として、払出手段に1個の景品遊技媒体の払い出しを行わせるように制御を行う。なお、この実施の形態では、景品遊技媒体を払い出すためのリトライ動作を2回行っても景品遊技媒体の払い出しが行われなかった場合には、払出ケースエラービットをセットしてエラー発生中状態になるが(ステップS672)、景品遊技媒体の払い出しが行われなかったことを初めて検知したときに払出ケースエラービットをセットしてもよい。なお、「リトライ動作(あるいは「リトライ」、「リトライ動作処理」)」とは、所定数の遊技球の払い出しを行うための通常の払出処理を実行したのにもかかわらず、実際の払い出し数が少ない場合に実行させる動作であって、通常の払出処理とは別に、未払出の遊技球を払い出すために払出処理を再度実行させるための動作を意味する。   Therefore, in this embodiment, the prize game medium payout control means in the payout control microcomputer 370 does not pay out the prize game medium based on the detection signal from the payout number count switch 301 as the payout detection means. When this is detected, control is performed so that the payout means pays out one prize game medium up to a predetermined number of times (in this example, twice). In this embodiment, if the prize game medium is not paid out even if the retry operation for paying out the prize game medium is performed twice, the payout case error bit is set and an error is being generated. (Step S672), the payout case error bit may be set when it is first detected that the premium game medium has not been paid out. Note that “retry operation (or“ retry ”,“ retry operation processing ”) means that the actual payout number is the same as the normal payout processing for executing payout of a predetermined number of game balls. This is an operation to be executed when the number is small, and means an operation for executing the payout process again in order to pay out an unpaid game ball separately from the normal payout process.

賞球球貸し制御処理において、払出動作(1回の賞球払出または1回の球貸し)を行うか否か判定するためにエラービットがチェックされるのは、図80に示された払出開始待ち処理においてのみである。図81に示された払出モータ停止待ち処理および図82等に示された払出通過待ち処理では、エラービットはチェックされない。なお、払出通過待ち処理におけるステップS659等でもエラービットがチェックされているが、そのチェックは再払出動作を行うか否かを判断するためであって、払出動作(1回の賞球払出または1回の球貸し)を開始するか否か判定するためではない。従って、ステップS626、S633またはステップS634の処理が行われて遊技球の払出処理が開始された後では、エラーが発生しても払出処理は中断されない。すなわち、エラーが発生すると、遊技球の払出処理は、切りのよい時点(1回の賞球払出または1回の球貸しが終了した時点)まで継続される。なお、ステップS621でチェックされるエラーフラグにおけるエラービットの中には、主基板31からの接続確認信号がオフ状態になったことを示すエラービットが含まれている。よって、接続確認信号がオフ状態になったときにも、遊技球の払出処理は、切りのよい時点で停止される。なお、遊技球の払出処理を切りのよい時点まで継続するのでなく、ステップS626、S633またはステップS634の処理が行われて遊技球の払出処理が開始された後であっても、エラーが発生すると直ちに遊技球の払出処理を停止するようにしてもよい。   In the prize ball lending control process, the error bit is checked to determine whether or not a payout operation (one prize ball payout or one ball lending) is performed. The payout start shown in FIG. Only in the waiting process. In the payout motor stop waiting process shown in FIG. 81 and the payout passing wait process shown in FIG. 82 and the like, the error bit is not checked. Note that the error bit is also checked in step S659 or the like in the payout passing waiting process, but this check is for determining whether or not a re-payout operation is performed, and is a payout operation (single prize ball payout or 1 This is not to determine whether or not to start ball lending. Therefore, after the process of step S626, S633, or step S634 is performed and the game ball payout process is started, the payout process is not interrupted even if an error occurs. In other words, when an error occurs, the game ball payout process is continued until a point at which the game ball can be cut well (at the time when one prize ball payout or one ball lending ends). The error bits in the error flag checked in step S621 include an error bit indicating that the connection confirmation signal from the main board 31 has been turned off. Therefore, even when the connection confirmation signal is turned off, the game ball payout process is stopped at a time when it is best to turn it off. If an error occurs even after the game ball payout process is started after the process of step S626, S633 or step S634 is performed, instead of continuing the game ball payout process until a good point is reached. The game ball payout process may be stopped immediately.

ステップS653で球貸し払出処理(球貸し動作)を実行していたことを確認すると、払出制御用CPU371は、球貸し未払出個数カウンタの値が0になっているか否か確認する(ステップS657)。0になっていれば、正常に球貸し払出処理が完了したとしてステップS655に移行する。   Upon confirming that the ball lending / dispensing process (ball lending operation) has been executed in step S653, the payout control CPU 371 confirms whether or not the value of the unlapped ball lending number counter is 0 (step S657). . If it is 0, it is determined that the ball lending / dispensing process is normally completed, and the process proceeds to step S655.

ステップS657で、球貸し未払出個数カウンタの値が0になっていなければ、エラーフラグ(具体的には、払出スイッチ異常エラー1ビット、払出スイッチ異常エラー2ビットおよび払出ケースエラービットのうちのいずれか1ビットまたは複数ビット)がセットされていないことを条件として(ステップS675)、再払出処理を実行する。なお、エラーフラグがセットされている場合には、再払出処理を実行しない。   In step S657, if the value of the ball lending unpaid number counter is not 0, an error flag (specifically, any one of the payout switch error error 1 bit, the payout switch error error 2 bit, and the payout case error bit) Or one bit or a plurality of bits) is not set (step S675), the re-payout process is executed. If the error flag is set, the re-payout process is not executed.

再払出処理を実行するために、払出制御用CPU371は、まず、再払出動作中2ビットがセットされているか否か確認する(ステップS676)。セットされていなければ、再払出動作中1ビットがセットされているか否か確認する(ステップS677)。再払出動作中1ビットもセットされていなければ、初回の再払出動作を実行するために、再払出動作個数として1をセットし(ステップS678)、再払出動作中1ビットをセットし(ステップS679)、さらに払出球検知ビットをリセットした後(ステップS680)、ステップS666に移行する。   In order to execute the re-payout process, the pay-out control CPU 371 first checks whether or not 2 bits during re-payout operation are set (step S676). If not set, it is confirmed whether or not 1 bit is set during the re-payout operation (step S677). If 1 bit is not set during re-payout operation, 1 is set as the number of re-payout operations to execute the first re-payout operation (step S678), and 1 bit is set during re-payout operation (step S679). ) After further resetting the payout ball detection bit (step S680), the process proceeds to step S666.

ステップS677において、再払出動作中1ビットがセットされていることを確認したら、払出制御用CPU371は、再払出動作を再度実行するための処理を行う。具体的には、再払出動作中1ビットをリセットする(ステップS681)。そして、払出球検知ビットがセットされていたら、すなわち、最初の再払出動作で遊技球が払い出されていたら、ステップS683に移行する。払出球検知ビットがセットされていなかったら、2回目の再払出動作を実行するためにステップS684に移行する。   In step S677, when it is confirmed that 1 bit is set during the re-payout operation, the payout control CPU 371 performs a process for re-executing the re-payout operation. Specifically, 1 bit is reset during the re-payout operation (step S681). If the payout ball detection bit is set, that is, if the game ball is paid out in the first re-payout operation, the process proceeds to step S683. If the payout ball detection bit is not set, the process proceeds to step S684 to execute the second re-payout operation.

ステップS683では払出球検知ビットをリセットし、その後、ステップS666に移行する。従って、この場合には、再払出動作中1ビットがセットされたままになっているので、再度、初回(最初)の再払出動作が行われる。ステップS684では、再払出動作個数として1をセットし(ステップS684)、再払出動作中2ビットをセットし(ステップS685)、ステップS666に移行する。   In step S683, the payout ball detection bit is reset, and then the process proceeds to step S666. Therefore, in this case, since 1 bit remains set during the re-payout operation, the first (first) re-payout operation is performed again. In step S684, 1 is set as the number of re-payout operations (step S684), 2 bits during re-payout operation are set (step S685), and the process proceeds to step S666.

ステップS676において、再払出動作中2ビットがセットされていることを確認したら、払出制御用CPU371は、再払出動作中2ビットをリセットし(ステップS686)、払出球検知ビットがセットされていたら、すなわち、再払出動作で遊技球が払い出されていたらステップS683に移行して残りの未払出を分を解消することを試みる。払出球検知ビットがセットされていなかったら、2回の再払出処理を実行しても遊技球が払い出されなかった(払出個数カウントスイッチ301が遊技球を検出しなかった)として、エラーフラグにおける払出ケースエラービットをセットする(ステップS688)。そして、処理を終了する。   In step S676, when it is confirmed that the 2 bits during re-payout operation are set, the payout control CPU 371 resets 2 bits during the re-payout operation (step S686), and if the payout ball detection bit is set, That is, if the game ball is paid out by the re-payout operation, the process proceeds to step S683 to try to eliminate the remaining unpaid out. If the payout ball detection bit is not set, it is determined that the game ball has not been paid out even if the re-payout process is executed twice (the payout number count switch 301 has not detected a game ball). A payout case error bit is set (step S688). Then, the process ends.

以上のように、球貸し処理に係る再払出処理(補正払出処理)において連続して2回の再払出動作を行っても遊技球が1個も払い出されない場合には、遊技球の払出動作不良として、払出個数カウントスイッチ未通過エラービット(払出ケースエラービット)がセットされる。   As described above, if one game ball is not paid out even if two re-payout operations are continuously performed in the re-payout processing (corrected payout processing) related to the ball lending process, a game ball payout operation is performed. As a failure, a payout count switch non-passing error bit (payout case error bit) is set.

次に、エラー処理について説明する。図87は、エラーの種類とエラー表示用LED374の表示との関係等を示す説明図である。図87に示すように、主基板31からの接続確認信号がオフ状態になった場合には、払出制御用マイクロコンピュータ370の払出制御用CPU371は、主基板未接続エラーとして、エラー表示用LED374に「1」を表示する制御を行う。従って、接続確認信号の入力状態の確認中に接続確認信号がオフ状態となると、エラー表示用LED374に「1」が表示されることになる。   Next, error processing will be described. FIG. 87 is an explanatory diagram showing the relationship between the type of error and the display of the LED 374 for error display. As shown in FIG. 87, when the connection confirmation signal from the main board 31 is turned off, the payout control CPU 371 of the payout control microcomputer 370 displays an error display LED 374 as a main board non-connection error. Control to display “1” is performed. Therefore, if the connection confirmation signal is turned off while the input state of the connection confirmation signal is being confirmed, “1” is displayed on the error display LED 374.

払出個数カウントスイッチ301の断線または払出個数カウントスイッチ301の部分において球詰まりが発生した場合には、払出スイッチ異常検知エラー1として、エラー表示用LED374に「2」を表示する制御を行う。なお、払出個数カウントスイッチ301の断線または払出個数カウントスイッチ301の部分において球詰まりが発生したことは、払出個数カウントスイッチ301の検出信号がオフ状態にならなかったことによって判定される。   When the disconnection of the payout count switch 301 or a ball clogging occurs at the payout count switch 301, the error display LED 374 is controlled to display “2” as the payout switch abnormality detection error 1. The disconnection of the payout number count switch 301 or the occurrence of ball clogging in the payout number count switch 301 is determined by the detection signal of the payout number count switch 301 not being turned off.

遊技球の払出動作中でないにも関わらず払出個数カウントスイッチ301の検出信号がオン状態になった場合には、払出スイッチ異常検知エラー2として、エラー表示用LED374に「3」を表示する制御を行う。払出モータ289の回転異常または遊技球が払い出されたにも関わらず払出個数カウントスイッチ301の検出信号がオン状態にならない場合には、払出ケースエラーとして、エラー表示用LED374に「4」を表示する制御を行う。払出個数カウントスイッチ301の検出信号がオン状態にならないことの具体的な検出方法は既に説明したとおりである。   When the detection signal of the payout number count switch 301 is turned on even though the game ball is not paying out, control is performed to display “3” on the error display LED 374 as the payout switch abnormality detection error 2. Do. If the detection signal of the payout count switch 301 does not turn on despite the rotation abnormality of the payout motor 289 or the game ball being paid out, “4” is displayed on the error display LED 374 as a payout case error. Control. The specific method for detecting that the detection signal of the payout number count switch 301 is not turned on is as described above.

また、下皿満タン状態すなわち満タンスイッチ48がオン状態になった場合には、満タンエラーとして、エラー表示用LED374に「5」を表示する制御を行う。補給球の不足状態すなわち球切れスイッチ187がオン状態になった場合には、球切れエラーとして、エラー表示用LED374に「6」を表示する制御を行う。   In addition, when the lower pan is full, that is, when the full switch 48 is turned on, control is performed to display “5” on the error display LED 374 as a full error. When the supply ball is insufficient, that is, when the ball break switch 187 is turned on, control is performed to display “6” on the error display LED 374 as a ball break error.

また、カードユニット50からのVL信号がオフ状態になった場合には、プリペイドカードユニット未接続エラーとして、エラー表示用LED374に「7」を表示する制御を行う。不正なタイミングでカードユニット50と通信がなされた場合には、プリペイドカードユニット通信エラーとして、エラー表示用LED374に「8」を表示する制御を行う。なお、プリペイドカードユニット通信エラーは、プリペイドカードユニット制御処理(ステップS754)において検出される。   Further, when the VL signal from the card unit 50 is turned off, control is performed to display “7” on the error display LED 374 as a prepaid card unit non-connection error. When communication with the card unit 50 is performed at an improper timing, control is performed to display “8” on the error display LED 374 as a prepaid card unit communication error. The prepaid card unit communication error is detected in the prepaid card unit control process (step S754).

さらに、遊技制御手段から賞球過多異常コマンドを受信した場合には、賞球過多異常エラーとして、エラー表示用LED374に「9」を表示する制御を行う。また、遊技制御手段から賞球過少異常コマンドを受信した場合には、賞球過少異常エラーとして、エラー表示用LED374に「A」を表示する制御を行う。   Further, when an excessive prize ball abnormality command is received from the game control means, control is performed to display “9” on the error display LED 374 as an excessive prize ball abnormality error. Further, when a prize ball under / abnormal command is received from the game control means, control is performed to display “A” on the error display LED 374 as a prize ball under / abnormal error.

以上のエラーのうち、払出スイッチ異常検知エラー2、払出ケースエラー、賞球過多異常エラーまたは賞球過少異常エラーが発生した後、エラー解除スイッチ375が操作されエラー解除スイッチ375から操作信号が出力されたら(オン状態になったら)、払出制御手段は、エラーが発生する前の状態に復帰する。   Among the above errors, after the occurrence of a payout switch abnormality detection error 2, a payout case error, an excessive prize ball error error, or an excessive prize ball error error, the error release switch 375 is operated and an operation signal is output from the error release switch 375. If it becomes (on state), the payout control means returns to the state before the error occurred.

なお、払出制御用CPU371は、既に述べたように、具体的には、タイマ割込処理の表示制御処理(ステップS759参照)において、図87に示す関係に従ってエラー表示LED374にエラー表示を行う。例えば、払出制御用CPU371は、後述するエラー処理においてプリペイドカードユニット未接続エラービットをセットしたことにもとづいて(ステップS826参照)、表示制御処理において、プリペイドカードユニット未接続エラーが発生している旨を示すエラー表示「7」をエラー表示用LED374に表示する制御を行う。また、例えば、エラー処理において満タンエラービットをセットしたことにもとづいて(ステップS809参照)、表示制御処理において、満タンエラーが発生している旨を示すエラー表示「5」をエラー表示用LED374に表示する制御を行う。また、例えば、エラー処理において賞球過多異常エラービットをセットしたことにもとづいて(ステップS829参照)、表示制御処理において、賞球過多異常が発生している旨を示すエラー表示「9」をエラー表示用LED374に表示する制御を行う。また、例えば、エラー処理において賞球過少異常エラービットをセットしたことにもとづいて(ステップS832参照)、表示制御処理において、賞球過少異常が発生している旨を示すエラー表示「A」をエラー表示用LED374に表示する制御を行う。   As described above, the payout control CPU 371 specifically displays an error on the error display LED 374 in accordance with the relationship shown in FIG. 87 in the display control process of the timer interrupt process (see step S759). For example, the payout control CPU 371 indicates that a prepaid card unit unconnected error has occurred in the display control process based on the setting of the prepaid card unit unconnected error bit in an error process described later (see step S826). Is displayed on the error display LED 374. Further, for example, based on the fact that the full error bit is set in the error process (see step S809), an error display “5” indicating that a full error has occurred in the display control process is displayed on the error display LED 374. Control the display. Further, for example, based on the fact that the excessive ball error error bit is set in the error processing (see step S829), the error display “9” indicating that the excessive ball error is occurring is displayed in the display control processing. Control to display on the display LED 374 is performed. Further, for example, based on the setting of the prize ball under-abnormality error bit in the error processing (see step S832), the error display “A” indicating that the prize-ball under-abnormality has occurred is displayed as an error in the display control process. Control to display on the display LED 374 is performed.

図88、図89および図90は、ステップS757のエラー処理を示すフローチャートである。エラー処理において、払出制御用CPU371は、エラーフラグをチェックし、そのうちのセットされているビットが、払出スイッチ異常検知エラー2および払出ケースエラーのみ(2つのうちのいずれかのビットのみ、またはそれら2ビットのみ)であるか否か確認する(ステップS801)。セットされているビットがそれらのみである場合には、エラー解除スイッチ375から操作信号がオン状態になったか否か確認する(ステップS802)。操作信号がオン状態になったら、エラー復帰時間をエラー復帰前タイマにセットする(ステップS803)。エラー復帰時間は、エラー解除スイッチ375が操作されてから、実際にエラー状態から通常状態に復帰するまでの時間である。   88, 89 and 90 are flowcharts showing the error processing in step S757. In the error process, the payout control CPU 371 checks the error flag, and the set bits are only the payout switch abnormality detection error 2 and the payout case error (only one of the two bits or those 2). It is confirmed whether or not (only bit) (step S801). If only those bits are set, it is confirmed whether or not the operation signal is turned on from the error release switch 375 (step S802). When the operation signal is turned on, the error recovery time is set in the pre-error recovery timer (step S803). The error recovery time is the time from when the error release switch 375 is operated until the actual return from the error state to the normal state.

エラー解除スイッチ375から操作信号がオン状態でない場合には、エラー復帰前タイマの値を確認する(ステップS804)。エラー復帰前タイマの値が0であれば、すなわち、エラー復帰前タイマがセットされていなければ、ステップS808に移行する。エラー復帰前タイマがセットされていれば、エラー復帰前タイマの値を−1し(ステップS805)、エラー復帰前タイマの値が0になったら(ステップS806)、エラーフラグのうちの、払出スイッチ異常検知エラー2および払出ケースエラーのビットをリセットし(ステップS807)、ステップS808に移行する。   If the operation signal from the error release switch 375 is not on, the value of the timer before error recovery is confirmed (step S804). If the value of the timer before error recovery is 0, that is, if the timer before error recovery is not set, the process proceeds to step S808. If the pre-error recovery timer is set, the value of the pre-error recovery timer is decremented by -1 (step S805). The abnormality detection error 2 and payout case error bits are reset (step S807), and the process proceeds to step S808.

なお、ステップS807の処理が実行されるときに、払出スイッチ異常検知エラー2および払出ケースエラーのビットのうちには、セット状態ではないエラービットがある場合もあるが、セット状態にないエラービットをリセットしても何ら問題はない。以上のように、この実施の形態では、払出スイッチ異常検知エラー2または払出ケースエラーのビットをセットする原因になったエラー(図87参照)が発生した場合には、エラー解除スイッチ375が押下されることによってエラー解除される。   When the processing of step S807 is executed, there may be an error bit that is not in the set state among the payout switch abnormality detection error 2 and payout case error bits. There is no problem with resetting. As described above, in this embodiment, when an error (see FIG. 87) that causes the setting of the payout switch abnormality detection error 2 or the payout case error bit occurs, the error release switch 375 is pressed. The error is canceled.

ステップS807の処理が実行されて払出ケースエラービットがリセットされた場合には、払出制御コードが「2」(図84〜図86に示す払出通過待ち処理の実行に対応)であって、賞球未払出個数カウンタの値または球貸し未払出個数カウンタの値が0でないときには、遊技球払出のリトライ動作が開始される。つまり、次にステップS756の賞球球貸し制御処理が実行されるときにステップS612の払出通過待ち処理が実行されると、再び、再払出処理が行われる。例えば、賞球払出処理が行われていた場合には、賞球未払出個数カウンタの値が0でないときには、ステップS654からステップS659に移行し、ステップS659においてエラービットがリセット状態であることが確認されるので、ステップS662以降の再払出処理を開始するための処理が再度実行され、再払出処理が実行される。なお、エラー解除スイッチ375が押下されることによってリセットされた払出ケースエラービットに関して、そのビットがセットされたときには(ステップS672が実行されたとき)、払出制御タイマは既にタイムアップしている。従って、ステップS807の処理が実行されて払出ケースエラービットがリセットされた場合には、次に払出通過待ち処理が実行されるときには、ステップS650の判断において払出制御タイマ=0と判定される。また、払出ケースエラービットがセットされたときには払出球検知ビットは0である(ステップS661の判断で払出球検知ビットは0でないとステップS672が実行されないので)。従って、ステップS659においてエラービットがリセット状態であることが確認されると、必ずステップS662が実行される。つまり、必ず、再払出処理が実行される。   When the process of step S807 is executed and the payout case error bit is reset, the payout control code is “2” (corresponding to the execution of the payout passing waiting process shown in FIGS. 84 to 86), and the prize ball When the value of the unpaid-out number counter or the value of the ball-lending unpaid-out number counter is not 0, a retry operation for game ball payout is started. That is, when the award ball lending control process of step S756 is executed next, when the payout passing waiting process of step S612 is executed, the repayment process is performed again. For example, if a prize ball payout process has been performed and the value of the prize ball unpaid number counter is not 0, the process proceeds from step S654 to step S659, and it is confirmed in step S659 that the error bit is in a reset state. Therefore, the process for starting the re-payout process after step S662 is executed again, and the re-payout process is executed. Regarding the payout case error bit reset by pressing the error release switch 375, when the bit is set (when step S672 is executed), the payout control timer has already expired. Therefore, when the process in step S807 is executed and the payout case error bit is reset, the payout control timer = 0 is determined in the determination in step S650 when the payout passage waiting process is executed next. Further, when the payout case error bit is set, the payout ball detection bit is 0 (since step S672 is not executed unless the payout ball detection bit is 0 according to the determination in step S661). Therefore, step S662 is always executed whenever it is confirmed in step S659 that the error bit is in the reset state. That is, the re-payout process is always executed.

以上のように、払出制御手段は、球払出装置97が遊技球の払い出しを行ったにもかかわらず払出個数カウントスイッチ301が1個も遊技球を検出しなかったときには遊技球を払い出すためのリトライ動作をあらかじめ決められた所定回(例えば2回)を限度として球払出装置97に実行させる補正払出制御を行った後、払出個数カウントスイッチ301が1個も遊技球を検出しなかったことが検出されたときには(図85のステップS661以降を参照)、払い出しに関わる制御状態をエラー状態に移行させ、エラー状態においてエラー解除スイッチ375からエラー解除信号が出力されたことを条件に再度補正払出制御を行わせる補正払出制御再起動処理を実行する。   As described above, the payout control means is used for paying out a game ball when the payout number counting switch 301 detects no game ball even though the ball payout device 97 pays out a game ball. After performing the corrected payout control that causes the ball payout device 97 to execute the retry operation for a predetermined number of times (for example, twice) as a limit, the payout number count switch 301 has detected no game balls. When it is detected (see step S661 and thereafter in FIG. 85), the control state related to the payout is shifted to the error state, and corrected payout control is performed again on condition that an error release signal is output from the error release switch 375 in the error state. The correction payout control restart process for executing

さらに、エラー状態における再払出処理の実行中(具体的には払出ケースエラーをセットする前の再払出処理中およびエラー解除スイッチ375押下後の再払出処理中)でも、図81に示すステップS601〜S604の処理は実行されている。すなわち、払い出しに関わるエラーが生じているときでも、遊技球が払出個数カウントスイッチ301を通過すれば、賞球未払出個数カウンタや球貸し未払出個数カウンタの値が減算される。従って、エラー状態から復帰したときの賞球未払出個数カウンタや球貸し未払出個数カウンタの値は、実際に払い出された遊技球数を反映した値になっている。すなわち、払い出しに関わるエラーが発生しても、実際に払い出した遊技球数を正確に管理することができる。   Further, even during re-payout processing in an error state (specifically, during re-payout processing before setting a payout case error and during re-payout processing after the error release switch 375 is pressed), steps S601 to S601 shown in FIG. The process of S604 is being executed. That is, even when an error relating to payout occurs, if the game ball passes the payout number count switch 301, the value of the award ball unpaid number counter or the ball lending unpaid number counter is subtracted. Therefore, the value of the award ball unpaid number counter or the ball lending unpaid number counter when returning from the error state is a value reflecting the number of game balls actually paid out. That is, even if an error related to payout occurs, the number of game balls actually paid out can be accurately managed.

また、図84〜図86に示された払出通過待ち処理において、再払出処理が実行された結果、遊技球が払い出されたことが確認されたときでも、払出ケースエラーのビットはリセットされない。払出ケースエラーのビットがリセットされるのは、あくまでも、エラー解除スイッチ375が操作されたとき(具体的は、操作後エラー復帰時間が経過したとき)である(ステップS802,S807)。すなわち、遊技球が払出個数カウントスイッチ301を通過したこと等にもとづいて自動的に払出ケースエラー(払出不足エラー)の状態が解除されるということはなく、人為的な操作を経ないと払出ケースエラーは解除されない。従って、遊技店員等は、確実に払出不足が発生したことを認識することができる。   Also, in the payout passing waiting process shown in FIGS. 84 to 86, even when it is confirmed that the game ball has been paid out as a result of the re-payout process, the payout case error bit is not reset. The bit of the payout case error is reset only when the error release switch 375 is operated (specifically, when an error return time after operation has elapsed) (steps S802 and S807). That is, the state of the payout case error (payout shortage error) is not automatically canceled based on the fact that the game ball has passed the payout number count switch 301, etc. The error is not cleared. Therefore, the game store clerk and the like can surely recognize that a shortage of payout has occurred.

エラー解除スイッチ375が操作されたことによってハードウェア的にリセット(払出制御用CPU371に対するリセット)がかかるように構成されている場合には、エラー解除スイッチ375が操作されたことによって例えば賞球未払出個数カウンタの値もクリアされてしまう。しかし、この実施の形態では、払出制御手段が、エラー解除スイッチ375が操作されたことによって再払出動作を再び行うように構成されているので、確実に払出処理が実行され、遊技者に不利益を与えないようにすることができる。   When the error cancel switch 375 is operated so as to be reset in hardware (reset to the payout control CPU 371), the error cancel switch 375 is operated, for example, a prize ball has not been paid out. The value of the number counter is also cleared. However, in this embodiment, since the payout control means is configured to perform the re-payout operation again by operating the error release switch 375, the payout process is executed reliably, which is disadvantageous to the player. Can not be given.

ステップS808では、払出制御用CPU371は、満タンスイッチ48の検出信号を確認する。満タンスイッチ48の検出信号が出力されていれば(オン状態であれば)、エラーフラグのうちの満タンエラービットをセットする(ステップS809)。満タンスイッチ48の検出信号がオフ状態であれば、満タンエラービットをリセットする(ステップS810)。   In step S808, the payout control CPU 371 checks the detection signal of the full tank switch 48. If the detection signal of the full tank switch 48 is output (if it is in the ON state), the full tank error bit in the error flag is set (step S809). If the detection signal of the full tank switch 48 is in the OFF state, the full tank error bit is reset (step S810).

また、払出制御用CPU371は、球切れスイッチ187の検出信号を確認する(ステップS811)。球切れスイッチ187の検出信号が出力されていれば(オン状態であれば)、エラーフラグのうちの球切れエラービットをセットする(ステップS812)。球切れスイッチ187の検出信号がオフ状態であれば、球切れエラービットをリセットする(ステップS813)。なお、球切れエラービットをセットされているときには、ステップS759の表示制御処理において、出力ポート1バッファにおける球切れLED52に対応したビットを点灯状態に対応した値にする。   Also, the payout control CPU 371 checks the detection signal of the ball break switch 187 (step S811). If the detection signal of the ball break switch 187 is output (if it is on), the ball break error bit in the error flag is set (step S812). If the detection signal of the ball break switch 187 is OFF, the ball break error bit is reset (step S813). When the ball break error bit is set, the bit corresponding to the ball break LED 52 in the output port 1 buffer is set to a value corresponding to the lighting state in the display control process of step S759.

さらに、払出制御用CPU371は、主基板31からの接続確認信号の状態を確認し(ステップS815)、接続確認信号が出力されていなければ(オフ状態であれば)、主基板未接続エラービットをセットする(ステップS816)。また、接続確認信号が出力されていれば(オン状態であれば)、主基板未接続エラービットをリセットする(ステップS817)。   Further, the payout control CPU 371 checks the state of the connection confirmation signal from the main board 31 (step S815). If the connection confirmation signal is not output (if it is in the off state), the main board unconnected error bit is set. Set (step S816). If the connection confirmation signal is output (if it is on), the main board non-connection error bit is reset (step S817).

また、払出制御用CPU371は、各スイッチの検出信号の状態が設定される各スイッチタイマのうち払出個数カウントスイッチ301に対応したスイッチタイマの値を確認し、その値がスイッチオン最大時間(例えば「240」)を越えていたら(ステップS818)、エラーフラグのうち払出スイッチ異常検知エラー1のビットをセットする(ステップS819)。また、払出個数カウントスイッチ301に対応したスイッチタイマの値がスイッチオン最大時間以下であれば、払出スイッチ異常検知エラー1のビットをリセットする(ステップS820)。なお、各スイッチタイマの値は、ステップS751の入力判定処理において、各スイッチの検出信号を入力する入力ポートの状態がスイッチオン状態であれば+1され、オフ状態であれば0クリアされる。従って、払出個数カウントスイッチ301に対応したスイッチタイマの値がスイッチオン最大時間を越えていたということは、スイッチオン最大時間を越えて払出個数カウントスイッチ301がオン状態になっていることを意味し、払出個数カウントスイッチ301の断線または払出個数カウントスイッチ301の部分で遊技球が詰まっていると判断される。   Further, the payout control CPU 371 checks the value of the switch timer corresponding to the payout number count switch 301 among the switch timers in which the state of the detection signal of each switch is set, and the value is the switch on maximum time (for example, “ 240 ") (step S818), the bit of the payout switch abnormality detection error 1 is set in the error flag (step S819). If the value of the switch timer corresponding to the payout number count switch 301 is less than the switch-on maximum time, the bit of the payout switch abnormality detection error 1 is reset (step S820). Note that the value of each switch timer is incremented by 1 when the state of the input port to which the detection signal of each switch is input is switched on in the input determination process of step S751, and cleared by 0 when it is off. Accordingly, the fact that the value of the switch timer corresponding to the payout number count switch 301 exceeds the maximum switch-on time means that the payout number count switch 301 is in the ON state beyond the maximum switch-on time. Then, it is determined that the game ball is clogged at the disconnection of the payout number count switch 301 or at the portion of the payout number count switch 301.

また、払出制御用CPU371は、払出個数カウントスイッチ301に対応したスイッチタイマの値がスイッチオン判定値(例えば「2」)になった場合に(ステップS821)、球貸し動作中フラグおよび賞球動作中フラグがともにリセット状態であれば、払出動作中でないのに払出個数カウントスイッチ301を遊技球が通過したとして、エラーフラグのうち払出スイッチ異常検知エラー2のビットをセットする(ステップS822,S823)。また、球貸し動作中フラグまたは賞球動作中フラグがセットされていれば、払出スイッチ異常検知エラー2のビットをリセットする(ステップS824)。   Further, the payout control CPU 371, when the value of the switch timer corresponding to the payout number count switch 301 becomes a switch-on determination value (eg, “2”) (step S821), the ball lending operation flag and the winning ball operation If both the middle flags are in the reset state, the game ball has passed through the payout number count switch 301 even though the payout operation is not in progress, and the bit of the payout switch abnormality detection error 2 in the error flag is set (steps S822 and S823). . If the ball lending operation flag or the winning ball operation flag is set, the bit of the payout switch abnormality detection error 2 is reset (step S824).

また、払出制御用CPU371は、カードユニット50からのVL信号の入力状態を確認し(ステップS825)、VL信号が入力されていなければ(オフ状態であれば)、エラーフラグのうちプリペイドカードユニット未接続エラービットをセットする(ステップS826)。また、VL信号が入力されていれば(オン状態であれば)、プリペイドカードユニット未接続エラービットをリセットする(ステップS827)。   The payout control CPU 371 confirms the input state of the VL signal from the card unit 50 (step S825). If the VL signal is not input (if it is in the off state), the prepaid card unit not yet out of the error flags is displayed. A connection error bit is set (step S826). If the VL signal is input (if it is on), the prepaid card unit unconnected error bit is reset (step S827).

また、払出制御用CPU371は、賞球過多異常コマンド受信フラグがセットされているか否かを確認し(ステップS828)、賞球過多異常コマンド受信フラグがセットされていれば、エラーフラグのうち賞球過多異常エラービットをセットする(ステップS829)。すなわち、遊技制御手段で賞球過多異常が検出された場合であるので、払出制御用CPU371は、賞球過多異常エラービットをセットする。また、賞球過多異常コマンド受信フラグがセットされていなければ、払出制御用CPU371は、賞球過多異常エラービットをリセットする(ステップS830)。   In addition, the payout control CPU 371 checks whether or not a prize ball excessive abnormality command reception flag is set (step S828). If the prize ball excessive abnormality command reception flag is set, the prize ball among the error flags An excessive abnormality error bit is set (step S829). In other words, since the game control means detects an excessive prize ball abnormality, the payout control CPU 371 sets an excessive prize ball error error bit. On the other hand, if the excessive prize ball abnormality command reception flag is not set, the payout control CPU 371 resets the excessive prize ball abnormality error bit (step S830).

さらに、払出制御用CPU371は、賞球過少異常コマンド受信フラグがセットされているか否かを確認し(ステップS831)、賞球過少異常コマンド受信フラグがセットされていれば、エラーフラグのうち賞球過少異常エラービットをセットする(ステップS832)。すなわち、遊技制御手段で賞球過少異常が検出された場合であるので、払出制御用CPU371は、賞球過少異常エラービットをセットする。また、賞球過少異常コマンド受信フラグがセットされていなければ、払出制御用CPU371は、賞球過少異常エラービットをリセットする(ステップS833)。   Further, the payout control CPU 371 checks whether or not a prize ball under / abnormal command reception flag is set (step S831), and if the prize ball under / abnormal command reception flag is set, a prize ball out of error flags is set. An under-abnormal error bit is set (step S832). That is, since the game control means detects a prize ball under-abnormality, the payout control CPU 371 sets a prize-ball under-abnormality error bit. If the prize ball under / abnormal command reception flag is not set, the payout control CPU 371 resets the prize ball under / abnormal error bit (step S833).

なお、ステップS759の表示制御処理では、エラーフラグ中のエラービットに応じた表示(数値表示)による報知をエラー表示用LED374によって行う。従って、通信エラーをエラー表示用LED374によって報知することができる。また、通信エラーは、払出制御手段の側で検出されるので、遊技制御手段の負担を増すことなく通信エラーを検出できる。   In the display control process in step S759, notification by display (numerical value display) corresponding to the error bit in the error flag is performed by the error display LED 374. Therefore, a communication error can be notified by the error display LED 374. Further, since the communication error is detected on the payout control means side, the communication error can be detected without increasing the burden on the game control means.

また、この実施の形態では、主基板未接続エラーは接続確認信号がオン状態になると自動的に解消されるが(ステップS815,S817参照)、さらにエラー解除スイッチ375が操作されたという条件を加えて、エラー状態が解消されるようにしてもよい。   In this embodiment, the main board non-connection error is automatically eliminated when the connection confirmation signal is turned on (see steps S815 and S817), but the condition that the error release switch 375 is further operated is added. Thus, the error state may be eliminated.

また、この実施の形態では、通信エラーが、カードユニット50との間の通信エラー(プリペイドカードユニット未接続エラーおよびプリペイドカードユニット通信エラー)やその他のエラーと区別可能に報知される(図87参照)。従って、遊技制御用マイクロコンピュータ560と払出制御用マイクロコンピュータ370との間の通信エラーが容易に特定される。   In this embodiment, a communication error is reported so as to be distinguishable from a communication error with the card unit 50 (a prepaid card unit unconnected error and a prepaid card unit communication error) and other errors (see FIG. 87). ). Therefore, a communication error between the game control microcomputer 560 and the payout control microcomputer 370 is easily identified.

次に、演出制御手段(音/ランプ制御用マイクロコンピュータ100bおよび図柄制御用マイクロコンピュータ100a)の動作を説明する。まず、遊技制御手段から音/ランプ制御手段に対する制御コマンドの送出方式について説明する。図91は、主基板31から音/ランプ制御基板80bに送信される演出制御コマンドの信号線を示す説明図である。図91に示すように、この実施の形態では、演出制御コマンドは、演出制御信号CD0〜CD7の8本の信号線で主基板31から音/ランプ制御基板80bに送信される。また、主基板31と音/ランプ制御基板80bとの間には、取込信号(演出制御INT信号)を送信するための演出制御INT信号の信号線も配線されている。   Next, the operation of the effect control means (sound / lamp control microcomputer 100b and symbol control microcomputer 100a) will be described. First, a method for sending a control command from the game control means to the sound / lamp control means will be described. FIG. 91 is an explanatory diagram showing a signal line of an effect control command transmitted from the main board 31 to the sound / lamp control board 80b. As shown in FIG. 91, in this embodiment, the effect control command is transmitted from the main board 31 to the sound / lamp control board 80b through the eight signal lines of the effect control signals CD0 to CD7. Further, between the main board 31 and the sound / lamp control board 80b, a signal line of an effect control INT signal for transmitting a capture signal (effect control INT signal) is also wired.

この実施の形態では、演出制御コマンドは2バイト構成であり、1バイト目はMODE(コマンドの分類)を表し、2バイト目はEXT(コマンドの種類)を表す。MODEデータの先頭ビット(ビット7)は必ず「1」に設定され、EXTデータの先頭ビット(ビット7)は必ず「0」に設定される。なお、そのようなコマンド形態は一例であって他のコマンド形態を用いてもよい。例えば、1バイトや3バイト以上で構成される制御コマンドを用いてもよい   In this embodiment, the effect control command has a 2-byte structure, the first byte represents MODE (command classification), and the second byte represents EXT (command type). The first bit (bit 7) of the MODE data is always set to “1”, and the first bit (bit 7) of the EXT data is always set to “0”. Note that such a command form is an example, and other command forms may be used. For example, a control command composed of 1 byte or 3 bytes or more may be used.

図92に示すように、演出制御コマンドの8ビットの演出制御コマンドデータは、演出制御INT信号に同期して出力される。音/ランプ制御基板80bに搭載されている音/ランプ制御用マイクロコンピュータ100bは、演出制御INT信号が立ち上がったことを検知して、割込処理によって1バイトのデータの取り込み処理を開始する。従って、音/ランプ制御用マイクロコンピュータ100bから見ると、演出制御INT信号は、演出制御コマンドデータの取り込みの契機となる信号に相当する。   As shown in FIG. 92, the 8-bit effect control command data of the effect control command is output in synchronization with the effect control INT signal. The sound / lamp control microcomputer 100b mounted on the sound / lamp control board 80b detects that the effect control INT signal has risen, and starts a 1-byte data capturing process through an interrupt process. Therefore, when viewed from the sound / lamp control microcomputer 100b, the effect control INT signal corresponds to a signal that triggers the acquisition of the effect control command data.

演出制御コマンドは、音/ランプ制御用マイクロコンピュータ100bが認識可能に1回だけ送出される。認識可能とは、この例では、演出制御INT信号のレベルが変化することであり、認識可能に1回だけ送出されるとは、例えば演出制御コマンドデータの1バイト目および2バイト目のそれぞれに応じて演出制御INT信号が1回だけパルス状(矩形波状)に出力されることである。なお、演出制御INT信号は図92に示された極性と逆極性であってもよい。   The effect control command is sent only once so that the sound / lamp control microcomputer 100b can recognize it. In this example, “recognizable” means that the level of the production control INT signal changes, and that it is sent only once so as to be recognizable means that, for example, the first byte and the second byte of the production control command data respectively. Accordingly, the production control INT signal is output in a pulse shape (rectangular wave shape) only once. The effect control INT signal may have a polarity opposite to that shown in FIG.

次に、音/ランプ制御手段(音/ランプ制御用マイクロコンピュータ100b)の動作を説明する。図93は、音/ランプ制御基板80bに搭載されている音/ランプ制御用マイクロコンピュータ100b(具体的には、音/ランプ制御用CPU101b)が実行するメイン処理を示すフローチャートである。遊技機に対する電力供給が開始され、リセット信号がハイレベルになると、音/ランプ制御用マイクロコンピュータ100bは、メイン処理を開始する。メイン処理では、音/ランプ制御用マイクロコンピュータ100bは、まず、RAM領域のクリアや各種初期値の設定、また演出制御の起動間隔を決めるためのタイマの初期設定等を行うための初期化処理を行う(ステップS781)。その後、音/ランプ制御用マイクロコンピュータ100bは、タイマ割込フラグの監視(ステップS782)の確認を行うループ処理に移行する。タイマ割込が発生すると、音/ランプ制御用マイクロコンピュータ100bは、タイマ割込処理においてタイマ割込フラグをセットする。メイン処理において、タイマ割込フラグがセットされていたら、音/ランプ制御用マイクロコンピュータ100bは、そのフラグをクリアし(ステップS783)、以下の音/ランプ制御処理を実行する。   Next, the operation of the sound / lamp control means (sound / lamp control microcomputer 100b) will be described. FIG. 93 is a flowchart showing a main process executed by the sound / lamp control microcomputer 100b (specifically, the sound / lamp control CPU 101b) mounted on the sound / lamp control board 80b. When power supply to the gaming machine is started and the reset signal becomes high level, the sound / lamp control microcomputer 100b starts main processing. In the main process, the sound / lamp control microcomputer 100b first performs an initialization process for clearing the RAM area, setting various initial values, initializing a timer for determining the activation control activation interval, and the like. This is performed (step S781). Thereafter, the sound / lamp control microcomputer 100b shifts to a loop process for monitoring the timer interrupt flag (step S782). When a timer interrupt occurs, the sound / lamp control microcomputer 100b sets a timer interrupt flag in the timer interrupt process. If the timer interrupt flag is set in the main process, the sound / lamp control microcomputer 100b clears the flag (step S783) and executes the following sound / lamp control process.

タイマ割込は例えば2ms毎にかかる。すなわち、音/ランプ制御処理は、例えば2ms毎に起動される。また、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、具体的な音/ランプ制御処理はメイン処理において実行されるが、タイマ割込処理で音/ランプ制御処理を実行してもよい。   A timer interrupt takes, for example, every 2 ms. That is, the sound / lamp control process is activated every 2 ms, for example. In this embodiment, only the flag is set in the timer interrupt process, and the specific sound / lamp control process is executed in the main process, but the sound / lamp control process is executed in the timer interrupt process. Also good.

音/ランプ制御処理において、音/ランプ制御用マイクロコンピュータ100bは、まず、受信した演出制御コマンドを解析する(コマンド解析処理:ステップS784)。   In the sound / lamp control process, the sound / lamp control microcomputer 100b first analyzes the received effect control command (command analysis process: step S784).

次いで、音/ランプ制御用マイクロコンピュータ100bは、演出内容決定処理を行う(ステップS785)。演出内容決定処理では、音/ランプ制御用マイクロコンピュータ100bは、演出制御コマンド(変動パターンコマンドや表示結果指定コマンド)にもとづいて、可変表示装置9を用いて行う演出内容(予告演出を行うか否かや、予告演出の種類)を決定する。また、音/ランプ制御用マイクロコンピュータ100bは、決定した演出内容を示す演出内容指定コマンドを生成する。   Next, the sound / lamp control microcomputer 100b performs an effect content determination process (step S785). In the effect content determination process, the sound / lamp control microcomputer 100b uses the variable display device 9 based on the effect control command (variation pattern command or display result designation command) (whether or not to perform the notice effect). Kaya, the type of notice effect). In addition, the sound / lamp control microcomputer 100b generates an effect content designation command indicating the determined effect content.

次いで、音/ランプ制御用マイクロコンピュータ100bは、音出力処理を行う(ステップS786)。この場合、音/ランプ制御用マイクロコンピュータ100bは、音声合成用IC173に対して音番号データ(例えば、変動パターンコマンドに示される変動パターンに対応する音番号データ)を出力する。そして、音声合成用IC173は、音番号データに応じた音声や効果音を発生し増幅回路175に出力する。   Next, the sound / lamp control microcomputer 100b performs sound output processing (step S786). In this case, the sound / lamp control microcomputer 100b outputs sound number data (for example, sound number data corresponding to the variation pattern indicated by the variation pattern command) to the speech synthesis IC 173. Then, the voice synthesis IC 173 generates a voice or a sound effect corresponding to the sound number data and outputs it to the amplifier circuit 175.

次いで、音/ランプ制御用マイクロコンピュータ100bは、ランプ表示処理を行う(ステップS787)。この場合、音/ランプ制御用マイクロコンピュータ100bは、プロセスデータ中に設定されているランプ制御実行データにもとづいてランプ制御を行う。   Next, the sound / lamp control microcomputer 100b performs lamp display processing (step S787). In this case, the sound / lamp control microcomputer 100b performs lamp control based on the lamp control execution data set in the process data.

また、音/ランプ制御用マイクロコンピュータ100bは、乱数カウンタを更新する処理を実行する(ステップS788)。また、音/ランプ制御用マイクロコンピュータ100bは、主基板31から受信した演出制御コマンドや、ステップS785の演出内容決定処理で生成した演出内容指定コマンドを、図柄制御基板80aに送出する処理を行う(コマンド制御処理:ステップS789)。また、音/ランプ制御用マイクロコンピュータ100bは、賞球異常が発生している旨を報知する報知処理を実行する(ステップS790)。その後、ステップS782のタイマ割込フラグの確認を行う処理に戻る。   Further, the sound / lamp control microcomputer 100b executes a process of updating the random number counter (step S788). Further, the sound / lamp control microcomputer 100b performs a process of sending the effect control command received from the main board 31 and the effect content designation command generated in the effect content determination process in step S785 to the symbol control board 80a ( Command control processing: Step S789). Further, the sound / lamp control microcomputer 100b executes notification processing for notifying that a prize ball abnormality has occurred (step S790). Thereafter, the process returns to the process of checking the timer interrupt flag in step S782.

主基板31からの演出制御用のINT信号は音/ランプ制御用マイクロコンピュータ100bの割込端子に入力されている。例えば、主基板31からのINT信号がオン状態になると、音/ランプ制御用マイクロコンピュータ100bにおいて割込がかかる。そして、音/ランプ制御用マイクロコンピュータ100bは、割込処理において演出制御コマンドの受信処理を実行する。演出制御コマンドの受信処理において、音/ランプ制御用マイクロコンピュータ100bは、受信した演出制御コマンドデータをコマンド受信バッファに格納する。   An INT signal for effect control from the main board 31 is input to an interrupt terminal of the sound / lamp control microcomputer 100b. For example, when the INT signal from the main board 31 is turned on, the sound / lamp control microcomputer 100b is interrupted. Then, the sound / lamp control microcomputer 100b executes an effect control command reception process in the interrupt process. In the effect control command reception process, the sound / lamp control microcomputer 100b stores the received effect control command data in the command reception buffer.

図94は、音/ランプ制御処理で用いる各乱数を示す説明図である。各乱数は、以下のように使用される。
(1)ランダム1:予告演出を実行するか否かを決定する(予告演出実行決定用)。この実施の形態では、可変表示装置9においてリーチ態様の飾り図柄の可変表示を行う際に、音/ランプ制御用マイクロコンピュータ100bは、例えば、ランダム1があらかじめ決められている1つの値と一致した場合には、予告演出を行うと決定する。なお、音/ランプ制御用マイクロコンピュータ100bは、リーチ態様の可変表示を行うか否かに関わらず、ランダム1を用いて予告演出を行うか否かを決定してもよい。
(2)ランダム2:予告演出を行う場合に、可変表示装置9を用いて行う予告演出の種類を決定する(予告演出種類決定用)
FIG. 94 is an explanatory diagram showing random numbers used in the sound / lamp control processing. Each random number is used as follows.
(1) Random 1: Decide whether or not to execute a notice effect (for determining notice effect execution). In this embodiment, when the variable display device 9 performs variable display of the decorative pattern in the reach mode, the sound / lamp control microcomputer 100b matches, for example, random 1 with one predetermined value. In this case, it is determined that a notice effect is to be performed. Note that the sound / lamp control microcomputer 100b may determine whether or not to perform the notice effect using the random 1 regardless of whether or not the variable display of the reach mode is performed.
(2) Random 2: When performing the notice effect, the type of the notice effect performed using the variable display device 9 is determined (for determining the notice effect type).

図95は、図93に示された演出内容決定処理(ステップS785)を示すフローチャートである。演出内容決定処理において、音/ランプ制御用マイクロコンピュータ100bは、変動パターンコマンド受信フラグがセットされているか否か確認する(ステップS1851)。なお、変動パターンコマンド受信フラグは、コマンド制御処理(ステップS789参照)において、遊技制御用マイクロコンピュータ560から変動パターンコマンドを受信したことが確認されたことにもとづいて設定されるフラグである。   FIG. 95 is a flowchart showing effect content determination processing (step S785) shown in FIG. In the effect content determination process, the sound / lamp control microcomputer 100b confirms whether or not the variation pattern command reception flag is set (step S1851). The variation pattern command reception flag is a flag that is set based on confirmation that the variation pattern command has been received from the game control microcomputer 560 in the command control process (see step S789).

変動パターンコマンド受信フラグがセットされていれば、音/ランプ制御用マイクロコンピュータ100bは、変動パターンコマンド受信フラグをリセットし、受信した変動パターンコマンドにもとづいて飾り図柄の変動パターンを特定する。また、音/ランプ制御用マイクロコンピュータ100bは、特定した変動パターンにもとづいて、可変表示装置9を用いて実行すべき可変表示がリーチを伴う変動であるか否かを判定する(ステップS1852)。例えば、音/ランプ制御用マイクロコンピュータ100bは、受信した変動パターンコマンドに示される変動パターンがリーチを伴うパターンである場合、音/ランプ制御用マイクロコンピュータ100bは、リーチを伴う変動であると判定する。なお、ステップS1851で変動パターンコマンド受信フラグがセットされていなかった場合には、音/ランプ制御用マイクロコンピュータ100bは、そのまま処理を終了する。   If the variation pattern command reception flag is set, the sound / lamp control microcomputer 100b resets the variation pattern command reception flag and specifies the variation pattern of the decorative design based on the received variation pattern command. Further, the sound / lamp control microcomputer 100b determines whether or not the variable display to be executed using the variable display device 9 is a variation accompanied by reach based on the identified variation pattern (step S1852). For example, if the variation pattern indicated in the received variation pattern command is a pattern with reach, the sound / lamp control microcomputer 100b determines that the variation is accompanied by reach. . If the variation pattern command reception flag is not set in step S1851, the sound / lamp control microcomputer 100b ends the processing as it is.

リーチを伴う変動であると判定した場合、音/ランプ制御用マイクロコンピュータ100bは、予告演出実行決定用乱数(ランダム1)にもとづいて、予告演出を行うか否かを決定する(ステップS1853)。例えば、音/ランプ制御用マイクロコンピュータ100bは、ランダム1が所定値と一致すると、可変表示装置9を用いた予告演出を行うと決定する。なお、ステップS1852でリーチを伴う変動でなかった場合には、音/ランプ制御用マイクロコンピュータ100bは、ステップS1857に移行する。   If it is determined that the variation is accompanied by reach, the sound / lamp control microcomputer 100b determines whether or not to perform the notice effect based on the notice effect execution determination random number (random 1) (step S1853). For example, the sound / lamp control microcomputer 100b determines to perform a notice effect using the variable display device 9 when the random 1 matches a predetermined value. If NO in step S1852, the sound / lamp control microcomputer 100b proceeds to step S1857.

ステップS1854で予告演出を行わないと決定した場合、音/ランプ制御用マイクロコンピュータ100bは、変動パターンコマンドを受信しているとともに表示結果指定コマンドを受信している場合には、変動パターンコマンドおよび表示結果指定コマンドを図柄制御用マイクロコンピュータ100aに送信または転送し、図柄制御用マイクロコンピュータ100aは、可変表示装置9を用いた飾り図柄の可変表示および遊技演出を実行することになる。この場合、音/ランプ制御用マイクロコンピュータ100bは、ステップS1854で予告演出を行わないと決定すると、予告演出を行わない旨を指定する通知コマンドを生成し、図柄制御用マイクロコンピュータ100aに送信する(ステップS1857)。   If it is determined in step S1854 that the notice effect is not performed, the sound / lamp control microcomputer 100b receives the variation pattern command and the display when the variation pattern command is received and the display result designation command is received. The result designation command is transmitted or transferred to the symbol control microcomputer 100a, and the symbol control microcomputer 100a executes variable display of the decorative symbol and the game effect using the variable display device 9. In this case, if the sound / lamp control microcomputer 100b determines not to perform the notice effect in step S1854, the sound / lamp control microcomputer 100b generates a notification command for designating that the notice effect is not performed, and transmits it to the symbol control microcomputer 100a ( Step S1857).

予告演出を行うと決定すると(ステップS1854)、音/ランプ制御用マイクロコンピュータ100bは、予告演出種類決定用乱数(ランダム2)にもとづいて、可変表示装置9を用いて行わせる予告演出の種類を決定する(ステップS1855)。例えば、音/ランプ制御用マイクロコンピュータ100bは、ランダム2にもとづいて、予告演出において、飾り図柄をどの程度の速度で変動させるかや、飾り図柄をいずれの回転方向に変動させるか、可変表示装置9にいずれのキャラクタを登場させるかを決定する。   If it is determined that the notice effect is to be performed (step S1854), the sound / lamp control microcomputer 100b determines the type of the notice effect to be performed using the variable display device 9 based on the random number for determining the notice effect type (random 2). Determination is made (step S1855). For example, the sound / lamp control microcomputer 100b can change the speed of the decorative symbol and the rotation direction of the decorative symbol in the notice effect based on the random 2, variable display device. 9 determines which character is to appear.

なお、この実施の形態では、変動パターンコマンドにもとづいて演出内容を決定する場合を説明するが、音/ランプ制御用マイクロコンピュータ100bは、遊技制御用マイクロコンピュータ560から受信した表示結果指定コマンドにもとづいて、非確変大当りまたは確変大当りであることを特定して、演出内容を決定してもよい。また、音/ランプ制御用マイクロコンピュータ100bは、図柄ずれ数指定コマンドを遊技制御用マイクロコンピュータ560から受信し、受信した図柄ずれ数指定コマンドにもとづいて、停止図柄がリーチを伴うはずれ図柄であるか否かを特定して、演出内容を決定してもよい。この場合、例えば、遊技制御用マイクロコンピュータ560は、特別図柄停止図柄設定処理(ステップS301参照)で飾り図柄の停止図柄を決定する際に、停止図柄をリーチ/はずれ図柄に決定した場合には、飾り図柄の停止図柄のずれ数を求める。また、遊技制御用マイクロコンピュータ560は、求めたずれ数を特定可能な値を含む図柄ずれ数指定コマンドを生成し、音/ランプ制御用マイクロコンピュータ100bに送信する。そして、音/ランプ制御用マイクロコンピュータ100bは、図柄ずれ数コマンドを受信したことにもとづいて停止図柄がリーチ/はずれ図柄であると特定し、演出内容を決定する。   In this embodiment, description will be made on the case where the production contents are determined based on the variation pattern command. However, the sound / lamp control microcomputer 100b is based on the display result designation command received from the game control microcomputer 560. Thus, it may be determined that the non-probable big hit or the probable big hit is the production content. In addition, the sound / lamp control microcomputer 100b receives the symbol deviation number designation command from the game control microcomputer 560, and based on the received symbol deviation number designation command, is the stop symbol a symbol with a reach? The content of the production may be determined by specifying whether or not. In this case, for example, when the game control microcomputer 560 determines the stop symbol as the reach / displacement symbol when determining the stop symbol of the decoration symbol in the special symbol stop symbol setting process (see step S301), Obtain the number of stoppages of the decorative symbol. Further, the game control microcomputer 560 generates a symbol deviation number designation command including a value that can specify the obtained deviation number, and transmits the command to the sound / lamp control microcomputer 100b. Then, the sound / lamp control microcomputer 100b specifies that the stop symbol is a reach / delay symbol based on the reception of the symbol deviation number command, and determines the contents of the effect.

さらに、音/ランプ制御用マイクロコンピュータ100bは、上記に示した全てのコマンド(変動パターンコマンド、表示結果指定コマンド、および図柄ずれ数指定コマンド)にもとづいて、演出内容を決定してもよい。また、音/ランプ制御用マイクロコンピュータ100bは、上記に示した各コマンド(変動パターンコマンド、表示結果指定コマンド、および図柄ずれ数指定コマンド)のうちのいずれか2つにもとづいて、演出内容を決定してもよい。   Furthermore, the sound / lamp control microcomputer 100b may determine the contents of the effect based on all the commands (the variation pattern command, the display result designation command, and the symbol deviation number designation command) described above. Further, the sound / lamp control microcomputer 100b determines the contents of the effect based on any two of the above-described commands (variation pattern command, display result designation command, and symbol deviation number designation command). May be.

また、音/ランプ制御用マイクロコンピュータ100bは、決定した演出内容(予告演出を行うか否かや、予告演出の種類)を示す演出内容指定コマンドを生成する。そして、音/ランプ制御用マイクロコンピュータ100bは、生成した演出内容指定コマンドを、図柄制御基板80aに対して送信する処理を行う(ステップS1856)。なお、音/ランプ制御用マイクロコンピュータ100bは、演出内容指定コマンドとともに、表示結果指定コマンドおよび変動パターンコマンドを図柄制御基板80aに転送または送信する。そして、図柄制御基板80aの図柄制御用マイクロコンピュータ100aは、音/ランプ制御用マイクロコンピュータ100bから受信した演出内容指定コマンド、表示結果指定コマンドおよび変動パターンコマンドにもとづいて、後述する図柄制御プロセス処理(ステップS1705参照)において、飾り図柄の可変変動および遊技演出を行う。この場合、図柄制御用マイクロコンピュータ100aは、受信した演出内容指定コマンドにもとづいて、VDP109に、可変表示装置9を用いた予告演出を行わせる。   Further, the sound / lamp control microcomputer 100b generates an effect content designation command indicating the determined effect content (whether or not to perform the notice effect and the type of the notice effect). Then, the sound / lamp control microcomputer 100b performs a process of transmitting the generated effect content designation command to the symbol control board 80a (step S1856). Note that the sound / lamp control microcomputer 100b transfers or transmits the display result designation command and the variation pattern command to the symbol control board 80a together with the effect content designation command. Then, the symbol control microcomputer 100a of the symbol control board 80a performs symbol control process processing (to be described later) based on the effect content designation command, the display result designation command, and the variation pattern command received from the sound / lamp control microcomputer 100b. In step S1705), a decorative pattern variable variation and a game effect are performed. In this case, the symbol controlling microcomputer 100a causes the VDP 109 to perform a notice effect using the variable display device 9 based on the received effect content designation command.

なお、ステップS1856において、音/ランプ制御用マイクロコンピュータ100bは、演出内容指定コマンドを生成するのでなく、決定した演出内容を、変動パターンコマンドや表示結果指定コマンドに付加してもよい。例えば、音/ランプ制御用マイクロコンピュータ100bは、コマンドのヘッダ部分に演出内容を示す値を付加することによって、演出内容を変動パターンコマンドや表示結果指定コマンドに付加する。この場合、音/ランプ制御用マイクロコンピュータ100bは、変動パターンコマンドのみのヘッダ部分に演出内容を示す値を付加してもよく、表示結果指定コマンドのみのヘッダ部分に演出内容を示す値を付加してもよい。さらに、音/ランプ制御用マイクロコンピュータ100bは、変動パターンコマンドおよび表示結果指定コマンドの両方のヘッダ部分に演出内容を示す値を付加してもよい。そして、音/ランプ制御用マイクロコンピュータ100bは、演出内容を付加した変動パターンコマンドや表示結果指定コマンドを、図柄制御基板80aに対して送信する処理を行ってもよい。なお、予告演出を行わない場合には、音/ランプ制御用マイクロコンピュータ100bは、遊技制御用マイクロコンピュータ560から受信した表示結果指定コマンドを、そのまま図柄制御用マイクロコンピュータ100aに転送することになる。   In step S1856, the sound / lamp control microcomputer 100b may add the determined effect content to the variation pattern command or the display result specification command instead of generating the effect content specifying command. For example, the sound / lamp control microcomputer 100b adds an effect content to a variation pattern command or a display result designation command by adding a value indicating the effect content to the header portion of the command. In this case, the sound / lamp control microcomputer 100b may add a value indicating the effect content to the header portion of only the variation pattern command, or add a value indicating the effect content to the header portion of only the display result designation command. May be. Further, the sound / lamp control microcomputer 100b may add a value indicating the effect content to the header portions of both the variation pattern command and the display result designation command. Then, the sound / lamp control microcomputer 100b may perform a process of transmitting a variation pattern command and a display result designation command to which the contents of the effect are added to the symbol control board 80a. When the notice effect is not performed, the sound / lamp control microcomputer 100b transfers the display result designation command received from the game control microcomputer 560 to the symbol control microcomputer 100a as it is.

また、この実施の形態では、ステップS1856で送信テーブルのアドレスがセットされたことにもとづいて、音/ランプ制御メイン処理におけるコマンド制御処理(ステップS789参照)が実行されることによって、演出内容指定コマンドが図柄制御基板80aに送信される。   Also, in this embodiment, the command for specifying the contents of the effect is performed by executing the command control process (see step S789) in the sound / lamp control main process based on the setting of the address of the transmission table in step S1856. Is transmitted to the symbol control board 80a.

また、この実施の形態では、ランプ制御実行データを含む音/ランプ制御側プロセスデータが、音/ランプ制御基板80bにおけるROMに格納されている。また、表示制御実行データを含む図柄制御側プロセスデータが、図柄制御基板80aにおけるROMに格納されている。この実施の形態では、ステップS1856において、音/ランプ制御用マイクロコンピュータ100bは、決定した演出内容に応じて生成した演出内容指定コマンドを図柄制御用マイクロコンピュータ100aに送信する。そして、図柄制御用マイクロコンピュータ100aは、受信した演出内容指定コマンドにもとづいてROMから表示制御実行データを読み出し、読み出した表示制御実行データにもとづいて可変表示装置9を用いて演出を行う。   In this embodiment, sound / lamp control side process data including lamp control execution data is stored in the ROM of the sound / lamp control board 80b. Further, symbol control side process data including display control execution data is stored in the ROM in the symbol control board 80a. In this embodiment, in step S1856, the sound / lamp control microcomputer 100b transmits an effect content designation command generated according to the determined effect content to the symbol control microcomputer 100a. The symbol control microcomputer 100a reads the display control execution data from the ROM based on the received effect content designation command, and performs the effect using the variable display device 9 based on the read display control execution data.

また、ステップS1856で決定した演出内容を変動パターンコマンドや表示結果指定コマンドに付加する場合、音/ランプ制御用マイクロコンピュータ100bは、決定した演出内容(例えば、背景色や登場するキャラクタ)を付加した変動パターンコマンドや表示結果指定コマンドを、図柄制御用マイクロコンピュータ100aに送信してもよい。そして、図柄制御用マイクロコンピュータ100aは、受信した変動パターンコマンドや表示結果指定コマンドにもとづいてROMから表示制御実行データを読み出し、読み出した表示制御実行データにもとづいて可変表示装置9を用いて演出を行ってもよい。   In addition, when adding the effect content determined in step S1856 to the variation pattern command or the display result designation command, the sound / lamp control microcomputer 100b adds the determined effect content (for example, the background color or the appearing character). A variation pattern command or a display result designation command may be transmitted to the symbol control microcomputer 100a. The symbol control microcomputer 100a reads display control execution data from the ROM based on the received variation pattern command and display result designation command, and produces an effect using the variable display device 9 based on the read display control execution data. You may go.

また、表示制御実行データおよびランプ制御実行データの両方を含むプロセスデータが、音/ランプ制御基板80bにおけるROMに格納されていてもよい。この場合、音/ランプ制御用マイクロコンピュータ100bは、決定した演出内容に応じた表示制御実行データをROMから抽出し、生成した演出内容指定コマンドとともに、図柄制御用マイクロコンピュータ100aに送信してもよい。そして、図柄制御用マイクロコンピュータ100aは、受信した表示制御実行データにもとづいて、可変表示装置9を用いて演出を行ってもよい。   Further, process data including both display control execution data and lamp control execution data may be stored in the ROM of the sound / lamp control board 80b. In this case, the sound / lamp control microcomputer 100b may extract display control execution data corresponding to the determined effect content from the ROM, and transmit the display control execution data to the symbol control microcomputer 100a together with the generated effect content designation command. . Then, the symbol control microcomputer 100a may produce an effect using the variable display device 9 based on the received display control execution data.

また、表示制御実行データおよびランプ制御実行データの両方を含むプロセスデータが、音/ランプ制御基板80bにおけるROMに格納する場合に、音/ランプ制御用マイクロコンピュータ100bは、決定した演出内容に応じた表示制御実行データをROMから抽出し、決定した演出内容を付加した変動パターンコマンドや表示結果指定コマンドとともに、図柄制御用マイクロコンピュータ100aに送信してもよい。そして、図柄制御用マイクロコンピュータ100aは、受信した表示制御実行データにもとづいて、可変表示装置9を用いて演出を行ってもよい。   When process data including both display control execution data and lamp control execution data is stored in the ROM of the sound / lamp control board 80b, the sound / lamp control microcomputer 100b responds to the determined contents of the effect. The display control execution data may be extracted from the ROM and transmitted to the symbol control microcomputer 100a together with the variation pattern command and the display result designation command to which the determined production content is added. Then, the symbol control microcomputer 100a may produce an effect using the variable display device 9 based on the received display control execution data.

図96は、図93に示された報知処理(ステップS790)を示すフローチャートである。報知処理において、音/ランプ制御用マイクロコンピュータ100bは、賞球異常(賞球過多異常または賞球過少異常)の報知を行っているか否か確認する(ステップS881)。そのような報知を行っていない場合には、賞球過多異常コマンドを受信したか否か確認する(ステップS882a)。賞球過多異常コマンドを受信していた場合には、スピーカ27やランプ25,28a,28b,28cを用いて賞球過多異常を報知する制御を行う(ステップS883a)。また、報知時間を決定するために報知タイマに報知時間に応じた値を設定する(ステップS884a)。その後、ステップS891に移行する。   FIG. 96 is a flowchart showing the notification process (step S790) shown in FIG. In the notification process, the sound / lamp control microcomputer 100b confirms whether or not a prize ball abnormality (excess prize ball abnormality or prize ball underabnormality) is being notified (step S881). When such notification is not performed, it is confirmed whether or not a prize ball excess abnormality command has been received (step S882a). When a prize ball excess abnormality command has been received, control for notifying the prize ball excess abnormality is performed using the speaker 27 and the lamps 25, 28a, 28b, and 28c (step S883a). Further, a value corresponding to the notification time is set in the notification timer in order to determine the notification time (step S884a). Thereafter, the process proceeds to step S891.

また、賞球過多異常コマンドを受信していない場合には、賞球過少異常コマンドを受信したか否か確認する(ステップS882b)。賞球過少異常コマンドを受信していた場合には、スピーカ27やランプ25,28a,28b,28cを用いて賞球過少異常を報知する制御を行う(ステップS883b)。また、報知時間を決定するために報知タイマに報知時間に応じた値を設定する(ステップS884b)。その後、ステップS891に移行する。   If no prize ball excess abnormality command has been received, it is confirmed whether or not a prize ball excess abnormality command has been received (step S882b). If a prize ball underabnormality command has been received, control for notifying the prize ball underabnormality is performed using the speaker 27 and the lamps 25, 28a, 28b, 28c (step S883b). Further, a value corresponding to the notification time is set in the notification timer in order to determine the notification time (step S884b). Thereafter, the process proceeds to step S891.

賞球異常の報知を行っている場合には、報知タイマの値を1減算する(ステップS888)。報知タイマの値が0になっていなければ、すなわちタイムアウトしていなければステップS891に移行するが、タイムアウトしている場合には、報知を終了する。   If the prize ball abnormality is notified, the value of the notification timer is decremented by 1 (step S888). If the value of the notification timer is not 0, that is, if it has not timed out, the process proceeds to step S891, but if it has timed out, the notification is terminated.

なお、この実施の形態では、エラー報知処理は2ms毎に起動されるので、報知タイマに設定される報知時間に応じた値は、(報知時間[ms]/2)である。また、この実施の形態では、報知タイマによって報知時間に応じた値のカウント(減算方向のカウント)を行うと、音/ランプ制御用マイクロコンピュータ100bは、独自に報知を終了するが、報知タイマの初期値を0にして、加算方向のカウントを行い、報知タイマの値が報知時間に応じた値になると報知を終了するようにしてもよい。   In this embodiment, since the error notification process is started every 2 ms, the value corresponding to the notification time set in the notification timer is (notification time [ms] / 2). In this embodiment, when the value of the value according to the notification time is counted by the notification timer (counting in the subtraction direction), the sound / lamp control microcomputer 100b independently ends the notification. The initial value may be set to 0, count in the addition direction, and the notification may be terminated when the value of the notification timer becomes a value corresponding to the notification time.

ステップS891では、音/ランプ制御用マイクロコンピュータ100bは、払出異常報知開始コマンドを受信したか否か確認する。払出異常報知開始コマンドを受信していた場合には、スピーカ27やランプ25,28a,28b,28cを用いて払出異常を報知する制御を行う(ステップS892)。また、音/ランプ制御用マイクロコンピュータ100bは、払出異常報知終了コマンドを受信したか否か確認する(ステップS893)。払出異常報知終了コマンドを受信していた場合には、報知を終了する。   In step S891, the sound / lamp control microcomputer 100b confirms whether or not a payout abnormality notification start command has been received. If a payout abnormality notification start command has been received, control for notifying the payout abnormality is performed using the speaker 27 and the lamps 25, 28a, 28b, and 28c (step S892). Further, the sound / lamp control microcomputer 100b confirms whether or not a payout abnormality notification end command has been received (step S893). If the payout abnormality notification end command has been received, the notification ends.

次に、図柄制御手段(図柄制御用マイクロコンピュータ100a)の動作を説明する。図97は、図柄制御基板80aに搭載されている図柄制御用マイクロコンピュータ100a(具体的には、図柄制御用CPU101a)が実行するメイン処理を示すフローチャートである。図柄制御用マイクロコンピュータ100aは、電源が投入されると、メイン処理の実行を開始する。メイン処理では、まず、RAM領域のクリアや各種初期値の設定、また図柄制御の起動間隔を決めるためのタイマの初期設定等を行うための初期化処理を行う(ステップS1701)。その後、図柄制御用マイクロコンピュータ100aは、タイマ割込フラグの監視(ステップS1702)を行うループ処理に移行する。タイマ割込が発生すると、図柄制御用マイクロコンピュータ100aは、タイマ割込処理においてタイマ割込フラグをセットする。メイン処理において、タイマ割込フラグがセットされていたら、図柄制御用マイクロコンピュータ100aは、そのフラグをクリアし(ステップS1703)、以下の図柄制御処理を実行する。   Next, the operation of the symbol control means (the symbol control microcomputer 100a) will be described. FIG. 97 is a flowchart showing a main process executed by the symbol control microcomputer 100a (specifically, the symbol control CPU 101a) mounted on the symbol control board 80a. When the power is turned on, the symbol control microcomputer 100a starts executing the main process. In the main processing, first, initialization processing is performed for clearing the RAM area, setting various initial values, and initializing a timer for determining the start interval of symbol control (step S1701). Thereafter, the symbol controlling microcomputer 100a shifts to a loop process for monitoring a timer interrupt flag (step S1702). When a timer interrupt occurs, the symbol control microcomputer 100a sets a timer interrupt flag in the timer interrupt process. If the timer interrupt flag is set in the main process, the symbol control microcomputer 100a clears the flag (step S1703) and executes the following symbol control process.

図柄制御処理において、図柄制御用マイクロコンピュータ100aは、まず、音/ランプ制御基板80bから受信した演出制御コマンドを解析する(コマンド解析処理:ステップS1704)。次いで、図柄制御用マイクロコンピュータ100aは、図柄制御プロセス処理を行う(ステップS1705)。図柄制御プロセス処理では、制御状態に応じた各プロセスのうち、現在の制御状態(図柄制御プロセスフラグ)に対応した処理を選択して可変表示装置9の表示制御を実行する。さらに、各種乱数を生成するためのカウンタのカウンタ値を更新する乱数更新処理を実行する(ステップS1706)。   In the symbol control process, the symbol control microcomputer 100a first analyzes the effect control command received from the sound / lamp control board 80b (command analysis process: step S1704). Next, the symbol control microcomputer 100a performs symbol control process processing (step S1705). In the symbol control process, a process corresponding to the current control state (symbol control process flag) is selected from the processes corresponding to the control state, and the display control of the variable display device 9 is executed. Further, random number update processing for updating the counter value of the counter for generating various random numbers is executed (step S1706).

また、図柄制御用マイクロコンピュータ100aは、賞球異常が発生している旨を報知する報知処理を実行する(ステップS1707)。この場合、図柄制御用マイクロコンピュータ100aは、図95に示す音/ランプ制御用マイクロコンピュータ100bが実行する報知処理と同様の処理の従って、賞球異常(賞球過多異常、賞球過少異常)や払出異常が発生している旨を報知する。ただし、図柄制御用マイクロコンピュータ100aは、可変表示装置9を用いて、賞球異常や払出異常が発生している旨を報知する。例えば、図柄制御用マイクロコンピュータ100aは、賞球異常や払出異常が発生している旨を可変表示装置9に表示させる。その後、ステップS1702に移行する。   Further, the symbol controlling microcomputer 100a executes notification processing for notifying that a prize ball abnormality has occurred (step S1707). In this case, the symbol controlling microcomputer 100a follows the same processing as the notification processing executed by the sound / lamp controlling microcomputer 100b shown in FIG. Notify that a payout abnormality has occurred. However, the symbol control microcomputer 100a uses the variable display device 9 to notify that a prize ball abnormality or a payout abnormality has occurred. For example, the symbol control microcomputer 100a displays on the variable display device 9 that a prize ball abnormality or a payout abnormality has occurred. Thereafter, the process proceeds to step S1702.

図98は、図97に示されたメイン処理における図柄制御プロセス処理(ステップS1705)を示すフローチャートである。図柄制御プロセス処理では、図柄制御用CPU101aは、図柄制御プロセスフラグの値に応じてステップS1800〜S1807のうちのいずれかの処理を行う。各処理において、以下のような処理を実行する。   FIG. 98 is a flowchart showing the symbol control process (step S1705) in the main process shown in FIG. In the symbol control process, the symbol control CPU 101a performs one of steps S1800 to S1807 according to the value of the symbol control process flag. In each process, the following process is executed.

変動パターンコマンド受信待ち処理(ステップS1800):コマンド受信割込処理によって、音/ランプ制御基板80bから変動パターン指定の演出制御コマンド(変動パターンコマンド)を受信したか否か確認する。具体的には、変動パターンコマンドが受信されたことを示すフラグ(変動パターン受信フラグ)がセットされたか否か確認する。変動パターン受信フラグは、図柄制御用CPU101aが実行するコマンド解析処理で、変動パターンコマンドが受信されたことが確認された場合にセットされる。変動パターンコマンドを受信した場合には、飾り図柄の変動態様(変動期間中の飾り図柄の変動速度や、背景,キャラクタの種類、キャラクタの表示開始時期など)を、それぞれの変動パターンに応じてあらかじめ決められている複数種類のうちから選択する。なお、それぞれの変動パターンについて、あらかじめ1種類の変動態様が決められている場合には、受信した変動パターンに応じた変動態様を使用することに決定する。そして、図柄制御プロセスフラグの値を予告選択処理(ステップS1801)に対応した値に更新する。   Fluctuation pattern command reception waiting process (step S1800): It is confirmed whether or not an effect control command (variation pattern command) specifying a fluctuation pattern has been received from the sound / lamp control board 80b by the command reception interrupt process. Specifically, it is confirmed whether or not a flag (variation pattern reception flag) indicating that a variation pattern command has been received is set. The variation pattern reception flag is set when it is confirmed that a variation pattern command has been received in the command analysis processing executed by the symbol control CPU 101a. When a variation pattern command is received, the decoration pattern variation mode (variation speed of the decoration pattern during the variation period, background, character type, character display start time, etc.) is previously set according to each variation pattern. Select from a number of fixed types. In addition, when one type of variation mode is determined in advance for each variation pattern, it is determined to use the variation mode according to the received variation pattern. Then, the value of the symbol control process flag is updated to a value corresponding to the notice selection process (step S1801).

予告選択処理(ステップS1801):例えばキャラクタ画像を用いた予告演出(特別図柄の停止図柄が大当り図柄となること、またはリーチが発生することを事前に報知するための演出)を行うか否かと、行う場合の予告演出の種類を特定する。この実施の形態では、音/ランプ制御基板80bから受信した演出内容指定コマンドにもとづいて、可変表示装置9を用いて行う予告演出が特定される。そして、図柄制御プロセスフラグの値を全図柄変動開始処理(ステップS1802)に対応した値に更新する。   Prior notice selection process (step S1801): For example, whether or not to perform a notice effect using a character image (an effect for informing in advance that a special symbol stop symbol becomes a big hit symbol or a reach occurs), The type of notice effect when performing is specified. In this embodiment, the notice effect to be performed using the variable display device 9 is specified based on the effect content designation command received from the sound / lamp control board 80b. Then, the value of the symbol control process flag is updated to a value corresponding to all symbol variation start processing (step S1802).

全図柄変動開始処理(ステップS1802):左中右の飾り図柄の変動が開始されるように制御する。そして、図柄制御プロセスフラグの値を図柄変動中処理(ステップS1803)に対応した値に更新する。   All symbol variation start processing (step S1802): Control is performed so that the variation of the left middle right decorative symbol is started. Then, the value of the symbol control process flag is updated to a value corresponding to the symbol changing process (step S1803).

図柄変動中処理(ステップS1803):変動パターンに応じて決められている変動時間の終了を監視する。また、左右図柄の停止制御を行う。変動時間が終了したら、大当りとすることに決定されている場合には、図柄制御プロセスフラグの値を大当たり図柄停止処理(ステップS1804)に対応した値に更新する。大当りとしないことに決定されている場合には、図柄制御プロセスフラグの値をはずれ図柄停止処理(ステップS1805)に対応した値に更新する。なお、図柄変動中処理では、変動パターンを構成する各変動状態(変動速度)の切替タイミングの制御も行う。   Symbol variation processing (step S1803): The end of the variation time determined in accordance with the variation pattern is monitored. In addition, stop control of the left and right symbols is performed. When the variation time is over, if it is determined to be a jackpot, the value of the symbol control process flag is updated to a value corresponding to the jackpot symbol stop process (step S1804). If it is decided not to win, the value of the symbol control process flag is removed and updated to a value corresponding to the symbol stop processing (step S1805). In the symbol variation processing, the switching timing of each variation state (variation speed) constituting the variation pattern is also controlled.

大当り図柄停止処理(ステップS1804):飾り図柄の変動を最終停止し停止図柄(確定図柄)を表示する制御を行う。そして、図柄制御プロセスフラグの値を大当り表示処理(ステップS1806)に対応した値に更新する。なお、この処理において、図柄制御用CPU101aは、可変表示装置9に飾り図柄の大当り図柄を停止表示させるが、遊技制御用マイクロコンピュータ560の制御と同様に、図柄制御プロセスフラグの値が大当り図柄停止処理である時間を所定時間継続させることが好ましい。   Big hit symbol stop process (step S1804): Control is performed to finally stop the variation of the decorative symbol and display the stop symbol (determined symbol). Then, the value of the symbol control process flag is updated to a value corresponding to the jackpot display process (step S1806). In this process, the symbol control CPU 101a causes the variable display device 9 to stop and display the decorative symbol jackpot symbol, but, similar to the control of the game control microcomputer 560, the symbol control process flag value is the jackpot symbol stoppage. It is preferable to continue the processing time for a predetermined time.

はずれ図柄停止処理(ステップS1805):飾り図柄の変動を最終停止し停止図柄(確定図柄)を表示する制御を行う。そして、図柄制御プロセスフラグの値を変動パターンコマンド受信待ち処理(ステップS1800)に対応した値に更新する。なお、この処理において、図柄制御用CPU101aは、可変表示装置9に飾り図柄のはずれ図柄を停止表示させる。   Lost symbol stop process (step S1805): Control is performed to finally stop the variation of the decorative symbol and display the stop symbol (determined symbol). Then, the value of the symbol control process flag is updated to a value corresponding to the variation pattern command reception waiting process (step S1800). In this process, the symbol control CPU 101a causes the variable display device 9 to stop and display the decorative symbols.

大当り表示処理(ステップS1806):大当り表示の制御を行う。そして、図柄制御プロセスフラグの値を大当たり遊技中処理(ステップS1807)に対応した値に更新する。   Big hit display processing (step S1806): Big hit display is controlled. Then, the value of the symbol control process flag is updated to a value corresponding to the big hit game processing (step S1807).

大当り遊技中処理(ステップS1807):大当たり遊技中の制御を行う。例えば、大入賞口開放前表示や大入賞口開放時表示の演出制御コマンドを受信したら、ラウンド数の表示制御等を行う。大当り遊技が終了したら、図柄制御プロセスフラグの値を変動パターンコマンド受信待ち処理(ステップS1800)に対応した値に更新する。   Big hit game processing (step S1807): Control during the big hit game is performed. For example, when an effect control command for display before opening the big winning opening or display when opening the big winning opening is received, display control of the number of rounds is performed. When the big hit game ends, the value of the symbol control process flag is updated to a value corresponding to the variation pattern command reception waiting process (step S1800).

また、図柄制御用マイクロコンピュータ100aは、ステップS1707の報知処理において、賞球過多異常コマンドを受信したことにもとづいて、可変表示装置9を用いて賞球過多異常を報知する制御を行う。この場合、図柄制御用マイクロコンピュータ100aは、例えば、図99(A)に示すように、賞球払い出しに異常が生じている旨を報知する画面を可変表示装置9に表示させる。また、図柄制御用マイクロコンピュータ100aは、ステップS1707の報知処理において、賞球過少異常コマンドを受信したことにもとづいて、可変表示装置9を用いて賞球過少異常を報知する制御を行う。この場合、図柄制御用マイクロコンピュータ100aは、例えば、図99(B)に示すように、賞球払い出しに不足が生じている旨を報知する画面を可変表示装置9に表示させる。   In addition, the symbol control microcomputer 100a performs control for notifying the excessive excessive amount of prize balls using the variable display device 9 based on the reception of the excessive prize ball abnormality command in the notification process of step S1707. In this case, for example, as shown in FIG. 99A, the symbol controlling microcomputer 100a causes the variable display device 9 to display a screen for notifying that there is an abnormality in the prize ball payout. In addition, the symbol control microcomputer 100a performs control for notifying the prize ball under-abnormality using the variable display device 9 based on the reception of the prize-ball under-abnormality command in the notification process in step S1707. In this case, for example, as shown in FIG. 99 (B), the symbol controlling microcomputer 100a causes the variable display device 9 to display a screen for notifying that there is a shortage in the payout of prize balls.

以上のように、この実施の形態では、球払出装置97によって遊技球の払い出しが行われると、タイマ割込処理において、払い出された遊技球の数を、総賞球数格納バッファが格納する総賞球数から減算する。また、メイン処理において、賞球個数コマンドに示される賞球数を総賞球数に加算する際に、総賞球数格納バッファから総賞球数を読み出すと、再び加算後の総賞球数を総賞球数格納バッファに書き込むまでタイマ割込処理の実行を禁止する。そのため、総賞球数格納バッファから総賞球数を読み出してから再び書き込むまでの間に、払い出された遊技球の数を総賞球数から減算する処理を実行しないようにすることができ、払い出された遊技球の数を遊技制御用マイクロコンピュータ560が把握できなくなる事態を防止できる。従って、遊技制御用マイクロコンピュータ560が管理する賞球数と払出制御用マイクロコンピュータ370が管理する賞球数との間のズレの発生を防止することができる。   As described above, in this embodiment, when a game ball is paid out by the ball payout device 97, the total winning ball number storage buffer stores the number of game balls paid out in the timer interruption process. Subtract from the total number of winning balls. In addition, when the total number of winning balls is read from the total winning ball number storage buffer when the number of winning balls indicated in the winning ball number command is added to the total winning ball number in the main processing, the total number of winning balls after the addition is again Timer interrupt processing is prohibited until is written in the total number of winning balls storage buffer. Therefore, it is possible not to execute the process of subtracting the number of game balls paid out from the total number of winning balls between the time of reading the total winning ball number from the total winning ball number storage buffer and writing it again. Therefore, it is possible to prevent a situation in which the game control microcomputer 560 cannot grasp the number of paid-out game balls. Therefore, it is possible to prevent a deviation between the number of prize balls managed by the game control microcomputer 560 and the number of prize balls managed by the payout control microcomputer 370.

また、この実施の形態では、音/ランプ制御用マイクロコンピュータ100bが、変動パターンコマンドにもとづいて、演出内容(予告演出を行うか否かや、予告演出の種類)を独自に決定する。また、音/ランプ制御用マイクロコンピュータ100bによって決定された演出内容に従って、図柄制御用マイクロコンピュータ100aが可変表示装置9を用いて遊技演出を実行する。そのため、遊技制御用マイクロコンピュータ560が演出内容を決定しなくて済む。従って、遊技制御用マイクロコンピュータ560の処理負担を軽減することができる。   Further, in this embodiment, the sound / lamp control microcomputer 100b uniquely determines the contents of the effect (whether or not to perform the notice effect and the type of the notice effect) based on the change pattern command. Further, the symbol control microcomputer 100a uses the variable display device 9 to execute a game effect according to the effect content determined by the sound / lamp control microcomputer 100b. Therefore, the game control microcomputer 560 does not have to determine the contents of the effects. Therefore, the processing load of the game control microcomputer 560 can be reduced.

また、この実施の形態では、遊技機への電源投入が開始されてからタイマ割込設定を行うまでに乱数回路503の初期設定(乱数回路設定処理)を行うとともに、乱数回路設定処理において、遊技制御用マイクロコンピュータ560固有のIDナンバにもとづく値を乱数の初期値として設定する。そのため、乱数回路503が生成する乱数のランダム性を向上させることができる。また、乱数のランダム性を向上させることができるので、乱数生成のタイミングを遊技者や遊技店に認識されにくくすることができ、無線信号を用いた取り込み信号を遊技機に対して発生させることによって、大当り状態などの特定遊技状態への移行条件を不正に成立させられてしまうことを防止することができる。   In this embodiment, the random number circuit 503 is initially set (random number circuit setting process) from the start of power-on to the gaming machine until the timer interrupt is set, and in the random number circuit setting process, A value based on an ID number unique to the control microcomputer 560 is set as an initial value of a random number. Therefore, the randomness of the random number generated by the random number circuit 503 can be improved. In addition, since the randomness of random numbers can be improved, the timing of random number generation can be made difficult to be recognized by a player or a game store, and by generating a capture signal using a radio signal for a gaming machine It is possible to prevent the condition for shifting to a specific gaming state such as a big hit state from being illegally established.

また、この実施の形態では、シリアル通信回路505が割り込み要求を行った場合に、通信エラーを割込原因とする場合の割込処理を優先的に実行し、通信を禁止状態に制御する。そのため、通信エラーが発生した状態で遊技機に搭載されている払出制御基板37の払出制御用マイクロコンピュータ370と通信を行うことを防止できる。よって、通信エラーによる誤動作を防止することができる。   Further, in this embodiment, when the serial communication circuit 505 makes an interrupt request, the interrupt process when the communication error causes the interrupt is preferentially executed, and the communication is controlled to be prohibited. Therefore, it is possible to prevent communication with the payout control microcomputer 370 of the payout control board 37 mounted on the gaming machine in a state where a communication error has occurred. Therefore, malfunction due to a communication error can be prevented.

例えば、シリアル通信回路505においてオーバーランが発生すると、受信データレジスタ711内の受信データが読み込まれる前に受信用シフトレジスタ713に次の受信データが格納されてしまうので、受信データレジスタ711の内容が上書きされてしまいCPU56が受信データを正しく読み込めなくなってしまう。そのため、各制御基板が搭載するマイクロコンピュータと正しく通信を行えなくなり、遊技制御用マイクロコンピュータ560が誤動作をする原因となる。この実施の形態では、オーバーランが発生すると、シリアル通信回路505が通信エラー時割込要求を行い、CPU56が通信を禁止状態に制御する。そのため、オーバーランの発生によって遊技制御用マイクロコンピュータ560が誤動作することを防止することができる。   For example, when an overrun occurs in the serial communication circuit 505, the next received data is stored in the receiving shift register 713 before the received data in the received data register 711 is read. It is overwritten and the CPU 56 cannot read the received data correctly. For this reason, communication with the microcomputer mounted on each control board cannot be performed correctly, causing the game control microcomputer 560 to malfunction. In this embodiment, when an overrun occurs, the serial communication circuit 505 issues an interrupt request at the time of a communication error, and the CPU 56 controls the communication to a prohibited state. Therefore, it is possible to prevent the gaming control microcomputer 560 from malfunctioning due to the occurrence of overrun.

また、例えば、シリアル通信回路505においてノイズエラーが発生すると、ノイズによって正しい受信データを受信できない可能性が高く、CPU56が誤動作をする原因となる。この実施の形態では、ノイズエラーが発生すると、シリアル通信回路505が通信エラー時割込要求を行い、CPU56が通信を禁止状態に制御する。そのため、ノイズエラーの発生によってCPU56が誤動作することを防止することができる。   Further, for example, if a noise error occurs in the serial communication circuit 505, there is a high possibility that correct received data cannot be received due to the noise, which causes the CPU 56 to malfunction. In this embodiment, when a noise error occurs, the serial communication circuit 505 makes an interrupt request at the time of a communication error, and the CPU 56 controls the communication to a prohibited state. Therefore, it is possible to prevent the CPU 56 from malfunctioning due to the occurrence of a noise error.

また、例えば、シリアル通信回路505においてフレーミングエラーが発生すると、受信データのストップビットを正しく受信できなかった状態であるので、正しい受信データを受信できない可能性が高く、CPU56が誤動作をする原因となる。この実施の形態では、フレーミングエラーが発生すると、シリアル通信回路505が通信エラー時割込要求を行い、CPU56が通信を禁止状態に制御する。そのため、フレーミングエラーの発生によってCPU56が誤動作することを防止することができる。   Further, for example, when a framing error occurs in the serial communication circuit 505, it is in a state where the stop bit of the received data has not been correctly received. . In this embodiment, when a framing error occurs, the serial communication circuit 505 issues an interrupt request at the time of a communication error, and the CPU 56 controls the communication to a prohibited state. Therefore, it is possible to prevent the CPU 56 from malfunctioning due to the occurrence of a framing error.

また、例えば、シリアル通信回路505においてパリティエラーが発生すると、受信データの各データビットまたはパリティビットを正しく受信できなかった状態であるので、正しい受信データを受信できない可能性が高く、CPU56が誤動作をする原因となる。この実施の形態では、パリティエラーが発生すると、シリアル通信回路505が通信エラー時割込要求を行い、CPU56が通信を禁止状態に制御する。そのため、パリティエラーの発生によってCPU56が誤動作することを防止することができる。   Further, for example, when a parity error occurs in the serial communication circuit 505, it is in a state where each data bit or parity bit of the received data has not been correctly received, so there is a high possibility that correct received data cannot be received, and the CPU 56 malfunctions. Cause. In this embodiment, when a parity error occurs, the serial communication circuit 505 makes an interrupt request at the time of a communication error, and the CPU 56 controls the communication to a prohibited state. Therefore, it is possible to prevent the CPU 56 from malfunctioning due to the occurrence of a parity error.

また、この実施の形態では、シリアル通信回路505において通信エラーが発生すると、払出制御基板37が搭載する払出制御用マイクロコンピュータ370への賞球個数コマンドの送信と、払出制御用マイクロコンピュータ370からの賞球ACKコマンドの受信とを禁止するように制御する。例えば、通信エラーの発生時に賞球個数コマンドを払出制御基板37が搭載する払出制御用マイクロコンピュータ370に送信してしまうと、誤った賞球個数コマンドが送信されてしまう可能性がある。そのため、誤った賞球個数コマンドに示される賞球数にもとづいて誤った数の遊技球が払い出されてしまう可能性があり、遊技結果に影響を及ぼす虞がある。この実施の形態では、通信エラーが発生すると、払出制御基板37が搭載する払出制御用マイクロコンピュータ370への賞球個数コマンドの送信を禁止するように制御するので、誤った賞球コマンドにもとづいて誤った数の遊技球の払出が行われ、遊技結果に影響を及ぼしてしまうことを防止することができる。   In this embodiment, when a communication error occurs in the serial communication circuit 505, the award ball number command is transmitted to the payout control microcomputer 370 mounted on the payout control board 37, and the payout control microcomputer 370 receives the command. Control is performed to prohibit reception of a prize ball ACK command. For example, if a prize ball number command is transmitted to the payout control microcomputer 370 mounted on the payout control board 37 when a communication error occurs, an incorrect prize ball number command may be transmitted. Therefore, there is a possibility that an incorrect number of game balls may be paid out based on the number of prize balls indicated in the incorrect prize ball number command, which may affect the game result. In this embodiment, when a communication error occurs, control is performed so as to prohibit transmission of a prize ball number command to the payout control microcomputer 370 mounted on the payout control board 37, so that it is based on an incorrect prize ball command. It is possible to prevent an incorrect number of game balls from being paid out and affecting the game result.

なお、シリアル通信回路505において通信エラーが発生すると、各制御基板が搭載するマイクロコンピュータからのデータの受信のみを防止するようにしてもよい。例えば、遊技制御手段と演出制御手段との間でシリアル通信を行う場合を考える。この場合、遊技制御用マイクロコンピュータ560と音/ランプ制御用マイクロコンピュータ100bとの間で行われる通信は、遊技制御用マイクロコンピュータ560から音/ランプ制御用マイクロコンピュータ100bへの演出制御コマンドの送信だけであり、音/ランプ制御用マイクロコンピュータ100bから遊技制御用マイクロコンピュータ560へのコマンドの送信はない。すなわち、遊技制御用マイクロコンピュータ560と音/ランプ制御用マイクロコンピュータ100bとの間では、一方向だけの通信が行われる。また、遊技制御用マイクロコンピュータ560から音/ランプ制御基板80bに誤った演出制御コマンドが送信されたとしても、可変表示装置9に誤った演出用の表示が行われるだけであり、誤った払出処理を実行してしまう場合と比較して、遊技結果に与える影響が小さい。そのため、遊技制御手段と演出制御手段との間でシリアル通信を行う場合、シリアル通信回路505において通信エラーが発生すると、遊技制御用マイクロコンピュータ560は、データの受信のみを禁止するように制御してもよい。   Note that when a communication error occurs in the serial communication circuit 505, only reception of data from a microcomputer mounted on each control board may be prevented. For example, consider a case where serial communication is performed between the game control means and the effect control means. In this case, the communication performed between the game control microcomputer 560 and the sound / lamp control microcomputer 100b is only transmission of the effect control command from the game control microcomputer 560 to the sound / lamp control microcomputer 100b. No command is transmitted from the sound / lamp control microcomputer 100b to the game control microcomputer 560. That is, communication in only one direction is performed between the game control microcomputer 560 and the sound / lamp control microcomputer 100b. Further, even if an erroneous effect control command is transmitted from the game control microcomputer 560 to the sound / lamp control board 80b, an erroneous effect display is only performed on the variable display device 9, and an incorrect payout process is performed. Compared with the case where the game is executed, the influence on the game result is small. Therefore, when serial communication is performed between the game control means and the effect control means, if a communication error occurs in the serial communication circuit 505, the game control microcomputer 560 controls to prohibit only data reception. Also good.

なお、この実施の形態では、「シリアル通信回路505がCPU56に割り込み要求を行う」という表現を用いたが、具体的には、データの送受信や通信エラーの発生などの割込要因が発生したときに、シリアル通信回路505の割り込み制御回路714がステータスレジスタA705の対応するビット(割込要因に対応するビット)に設定値をセットするとともに、CPU56に割り込み信号(内部IRQ)を出力することによって、シリアル通信回路505による割り込み要求が行われる。例えば、通信エラーが発生したときに、シリアル通信回路505の割り込み制御回路714がステータスレジスタA705の対応するビット(通信エラーに対応するビット0〜3)に設定値をセットするとともに、CPU56に割り込み信号を出力することによって、シリアル通信回路505による通信エラー時の割り込み要求が行われる。   In this embodiment, the expression “the serial communication circuit 505 issues an interrupt request to the CPU 56” is used. Specifically, when an interrupt factor such as transmission / reception of data or occurrence of a communication error occurs. In addition, the interrupt control circuit 714 of the serial communication circuit 505 sets a set value to a corresponding bit (bit corresponding to an interrupt factor) of the status register A 705 and outputs an interrupt signal (internal IRQ) to the CPU 56. An interrupt request is made by the serial communication circuit 505. For example, when a communication error occurs, the interrupt control circuit 714 of the serial communication circuit 505 sets a set value in a corresponding bit (bits 0 to 3 corresponding to the communication error) of the status register A 705 and also sends an interrupt signal to the CPU 56. Is output, the serial communication circuit 505 issues an interrupt request when a communication error occurs.

また、この実施の形態では、払出個数カウントスイッチ301からの払出検出信号を、払出制御基板37を経由して主基板31に入力するように構成されているので、払出検出信号を出力するための配線を、払出個数カウントスイッチ301から主基板31および払出制御基板37の両方に設ける必要がなくなる。そのため、払出個数カウントスイッチ301から払出検出信号を出力するための配線を削減することができる。   In this embodiment, since the payout detection signal from the payout number count switch 301 is input to the main board 31 via the payout control board 37, the payout detection signal is output. It is not necessary to provide wiring on both the main board 31 and the payout control board 37 from the payout number count switch 301. Therefore, the wiring for outputting the payout detection signal from the payout number count switch 301 can be reduced.

なお、払出個数カウントスイッチ301からの払出検出信号を主基板31に直接入力するようにしてもよい。この場合、払出個数カウントスイッチ301から払出検出信号を出力するための配線を、主基板31および払出制御基板37の両方に設けることになる。そして、遊技制御用マイクロコンピュータ560は、払出個数カウントスイッチ301から直接入力した払出検出信号にもとづいて、入力判定処理において、総賞球数格納バッファが格納する総賞球数の減算処理を行う。   Note that a payout detection signal from the payout number count switch 301 may be directly input to the main board 31. In this case, wiring for outputting a payout detection signal from the payout number count switch 301 is provided on both the main board 31 and the payout control board 37. Based on the payout detection signal directly input from the payout count switch 301, the game control microcomputer 560 performs a subtraction process for the total number of winning balls stored in the total winning ball number storage buffer in the input determination process.

また、この実施の形態では、遊技制御用マイクロコンピュータ560によって賞球の払い出しに異常が発生したことを示す賞球過多異常コマンドや賞球過少異常コマンドが払出制御用マイクロコンピュータ370に送信され、払出制御用マイクロコンピュータ370が、受信した賞球過多異常コマンドや賞球過少異常コマンドにもとづいて報知する。そのため、賞球の払い出しのエラー状態を報知することができる。   In this embodiment, the game control microcomputer 560 transmits an award ball excess abnormality command or an award ball underabnormality command indicating that an abnormality has occurred in the award ball payout to the payout control microcomputer 370 for the payout. The control microcomputer 370 makes a notification based on the received award ball excess abnormality command or a prize ball underabnormality command. Therefore, it is possible to notify an error state of payout of a prize ball.

また、この実施の形態では、遊技制御用マイクロコンピュータ560によって賞球の払い出しに異常が発生したことを示す賞球過多異常コマンドや賞球過少異常コマンドが音/ランプ制御用マイクロコンピュータ100bに送信され、音/ランプ制御用マイクロコンピュータ100bが、受信した賞球過多異常コマンドや賞球過少異常コマンドにもとづいて、音やランプを用いて報知する。また、図柄制御用マイクロコンピュータ100aが、転送された賞球過多異常コマンドや賞球過少異常コマンドにもとづいて、可変表示装置9用いて報知する。そのため、賞球の払い出しのエラー状態を報知することができる。   In this embodiment, the gaming control microcomputer 560 transmits a prize ball excess abnormality command or a prize ball underabnormality command to the sound / lamp control microcomputer 100b to indicate that an abnormality has occurred in the awarding of prize balls. The sound / lamp control microcomputer 100b makes a notification using sound or a lamp based on the received excessive prize ball abnormality command or prize ball underabnormality command. In addition, the symbol control microcomputer 100a gives notification using the variable display device 9 based on the transferred award ball excess abnormality command or prize ball underabnormality command. Therefore, it is possible to notify an error state of payout of a prize ball.

また、この実施の形態では、主基板31からの演出制御コマンドを、まず音/ランプ制御基板80bで受信し、さらに音/ランプ制御基板80bから図柄制御基板80aに変動パターンコマンドや演出内容指定コマンドが送出される場合を説明したが、主基板31からの演出制御コマンドを、まず図柄制御基板80aで受信するようにしてもよい。   In this embodiment, an effect control command from the main board 31 is first received by the sound / lamp control board 80b, and further, a variation pattern command and an effect content designation command are sent from the sound / lamp control board 80b to the symbol control board 80a. In the above description, the effect control command from the main board 31 may be first received by the symbol control board 80a.

図100は、中継基板77、音/ランプ制御基板80bおよび図柄制御基板80aの他の回路構成例を示すブロック図である。図100に示す回路構成を用いる場合、例えば、図柄制御用マイクロコンピュータ100aは、ステップS1851〜S1856と同様の処理に従って、変動パターンコマンドにもとづいて、演出内容(予告演出を行うか否かや、予告演出の種類)を決定する。そして、図柄制御用マイクロコンピュータ100aは、決定した演出内容に従って、VDP109に、可変表示装置9を用いた予告演出を行わせる。また、図柄制御用マイクロコンピュータ100aは、決定した演出内容を示す演出内容指定コマンドを生成して、音/ランプ制御基板80bに送信するようにしてもよい。そして、音/ランプ制御基板80bが搭載する音/ランプ制御用マイクロコンピュータ100bは、受信した演出内容指定コマンドに示される演出内容に従って、各ランプ25,28a,28b,28cの表示制御を行ったり、音出力装置27の音出力制御を行ってもよい。   FIG. 100 is a block diagram showing another circuit configuration example of the relay board 77, the sound / lamp control board 80b, and the symbol control board 80a. When the circuit configuration shown in FIG. 100 is used, for example, the symbol controlling microcomputer 100a follows the same processing as steps S1851 to S1856 based on the variation pattern command (whether or not to perform the notice effect, Determine the type of production). Then, the symbol controlling microcomputer 100a causes the VDP 109 to perform a notice effect using the variable display device 9 in accordance with the determined effect contents. Further, the symbol control microcomputer 100a may generate an effect content designation command indicating the determined effect content and transmit it to the sound / lamp control board 80b. The sound / lamp control microcomputer 100b mounted on the sound / lamp control board 80b performs display control of the lamps 25, 28a, 28b, 28c in accordance with the contents of the effect indicated by the received effect content designation command. Sound output control of the sound output device 27 may be performed.

また、この実施の形態では、各演出手段を別々の制御基板を用いて制御する場合として、音/ランプ制御基板80bと図柄制御基板80aとを用いる場合を説明したが、他の制御基板の組合せを用いて各演出手段を制御してもよい。例えば、音出力装置27を制御する音制御基板と、各ランプを制御するランプ制御基板と、可変表示装置9を制御する図柄制御基板とを用いて、各演出手段を制御してもよい。この場合、例えば、主基板31からの演出制御コマンドを、まず音制御基板で受信し、音制御基板が搭載する音制御用マイクロコンピュータが、受信した変動パターンコマンドにもとづいて演出内容(予告演出を行うか否かや、予告演出の種類)を決定してもよい。なお、主基板31からの演出制御コマンドを、まずランプ制御基板や図柄制御基板で受信し、ランプ制御基板や図柄制御基板が搭載するマイクロコンピュータが、演出内容を決定したり変動時間を特定してもよい。さらに、例えば、音出力装置27および可変表示装置9を制御する音/図柄制御基板と、各ランプを制御するランプ制御基板とを用いて、各演出手段を制御してもよい。また、例えば、各ランプおよび可変表示装置9を制御するランプ/図柄制御基板と、音出力装置27を制御する音制御基板とを用いて、各演出手段を制御してもよい。   In this embodiment, the case where the sound / lamp control board 80b and the symbol control board 80a are used as the case where each effector is controlled using separate control boards has been described. You may control each effect means using. For example, each rendering means may be controlled using a sound control board that controls the sound output device 27, a lamp control board that controls each lamp, and a symbol control board that controls the variable display device 9. In this case, for example, an effect control command from the main board 31 is first received by the sound control board, and the sound control microcomputer mounted on the sound control board receives the effect contents (the notice effect) based on the received variation pattern command. Whether or not to perform, and the type of the notice effect) may be determined. The production control command from the main board 31 is first received by the lamp control board or the design control board, and the microcomputer mounted on the lamp control board or the design control board determines the production contents or specifies the variation time. Also good. Further, for example, each rendering means may be controlled using a sound / design control board for controlling the sound output device 27 and the variable display device 9 and a lamp control board for controlling each lamp. Further, for example, each rendering means may be controlled using a lamp / design control board for controlling each lamp and the variable display device 9 and a sound control board for controlling the sound output device 27.

実施の形態2.
上記に示した各実施の形態では、CPU56が、シリアル通信回路505からの割り込み要求に対応する割込処理のうちいずれの割込処理に優先して実行するかを設定または変更する場合を説明したが、さらにタイマ割込とシリアル通信回路505からの割り込み要求とが同時に発生した場合に、いずれの割込処理を優先して実行するかを設定または変更できるようにしてもよい。以下、タイマ割込とシリアル通信回路505からの割り込み要求とのいずれを優先して割込処理を実行するかを設定または変更する第2の実施の形態を説明する。
Embodiment 2. FIG.
In each of the embodiments described above, the case has been described in which the CPU 56 sets or changes which interrupt process has priority over the interrupt process corresponding to the interrupt request from the serial communication circuit 505. However, when a timer interrupt and an interrupt request from the serial communication circuit 505 are generated at the same time, it may be possible to set or change which interrupt processing is to be preferentially executed. A second embodiment for setting or changing which of the timer interrupt and the interrupt request from the serial communication circuit 505 is to be prioritized will be described below.

なお、本実施の形態において、第1の実施の形態と同様の構成および処理をなす部分についてはその詳細な説明を省略し、主として第1の実施の形態と異なる部分について説明する。   In the present embodiment, detailed description of the parts having the same configuration and processing as those of the first embodiment will be omitted, and parts different from the first embodiment will be mainly described.

まず、第2の実施の形態におけるメイン処理について説明する。図101は、第2の実施の形態におけるメイン処理を示すフローチャートである。なお、メイン処理のうち、ステップS1からステップS6まで(ステップS80を含む)の処理は、第1の実施の形態で示した処理と同様である(図43参照)。また、図101に示すメイン処理において、ステップS7からステップS15aまでの処理(ステップS91からステップS93までの処理を含む)は、第1の実施の形態で示したそれらの処理と同様である。   First, the main process in the second embodiment will be described. FIG. 101 is a flowchart showing main processing in the second embodiment. Of the main processing, the processing from step S1 to step S6 (including step S80) is the same as the processing shown in the first embodiment (see FIG. 43). In the main process shown in FIG. 101, the processes from step S7 to step S15a (including the processes from step S91 to step S93) are the same as those shown in the first embodiment.

ステップS15aのシリアル通信回路設定処理を実行し、シリアル通信回路505を初期設定すると、CPU56は、タイマ割込の発生時に実行するタイマ割込処理、およびシリアル通信回路505の割り込み要求に応じて実行する割込処理の優先順位を初期設定する(ステップS15c)。   When the serial communication circuit setting process in step S15a is executed and the serial communication circuit 505 is initialized, the CPU 56 executes the timer interrupt process executed when a timer interrupt occurs and the interrupt request of the serial communication circuit 505. The priority of interrupt processing is initially set (step S15c).

例えば、CPU56は、各割込処理のデフォルトの優先順位を含む所定の割込処理優先順位テーブルに従って、各割込処理の優先順位を初期設定する。図102は、第2の実施の形態における割込処理優先順位テーブルの例を示す説明図である。この実施の形態では、CPU56は、図102に示す割込処理優先順位テーブルに従って、シリアル通信回路505において通信エラーが発生したことを割込原因とする割込処理を優先して実行するように初期設定する。すなわち、CPU56は、シリアル通信回路505からの割り込み要求による割込処理(本例では、通信エラー割込処理)を、タイマ割込処理に優先して実行するようにデフォルトで設定する。この場合、例えば、CPU56は、通信エラーが発生したことを割込原因とする割込処理を優先して実行する旨を示す通信エラー時割込優先実行フラグをセットする。   For example, the CPU 56 initializes the priority of each interrupt process according to a predetermined interrupt process priority table including the default priority of each interrupt process. FIG. 102 is an explanatory diagram illustrating an example of an interrupt processing priority table according to the second embodiment. In this embodiment, the CPU 56 is initially configured to preferentially execute an interrupt process whose cause is a communication error in the serial communication circuit 505 in accordance with the interrupt process priority table shown in FIG. Set. That is, the CPU 56 sets by default so that an interrupt process (in this example, a communication error interrupt process) by an interrupt request from the serial communication circuit 505 is executed in preference to the timer interrupt process. In this case, for example, the CPU 56 sets an interrupt priority execution flag at the time of communication error indicating that priority is given to an interrupt process whose cause is an interrupt.

また、この実施の形態では、ステップS15cにおいて、図102に示す割込処理優先順位テーブルに従って割込処理の優先順位の初期設定が行われることによって、タイマ割込とシリアル通信回路505からの割り込み要求とが同時に発生した場合、シリアル通信回路505からの割り込み要求に対する割込処理を優先して行うことになる。   In this embodiment, in step S15c, the interrupt processing priority is initially set according to the interrupt processing priority table shown in FIG. 102, so that the timer interrupt and the interrupt request from the serial communication circuit 505 are performed. Occur at the same time, priority is given to interrupt processing for an interrupt request from the serial communication circuit 505.

また、ユーザによって各割込処理のデフォルトの優先順位を変更することもできる。例えば、遊技制御用マイクロコンピュータ560は、ユーザ(例えば、遊技機の製作者)によって設定された割込処理を指定する指定情報を、あらかじめROM54の所定の記憶領域に記憶している。そして、CPU56は、ROM54の所定の記憶領域に記憶された指定情報に従って、割込処理の優先順位を設定する。   In addition, the default priority of each interrupt process can be changed by the user. For example, the game control microcomputer 560 stores specification information for specifying an interrupt process set by a user (for example, a game machine manufacturer) in a predetermined storage area of the ROM 54 in advance. Then, the CPU 56 sets the priority of interrupt processing according to the designation information stored in a predetermined storage area of the ROM 54.

例えば、あらかじめ記憶された指定情報においてタイマ割込処理が指定されている場合を説明する。この場合、CPU56は、指定情報にもとづいて、タイマ割込処理を、シリアル通信回路505からの割り込み要求に対する各割込処理(通信エラー時割込処理、受信時割込処理および送信完了割込処理)に優先して実行するように初期設定する。すなわち、図102に示す割込処理優先順位テーブルにおいて、シリアル通信回路505において通信エラーが発生したことを割込原因とする割込処理を優先して実行するようにデフォルトで設定されているが、CPU56は、ユーザによって設定された指定情報にもとづいて、タイマ割込処理を優先して実行するように割込処理の優先順位を変更する。この場合、例えば、CPU56は、タイマ割込処理を優先して実行する旨を示すタイマ割込優先実行フラグをセットする。   For example, a case where a timer interrupt process is designated in designated information stored in advance will be described. In this case, based on the designation information, the CPU 56 performs timer interrupt processing for each interrupt processing for the interrupt request from the serial communication circuit 505 (communication error interrupt processing, reception interrupt processing, and transmission completion interrupt processing). ) To be executed in preference to (). That is, in the interrupt processing priority table shown in FIG. 102, the interrupt processing is set by default so as to preferentially execute the interrupt processing that causes the occurrence of a communication error in the serial communication circuit 505. Based on the designation information set by the user, the CPU 56 changes the priority of the interrupt process so that the timer interrupt process is executed with priority. In this case, for example, the CPU 56 sets a timer interrupt priority execution flag indicating that timer interrupt processing is executed with priority.

また、ステップS16からステップS19までの処理は、第1の実施の形態で示したそれらの処理と同様である。ステップS19で割込許可状態に設定されると、次にステップS17の処理が実行されて割込禁止状態とされるまで、タイマ割込またはシリアル通信回路505からの割り込み要求を許可する状態となる。そして、割込許可状態に設定されている間に、タイマ割込が発生すると、遊技制御用マイクロコンピュータ560は、後述するタイマ割込処理を実行する。また、割込許可状態に設定されている間に、シリアル通信回路505から割り込み要求が発生すると、遊技制御用マイクロコンピュータ560のCPU56は、後述する各割込処理(通信エラー割込処理や、受信時割込処理、送信完了割込処理)を実行する。また、本実施の形態では、ステップS17からステップS19までのループ処理の前にステップS15cを実行することによって、タイマ割込または割り込み要求を許可する状態に設定される前に、タイマ割込処理およびシリアル通信回路505からの割り込み要求による割込処理の優先順位を設定または変更する処理が行われる。   Further, the processes from step S16 to step S19 are the same as those shown in the first embodiment. When the interrupt-permitted state is set in step S19, the timer interrupt or interrupt request from the serial communication circuit 505 is permitted until the next processing in step S17 is executed and the interrupt-prohibited state is set. . When a timer interrupt occurs while the interrupt permission state is set, the game control microcomputer 560 executes a timer interrupt process to be described later. When an interrupt request is generated from the serial communication circuit 505 while the interrupt permission state is set, the CPU 56 of the game control microcomputer 560 causes each interrupt process (communication error interrupt process or reception Execute time interruption processing and transmission completion interruption processing). Further, in the present embodiment, by executing step S15c before the loop processing from step S17 to step S19, the timer interrupt processing and Processing for setting or changing the priority of interrupt processing in response to an interrupt request from the serial communication circuit 505 is performed.

遊技制御用マイクロコンピュータ560のCPU56は、メイン処理におけるステップS17からステップS19までのループ処理において、割り込み許可状態である間にシリアル通信回路505からの割り込み要求があると、図56に示す処理に従って、シリアル通信回路505が割り込み要求を行った割り込み原因に応じた割り込み処理を実行する。また、CPU56は、メイン処理におけるステップS17からステップS19までのループ処理において、タイマ割込が発生すると、図67に示す処理に従ってタイマ割込処理を実行する。   In the loop process from step S17 to step S19 in the main process, if there is an interrupt request from the serial communication circuit 505 during the interrupt enabled state, the CPU 56 of the game control microcomputer 560 follows the process shown in FIG. The serial communication circuit 505 executes interrupt processing according to the interrupt cause for which an interrupt request has been made. Further, when a timer interrupt occurs in the loop process from step S17 to step S19 in the main process, the CPU 56 executes the timer interrupt process according to the process shown in FIG.

この実施の形態では、タイマ割込とシリアル通信回路505からの割り込み要求が同時に発生した場合、CPU56は、いずれの割込処理を優先して実行する旨が初期設定されているか否かを判断する。例えば、CPU56は、いずれの割込処理を優先して実行する旨のフラグがセットされているか否かを判断する。例えば、CPU56は、タイマ割込優先実行フラグがセットされていることにもとづいて、タイマ割込処理を優先して実行する。   In this embodiment, when a timer interrupt and an interrupt request from the serial communication circuit 505 occur at the same time, the CPU 56 determines whether or not an interrupt process is preferentially executed. . For example, the CPU 56 determines whether or not any interrupt process is preferentially executed. For example, the CPU 56 preferentially executes timer interrupt processing based on the setting of the timer interrupt priority execution flag.

以上に説明したように、この実施の形態では、CPU56は、メイン処理において、割込許可状態に設定する前に、タイマ割込処理、およびシリアル通信回路505からの割り込み要求に対応する各割込処理の優先順位を初期設定する。そのため、タイマ割込処理や複数種類の割込原因に対応する割込処理のうち、優先して実行させるべき割込処理を確実に実行することができる。また、優先して実行させる割込処理を初期設定できるので、遊技制御用マイクロコンピュータ560のCPU56に実行させるプログラムの自由度を向上させることができる。   As described above, in this embodiment, the CPU 56 sets each interrupt corresponding to the interrupt request from the timer interrupt process and the serial communication circuit 505 before setting the interrupt enabled state in the main process. Initialize processing priority. Therefore, among the interrupt processing corresponding to the timer interrupt processing and the plurality of types of interrupt causes, the interrupt processing to be executed with priority can be surely executed. Further, since the interrupt process to be executed with priority can be initially set, the degree of freedom of the program executed by the CPU 56 of the game control microcomputer 560 can be improved.

なお、上述した実施の形態では、以下に示すような遊技機の特徴的構成も示されている。   In the above-described embodiment, the characteristic configuration of the gaming machine as shown below is also shown.

払出手段は、払い出すべき景品遊技媒体の数が異なる複数の入賞領域に遊技媒体が入賞したことにもとづいて景品として景品遊技媒体を払い出し、遊技機は、各入賞領域に遊技媒体が入賞したことを検出して入賞検出信号を出力する複数の入賞検出手段(例えば、入賞口スイッチ29a,30a,33a,39a)と、払い出すべき景品遊技媒体の数(例えば、賞球数「3」,「10」,「15」)毎に払出数データを記憶する払出数記憶手段(例えば、賞球コマンド出力カウンタ1〜3)と、各入賞検出手段からの入力検出信号にもとづいて、いずれの入賞領域に遊技球が入賞したかを特定する入賞領域特定手段(例えば、遊技制御用マイクロコンピュータ560において、ステップS2121でポインタが指す賞球コマンド出力カウンタのカウント値をロードする部分)とを備え、払出数登録手段は、入賞領域特定手段が特定した入賞領域に入賞したことにもとづいて払い出すべき景品遊技媒体の数を示す払出数データを、払出数記憶手段に記憶させる(例えば、遊技制御用マイクロコンピュータ560において、ステップS2124でポインタが指す賞球コマンド出力カウンタに加算結果をストアする)ように構成されていてもよい。そのような構成によれば、払い出すべき景品遊技媒体の数が異なる複数の入賞領域のうちのいずれの入賞領域に遊技球が入賞したかを特定し、特定した入賞領域に対応する景品遊技媒体の数を示す払出数データを記憶するように構成されているので、遊技球が入賞した入賞領域に応じた払出数を示す払出数データを記憶することができる。そのため、遊技球が入賞した入賞領域に応じた払出数にもとづいて、遊技制御手段が賞球数を管理することができる。   The payout means pays out the prize game medium as a prize based on the fact that the game medium is won in a plurality of prize areas where the number of prize game media to be paid out is different. A plurality of winning detection means (for example, winning port switches 29a, 30a, 33a, 39a) and the number of prize game media to be paid out (for example, the number of prize balls “3”, “ 10 ”,“ 15 ”) for each payout number storage means (for example, prize ball command output counters 1 to 3) for storing payout number data and any winning area based on the input detection signal from each winning detection means. Winning area specifying means for specifying whether or not a game ball has won (for example, in the game control microcomputer 560, a prize ball command output counter pointed to by a pointer in step S2121) The payout number registering means includes payout number data indicating the number of prize game media to be paid out based on winning in the winning area specified by the winning area specifying means. It may be configured to be stored in the storage means (for example, in the game control microcomputer 560, the addition result is stored in the prize ball command output counter pointed to by the pointer in step S2124). According to such a configuration, the prize game medium corresponding to the identified prize area is identified in which prize area of the plurality of prize areas where the number of prize game media to be paid out is different. Since it is configured to store the payout number data indicating the number of payouts, it is possible to store the payout number data indicating the payout number corresponding to the winning area where the game ball has won. Therefore, the game control means can manage the number of winning balls based on the number of payouts according to the winning area where the game balls have won.

本発明は、パチンコ遊技機およびスロット機などの遊技機に適用可能であり、特に、総賞球数格納バッファを用いて、払い出すべき賞球数を管理する制御を行う遊技機に好適に適用できる。   The present invention is applicable to gaming machines such as pachinko gaming machines and slot machines, and particularly suitably applied to gaming machines that perform control for managing the number of winning balls to be paid out using a total winning ball number storage buffer. it can.

パチンコ遊技機を正面からみた正面図である。It is the front view which looked at the pachinko game machine from the front. ガラス扉枠を取り外した状態での遊技盤の前面を示す正面図である。It is a front view which shows the front surface of the game board in the state which removed the glass door frame. 遊技機を裏面から見た背面図である。It is the rear view which looked at the gaming machine from the back. 遊技制御基板(主基板)の構成例を示すブロック図である。It is a block diagram which shows the structural example of a game control board (main board). 払出制御基板の回路構成例を示すブロック図である。It is a block diagram which shows the circuit structural example of a payout control board. 中継基板、音/ランプ制御基板および図柄制御基板の回路構成例を示すブロック図である。It is a block diagram which shows the circuit structural example of a relay board | substrate, a sound / lamp control board, and a symbol control board. 主基板における回路構成および主基板から音/ランプ制御基板に送信される演出制御コマンドの信号線を示すブロック図である。FIG. 10 is a block diagram showing a circuit configuration of a main board and signal lines of an effect control command transmitted from the main board to the sound / lamp control board. 乱数回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of a random number circuit. 更新規則選択レジスタの例を示す説明図である。It is explanatory drawing which shows the example of an update rule selection register. 更新規則メモリの例を示す説明図である。It is explanatory drawing which shows the example of an update rule memory. カウント値順列変更回路が、カウンタが出力するカウント値の順列を変更する場合の例を示す説明図である。It is explanatory drawing which shows the example in case a count value permutation change circuit changes the permutation of the count value which a counter outputs. カウント値順列変更レジスタの例を示す説明図である。It is explanatory drawing which shows the example of a count value permutation change register. 乱数最大値設定レジスタの例を示す説明図である。It is explanatory drawing which shows the example of a random number maximum value setting register. 周期設定レジスタの例を示す説明図である。It is explanatory drawing which shows the example of a period setting register. カウント値更新レジスタの例を示す説明図である。It is explanatory drawing which shows the example of a count value update register. 乱数値取込レジスタの例を示す説明図である。It is explanatory drawing which shows the example of a random value taking-in register. 乱数更新方式選択レジスタ、および乱数更新方式選択レジスタに書き込まれる乱数更新方式選択データの一例の説明図である。It is explanatory drawing of an example of the random number update system selection register and the random number update system selection data written in the random number update system selection register. 乱数回路起動レジスタの例を示す説明図である。It is explanatory drawing which shows the example of a random number circuit starting register. 乱数値記憶回路の一構成例を示す回路図である。It is a circuit diagram which shows one structural example of a random value memory circuit. 乱数値記憶回路に各信号が入力されるタイミング、および乱数値記憶回路が各信号を出力するタイミングを示すタイミングチャートである。It is a timing chart which shows the timing when each signal is input into a random value storage circuit, and the timing when a random value storage circuit outputs each signal. シリアル通信回路の送信部の構成例を示すブロック図である。It is a block diagram which shows the structural example of the transmission part of a serial communication circuit. シリアル通信回路の受信部の構成例を示すブロック図である。It is a block diagram which shows the structural example of the receiving part of a serial communication circuit. シリアル通信が各制御基板が搭載するマイクロコンピュータと送受信するデータのデータフォーマットの例を示す説明図である。It is explanatory drawing which shows the example of the data format of the data which serial communication transmits / receives with the microcomputer mounted in each control board. ボーレートレジスタの例を示す説明図である。It is explanatory drawing which shows the example of a baud rate register. 制御レジスタAおよび通信フォーマット設定データの例を示す説明図である。It is explanatory drawing which shows the example of the control register A and communication format setting data. 制御レジスタBおよび割り込み要求設定データの例を示す説明図である。It is explanatory drawing which shows the example of the control register B and interrupt request setting data. ステータスレジスタAおよびステータス確認データの例を示す図である。It is a figure which shows the example of status register A and status confirmation data. ステータスレジスタBおよびステータス確認データの例を示す図である。It is a figure which shows the example of status register B and status confirmation data. 制御レジスタCおよびエラー割り込み要求設定データの例を示す説明図である。It is explanatory drawing which shows the example of the control register C and error interrupt request setting data. シリアル通信回路が備えるデータレジスタの例を示す説明図である。It is explanatory drawing which shows the example of the data register with which a serial communication circuit is provided. 遊技制御用マイクロコンピュータにおける記憶領域のアドレスマップの一例を示す説明図である。It is explanatory drawing which shows an example of the address map of the storage area in the microcomputer for game control. ユーザプログラム管理エリアにおけるアドレスマップの一例を示す説明図である。It is explanatory drawing which shows an example of the address map in a user program management area. 初期値変更方式設定データの一例を示す説明図である。It is explanatory drawing which shows an example of initial value change system setting data. ユーザプログラムの構成例を示す説明図である。It is explanatory drawing which shows the structural example of a user program. 乱数回路設定プログラムの構成例を示す説明図である。It is explanatory drawing which shows the structural example of a random number circuit setting program. 第1の乱数更新方式が選択されている場合に、ランダムRの値を更新させたりランダムRの値を読出したりする動作を示す説明図である。It is explanatory drawing which shows the operation | movement which updates the value of random R, or reads the value of random R, when the 1st random number update system is selected. 第2の乱数更新方式が選択されている場合に、ランダムRの値の更新させたりランダムRの値を読出したりする動作を示す説明図である。It is explanatory drawing which shows the operation | movement which updates the value of random R, or reads the value of random R, when the 2nd random number update system is selected. 遊技制御用マイクロコンピュータが備える各メモリを示す説明図である。It is explanatory drawing which shows each memory with which the microcomputer for game control is provided. 大当り判定用テーブルメモリの例を示す説明図である。It is explanatory drawing which shows the example of the table memory for jackpot determination. 遊技制御手段における出力ポートのビット割り当て例を示す説明図である。It is explanatory drawing which shows the example of bit allocation of the output port in a game control means. 遊技制御手段における出力ポートのビット割り当て例を示す説明図である。It is explanatory drawing which shows the example of bit allocation of the output port in a game control means. 遊技制御手段における入力ポートのビット割り当て例を示す説明図である。It is explanatory drawing which shows the bit allocation example of the input port in a game control means. 遊技制御用マイクロコンピュータが実行するメイン処理を示すフローチャートである。It is a flowchart which shows the main process which the microcomputer for game control performs. 遊技制御用マイクロコンピュータが実行するメイン処理を示すフローチャートである。It is a flowchart which shows the main process which the microcomputer for game control performs. 遊技制御用マイクロコンピュータが実行するメイン処理(メインループ)を示すフローチャートである。It is a flowchart which shows the main process (main loop) which the microcomputer for game control performs. 割込処理優先順位テーブルの例を示す説明図である。It is explanatory drawing which shows the example of an interruption process priority table. 乱数回路設定処理を示すフローチャートである。It is a flowchart which shows a random circuit setting process. 乱数最大値再設定処理を示すフローチャートである。It is a flowchart which shows a random number maximum value reset process. 初期値変更処理を示すフローチャートである。It is a flowchart which shows an initial value change process. 乱数回路に各信号が入力されるタイミング、および乱数回路内で各信号が生成されるタイミングを示すタイミングチャートである。It is a timing chart which shows the timing when each signal is input into a random number circuit, and the timing when each signal is generated in a random number circuit. シリアル通信回路設定処理を示すフローチャートである。It is a flowchart which shows a serial communication circuit setting process. 遊技制御手段から払出制御手段に対して出力される制御信号の内容の一例を示す説明図である。It is explanatory drawing which shows an example of the content of the control signal output with respect to the payout control means from a game control means. 遊技制御手段と払出制御手段との間で送受信される制御コマンドの内容の一例を示す説明図である。It is explanatory drawing which shows an example of the content of the control command transmitted / received between a game control means and a payout control means. 制御信号および制御コマンドの送受信に用いられる信号線等を示すブロック図である。It is a block diagram which shows the signal line etc. which are used for transmission / reception of a control signal and a control command. 払出制御信号および払出制御コマンドの出力の仕方の一例を示すタイミング図である。It is a timing chart showing an example of how to output a payout control signal and a payout control command. シリアル通信回路が割り込み要求に対して行う割り込み処理の一例を示す流れ図である。6 is a flowchart illustrating an example of an interrupt process performed by the serial communication circuit in response to an interrupt request. 賞球個数テーブルの例を示す説明図である。It is explanatory drawing which shows the example of a prize ball number table. 賞球処理の一例を示すフローチャートである。It is a flowchart which shows an example of a prize ball process. 賞球個数コマンド送信処理を示すフローチャートである。It is a flowchart which shows a prize ball number command transmission process. 賞球送信完了待ち処理を示すフローチャートである。It is a flowchart which shows a prize ball transmission completion waiting process. 賞球ACK待ち処理を示すフローチャートである。It is a flowchart which shows a prize ball ACK waiting process. 賞球再送信処理を示すフローチャートである。It is a flowchart which shows a prize ball re-transmission process. 賞球異常検出処理を示すフローチャートである。It is a flowchart which shows a prize ball abnormality detection process. 特別図柄プロセス処理の一例を示すフローチャートである。It is a flowchart which shows an example of a special symbol process process. 始動口スイッチ通過処理を示すフローチャートである。It is a flowchart which shows a starting port switch passage process. 特別図柄通常処理の一例を示すフローチャートである。It is a flowchart which shows an example of a special symbol normal process. タイマ割込処理を示すフローチャートである。It is a flowchart which shows a timer interruption process. スイッチ処理で使用されるRAMに形成される各2バイトのバッファを示す説明図である。It is explanatory drawing which shows each 2 byte buffer formed in RAM used by switch processing. スイッチ処理の処理例を示すフローチャートである。It is a flowchart which shows the process example of a switch process. 賞球コマンド出力カウンタ処理テーブルの例を示す説明図である。It is explanatory drawing which shows the example of a prize ball command output counter processing table. 入力判定処理を示すフローチャートである。It is a flowchart which shows an input determination process. 入力判定処理を示すフローチャートである。It is a flowchart which shows an input determination process. 総賞球数格納バッファに格納される総賞球数の加算処理および減算処理が行われるタイミングの一例を示すタイミング図である。It is a timing chart showing an example of the timing at which the addition process and the subtraction process of the total prize ball number stored in the total prize ball number storage buffer are performed. 乱数回路初期値更新処理を示すフローチャートである。It is a flowchart which shows a random circuit initial value update process. カウント値順列変更処理を示すフローチャートである。It is a flowchart which shows a count value permutation change process. 払出制御手段における出力ポートのビット割り当て例を示す説明図である。It is explanatory drawing which shows the bit allocation example of the output port in a payout control means. 払出制御手段における入力ポートのビット割り当て例を示す説明図である。It is explanatory drawing which shows the example of bit allocation of the input port in a payout control means. 払出制御用CPUが実行するメイン処理を示すフローチャートである。It is a flowchart which shows the main process which CPU for payout control performs. 払出制御用CPUが実行するタイマ割込処理を示すフローチャートである。It is a flowchart which shows the timer interruption process which CPU for payout control performs. 主制御通信処理を示すフローチャートである。It is a flowchart which shows a main control communication process. 賞球球貸し制御処理を示すフローチャートである。It is a flowchart which shows a prize ball lending control process. 払出開始待ち処理を示すフローチャートである。It is a flowchart which shows the payout start waiting process. 払出モータ停止待ち処理を示すフローチャートである。It is a flowchart which shows a payout motor stop waiting process. 払出通過待ち処理を示すフローチャートである。It is a flowchart which shows payout passage waiting processing. 払出通過待ち処理を示すフローチャートである。It is a flowchart which shows payout passage waiting processing. 払出通過待ち処理を示すフローチャートである。It is a flowchart which shows payout passage waiting processing. エラーの種類とエラー表示用LEDの表示との関係等の一例を示す説明図である。It is explanatory drawing which shows an example of the relationship between the kind of error, and the display of LED for an error display. エラー処理を示すフローチャートである。It is a flowchart which shows an error process. エラー処理を示すフローチャートである。It is a flowchart which shows an error process. エラー処理を示すフローチャートである。It is a flowchart which shows an error process. 演出制御コマンドの信号線を示す説明図である。FIG. 38E illustrates an effect control command signal line. 演出制御コマンドを構成する8ビットの制御信号とINT信号との関係を示すタイミング図である。It is a timing chart showing the relationship between an 8-bit control signal and an INT signal that constitute an effect control command. 音/ランプ制御用マイクロコンピュータが実行するメイン処理を示すフローチャートである。It is a flowchart which shows the main process which the microcomputer for sound / lamp control performs. 音/ランプ制御処理で用いる各乱数を示す説明図である。It is explanatory drawing which shows each random number used by a sound / lamp control process. 演出内容決定処理を示すフローチャートである。It is a flowchart which shows production content determination processing. 報知処理を示すフローチャートである。It is a flowchart which shows an alerting | reporting process. 図柄制御用マイクロコンピュータが実行するメイン処理を示すフローチャートである。It is a flowchart which shows the main process which the microcomputer for symbol control performs. 図柄制御プロセス処理を示すフローチャートである。It is a flowchart which shows a symbol control process process. 賞球異常を報知する報知画面の例を示す説明図である。It is explanatory drawing which shows the example of the alerting | reporting screen which alert | reports a prize ball abnormality. 中継基板、音/ランプ制御基板および図柄制御基板の他の回路構成例を示すブロック図である。It is a block diagram which shows the other circuit structural example of a relay board | substrate, a sound / lamp control board, and a symbol control board. 第2の実施の形態におけるメイン処理を示すフローチャートである。It is a flowchart which shows the main process in 2nd Embodiment. 第2の実施の形態における割込処理優先順位テーブルの例を示す説明図である。It is explanatory drawing which shows the example of the interruption process priority table in 2nd Embodiment.

符号の説明Explanation of symbols

1 パチンコ遊技機
9 可変表示装置
14 始動入賞口
15 可変入賞球装置
31 遊技制御基板(主基板)
37 払出制御基板
56 CPU
80a 図柄制御基板
80b 音/ランプ制御基板
100a 図柄制御用マイクロコンピュータ
100b 音/ランプ制御用マイクロコンピュータ
101a 図柄制御用CPU
101b 音/ランプ制御用CPU
503a 12ビット乱数回路
503b 16ビット乱数回路
505 シリアル通信回路
560 遊技制御用マイクロコンピュータ
1 Pachinko machine 9 Variable display device 14 Start winning opening 15 Variable winning ball device 31 Game control board (main board)
37 Dispensing control board 56 CPU
80a design control board 80b sound / lamp control board 100a design control microcomputer 100b sound / lamp control microcomputer 101a design control CPU
101b Sound / lamp control CPU
503a 12-bit random number circuit 503b 16-bit random number circuit 505 Serial communication circuit 560 Microcomputer for game control

Claims (7)

遊技媒体を用いて遊技者が所定の遊技を行うことが可能であり、遊技領域における入賞領域に遊技媒体が入賞したことにもとづいて景品として景品遊技媒体を払い出す遊技機であって、
前記入賞領域に遊技媒体が入賞したことを検出して入賞検出信号を出力する入賞検出手段と、
前記入賞検出手段からの入賞検出信号が入力され、遊技の進行を制御する遊技制御手段と、
品遊技媒体の払い出しを行う払出手段と、
前記払出手段によって品遊技媒体が払い出されたことを検出して払出検出信号を出力する払出検出手段と、
前記払出手段を制御する払出制御手段とを備え、
前記遊技制御手段は、
所定のメイン処理を繰り返し実行するメイン処理実行手段と、
所定時間毎に発生するタイマ割込設定を行うタイマ割込設定手段と、
前記タイマ割込が発生したときに、前記メイン処理の実行を中断してタイマ割込処理を実行するタイマ割込処理実行手段と、
前記タイマ割込処理の実行中に、前記入賞検出信号の入力に応じて、払い出すべき景品遊技媒体の数を特定可能な払出数データを払出数記憶手段に記憶させる払出数登録手段と、
前記メイン処理の実行中に、前記払出数記憶手段に記憶された払出数データにもとづいて、払い出すべき景品遊技媒体の数を特定可能な払出数コマンドを、前記払出制御手段に送信する払出数送信手段と、
払い出すべき景品遊技媒体であって前記払出手段による払い出しが完了していない景品遊技媒体の総数を示す総未払出数を記憶する総未払出数記憶手段と、
前記メイン処理の実行中に、
前記総未払出数記憶手段から総未払出数を読み出す読出手段と、
前記払出数送信手段によって送信された払出数コマンドに示される景品遊技媒体の数を、前記読出手段が読み出した総未払出数に加算する払出数加算手段と、
前記払出数加算手段により加算された総未払出数を、前記総未払出数記憶手段に書き込む払出数書込手段と、
前記読出手段が総払出数を読み出す前に前記タイマ割込処理の実行を禁止する割込禁止手段と、
前記払出数書込手段によって総未払出数が前記総未払出数記憶手段に書き込まれると、前記タイマ割込処理の実行を許可する割込許可手段とを含み、
前記タイマ割込処理の実行中に、前記払出検出信号にもとづいて、前記払出手段によって払い出された景品遊技媒体の数を、前記総未払出数記憶手段が記憶する総未払出数から減算する総未払出数減算手段と、
前記払出数加算手段によって前記払出数コマンドに示される景品遊技媒体の数が総未払出数に加算されると、前記払出数コマンドに示される景品遊技媒体の数が加算された総未払出数が所定の範囲内であるか否かを判定する払出数判定手段とを含む
ことを特徴とする遊技機。
A gaming machine in which a player can play a predetermined game using a game medium and pays out a prize game medium as a prize based on the winning of the game medium in a winning area in the gaming area,
Winning detection means for detecting that a game medium has won in the winning area and outputting a winning detection signal;
A game control means for receiving a winning detection signal from the winning detection means and controlling the progress of the game;
And dispensing means pays out Jing products game media,
A payout detection means for outputting a payout detection signal is detected and that the scene goods game media is paid out by the payout means,
A payout control means for controlling the payout means,
The game control means includes
Main process execution means for repeatedly executing a predetermined main process;
Timer interrupt setting means for setting a timer interrupt generated every predetermined time;
Timer interrupt processing execution means for interrupting the execution of the main processing and executing the timer interrupt processing when the timer interrupt occurs;
During the execution of the timer interruption process, in accordance with the input of the winning detection signal, the number-of-payout registration means for storing the number-of-payout data that can specify the number of prize game media to be paid out in the number-of-payout storage means;
The number of payouts to be sent to the payout control means during the execution of the main process based on the payout number data stored in the payout number storage means to specify the number of prize game media to be paid out A transmission means;
Total unpaid number storage means for storing a total unpaid number indicating the total number of prize game media to be paid out and for which the payout means has not been paid out;
During execution of the main process,
Reading means for reading out the total unpaid number from the total unpaid number storage means;
A number-of- payout addition unit for adding the number of premium game media indicated in the number-of-payments command transmitted by the number-of-payout transmission unit to the total number of unpaid outs read by the reading unit;
A payout number writing means for writing the total unpaid number added by the payout number adding means into the total unpaid number storage means;
And interrupt inhibit means for the reading means prohibits execution of the timer interrupt processing before reading the total non-payout,
An interrupt permission means for permitting execution of the timer interrupt process when a total unpaid number is written in the total unpaid number storage means by the payout number writing means;
During execution of the timer interruption process, the number of premium game media paid out by the payout means is subtracted from the total number of payouts stored in the total payout number storage means based on the payout detection signal. A total unpaid number subtraction means;
When the number of premium game media indicated in the payout number command is added to the total number of payouts by the payout number addition means, the total number of payouts obtained by adding the number of premium game media indicated in the payout number command is calculated. A gaming machine, comprising: a payout amount judging means for judging whether or not it is within a predetermined range.
遊技制御手段は、払出数判定手段によって所定の範囲内でないと判定されると、出手段による景品遊技媒体の払い出しに異常が発生したことを示す異常発生コマンドを、払出制御手段に送信する対払出異常発生コマンド送信手段を含み、
前記払出制御手段は、前記遊技制御手段から受信した前記異常発生コマンドにもとづいて、前記払出手段による景品遊技媒体の払い出しに異常が発生したことを報知する払出側異常報知手段を含む
請求項1記載の遊技機。
Game control means, when it is determined not to be within a predetermined range by the payout amount determination means pairs for transmitting abnormality occurrence command indicating that an abnormality has occurred in the payout of the prize game medium by payment detecting means, to the payout control means Including a payout abnormality occurrence command transmission means,
The payout control means based on the abnormality occurrence command received from the game control unit, said dispensing means according to claim 1, further comprising a dispensing side abnormality informing means for informing that an abnormality has occurred in the payout of the prize game media by Game machines.
演出用の電気部品を制御して遊技演出を実行する演出制御手段を備え、
遊技制御手段は、払出数判定手段によって所定の範囲内でないと判定されると、出手段による景品遊技媒体の払い出しに異常が発生したことを示す異常発生コマンドを、前記演出制御手段に送信する対演出異常発生コマンド送信手段を含み、
前記演出制御手段は、前記遊技制御手段から受信した前記異常発生コマンドにもとづいて、前記払出手段による景品遊技媒体の払い出しに異常が発生したことを報知する演出側異常報知手段を含む
請求項1または請求項2記載の遊技機。
Providing production control means for controlling the electrical parts for production and executing the game production,
Game control means, when it is determined not to be within a predetermined range by the payout amount determining means, an abnormality occurrence command indicating that an abnormality has occurred in the payout of the prize game medium by payment detecting means, transmitting to the presentation control means Including an anomaly generation command transmission means
The presentation control means, based on the abnormality occurrence command received from the game control unit, according to claim 1 or abnormal payout of prize game media including directing side abnormality informing means for informing of the occurrence by said dispensing means The gaming machine according to claim 2.
払出数判定手段は、
払出数加算手段によって払出数コマンドに示される景品遊技媒体の数が加算された総未払出数にもとづいて、払い出すべき景品遊技媒体の数よりも多い遊技媒体が払い出される異常である払出過多異常が発生したか否かを判定する払出過多異常判定手段と、
前記払出数加算手段によって前記払出数コマンドに示される景品遊技媒体の数が加算された総未払出数にもとづいて、未払出数が所定の払出過少判定値を超えた状態の異常である払出過少異常が発生したか否かを判定する払出過少異常判定手段とを含み、
対払出異常発生コマンド送信手段は、
前記払出過多異常判定手段によって前記払出過多異常が発生したと判定されると、前記払出過多異常が発生したことを示す払出過多異常コマンドを、払出制御手段に送信する対払出過多異常コマンド送信手段と、
前記払出過少異常判定手段によって前記払出過少異常が発生したと判定されると、前記払出過少異常が発生したことを示す払出過少異常コマンドを、前記払出制御手段に送信する対払出過少異常コマンド送信手段とを含み、
払出側異常報知手段は、
遊技制御手段から受信した前記払出過多異常コマンドにもとづいて、前記払出過多異常が発生したことを報知する払出側過多報知手段と、
前記遊技制御手段から受信した前記払出過少異常コマンドにもとづいて、前記払出過少異常が発生したことを報知する払出側過少報知手段とを含む
請求項2記載の遊技機。
The number-of-payout determination means is
Excessive payout abnormality, in which more game media are paid out than the number of prize game media to be paid out based on the total number of payout game media added to the number of prize game media indicated in the payout number command by the payout number adding means An excessive payout abnormality determination means for determining whether or not
Based on the total non-payout number is added to the prize game media indicated in the payout command by the payout amount adding means, payout total unpaid coin number is abnormal state exceeds a predetermined payout under-determination value A payout underabnormality judging means for judging whether or not an underabnormality has occurred,
Anti-payout abnormality occurrence command transmission means
When it is determined that the excessive payout abnormality has occurred by the excessive payout abnormality determining means, an excessive payout abnormality command transmitting means for transmitting to the payout control means a payout excessive abnormality command indicating that the excessive payout abnormality has occurred. ,
When the payout too little abnormality is determined to have occurred by the payout under-abnormality determining means, the dispensing under-abnormality a payout under-abnormal command indicating occurrence, versus payout under-abnormality command transmission means for transmitting to said dispensing control means Including
The payout side abnormality notification means
Based on the payout excess abnormality command received from the game control means, payout side excess notification means for notifying that the payout excess abnormality has occurred;
Based on the payout under-abnormality command received from the game controller, the gaming machine of claim 2, further comprising a dispensing side under-informing means for informing that said dispensing too little abnormality occurs.
払出数判定手段は、
払出数加算手段によって払出数コマンドに示される景品遊技媒体の数が加算された総未払出数にもとづいて、払い出すべき景品遊技媒体の数よりも多い遊技媒体が払い出される異常である払出過多異常が発生したか否かを判定する払出過多異常判定手段と、
前記払出数加算手段によって前記払出数コマンドに示される景品遊技媒体の数が加算された総未払出数にもとづいて、未払出数が所定の払出過少判定値を超えた状態の異常である払出過少異常が発生したか否かを判定する払出過少異常判定手段とを含み、
対演出異常発生コマンド送信手段は、
前記払出過多異常判定手段によって前記払出過多異常が発生したと判定されると、前記払出過多異常が発生したことを示す払出過多異常コマンドを、演出制御手段に送信する対演出過多異常コマンド送信手段と、
前記払出過少異常判定手段によって前記払出過少異常が発生したと判定されると、前記払出過少異常が発生したことを示す払出過少異常コマンドを、前記演出制御手段に送信する対演出過少異常コマンド送信手段とを含み、
演出側異常報知手段は、
遊技制御手段から受信した前記払出過多異常コマンドにもとづいて、前記払出過多異常が発生したことを報知する演出側過多報知手段と、
前記遊技制御手段から受信した前記払出過少異常コマンドにもとづいて、前記払出過少異常が発生したことを報知する演出側過少報知手段とを含む
請求項3記載の遊技機。
The number-of-payout determination means is
Excessive payout abnormality, in which more game media are paid out than the number of prize game media to be paid out based on the total number of payout game media added to the number of prize game media indicated in the payout number command by the payout number adding means An excessive payout abnormality determination means for determining whether or not
Based on the total non-payout number is added to the prize game media indicated in the payout command by the payout amount adding means, payout total unpaid coin number is abnormal state exceeds a predetermined payout under-determination value A payout underabnormality judging means for judging whether or not an underabnormality has occurred,
The command transmission means for the production abnormality occurrence command is
When it is determined that the excessive payout abnormality has occurred by the excessive payout abnormality determining means, an excessive payout abnormality command transmitting means for transmitting to the effect control means a payout excessive abnormality command indicating that the excessive payout abnormality has occurred. ,
When the payout under-abnormality by judging means and said dispensing too little abnormality is determined to have occurred, the dispensing under-abnormality a payout under-abnormal command indicating occurrence pairs demonstration under-abnormality command transmission means for transmitting to said presentation control means Including
Production side abnormality notification means,
On the basis of the payout excess abnormality command received from the game control means, the production side excess notification means for notifying that the payout excess abnormality has occurred,
Based on the payout under-abnormality command received from the game controller, the gaming machine of claim 3 further comprising a directing side under-informing means for informing that said dispensing too little abnormality occurs.
遊技制御手段は、払出数判定手段によって払出手段による景品遊技媒体の払い出しに異常が発生したと判定されると、払出数送信手段による払出数コマンドの送信を禁止する払出数送信禁止手段を含む請求項1から請求項5のいずれかに記載の遊技機。   The game control means includes a payout number transmission prohibiting means for prohibiting transmission of a payout number command by the payout number transmitting means when it is determined by the payout number determining means that an abnormality has occurred in payout of the prize game medium by the payout means. The gaming machine according to any one of claims 1 to 5. 払出制御手段は、
払出検出手段から払出検出信号を入力する払出検出信号入力手段と、
前記払出検出信号入力手段によって入力された前記払出検出信号を遊技制御手段に出力する払出検出信号出力手段と、
前記払出検出信号の入力に応じて、払出手段によって払い出された景品遊技媒体の数を示す信号を外部出力する外部出力手段とを含み、
総未払出数減算手段は、前記払出制御手段から入力した前記払出検出信号の入力に応じて、前記払出手段によって払い出された景品遊技媒体の数を、総未払出数記憶手段が記憶する総未払出数から減算する
請求項1から請求項6のいずれかに記載の遊技機。
Withdrawal control means
A payout detection signal input means for inputting a payout detection signal from the payout detection means;
A payout detection signal output means for outputting the payout detection signal input by the payout detection signal input means to the game control means;
External output means for externally outputting a signal indicating the number of premium game media paid out by the payout means in response to the input of the payout detection signal;
Total non payouts subtracting means, the total in response to an input of the payout detection signal inputted from the dispensing control means, the number of prize game media paid out by the payout means, the total non-payout storage means for storing The gaming machine according to any one of claims 1 to 6, wherein the gaming machine is subtracted from an unpaid number.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009034316A (en) * 2007-08-01 2009-02-19 Daito Giken:Kk Game machine
JP6059090B2 (en) * 2013-06-18 2017-01-11 株式会社三共 Game machine
JP6059091B2 (en) * 2013-06-18 2017-01-11 株式会社三共 Game machine
JP6052795B2 (en) * 2013-06-18 2016-12-27 株式会社三共 Game machine

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001137497A (en) * 1999-11-15 2001-05-22 Takeya Co Ltd Pachinko game machine
JP2001347028A (en) * 2000-06-08 2001-12-18 Sankyo Kk Game machine
JP2002306690A (en) * 2001-04-11 2002-10-22 Sophia Co Ltd Game machine
JP2003251046A (en) * 2003-01-17 2003-09-09 Sanyo Product Co Ltd Game machine
JP2003320130A (en) * 2002-05-07 2003-11-11 Sankyo Kk Game machine
JP2005087231A (en) * 2003-09-12 2005-04-07 Sankyo Kk Game machine

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001137497A (en) * 1999-11-15 2001-05-22 Takeya Co Ltd Pachinko game machine
JP2001347028A (en) * 2000-06-08 2001-12-18 Sankyo Kk Game machine
JP2002306690A (en) * 2001-04-11 2002-10-22 Sophia Co Ltd Game machine
JP2003320130A (en) * 2002-05-07 2003-11-11 Sankyo Kk Game machine
JP2003251046A (en) * 2003-01-17 2003-09-09 Sanyo Product Co Ltd Game machine
JP2005087231A (en) * 2003-09-12 2005-04-07 Sankyo Kk Game machine

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