JP4504489B2

JP4504489B2 - Method for correcting semiconductor integrated circuit

Info

Publication number: JP4504489B2
Application number: JP36378899A
Authority: JP
Inventors: 彰雄白兼
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 1999-12-22
Filing date: 1999-12-22
Publication date: 2010-07-14
Anticipated expiration: 2019-12-22
Also published as: JP2001185620A

Description

【０００１】
【発明の属する技術分野】
本発明は、スタンダードセル方式等のように、下地トランジスタから製造される半導体集積回路において、製造時にあらかじめ作り込まれ、製造後の半導体集積回路を変更する際にのみ使用される回路修正用セルを有効活用するための技術分野に関するものである。
【０００２】
【従来の技術】
スタンダードセル方式を採用するＡＳＩＣ（Application Specific IC:用途限定ＩＣ）の実現方法では、標準セルを用いて、下地トランジスタやメタル配線等を含む全ての製造工程を経て製造される。このように、下地トランジスタから製造される半導体集積回路では、マスクパターンの作成後や装置の製造後に回路変更が必要となる場合、下地トランジスタやメタル配線等を含む全層のマスクパターンを作り直す必要がある。
【０００３】
このため、スタンダードセル方式を採用する半導体集積回路では、回路修正に伴う製造コストの増加や製造期間の延長を抑えるために、一般的にスペアセルと呼ばれ、回路変更時にのみ使用される専用の回路修正用セルをあらかじめレイアウト中に配置しておき、マスクパターンの作成後や装置の製造後に回路変更が必要な際にこれらの回路修正用セルを使用して、メタル配線のやり直しのみで対応可能とする手法が用いられている。
【０００４】
ここで、図２に、従来の半導体集積回路の一例の構成概念図を示す。
図示例の半導体集積回路３２は２つの順序回路１４，１６と、回路修正用セル２６とを備えている。各々の順序回路１４，１６は、２つのフリップフロップ１８，２０と、これら２つのフリップフロップ１８，２０の間に配置され、２つのフリップフロップ１８，２０の間に直列に接続されている２つの組合せ回路２２，２４とを備えている。
【０００５】
また、回路修正用セル２６は、ＡＮＤゲート２８と、ＯＲゲート３０とを備えている。これらの回路修正用セル２６は、製造後の半導体集積回路３２の論理変更時にのみ使用されるスペアセルであるため、ユーザ論理とは独立した箇所に配置され、その入力端子は全て電源電位に接続され、その出力端子は開放状態とされている。そして、回路修正が必要な際には、回路修正用セル２６の入力端子および出力端子が回路修正に応じて接続し直される。
【０００６】
【発明が解決しようとする課題】
既に述べたように、スタンダードセル方式等のように、下地トランジスタから製造される半導体集積回路３２においては、回路修正用セル２６を設けていないと、製造後の回路修正に伴って下地トランジスタから作り直さなければならなくなり、製造コストの増加や製造期間の延長という問題が発生する。しかし、回路修正が行われない場合、回路修正用セル２６は、半導体チップ上に全く無駄なセルとして存在することになる。
【０００７】
本発明の目的は、前記従来技術に基づく問題点を解消し、本来回路修正のためだけに使用されるスペアセルを有効利用して、テストパターンを短縮し、テストのためのコストと時間を削減することができる半導体集積回路の修正方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、それぞれが、前段のフリップフロップと後段のフリップフロップとの間に、第１の組合せ回路と第２の組合せ回路とがこの順番に直列に接続された第１および第２の順序回路と、回路修正用セルとを備える半導体集積回路の修正方法であって、
前記回路修正用セルを、スキャンモード信号に応じて、前記第２の順序回路の第１の組合せ回路からの出力信号と前記第１の順序回路の前段のフリップフロップの出力信号との一方を、前記第２の順序回路の第２の組合せ回路に入力することができるように、もしくは、前記第２の順序回路の第２の組合せ回路の出力信号と前記第１の順序回路の第１の組合せ回路の出力信号との一方を、前記第２の順序回路の後段のフリップフロップに入力することができるように配線して、前記半導体集積回路を製造するための全層のマスクパターンを作成し、
その後の回路修正に応じて、前記回路修正用セルを、前記回路修正により新たに当該回路修正用セルが必要とされる所に接続し直し、配線層のみのマスクパターンを作成し直すことを特徴とする半導体集積回路の修正方法を提供するものである。
ここで、前記回路修正用セルは、論理ゲートであるのが好ましい。
【０００９】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の半導体集積回路の修正方法を詳細に説明する。
【００１０】
本発明の半導体集積回路の修正方法は、本来、回路修正の目的のためだけに使用される回路修正用セル（スペアセル）を、回路修正のために使用しない間は、ユーザ論理の組合せ回路の可制御性および可観測性を向上させるために使用するように配線接続して、その後の回路修正の際に、回路修正に応じてスペアセルの配線を接続し直すものである。以下、図２に示す従来の半導体集積回路に本発明を適用した場合を例に挙げて説明する。
【００１１】
図１は、本発明を適用する半導体集積回路の一実施例の構成回路図である。
図示例の半導体集積回路１０，１２は、前述の通り、図２に示す従来の半導体集積回路３２に対して本発明を適用したものである。なお、図１に示す本発明を適用する半導体集積回路１０，１２と図２に示す従来の半導体集積回路３２とは配線の接続状態が違う点を除いて、その構成要素は全く同じであるので、同じ構成要素には同じ符号を付して、その詳細な説明は省略する。
【００１２】
なお、本発明は、組合せ回路の可制御性および可観測性を向上させるためにスキャンパス方式のテストを採用し、かつ、例えばスタンダードセル方式やフルカスタム方式等を採用する半導体集積回路のように下地トランジスタから製造され、しかも、ＡＮＤゲート、ＯＲゲート等の論理ゲートや、フリップフロップ、ラッチ等の記憶素子やその他の各種の標準セルを回路修正用セルとして備える半導体集積回路に対して適用されるものである。
【００１３】
まず、図１（ａ）に示す半導体集積回路１０において、回路修正用セル２６のＯＲゲート３０は、その一方の入力端子および出力端子が順列回路１６の組合せ回路２２，２４の間に接続されている。また、ＡＮＤゲート２８は、その一方の入力にスキャンモード信号ＳＣＡＮ＿ＭＯＤＥが入力され、その他方の入力端子および出力端子が順序回路１４のフリップフロップ１８とＯＲゲート３０の他方の入力端子との間に接続されている。
【００１４】
また、図１（ｂ）の半導体集積回路１２において、回路修正用セル２６のＯＲゲート３０は、その一方の入力端子および出力端子が順序回路１６の組合せ回路２４とフリップフロップ２０との間に接続されている。また、ＡＮＤゲート２８は、その一方の入力にスキャンモード信号ＳＣＡＮ＿ＭＯＤＥが入力され、その他方の入力端子および出力端子が順序回路１４の組合せ回路２２とＯＲゲート３０の他方の入力端子との間に接続されている。
【００１５】
なお、回路修正用セル２６のレイアウト上の配置箇所は、ユーザ論理から独立した箇所であっても、同じ箇所であってもよい。また、同図には、回路修正用セル２６として、図２に示す従来の半導体集積回路３２との対比が容易となるように、ＡＮＤゲート２８とＯＲゲート３０のみを表示しているが、これに限定されず、他の各種の論理ゲートや、フリップフロップ、ラッチ等の記憶回路や、その他の各種の標準セルが複数存在していてもよい。
【００１６】
図示例の半導体集積回路１０，１２において、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥは通常動作とテスト動作とを切り替える信号で、本実施例では、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥが‘０’の場合は通常動作、‘１’の場合はテスト動作となる。また、図示を省略しているが、本発明を適用する半導体集積回路１０，１２では、テスト時に順序回路１４，１６を構成するフリップフロップ１８，２０がスキャンチェーン（シフトレジスタ）を構成する。
【００１７】
すなわち、スキャンパス方式のテストを採用する半導体集積回路１０，１２では、組合せ回路からの出力をフリップフロップに保持し、スキャンチェーンを順次シフトすることにより、組合せ回路からの出力を半導体集積回路の外部まで出力することができる。また、これとは逆に、半導体集積回路の外部から信号を与え、スキャンチェーンを順次シフトすることにより、対応する組合せ回路に任意の信号を与えることができる。
【００１８】
まず、図１（ａ）の半導体集積回路１０は、本発明を適用して組合せ回路に対する可制御性を向上させる場合の一例を示すもので、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥが‘０’すなわち通常動作時には、回路修正用セル２６のＡＮＤゲート２８の出力はローレベルとなる。従って、ＯＲゲート３０からは順序回路１６の組合せ回路２２からの出力信号が出力され、通常動作時の半導体集積回路１０の動作は、図２に示す従来の半導体集積回路３２と同じになる。
【００１９】
これに対し、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥが‘１’すなわちテスト動作時には、ＡＮＤゲート２８からは、順序回路１４のフリップフロップ１８からの出力信号が出力される。従って、スキャンテスト時にフリップフロップ１８にハイレベルを設定すれば、回路修正用セル２６を通して、順序回路１６の組合せ回路２４への入力信号をハイレベルに制御することができる。すなわち、組合せ回路２４への入力信号に対して可制御性を向上させることができる。
【００２０】
一方、図１（ｂ）の半導体集積回路１２は、本発明を適用して組合せ回路に対する可観測性を向上させる場合の一例を示すもので、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥが‘０’すなわち通常動作時には、回路修正用セル２６のＡＮＤゲート２８の出力はローレベルとなる。従って、ＯＲゲート３０からは順序回路１６の組合せ回路２４からの出力信号が出力され、通常動作時の半導体集積回路１２の動作は、図２に示す従来の半導体集積回路３２と同じになる。
【００２１】
これに対し、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥが‘１’すなわちテスト動作時には、ＡＮＤゲート２８からは、順序回路１４の組合せ回路２２からの出力信号が出力される。この出力は、ＯＲゲート３０を通して順序回路１６のフリップフロップ２０へ保持され、スキャンチェーンをシフトすることによって外部へ出力することができる。すなわち、組合せ回路２２からの出力信号に対して可観測性を向上させることができる。
【００２２】
このように、本発明では、回路修正用セル２６は、回路修正のために使用しない場合、スキャンパス方式のテストの際に、ユーザ論理の組合せ回路の可制御性および可観測性を向上させるために使用される。これにより、回路規模を増大させることなく、従来よりも短いテストパターンで検出率の高いテストを行うことができる。なお、回路修正用セル２６をどのように使用するのかは何ら限定されず、ユーザ論理に応じて適宜使用すればよい。
【００２３】
ところで、ユーザ論理としてＡＮＤゲート２８やＯＲゲート３０を追加して図１と同じ回路を実現することは容易に可能である。しかし、本発明では、回路を追加することなく、回路修正が必要ない場合には使用されない回路修正用セルを使用して、組合せ回路の可制御性および可観測性を高めることができるし、回路修正が必要な場合には、配線接続をし直すだけで、回路修正用セル２６を回路修正に応じて使うことができるという利点がある。
【００２４】
回路修正のために回路修正用セル２６を使用する場合、ＡＮＤゲート２８およびＯＲゲート３０の入力端子および出力端子に接続されている配線を切断し、回路修正に応じて接続し直す。そして、図１（ａ）の半導体集積回路１０では、順序回路１６の組合せ回路２２からの出力を組合せ回路２４に入力し、図１（ｂ）の半導体集積回路１２では、順序回路１６の組合せ回路２４からの出力をフリップフロップ２０に入力するように配線を接続し直す。
【００２５】
以上のように、本発明の半導体集積回路の修正方法に従って回路を修正することにより、従来通りに回路修正用セル２６を使用して回路修正を行うことができる。本発明を適用する半導体集積回路１０，１２においては、配線接続をやり直すだけで回路修正を行うことができるため、配線層のみのマスクパターンを作成し直すだけでよく、半導体集積回路１０，１２の製造コストを削減することができ、製造期間を短縮することができる。
【００２６】
本発明の半導体集積回路の修正方法は、基本的に以上のようなものである。以上、本発明の半導体集積回路の修正方法について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００２７】
【発明の効果】
以上詳細に説明した様に、本発明の半導体集積回路の修正方法は、回路修正用セルを、回路修正のために使用しない間は、ユーザ論理の組合せ回路の可制御性および可観測性を向上させるために使用するように配線を接続しておき、その後、回路修正が必要な場合には、回路修正のために使用するように配線を接続し直すものである。
これにより、本発明によれば、回路を追加することなく、組合せ回路をテストする際の可制御性および可観測性を向上させて、従来よりも短いテストパターンでテストを行うことができる。また、回路修正が必要な場合には、配線層のマスクパターンのみを作り直せばよい。従って、本発明によれば、テストのための時間とコストを削減することができ、ひいては半導体集積回路を安価に製造することができるという利点がある。
【図面の簡単な説明】
【図１】（ａ）および（ｂ）は、ともに本発明の修正方法を適用する半導体集積回路の一実施例の構成概念図である。
【図２】従来の半導体集積回路の一例の構成概念図である。
【符号の説明】
１０，１２，３２半導体集積回路
１４，１６順序回路
１８，２０フリップフロップ
２２，２４組合せ回路
２６回路修正用セル
２８ＡＮＤゲート
３０ＯＲゲート[0001]
BACKGROUND OF THE INVENTION
In the semiconductor integrated circuit manufactured from the base transistor, such as a standard cell system, the present invention provides a circuit correction cell that is manufactured in advance at the time of manufacture and is used only when the semiconductor integrated circuit after manufacture is changed. It relates to the technical field for effective utilization.
[0002]
[Prior art]
In an ASIC (Application Specific IC) implementation method that adopts a standard cell method, a standard cell is used and manufactured through all manufacturing processes including a base transistor and metal wiring. As described above, in a semiconductor integrated circuit manufactured from a base transistor, if it is necessary to change the circuit after creating a mask pattern or after manufacturing a device, it is necessary to re-create the mask pattern for all layers including the base transistor and metal wiring. is there.
[0003]
For this reason, in semiconductor integrated circuits that adopt the standard cell method, a dedicated circuit that is generally called a spare cell and is used only when the circuit is changed in order to suppress an increase in manufacturing cost and an extension of the manufacturing period due to circuit modification. By arranging correction cells in the layout in advance and using the circuit correction cells when it is necessary to change the circuit after creating the mask pattern or manufacturing the device, it is possible to cope with the problem by simply redoing the metal wiring. Is used.
[0004]
Here, FIG. 2 shows a configuration conceptual diagram of an example of a conventional semiconductor integrated circuit.
The illustrated semiconductor integrated circuit 32 includes two sequential circuits 14 and 16 and a circuit correction cell 26. Each sequential circuit 14, 16 includes two flip-flops 18, 20 and two flip-flops 18, 20 arranged between the two flip-flops 18, 20 and connected in series between the two flip-flops 18, 20. Combination circuits 22 and 24 are provided.
[0005]
The circuit correction cell 26 includes an AND gate 28 and an OR gate 30. These circuit correction cells 26 are spare cells that are used only when the logic of the semiconductor integrated circuit 32 after manufacture is changed. Therefore, these circuit correction cells 26 are arranged at locations independent of the user logic, and their input terminals are all connected to the power supply potential. The output terminal is open. When circuit correction is required, the input terminal and output terminal of the circuit correction cell 26 are reconnected according to the circuit correction.
[0006]
[Problems to be solved by the invention]
As already described, in the semiconductor integrated circuit 32 manufactured from the base transistor as in the standard cell system, etc., if the circuit correction cell 26 is not provided, it is remade from the base transistor along with the circuit correction after manufacture. Therefore, there arises a problem that the manufacturing cost is increased and the manufacturing period is extended. However, when circuit correction is not performed, the circuit correction cell 26 exists as a useless cell on the semiconductor chip.
[0007]
An object of the present invention is to solve the problems based on the above prior art, effectively use spare cells originally used only for circuit correction, shorten the test pattern, and reduce the cost and time for the test. Another object of the present invention is to provide a method for correcting a semiconductor integrated circuit.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, a first combination circuit and a second combination circuit are connected in series in this order between a front-stage flip-flop and a rear-stage flip-flop , respectively. a first and second sequential circuit, a correction method of a semiconductor integrated circuit to obtain Bei a circuit modified cells,
In response to a scan mode signal , the circuit correction cell is supplied with one of an output signal from a first combinational circuit of the second sequential circuit and an output signal of a preceding flip-flop of the first sequential circuit, The second combinational circuit of the second sequential circuit can be input to the second combinational circuit, or the output signal of the second combinational circuit of the second sequential circuit and the first combination of the first sequential circuit One of the output signals of the circuit is wired so that it can be input to a flip-flop in the subsequent stage of the second sequential circuit, and a mask pattern of all layers for manufacturing the semiconductor integrated circuit is created,
In response to subsequent circuit correction, the circuit correction cell is reconnected to a place where the circuit correction cell is newly required by the circuit correction, and a mask pattern of only the wiring layer is recreated. A method for correcting a semiconductor integrated circuit is provided.
Here, the circuit correcting cell is preferably a logic gate.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a method for correcting a semiconductor integrated circuit according to the present invention will be described in detail with reference to the preferred embodiments shown in the accompanying drawings.
[0010]
The method for correcting a semiconductor integrated circuit according to the present invention allows a user logic combinational circuit to be used while a circuit correction cell (spare cell) that is originally used only for the purpose of circuit correction is not used for circuit correction. Wiring is connected so that it can be used to improve controllability and observability, and wiring of spare cells is reconnected in accordance with circuit correction when the circuit is corrected thereafter. Hereinafter, the case where the present invention is applied to the conventional semiconductor integrated circuit shown in FIG. 2 will be described as an example.
[0011]
FIG. 1 is a configuration circuit diagram of an embodiment of a semiconductor integrated circuit to which the present invention is applied.
As described above, the semiconductor integrated circuits 10 and 12 in the illustrated example are obtained by applying the present invention to the conventional semiconductor integrated circuit 32 shown in FIG. The semiconductor integrated circuits 10 and 12 to which the present invention shown in FIG. 1 is applied and the conventional semiconductor integrated circuit 32 shown in FIG. 2 are exactly the same except for the connection state of wiring. The same components are denoted by the same reference numerals, and detailed description thereof is omitted.
[0012]
The present invention employs a scan path test to improve the controllability and observability of the combinational circuit, and, for example, a semiconductor integrated circuit employing a standard cell method, a full custom method, or the like. It is manufactured from a base transistor and is applied to a semiconductor integrated circuit including logic gates such as AND gates and OR gates, storage elements such as flip-flops and latches, and other various standard cells as circuit correction cells. Is.
[0013]
First, in the semiconductor integrated circuit 10 shown in FIG. 1A, one of the input terminal and the output terminal of the OR gate 30 of the circuit correction cell 26 is connected between the combinational circuits 22 and 24 of the permutation circuit 16. Yes. The AND gate 28 receives the scan mode signal SCAN_MODE at one input, and the other input terminal and output terminal are connected between the flip-flop 18 of the sequential circuit 14 and the other input terminal of the OR gate 30. Has been.
[0014]
In the semiconductor integrated circuit 12 of FIG. 1B, the OR gate 30 of the circuit correction cell 26 has one input terminal and output terminal connected between the combinational circuit 24 of the sequential circuit 16 and the flip-flop 20. Has been. The AND gate 28 receives a scan mode signal SCAN_MODE at one input, and the other input terminal and output terminal are connected between the combinational circuit 22 of the sequential circuit 14 and the other input terminal of the OR gate 30. Has been.
[0015]
The layout location of the circuit correction cell 26 may be a location independent of the user logic or the same location. Further, in the figure, only the AND gate 28 and the OR gate 30 are shown as the circuit correcting cell 26 so as to facilitate comparison with the conventional semiconductor integrated circuit 32 shown in FIG. However, the present invention is not limited to this, and other various logic gates, memory circuits such as flip-flops and latches, and other various standard cells may exist.
[0016]
In the semiconductor integrated circuits 10 and 12 of the illustrated example, the scan mode signal SCAN_MODE is a signal for switching between a normal operation and a test operation. In this embodiment, when the scan mode signal SCAN_MODE is “0”, normal operation is performed. In this case, it becomes a test operation. Although not shown, in the semiconductor integrated circuits 10 and 12 to which the present invention is applied, the flip-flops 18 and 20 constituting the sequential circuits 14 and 16 constitute a scan chain (shift register) in the test.
[0017]
That is, in the semiconductor integrated circuits 10 and 12 adopting the scan path test, the output from the combinational circuit is held in the flip-flop, and the scan chain is sequentially shifted, so that the output from the combinational circuit is external to the semiconductor integrated circuit. Can output up to. On the contrary, an arbitrary signal can be given to the corresponding combinational circuit by giving a signal from the outside of the semiconductor integrated circuit and sequentially shifting the scan chain.
[0018]
First, the semiconductor integrated circuit 10 of FIG. 1A shows an example in which the present invention is applied to improve the controllability of the combinational circuit. When the scan mode signal SCAN_MODE is “0”, that is, during normal operation, The output of the AND gate 28 of the circuit correction cell 26 becomes low level. Therefore, the output signal from the combinational circuit 22 of the sequential circuit 16 is output from the OR gate 30, and the operation of the semiconductor integrated circuit 10 during normal operation is the same as that of the conventional semiconductor integrated circuit 32 shown in FIG.
[0019]
On the other hand, when the scan mode signal SCAN_MODE is “1”, that is, during the test operation, the AND gate 28 outputs an output signal from the flip-flop 18 of the sequential circuit 14. Therefore, if a high level is set in the flip-flop 18 during the scan test, the input signal to the combinational circuit 24 of the sequential circuit 16 can be controlled to a high level through the circuit correction cell 26. That is, controllability can be improved with respect to the input signal to the combinational circuit 24.
[0020]
On the other hand, the semiconductor integrated circuit 12 in FIG. 1B shows an example in which the present invention is applied to improve the observability of the combinational circuit. When the scan mode signal SCAN_MODE is “0”, that is, during normal operation, The output of the AND gate 28 of the circuit correction cell 26 becomes low level. Therefore, an output signal from the combinational circuit 24 of the sequential circuit 16 is output from the OR gate 30, and the operation of the semiconductor integrated circuit 12 during normal operation is the same as that of the conventional semiconductor integrated circuit 32 shown in FIG.
[0021]
On the other hand, when the scan mode signal SCAN_MODE is “1”, that is, during a test operation, the AND gate 28 outputs an output signal from the combinational circuit 22 of the sequential circuit 14. This output is held in the flip-flop 20 of the sequential circuit 16 through the OR gate 30, and can be output to the outside by shifting the scan chain. That is, the observability of the output signal from the combinational circuit 22 can be improved.
[0022]
As described above, in the present invention, when the circuit correction cell 26 is not used for circuit correction, it improves the controllability and observability of the combinational circuit of the user logic during the scan path test. Used for. As a result, a test with a high detection rate can be performed with a test pattern shorter than the conventional one without increasing the circuit scale. It should be noted that how the circuit correction cell 26 is used is not limited at all, and may be appropriately used according to the user logic.
[0023]
By the way, it is possible to easily realize the same circuit as FIG. 1 by adding the AND gate 28 and the OR gate 30 as user logic. However, in the present invention, the controllability and observability of the combinational circuit can be improved by using a circuit correction cell that is not used when circuit correction is not required without adding a circuit. When correction is necessary, there is an advantage that the circuit correction cell 26 can be used in accordance with the circuit correction simply by rewiring.
[0024]
When the circuit correction cell 26 is used for circuit correction, the wiring connected to the input terminal and output terminal of the AND gate 28 and the OR gate 30 is cut and reconnected according to the circuit correction. 1A, the output from the combinational circuit 22 of the sequential circuit 16 is input to the combinational circuit 24. In the semiconductor integrated circuit 12 of FIG. 1B, the combinational circuit of the sequential circuit 16 is input. The wiring is reconnected so that the output from 24 is input to the flip-flop 20.
[0025]
As described above, by correcting the circuit according to the semiconductor integrated circuit correction method of the present invention, the circuit correction can be performed using the circuit correction cell 26 as in the conventional case. In the semiconductor integrated circuits 10 and 12 to which the present invention is applied, the circuit can be corrected only by re-connecting the wiring. Therefore, it is only necessary to re-create the mask pattern of only the wiring layer. Manufacturing cost can be reduced and the manufacturing period can be shortened.
[0026]
The method for correcting a semiconductor integrated circuit according to the present invention is basically as described above. Although the semiconductor integrated circuit correction method of the present invention has been described in detail above, the present invention is not limited to the above-described embodiments, and various improvements and changes may be made without departing from the gist of the present invention. Of course.
[0027]
【The invention's effect】
As described above in detail, the semiconductor integrated circuit correction method of the present invention improves the controllability and observability of the combinational circuit of the user logic while the circuit correction cell is not used for circuit correction. Then, the wiring is connected so as to be used, and when the circuit correction is necessary thereafter, the wiring is reconnected so as to be used for the circuit correction.
As a result, according to the present invention, it is possible to improve the controllability and observability when testing a combinational circuit without adding a circuit, and to perform a test with a test pattern shorter than the conventional one. If circuit correction is required, only the mask pattern of the wiring layer needs to be recreated. Therefore, according to the present invention, it is possible to reduce the time and cost for testing, and as a result, there is an advantage that a semiconductor integrated circuit can be manufactured at low cost.
[Brief description of the drawings]
FIGS. 1A and 1B are conceptual diagrams of an embodiment of a semiconductor integrated circuit to which a correction method of the present invention is applied.
FIG. 2 is a conceptual diagram of an example of a conventional semiconductor integrated circuit.
[Explanation of symbols]
10, 12, 32 Semiconductor integrated circuits 14, 16 Sequential circuits 18, 20 Flip-flops 22, 24 Combination circuit 26 Circuit correction cell 28 AND gate 30 OR gate

Claims

First and second sequential circuits in which a first combination circuit and a second combination circuit are connected in series in this order between a front-stage flip-flop and a rear-stage flip-flop, respectively, and a circuit modification obtain Bei and use cell a modified method of a semiconductor integrated circuit,
In response to a scan mode signal , the circuit correction cell is supplied with one of an output signal from a first combinational circuit of the second sequential circuit and an output signal of a preceding flip-flop of the first sequential circuit, The second combinational circuit of the second sequential circuit can be input to the second combinational circuit, or the output signal of the second combinational circuit of the second sequential circuit and the first combination of the first sequential circuit One of the output signals of the circuit is wired so that it can be input to a flip-flop in the subsequent stage of the second sequential circuit, and a mask pattern of all layers for manufacturing the semiconductor integrated circuit is created,
In response to subsequent circuit correction, the circuit correction cell is reconnected to a place where the circuit correction cell is newly required by the circuit correction, and a mask pattern of only the wiring layer is recreated. A method for correcting a semiconductor integrated circuit.

2. The method of correcting a semiconductor integrated circuit according to claim 1, wherein the circuit correcting cell is a logic gate.