JP4498787B2

JP4498787B2 - Semiconductor device

Info

Publication number: JP4498787B2
Application number: JP2004085027A
Authority: JP
Inventors: 昭仁桂; 裕雄山本
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-04-30
Filing date: 2004-03-23
Publication date: 2010-07-07
Anticipated expiration: 2024-03-23
Also published as: JP2004349681A

Description

本発明は、半導体装置に関し、例えば半導体集積回路の電源電圧の変動によって発生するノイズ（電源ノイズ）やクロストークノイズによる回路誤動作を防止する配線レイアウトに係わるものである。 The present invention relates to semiconductor equipment, such as those related to the wiring layout of preventing circuit malfunction due to noise (power supply noise) and crosstalk noise generated by variations in power supply voltage of the semiconductor integrated circuit.

近年、ＬＳＩの高性能化・高密度化に伴い、集積回路の電源電圧の変動によって発生するノイズおよびクロストークノイズが信号波形の劣化要因として無視できなくなってきている。これは、ＣＭＯＳ回路を高速化しようとすると、生成されるノイズが増加するのは避けられないのに対して、ＭＯＳのスケーリングルールのために、信号レベルと供給電圧を低下させなければならなくなっていることが要因である。ノイズの増大と供給電圧の低下により従来の技術や回路構成で設計している限り、高速なＣＭＯＳ回路ではＳＮ比に大きな劣化が生じることになる。 In recent years, with the increase in performance and density of LSIs, noise and crosstalk noise generated due to fluctuations in the power supply voltage of an integrated circuit cannot be ignored as factors of signal waveform deterioration. This is because the increase in generated noise is unavoidable when trying to increase the speed of a CMOS circuit, but the signal level and supply voltage must be reduced due to the MOS scaling rule. Is a factor. As long as the design is based on the conventional technology and circuit configuration due to an increase in noise and a decrease in supply voltage, a high-speed CMOS circuit will cause a large deterioration in the SN ratio.

以下、従来の半導体装置について図面を用いて説明する。図１２は従来の半導体装置の構成図であり、１は第（Ｎ−１）層配線層（Ｎは２以上の整数）を仮想的に示した平面、２は第（Ｎ−１）層配線層で形成されデータラッチ機能（ラッチ回路）を構成する第１の信号線、３は第Ｎ層配線層で形成される第２の信号線である。 A conventional semiconductor device will be described below with reference to the drawings. FIG. 12 is a configuration diagram of a conventional semiconductor device. 1 is a plane virtually showing an (N-1) th layer wiring layer (N is an integer of 2 or more), and 2 is an (N-1) th layer wiring. A first signal line 3 formed of a layer and constituting a data latch function (latch circuit) is a second signal line formed of an Nth wiring layer.

以上のように構成された半導体装置について、以下その動作を説明する。まず、ラッチ回路を構成する第１の信号線２にＬ（ロー）レベルのデータが保持されているとする。一方、第２の信号線３にＨ（ハイ）レベルの信号が入力されると、その直下にあるラッチ回路のノード電位がカップリング効果により浮きあがり、その結果、ノードの電位が判定レベルであるＶＤＤ／２（ＶＤＤは電源電位）を超える場合にはラッチ回路内のデータを反転させる可能性がある。従来、ＣＭＯＳを基本とする設計では、基板上に数個のデカップリングキャパシタを置くだけで良質な電力供給を得ることができていた。しかしながら、ＣＭＯＳが高速化されるにつれΔＩノイズ（電流ノイズ）が重要な課題となり、このノイズを低減するために、従来の技術では、例えば信号配線の間隔を拡大したり、該信号配線間にシールド線を設置したり、あるいは内部配線のうち信号配線は通常ストリップ線路構造とされており、信号配線として形成された配線導体の上下に絶縁層を介していわゆるベタパターン形状の広面積の接地（グランド）層または電源層が形成されていた。このような電源電圧変動によるノイズおよびクロストークノイズによる悪影響を防止するための従来技術が、例えば特許文献１に記載されている。この従来技術によれば、メモリセル上に接地線シールド層を設けることにより、電源線の電圧変動から発生するノイズを接地線シールド層に逃し、メモリセル内に保持されたデータの誤反転を防止することができる。
特開平１１−２７４４２４号公報（第６頁、第１図） The operation of the semiconductor device configured as described above will be described below. First, it is assumed that L (low) level data is held in the first signal line 2 constituting the latch circuit. On the other hand, when an H (high) level signal is input to the second signal line 3, the node potential of the latch circuit immediately below it rises due to the coupling effect, and as a result, the node potential is at the determination level. When VDD / 2 (VDD is a power supply potential) is exceeded, data in the latch circuit may be inverted. Conventionally, in a design based on CMOS, it has been possible to obtain a high-quality power supply simply by placing several decoupling capacitors on a substrate. However, as the speed of CMOS increases, ΔI noise (current noise) becomes an important issue. In order to reduce this noise, in the conventional technology, for example, the interval between signal lines is increased, or a shield is provided between the signal lines. Lines are installed, or signal wiring among internal wiring is usually stripline structure, and so-called solid pattern shaped large area grounding (grounding) via insulation layers above and below the wiring conductor formed as signal wiring ) Layer or power supply layer was formed. For example, Patent Document 1 discloses a conventional technique for preventing such adverse effects due to noise caused by power supply voltage fluctuations and crosstalk noise. According to this prior art, by providing a ground line shield layer on the memory cell, noise generated from voltage fluctuations of the power line is released to the ground line shield layer, thereby preventing erroneous inversion of data held in the memory cell. can do.
Japanese Patent Laid-Open No. 11-274424 (page 6, FIG. 1)

しかしながら、上記のように、信号配線間隔の拡大および信号配線間へのシールド線またはシールド層の挿入によりノイズを低減させる配線構造では、必然的に回路集積度が低下し、高密度化を図る上で問題であった。 However, as described above, in the wiring structure in which the noise is reduced by increasing the interval between the signal wires and inserting the shield wire or shield layer between the signal wires, the degree of circuit integration is inevitably lowered and the density is increased. It was a problem.

本発明は上記従来の問題点を解決するもので、回路集積度の低下を抑えられるとともに、ノイズによる回路誤動作を防止することができる半導体装置を提供することを目的とする。 The present invention is intended to solve the above problems, with suppressed deterioration of circuit integration, and to provide a semiconductor equipment capable of preventing circuit malfunction due to noise.

本発明の第１の半導体装置は、基板上に複数の半導体素子が形成され、各半導体素子が多層配線によって接続されてなる機能ブロックを複数備えた半導体装置であって、複数の機能ブロックのうち一部の機能ブロックはセル上部の全面にシールド層を持つ論理セルで構成され、他の機能ブロックはシールド層を持たない論理セルで構成され、シールド層を持つ論理セルで構成された機能ブロックは、電源電位が制御される。 A first semiconductor device of the present invention is a semiconductor device including a plurality of functional blocks in which a plurality of semiconductor elements are formed on a substrate and each semiconductor element is connected by a multilayer wiring, Some functional blocks are composed of logic cells with a shield layer on the entire top surface of the cell, other functional blocks are composed of logic cells without a shield layer, and functional blocks composed of logic cells with a shield layer are The power supply potential is controlled.

本発明の第２の半導体装置は、基板上に複数の半導体素子が形成され、各半導体素子が多層配線によって接続されてなる機能ブロックを複数備えた半導体装置であって、複数の機能ブロックのうち一部の機能ブロックはセル上部の全面にシールド層を持つ論理セルで構成され、他の機能ブロックはシールド層を持たない論理セルで構成され、シールド層を持つ論理セルで構成された機能ブロックは、基板電位が制御される。 A second semiconductor device of the present invention is a semiconductor device including a plurality of functional blocks in which a plurality of semiconductor elements are formed on a substrate and each semiconductor element is connected by a multilayer wiring, Some functional blocks are composed of logic cells with a shield layer on the entire top surface of the cell, other functional blocks are composed of logic cells without a shield layer, and functional blocks composed of logic cells with a shield layer are The substrate potential is controlled.

上記第１および第２の半導体装置の構成によれば、ノイズによる影響を受けやすい機能ブロックはシールド層を持つ論理セルを使用して設計することにより、電源ノイズやクロストークノイズによる誤動作を防止できることに加え、ノイズによる影響を受けやすい機能ブロックの全面にシールド層が形成されることになるため、新たにシールド配線を設けた場合のような配線の複雑化を軽減でき、回路集積度の低下を防ぐことが可能になる。 According to configuration of the first and second semiconductor device, by susceptible functional blocks the effects of noise to design using logical cells with shielding layer, prevent malfunction due to power supply noise and crosstalk noise In addition to being able to do so, a shield layer will be formed on the entire surface of the functional block that is susceptible to noise, reducing the complexity of the wiring as when a new shield wiring is provided, and reducing the degree of circuit integration. It becomes possible to prevent.

上記の本発明の半導体装置において、基板は、シリコン半導体基板であっても、またはＳＯＩ基板であってもよい。 Oite the semiconductor equipment of the present invention described above, the substrate may be a silicon semiconductor substrate, or may be a SOI substrate.

以上のように、本発明によれば、従来のように配線間隔の拡大やシールド層の新たな形成を必要とせず、更に回路集積度の低下をきたすことなく、集積回路内のノイズによる誤動作を防止することができる。 As described above, according to the present invention, it is not necessary to increase the wiring interval and to newly form a shield layer as in the prior art, and further to prevent malfunction due to noise in the integrated circuit without lowering the degree of circuit integration. Can be prevented.

本発明の実施形態について図面に基づき詳細に説明する。なお、以下の説明において、基板上に形成される配線層は、下層から順に第１層配線層、第２層配線層、・・・とする。例えば後述の第（Ｎ−１）層配線層の１つ上の配線層が第Ｎ層配線層である。 Embodiments of the present invention will be described in detail with reference to the drawings. In the following description, the wiring layers formed on the substrate are a first layer wiring layer, a second layer wiring layer,... For example, the wiring layer one layer above the (N-1) th layer wiring layer described later is the Nth layer wiring layer.

（第１の実施形態）
図１は本発明の第１の実施形態における半導体装置の構成を示すものである。図１において、１１は第（Ｎ−１）層配線層（Ｎは２以上の整数）を仮想的に示した平面、１２は第（Ｎ−１）層配線層で形成されデータラッチ機能（ラッチ回路）を構成する第１の信号線、１３は第（Ｎ＋１）層配線層で形成される第２の信号線、１４は第Ｎ層配線層で形成されシールド配線として設けられた電源配線である。 (First embodiment)
FIG. 1 shows a configuration of a semiconductor device according to a first embodiment of the present invention. In FIG. 1, 11 is a plane virtually showing the (N-1) th layer wiring layer (N is an integer of 2 or more), and 12 is a data latch function (latch) formed by the (N-1) th layer wiring layer. Circuit is a first signal line, 13 is a second signal line formed of the (N + 1) th layer wiring layer, and 14 is a power supply line formed of an Nth layer wiring layer and provided as a shield wiring. .

本実施形態の半導体装置は、シリコン半導体基板上に３層以上の配線層を積層し、シリコン半導体基板および各配線層のそれぞれの間に絶縁層を備えた多層配線構造であり、第（Ｎ−１）層配線層で形成されラッチ回路を構成する第１の信号線１２と、第１の信号線１２と交差あるいは一部が重なって配置される部分があり第（Ｎ＋１）層配線層で形成される第２の信号線１３と、第１の信号線１２と第２の信号線１３との間に第Ｎ層配線層で形成された電源配線１４とを有している。ここで、ラッチ回路を構成する第（Ｎ−１）層配線層で形成された第１の信号線１２は、第２の信号線１３の直下およびその近傍に配置されており、第Ｎ層配線層で形成された電源配線１４は第１の信号線１２を覆うように配置されて、変化の無い一定の電位が与えられ、シールド配線として機能する。この電源配線１４に与えられる電位は、変化の無い一定の電位であればよく、ＶＳＳ（接地電位）あるいはＶＤＤ（電源電位）が与えられる。 The semiconductor device of this embodiment has a multilayer wiring structure in which three or more wiring layers are stacked on a silicon semiconductor substrate, and an insulating layer is provided between the silicon semiconductor substrate and each wiring layer. 1) A first signal line 12 formed of a layer wiring layer and constituting a latch circuit, and a portion arranged to intersect or partially overlap the first signal line 12 is formed of a (N + 1) th layer wiring layer. And a power supply wiring 14 formed of an Nth layer wiring layer between the first signal line 12 and the second signal line 13. Here, the first signal line 12 formed of the (N-1) th layer wiring layer constituting the latch circuit is arranged immediately below and in the vicinity of the second signal line 13, and the Nth layer wiring The power supply wiring 14 formed of layers is arranged so as to cover the first signal line 12 and is given a constant potential without change and functions as a shield wiring. The potential applied to the power supply wiring 14 may be a constant potential that does not change, and VSS (ground potential) or VDD (power supply potential) is applied.

以上のように構成された半導体装置について、以下その動作を説明する。まず、ラッチ回路を構成する第１の信号線１２にＬレベルのデータが保持されているとする。一方、第２の信号線１３にＨレベルの信号が入力されると、その直下にあるラッチ回路のノード電位がカップリング効果により浮きあがり、ノードの電位が判定レベルＶＤＤ／２を超える場合にはラッチ回路内のデータを反転させる可能性がある。しかしながら本実施形態のように第Ｎ層配線層でシールド配線として設けられ一定電位の与えられている電源配線１４がカップリング効果をなくし、ラッチ回路内のデータ変化を防ぎ、誤動作を防止できる。 The operation of the semiconductor device configured as described above will be described below. First, it is assumed that L level data is held in the first signal line 12 constituting the latch circuit. On the other hand, when an H level signal is input to the second signal line 13, the node potential of the latch circuit immediately below it rises due to the coupling effect, and the node potential exceeds the determination level VDD / 2. Data in the latch circuit may be inverted. However, as in the present embodiment, the power supply wiring 14 provided as a shield wiring in the Nth layer wiring layer and given a constant potential can eliminate the coupling effect, prevent data change in the latch circuit, and prevent malfunction.

以上のように本実施形態によれば、第（Ｎ−１）層配線層のラッチ回路を構成する第１の信号線１２と第（Ｎ＋１）層配線層で形成される第２の信号線１３との間に、第Ｎ層配線層で形成された電源配線１４をシールド配線として設けることによって、第２の信号線１３の電圧変動によるノイズ（クロストークノイズ）を電源配線１４によりシールドすることができ、電源配線１４をシールド配線に兼用することによって、電源配線１４とは別にシールド配線を設ける必要がないため、新たなプロセス工程を増やすことなく、さらに回路集積度の低下をきたすこともない。 As described above, according to the present embodiment, the first signal line 12 constituting the latch circuit of the (N−1) th layer wiring layer and the second signal line 13 formed of the (N + 1) th layer wiring layer. By providing the power supply wiring 14 formed of the Nth layer wiring layer as a shield wiring, noise due to voltage fluctuation of the second signal line 13 (crosstalk noise) can be shielded by the power supply wiring 14. In addition, since the power supply wiring 14 is also used as a shield wiring, it is not necessary to provide a shield wiring separately from the power supply wiring 14, so that the number of new process steps is not increased and the circuit integration degree is not further lowered.

なお、本実施形態では、電源配線１４をシールド配線に兼用するために、第１の信号線１２を覆うように配置される電源配線１４を、板状に形成しているが、格子状あるいはストライプ形状に形成してもよい。 In this embodiment, the power supply wiring 14 disposed so as to cover the first signal line 12 is formed in a plate shape so that the power supply wiring 14 can be used as a shield wiring. You may form in a shape.

（第２の実施形態）
図２は本発明の第２の実施形態の半導体装置のレイアウト方法のフローチャートである。以下そのレイアウトの方法について説明する。 (Second Embodiment)
FIG. 2 is a flowchart of a semiconductor device layout method according to the second embodiment of the present invention. The layout method will be described below.

従来、集積回路のレイアウト方法は、図１３に示すように、機能ブロックを配置した後に電源配線をレイアウトするといった順序が通例である。さらに電源ノイズやクロストークノイズによる影響を受けやすい機能ブロック、例えばプリチャージ回路であったり、プリチャージ型のバスやドミノロジックなどに対してシールド層を設けて、ノイズ源となりうる信号線を上層に引き回すレイアウト方法を採っている。しかしながら本実施形態のレイアウト方法によれば、電源配線のレイアウトを先に実施し（ステップＳ１）、電源配線をシールド配線として認識し（ステップＳ２）、その後、集積回路を構成する複数の機能ブロックを配置する。この際、電源ノイズやクロストークノイズによる影響を受けやすい機能ブロックをシールド配線として認識した電源配線の下に配置する（ステップＳ３）。 Conventionally, as shown in FIG. 13, the layout method of an integrated circuit is usually an order in which power supply wiring is laid out after functional blocks are arranged. Furthermore, a shield layer is provided for functional blocks that are easily affected by power supply noise and crosstalk noise, such as precharge circuits, precharge buses, domino logic, etc., and signal lines that can be noise sources are placed in the upper layer. A layout method is used. However, according to the layout method of the present embodiment, the power supply wiring is first laid out (step S1), the power supply wiring is recognized as a shield wiring (step S2), and then a plurality of functional blocks constituting the integrated circuit are obtained. Deploy. At this time, a functional block that is easily affected by power supply noise and crosstalk noise is placed under the power supply wiring recognized as the shield wiring (step S3).

また、複数存在する電源配線のうち、シールド配線として使用する電源配線に対して指定情報２１を与えることで、指定情報２１の与えられた電源配線のみをシールド配線として認識し、その下にノイズによる影響を受けやすい機能ブロックを配置するようにしてもよい。 Moreover, by giving the designation information 21 to the power supply wiring used as the shield wiring among the plurality of power supply wirings, only the power supply wiring to which the designation information 21 is given is recognized as the shield wiring, and there is noise due to it. Functional blocks that are easily affected may be arranged.

なお、電源配線が第Ｎ層配線層で形成される場合、ノイズによる影響を受けやすい機能ブロックは、少なくとも第（Ｎ−１）層配線層で形成される配線部分を有するものである。 When the power supply wiring is formed of the Nth wiring layer, the functional block that is easily affected by noise has at least a wiring portion formed of the (N-1) th wiring layer.

本レイアウト方法を、第１の実施形態の半導体装置のレイアウトに適用した場合、第Ｎ層配線層で形成される電源配線１４のレイアウトを実施後、電源配線１４をシールド配線として認識したうえで、電源配線１４の直下部に、第（Ｎ−１）層配線層で形成される部分（信号線１２等）を有するラッチ回路を配置する。この場合、電源配線１４の上層に配置される第２の信号線１３の電圧変動によるノイズ（クロストークノイズ）を防止できる。 When this layout method is applied to the layout of the semiconductor device of the first embodiment, after implementing the layout of the power supply wiring 14 formed of the Nth layer wiring layer, the power supply wiring 14 is recognized as a shield wiring, A latch circuit having a portion (such as the signal line 12) formed by the (N-1) th layer wiring layer is disposed immediately below the power supply wiring. In this case, noise (crosstalk noise) due to voltage fluctuation of the second signal line 13 disposed in the upper layer of the power supply wiring 14 can be prevented.

以上のように本実施形態によれば、シールド配線として認識した電源配線の下に、ノイズによる影響を受けやすい機能ブロックを配置することで、電源配線とは別に新たにシールド層を設ける必要がないため、新たなプロセス工程を増やすことなく、また回路集積度を低下させずに電源ノイズやクロストークノイズを防止し、機能ブロックの誤動作を防止することができる。ここで電源ノイズの防止は、例えば、多電源設計した際に、一部の回路ブロックで電源電圧制御を行う場合に、電源電圧の変化点で急峻な傾きで変化する場合にオーバーシュート、アンダーシュートによるノイズが発生するが、このような電源ノイズを防止できることである。 As described above, according to the present embodiment, it is not necessary to provide a new shield layer separately from the power supply wiring by arranging the functional block that is easily affected by noise under the power supply wiring recognized as the shield wiring. Therefore, it is possible to prevent power supply noise and crosstalk noise without increasing new process steps and without lowering circuit integration, and to prevent malfunction of the functional block. Here, power supply noise can be prevented by overshooting and undershooting when the power supply voltage is controlled in some circuit blocks when the power supply voltage is controlled with a steep slope at the power supply voltage change point. However, it is possible to prevent such power supply noise.

（第３の実施形態）
図３は本発明の第３の実施形態の半導体装置のレイアウト方法を示す構成図である。図３において、３１は電源ノイズによる影響を受けにくい機能ブロック、３２は電源ノイズによる影響を受けやすい機能ブロック、３３はシールド層である。 (Third embodiment)
FIG. 3 is a block diagram showing a semiconductor device layout method according to the third embodiment of the present invention. In FIG. 3, 31 is a functional block that is not easily affected by power supply noise, 32 is a functional block that is easily affected by power supply noise, and 33 is a shield layer.

本実施形態のレイアウト方法は、チップ上に機能ブロックを配置する場合に、ノイズによる影響を受けやすい複数の機能ブロック３２（例えばプリチャージ回路やドミノロジック回路）を一箇所に集めて配置し、その上層にベタパターン形状（板状）でシールド層３３を配置するようにしている。このように設計されて作製された半導体装置において、シールド層３３にＶＳＳまたはＶＤＤの一定電位を与えることで、機能ブロック３２の電源ノイズによる誤動作を防止することができる。ここでは、電源電位（ＶＤＤ）制御あるいは基板電位（ＶＳＳ）制御を機能ブロック３２内で行う場合に、電源ノイズを発生する制御用の電源配線（図示せず）がシールド層３３より上層に配置されることを想定している。 In the layout method of this embodiment, when functional blocks are arranged on a chip, a plurality of functional blocks 32 (for example, precharge circuits and domino logic circuits) that are easily affected by noise are gathered and arranged in one place. The shield layer 33 is arranged in a solid pattern shape (plate shape) on the upper layer. In the semiconductor device designed and manufactured in this manner, by supplying a constant potential of VSS or VDD to the shield layer 33, malfunction due to power supply noise of the functional block 32 can be prevented. Here, when power supply potential (VDD) control or substrate potential (VSS) control is performed in the functional block 32, a control power supply wiring (not shown) that generates power supply noise is disposed above the shield layer 33. It is assumed that.

なお、シールド層３３が第Ｎ層配線層で形成される場合、ノイズによる影響を受けやすい複数の機能ブロック３２は、少なくとも第（Ｎ−１）層配線層で形成される配線部分を有するものである。 When the shield layer 33 is formed of the Nth wiring layer, the plurality of functional blocks 32 that are easily affected by noise have at least a wiring portion formed of the (N-1) th wiring layer. is there.

以上のように本実施形態によれば、従来チップ内に分散して配置されていたシールド層を一箇所にまとめて配置することで、配線の複雑化を軽減することができる。このように、配線の複雑化を軽減することにより、回路集積度の低下を防ぐことが可能になる。 As described above, according to the present embodiment, it is possible to reduce the complexity of the wiring by arranging the shield layers that are conventionally distributed and arranged in the chip in one place. In this way, by reducing the complexity of the wiring, it is possible to prevent a reduction in circuit integration.

（第４の実施形態）
図４（ａ）は本発明の第４の実施形態における半導体装置の論理セルライブラリのセル構成を示す平面図であり、図４（ｂ）は図４（ａ）におけるＡ−Ａ’断面図である。図４において、４１は本実施形態で用いる論理セル、４２は通常の論理セル部分、４３はシールド層である。 (Fourth embodiment)
FIG. 4A is a plan view showing the cell configuration of the logic cell library of the semiconductor device according to the fourth embodiment of the present invention, and FIG. 4B is a cross-sectional view taken along line AA ′ in FIG. is there. In FIG. 4, 41 is a logic cell used in this embodiment, 42 is a normal logic cell portion, and 43 is a shield layer.

本実施形態では、電源ノイズによる影響を受けにくい機能ブロックについては、通常の論理セル部分４２からなる通常の論理セルを用いて設計し、電源ノイズによる影響を受けやすい機能ブロックについては、通常の論理セル部分４２の上層に予めシールド層４３を設けた論理セル４１を用いて設計する。 In the present embodiment, functional blocks that are not easily affected by power supply noise are designed using normal logic cells composed of normal logic cell portions 42, and functional blocks that are easily affected by power supply noise are designed for normal logic cells. The design is performed using the logic cell 41 in which the shield layer 43 is previously provided in the upper layer of the cell portion 42.

例えば図３の構成に本実施形態を適用した場合、ノイズによる影響を受けにくい機能ブロック３１は通常の論理セルを用いて設計し、ノイズによる影響を受けやすい機能ブロック３２とその上のシールド層３３は、シールド層４３を設けた論理セル４１を用いて設計することができる。 For example, when the present embodiment is applied to the configuration of FIG. 3, the functional block 31 that is not easily affected by noise is designed using a normal logic cell, and the functional block 32 that is easily affected by noise and the shield layer 33 thereon. Can be designed using the logic cell 41 provided with the shield layer 43.

以上のように本実施形態によれば、通常の論理セルに加え、シールド層付きの論理セル４１を複数有するセルライブラリを準備し、電源ノイズによる影響を受けやすい機能ブロックは、シールド層付きの論理セル４１を使用して設計することにより、新たにシールド配線を設ける工程を省略することができる。このように設計して製作された半導体装置は、ノイズによる回路誤動作を防止できることに加え、ノイズによる影響を受けやすい機能ブロックの全面にシールド層が形成されることになるため、通常の論理セルを配置後にその上に新たにシールド配線を設けた場合のような配線の複雑化を軽減でき、回路集積度の低下を防ぐことが可能になる。 As described above, according to the present embodiment, a cell library having a plurality of logic cells 41 with shield layers in addition to normal logic cells is prepared, and functional blocks that are easily affected by power supply noise are provided with logic layers with shield layers. By designing using the cell 41, a process of newly providing a shield wiring can be omitted. In addition to preventing circuit malfunctions due to noise, a semiconductor device designed and manufactured in this way has a shield layer formed on the entire surface of functional blocks that are susceptible to noise. It is possible to reduce the complexity of the wiring as in the case where a shield wiring is newly provided on the wiring after the arrangement, and it is possible to prevent a reduction in circuit integration.

（第５の実施形態）
図５は本発明の第５の実施形態における半導体装置の構成図である。図５において、５１は第（Ｎ−１）層配線層（Ｎは２以上の整数）を仮想的に示した平面、５２は第（Ｎ−１）層配線層で形成されデータラッチ機能（ラッチ回路）を構成する第１の信号線、５３は第Ｎ層配線層で形成される第２の信号線、５４はレベルシフタである。 (Fifth embodiment)
FIG. 5 is a configuration diagram of a semiconductor device according to the fifth embodiment of the present invention. In FIG. 5, 51 is a plane virtually showing the (N-1) th layer wiring layer (N is an integer of 2 or more), 52 is a data latch function (latch) formed by the (N-1) th layer wiring layer. Circuit), a second signal line 53 formed of an Nth wiring layer, and a level shifter 54.

本実施形態の半導体装置は、シリコン半導体基板上に複数の配線層を積層し、シリコン半導体基板および各配線層のそれぞれの間に絶縁層を備えた多層配線構造であり、第（Ｎ−１）層配線層で形成されラッチ回路を構成する第１の信号線５２と、第１の信号線５２と交差あるいは一部が重なって配置される部分があり第Ｎ層配線層で形成される第２の信号線５３と、少なくとも第１の信号線５２の直上における第２の信号線５３の信号電圧をラッチ回路のデータ保持電圧まで下げるレベルシフタ５４とを備えた構成となっている。 The semiconductor device of this embodiment has a multilayer wiring structure in which a plurality of wiring layers are stacked on a silicon semiconductor substrate and an insulating layer is provided between the silicon semiconductor substrate and each wiring layer. A first signal line 52 formed of a layer wiring layer and constituting a latch circuit, and a portion arranged to intersect or partially overlap the first signal line 52 and formed of an Nth layer wiring layer. Signal line 53 and a level shifter 54 that lowers the signal voltage of the second signal line 53 immediately above the first signal line 52 to the data holding voltage of the latch circuit.

以上のように構成された半導体装置について、以下その動作を説明する。まず、ラッチ回路を構成する第１の信号線５２にＬレベルのデータが保持されているとする。一方、第２の信号線５３にＨレベルの信号が入力されると、その直下にあるラッチ回路のノード電位がカップリング効果により浮きあがり、ノードの電位が判定レベルであるＶＤＤ／２を超える場合にはラッチ回路内のデータを反転させる可能性がある。しかしながら本実施形態のように、ラッチ回路の直上の信号線５３の電圧をレベルシフタ５４によりラッチ回路のデータ保持電圧まで下げておくことにより、信号線５３の信号電圧の変化によって起こるラッチ回路内の電圧変化を電圧判定レベル以下の変化に抑えることができ、誤動作を防止できる。 The operation of the semiconductor device configured as described above will be described below. First, it is assumed that L level data is held in the first signal line 52 included in the latch circuit. On the other hand, when an H level signal is input to the second signal line 53, the node potential of the latch circuit immediately below the surface rises due to the coupling effect, and the node potential exceeds the determination level VDD / 2. May invert the data in the latch circuit. However, as in the present embodiment, by reducing the voltage of the signal line 53 immediately above the latch circuit to the data holding voltage of the latch circuit by the level shifter 54, the voltage in the latch circuit caused by the change in the signal voltage of the signal line 53 is obtained. The change can be suppressed to a change below the voltage determination level, and malfunction can be prevented.

以上のように本実施形態によれば、レベルシフタ５４を設けることでラッチ回路の誤動作を防止でき、シールド層などを設ける必要がないため、回路集積度を低下させることもない。 As described above, according to the present embodiment, by providing the level shifter 54, it is possible to prevent malfunction of the latch circuit, and it is not necessary to provide a shield layer or the like, so that the degree of circuit integration is not lowered.

（第６の実施形態）
図６は本発明の第６の実施形態における半導体装置の構成を示す平面図、図７は同半導体装置のマクロセル（＝論理セル）の断面構成の一例を示す図である。 (Sixth embodiment)
FIG. 6 is a plan view showing a configuration of a semiconductor device according to a sixth embodiment of the present invention, and FIG. 7 is a diagram showing an example of a cross-sectional configuration of a macro cell (= logic cell) of the semiconductor device.

本実施形態の半導体装置６１は、例えばシステムＬＳＩ等の半導体チップであり、図６に示すように、基板（半導体基板）６２上のコア領域に配置され、ＩＮＶ、ＮＡＮＤ、ＲＡＭやＤＲＡＭ等から成る特定の機能を有する複数のマクロセルで構成された機能ブロック６４と、ノイズの影響を低減するために予め上層にシールド層を持たせたＩＮＶ、ＮＡＮＤ、ＲＡＭやＤＲＡＭ等から成る特定の機能を有する複数のマクロセル（シールド層付きマクロセル）で構成された機能ブロック６３と、基板上のインターフェース領域（Ｉ／Ｏ領域）６５に配置された入出力回路とを備えている。 The semiconductor device 61 of this embodiment is a semiconductor chip such as a system LSI, for example, and is disposed in a core region on a substrate (semiconductor substrate) 62 as shown in FIG. 6 and is composed of INV, NAND, RAM, DRAM, and the like. A function block 64 composed of a plurality of macrocells having a specific function, and a plurality of functions having a specific function composed of INV, NAND, RAM, DRAM, etc. having a shield layer on the upper layer in advance to reduce the influence of noise. And a functional block 63 composed of a macro cell (a macro cell with a shield layer), and an input / output circuit arranged in an interface region (I / O region) 65 on the substrate.

機能ブロック６３を構成する各シールド層付きマクロセルは、図７に示すように、例えば３層の配線層から成る多層配線構造を有しシールド層が無いマクロセルに対し、その最上層の第３層配線層上にさらに、層間絶縁膜を介してセル全面を覆うようにシールド層７２が第４配線層で形成された構成である。これらの多層配線層は通常信号配線として使われるが、シールド層７２については、マクロセル内の電源配線やグランド配線（接地電位ＶＳＳが印加される電源配線）とは接続されず、外部より一定の電位（例えばＶＳＳ）が与えられる。また、変化の無い一定電圧であるならば、電源配線やグランド配線をシールド層とすることも可能である。 As shown in FIG. 7, each macro cell with a shield layer constituting the functional block 63 has, for example, a third-layer wiring of the uppermost layer of a macro cell having a multilayer wiring structure composed of three wiring layers and having no shield layer. Further, a shield layer 72 is formed of a fourth wiring layer on the layer so as to cover the entire cell surface via an interlayer insulating film. These multilayer wiring layers are usually used as signal wiring, but the shield layer 72 is not connected to the power supply wiring or ground wiring (power supply wiring to which the ground potential VSS is applied) in the macro cell, and has a constant potential from the outside. (Eg, VSS). If the voltage is constant and does not change, the power supply wiring and the ground wiring can be used as a shield layer.

この例では、図６に示すように、半導体チップ上に複数のマクロセルで構成された機能ブロック６４と、複数のシールド層付きマクロセルで構成された機能ブロック６３が混在する。さらに、図７に示すように、マクロセルの内部に配置された信号線７１とマクロセルの外部に配置され上層の配線層で形成された信号線７３とが、所定の長さの区間で接近した状態で並行しているような箇所が存在している。このようにマクロセルの内部の信号線７１と外部の信号線７３とが接近した箇所でも、信号線７１と信号線７３との間にはシールド層７２が介在しているため、信号線７３の信号変化によるノイズが発生した場合でも、このノイズはシールド層７２でその伝播を遮られて、マクロセルの内部の信号線７１に悪影響を及ぼすことはない。 In this example, as shown in FIG. 6, a functional block 64 composed of a plurality of macro cells and a functional block 63 composed of a plurality of macro cells with shield layers are mixed on a semiconductor chip. Furthermore, as shown in FIG. 7, the signal line 71 arranged inside the macro cell and the signal line 73 arranged outside the macro cell and formed by the upper wiring layer are close to each other in a section having a predetermined length. There are places that are parallel to each other. In this way, even when the signal line 71 inside the macro cell and the external signal line 73 are close to each other, the shield layer 72 is interposed between the signal line 71 and the signal line 73. Even when noise due to the change occurs, the noise is blocked by the shield layer 72 and does not adversely affect the signal line 71 inside the macro cell.

次に、この例の半導体装置の動作について説明する。上述したように、シールド層付きのマクロセルからなる機能ブロック上を覆うシールド層には、外部より一定の電位(例えばＶＳＳ)が与えられ、マクロセル内の電源配線やグランド配線とは接続されない。これにより、シールド層は同一電位に保たれる。 Next, the operation of the semiconductor device of this example will be described. As described above, a constant potential (for example, VSS) is applied from the outside to the shield layer covering the functional block including the macro cell with the shield layer, and is not connected to the power supply wiring or the ground wiring in the macro cell. Thereby, the shield layer is kept at the same potential.

したがって図７に示すように、所定のマクロセル内部の信号線７１とこのマクロセルの外部の信号線７３とが接近している箇所であっても、両信号線の間に介在しているシールド層７２によって、悪影響を与えるノイズの伝播が遮られる。例えば顕著な例として、電源制御を行う機能ブロック内でラッチ機能を持つマクロセル内部のラッチノードを例に挙げて説明する。まず、信号線７１はラッチノードの配線の一部であり、マクロセルは通常の電源電位ＶＤＤＡで外部から入力された情報をラッチしている。ここで入力された情報はＬであるとする。次に機能ブロックの動作が停止した状態において、マクロセルはデータＬをラッチした状態を保ちながら、機能ブロックの消費電力を下げるためにマクロセルの電源電位をある一定電位ＶＤＤＢ（ＶＤＤＢ＜ＶＤＤＡ）に下げてデータ保持を続ける。このとき、信号線７３に、電源制御されない別の機能ブロックから通常の電源電位ＶＤＤＡが伝播されたとする。すると、接近した信号線７１と信号線７３の間の配線間容量を介して、信号線７１の電位を引き上げるように変化させるため、マクロセルの電源電位をある一定電位ＶＤＤＢに下げて保持されている信号線７１のＬデータがＨデータに書き換わる可能性がある。したがって、図７にあるように、両信号線７１、７３の間に介在しているシールド層７２によって、悪影響を与えるノイズの伝播が遮られ、意図しないデータの書き換えを防ぐことができ、誤動作を防止できる。 Therefore, as shown in FIG. 7, even if the signal line 71 inside the predetermined macro cell and the signal line 73 outside the macro cell are close to each other, the shield layer 72 interposed between the two signal lines. Therefore, the propagation of noise that has an adverse effect is blocked. For example, as a prominent example, a description will be given by taking as an example a latch node inside a macro cell having a latch function in a functional block that performs power supply control. First, the signal line 71 is a part of the wiring of the latch node, and the macro cell latches information input from the outside at the normal power supply potential VDDA. It is assumed that the information input here is L. Next, in a state where the operation of the functional block is stopped, the macro cell lowers the power supply potential of the macro cell to a certain constant potential VDDB (VDDB <VDDA) in order to reduce the power consumption of the functional block while keeping the data L latched. Continue data retention. At this time, it is assumed that the normal power supply potential VDDA is propagated to the signal line 73 from another functional block whose power supply is not controlled. Then, in order to change the potential of the signal line 71 through the inter-wire capacitance between the approaching signal line 71 and signal line 73, the power supply potential of the macro cell is lowered to a certain constant potential VDDB and held. There is a possibility that L data of the signal line 71 is rewritten to H data. Therefore, as shown in FIG. 7, the shield layer 72 interposed between the signal lines 71 and 73 blocks the propagation of noise that has an adverse effect, prevents unintended data rewriting, and causes malfunctions. Can be prevented.

このように、ノイズによる回路誤動作を防止できることに加え、シールド層付きマクロセルで構成された機能ブロック６３の全面にシールド層が形成されることになるため、シールド層のない通常のマクロセルを配置後にその上に新たにシールド配線を設けた場合のような配線の複雑化を軽減でき、回路集積度の低下を防ぐことが可能になる。 Thus, in addition to preventing circuit malfunction due to noise, a shield layer is formed on the entire surface of the functional block 63 composed of macrocells with a shield layer. Therefore, after placing a normal macrocell without a shield layer, It is possible to reduce the complexity of the wiring as in the case of newly providing a shield wiring on the top, and to prevent a reduction in circuit integration.

（第７の実施形態）
図８は、本発明の第７の実施形態における半導体装置の構成を示す平面図であり、図９はこの第７の実施形態における半導体装置の設計方法を示すフローチャートである。 (Seventh embodiment)
FIG. 8 is a plan view showing a configuration of a semiconductor device according to the seventh embodiment of the present invention, and FIG. 9 is a flowchart showing a semiconductor device design method according to the seventh embodiment.

図８において、８１はシールド層として用いられ一定電位（例えばＶＳＳ）が印加される電源配線、８２はシールド層として用いない電源配線、８３はノイズによる影響を受けやすい機能ブロックである。 In FIG. 8, 81 is a power supply wiring that is used as a shield layer and is applied with a constant potential (for example, VSS), 82 is a power supply wiring not used as a shield layer, and 83 is a functional block that is easily affected by noise.

本実施形態の構成において、上述した第６の実施形態と大きく異なるところは、図８に示すようにシールド層として電源配線８１を用いる点である。すなわち、ノイズによる影響を受けやすい機能ブロック８３を、図７に示されるシールド層付きマクロセルで構成し、そのマクロセルのシールド層７２が電源配線８１を兼ねた構成であり、これ以外の構成は上述した第６の実施形態と略同一であるので、その説明は省略する。 The configuration of this embodiment is greatly different from the above-described sixth embodiment in that a power supply wiring 81 is used as a shield layer as shown in FIG. That is, the functional block 83 that is easily affected by noise is configured by the macro cell with the shield layer shown in FIG. 7, and the shield layer 72 of the macro cell also serves as the power supply wiring 81. Other configurations are the same as described above. Since it is substantially the same as that of the sixth embodiment, its description is omitted.

本実施形態における設計方法は、通常のマクロセル（シールド層無しのマクロセル）に加え、シールド層付きマクロセルを複数有するセルライブラリを準備しておき、まず、予め上層配線として形成される複数の電源配線をレイアウトする。このレイアウトされる電源配線の情報が電源配線レイアウト情報９１であり、例えば格子状やストライプ状に配置される電源配線の間隔や線幅および位置等に関する情報である。配線位置情報９２は、複数の電源配線のうち一定電位が印加される電源配線の位置（座標：平面的な位置およびレイヤ）情報である。電源情報９３は複数の各電源配線に設定される電位の情報であり、例えば、ある電源配線が常に同一の電位ＶＤＤＡに設定されるとか、電位ＶＤＤＡに設定される時と電位ＶＤＤＢ（ＶＤＤＢ＜ＶＤＤＡ）に設定される時があることを示す情報（多電源設定の種類を表す情報）である。配線位置情報９２と電源情報９３は、設計者が電源配線レイアウト情報９１の中から取り出し別々のパラメータを持たせた情報である。 In the design method according to the present embodiment, in addition to a normal macro cell (macro cell without a shield layer), a cell library having a plurality of macro cells with a shield layer is prepared. Layout. The information of the power supply wiring to be laid out is the power supply wiring layout information 91, for example, information relating to the interval, line width, position, etc. of the power supply wirings arranged in a grid or stripe. The wiring position information 92 is position information (coordinates: planar position and layer) of a power supply wiring to which a constant potential is applied among a plurality of power supply wirings. The power supply information 93 is information on potentials set for a plurality of power supply wirings. For example, when a certain power supply wiring is always set to the same potential VDDA, or when the potential VDDA is set, the potential VDDB (VDDB <VDDA). ) Is information (information indicating the type of multi-power supply setting). The wiring position information 92 and the power supply information 93 are information that the designer takes out from the power supply wiring layout information 91 and has different parameters.

ステップＳ１１では、自動設計ツールが、配線位置情報９２と電源情報９３に基づいて、外部より一定の電位しか与えられず電位変化のない電源配線をシールド配線として、その配線の平面的な位置とレイヤ（形成層）を認識する。 In step S11, the automatic design tool uses, as a shield wiring, a power supply wiring that is given only a constant potential from the outside and has no potential change based on the wiring position information 92 and the power supply information 93, and the planar position and layer of the wiring. Recognize (forming layer).

ステップＳ１２では、上記の電源配線のレイヤにシールド層を有し、かつ機能ブロックを形成するために必要なマクロセル（シールド層付きマクロセル）をセルライブラリから選択する。ステップＳ１３では、ステップＳ１２で選択されたマクロセルを自動的にセル配置して機能ブロックを合成する。なお、シールドの必要のない機能ブロックの場合には、ステップＳ１２、Ｓ１３において、シールド層無しのマクロセルを選択して機能ブロックを合成する。 In step S12, a macro cell (a macro cell with a shield layer) that has a shield layer in the power supply wiring layer and is necessary for forming a functional block is selected from the cell library. In step S13, the macro cells selected in step S12 are automatically arranged to synthesize functional blocks. In the case of a functional block that does not require shielding, in step S12 and S13, a macro cell without a shield layer is selected to synthesize the functional block.

以上のようにして、例えばノイズによる影響を受けやすい機能ブロック(特に電源制御される機能ブロック)を、シールド層付きマクロセルを使用して構成し、ノイズによる影響を受けにくい機能ブロックを、シールド層無しのマクロセルを使用して構成できる。また、ノイズによる影響を受けやすい機能ブロックのうち、ノイズによる影響を受けにくい機能を持つマクロセルについてはシールド層無しのマクロセルを選択して部分構成しても構わない。 As described above, for example, function blocks that are easily affected by noise (especially function blocks that are controlled by power supply) are configured using a macro cell with a shield layer, and function blocks that are not easily affected by noise have no shield layer. It can be configured using a macro cell. In addition, among functional blocks that are easily affected by noise, a macro cell having a function that is not easily affected by noise may be partially configured by selecting a macro cell without a shield layer.

本実施形態によれば、上述した第６の実施形態と略同様の効果を得ることができ、加えて、電源配線をシールド層に用いることでシールド層の追加を必要としないため、新たなシールド層を設けるための工程を増やすこともなく、さらに回路集積度の低下をきたすこともない。また、図１３のように、セル配置し、シールド層を追加した後で、電源配線の位置を調整する工程（Ｓ３４）を省くことができる。 According to the present embodiment, substantially the same effect as that of the sixth embodiment described above can be obtained, and in addition, since the power supply wiring is used for the shield layer, it is not necessary to add a shield layer. The number of steps for providing the layer is not increased, and further, the degree of circuit integration is not lowered. Further, as shown in FIG. 13, after the cells are arranged and the shield layer is added, the step of adjusting the position of the power supply wiring (S34) can be omitted.

（第８の実施形態）
図１０は、本発明の第８の実施形態における半導体装置の構成を示す平面図である。図１０において、１０１はシールド層として用いられ一定電位（例えばＶＳＳ）が印加される電源配線、１０２はシールド層として用いない電源配線、１０３はダイナミック制御される機能ブロックである。 (Eighth embodiment)
FIG. 10 is a plan view showing the configuration of the semiconductor device according to the eighth embodiment of the present invention. In FIG. 10, 101 is a power supply wiring that is used as a shield layer and is applied with a constant potential (for example, VSS), 102 is a power supply wiring that is not used as a shield layer, and 103 is a functional block that is dynamically controlled.

本実施形態において、上述した第７の実施形態と大きく異なるところは、図１０に示すようにシールド層により覆われる機能ブロックがダイナミック制御される機能ブロック１０３である点である。また、指定情報として電源情報９３に代えてダイナミック制御情報９４を持たせる（図９参照）。これ以外の構成は、上述した第７の実施形態の構成と略同一であるので説明は省略する。以下、異なる点を説明する。 This embodiment is greatly different from the seventh embodiment described above in that the functional block covered by the shield layer is a functional block 103 that is dynamically controlled as shown in FIG. Further, dynamic control information 94 is provided as designation information instead of the power supply information 93 (see FIG. 9). Since the other configuration is substantially the same as the configuration of the seventh embodiment described above, description thereof is omitted. Hereinafter, different points will be described.

ダイナミック制御される機能ブロックは、ＣＬＫ（クロック）の変化によってノイズの影響を受けやすいことが一般に知られている。その対策として、本実施形態では、ダイナミック制御される機能ブロックを、電源制御される機能ブロックと同様に、シールド層付きマクロセルで構成する。ここでは、ある特定位置の一定電位が印加される電源配線１０１の下に、ダイナミック制御される機能ブロック１０３を配置する。そのため、ステップＳ１１の前に、設計者が、電源配線レイアウト情報９１から得られるある特定位置の電源配線の下に配置される機能ブロックはダイナミック制御されるということを示す情報としてダイナミック制御情報９４を作成する。この場合、ステップＳ１１では、自動設計ツールが、配線位置情報９２とダイナミック制御情報９４に基づいて、ダイナミック制御される機能ブロックの上に配置され、かつ一定電位が印加され電位変化のない電源配線をシールド配線とし、その配線位置とレイヤ（形成層）を認識する。 It is generally known that a functional block that is dynamically controlled is susceptible to noise due to a change in CLK (clock). As a countermeasure, in the present embodiment, the functional block that is dynamically controlled is configured by a macro cell with a shield layer in the same manner as the functional block that is power-controlled. Here, a functional block 103 that is dynamically controlled is disposed under the power supply wiring 101 to which a certain potential at a specific position is applied. Therefore, before step S11, the designer uses the dynamic control information 94 as information indicating that the functional block arranged under the power supply wiring at a specific position obtained from the power supply wiring layout information 91 is dynamically controlled. create. In this case, in step S11, the automatic design tool is arranged on the functional block that is dynamically controlled based on the wiring position information 92 and the dynamic control information 94, and a power supply wiring that is applied with a constant potential and has no potential change. Shield wiring is used, and the wiring position and layer (formation layer) are recognized.

本実施形態によれば、ダイナミック回路においてＣＬＫ信号線が全く変化しないはずの時間に、電源線上のグリッチをＣＬＫ信号のグリッチとして認識されることによる誤作動を防ぐことができる。また、ＣＬＫ信号線をレイアウトする際の自由度が向上する。 According to the present embodiment, it is possible to prevent malfunction caused by recognizing a glitch on the power supply line as a glitch of the CLK signal at a time when the CLK signal line should not change at all in the dynamic circuit. Further, the degree of freedom in laying out the CLK signal line is improved.

（第９の実施形態）
図１１（ａ）は、本発明の第９の実施形態における半導体装置に内蔵されるラッチ回路（フリップフロップ）の回路図であり、図１１（ｂ）はそのラッチ回路の配線例を示す平面図である。図１１において、１１１は第（Ｎ−１）層配線層で形成されラッチ回路を構成する信号線、１１２は第Ｎ層配線層で形成される信号線、１１３は第（Ｎ＋１）層配線層で形成されシールド配線を兼ねる電源配線、１１４は電源線である。シールド配線を兼ねる電源配線１１３は、マクロセル内の電源配線やグランド配線とは接続されず、外部より一定の電位（例えばＶＳＳ）が与えられる。 (Ninth embodiment)
FIG. 11A is a circuit diagram of a latch circuit (flip-flop) built in the semiconductor device according to the ninth embodiment of the present invention, and FIG. 11B is a plan view showing a wiring example of the latch circuit. It is. In FIG. 11, reference numeral 111 denotes a signal line formed of the (N−1) th layer wiring layer and constitutes a latch circuit, 112 denotes a signal line formed of the Nth layer wiring layer, and 113 denotes a (N + 1) th layer wiring layer. A power supply wiring 114 also serves as a shield wiring, and 114 is a power supply line. The power supply wiring 113 that also serves as the shield wiring is not connected to the power supply wiring or the ground wiring in the macro cell, and is supplied with a constant potential (for example, VSS) from the outside.

本実施形態において、上述した第６の実施形態と大きく異なるところは、図１１に示すようにあるラッチ回路を構成するノードのうち信号線の乗せ換え(ジャンパー配線)を行っているところにのみ、部分的にシールドしている点である。 In the present embodiment, the only significant difference from the above-described sixth embodiment is that only signal line switching (jumper wiring) is performed among nodes constituting a certain latch circuit as shown in FIG. It is a point that is partially shielded.

この構成によれば、ラッチ回路を構成するノード上を別の機能ブロックからの信号線が跨ぎ、ラッチデータを保持している電圧よりも高い電圧で信号変化が起こった場合に配線間の容量カップリングの効果によって保持データが反転してしまうことを問題としている。そこで、より配線間容量の影響が大きくなる場合は、ラッチノードを構成する信号線のうち上層の配線層への乗せ換え(ジャンパー配線)を行っている信号線１１２の上に重なるようにして、それよりさらに１層上の第（Ｎ＋２）層配線層で外部からの信号線が形成された場合に相当する。よってこの構成にすることにより、効果的にノイズの影響を減らし、かつシールド配線の追加による配線自由度の低下を極力抑えることができる。 According to this configuration, when a signal line from another functional block straddles the node constituting the latch circuit and a signal change occurs at a voltage higher than the voltage holding the latch data, the capacitance cup between the wirings The problem is that the retained data is inverted due to the effect of the ring. Therefore, when the influence of the inter-wiring capacitance becomes larger, the signal lines constituting the latch node are overlaid on the signal lines 112 that are changing (jumper wiring) to the upper wiring layer, This corresponds to the case where a signal line from the outside is formed in the (N + 2) -th layer wiring layer that is one layer higher than that. Therefore, by adopting this configuration, it is possible to effectively reduce the influence of noise and suppress a reduction in the degree of freedom of wiring due to the addition of shield wiring as much as possible.

なお、上記の各実施形態における半導体装置は、シリコン半導体基板上に形成されるものとして説明したが、ＳＯＩ（silicon on insulator）基板上に形成されてもよい。 Although the semiconductor device in each of the above embodiments has been described as being formed on a silicon semiconductor substrate, it may be formed on an SOI (silicon on insulator) substrate.

本発明は、回路集積度の低下をきたすことなく、集積回路内のノイズによる誤動作を防止する半導体装置およびその設計方法等として有用である。 INDUSTRIAL APPLICABILITY The present invention is useful as a semiconductor device that prevents malfunction due to noise in an integrated circuit without deteriorating the degree of circuit integration, a design method thereof, and the like.

本発明の第１の実施形態における半導体装置の構成図。1 is a configuration diagram of a semiconductor device according to a first embodiment of the present invention. 本発明の第２の実施形態における半導体装置の設計方法を示すフローチャート。9 is a flowchart showing a method for designing a semiconductor device according to a second embodiment of the present invention. 本発明の第３の実施形態における半導体装置のレイアウト図。FIG. 6 is a layout diagram of a semiconductor device according to a third embodiment of the present invention. 本発明の第４の実施形態における半導体装置の論理セルライブラリのセル構成図。The cell block diagram of the logic cell library of the semiconductor device in the 4th Embodiment of this invention. 本発明の第５の実施形態における半導体装置の構成図。The block diagram of the semiconductor device in the 5th Embodiment of this invention. 本発明の第６の実施形態における半導体装置の構成を示す平面図。The top view which shows the structure of the semiconductor device in the 6th Embodiment of this invention. 本発明の第６の実施形態における半導体装置のマクロセルの断面構成の一例を示す図。The figure which shows an example of the cross-sectional structure of the macrocell of the semiconductor device in the 6th Embodiment of this invention. 本発明の第７の実施形態における半導体装置の構成を示す平面図。The top view which shows the structure of the semiconductor device in the 7th Embodiment of this invention. 本発明の第７の実施形態における半導体装置の設計方法を示すフローチャート。9 is a flowchart showing a method for designing a semiconductor device according to a seventh embodiment of the present invention. 本発明の第８の実施形態における半導体装置の構成を示す平面図。The top view which shows the structure of the semiconductor device in the 8th Embodiment of this invention. 本発明の第９の実施形態における半導体装置に内蔵されるラッチ回路の回路図と配線例を示す平面図。The circuit diagram of the latch circuit built in the semiconductor device in the 9th Embodiment of this invention, and the top view which shows the example of wiring. 従来の半導体装置の構成図。1 is a configuration diagram of a conventional semiconductor device. 従来の半導体装置の設計方法を示すフローチャート。10 is a flowchart showing a conventional method for designing a semiconductor device.

Explanation of symbols

１第（Ｎ−１）層配線層を仮想的に示した平面
２第（Ｎ−１）層配線層で形成されラッチ回路を構成する第１の信号線
３第Ｎ層配線層で形成される第２の信号線
１１第（Ｎ−１）層配線層を仮想的に示した平面
１２第（Ｎ−１）層配線層で形成されラッチ回路を構成する第１の信号線
１３第（Ｎ＋１）層配線層で形成される第２の信号線
１４第Ｎ層配線層で形成されシールド配線として設けられた電源配線
２１指定情報
３１ノイズによる影響を受けにくい機能ブロック
３２ノイズによる影響を受けやすい機能ブロック
３３シールド層
４１論理セル
４２通常の論理セル部分
４３シールド層
５１第（Ｎ−１）層配線層を仮想的に示した平面
５２第（Ｎ−１）層配線層で形成されラッチ回路を構成する第１の信号線
５３第Ｎ層配線層で形成される第２の信号線
５４レベルシフタ DESCRIPTION OF SYMBOLS 1 The (N-1) layer wiring layer which showed virtually the 2nd (N-1) layer wiring layer formed by the 1st signal line which comprises a latch circuit, and formed by the Nth layer wiring layer Second signal line 11 Plane virtually showing the (N−1) th layer wiring layer 12 First signal line formed of the (N−1) th layer wiring layer and constituting a latch circuit 13th (N + 1) The second signal line formed by the layer wiring layer 14 The power supply wiring formed by the Nth layer wiring layer and provided as the shield wiring 21 Specification information 31 Function block which is not easily affected by noise 32 Function block which is easily affected by noise 33 Shield layer 41 Logic cell 42 Normal logic cell portion 43 Shield layer 51 Plane virtually showing the (N-1) th layer wiring layer 52 A latch circuit is formed by the (N-1) th layer wiring layer First signal line 53 Nth The second signal line 54 the level shifter is formed by a wiring layer

Claims

A semiconductor device comprising a plurality of functional blocks in which a plurality of semiconductor elements are formed on a substrate and each semiconductor element is connected by a multilayer wiring,
Among the plurality of functional blocks, some functional blocks are composed of logic cells having a shield layer on the entire upper surface of the cell, and other functional blocks are composed of logic cells not having the shield layer,
A power supply potential is controlled in a functional block including a logic cell having the shield layer .

A semiconductor device comprising a plurality of functional blocks in which a plurality of semiconductor elements are formed on a substrate and each semiconductor element is connected by a multilayer wiring,
Among the plurality of functional blocks, some functional blocks are composed of logic cells having a shield layer on the entire upper surface of the cell, and other functional blocks are composed of logic cells not having the shield layer,
A semiconductor device characterized in that a substrate potential is controlled in a functional block including a logic cell having the shield layer.