JP4361569B2

JP4361569B2 - Semiconductor integrated circuit including standard cell or macro cell

Info

Publication number: JP4361569B2
Application number: JP2007017624A
Authority: JP
Inventors: 淳次市宮; 圭一吉岡
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-01-29
Filing date: 2007-01-29
Publication date: 2009-11-11
Anticipated expiration: 2022-01-30
Also published as: JP2007165922A

Description

本発明は、スタンダードセルまたはマクロセルを少なくとも１つ含む半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit including at least one standard cell or macro cell.

パソコンなどのデジタル電子機器に用いられる半導体集積回路は、これに含まれる多数の機能回路素子（論理回路素子）が同時にスイッチング動作を行うと、半導体集積回路の電源ラインに、いわゆる電源ノイズを放射する。電源ノイズは電源ラインに接続される別の機能回路素子にも影響し、回路動作そのものに多大な影響を与える。また、電源ノイズは、半導体集積回路外に影響を与える電磁波干渉（ＥＭＩ）の主要原因である。 A semiconductor integrated circuit used in a digital electronic device such as a personal computer emits so-called power supply noise to the power supply line of the semiconductor integrated circuit when a large number of functional circuit elements (logic circuit elements) included in the semiconductor integrated circuit perform switching operations simultaneously. . The power supply noise also affects other functional circuit elements connected to the power supply line, and greatly affects the circuit operation itself. Power supply noise is a major cause of electromagnetic interference (EMI) that affects the outside of the semiconductor integrated circuit.

そこで、一般に、図１６に示すように、半導体集積回路ＩＣに接続される電源ライン（Ｖｃｃ）と接地ライン（ＧＮＤ）の間に、バイパスコンデンサＣ（以下、単に「パスコン」いう。）を半導体集積回路ＩＣと並行に接続することにより、電源ノイズの発生を抑制する手段が講じられてきた。このパスコンＣは、半導体集積回路ＩＣの負荷電流ｉが急激に増加した場合、パスコンＣに充電された電荷を半導体集積回路ＩＣに供給して電圧降下を防止し、半導体集積回路の誤動作を防止してきた。 Therefore, in general, as shown in FIG. 16, a bypass capacitor C (hereinafter simply referred to as “pass capacitor”) is provided between the power supply line (Vcc) and the ground line (GND) connected to the semiconductor integrated circuit IC. Means have been taken to suppress the generation of power supply noise by connecting in parallel with the circuit IC. When the load current i of the semiconductor integrated circuit IC increases rapidly, the bypass capacitor C supplies the charge charged to the bypass capacitor C to the semiconductor integrated circuit IC to prevent a voltage drop and prevent malfunction of the semiconductor integrated circuit. It was.

ところが、半導体集積回路の高集積化、高速化、および低電圧化が近年ますます進み、とりわけ、半導体集積回路ＩＣの高速化に伴い、図１６に示すパスコンＣの残留インダクタンスＥＳＬ（Equivalent Series Inductance）が無視できなくなり、高周波成分の電源ノイズを完全に排除することが困難になってきている。さらに、半導体集積回路の低電圧化により、機能回路素子のＨ（高）レベル信号とＬ（低）レベル信号の電圧差が小さくなり、誤動作がより生じやすくなってきている。 However, high integration, high speed, and low voltage of semiconductor integrated circuits have been advanced in recent years. Especially, with the increase in speed of semiconductor integrated circuit IC, residual inductance ESL (Equivalent Series Inductance) of bypass capacitor C shown in FIG. Is no longer negligible, and it has become difficult to completely eliminate power supply noise of high frequency components. Furthermore, as the voltage of the semiconductor integrated circuit is lowered, the voltage difference between the H (high) level signal and the L (low) level signal of the functional circuit element is reduced, and malfunction is more likely to occur.

また、図１７および図１８に示すように、従来のバイパスコンデンサＣの別の形態によれば、半導体集積回路１０１内において、通常の機能スタンダードセル（インバータ回路を例示）１０２とゲート容量１０３が形成される。ゲート容量１０３は、ＳｉＯ_２などの絶縁膜１１０を介してゲート電極１１２と拡散領域１１４を有し、フィラーセル（フィード）などの機能スタンダードセル１０２が形成されない領域（未使用領域）に埋設される。このように、パスコンＣは、半導体集積回路１０１内の未使用領域にのみ埋設されるので、十分な容量を確保するためには、未使用領域を数多く（または広く）設ける必要があり、半導体集積回路ＩＣの面積を拡大する必要が生じる。これは、半導体集積回路の高集積化とは逆行するもので好ましくない。 As shown in FIGS. 17 and 18, according to another form of the conventional bypass capacitor C, a normal functional standard cell (inverter circuit is illustrated) 102 and a gate capacitor 103 are formed in the semiconductor integrated circuit 101. Is done. The gate capacitor 103 has a gate electrode 112 and a diffusion region 114 through an insulating film 110 such as SiO _2, and is embedded in a region (an unused region) where the functional standard cell 102 such as a filler cell (feed) is not formed. . As described above, since the bypass capacitor C is embedded only in an unused area in the semiconductor integrated circuit 101, it is necessary to provide a large number (or a wide area) of unused areas in order to secure a sufficient capacity. It is necessary to enlarge the area of the circuit IC. This is contrary to the high integration of the semiconductor integrated circuit and is not preferable.

さらに、特開平５−４１４９６号に開示された別のバイパスコンデンサＣにおいて、ＳｉＯ_２などの絶縁層を介した電源配線層と接地配線層で構成されるメタル容量が、半導体集積回路内に配置される。こうしたメタル容量は、半導体集積回路ＩＣの面積を拡大させない点において好ましいが、ゲート容量に比べて容量が小さく、十分に電源ノイズを抑制することができない。
特開平５−４１４９６号公報 Further, in another bypass capacitor C disclosed in Japanese Patent Laid-Open No. 5-41496, a metal capacitor composed of a power supply wiring layer and a ground wiring layer through an insulating layer such as SiO ₂ is disposed in the semiconductor integrated circuit. The Such a metal capacitor is preferable in that it does not increase the area of the semiconductor integrated circuit IC, but the capacitor is smaller than the gate capacitor and power supply noise cannot be sufficiently suppressed.
JP-A-5-41496

したがって、本発明は、高周波成分の電源ノイズを排除するために、残留インダクタンスが小さく、面積を拡大させることなく、しかも十分な容量を与えるバイパスコンデンサを含む機能スタンダードセルおよびこれを有する半導体集積回路を提供することを目的とする。また、本発明は、回路配線の配線容量を任意に調整して、信号が伝播する時間を所望時間だけ遅らせて、レイアウト設計の際に生じるタイミングルール違反を容易に解消できる配線遅延用スタンダードセルを提供する。 Therefore, the present invention provides a functional standard cell including a bypass capacitor that has a small residual inductance, does not increase the area, and provides a sufficient capacity in order to eliminate power supply noise of a high frequency component, and a semiconductor integrated circuit having the functional standard cell The purpose is to provide. In addition, the present invention provides a wiring delay standard cell that can easily eliminate the timing rule violation that occurs during layout design by arbitrarily adjusting the wiring capacity of the circuit wiring to delay the signal propagation time by a desired time. provide.

本発明に係る１つの態様によれば、多層配線層を有するスタンダードセルと該機能スタンダードセルに隣接して遅延調整を実施する配線遅延用スタンダードセルをそれぞれ少なくとも１つ含む半導体集積回路であって、前記配線遅延用スタンダードセルは、入力および出力信号端子と、入力および出力信号端子の上方に形成された３端子コンデンサとを備え、該３端子コンデンサは、信号配線層を用いて入力および出力信号端子に接続された所定面積を有する中間配線層と、絶縁層を介して中間配線層を挟む接地配線層とを有し、前記入力および出力信号端子と前記３端子コンデンサとが複数配線層を介して接続されていることを特徴とする半導体集積回路を提供することができる。 According to one aspect of the present invention, there is provided a semiconductor integrated circuit including at least one standard cell having a multilayer wiring layer and at least one wiring delay standard cell that performs delay adjustment adjacent to the functional standard cell, The wiring delay standard cell includes input and output signal terminals, and a three-terminal capacitor formed above the input and output signal terminals. The three-terminal capacitor is configured to input and output signal terminals using a signal wiring layer. And a ground wiring layer sandwiching the intermediate wiring layer through an insulating layer, and the input and output signal terminals and the three-terminal capacitor are connected via a plurality of wiring layers. A semiconductor integrated circuit characterized by being connected can be provided.

これにより、残留イダンクタンスの小さい３端子コンデンサをスタンダードセル内に併設し、この半導体集積回路内の電源配線に発生する電源ノイズを効果的に排除して、電源ノイズを低減することができる。また、この３端子コンデンサにより、半導体集積回路装置外部へ放射される、または、外部から半導体集積回路に侵入する電磁波等のノイズ成分を遮蔽するチップシールド効果の高い半導体集積回路を実現することができる。 As a result, a three-terminal capacitor having a small residual inductance is provided in the standard cell, and the power supply noise generated in the power supply wiring in the semiconductor integrated circuit can be effectively eliminated to reduce the power supply noise. Further, with this three-terminal capacitor, it is possible to realize a semiconductor integrated circuit having a high chip shield effect that shields noise components such as electromagnetic waves that are radiated to the outside of the semiconductor integrated circuit device or enter the semiconductor integrated circuit from the outside. .

以下、添付図面を参照して本発明に係る半導体集積回路の実施形態を説明する。以下の実施形態の説明において、理解を容易にするために方向を表す用語（例えば、「上方」、「下方」、「ｘ方向」、「ｙ方向」、または「ｚ方向」等）を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。 Embodiments of a semiconductor integrated circuit according to the present invention will be described below with reference to the accompanying drawings. In the description of the embodiments below, a term indicating a direction (for example, “upward”, “downward”, “x direction”, “y direction”, or “z direction”) is used as appropriate for easy understanding. However, this is for explanation and these terms do not limit the present invention.

（実施形態１）
図１から図５を参照しながら、本発明に係る半導体集積回路の実施形態１について説明する。図１において、この半導体集積回路１は、概略、スタンダードセル領域２と、複数のマクロセル３ａ，３ｂ，３ｃと、これらを包囲する電源リング４および接地リング５と、各リング４，５に電気的に接続されたｙ方向に延びる電源ストラップ６および接地ストラップ７とを有する。また、半導体集積回路１の周縁部において、外部周辺機器（図示せず）から電源供給を受け、または制御信号を送受信するための複数のＩ／Ｏセル８が形成されている。 (Embodiment 1)
A first embodiment of a semiconductor integrated circuit according to the present invention will be described with reference to FIGS. In FIG. 1, this semiconductor integrated circuit 1 is generally electrically connected to a standard cell region 2, a plurality of macro cells 3a, 3b, 3c, a power supply ring 4 and a ground ring 5 surrounding them, and rings 4, 5 respectively. And a power supply strap 6 and a grounding strap 7 extending in the y direction and connected to the. Further, a plurality of I / O cells 8 for receiving power supply from an external peripheral device (not shown) or transmitting / receiving control signals are formed at the peripheral edge of the semiconductor integrated circuit 1.

スタンダードセル領域２は、複数の機能スタンダードセル１０をさらに有する。図２に示すように、各機能スタンダードセル１０は、一般に、電源リング４と電源ストラップ６に接続された電源配線１２と、接地リング５と接地ストラップ７に接続された接地配線１４と、電源配線１２および接地配線１４から電源供給を受ける機能回路素子１６とを有する。さらに、図２で例示したインバータ機能を有する機能スタンダードセル１０は、電源配線１２および接地配線１４の間の半導体基板１８（分かりやすくするために断面ハッチングを省略）に形成されたＰ型トランジスタ領域２２およびＮ型トランジスタ領域２４と、入力および出力信号端子２６，２８とを有する。機能回路素子１６として、他にもＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、またはＮＯＲ回路などが用意されており、機能に応じた入力および出力信号端子が形成される。 The standard cell region 2 further includes a plurality of functional standard cells 10. As shown in FIG. 2, each functional standard cell 10 generally includes a power line 12 connected to the power ring 4 and the power strap 6, a ground line 14 connected to the ground ring 5 and the ground strap 7, and a power line. 12 and a functional circuit element 16 that receives power supply from the ground wiring 14. Further, the functional standard cell 10 having the inverter function illustrated in FIG. 2 has a P-type transistor region 22 formed on the semiconductor substrate 18 (the cross-sectional hatching is omitted for the sake of clarity) between the power supply wiring 12 and the ground wiring 14. And an N-type transistor region 24 and input and output signal terminals 26 and 28. In addition, an AND circuit, a NAND circuit, an OR circuit, a NOR circuit, or the like is prepared as the functional circuit element 16, and input and output signal terminals corresponding to functions are formed.

また、機能スタンダードセル１０は、図３に示すように、例えば、メタル１層（最下層）Ｍ１からメタル６層（最上層）Ｍ６からなる多層配線構造を有し、一般に、図１および図２に示すｘ方向に延びる配線層はメタル奇数層（例えば、メタル１層、メタル３層など）、ｙ方向に延びる配線層はメタル偶数層（例えば、メタル２層、メタル４層など）を優先的に用いて構成される。最上層よりも１層下方にあるメタル５層Ｍ５は、電源リング４および電源ストラップ６に接続されている。また最上層のメタル６層Ｍ６と、最上層よりも２層下方にあるメタル４層Ｍ４は、接地リング５および接地ストラップ７に接続されている。このとき、１２（Ｍ１）も電源リング４および電源ストラップ６に接続するかは、任意に選択する。 Further, as shown in FIG. 3, the functional standard cell 10 has, for example, a multilayer wiring structure composed of a metal 1 layer (lowermost layer) M1 to a metal 6 layer (uppermost layer) M6. The wiring layer extending in the x direction shown in FIG. 2 is given priority to metal odd layers (for example, metal 1 layer, metal 3 layer, etc.), and the wiring layer extending in the y direction is preferential to metal even layers (for example, metal 2 layer, metal 4 layer, etc.) Used to configure. The metal 5 layer M5 located one layer below the uppermost layer is connected to the power supply ring 4 and the power supply strap 6. The uppermost metal 6 layer M6 and the metal 4 layer M4 that is two layers below the uppermost layer are connected to the ground ring 5 and the ground strap 7. At this time, whether 12 (M1) is connected to the power supply ring 4 and the power supply strap 6 is arbitrarily selected.

さらに、図３に示す機能スタンダードセル１０において、メタル５層Ｍ５は、メタル２層Ｍ２からメタル４層Ｍ４とビアホールＶ１からＶ４で構成される電源柱状導電部３０を介して、メタル１層Ｍ１で構成された電源配線１２に電気的に接続されている。同様に、メタル４層Ｍ４は、メタル２層Ｍ２およびメタル３層Ｍ３とビアホールＶ１からＶ３で構成される接地柱状導電部３２を介して、接地配線１４に接続されている。ビアホールＶ１からＶ４は、通常、メタル層と同じ金属で形成され、各メタル層間には、（分かりやすくするために断面ハッチングを省略したが、）ＳｉＯ２などの絶縁層３４が埋設されている。 Further, in the functional standard cell 10 shown in FIG. 3, the metal 5 layer M5 is formed of the metal 1 layer M1 via the power supply columnar conductive portion 30 composed of the metal 2 layer M2 to the metal 4 layer M4 and the via holes V1 to V4. The power supply wiring 12 is electrically connected. Similarly, the metal 4 layer M4 is connected to the ground wiring 14 via the ground columnar conductive portion 32 constituted by the metal 2 layer M2, the metal 3 layer M3, and the via holes V1 to V3. The via holes V1 to V4 are usually formed of the same metal as the metal layer, and an insulating layer 34 such as SiO2 is embedded between each metal layer (although the cross-sectional hatching is omitted for the sake of clarity).

また、メタル４層Ｍ４からメタル６層Ｍ６は、図４（ａ）から図４（ｃ）に示すように、ｘ−ｙ平面上において、機能スタンダードセル１０と実質的に同じ面積を有するように形成されている。こうして構成された図３（ｂ）に示す機能スタンダードセル１０において、電源電圧が供給されるメタル５層Ｍ５と、接地されるメタル４層Ｍ４およびメタル６層Ｍ６が、本発明の３端子コンデンサ３６を構成し、さらに各機能回路素子１６が、電源および接地柱状導電部３０，３２と電源配線１２および接地配線１４とを介して電源供給を受ける。３端子コンデンサ３６は、一般的な２端子コンデンサよりも残留イダンクタンスが小さいことが知られており、これをバイパスコンデンサとして機能スタンダードセル１０に併設することにより、この機能スタンダードセル１０またはその近傍から放射される高周波成分の電源ノイズを効果的に排除して、電源ノイズを低減することができる。 Further, the metal 4 layer M4 to the metal 6 layer M6 have substantially the same area as the functional standard cell 10 on the xy plane, as shown in FIGS. 4 (a) to 4 (c). Is formed. In the functional standard cell 10 shown in FIG. 3B thus configured, the metal 5 layer M5 to which the power supply voltage is supplied, the metal 4 layer M4 and the metal 6 layer M6 to be grounded are the three-terminal capacitor 36 of the present invention. Further, each functional circuit element 16 is supplied with power via the power and ground columnar conductive portions 30 and 32, the power wiring 12 and the ground wiring 14. The three-terminal capacitor 36 is known to have a smaller residual inductance than a general two-terminal capacitor, and by radiating from the functional standard cell 10 or the vicinity thereof by providing it as a bypass capacitor in the functional standard cell 10. It is possible to effectively eliminate the power supply noise of the generated high frequency component and reduce the power supply noise.

また、本発明の３端子コンデンサ３６は、外部からの電源電圧および接地電圧が供給されるＩ／Ｏセル８内に形成することもできる。これにより、半導体集積回路１の周縁部において、電源ノイズが侵入するの防止することができる。 The three-terminal capacitor 36 of the present invention can also be formed in the I / O cell 8 to which an external power supply voltage and ground voltage are supplied. As a result, it is possible to prevent power supply noise from entering the peripheral edge of the semiconductor integrated circuit 1.

好適には、スタンダードセル領域２に形成されるすべての機能スタンダードセル１０が、本発明の３端子コンデンサ３６を有し、接地された最上層のメタル６層は、ｘ−ｙ平面上において、スタンダードセル領域２と実質的に同じ面積を有するように連続的に形成される。このとき、機能スタンダードセル１０から外部へ放射される電源ノイズと、図示しない外部周辺装置からスタンダードセル領域２内に侵入する電源ノイズの両方を遮蔽（シールド）する。このように、一面に形成された接地メタル６層Ｍ６により、半導体集積回路１の内部から外部、および外部から内部に放射される電源ノイズ（電磁波干渉）を極力抑え、チップシールド効果の高い半導体集積回路１を実現することができる。 Preferably, all functional standard cells 10 formed in the standard cell region 2 have the three-terminal capacitor 36 of the present invention, and the grounded uppermost metal 6 layer is the standard on the xy plane. It is formed continuously so as to have substantially the same area as the cell region 2. At this time, both the power supply noise radiated to the outside from the functional standard cell 10 and the power supply noise entering the standard cell region 2 from an external peripheral device (not shown) are shielded (shielded). Thus, the ground metal 6 layer M6 formed on one surface suppresses power source noise (electromagnetic wave interference) radiated from the inside to the outside of the semiconductor integrated circuit 1 and from the outside to the inside as much as possible, and the semiconductor integrated having a high chip shield effect. Circuit 1 can be realized.

択一的には、３端子コンデンサ３６を有する機能スタンダードセル１０をフィラーセル（フィード）などの機能回路素子が形成されない領域（未使用領域）にのみ埋設してもよい。これにより、３端子コンデンサ３６を、電源ノイズから保護したい機能スタンダードセル１０の上方またはこれに隣接する任意の位置に配置することができるので、選択的な領域に限定して、効率よく電源ノイズ対策を講じることができる。 Alternatively, the functional standard cell 10 having the three-terminal capacitor 36 may be embedded only in a region (an unused region) where a functional circuit element such as a filler cell (feed) is not formed. As a result, the three-terminal capacitor 36 can be disposed above or adjacent to the functional standard cell 10 to be protected from power supply noise. Therefore, the power supply noise can be efficiently controlled only in a selective region. Can be taken.

また、メタル層のマイグレーション効果による影響が大きいと考えられる場合、３端子コンデンサ３６を構成するメタル４層Ｍ４からメタル６層Ｍ６に、図５（ａ）から図５（ｃ）に示すようなスロット３８を設けると、なお好ましい。 Further, when it is considered that the influence of the migration effect of the metal layer is large, the slot shown in FIGS. 5A to 5C is formed from the metal 4 layer M4 to the metal 6 layer M6 constituting the three-terminal capacitor 36. It is still more preferable to provide 38.

（実施形態２）
図６から図８を参照しながら、本発明に係る半導体集積回路の実施形態２について説明する。実施形態２の半導体集積回路１は、機能スタンダードセル１０の積層構造以外は実施形態１のそれと同様であるので、重複する内容については説明を省略する。図３（ａ）と図６を対比すると、実施形態２の機能スタンダードセル１０は、接地されたメタル４層Ｍ４の上にＴａ_２Ｏ_５などの高誘電体層４０を有し、この高誘電体層４０の上にメタル４層Ｍ４およびメタル５層Ｍ５とは別のメタル層４２を有する。このメタル層４２は、ビアホール４４を介して、電源電圧が供給されるメタル５層Ｍ５に接続される。こうして構成された実施形態２の機能スタンダードセル１０は、図６に示すように、電源電圧に接続されるメタル５層Ｍ５および接地されるメタル６層Ｍ６の間で形成されたコンデンサと、電源電圧に接続されるメタル層４２と接地されるメタル４層Ｍ４との間で形成されたＭＩＭ（Metal-Insulator-Metal）コンデンサとを有する。このようなＭＩＭコンデンサは、メタル層間に高誘電体層４０を介在していること、メタル４層Ｍ４とメタル層４２の間隔がより短いことに起因して、実施形態１のメタル５層Ｍ５とメタル６層Ｍ６の間で形成されるコンデンサよりも大きい容量を有する。すなわち、実施形態２の半導体集積回路１は、大容量のＭＩＭコンデンサを含む３端子コンデンサ３６を有するので、実施形態１の３端子コンデンサ３６よりも、電源ノイズを排除する機能が高い。 (Embodiment 2)
A second embodiment of the semiconductor integrated circuit according to the present invention will be described with reference to FIGS. Since the semiconductor integrated circuit 1 of the second embodiment is the same as that of the first embodiment except for the stacked structure of the functional standard cells 10, the description of the overlapping contents is omitted. 3A and FIG. 6, the functional standard cell 10 according to the second embodiment has a high dielectric layer 40 such as Ta ₂ O ₅ on the grounded metal 4 layer M4. On the body layer 40, a metal layer 42 different from the metal 4 layer M4 and the metal 5 layer M5 is provided. The metal layer 42 is connected via a via hole 44 to a metal 5 layer M5 to which a power supply voltage is supplied. As shown in FIG. 6, the functional standard cell 10 of the second embodiment configured as described above includes a capacitor formed between the metal 5 layer M5 connected to the power supply voltage and the metal 6 layer M6 grounded, and the power supply voltage. And an MIM (Metal-Insulator-Metal) capacitor formed between the metal layer 42 connected to the ground and the metal 4 layer M4 grounded. Such an MIM capacitor has the metal 5 layer M5 of the first embodiment because the high dielectric layer 40 is interposed between the metal layers and the distance between the metal 4 layer M4 and the metal layer 42 is shorter. It has a larger capacity than the capacitor formed between the metal 6 layers M6. That is, since the semiconductor integrated circuit 1 of the second embodiment includes the three-terminal capacitor 36 including a large-capacity MIM capacitor, the function of eliminating power supply noise is higher than that of the three-terminal capacitor 36 of the first embodiment.

実施形態２のいくつかの変形例について、図７および図８を用いて説明する。図７に示す機能スタンダードセル１０は、メタル５層Ｍ５とメタル６層Ｍ６の間に形成されたＭＩＭコンデンサを含む３端子コンデンサ３６を有する。すなわち、電源電圧に接続されるメタル５層Ｍ５の上にＴａ_２Ｏ_５などの高誘電体層４６が積層され、この高誘電体層４６の上に別のメタル層４８が形成される。このメタル層４８は、ビアホール５０を介して、接地電圧が供給されるメタル６層Ｍ６に接続される。こうして、図７に示す機能スタンダードセル１０も同様に、電源ノイズを排除する機能が高いＭＩＭコンデンサ含む３端子コンデンサ３６を備える。 Several modified examples of the second embodiment will be described with reference to FIGS. The functional standard cell 10 shown in FIG. 7 has a three-terminal capacitor 36 including an MIM capacitor formed between the metal 5 layer M5 and the metal 6 layer M6. That is, a high dielectric layer 46 such as Ta ₂ O ₅ is laminated on the metal 5 layer M 5 connected to the power supply voltage, and another metal layer 48 is formed on the high dielectric layer 46. This metal layer 48 is connected via a via hole 50 to a metal 6 layer M6 to which a ground voltage is supplied. Thus, the functional standard cell 10 shown in FIG. 7 similarly includes the three-terminal capacitor 36 including the MIM capacitor having a high function of eliminating power supply noise.

さらに好適には、図８に示すように、ＭＩＭコンデンサをメタル４層Ｍ４およびメタル５層Ｍ５の間と、メタル５層Ｍ５およびメタル６層Ｍ６の間とに積層してもよい。このように構成されたＭＩＭ３端子コンデンサ３６を有する機能スタンダードセル１０は、電源ノイズを排除する機能がさらに高い。 More preferably, as shown in FIG. 8, MIM capacitors may be stacked between the metal 4 layer M4 and the metal 5 layer M5 and between the metal 5 layer M5 and the metal 6 layer M6. The functional standard cell 10 having the MIM three-terminal capacitor 36 configured as described above has a higher function of eliminating power supply noise.

（実施形態３）
図９および図１０を参照しながら、本発明に係る半導体集積回路の実施形態３について説明する。実施形態３の半導体集積回路１は、機能スタンダードセル１０の積層構造以外は実施形態２のそれと同様であるので、重複する内容については説明を省略する。実施形態３の機能スタンダードセル１０は、接地されたメタル４層Ｍ４の上に積層されたＴａ_２Ｏ_５などの高誘電体層５２と、この高誘電体層５２の上に形成されたメタル４層Ｍ４およびメタル５層Ｍ５とは別のメタル層５４とを有する。メタル５層Ｍ５は、電源電圧に接続される電源領域５６、接地された接地領域５８、および配線領域６０からなる３つの領域に分断されている。電源領域５６と配線領域６０は、それぞれ、ビアホール６２，６４を介してメタル層５４に接続されている。 (Embodiment 3)
A third embodiment of the semiconductor integrated circuit according to the present invention will be described with reference to FIGS. Since the semiconductor integrated circuit 1 of the third embodiment is the same as that of the second embodiment except for the stacked structure of the functional standard cells 10, the description of the overlapping contents is omitted. The functional standard cell 10 of Embodiment 3 includes a high dielectric layer 52 such as Ta ₂ O ₅ laminated on a grounded metal 4 layer M4, and a metal 4 formed on the high dielectric layer 52. The metal layer 54 is different from the layer M4 and the metal 5 layer M5. The metal 5 layer M5 is divided into three regions including a power source region 56 connected to a power source voltage, a grounded ground region 58, and a wiring region 60. The power supply region 56 and the wiring region 60 are connected to the metal layer 54 via via holes 62 and 64, respectively.

これにより、機能スタンダードセル１０の機能回路素子１６は、電源領域５６、メタル層５４、配線領域６０、ビアホール６２，６４、および電源柱状導電部３０を介して電源電圧に接続され、同様に、メタル４層Ｍ４および接地柱状導電部３２を介して接地される。一方、接地されたメタル４層Ｍ４とメタル層５４の間にＭＩＭコンデンサが形成され、メタル５層Ｍ５の接地領域５８とメタル層５４の間に別のコンデンサが形成される。こうして、実施形態２と同様、電源ノイズを排除する機能が高いＭＩＭコンデンサ含む３端子コンデンサ３６を有する機能スタンダードセル１０を実現することができる。 As a result, the functional circuit element 16 of the functional standard cell 10 is connected to the power supply voltage via the power supply region 56, the metal layer 54, the wiring region 60, the via holes 62 and 64, and the power supply columnar conductive portion 30, and similarly It is grounded through the four layers M4 and the grounding columnar conductive portion 32. On the other hand, an MIM capacitor is formed between the grounded metal 4 layer M4 and the metal layer 54, and another capacitor is formed between the ground region 58 of the metal 5 layer M5 and the metal layer 54. Thus, as in the second embodiment, the functional standard cell 10 having the three-terminal capacitor 36 including the MIM capacitor having a high function of eliminating power supply noise can be realized.

（実施形態４）
図１１から図１５を参照しながら、本発明に係る半導体集積回路の実施形態４について説明する。実施形態４の半導体集積回路１は、スタンダードセル領域２において、複数の機能スタンダードセル１０に加えて、少なくとも１つの配線遅延用スタンダードセル７０が形成される点を除いて、実施形態１のそれと同様に構成されているので、以下、配線遅延用スタンダードセル７０について詳細に説明する。配線遅延用スタンダードセル７０は、実施形態１の機能スタンダードセル１０と同様、メタル１層Ｍ１からメタル６層Ｍ６を含む多層配線構造を有する。図１１（ａ）に示す配線遅延用スタンダードセル７０において、例えば、一対のメタル１層Ｍ１の上に入出力端子７２，７４が形成されている。また、図１２（ａ）に示すように、メタル３層Ｍ３およびメタル４層Ｍ４とビアホールＶ２からＶ４により形成された柱状導電部７６，７８がメタル２層Ｍ２とメタル５層Ｍ５を接続している。こうして、メタル５層Ｍ５と、対向するメタル４層Ｍ４およびメタル６層Ｍ６は、図１２（ｂ）のような等価回路を有する３端子コンデンサ８０を構成する。ここで、接地されたメタル４層Ｍ４とメタル６層Ｍ６（接地配線層）の中間に配置されたメタル５層Ｍ５を中間配線層８２という。本例では、メタル４層Ｍ４およびメタル６層Ｍ６は、接地配線層としたが、これは限定される限りでない。 (Embodiment 4)
A fourth embodiment of the semiconductor integrated circuit according to the present invention will be described with reference to FIGS. The semiconductor integrated circuit 1 according to the fourth embodiment is the same as that according to the first embodiment except that at least one wiring delay standard cell 70 is formed in addition to the plurality of functional standard cells 10 in the standard cell region 2. The wiring delay standard cell 70 will be described in detail below. Similar to the functional standard cell 10 of the first embodiment, the wiring delay standard cell 70 has a multilayer wiring structure including the metal 1 layer M1 to the metal 6 layer M6. In the wiring delay standard cell 70 shown in FIG. 11A, for example, input / output terminals 72 and 74 are formed on a pair of metal 1 layers M1. Further, as shown in FIG. 12A, columnar conductive portions 76 and 78 formed by the metal 3 layer M3 and the metal 4 layer M4 and the via holes V2 to V4 connect the metal 2 layer M2 and the metal 5 layer M5. Yes. Thus, the metal 5 layer M5, the opposed metal 4 layer M4 and metal 6 layer M6 constitute a three-terminal capacitor 80 having an equivalent circuit as shown in FIG. Here, the metal 5 layer M5 disposed between the grounded metal 4 layer M4 and the metal 6 layer M6 (ground wiring layer) is referred to as an intermediate wiring layer 82. In this example, the metal 4 layer M4 and the metal 6 layer M6 are ground wiring layers, but this is not limited.

こうして構成された３端子コンデンサ８０を、各機能スタンダードセル１０を配線する回路配線レイアウトに付加することにより、付加された回路配線の配線容量を増やすことができる。一般に、回路配線の配線容量が増えると、この配線容量に応じて、機能スタンダードセル１０間の配線を伝播する信号が遅延する。これを積極的に利用して、特定の配線を伝播する信号を任意の時間だけ意図的に遅らせることにより、配線レイアウト設計において、各配線に生じるタイミングのずれを調整して、半導体集積回路１全体のタイミングルール違反を解消することができる。このとき、図１１（ｂ）に示す中間配線層８２のｘ−ｙ平面における面積を任意に変えることにより、回路配線の容量を任意に選択し、伝播信号の遅延時間を所望する時間だけ遅らせることができる。 By adding the thus configured three-terminal capacitor 80 to the circuit wiring layout for wiring each functional standard cell 10, the wiring capacity of the added circuit wiring can be increased. In general, when the wiring capacity of the circuit wiring increases, a signal propagating through the wiring between the functional standard cells 10 is delayed according to the wiring capacity. By actively utilizing this and intentionally delaying a signal propagating through a specific wiring by an arbitrary time, the timing shift generated in each wiring is adjusted in the wiring layout design, and the entire semiconductor integrated circuit 1 The timing rule violation can be resolved. At this time, by arbitrarily changing the area in the xy plane of the intermediate wiring layer 82 shown in FIG. 11B, the capacity of the circuit wiring is arbitrarily selected, and the delay time of the propagation signal is delayed by a desired time. Can do.

ここで、図１３に示すフローチャートを参照しながら、自動配置配線ツールを用いて半導体集積回路１を配置配線する方法について説明する。まず、自動配置配線ツールは、ステップＳＴ０１において、ネットリスト、セルライブラリ、および制御情報メモリから、それぞれ、ネットリスト情報、スタンダードセルやマクロセルのレイアウト情報、遅延情報、および消費電力情報などの属性情報、およびユーザにより指定可能な配置制約情報および配線制約情報を読み込む。 Here, a method for placing and routing the semiconductor integrated circuit 1 using an automatic placement and routing tool will be described with reference to the flowchart shown in FIG. First, in step ST01, the automatic placement and routing tool extracts attribute information such as netlist information, standard cell and macrocell layout information, delay information, and power consumption information from the netlist, cell library, and control information memory, respectively. Also, placement constraint information and wiring constraint information that can be specified by the user are read.

ステップＳＴ０２において、自動配置配線ツールは、ネットリストに基づき、スタンダードセルおよびマクロセルを最適化された位置に配置し、ステップＳＴ０３において、半導体集積回路が所望の論理回路を構成するように、各機能スタンダードセル１０の入出力端子２６，２８を配線する。 In step ST02, the automatic placement and routing tool arranges standard cells and macrocells at optimized positions based on the net list, and in step ST03, each functional standard is configured so that the semiconductor integrated circuit forms a desired logic circuit. The input / output terminals 26 and 28 of the cell 10 are wired.

ステップＳＴ０４において、自動配置配線ツールは、配線されたすべての回路配線において、タイミングルール違反が生じるかどうかを判断する。タイミングルールを満足しない回路配線が確認されたとき（ＹＥＳの場合）、自動配置配線ツールは、ステップＳＴ０５において、タイミングルール違反が生じた回路配線において、信号が伝わる時間をどの程度遅らせるべきか、すなわち信号遅延時間を計算する。次に、この信号遅延時間に基づいて、回路配線に付加すべき配線容量値が求められ、図１１および図１２に示す配置遅延用スタンダードセル７０の中間配線層８２の面積が決定される。 In step ST04, the automatic placement and routing tool determines whether or not a timing rule violation occurs in all wired circuit wirings. When the circuit wiring that does not satisfy the timing rule is confirmed (in the case of YES), the automatic placement and routing tool determines in step ST05 how much the signal transmission time should be delayed in the circuit wiring that has violated the timing rule. Calculate the signal delay time. Next, based on this signal delay time, the wiring capacitance value to be added to the circuit wiring is obtained, and the area of the intermediate wiring layer 82 of the placement delay standard cell 70 shown in FIGS. 11 and 12 is determined.

ただし、上述のように、この配置遅延用スタンダードセル７０を用いて、特定の配線を伝播する信号を所望時間だけ遅らせるとき、自動配置配線ツールは、配置遅延用スタンダードセル７０の入力および入出力端子７２，７４がメタル５層Ｍ５を介して短絡しているので、これらの端子を同一の端子として認識してしまい、これらの端子を回路配線レイアウトに組み込むことができない。 However, as described above, when the placement delay standard cell 70 is used to delay a signal propagating a specific wiring by a desired time, the automatic placement and routing tool uses the input and input / output terminals of the placement delay standard cell 70. Since 72 and 74 are short-circuited via the metal 5 layer M5, these terminals are recognized as the same terminals, and these terminals cannot be incorporated into the circuit wiring layout.

そこで、ステップＳＴ０５において、自動配置配線ツールは、配置遅延用スタンダードセル７０（以下、「確定的な配置遅延用スタンダードセル」という。）の代わりに、暫定的な配線遅延用スタンダードセル８４を形成する。一方で、追加すべき配線遅延用スタンダードセルをネットリストに適時追加する。 Therefore, in step ST05, the automatic placement and routing tool forms a temporary wiring delay standard cell 84 instead of the placement delay standard cell 70 (hereinafter referred to as “deterministic placement delay standard cell”). . On the other hand, a wiring delay standard cell to be added is added to the net list in a timely manner.

図１４（ｂ）および図１５に示す暫定的な配線遅延用スタンダードセル８４において、メタル５層Ｍ５は、中間配線層８２を構成する代わりに、ｘ−ｙ平面のほぼ中央で、第１および第２の中間領域８６，８８からなる２つの領域に分断されている。第１および第２の中間領域８６，８８は、わずかに離間して電気的に絶縁している。 In the provisional wiring delay standard cell 84 shown in FIG. 14B and FIG. 15, the metal 5 layer M5 is formed at the first and first points in the approximate center of the xy plane instead of forming the intermediate wiring layer 82. It is divided into two regions consisting of two intermediate regions 86 and 88. The first and second intermediate regions 86, 88 are electrically isolated slightly spaced apart.

そして、自動配置配線ツールは、ステップＳＴ０２に戻って、この暫定的な配線遅延用スタンダードセル８４を適当な位置に配置する。 The automatic placement and routing tool returns to step ST02 and places the temporary wiring delay standard cell 84 at an appropriate position.

ステップＳＴ０３において、自動配置配線ツールは、ステップＳＴ０２で配置された暫定的な配線遅延用スタンダードセル８４を含めて、あらためて回路配線を配線する。 In step ST03, the automatic placement and routing tool reroutes the circuit wiring including the provisional wiring delay standard cell 84 arranged in step ST02.

ステップＳＴ０５において、タイミングルール違反が確認されなくなるまで（ＮＯとなるまで）、ステップＳＴ０２からステップＳＴ０６を反復する。 In step ST05, steps ST02 to ST06 are repeated until no timing rule violation is confirmed (NO).

ステップＳＴ０７において、すべての暫定的な配置遅延用スタンダードセル８４を、確定的な配置遅延用スタンダードセル７０と置換することにより、第１および第２の中間領域８６，８８を連結して、配置配線プロセスを完了する。 In step ST07, all temporary placement delay standard cells 84 are replaced with definitive placement delay standard cells 70, thereby connecting the first and second intermediate regions 86 and 88, and placement and routing. Complete the process.

このように、本発明の３端子コンデンサ８０を有する配置遅延用スタンダードセル７０を用いて、配線遅延を付加することにより、半導体集積回路のレイアウト設計時に生じるタイミングルール違反を、容易に解消することができる。 As described above, by adding the wiring delay using the placement delay standard cell 70 having the three-terminal capacitor 80 of the present invention, it is possible to easily eliminate the timing rule violation that occurs during the layout design of the semiconductor integrated circuit. it can.

図１は、本発明に係る実施形態１の半導体集積回路の平面図である。FIG. 1 is a plan view of a semiconductor integrated circuit according to Embodiment 1 of the present invention. 図２（ａ）は、実施形態１の機能スタンダードセルからメタル１層よりも上方の配線層を取り除いたときの平面図で、図２（ｂ）は、実施形態１の機能スタンダードセルの平面図である。2A is a plan view when the wiring layer above the metal 1 layer is removed from the functional standard cell of the first embodiment, and FIG. 2B is a plan view of the functional standard cell of the first embodiment. It is. 図３（ａ）は、図２のIIIＡ−IIIＡ線から見たときの実施形態１の機能スタンダードセルの断面図で、図３（ｂ）は、その等価回路図である。3A is a cross-sectional view of the functional standard cell of the first embodiment when viewed from the line IIIA-IIIA in FIG. 2, and FIG. 3B is an equivalent circuit diagram thereof. 図４（ａ）、図４（ｂ）、および図４（ｃ）は、それぞれ、メタル４層、メタル５層、およびメタル６層の平面図である。4 (a), 4 (b), and 4 (c) are plan views of a metal 4 layer, a metal 5 layer, and a metal 6 layer, respectively. 図５（ａ）、図５（ｂ）、および図５（ｃ）は、それぞれ、メタル４層と、マイグレーション対策を施したスロットを有するメタル５層およびメタル６層の平面図である。FIG. 5A, FIG. 5B, and FIG. 5C are plan views of a metal 4 layer and a metal 5 layer and a metal 6 layer that have slots that are subjected to migration countermeasures, respectively. 図６は、実施形態２の機能スタンダードセルの断面図であって、図３（ａ）と同様の断面図である。FIG. 6 is a cross-sectional view of the functional standard cell according to the second embodiment, and is the same cross-sectional view as FIG. 図７は、実施形態２の変形例による機能スタンダードセルの断面図であつて、図３（ａ）と同様の断面図である。FIG. 7 is a cross-sectional view of a functional standard cell according to a modification of the second embodiment, and is the same cross-sectional view as FIG. 図８は、実施形態２のさらに別の変形例による機能スタンダードセルの断面図であって、図３（ａ）と同様の断面図である。FIG. 8 is a cross-sectional view of a functional standard cell according to still another modification of the second embodiment, and is the same cross-sectional view as FIG. 図９（ａ）は、実施形態３の機能スタンダードセルの平面図で、図９（ｂ）はメタル４層と金属層を示す平面図である。FIG. 9A is a plan view of a functional standard cell according to the third embodiment, and FIG. 9B is a plan view showing a metal 4 layer and a metal layer. 図１０は、図９のＸ−Ｘ線から見た機能スタンダードセルの断面図である。FIG. 10 is a cross-sectional view of the functional standard cell as viewed from line XX in FIG. 図１１（ａ）は、実施形態４の確定的な配線遅延用スタンダードセルからメタル２層よりも上方の配線層を取り除いたときの平面図で、図１１（ｂ）は、実施形態４の確定的な配線遅延用スタンダードセルの平面図である。FIG. 11A is a plan view when the wiring layer above the metal 2 layer is removed from the deterministic wiring delay standard cell of the fourth embodiment, and FIG. FIG. 6 is a plan view of a typical wiring delay standard cell. 図１２（ａ）は、図１１（ｂ）のＸII−ＸII線から見た確定的な配線遅延用スタンダードセルの断面図で、図１２（ｂ）は、その等価回路図である。FIG. 12A is a cross-sectional view of a definite wiring delay standard cell viewed from the XII-XII line of FIG. 11B, and FIG. 12B is an equivalent circuit diagram thereof. 図１３は、実施形態４の配線遅延用スタンダードセルを配置配線するための方法を示すフローチャートである。FIG. 13 is a flowchart illustrating a method for arranging and wiring the wiring delay standard cell according to the fourth embodiment. 図１４（ａ）は、実施形態４の暫定的な配線遅延用スタンダードセルからメタル２層よりも上方の配線層を取り除いたときの平面図で、図１４（ｂ）は、実施形態４の暫定的な配線遅延用スタンダードセルの平面図である。FIG. 14A is a plan view of the provisional wiring delay standard cell of the fourth embodiment when the wiring layer above the metal 2 layer is removed, and FIG. 14B is the provisional of the fourth embodiment. FIG. 6 is a plan view of a typical wiring delay standard cell. 図１５は、図１４（ｂ）のＸＶ−ＸＶ線から見た暫定的な配線遅延用スタンダードセルの断面図である。FIG. 15 is a cross-sectional view of the provisional wiring delay standard cell as viewed from line XV-XV in FIG. 図１６は、従来のバイパスコンデンサのを含む等価回路図である。FIG. 16 is an equivalent circuit diagram including a conventional bypass capacitor. 図１７は、従来のゲート容量を含む半導体集積回路の平面図である。FIG. 17 is a plan view of a semiconductor integrated circuit including a conventional gate capacitor. 図１８は、図１７のＸVIII−ＸVIII線から見た暫定的な配線遅延用スタンダードセルの断面図である。18 is a cross-sectional view of the provisional wiring delay standard cell as seen from the line XVIII-XVIII in FIG.

Explanation of symbols

１…半導体集積回路１、２…スタンダードセル領域、３ａ，３ｂ，３ｃ…マクロセル、４…電源リング、５…接地リング５、６…電源ストラップ、７…接地ストラップ、８…Ｉ／Ｏセル、１０…機能スタンダードセル、１２…電源配線、１４…接地配線、１６…機能回路素子、２２…Ｐ型トランジスタ領域、２４…Ｎ型トランジスタ領域、２６…入力信号端子、２８…出力信号端子、Ｍ１〜Ｍ６…メタル層、Ｖ１〜Ｖ６…ビアホール、３０…電源柱状導電部、３２…接地柱状導電部、３４…絶縁層、３６…３端子コンデンサ、３８…スロット、４０…高誘電体層、４２，４８，５４…メタル層、４４…ビアホール、５２…高誘電体層、５６…電源領域、５８…接地領域、６０…配線領域、６２，６４…ビアホール、７０…配線遅延用スタンダードセル、７２，７４…入出力端子、７６，７８…柱状導電部、８０…３端子コンデンサ、８２…中間配線層、８４…暫定的な配線遅延用スタンダードセル、８６…第１の中間領域、８８…第２の中間領域。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor integrated circuit 1, 2 ... Standard cell area | region, 3a, 3b, 3c ... Macro cell, 4 ... Power supply ring, 5 ... Grounding ring 5, 6 ... Power supply strap, 7 ... Grounding strap, 8 ... I / O cell, 10 ... Functional standard cell, 12 ... Power supply wiring, 14 ... Ground wiring, 16 ... Functional circuit element, 22 ... P-type transistor region, 24 ... N-type transistor region, 26 ... Input signal terminal, 28 ... Output signal terminal, M1 to M6 ... Metal layer, V1 to V6 ... Via hole, 30 ... Power supply columnar conductive portion, 32 ... Ground columnar conductive portion, 34 ... Insulating layer, 36 ... 3-terminal capacitor, 38 ... Slot, 40 ... High dielectric layer, 42,48, 54 ... metal layer, 44 ... via hole, 52 ... high dielectric layer, 56 ... power supply region, 58 ... ground region, 60 ... wiring region, 62,64 ... via hole, 70 ... wiring delay stander Docell, 72, 74 ... I / O terminal, 76, 78 ... Columnar conductive part, 80 ... Three-terminal capacitor, 82 ... Intermediate wiring layer, 84 ... Temporary wiring delay standard cell, 86 ... First intermediate region, 88 ... second intermediate region.

Claims

A semiconductor integrated circuit including at least one standard cell having a multilayer wiring layer and at least one wiring delay standard cell that performs delay adjustment adjacent to the functional standard cell, wherein the wiring delay standard cell includes an input and an output A signal terminal and a three-terminal capacitor formed above the input and output signal terminals, the three-terminal capacitor having a predetermined area connected to the input and output signal terminals using the signal wiring layer And a ground wiring layer sandwiching an intermediate wiring layer via an insulating layer, and the input and output signal terminals and the three-terminal capacitor are connected via a plurality of wiring layers circuit.

A semiconductor integrated circuit including a wiring delay standard cell having a multilayer wiring layer,
The standard cell for wiring delay is
An input signal terminal and an output signal terminal formed of a wiring layer on the same plane;
Connected to the input signal terminal and the output signal terminal, the input side and the output side columnar conductive portion formed by laminating a plurality of wiring layers in the vertical direction;
An intermediate wiring layer connected to the input side and output side columnar conductive parts;
A pair of opposing wiring layers facing the intermediate wiring layer via an insulating layer,
One of the intermediate wiring layer and the pair of opposing wiring layers is connected to a power supply potential, and the other is connected to a ground potential to constitute a three-terminal capacitor.