JP4497737B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP4497737B2
JP4497737B2 JP2001068254A JP2001068254A JP4497737B2 JP 4497737 B2 JP4497737 B2 JP 4497737B2 JP 2001068254 A JP2001068254 A JP 2001068254A JP 2001068254 A JP2001068254 A JP 2001068254A JP 4497737 B2 JP4497737 B2 JP 4497737B2
Authority
JP
Japan
Prior art keywords
semiconductor wafer
protective tape
semiconductor
wafer
tape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001068254A
Other languages
Japanese (ja)
Other versions
JP2002270676A (en
Inventor
春男 天田
延秋 ▲高▼橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2001068254A priority Critical patent/JP4497737B2/en
Publication of JP2002270676A publication Critical patent/JP2002270676A/en
Application granted granted Critical
Publication of JP4497737B2 publication Critical patent/JP4497737B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、半導体素子を含む集積回路が作り込まれた半導体ウエハを薄仕上げ加工する技術および薄仕上げ加工した半導体ウエハの裏面に金属膜を形成する技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の製造方法として、第一の主面（以下、半導体素子形成面という。）に半導体素子を含む集積回路が形成された半導体ウエハを製造する前工程と、半導体ウエハの半導体素子形成面と反対側の第二の主面（以下、裏面という。）を薄仕上げ処理する裏面処理工程と、この裏面に金属膜を形成する金属膜形成工程と、半導体ウエハを半導体チップに分断するダイシング工程とを備えている半導体装置の製造方法がある。
【０００３】
最近、ＩＣカードに代表されるように、薄型パッケージに半導体装置（半導体チップ）を実装することが要求されており、裏面メタル膜（裏面電極）付き半導体装置においても、厚さが１００μｍ以下の薄型の半導体チップが要求されている。薄型の半導体装置を製造するための半導体装置の製造技術を述べている文献として、例えば、特開２０００−２６０７４０号公報（以下、文献１という。）、特開平５−８２４９２号公報（以下、文献２という。）や特開平１０−９２７７８号公報（以下、文献３という。）がある。
【０００４】
文献１は半導体ウエハ裏面研削加工時に付着した研削屑等のウエハ付着異物を除去する洗浄装置に関するものである。具体的には、研削薄仕上げされた半導体ウエハを半導体ウエハ径より大きい第一のブラシ手段と第二のブラシ手段とによって挟み込んだ状態で、半導体ウエハ表裏面と半導体ウエハ外周側面をブラシ洗浄し、半導体ウエハ表裏面と半導体ウエハ外周側面に付着した研削屑等のウエハ付着異物の除去を狙ったものである。
【０００５】
文献２は半導体ウエハ薄仕上げ裏面研削加工時に半導体素子形成面を保護する研削表面保護用粘着テープの剥離性と、粘着テープ剥離時に半導体ウエハに付着する付着異物数の低減方法とに関するものである。具体的には、研削表面保護用粘着テープに用いる粘着剤の粘着力を１００〜 ３００（ｇ／２５ｍｍ）に抑え、半導体ウエハ裏面研削加工後に剥離する研削表面保護用粘着テープの剥離性を容易にし、半導体ウエハへのテープ粘着剤残り等のウエハ付着異物数低減を狙ったものである。
【０００６】
文献３は半導体ウエハ裏面薄仕上げ加工後に半導体基板裏面から電極を引き出す必要のある半導体装置の製造方法に関するものであり、特に、半導体ウエハ径が大口径化し半導体ウエハ仕上げ厚さが１００μｍ以下に薄型化した際に発生するウエハ割れや欠け発生を防止する方法に関するものである。具体的には、半導体ウエハ裏面に金属電極膜を蒸着後、その裏面電極膜に電気伝導性粘着テープを貼り付け、この電気伝導性テープを貼り付けた状態で半導体ウエハを半導体チップサイズにダイシングし、さらに、ダイボンディング（半導体チップの組立）を実行することを特徴とするものである。この電気伝導性粘着テープを貼り付けた状態で、１００μｍ以下に薄型化した半導体ウエハをハンドリングし、半導体ウエハの割れ欠けを防止することを狙ったものである。
【０００７】
【発明が解決しようとする課題】
前記の文献１に記載された半導体ウエハ裏面研削方法は、研削表面保護用粘着テープを半導体ウエハ主面に貼り付け状態で、薄仕上げ研削加工した半導体ウエハをブラシ洗浄する方法であり、半導体ウエハ裏面研削時に研削表面保護用粘着テープに食込み付着した異物は除去できないことを発明者は見出した。
【０００８】
前記の文献２は半導体ウエハ主面から研削表面保護用粘着テープを剥離する際に粘着テープから半導体ウエハに転写付着するテープ粘着剤等の付着異物を低減する方法であるが、１００μｍ厚以下に薄仕上げ研削された剛性の小さい半導体ウエハから研削表面保護用粘着テープを機械的に剥離（強粘着テープを研削表面保護用粘着テープに貼り付け引っ張り剥離）すると、半導体ウエハの機械的強度が耐えられなくなり、局所的なウエハクラックやウエハ割れが生じることを発明者は見出した。
【０００９】
前記の文献３の半導体装置製造方法は薄型化された半導体ウエハ裏面に金属電極膜を蒸着する処理工程から、ダイシングする工程の間のみは、電気伝導性粘着テープを貼り付けた状態で、薄型化された半導体ウエハをハンドリングすることができる。しかし、半導体ウエハ裏面薄仕上げ研削加工（研削表面保護粘着テープ剥離）後から半導体ウエハ裏面電極形成処理工程までは、薄仕上げされた半導体ウエハに保護テープを貼り付けない状態で、半導体ウエハをハンドリング必要がある。この結果、半導体ウエハが１００μｍ以下に薄型化されると、半導体ウエハをハンドリングする際に、半導体ウエハに作用する局所的な力により、半導体ウエハに局所クラックや割れが生じることを発明者は確認した。
【００１０】
本発明の目的は、半導体ウエハに割れや欠けを発生させることなく、かつ、半導体ウエハ付着異物の少ないクリーンな状態で半導体ウエハを薄仕上げ加工することができる半導体装置の製造方法を提供することにある。
【００１１】
本発明の他の目的は、薄型化された半導体ウエハに割れや欠けを発生させることなく、クリーンな状態で薄型化された半導体ウエハ裏面に金属膜を形成することができる半導体装置の製造方法を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、次の通りである。
【００１４】
すなわち、第一の主面に半導体素子を含む集積回路が形成された半導体ウエハを製造する前工程と、半導体ウエハの前記第一の主面に各層毎に剥離可能な二層構造以上の保護部材を貼り付ける保護部材貼付工程と、半導体ウエハの前記第一の主面と反対側の第二の主面を処理する裏面処理工程と、少なくとも一層を残した状態で前記保護部材を除去する保護部材除去工程とを備えていることを特徴とする。
【００１５】
前記した手段によれば、半導体ウエハの第一の主面に各層毎に剥離可能な二層構造以上の保護部材を貼り付けた状態で、半導体ウエハの第二の主面を薄仕上げ加工することができる。保護部材を貼り付けた状態で、半導体ウエハを薄仕上げ加工できることから、常に、保護部材により補強しながら、半導体ウエハを薄仕上げ加工やハンドリングすることができる。この結果、半導体ウエハ薄仕上げ加工時やハンドリング時に、半導体ウエハの反りや撓み変形量を低減することができ、かつ、半導体ウエハの剛性向上が図れることから、半導体ウエハに割れや欠けを発生させることなく、半導体ウエハを薄仕上げ加工することができる。さらに、半導体ウエハ薄仕上げ加工後に、半導体ウエハ主面に貼り付けられた、二層構造以上の保護部材の上層部保護部材を剥離することから、半導体ウエハ薄仕上げ加工処理時に、保護部材に付着した異物（研削加工屑、研磨加工屑、ウエットエッチング付着異物等）を上層部保護部材ごと除去することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
本実施の形態に係る半導体装置の製造方法においては、説明を理解し易くするために、直径２００ｍｍの半導体ウエハを８０μｍ厚に薄仕上げし、半導体ウエハの裏面に金（Ａｕ）膜を約１０００ｎｍ厚さに成膜する場合を具体例として説明する。
【００１８】
図１は本発明の一実施の形態である半導体装置の製造方法を示す工程図であり、図２以降は各工程を説明する各説明図である。以下、図１に示されている工程図に沿って本実施の形態に係る半導体装置の製造方法を説明する。
【００１９】
図１に示された前工程１においては、図２（ａ）に示されているように、シリコン等の半導体からなるブランクウエハＷの一主面に半導体素子を含む集積回路が作り込まれる。すなわち、半導体素子を含む集積回路が作り込まれた半導体素子形成面２１を有する半導体ウエハ２０が製造される。
【００２０】
図１に示された耐熱性保護テープ貼付工程２においては、図２（ｂ）に示されているように、以降の各処理工程の処理温度に耐える耐熱性保護テープ２２が半導体ウエハ２０の半導体素子形成面２１の上に貼り付けられる。
【００２１】
図１に示された熱収縮性保護テープ貼付工程３においては、図２（ｃ）に示されているように、８０℃以上の温度の水が作用すると熱収縮する熱収縮性保護テープ２３が耐熱性保護テープ２２の上に貼り付けられる。
【００２２】
図１に示された半導体ウエハ裏面研削工程４においては、図３に示されているように、半導体ウエハ２０の半導体素子形成面２１と反対側の主面である裏面２４が半導体ウエハ裏面研削装置３０によって研削される。
【００２３】
図３に示されているように、半導体ウエハ裏面研削装置３０は半導体ウエハ２０を真空吸着保持して回転する真空吸着テーブル３１と、真空吸着テーブル３１に対向して水平移動しながら回転される研削砥石３２とを備えている。半導体ウエハ２０の裏面２４の研削に際して、半導体ウエハ２０の半導体素子形成面２１に貼り付けられた熱収縮性保護テープ２３が真空吸着テーブル３１に真空吸着される。真空吸着テーブル３１は毎分５０〜２００回転で回転される。研削砥石３２としてはメッシュが＃４００〜＃２０００の砥石が使用され、研削砥石３２は毎分４０００〜６０００回転で回転される。
【００２４】
図１に示された半導体ウエハ裏面ウエットエッチング処理工程５においては、図４に示されているように、薄仕上げ加工された半導体ウエハ（以下、薄仕上げウエハという。）２５の研削面２６がスピンエッチング装置４０によってウエットエッチング処理される。このウエットエッチング処理により、半導体ウエハ裏面研削工程４によって薄仕上げウエハ２５の研削面２６に形成された研削加工歪層（図示せず）が除去される。
【００２５】
図４に示されているように、スピンエッチング装置４０は薄仕上げウエハ２５を真空吸着保持して回転するスピンヘッド４１と、スピンヘッド４１に対向して水平移動しながらエッチング液４３を供給するエッチング液供給ノズル４２とを備えている。薄仕上げウエハ２５の研削面２６のウエットエッチング処理に際して、研削面２６側が上向きにされて薄仕上げウエハ２５の半導体素子形成面２１に貼り付けられた熱収縮性保護テープ２３がスピンヘッド４１に真空吸着保持される。スピンヘッド４１は毎分３００〜１５００回転で回転される。例えば、エッチング液４３としては、シリコンウエハの場合には弗酸と硝酸との混酸が使用される。エッチング液４３は回転する薄仕上げウエハ２５に対して水平移動するノズル４２から薄仕上げウエハ２５の研削面２６の上に供給される。このようにして薄仕上げウエハ２５の研削面２６に回転させながら供給されるエッチング液４３によって薄仕上げウエハ２５の研削面２６がウエットエッチング処理されることにより、薄仕上げウエハ２５の研削面２６の研削加工歪層が除去され、エッチング処理面２７（図５参照）が形成される。
【００２６】
図１に示された熱収縮性保護テープ除去工程６においては、図５に示されているように、熱収縮性保護テープ２３が熱収縮性保護テープ除去装置５０によって除去される。
【００２７】
図５に示されているように、熱収縮性保護テープ除去装置５０は薄仕上げウエハ２５を真空吸着保持して回転するスピンチャック５１と、スピンチャック５１に対向して水平移動しながら温水５３を供給するノズル５２とを備えている。熱収縮性保護テープ２３の除去に際して、熱収縮性保護テープ２３が上に向けられた状態で、薄仕上げウエハ２５のエッチング処理面２７がスピンチャック５１に真空吸着保持される。スピンチャック５１は毎分１００〜１５００回転で回転される。温水５３としては８０〜９０℃の純水が使用される。温水５３は回転する薄仕上げウエハ２５に対して水平移動するノズル５２から熱収縮性保護テープ２３の上に供給される。このようにして温水５３が供給されると、図５に示されているように、熱収縮性保護テープ２３は回転中心に向かって熱収縮するため、熱収縮性保護テープ２３の周辺部が耐熱性保護テープ２２の上から剥離する。図示しないが、周辺部が剥離した熱収縮性保護テープ２３はクランパによって機械的に把持されて、耐熱性保護テープ２２の上から剥離される。
【００２８】
以上のようにして熱収縮性保護テープ２３が耐熱性保護テープ２２の上から除去された後に、スピンチャック５１が毎分１００〜１５００回転で回転され、ノズル５２が水平方向に往復移動されながら温水５３が供給される。この作業により、耐熱性保護テープ２２の表面および薄仕上げウエハ２５の外周面が温水５３によって洗浄される。
【００２９】
薄仕上げウエハ２５の耐熱性保護テープ２２および外周面が洗浄されると、スピンチャック５１に保持された薄仕上げウエハ２５はウエハ反転機構（図示せず）によって反転され、エッチング処理面２７側を上向きにした状態でスピンチャック５１に真空吸着保持される。続いて、前述した耐熱性保護テープ２２側に対する洗浄作業と同様にして、薄仕上げウエハ２５のエッチング処理面２７が温水５３によって洗浄される。
【００３０】
図１に示されたウエハ裏面金被膜形成工程７においては、図６（ａ）に示されているように、薄仕上げウエハ２５のクリーンなエッチング処理面２７に金属膜としての金（Ａｕ）被膜２８が図６（ｂ）に示されたスパッタリング装置６０によって被着される。
【００３１】
図６（ｂ）に示されているように、スパッタリング装置６０はスパッタ室６２を形成するチャンバ６１と、スパッタ室６２に上下で対向するように設置された一対のアノード電極６３およびカソード電極６４と、両電極６３、６４間に高電圧を印加する直流電源６５と、アノード電極６３に薄仕上げウエハ２５を保持させるための押さえ具６６と、アノード電極６３を冷却するための冷却水路６７と、カソード電極６４に保持されるターゲット６８と、スパッタ室６２を真空排気するための排気路６９と、スパッタ室６２にアルゴン（Ａｒ）ガスを供給するガス供給路７０とを備えている。
【００３２】
スパッタリングに際して、薄仕上げウエハ２５は耐熱性保護テープ２２を接触面としてアノード電極６３に当接され、押さえ具６６によって保持される。他方、負電位が印加されるカソード電極６４には薄仕上げウエハ２５のエッチング処理面２７に金被膜２８を被着するために金から成るターゲット６８が当接されて保持される。その後、アノード電極６３とカソード電極６４間には高電圧が直流電源６５によって印加される。耐熱性保護テープ２２の耐熱温度が１５０℃である場合には、アノード電極６３が冷却水路６７によって冷却され、１５０℃以下に維持される。スパッタ室６２は排気路６９を通じて真空ポンプ（図示せず）によって真空排気され、１０-5〜１０-6Ｐa の高真空状態に保たれる。また、スパッタ室６２にはアルゴンガス７１がガス供給路７０によって供給される。
【００３３】
直流電源６５の高電圧の印加によりアノード電極６３とカソード電極６４とが放電しプラズマ７３が形成される。正イオン化したアルゴンガス７２が負電位のターゲット６８に衝突し、金原子７４がスパッタリングされ、正電位に帯電した薄仕上げウエハ２５のエッチング処理面２７に金原子７４が吸着され、エッチング処理面２７に金被膜２８が被着される。本実施の形態においては、厚さ１０００ｎｍの金被膜２８が薄仕上げウエハ２５のエッチング処理面２７の上にターゲット６８のスパッタリングによって被着される。薄仕上げウエハ２５の冷却手段は前述の方法に限定されることなく、アルゴン（Ａｒ）ガス等を吹き付けることによって薄仕上げウエハ２５をダイレクトに冷却してもよい。
【００３４】
図１に示されたダイシングテープ貼付工程８においては、図７（ａ）に示されているように、ダイシングテープ８１が金被膜２８に貼り付けられる。すなわち、ダイシングテープ８１は薄仕上げウエハ２５よりも大径のリング形状に形成されたダイシングフレーム８２の裏面に貼り付けられており、ダイシングテープ８１のダイシングフレーム８２側の貼付面に薄仕上げウエハ２５が同心的に配置されて、金被膜２８が貼り付けられる。例えば、ダイシングテープ８１としては、紫外線硬化性ダイシングテープが使用される。
【００３５】
図１に示された耐熱性保護テープ剥離工程９においては、図７（ｂ）に示されているように、ダイシングテープ８２を真空吸着テーブル８３によって真空吸着した状態で、耐熱性保護テープ２２に強粘着テープ８４を粘着させて耐熱性保護テープ２２を引っ張って半導体素子形成面２１から剥離する。
【００３６】
その後、図１に示された半導体ウエハダイシング工程１０において、図７（ｃ）に示されているように、ダイシングテープ８１に貼付された薄仕上げウエハ２５は半導体チップ２９にダイシングされる。
【００３７】
図８は本発明の実施の形態２である半導体装置の製造方法を示す工程図である。
【００３８】
本実施の形態に係る半導体装置の製造方法の工程のうち前記実施の形態と異なる工程は、熱収縮性保護テープの代わりに紫外線硬化性保護テープが耐熱性保護テープの上に貼付される紫外線硬化性保護テープ貼付工程３Ａと、紫外線硬化性保護テープが剥離される工程６Ａと、半導体ウエハの裏面がウエットエッチングの代わりにドライエッチングによって処理される半導体ウエハ裏面ドライエッチング処理工程５Ａと、金被膜の代わりにＴｉ／Ｎｉ／Ａｕ被膜が半導体ウエハの裏面に形成される半導体ウエハ裏面Ｔｉ／Ｎｉ／Ａｕ被膜形成工程７Ａとである。
【００３９】
なお、図８に示された耐熱性保護テープ貼付工程２においては、半導体ウエハ裏面ドライエッチング処理工程５Ａおよび半導体ウエハ裏面Ｔｉ／Ｎｉ／Ａｕ被膜形成工程７Ａにおいて半導体ウエハ２０に作用する温度に耐え得る耐熱性保護テープ２２が半導体素子形成面２１に貼り付けられる。
【００４０】
図８に示された紫外線硬化性保護テープ貼付工程３Ａにおいては、耐熱性保護テープ２２の上に紫外線硬化性保護テープ（図示せず）が貼り付けられる。
【００４１】
図８に示された半導体ウエハ裏面研削工程４においては、図３で参照されるように、半導体素子形成面２１に耐熱性保護テープ２２および紫外線硬化性保護テープが貼付された半導体ウエハの裏面が半導体ウエハ裏面研削装置３０によって研削され、半導体ウエハの厚さが１００μｍ以下に薄仕上げされる。
【００４２】
図８に示された紫外線硬化性保護テープ剥離工程６Ａにおいては、紫外線硬化性保護テープに紫外線（例えば、照度が２２０ｍＷ／ｃｍ2 、光量が４４０ｍＪ／ｃｍ2 の紫外線）が照射される。この照射により、紫外線硬化性保護テープの粘着力は約８００ｇ／２５ｍｍから約３０ｇ／２５ｍｍ以下に低下される。
【００４３】
次いで、図７（ｂ）で参照されるように、紫外線硬化性保護テープに強粘着テープ８４が貼り付けられて、強粘着テープ８４により紫外線硬化性保護テープが耐熱性保護テープ２２の上から剥離される。
【００４４】
図８に示された半導体ウエハ裏面ドライエッチング処理工程５Ａにおいては、耐熱性保護テープ２２が半導体素子形成面２１に貼付された状態で、耐熱性保護テープ２２の温度を１５０℃以下に保ちながら、ウエハ裏面研削面がＣＦ4 ガスを使用したドライエッチング装置（図示せず）によってドライエッチングされる。このドライエッチング処理により、薄仕上げウエハ２５の研削面２６の研削加工歪層が除去される。
【００４５】
図８に示された半導体ウエハ裏面Ｔｉ／Ｎｉ／Ａｕ被膜形成工程７Ａにおいては、図６で参照されるように、耐熱性保護テープ２２が半導体素子形成面２１に貼付された状態で、耐熱性保護テープ２２の温度を１５０℃以下に保ちながら、薄仕上げウエハ２５のクリーンなエッチング処理面２７にＴｉ／Ｎｉ／Ａｕ被膜が５００ｎｍ厚さにスパッタリング装置によって被着される。
【００４６】
図８に示されたダイシングテープ貼付工程８においては、図７（ａ）で参照されるように、ダイシングテープ８１が半導体ウエハ裏面のＴｉ／Ｎｉ／Ａｕ被膜形成面に貼り付けられる。
【００４７】
図８に示された耐熱性保護テープ剥離工程９においては、図７（ｂ）で参照されるように、耐熱性保護テープ２２が半導体素子形成面２１から剥離される。
【００４８】
図８に示された半導体ウエハダイシング工程１０においては、図７（ｃ）で参照されるように、Ｔｉ／Ｎｉ／Ａｕ被膜形成面にダイシングテープ８１が貼り付けられた状態で薄仕上げウエハ２５が半導体チップ２９にダイシングされる。
【００４９】
図９は本発明の実施の形態３である半導体装置の製造方法を示す工程図である。
【００５０】
本実施の形態が前記実施の形態１と異なる点は、半導体ウエハ裏面研削工程４の代わりに半導体ウエハ裏面研磨（ラップ）工程４Ｂを備えており、半導体ウエハ裏面ウエットエッチング処理工程５が省略されている点である。
【００５１】
図１０は本発明の実施の形態４である半導体装置の製造方法を示す工程図である。
【００５２】
本実施の形態が前記実施の形態１と異なる点は、耐熱性保護テープ貼付工程２の代わりに紫外線硬化性保護テープ貼付工程２Ｃを備えているとともに、耐熱性保護テープ剥離工程９の代わりに紫外線硬化性保護テープ剥離工程９Ｃを備えており、また、半導体ウエハ裏面金被膜形成工程７が省略されている点である。ちなみに、紫外線硬化性保護テープ剥離工程９Ｃは前記実施の形態２の紫外線硬化性保護テープ剥離工程６Ａと同様である。
【００５３】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５４】
例えば、半導体ウエハ裏面金属膜形成工程の実施方法としては、スパッタリング方法を使用するに限らず、真空蒸着法やＣＶＤ（Chemical Vapor Deposition ）法等を使用してもよいし、低温処理を狙った真空蒸着法の一種であるイオンプレーティング法や、メッキ法等を使用することができる。
【００５５】
また、熱収縮性保護テープとしては、テトラフルオロエチレン・パーフルオロアルキルビニルエーテル共重合体のフッ素樹脂を、伸延温度１５０〜２００℃のロール伸延方法等で１０％以上伸延し、室温にて厚さ８０μｍ程度の熱収縮フィルムに仕上げたものを用いてもよい。ちなみに、伸延した温度に再加熱することにより熱収縮するフィルムを熱収縮させる熱源としては、赤外線ランプ加熱や窒素ガスブロー加熱でもよい。
【００５６】
前記実施の形態においては、各層毎に剥離可能な二層以上の保護部材を貼り付ける方法として、複数回に分けて保護部材を貼り付けたが、これに限定されることなく、例えば、剥離可能な二層以上の保護部材として構成した保護部材を半導体形成素子面に一回で貼付けてもよい。
【００５７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、次の通りである。
【００５８】
（１）各層毎に分離可能な二層以上の保護部材を半導体ウエハの半導体素子形成面に貼付し、半導体ウエハの裏面を薄仕上げ処理した後に、二層以上の保護部材の少なくとも表層部の保護部材を剥離することにより、半導体ウエハ裏面の薄仕上げ処理時に表層部の保護部材に付着した研削加工屑や研磨加工屑、エッチング処理時の付着異物およびスピンチャックマーク付着異物等の半導体ウエハへの付着異物を除去することができるため、半導体ウエハを付着異物数が少ない清浄（クリーン）な状態でダイシングすることができる。
【００５９】
（２）前記（１）により、半導体ウエハ薄仕上げ処理後の半導体ウエハ裏面化学的エッチング処理（薬液によるウエットエッチング処理等）工程、半導体ウエハ裏面物理化学的エッチング処理（反応ガスによるドライエッチング処理等）工程、半導体ウエハ裏面金属膜形成処理（真空蒸着方法、スパッタリング方法、ＣＶＤ方法、メッキ処理等）工程およびダイシング工程への薄仕上げ半導体ウエハからの持ち込み異物を減少させて清浄な状態で処理することができるため、半導体ウエハ付着異物に起因する半導体素子欠陥不良を低減させることができる。
【００６０】
（３）半導体ウエハを保護部材によって常に補強しながら、半導体ウエハ薄仕上げ処理することにより、半導体ウエハ薄仕上げ処理工程で、半導体ウエハの剛性を保つことができるとともに、半導体ウエハの反り量や撓み量を減少させることができるため、半導体ウエハハンドリング時に、半導体ウエハの剛性低下や反り、撓みに起因する半導体ウエハのチッピングや割れを低減することができる。
【００６１】
（４）薄仕上げ加工した半導体ウエハを保護部材によって補強しながら、薄仕上げ加工された半導体ウエハ裏面に裏面電極膜を形成することができるため、裏面電極膜残留内部応力に伴う半導体ウエハの反りの発生を防止することができる。また、裏面電極膜形成前後の半導体ウエハのハンドリング時も半導体ウエハを保護部材によって補強しながら、ハンドリングすることができるため、半導体ウエハにチッピングや割れを生じさせることなく、高品質な薄形の半導体ウエハの裏面電極を形成することができる。
【００６２】
（５）薄仕上げ加工した半導体ウエハおよび薄仕上げ加工し裏面電極を形成した半導体ウエハを保護部材によって補強しながら、フレーム付きダイシングテープに貼付けることにより、薄仕上げ加工した半導体ウエハおよび薄仕上げ加工し裏面電極を形成した半導体ウエハにチッピングや割れを生じさせることなく、フレーム付きダイシングテープに貼付することができる。また、半導体ウエハをフレーム付きダイシングテープに貼付した後に、ダイシングテープによって半導体ウエハを補強しながら、半導体ウエハから保護部材を剥離することができるため、半導体ウエハにチッピングや割れを生じさせることなく、半導体ウエハから保護部材を剥離することができる。さらに、ダイシングテープに貼付した状態で、半導体チップにダイシングすることができるため、薄形化した半導体チップを割れ欠けなく高品質に製造することができる。
【００６３】
（６）素子形成面に貼付する保護部材として熱収縮性保護テープを使用することにより、薄仕上げ加工した半導体ウエハおよび薄仕上げ加工し裏面電極を形成した半導体ウエハから熱収縮性保護テープを剥離するに際して、温水によって熱収縮性保護テープを熱収縮させて剥離することができるため、剥離時に局所的な力が半導体ウエハに作用するのを防止することができ、保護部材の剥離に際して半導体ウエハの割れ欠けが発生するのを防止することができる。また、熱収縮性保護テープ剥離後に半導体ウエハの表裏面を面を温水や純水等で水洗浄することができるため、半導体ウエハに粘着剤や異物を残すことなく清浄度の高い薄仕上げ半導体ウエハおよび裏面電極付き薄仕上げ半導体ウエハを提供することができる。さらに、清浄度が高く割れ欠けの少ない高品質な薄仕上げ半導体チップおよび裏面電極付き薄仕上げ半導体チップを提供することができる。
【００６４】
（７）薄仕上げ加工した半導体ウエハからの保護部材を剥離する手段と、剥離後の半導体ウエハ洗浄手段が温水や常温水を用いた水洗浄方法によって達成することができるため、保護部材剥離手段と剥離後の半導体ウエハ洗浄手段を装置化する際に、コンパクト化および低価格化を図ることができ、また、処理プロセスの一体化を図ることができるため、半導体ウエハの製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法を示す工程図である。
【図２】（ａ）は前工程後の半導体ウエハを示す縦断面図、（ｂ）は耐熱性保護テープ貼付工程後の半導体ウエハを示す縦断面図、（ｃ）は熱収縮性保護テープ貼付工程後の半導体ウエハを示す縦断面図である。
【図３】半導体ウエハ裏面研削工程を示す縦断面図である。
【図４】半導体ウエハ裏面ウエットエッチング処理工程を示す縦断面図である。
【図５】熱収縮性保護テープ除去工程を示す縦断面図である。
【図６】（ａ）はウエハ裏面金被膜形成工程後を示す縦断面図、（ｂ）はその工程を示す縦断面図である。
【図７】（ａ）はダイシングテープ貼付工程後を示す縦断面図、（ｂ）は耐熱性保護テープ剥離工程後を示す縦断面図、（ｃ）は半導体ウエハダイシング工程後を示す縦断面図である。
【図８】本発明の実施の形態２である半導体装置の製造方法を示す工程図である。
【図９】本発明の実施の形態３である半導体装置の製造方法を示す工程図である。
【図１０】本発明の実施の形態４である半導体装置の製造方法を示す工程図である。
【符号の説明】
１…前工程、２…耐熱性保護テープ貼付工程、３…熱収縮性保護テープ貼付工程、４…ウエハ裏面研削工程、５…半導体ウエハ裏面ウエットエッチング処理工程、６…熱収縮性保護テープ除去工程、７…半導体ウエハ裏面金被膜形成工程、８…ダイシングテープ貼付工程、９…耐熱性保護テープ剥離工程、１０…半導体ウエハダイシング工程、２０…半導体ウエハ、２１…半導体素子形成面、２２…耐熱性保護テープ、２３…熱収縮性保護テープ、２４…裏面、２５…薄仕上げウエハ、２６…研削面、２７…エッチング処理面、２８…金被膜（金属膜）、２９…半導体チップ、３０…半導体ウエハ裏面研削装置、３１…真空吸着テーブル、３２…研削砥石、４０…スピンエッチング装置、４１…スピンヘッド、４２…エッチング液供給ノズル、４３…エッチング液、５０…熱収縮性保護テープ除去装置、５１…スピンチャック、５２…ノズル、５３…温水、６０…スパッタリング装置、６１…チャンバ、６２…スパッタ室、６３…アノード電極、６４…カソード電極、６５…直流電源、６６…押さえ具、６７…冷却水路、６８…ターゲット、６９…排気路、７０…ガス供給路、７１…アルゴンガス、７２…正イオン化したアルゴンガス、７３…プラズマ、７４…金原子、８１…ダイシングテープ、８２…ダイシングフレーム、８３…真空吸着テーブル、８４…強粘着テープ、２Ｃ…紫外線硬化性保護テープ貼付工程、３Ａ…紫外線硬化性保護テープ貼付工程、４Ｂ…半導体ウエハ裏面研磨（ラップ）工程、５Ａ…半導体ウエハ裏面ドライエッチング処理工程、６Ａ…紫外線硬化性保護テープ剥離工程、７Ａ…半導体ウエハ裏面Ｔｉ／Ｎｉ／Ａｕ被膜形成工程、９Ｃ…紫外線硬化性保護テープ剥離工程。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device manufacturing technique, and in particular, to a technique for thin-finishing a semiconductor wafer on which an integrated circuit including a semiconductor element is fabricated and a technique for forming a metal film on the back surface of a thin-finished semiconductor wafer. And effective technology.
[0002]
[Prior art]
As a method for manufacturing a semiconductor device, a pre-process for manufacturing a semiconductor wafer in which an integrated circuit including a semiconductor element is formed on a first main surface (hereinafter referred to as a semiconductor element forming surface), a semiconductor element forming surface of the semiconductor wafer, A back surface processing step for thinly processing a second main surface on the opposite side (hereinafter referred to as a back surface), a metal film forming step for forming a metal film on the back surface, and a dicing step for dividing the semiconductor wafer into semiconductor chips; There is a method for manufacturing a semiconductor device comprising:
[0003]
Recently, as represented by an IC card, it has been required to mount a semiconductor device (semiconductor chip) on a thin package, and even a semiconductor device with a back metal film (back electrode) has a thickness of 100 μm or less. The semiconductor chip is required. As documents describing the manufacturing technology of a semiconductor device for manufacturing a thin semiconductor device, for example, Japanese Patent Laid-Open No. 2000-260740 (hereinafter referred to as Document 1) and Japanese Patent Laid-Open No. 5-82492 (hereinafter referred to as Document). 2) and Japanese Patent Laid-Open No. 10-92778 (hereinafter referred to as Document 3).
[0004]
Document 1 relates to a cleaning apparatus that removes foreign substances adhering to a wafer such as grinding dust adhering during semiconductor wafer back surface grinding. Specifically, with the first and second brush means larger than the semiconductor wafer diameter sandwiched between the ground and thinly finished semiconductor wafer, the front and back surfaces of the semiconductor wafer and the outer peripheral side surface of the semiconductor wafer are brush cleaned. It is intended to remove foreign matters adhering to the wafer such as grinding dust adhering to the front and back surfaces of the semiconductor wafer and the outer peripheral side surface of the semiconductor wafer.
[0005]
Reference 2 relates to the releasability of the adhesive tape for protecting the ground surface that protects the semiconductor element forming surface during the semiconductor wafer thin finish back grinding, and the method for reducing the number of adhered foreign substances adhering to the semiconductor wafer when the adhesive tape is peeled off. Specifically, the adhesive strength of the adhesive used for the grinding surface protection adhesive tape is suppressed to 100 to 300 (g / 25 mm), and the peeling ability of the grinding surface protection adhesive tape that peels off after the semiconductor wafer back surface grinding is facilitated. The aim is to reduce the number of foreign substances adhering to the wafer, such as the tape adhesive remaining on the semiconductor wafer.
[0006]
Reference 3 relates to a method of manufacturing a semiconductor device in which an electrode needs to be drawn from the back surface of a semiconductor substrate after thin processing of the back surface of the semiconductor wafer. In particular, the diameter of the semiconductor wafer is increased and the semiconductor wafer finish thickness is reduced to 100 μm or less. The present invention relates to a method for preventing the occurrence of wafer cracking and chipping that occurs during the process. Specifically, after depositing a metal electrode film on the back surface of the semiconductor wafer, an electrically conductive adhesive tape is applied to the back electrode film, and the semiconductor wafer is diced into a semiconductor chip size with the electrically conductive tape attached. Further, the present invention is characterized in that die bonding (semiconductor chip assembly) is performed. With this electrically conductive adhesive tape attached, the semiconductor wafer thinned to 100 μm or less is handled to prevent cracking of the semiconductor wafer.
[0007]
[Problems to be solved by the invention]
The semiconductor wafer back surface grinding method described in the above-mentioned document 1 is a method for brush-cleaning a semiconductor wafer that has been subjected to thin finish grinding in a state where an adhesive tape for protecting a grinding surface is attached to the main surface of the semiconductor wafer. The inventor has found that foreign matter that bites and adheres to the adhesive tape for protecting the grinding surface during grinding cannot be removed.
[0008]
The document 2 described above is a method for reducing adhered foreign matters such as a tape adhesive that is transferred and adhered from an adhesive tape to a semiconductor wafer when the adhesive tape for grinding surface protection is peeled off from the main surface of the semiconductor wafer. If the adhesive tape for ground surface protection is mechanically peeled from the semiconductor wafer with low rigidity that has been ground (the strong adhesive tape is applied to the adhesive tape for ground surface protection and pulled apart), the mechanical strength of the semiconductor wafer cannot be withstood. The inventors have found that local wafer cracks and wafer cracks occur.
[0009]
The semiconductor device manufacturing method of Reference 3 described above is thinned with an electrically conductive adhesive tape attached only during the dicing process from the process of depositing the metal electrode film on the backside of the thinned semiconductor wafer. The processed semiconductor wafer can be handled. However, it is necessary to handle the semiconductor wafer without attaching the protective tape to the thinned semiconductor wafer from the semiconductor wafer backside thin finish grinding process (peeling of the grinding surface protective adhesive tape) to the semiconductor wafer backside electrode formation process. There is. As a result, when the semiconductor wafer is thinned to 100 μm or less, the inventor has confirmed that when the semiconductor wafer is handled, local cracks or cracks are generated in the semiconductor wafer due to local forces acting on the semiconductor wafer. .
[0010]
An object of the present invention is to provide a method of manufacturing a semiconductor device capable of thin-finishing a semiconductor wafer without causing cracks or chipping in the semiconductor wafer and in a clean state with less foreign matter adhering to the semiconductor wafer. is there.
[0011]
Another object of the present invention is to provide a method of manufacturing a semiconductor device that can form a metal film on the back surface of a thinned semiconductor wafer in a clean state without causing cracks or chipping in the thinned semiconductor wafer. It is to provide.
[0012]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0013]
[Means for Solving the Problems]
An outline of typical inventions among inventions disclosed in the present application will be described as follows.
[0014]
That is, a pre-process for manufacturing a semiconductor wafer in which an integrated circuit including a semiconductor element is formed on the first main surface, and a protective member having a two-layer structure or more that can be peeled off for each layer on the first main surface of the semiconductor wafer A protective member affixing step, a backside treatment step for treating the second main surface opposite to the first main surface of the semiconductor wafer, and a protective member for removing the protective member with at least one layer remaining And a removal step.
[0015]
According to the above-mentioned means, the second main surface of the semiconductor wafer is thin-finished with a protective member having a two-layer structure or more that can be peeled off for each layer on the first main surface of the semiconductor wafer. Can do. Since the semiconductor wafer can be thin-finished with the protective member attached, the semiconductor wafer can always be thin-finished and handled while being reinforced by the protective member. As a result, it is possible to reduce the amount of warping and bending deformation of the semiconductor wafer during thin processing and handling of the semiconductor wafer and to improve the rigidity of the semiconductor wafer, so that the semiconductor wafer is cracked and chipped. The semiconductor wafer can be thin-finished. Furthermore, after the semiconductor wafer thin finishing process, the upper layer protection member of the protective member having a two-layer structure or more attached to the main surface of the semiconductor wafer is peeled off, and thus adhered to the protection member during the semiconductor wafer thin finishing process. Foreign matter (grinding waste, polishing waste, wet etching adhered foreign matter, etc.) can be removed together with the upper layer protection member.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
[0017]
In the method of manufacturing a semiconductor device according to the present embodiment, for easy understanding, a semiconductor wafer having a diameter of 200 mm is thinly finished to a thickness of 80 μm, and a gold (Au) film is formed on the back surface of the semiconductor wafer to a thickness of about 1000 nm. A case where a film is formed will be described as a specific example.
[0018]
FIG. 1 is a process diagram showing a method of manufacturing a semiconductor device according to an embodiment of the present invention. FIG. 2 and subsequent figures are explanatory diagrams for explaining each process. Hereinafter, the method for manufacturing the semiconductor device according to the present embodiment will be described with reference to the process chart shown in FIG.
[0019]
In the pre-process 1 shown in FIG. 1, as shown in FIG. 2A, an integrated circuit including a semiconductor element is formed on one main surface of a blank wafer W made of a semiconductor such as silicon. That is, a semiconductor wafer 20 having a semiconductor element formation surface 21 in which an integrated circuit including semiconductor elements is formed is manufactured.
[0020]
In the heat resistant protective tape affixing step 2 shown in FIG. 1, the heat resistant protective tape 22 that can withstand the processing temperature of each subsequent processing step is formed on the semiconductor wafer 20 as shown in FIG. Affixed on the element formation surface 21.
[0021]
In the heat-shrinkable protective tape applying step 3 shown in FIG. 1, as shown in FIG. 2 (c), a heat-shrinkable protective tape 23 that heat-shrinks when water at a temperature of 80 ° C. or higher acts. Affixed on the heat-resistant protective tape 22.
[0022]
In the semiconductor wafer back surface grinding step 4 shown in FIG. 1, as shown in FIG. 3, the back surface 24 which is the main surface opposite to the semiconductor element forming surface 21 of the semiconductor wafer 20 is a semiconductor wafer back surface grinding apparatus. 30 is ground.
[0023]
As shown in FIG. 3, the semiconductor wafer back surface grinding apparatus 30 includes a vacuum suction table 31 that rotates while holding the semiconductor wafer 20 by vacuum suction, and grinding that rotates while moving horizontally facing the vacuum suction table 31. And a grindstone 32. When grinding the back surface 24 of the semiconductor wafer 20, the heat-shrinkable protective tape 23 attached to the semiconductor element forming surface 21 of the semiconductor wafer 20 is vacuum-sucked to the vacuum suction table 31. The vacuum suction table 31 is rotated at 50 to 200 revolutions per minute. A grinding stone having a mesh of # 400 to # 2000 is used as the grinding wheel 32, and the grinding wheel 32 is rotated at 4000 to 6000 revolutions per minute.
[0024]
In the semiconductor wafer back surface wet etching process step 5 shown in FIG. 1, as shown in FIG. 4, the ground surface 26 of a thinly finished semiconductor wafer (hereinafter referred to as a thin finish wafer) 25 spins. A wet etching process is performed by the etching apparatus 40. By this wet etching process, a grinding strain layer (not shown) formed on the grinding surface 26 of the thin-finished wafer 25 by the semiconductor wafer back surface grinding step 4 is removed.
[0025]
As shown in FIG. 4, the spin etching apparatus 40 is an etching which supplies the etching solution 43 while horizontally moving in opposition to the spin head 41 and the spin head 41 rotating by holding the thin finish wafer 25 by vacuum suction. And a liquid supply nozzle 42. During the wet etching process of the ground surface 26 of the thin finish wafer 25, the heat shrinkable protective tape 23 attached to the semiconductor element forming surface 21 of the thin finish wafer 25 with the ground surface 26 facing upward is vacuum-adsorbed to the spin head 41. Retained. The spin head 41 is rotated at 300 to 1500 revolutions per minute. For example, as the etching solution 43, a mixed acid of hydrofluoric acid and nitric acid is used in the case of a silicon wafer. The etching solution 43 is supplied onto the grinding surface 26 of the thin finish wafer 25 from the nozzle 42 that moves horizontally with respect to the rotating thin finish wafer 25. Thus, the grinding surface 26 of the thin finish wafer 25 is wet-etched by the etching solution 43 supplied while rotating to the grinding surface 26 of the thin finish wafer 25, whereby the grinding surface 26 of the thin finish wafer 25 is ground. The processing strain layer is removed, and an etching processing surface 27 (see FIG. 5) is formed.
[0026]
In the heat-shrinkable protective tape removing step 6 shown in FIG. 1, the heat-shrinkable protective tape 23 is removed by the heat-shrinkable protective tape removing device 50, as shown in FIG.
[0027]
As shown in FIG. 5, the heat-shrinkable protective tape removing device 50 has a spin chuck 51 that rotates by vacuum-sucking and holding the thin-finished wafer 25, and hot water 53 while moving horizontally facing the spin chuck 51. And a nozzle 52 to be supplied. When the heat-shrinkable protective tape 23 is removed, the etching processing surface 27 of the thin-finished wafer 25 is vacuum-sucked and held on the spin chuck 51 with the heat-shrinkable protective tape 23 facing upward. The spin chuck 51 is rotated at 100 to 1500 revolutions per minute. As the hot water 53, pure water of 80 to 90 ° C. is used. Hot water 53 is supplied onto the heat-shrinkable protective tape 23 from a nozzle 52 that moves horizontally with respect to the rotating thin-finished wafer 25. When the hot water 53 is supplied in this manner, as shown in FIG. 5, the heat-shrinkable protective tape 23 is thermally shrunk toward the center of rotation, so that the peripheral portion of the heat-shrinkable protective tape 23 is heat resistant. The protective tape 22 is peeled off. Although not shown, the heat-shrinkable protective tape 23 peeled off from the periphery is mechanically held by a clamper and peeled off from the heat-resistant protective tape 22.
[0028]
After the heat-shrinkable protective tape 23 is removed from the heat-resistant protective tape 22 as described above, the spin chuck 51 is rotated at 100-1500 revolutions per minute, and the nozzle 52 is reciprocated in the horizontal direction while warm water is supplied. 53 is supplied. By this operation, the surface of the heat-resistant protective tape 22 and the outer peripheral surface of the thin finish wafer 25 are cleaned with the hot water 53.
[0029]
When the heat-resistant protective tape 22 and the outer peripheral surface of the thin finish wafer 25 are cleaned, the thin finish wafer 25 held by the spin chuck 51 is reversed by a wafer reversing mechanism (not shown), and the etching processing surface 27 side is directed upward. In this state, the spin chuck 51 holds the vacuum chuck. Subsequently, the etching processing surface 27 of the thin-finished wafer 25 is cleaned with warm water 53 in the same manner as the cleaning operation for the heat-resistant protective tape 22 described above.
[0030]
In the wafer back surface gold film forming step 7 shown in FIG. 1, as shown in FIG. 6 (a), a gold (Au) film as a metal film is formed on the clean etched surface 27 of the thin finish wafer 25. 28 is deposited by the sputtering apparatus 60 shown in FIG.
[0031]
As shown in FIG. 6B, the sputtering apparatus 60 includes a chamber 61 that forms a sputtering chamber 62, and a pair of an anode electrode 63 and a cathode electrode 64 that are installed so as to face the sputtering chamber 62 vertically. , A DC power supply 65 for applying a high voltage between the electrodes 63 and 64, a pressing member 66 for holding the thin-finished wafer 25 on the anode electrode 63, a cooling water channel 67 for cooling the anode electrode 63, a cathode A target 68 held by the electrode 64, an exhaust path 69 for evacuating the sputtering chamber 62, and a gas supply path 70 for supplying argon (Ar) gas to the sputtering chamber 62 are provided.
[0032]
At the time of sputtering, the thin finish wafer 25 is brought into contact with the anode electrode 63 with the heat-resistant protective tape 22 as a contact surface and is held by a pressing tool 66. On the other hand, a target 68 made of gold is held in contact with the cathode electrode 64 to which a negative potential is applied in order to deposit the gold coating 28 on the etching surface 27 of the thin finish wafer 25. Thereafter, a high voltage is applied between the anode electrode 63 and the cathode electrode 64 by the DC power source 65. When the heat-resistant temperature of the heat-resistant protective tape 22 is 150 ° C., the anode electrode 63 is cooled by the cooling water channel 67 and maintained at 150 ° C. or lower. The sputter chamber 62 is evacuated by a vacuum pump (not shown) through the exhaust passage 69. -Five -10 -6 A high vacuum state of Pa is maintained. Further, argon gas 71 is supplied to the sputtering chamber 62 through a gas supply path 70.
[0033]
By applying a high voltage from the DC power supply 65, the anode electrode 63 and the cathode electrode 64 are discharged, and a plasma 73 is formed. The positive ionized argon gas 72 collides with the target 68 having a negative potential, the gold atoms 74 are sputtered, and the gold atoms 74 are adsorbed on the etching processing surface 27 of the thin finish wafer 25 charged to a positive potential. A gold coating 28 is applied. In the present embodiment, a gold film 28 having a thickness of 1000 nm is deposited on the etching surface 27 of the thin-finished wafer 25 by sputtering of a target 68. The cooling means of the thin finish wafer 25 is not limited to the above-described method, and the thin finish wafer 25 may be directly cooled by spraying argon (Ar) gas or the like.
[0034]
In the dicing tape attaching step 8 shown in FIG. 1, the dicing tape 81 is attached to the gold coating 28 as shown in FIG. That is, the dicing tape 81 is attached to the back surface of the dicing frame 82 formed in a ring shape having a larger diameter than the thin finish wafer 25, and the thin finish wafer 25 is attached to the attachment surface of the dicing tape 81 on the dicing frame 82 side. The gold film 28 is affixed concentrically. For example, as the dicing tape 81, an ultraviolet curable dicing tape is used.
[0035]
In the heat-resistant protective tape peeling process 9 shown in FIG. 1, the dicing tape 82 is vacuum-sucked by the vacuum suction table 83 and applied to the heat-resistant protective tape 22 as shown in FIG. The strong adhesive tape 84 is adhered and the heat-resistant protective tape 22 is pulled to peel off the semiconductor element forming surface 21.
[0036]
Thereafter, in the semiconductor wafer dicing step 10 shown in FIG. 1, the thin finish wafer 25 attached to the dicing tape 81 is diced into semiconductor chips 29 as shown in FIG. 7C.
[0037]
FIG. 8 is a process diagram showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
[0038]
Of the steps of the method for manufacturing a semiconductor device according to the present embodiment, the steps different from the above embodiment are ultraviolet curing in which an ultraviolet curable protective tape is applied on the heat resistant protective tape instead of the heat shrinkable protective tape. A protective tape applying step 3A, an ultraviolet curable protective tape peeling step 6A, a semiconductor wafer backside dry etching treatment step 5A in which the backside of the semiconductor wafer is processed by dry etching instead of wet etching, and a gold coating Instead, a Ti / Ni / Au coating film forming step 7A in which a Ti / Ni / Au coating film is formed on the back surface of the semiconductor wafer.
[0039]
8 can withstand the temperature acting on the semiconductor wafer 20 in the semiconductor wafer back surface dry etching processing step 5A and the semiconductor wafer back surface Ti / Ni / Au coating forming step 7A. A heat-resistant protective tape 22 is affixed to the semiconductor element formation surface 21.
[0040]
In the ultraviolet curable protective tape attaching step 3A shown in FIG. 8, an ultraviolet curable protective tape (not shown) is attached on the heat resistant protective tape 22.
[0041]
In the semiconductor wafer back surface grinding step 4 shown in FIG. 8, as shown in FIG. 3, the back surface of the semiconductor wafer having the heat resistant protective tape 22 and the ultraviolet curable protective tape attached to the semiconductor element forming surface 21 is formed. The semiconductor wafer is ground by the semiconductor wafer back surface grinding apparatus 30 to finish the semiconductor wafer to a thickness of 100 μm or less.
[0042]
In the ultraviolet curable protective tape peeling step 6A shown in FIG. 2 , The amount of light is 440mJ / cm 2 Of UV). By this irradiation, the adhesive strength of the ultraviolet curable protective tape is reduced from about 800 g / 25 mm to about 30 g / 25 mm or less.
[0043]
Next, as shown in FIG. 7B, the strong adhesive tape 84 is attached to the ultraviolet curable protective tape, and the ultraviolet curable protective tape is peeled off from the heat resistant protective tape 22 by the strong adhesive tape 84. Is done.
[0044]
In the semiconductor wafer back surface dry etching treatment step 5A shown in FIG. 8, while keeping the temperature of the heat-resistant protective tape 22 at 150 ° C. or lower with the heat-resistant protective tape 22 attached to the semiconductor element forming surface 21, Wafer back grinding surface is CF Four Dry etching is performed by a dry etching apparatus (not shown) using a gas. By this dry etching process, the grinding distortion layer of the grinding surface 26 of the thin finish wafer 25 is removed.
[0045]
In the semiconductor wafer back surface Ti / Ni / Au coating forming step 7A shown in FIG. 8, as shown in FIG. 6, the heat resistant protective tape 22 is applied to the semiconductor element forming surface 21 in a heat resistant state. While keeping the temperature of the protective tape 22 at 150 ° C. or lower, a Ti / Ni / Au coating is deposited on the clean etching surface 27 of the thin finished wafer 25 to a thickness of 500 nm by a sputtering apparatus.
[0046]
In the dicing tape sticking step 8 shown in FIG. 8, as shown in FIG. 7A, the dicing tape 81 is stuck on the Ti / Ni / Au film forming surface on the back surface of the semiconductor wafer.
[0047]
In the heat-resistant protective tape peeling process 9 shown in FIG. 8, the heat-resistant protective tape 22 is peeled from the semiconductor element forming surface 21 as referred to in FIG. 7B.
[0048]
In the semiconductor wafer dicing step 10 shown in FIG. 8, as shown in FIG. 7C, the thin-finished wafer 25 is formed with the dicing tape 81 attached to the Ti / Ni / Au film forming surface. The semiconductor chip 29 is diced.
[0049]
FIG. 9 is a process diagram showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention.
[0050]
The present embodiment is different from the first embodiment in that a semiconductor wafer back surface polishing (lapping) step 4B is provided instead of the semiconductor wafer back surface grinding step 4, and the semiconductor wafer back surface wet etching process step 5 is omitted. It is a point.
[0051]
FIG. 10 is a process diagram showing a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention.
[0052]
The present embodiment is different from the first embodiment in that an ultraviolet curable protective tape applying step 2C is provided instead of the heat resistant protective tape applying step 2 and an ultraviolet ray is used instead of the heat resistant protective tape peeling step 9. A curable protective tape peeling step 9C is provided, and the semiconductor wafer backside gold film forming step 7 is omitted. Incidentally, the ultraviolet curable protective tape peeling step 9C is the same as the ultraviolet curable protective tape peeling step 6A of the second embodiment.
[0053]
Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Nor.
[0054]
For example, the implementation method of the semiconductor wafer backside metal film formation process is not limited to the sputtering method, but may be a vacuum deposition method, a CVD (Chemical Vapor Deposition) method, or a vacuum aimed at low temperature processing. An ion plating method which is a kind of vapor deposition method, a plating method, or the like can be used.
[0055]
Further, as a heat-shrinkable protective tape, a fluororesin of a tetrafluoroethylene / perfluoroalkyl vinyl ether copolymer is stretched by 10% or more by a roll stretching method with a stretching temperature of 150 to 200 ° C., and a thickness of 80 μm at room temperature. You may use what was finished in the heat shrink film of the grade. Incidentally, an infrared lamp heating or a nitrogen gas blow heating may be used as a heat source for heat-shrinking a film that heat-shrinks by reheating to the extended temperature.
[0056]
In the above-described embodiment, the protective member is attached in a plurality of times as a method of attaching the two or more protective members that can be peeled off for each layer. A protective member configured as a protective member having two or more layers may be attached to the surface of the semiconductor forming element at a time.
[0057]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
[0058]
(1) Two or more layers of protective members that can be separated for each layer are affixed to the semiconductor element forming surface of the semiconductor wafer, and after the back surface of the semiconductor wafer is thin-finished, at least the surface layer portion of the two or more layers of protective members is protected. By peeling the member, adherence to the semiconductor wafer such as grinding and polishing debris adhering to the protective member on the surface layer during thin finish processing of the backside of the semiconductor wafer, foreign matter adhering to the etching process and foreign matter adhering to the spin chuck mark Since foreign matters can be removed, the semiconductor wafer can be diced in a clean state with a small number of attached foreign matters.
[0059]
(2) According to the above (1), the semiconductor wafer backside chemical etching process (wet etching process using a chemical solution) after the semiconductor wafer thin finishing process, the semiconductor wafer backside physicochemical etching process (dry etching process using a reactive gas, etc.) It can be processed in a clean state with reduced foreign matter from thin-finished semiconductor wafers to the process, semiconductor wafer backside metal film formation process (vacuum deposition method, sputtering method, CVD method, plating process, etc.) process and dicing process Therefore, it is possible to reduce defects in the semiconductor element due to the foreign matter adhering to the semiconductor wafer.
[0060]
(3) The semiconductor wafer thin finishing process while always reinforcing the semiconductor wafer with the protective member can maintain the rigidity of the semiconductor wafer in the semiconductor wafer thin finishing process, and the amount of warpage and deflection of the semiconductor wafer. Therefore, it is possible to reduce chipping or cracking of the semiconductor wafer due to a decrease in rigidity, warpage, or deflection of the semiconductor wafer during semiconductor wafer handling.
[0061]
(4) Since the back electrode film can be formed on the back surface of the thin-finished semiconductor wafer while reinforcing the thin-finished semiconductor wafer with a protective member, the warpage of the semiconductor wafer due to the back surface electrode film residual internal stress Occurrence can be prevented. In addition, since the semiconductor wafer can be handled while it is reinforced with a protective member during handling of the semiconductor wafer before and after the formation of the back electrode film, a high-quality thin semiconductor is produced without causing chipping or cracking of the semiconductor wafer. A back electrode of the wafer can be formed.
[0062]
(5) The thinned semiconductor wafer and the thinned semiconductor wafer on which the back electrode has been formed are reinforced with a protective member and pasted on a dicing tape with a frame, so that the thinned semiconductor wafer and the thinned finish are processed. The semiconductor wafer on which the back electrode is formed can be attached to a dicing tape with a frame without causing chipping or cracking. In addition, since the protective member can be peeled off from the semiconductor wafer while the semiconductor wafer is reinforced with the dicing tape after the semiconductor wafer is affixed to the dicing tape with a frame, the semiconductor wafer is not chipped or cracked. The protective member can be peeled from the wafer. Furthermore, since the semiconductor chip can be diced in a state of being attached to the dicing tape, the thinned semiconductor chip can be manufactured with high quality without cracking.
[0063]
(6) By using a heat-shrinkable protective tape as a protective member to be affixed to the element forming surface, the heat-shrinkable protective tape is peeled from the semiconductor wafer that has been thin-finished and the semiconductor wafer that has been thin-finished to form the back electrode. At this time, since the heat-shrinkable protective tape can be heat-shrinked with hot water and peeled off, local force can be prevented from acting on the semiconductor wafer during peeling, and the semiconductor wafer is cracked when peeling off the protective member. It is possible to prevent chipping. In addition, since the front and back surfaces of the semiconductor wafer can be washed with warm water or pure water after the heat-shrinkable protective tape is peeled off, the thin-finished semiconductor wafer has a high degree of cleanliness without leaving any adhesive or foreign matter on the semiconductor wafer. And a thin-finished semiconductor wafer with a back electrode can be provided. Furthermore, it is possible to provide a high-quality thin-finished semiconductor chip and a thin-finished semiconductor chip with a back electrode with high cleanliness and few cracks.
[0064]
(7) Since the means for peeling the protective member from the thin-finished semiconductor wafer and the semiconductor wafer cleaning means after peeling can be achieved by a water washing method using warm water or room temperature water, the protective member peeling means When the semiconductor wafer cleaning means after peeling is made into an apparatus, it is possible to reduce the size and price, and to integrate the processing process, so that the manufacturing cost of the semiconductor wafer can be reduced. it can.
[Brief description of the drawings]
FIG. 1 is a process diagram showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
2A is a longitudinal sectional view showing a semiconductor wafer after the previous process, FIG. 2B is a longitudinal sectional view showing the semiconductor wafer after a heat resistant protective tape attaching process, and FIG. 2C is a heat shrinkable protective tape attached. It is a longitudinal cross-sectional view which shows the semiconductor wafer after a process.
FIG. 3 is a longitudinal sectional view showing a semiconductor wafer back surface grinding step.
FIG. 4 is a longitudinal sectional view showing a semiconductor wafer back surface wet etching process;
FIG. 5 is a longitudinal sectional view showing a heat shrinkable protective tape removing step.
FIG. 6A is a longitudinal sectional view showing a step after the wafer back surface gold film forming step, and FIG. 6B is a longitudinal sectional view showing the step.
7A is a longitudinal sectional view after the dicing tape attaching process, FIG. 7B is a longitudinal sectional view after the heat-resistant protective tape peeling process, and FIG. 7C is a longitudinal sectional view after the semiconductor wafer dicing process. It is.
FIG. 8 is a process diagram showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention;
FIG. 9 is a process diagram showing a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
FIG. 10 is a process diagram showing a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Pre-process, 2 ... Heat-resistant protective tape sticking process, 3 ... Heat shrinkable protective tape sticking process, 4 ... Wafer back surface grinding process, 5 ... Semiconductor wafer back surface wet etching process, 6 ... Heat shrinkable protective tape removal process 7 ... Semiconductor wafer back surface gold film forming step, 8 ... Dicing tape attaching step, 9 ... Heat-resistant protective tape peeling step, 10 ... Semiconductor wafer dicing step, 20 ... Semiconductor wafer, 21 ... Semiconductor element forming surface, 22 ... Heat resistance Protective tape, 23 ... heat-shrinkable protective tape, 24 ... back surface, 25 ... thin finished wafer, 26 ... ground surface, 27 ... etched surface, 28 ... gold coating (metal film), 29 ... semiconductor chip, 30 ... semiconductor wafer Back grinding device, 31 ... vacuum suction table, 32 ... grinding wheel, 40 ... spin etching device, 41 ... spin head, 42 ... etching solution supply nozzle DESCRIPTION OF SYMBOLS 43 ... Etching liquid, 50 ... Heat-shrinkable protective tape removal apparatus, 51 ... Spin chuck, 52 ... Nozzle, 53 ... Hot water, 60 ... Sputtering apparatus, 61 ... Chamber, 62 ... Sputter chamber, 63 ... Anode electrode, 64 ... Cathode Electrode, 65 ... DC power supply, 66 ... Presser, 67 ... Cooling water channel, 68 ... Target, 69 ... Exhaust channel, 70 ... Gas supply channel, 71 ... Argon gas, 72 ... Positive ionized argon gas, 73 ... Plasma, 74 ... Gold atom, 81 ... Dicing tape, 82 ... Dicing frame, 83 ... Vacuum adsorption table, 84 ... Strong adhesive tape, 2C ... UV curable protective tape application process, 3A ... UV curable protective tape application process, 4B ... Semiconductor wafer Back surface polishing (lapping) process, 5A ... Semiconductor wafer back surface dry etching process, 6A ... UV curable Tape peeling step, 7A ... semiconductor wafer back Ti / Ni / Au film formation process, 9C ... UV curable protective tape peeling step.

Claims (7)

以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）第一の主面に半導体素子を含む集積回路が形成された半導体ウエハの前記第一の主面に第一の保護テープを貼り付ける工程；
（ｂ）前記（ａ）工程の後、前記第一の保護テープ上に第二の保護テープを貼り付ける工程；
（ｃ）前記（ｂ）工程の後、前記半導体ウエハの前記第一の主面と反対側の第二の主面を研削する工程；
（ｄ）前記（ｃ）工程の後、前記第二の保護テープを除去する工程；
（ｅ）前記（ｄ）工程の後、前記第一の保護テープが貼り付けられた前記半導体ウエハを次工程に搬送し、前記半導体ウエハの前記第二の主面にダイシングテープを貼り付ける工程；
（ｆ）前記（ｅ）工程の後、前記第一の保護テープを前記半導体ウエハから除去する工程。 A method for manufacturing a semiconductor device comprising the following steps:
(A) step pasting a first protective tape to the first major surface of the semiconductor upper blade on which an integrated circuit is formed including a semiconductor element on the first major surface;
(B) After the step (a), a step of attaching a second protective tape on the first protective tape;
(C) After the step (b), a step of grinding a second main surface opposite to the first main surface of the semiconductor wafer ;
(D) The step of removing the second protective tape after the step (c) ;
(E) After the step (d), transporting the semiconductor wafer to which the first protective tape is attached to the next step, and attaching a dicing tape to the second main surface of the semiconductor wafer;
(F) A step of removing the first protective tape from the semiconductor wafer after the step (e). 前記第二の保護テープは、熱収縮性の材料からなり、
前記（ｅ）工程では、前記第二の保護テープに温水を供給することで、前記第二の保護テープを前記半導体ウエハから除去することを特徴とする請求項１に記載の半導体装置の製造方法。 The second protective tape is made of a heat-shrinkable material,
Wherein in the step (e), by supplying the hot water to the second protective tape, manufacturing of the semiconductor device according to the second protective tape to claim 1, characterized that you removed from the semiconductor wafer Method. 前記第二の保護テープは、紫外線硬化性の材料からなり、
前記（ｅ）工程では、前記第二の保護テープに紫外線を照射することで、前記第二の保護テープを前記半導体ウエハから除去することを特徴とする請求項１に記載の半導体装置の製造方法。 The second protective tape is made of an ultraviolet curable material,
Wherein in the step (e), by irradiating ultraviolet rays to the second protective tape, manufacturing of the semiconductor device according to the second protective tape to claim 1, characterized that you removed from the semiconductor wafer Method. 前記（ｈ）工程では、前記ダイシングテープを真空吸着テーブルに吸着した状態で、前記第一の保護テープに強粘着テープを粘着させ、前記第一の保護テープを引っ張ることで、前記半導体ウエハから前記第一の保護テープを剥離することを特徴とする請求項１に記載の半導体装置の製造方法。 In the step (h), a strong adhesive tape is adhered to the first protective tape in a state where the dicing tape is adsorbed to a vacuum adsorption table, and the first protective tape is pulled to remove the first protective tape from the semiconductor wafer. the method of manufacturing a semiconductor device according to claim 1, characterized that you peel the first protective tape. 前記（ｃ）工程の後、かつ、前記（ｄ）工程の前に、前記半導体ウエハの前記第二の主面をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。 After the step (c), and wherein (d) prior to the method of manufacturing a semiconductor device according to claim 1, wherein the second major surface of said etching to Rukoto of the semiconductor wafer. 前記（ｄ）工程の後、かつ、前記（ｅ）工程の前に、前記半導体ウエハの前記第二の主面に金属膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。2. The semiconductor device manufacturing method according to claim 1, wherein a metal film is formed on the second main surface of the semiconductor wafer after the step (d) and before the step (e). Method. 前記（ｆ）工程の後、前記半導体ウエハをダイシングし、半導体チップを取得することを特徴とする請求項１に記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein after the step (f), the semiconductor wafer is diced to obtain a semiconductor chip.
JP2001068254A 2001-03-12 2001-03-12 Manufacturing method of semiconductor device Expired - Fee Related JP4497737B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001068254A JP4497737B2 (en) 2001-03-12 2001-03-12 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001068254A JP4497737B2 (en) 2001-03-12 2001-03-12 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2002270676A JP2002270676A (en) 2002-09-20
JP4497737B2 true JP4497737B2 (en) 2010-07-07

Family

ID=18926473

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001068254A Expired - Fee Related JP4497737B2 (en) 2001-03-12 2001-03-12 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP4497737B2 (en)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI232560B (en) 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
US7399683B2 (en) 2002-06-18 2008-07-15 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
CN1301536C (en) * 2003-05-26 2007-02-21 台湾积体电路制造股份有限公司 Method for preventing water from micro particles dropping onto it while cutting
JP4401181B2 (en) 2003-08-06 2010-01-20 三洋電機株式会社 Semiconductor device and manufacturing method thereof
DE112004001583B4 (en) * 2003-09-01 2012-06-14 Mitsui Chemicals Tohcello, Inc. Process for forming a metal film
CN100392811C (en) * 2003-09-01 2008-06-04 三井化学株式会社 Adhesive film and method for forming metal film using same
JP2006135272A (en) 2003-12-01 2006-05-25 Tokyo Ohka Kogyo Co Ltd Substrate support plate and peeling method of support plate
JP2005191550A (en) 2003-12-01 2005-07-14 Tokyo Ohka Kogyo Co Ltd Method for sticking substrates
KR100696287B1 (en) 2004-01-28 2007-03-19 미쓰이 가가쿠 가부시키가이샤 Method of protecting semiconductor wafer
DE602004010061T2 (en) * 2004-03-09 2008-09-11 Infineon Technologies Ag High reliability, low cost and thermally enhanced semiconductor chip mounting technology with AuSn
JP2005303218A (en) * 2004-04-16 2005-10-27 Renesas Technology Corp Semiconductor device and its manufacturing method
JP4406329B2 (en) 2004-07-14 2010-01-27 株式会社東芝 Semiconductor device and manufacturing method thereof
JP2006147623A (en) 2004-11-16 2006-06-08 Tdk Corp Cutting process of wafer
JP4533242B2 (en) * 2005-05-25 2010-09-01 株式会社ディスコ Wafer transfer device and wafer grinding-etching system
JP4721828B2 (en) 2005-08-31 2011-07-13 東京応化工業株式会社 Support plate peeling method
JP4668052B2 (en) 2005-12-06 2011-04-13 東京応化工業株式会社 Peeling device
TWI324800B (en) 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
JP2007194556A (en) * 2006-01-23 2007-08-02 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 Method for manufacturing semiconductor wafer
JP4353975B2 (en) * 2006-11-29 2009-10-28 日東電工株式会社 Adhesive sheet sticking / peeling method, adhesive sheet sticking device, and adhesive sheet peeling device
JP5034488B2 (en) * 2006-12-25 2012-09-26 株式会社デンソー Manufacturing method of semiconductor device
JP5007179B2 (en) * 2007-08-29 2012-08-22 ルネサスエレクトロニクス株式会社 Manufacturing method of semiconductor device
JP2010118588A (en) * 2008-11-14 2010-05-27 Disco Abrasive Syst Ltd Protection tape peeling method
JP2010147117A (en) 2008-12-17 2010-07-01 Mitsubishi Electric Corp Manufacturing method of nitride semiconductor device
JP5400409B2 (en) * 2009-02-16 2014-01-29 リンテック株式会社 Manufacturing method of semiconductor device
JP2011151350A (en) * 2009-12-22 2011-08-04 Renesas Electronics Corp Semiconductor device manufacturing method and the semiconductor device
CN101733703B (en) * 2009-12-23 2011-07-27 中国电子科技集团公司第五十五研究所 Process method for reducing deformation of micro suspension structure in chemically mechanical thinning and polishing process
KR20130108058A (en) * 2010-09-16 2013-10-02 스미토모덴키고교가부시키가이샤 Production method for semiconductor device
CN103907176B (en) 2011-12-02 2016-06-29 住友电气工业株式会社 The method manufacturing semiconductor device
WO2015129095A1 (en) * 2014-02-25 2015-09-03 Jx日鉱日石金属株式会社 Method for manufacturing power device
CN111446160B (en) * 2020-03-11 2023-02-03 绍兴同芯成集成电路有限公司 Method for removing inter-grain adhesive
JP7511977B2 (en) 2020-06-16 2024-07-08 株式会社ディスコ Method for grinding a workpiece

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63160340A (en) * 1986-12-24 1988-07-04 Mitsubishi Electric Corp Manufacture of semiconductor device
JPH1092778A (en) * 1996-09-11 1998-04-10 Nec Corp Semiconductor device and its manufacture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63160340A (en) * 1986-12-24 1988-07-04 Mitsubishi Electric Corp Manufacture of semiconductor device
JPH1092778A (en) * 1996-09-11 1998-04-10 Nec Corp Semiconductor device and its manufacture

Also Published As

Publication number Publication date
JP2002270676A (en) 2002-09-20

Similar Documents

Publication Publication Date Title
JP4497737B2 (en) Manufacturing method of semiconductor device
US11876014B2 (en) Method of transferring device layer to transfer substrate and highly thermal conductive substrate
KR101180497B1 (en) Process and Apparatus for the Treatment of a Wafer as well as Wafers with an Interlayer and Carrier Layer
US5268065A (en) Method for thinning a semiconductor wafer
US20150294891A1 (en) Electrostatic Chuck With Photo-Patternable Soft Protrusion Contact Surface
JP2005303218A (en) Semiconductor device and its manufacturing method
JP4416108B2 (en) Manufacturing method of semiconductor wafer
SG183797A1 (en) Method for finishing a substrate of the semiconductor-on-insulator type
JP2002100589A (en) Production method for semiconductor device
CN107180753B (en) Method for manufacturing element chip
TW201611140A (en) Method of providing an electronic device and electronic device thereof
JP2003297786A (en) Method for manufacturing semiconductor device
JP2004119718A (en) Method of manufacturing thin semiconductor chip
JP2004186522A (en) Manufacture method of semiconductor device
JP2006080509A (en) Thin substrate support
JP2005166925A (en) Method and device for wafer processing
US20070054115A1 (en) Method for cleaning particulate foreign matter from the surfaces of semiconductor wafers
JP2002075940A (en) Method for manufacturing semiconductor device
JP7209247B2 (en) Element chip manufacturing method
US7825010B2 (en) Die singulation methods
JP7551787B2 (en) Wafer back grinding method and electronic device manufacturing method
JP2003347260A (en) Treatment equipment and substrate treatment method
CN111312658B (en) Wafer processing method
JP7209246B2 (en) Element chip manufacturing method
JP7186921B2 (en) Semiconductor device manufacturing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100202

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100413

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100413

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140423

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees