JP4480143B2 - 位相同期ループ回路 - Google Patents
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Description
従来の技術では、ディジタル信号伝送において伝送されるデータビットに等しい誤り率特性を与えて伝送を行っている。この場合、伝送路での何らかの障害によって伝送路の提供できる信号対雑音比が所要値に以下に落ちると、伝送するデータビットに許容することのできない大きな誤り率が生じ、伝送品質は一遍に大きく劣化してしまうという問題があった。
特許文献2にも開示されているように、従来から図15に示すような位相同期ループ回路が用いられている。該回路は通信伝送路を経てアナログ/ディジタル変換されたディジタル信号を、入力端子(200)(201)から入力する。ディジタル信号は複素数信号であり、それを構成するI信号・Q信号は、複素乗算部(202)に入力される。
位相比較部(204)は、複素乗算部(202)から供給される乗算結果の実数部及び虚数部からタンジェント特性を得て、この逆特性(TAN-1)から位相を検出している。すなわち、図16は入力変調波がQPSKの場合のデータベクトルを示しており、同図に示した白丸印は本来のシンボルの位置を、同図に示した黒丸印は受信シンボルの位置を示している。白丸印のシンボル位置を基準にして受信シンボルである黒丸印との位相誤差θは逆タンジェント特性(数1)で求めることができる。
すなわち、請求項1に記載の発明は、時間と共に変化する単位ディジタル信号に対応する要素の集合からなる符号ブロック構造を有する符号化方式の搬送波再生回路に用いる位相同期ループ回路である。
そして、該位相同期ループ回路は、複素乗算器と、位相比較器と、ループフィルタと、数値制御発振器とを少なくとも備え、複素乗算器には複素数信号と数値制御発振器からのキャリアとを入力するループにより位相同期を行う構成において、位相比較器が、複素数信号の実数部及び虚数部から位相を算出する位相算出部と、用いられた直交ディジタル位相変調の位相が異なる2つの子信号点配置パターンにおける近傍引き込み点の位相と、上記で算出した受信信号の検出位相とのそれぞれの位相誤差を求める位相誤差計算部と、各ブロック毎に各位相誤差の2乗を積分して尤度を算出する尤度算出部と、該尤度の高い直交ディジタル位相変調の信号点配置パターンにおける位相誤差の積分値から平均位相誤差を算出して出力する位相誤差選択部とを備えることを特徴とする。
請求項3に記載の発明は、前記直交ディジタル位相変調の2つの子信号点配置パターンが、それぞれπ/4位相がずれていることを特徴とする。
また、請求項4に記載の位相同期ループ回路では、前記符号化方式が、ブロック符号化変調(BCM)である構成を、請求項5では、多重ブロック符号化変調(MBCM)である構成をそれぞれ提供するものである。
これにより、キャリア引き込み特性の改善が図られ、優れた搬送波再生回路の構成に寄与する。
図1は、本発明の位相同期ループ回路を実装するディジタル通信伝送システムの1例であって、地上局A(1)と地上局B(2)の間で通信衛星(3)を用いて構成している。
また、変復調装置(13)において出入力される140MHzの信号を、地上局A(1)からはKaバンドで、地上局B(2)からはSバンドでアンテナ(14)(15)から送受信するために周波数変換装置(16)(17)を設けている。
ベースバンドユニット(30)には送信側の送信ベースバンド処理部(31)と、受信側の受信ベースバンド処理部(32)を設けている。
送信ベースバンド処理部(31)では、それぞれのレベル毎に、公知のR/S符号化処理部(33)、畳み込み符号化処理部(34)を備えており、各レベルを後述のようにブロック符号化処理部(35)で符号化処理する。
そして、送信IFユニット(40)から140MHzの送信IF信号を送出する。
このとき、フィルタ群を経てアナログ・ディジタルコンバータ(42)(42)によりディジタル信号に変換され、ロールオフフィルタ(43)(43)を介して本発明に係るCAL・CLK同期処理部(44)に入力する。該処理については後段で詳述する。
その1つは、図3に示すように地上局A(1)・地上局B(2)における変復調装置(13)のX21インターフェース(20)にそれぞれPC1台(11)(11)を接続する方法である。本実施形態では動画像ディジタルデータに含まれる制御コード等やデータの重要度によってレベルL1〜L3に分配し、不均一誤り訂正を行う。
図5に1例として8相PSK信号点配置を用いた符号化器のビットマトリクスおよび8相PSK信号の生成法を示す。但し、これはトレリスの1ブランチにk個のシンボルが割り当てられている場合を示している。
このk個のシンボルは同図の下部に示すように、符号レベルl1 とl2からの2ビットを共通ビットとして各自の先頭の2ビットに用い、そして3ビット目にそれぞれl3、l4、…、lk+2 からのビットを用いる。
本発明は位相比較器(72)における処理方法に特徴を有しており、その他の複素乗算器(71)、ループフィルタ(73)、数値制御発振器(74)、データ変換器(75)は公知の構成を用いている。
そして、従来そのままの8相PSK信号点配置を用いて復調した場合、誤った近傍点に引き込む可能性があり、ノイズの多い伝搬環境では同期を行うことが困難であった。
すなわち、位相誤差計算部(77)において、図8に示す位相誤差の計算処理を行う。ここで、図11に示すように、受信信号の信号点(90)と、Aパターンにおける最寄りのシンボル点(91)との位相誤差ΔθA、Bパターンにおける最寄りのシンボル点(92)との位相誤差ΔθBを計算する。
一方、それぞれのパターンとの位相誤差ΔθA・ΔθBの積分値を位相誤差積分算出部(81)で求めた上、位相誤差選択部(82)で上記尤度の高い方の位相誤差積分値から、数4によって算出される平均位相誤差を位相誤差Δθとして出力する。
本発明はこのような構成により、キャリア引き込み特性の改善を図るものである。
Δθ=ΣΔθA/M 又は Δθ=ΣΔθB/M
ただし、Mは1つの符号ブロックに含まれる信号シンボルの数
例えば、1行目の数字は1番上の節点から出ている2つのブランチレベルは上のブランチが0か4の値をとり、下のブランチが2か6の値をとることを示す。
BCMと同様、図13のトレリス線図も上下2つの子トレリスに分けることができ、2つの子トレリスが2つの異なるQPSKパターンに対応する。
以上によって、用いられるパターンで見る場合、BCMとMBCMは共に図14に示すように、単純な2状態のトレリス線図と見ることができる。ただし、方式によって1つの符号ブロックに送られる信号シンボルの数が異なる。すなわち、BCMの場合は7個、MBCMでk=2の場合は14個、k=4の場合は28個、k=6の場合は42個である。
71 複素乗算器
72 ロールオフフィルタ
73 位相比較器
74 ループフィルタ
75 数値制御発振器NCO
76 検出位相算出部
77 位相誤差計算部
Claims (5)
- 時間と共に変化する単位ディジタル信号に対応する要素の集合からなる符号ブロック構造を有する符号化方式の搬送波再生回路に用いる位相同期ループ回路が、
複素乗算器と、位相比較器と、ループフィルタと、数値制御発振器とを少なくとも備え、複素乗算器には複素数信号と数値制御発振器からのキャリアとを入力するループにより位相同期を行う構成において、
位相比較器が、
複素数信号の実数部及び虚数部から位相を算出する位相算出部と、
用いられた直交ディジタル位相変調の位相が異なる2つの子信号点配置パターンにおける近傍引き込み点の位相と、上記で算出した受信信号の検出位相とのそれぞれの位相誤差を求める位相誤差計算部と、
各ブロック毎に各位相誤差の2乗を積分して尤度を算出する尤度算出部と、
該尤度の高い直交ディジタル位相変調の信号点配置パターンにおける位相誤差の積分値から平均位相誤差を算出して出力する位相誤差選択部と
を備えることを特徴とする位相同期ループ回路 - 前記符号化方式で用いられるディジタル位相変調の信号点配置は、前記信号点数が半減した2つの子信号点配置パターンに分けられ、ある時系列長の符号ブロックにおいて、どちらかの子信号点配置しか使用されないことを特徴とする
請求項1に記載の位相同期ループ回路。 - 前記直交ディジタル位相変調の2つの子信号点配置パターンが、それぞれπ/4位相がずれている
請求項1又は2に記載の位相同期ループ回路。 - 前記符号化方式が、ブロック符号化変調(BCM)である
請求項1ないし3に記載の位相同期ループ回路。 - 前記符号化方式が、多重ブロック符号化変調(MBCM)である
請求項1ないし3に記載の位相同期ループ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004224197A JP4480143B2 (ja) | 2004-07-30 | 2004-07-30 | 位相同期ループ回路 |
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JP2004224197A JP4480143B2 (ja) | 2004-07-30 | 2004-07-30 | 位相同期ループ回路 |
Publications (2)
Publication Number | Publication Date |
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JP2006049984A JP2006049984A (ja) | 2006-02-16 |
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Family
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4480143B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008085889A1 (en) * | 2007-01-05 | 2008-07-17 | Milestone Av Technologies, Inc. | Wall-avoiding self-balancing mount for tilt positioning of a flat panel electronic display |
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---|---|
JP2006049984A (ja) | 2006-02-16 |
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