JP4475716B2

JP4475716B2 - 電力変換器制御装置

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Publication number: JP4475716B2
Application number: JP2000025841A
Authority: JP
Inventors: 道▲吉▼ 園田; 亮大坪
Original assignee: Toshiba Elevator Co Ltd
Current assignee: Toshiba Elevator and Building Systems Corp
Priority date: 1999-09-20
Filing date: 2000-02-03
Publication date: 2010-06-09
Anticipated expiration: 2020-02-03
Also published as: JP2001161078A

Description

【０００１】
【発明の属する技術分野】
本発明は、電力変換器の半導体素子を過電流による破壊から保護するための電力変換器制御装置に関する。
【０００２】
【従来の技術】
一般に、負荷に可変周波数の電源を供給するための電力変換器は、直流電源を所定の周波数の交流に変換し負荷に供給するものである。直流電源が直接得られないときは、コンバータ装置を設け交流電源から直流電源を得るようにしている。
【０００３】
図６は、３相交流電源１からの電源をコンバータ２で直流電源に変換し、その直流電源をインバータ装置４で所定の周波数の電力に変換して負荷である電動機５を駆動する電力変換器６およびその制御装置７の構成図である。
【０００４】
コンバータ装置２では、３相交流電源１からのＲ相を半導体素子２Ｕと半導体素子２Ｘとの接続点に、Ｓ相を半導体素子２Ｖと半導体素子２Ｙとの接続点に、Ｔ相を半導体素子２Ｗと半導体素子２Ｚとの接続点にそれぞれ入力し、３相交流を直流に変換する。コンバータ装置２で変換された直流は、Ｐ母線（プラス側母線）およびＮ母線（マイナス側母線）に取り出され、このＰ母線とＮ母線に接続された平滑コンデンサ３で平滑され、インバータ装置４に入力される。
【０００５】
インバータ装置４では、コンバータ装置２で変換された直流を、Ｐ母線およびＮ母線から入力し、半導体素子４Ｕと半導体素子４Ｘとの接続点からＵ相を、半導体素子４Ｖと半導体素子４Ｙとの接続点からＶ相を、半導体素子４Ｗと半導体素子４Ｚとの接続点からＷ相をそれぞれ取り出し、負荷である電動機５に出力するようになっている。
【０００６】
各々の半導体素子２Ｕ〜２Ｚ、４Ｕ〜４Ｚは、１個の半導体素子で構成されるシングル構成の場合と、複数個の半導体素子を並列接続してパラ接続構成される場合とがある。
【０００７】
このような電力変換器６には、電力変換器６の制御を行うための電力変換器制御装置７が設けられている。電力変換器制御装置７は、電力変換器６の半導体素子のゲートを駆動するゲート駆動部８と、電力変換器６の半導体素子に流れる電流が所定値を超えたことを検出し異常信号を出力する異常検出部９と、ゲート駆動部８にゲート信号を送り電力変換器６を制御する制御部１０とを備えており、半導体素子の異常や負荷の短絡を異常信号として検出し保護動作するようにしている。
【０００８】
【発明が解決しようとする課題】
ところが、半導体素子として、例えばＩＧＢＴ（Insulated gate bipolar）を使用した電力変換器６では、半導体素子の短絡耐量が低いため、直流短絡が生じると、保護動作が作動しても検出時間が間に合わず、半導体素子の破壊が生じることがある。
【０００９】
ここで、ＩＧＢＴは静電誘導形自己消弧素子であり、ゲート電圧が低い範囲ではトランジスタに近い定電流特性を示す一方、ゲート電圧が高くなるとサイリスタに近い低い電圧降下を示すトランジスタとサイリスタの中間的特性を有している。このＩＧＢＴは、コレクタ電流を制限すれば常に安全に運転できる安全動作領域を有しているが、例えば負荷短絡が生じたような場合には、安全動作領域での運転ができなくなり大きなコレクタ電流が流れ、半導体素子の破壊が生じることがある。
【００１０】
半導体素子（ＩＧＢＴ）に過電流が流れた場合には、異常検出部９がそれを検出して、制御部１０によりゲート駆動部８を介してゲート遮断する動作がなされるが、異常検出からゲート遮断までには時間が掛かり、特に半導体素子がＩＧＢＴである場合には、ゲート遮断が行われるまでに素子が破壊してしまう恐れがある。
【００１１】
本発明の目的は、半導体素子に大きな電流が流れる異常が発生しても、その保護動作を確実に行い素子破壊を防ぐことができる電力変換器制御装置を得ることである。
【００１２】
【課題を解決するための手段】
請求項１の発明に係わる電力変換器制御装置は、インバータ装置およびコンバータ装置の双方で構成される電力変換器の半導体素子のゲートを駆動するゲート駆動部と、前記電力変換器の前記インバータ装置側および前記コンバータ装置側にパラ接続された平滑コンデンサと、前記電力変換器のプラス側母線およびマイナス側母線に対し構造的に均等になる位置に前記平滑コンデンサとは別に接続された短絡検出用コンデンサと、前記短絡検出用コンデンサのプラス側またはマイナス側に設けられ前記半導体素子に流れる電流を検出するホールＣＴと、前記ホールＣＴにより検出された前記電力変換器の半導体素子に流れる電流が所定値を超えたときは異常信号を出力する異常検出部と、前記ゲート駆動部にゲート信号を送り前記電力変換器を制御する制御部とを備え、前記ゲート駆動部は、前記異常検出部の異常信号を入力したとき前記半導体素子のゲートを絞るゲート絞り手段と、前記電力変換器の停止のためのゲート遮断信号を出力するゲート遮断出力手段と、異常となった半導体素子のゲート信号をオン状態に保持し前記半導体素子の電流が所定値より小さくなってから前記半導体素子のゲート信号をオフするゲートオン手段とを備えたこと特徴とする。
【００１３】
請求項２の発明に係わる電力変換器制御装置は、請求項１の発明において、前記異常検出部は、前記電力変換器の半導体素子に流れる電流が所定値を超えたときは信号を出力するコンパレータと、前記コンパレータの出力信号をラッチするラッチ回路と、前記ラッチ回路の出力信号によりオンし前記ゲート駆動部の前記ゲート絞り手段と前記ゲート遮断出力手段を駆動するドライブ用トランジスタとを備えたことを特徴とする。
【００１４】
請求項３の発明に係わる電力変換器制御装置は、請求項２の発明において、前記ラッチ回路をクリアするラッチクリア回路を設けたことを特徴とする。
【００１５】
請求項４の発明に係わる電力変換器制御装置は、前記ゲートオン手段は、請求項１の発明において、前記異常検出部からの異常信号を入力したとき、異常となった半導体素子のゲート信号がオンの場合に、その半導体素子のゲート信号を強制的にオン状態に保持するようにしたことを特徴とする。
【００１６】
請求項５の発明に係わる電力変換器制御装置は、請求項１の発明において、前記ゲートオン手段は、前記異常検出部からの異常信号を入力したとき、異常となった半導体素子のゲート信号のオンオフに関係なく、その半導体素子のゲート信号を強制的にオン状態に保持するようにしたことを特徴とする。
【００１７】
請求項６の発明に係わる電力変換器制御装置は、請求項１の発明において、前記ゲートオン手段は、前記異常検出部からの異常信号を入力したとき、異常となった半導体素子だけなく、正常な半導体素子に対してもオンオフに関係なくすべての半導体素子のゲート信号を強制的にオン状態に保持するようにしたことを特徴とする。
【００１８】
請求項７の発明に係わる電力変換器制御装置は、請求項１の発明において、前記ゲートオン手段は、前記異常検出部からの異常信号を入力したときから、一定の時間だけすべての半導体素子を強制的にオン状態にし、一定の時間経過後、再びすべての半導体素子のゲート信号をオフするようにしたことを特徴とする。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。図１は本発明の実施の形態に係わる電力変換器制御装置を電力変換器に適用した場合の構成図である。
【００２６】
図１において、３相交流電源１からの電源はコンバータ２で直流電源に変換され、直流母線のＰ母線（プラス側母線）およびＮ母線（マイナス側）に出力される。Ｐ母線とＮ母線との間には平滑コンデンサ３が設けられており、ここで平滑された直流電源は、インバータ装置４で所定の周波数の電力に変換され、負荷である電動機５に出力される。
【００２７】
コンバータ装置２では、３相交流電源１からのＲ相を半導体素子２Ｕと半導体素子２Ｘとの接続点に入力し、Ｓ相を半導体素子２Ｖと半導体素子２Ｙとの接続点に入力し、Ｔ相を半導体素子２Ｗと半導体素子２Ｚとの接続点に入力し、３相交流を直流に変換する。
【００２８】
また、インバータ装置４では、半導体素子４Ｕと半導体素子４Ｘとの接続点からＵ相を出力し、半導体素子４Ｖと半導体素子４Ｙとの接続点からＶ相を出力し、半導体素子４Ｗと半導体素子４Ｚとの接続点からＷ相を取り出し、負荷である電動機５に出力する。これら各々の半導体素子２Ｕ〜２Ｚ、４Ｕ〜４Ｚは、１個の半導体素子で構成されるシングル構成の場合と、複数個の半導体素子を並列接続してパラ接続構成される場合とがある。
【００２９】
Ｐ母線およびＮ母線に接続される平滑コンデンサ３のプラス側には、電力変換器３を構成する半導体素子に流れる電流を検出するためのホールＣＴ１１が設けられている。このホールＣＴは、電流を検出する導体を貫通して設けられ、電源が不要でかつ高速で電流を検出することができるもので、例えば、PEARSON ELECTRONICS 社製 CURENT MONITORS が使用でき、電流変化があったときのみ信号を出力するものである。
【００３０】
このホールＣＴ１１で検出された電流は、電力変換器制御装置７の異常検出部９に入力され、その電流値が所定値を超えたか否かが判定される。そして、電流値が所定値を超えたときは異常信号を制御部１０に出力する。制御部１０は、異常検出部９からの異常信号がない場合には、ゲート駆動部８に対し所定のゲート信号を出力し電力変換器６を制御する。
【００３１】
ゲート駆動部８は、制御部１０からのゲート信号に基づいて電力変換器６の各々の半導体素子のゲートを駆動するものであり、異常検出部９からの異常信号が入力された場合に起動されるゲート絞り手段１２、ゲート遮断手段１３およびゲートオン手段２３を有している。
【００３２】
ゲート絞り手段１２は、異常検出部９からの異常信号を入力すると起動され、対応する半導体素子のゲートを速やかに絞り、その半導体素子に流れる電流を抑制するように動作する。また、ゲート遮断手段１３は、電力変換器６の動作を停止するべく各々の半導体素子に対しゲートオフ信号を出力するものである。
【００３３】
また、ゲートオン手段２３は、異常検出部９からの異常信号を入力すると、短絡電流が流れ始めた半導体素子のゲートの一次側をオン状態のまま継続させ、ゲート絞り手段１２により電流が十分に小さくなってから半導体素子のゲートの一次側をオフするようにする。
【００３４】
これは、半導体素子の直流短絡の原因がノイズによる誤動作である場合、本来的にはゲート信号がオフであるべきところが瞬間的にオンとなり、その間だけ短絡電流が流れ、ゲート絞り手段１２にてゲートを絞っている途中で本来のオフになることが考えられるからである。そのような場合には、十分に電流が小さく絞られていないときに半導体素子がオフすることになり、サージ電圧が大きくなってしまう。サージ電圧が半導体素子耐電圧を超えると半導体素子の破損となる。
【００３５】
そこで、半導体素子に短絡電流が流れ始めたときは、ゲートオン手段２３によりゲートの一次側をオン状態に保持し、十分に電流が小さくなってからオフするようにする。
【００３６】
この場合、ゲートオン手段２３は、異常検出部９からの異常信号を入力したとき、異常となった半導体素子だけなく、正常な半導体素子に対してもオンオフに関係なくすべての半導体素子のゲート信号を強制的にオン状態に保持するようにすることが望ましい。すなわち、ゲートオン手段２３は、異常検出部９からの異常信号を入力したときから、一定の時間だけすべての半導体素子を強制的にオン状態にし、一定の時間経過後、再びすべての半導体素子のゲート信号をオフするようにする。
【００３７】
図２は、ゲート駆動部８および異常検出部９の回路構成図である。図２では、インバータ装置４の半導体素子４Ｕに対して適用した場合を示しており、半導体素子４ＵとしてＩＧＢＴを使用した場合を示している。
【００３８】
ホールＣＴ１１は、半導体素子４ＵのＰ側（プラス側）と平滑コンデンサのＰ側（プラス側）との間に挿入され、このホールＣＴ１１で検出された電流は、異常検出部９に入力される。異常検出部９では、ホールＣＴ１１で検出された電流は抵抗Ｒ１を介してコンパレータ１４に入力される。一方、異常検出部９には、電流の所定の値を設定するための設定器１５が設けられており、この設定器１５で設定された所定値は抵抗Ｒ２を介してコンパレータ１４に入力される。
【００３９】
コンパレータ１４では、ホールＣＴ１１で検出された電流が設定器１５に設定された所定値を超えると、その検出信号をラッチ回路１６に出力する。ラッチ回路１６では、コンパレータ１４からの検出信号を保持（ラッチ）し、ドライブ用トランジスタ１７を駆動すると共に、絶縁用フォトカプラ１３Ａをオンし、これにより、異常信号がゲート駆動部８に出力される。
【００４０】
ラッチクリア回路１８はラッチ回路１６のラッチをクリアするものであり、半導体素子４Ｕへの過電流を検出し、例えば電力変換器６が停止した後に、再び再起動させる際に使用される。ラッチクリア回路１８は、制御部１０からの指令により起動され再び制御可能な状態にする。
【００４１】
一方、ゲート駆動部８には、制御部１０からのゲート信号がフォトカプラ１９を介して入力トランジスタＴｒに入力され、コンプリメンタリ接続されたＮＰＮトランジスタとＰＮＰトランジスタとからなる増幅器２０ａ、２０ｂで増幅されて、抵抗Ｒ３を介し半導体素子４Ｕに入力されるようになっている。なお、コンデンサＣａ、Ｃｂは、制御電源供給用のコンデンサである。
【００４２】
ゲート駆動部８内に形成されるゲート絞り手段１２は、異常検出部９からの異常信号が入力されたときに、半導体素子４Ｕを駆動するためのゲート電源の電圧を低下させるものであり、これにより、半導体素子４Ｕへのゲート信号を絞る。また、その際に、フォトカプラから構成されるゲート遮断手段１３が動作し、ゲート遮断信号を出力する。
【００４３】
すなわち、異常検出部９からの異常信号は、異常検出部９のドライブ用トランジスタ１７がオンすることにより発生し、このドライブ用トランジスタ１７のオンにより、絶縁用フォトカプラ１３Ａのフォトトランジスタをオンさせ、ゲート絞り手段１２の定電圧ダイオード２１がオンする。これにより、ゲート電源から、ゲート遮断手段１３、ダイオードＤ１、抵抗Ｒ４を介して電流が流れ、ゲート遮断手段１３が動作しゲート遮断信号が出力される。この場合、定電圧ダイオード２１は一定電圧を保持するので、ゲート電源の電圧は、定電圧ダイオード２１の一定電圧に等しくなる。
【００４４】
ドライブ用トランジスタ１７のオン時には、半導体素子４Ｕを駆動するゲート電源の電圧を、定電圧ダイオード２１の一定電圧まで低下させる。ゲート絞り手段１２によるゲート絞り動作は、ゲート絞り手段１２から直接的に半導体素子へのゲート電源を低下させるので、その動作は速い。一方、ゲート遮断動作は、制御部１０を介してゲート駆動部８に入力されるので、ゲート遮断動作が行われるまでに時間が掛かる。
【００４５】
これにより、ゲート遮断信号による電力変換器６の停止指令が来る以前に、半導体素子４Ｕへのゲート信号を速やかに絞り、半導体素子４Ｕに流れる電流を抑制できる。従って、半導体素子４Ｕを適切に保護できる。
【００４６】
次に、ゲートオン手段２３は、異常検出部９のトランジスタ１７がオンし、かつ半導体素子のゲートの一次側がオンの場合に、その半導体素子のゲート信号を強制的にオン状態に保持し、ゲート絞り手段１２により電流が十分に小さくなってから半導体素子のゲートの一次側をオフする。
【００４７】
すなわち、ゲートオン手段２３のＮＯＲ回路２４は、異常検出部９のドライブ用トランジスタ１７がオン（入力信号信号レベルＬ）し、ゲート信号がオン（入力信号レベルＬ）した場合に限りオンする。ＮＯＲ回路２４のオンによりコンデンサＣ１を介して瞬時にトランジスタＴｒ２をオンし、抵抗Ｒ６を介して半導体素子のゲート信号を強制的にオン状態に保持する。
【００４８】
コンデンサＣ１、抵抗Ｒ５、トランジスタＴｒ２により微分回路を構成しているため、コンデンサＣ１、抵抗Ｒ５の時定数に関する時間が経過したら、コンデンサＣ１に流れる電流が減少し最終的にトランジスタＴｒ２がオフする。このゲートオン手段２３により、異常信号はラッチ回路１６がラッチを保持していても、ラッチ後に一定時間が経過するとゲートオン手段２３は一次側ゲート信号の強制オン条件を解除し、ゲート信号はオフとなる。
【００４９】
従って、異常検出部９により検出されたような大きな電流が半導体素子に流れているときに、適切に半導体素子をオフさせ、サージ電圧による破損から保護することができる。
【００５０】
以上の説明では、異常検出部９のドライブ用トランジスタ１７がオン（入力信号信号レベルＬ）し、ゲート信号がオン（入力信号レベルＬ）である場合に限りゲート信号のオン状態を延長保持するようにしたが、異常検出部９のドライブ用トランジスタ１７がオンしたときは、ゲート信号の状態にかかわらずゲートをオンさせるようにしても良い。その場合のゲートオン手段２３を図３に示す。
【００５１】
図３において、異常検出部９のドライブ用トランジスタ１７がオンしたときは、ゲート手段２３の抵抗Ｒ８を介してトランジスタＴｒ３のベース−エミッタ電圧が０Ｖになるので、トランジスタＴｒ３がオフする。
【００５２】
これにより、コンデンサＣ１を使ってトランジスタＴｒ２にベース電流が流れるため、図２のときと同様にトランジスタＴｒ２が一瞬だけオンし、半導体素子のゲート信号を強制的にオン状態に保持する。そして、ゲート絞り手段１２により短絡電流が絞られ、抵抗Ｒ５とコンデンサＣ１とにより定まる一定時間後にトランジスタＴｒ２はオフし、半導体素子のゲート信号はオフとなる。
【００５３】
従って、異常検出部９により検出されたような大きな電流が半導体素子に流れているときに、適切に半導体素子をオフさせ、サージ電圧による破損から保護することができる。
【００５４】
ここで、電力変換器６がインバータ装置４とコンバータ装置２との両方を有する場合には、インバータ装置４およびコンバータ装置２に対し、ホールＣＴ１１を各々１個ずつ設けて検出精度を高める。この場合、ホールＣＴ１１は平滑コンデンサ３のプラス側（Ｐ母線側）またはマイナス側（Ｎ母線側）に設ける。
【００５５】
また、電力変換器６の各々の半導体素子がパラ接続構成であり、平滑コンデンサ３もパラ接続する場合には、ホールＣＴ１１は、半導体素子に均等に電流が最も流れやすい箇所に接続する。つまり、少なくとも１個の平滑コンデンサのプラス側またはマイナス側に設ける。これにより、検出感度を高めると共にホールＣＴ１１の設置個数を節約できる。
【００５６】
また、電力変換器６の半導体素子が１個のシングル構成であり、平滑コンデンサ３がパラ接続される場合には、ホールＣＴ１１は、半導体素子に均等に電流が流れやすい箇所に接続する。つまり、少なくとも１個の平滑コンデンサのプラス側またはマイナス側に設ける。これにより、検出感度を高めると共にホールＣＴ１１の設置個数を節約できる。
【００５７】
また、電力変換器６の半導体素子がパラ接続構成で、Ｕ相、Ｖ相、Ｗ相の半導体素子スタックが各相毎に別れる場合には、ホールＣＴ１１は、平滑コンデンサ３のプラス側（Ｐ側）またはマイナス側（Ｎ側）に最も近い真中のＶ相だけに設ける。これにより、検出感度を高めると共にホールＣＴ１１の設置個数を節約できる。
【００５８】
ここで、平滑コンデンサがパラ接続される場合には、図４に示すように、電力変換器のプラス側母線およびマイナス側母線に対し構造的に均等になる位置に、平滑コンデンサ１１Ａ、１１Ｂとは別の短絡検出用コンデンサ３１を接続して、この短絡検出用コンデンサ３１のプラス側またはマイナス側にホールＣＴ１１設けることも可能である。
【００５９】
図４において、短絡検出用コンデンサ３１は、コンバータ側に設置された平滑コンデンサ１１Ａとインバータ側に設置された平滑コンデンサ１１Ｂとの間に設けられている。この短絡検出用コンデンサ３１は、平滑コンデンサ１１Ａ、１１Ｂのコンデンサ容量に対し、十分小さな容量のコンデンサであり、この短絡検出用コンデンサ３１のプラス側またはマイナス側に、ホールＣＴ１１は取り付けられる。
【００６０】
次に、図５は、本発明の実施の形態に係わる電力変換器におけるインバータ装置のＵ相のアームの構成図である。図５では、インバータ装置４のＵ相のアームについて示しているが、他の相についても同様に構成され、また、コンバータ装置２の各相のアームについても同様に構成される。
【００６１】
図５において、インバータ装置４のＵ相におけるアームの一方（Ｐ側）には１個の半導体素子４Ｕを用い、アームの他方（Ｎ側）にはそれ自体で短絡保護機能を有した１個の半導体素子４Ｘを用てインバータ装置４を構成する。この場合、Ｐ側の半導体素子４ＵとしてはＩＧＢＴを用い、Ｎ側の半導体素子４ＸとしてＩＰＭ（integrated power module）を用いる。
【００６２】
ＩＰＭは、短絡保護手段２２を有しておりこの短絡保護手段２２により、それ自体で短絡保護動作を行う。すなわち、ＩＰＭ内のスイッチング要素に流れる電流が所定値を超えたときには、短絡保護手段２２が動作しゲート遮断信号を出力すると共にスイッチング要素の必要な保護動作を行う。これにより、電力変換器の１相で生じたアーム短絡に対して短絡保護が可能になり、素子のコスト低減も図れる。
【００６３】
【発明の効果】
以上述べたように、本発明によれば、電力変換器を構成する半導体素子に過電流が流れたときは、ゲート絞り手段により速やかに半導体素子に流れる電流を減少させる。従って、ゲート遮断動作がなされることに先行して半導体素子に流れる電流を減少させることができるので、半導体素子を適切に保護できる。
【００６４】
また、過電流が流れているときに半導体素子をオフすることがないので、オフサージ電圧を抑えることができ、適切に保護できる。
【００６５】
また、半導体素子に流れる過電流は、電源が不要で高速のホールＣＴを使用するので、ホールＣＴ自体がノイズで誤動作することもなく、しかも高速で短絡電流を検出してゲート絞り遮断が可能となる。一方、ホールＣＴは、半導体素子に流れる過電流の検出が適切に行われる平滑コンデンサのプラス側に設置するので、検出精度を高めることができる。
【００６６】
また、電力変換器の各アームを構成する半導体素子のアームの上下のいずれかに、素子自体が短絡保護機能を有したＩＰＭを使用した場合には、アーム短絡を確実にすると共に素子のコスト低減が図れる。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に係わる電力変換器制御装置を電力変換器に適用した場合の構成図である。
【図２】図２は、本発明の実施の形態におけるゲート駆動部および異常検出部の回路構成図である。
【図３】図３は、本発明の実施の形態におけるゲートオン手段の回路構成図である。
【図４】図４は、本発明の実施の形態における平滑コンデンサがパラ接続され短絡検出用コンデンサを設けた場合のホールＣＴの取り付けの説明図である。
【図５】図５は、本発明の実施の形態に係わる電力変換器におけるインバータ装置のＵ相のアームの構成図である。
【図６】図６は、従来の電力変換器制御装置を電力変換器に適用した場合の構成図である。
【符号の説明】
１…３相交流電源、２…コンバータ装置、３…平滑コンデンサ、４…インバータ装置、５…電動機、６…電力変換器、７…電力変換器制御装置、８…ゲート駆動部、９…異常検出部、１０…制御部、１１…ホールＣＴ、１２…ゲート絞り手段、１３…ゲート遮断手段、１３Ａ…絶縁用フォトカプラ、１４…コンパレータ、１５…設定器、１６…ラッチ回路、１７…ドライブ用トランジスタ、１８…ラッチクリア回路、１９…フォトカプラ、２０…増幅器、２１…定電圧ダイオード、２２…短絡保護手段、２３…ゲートオン手段、２３Ａ…ゲートオン手段、２４…ＮＯＲ回路、３１…短絡検出用コンデンサ

Claims

インバータ装置およびコンバータ装置の双方で構成される電力変換器の半導体素子のゲートを駆動するゲート駆動部と、前記電力変換器の前記インバータ装置側および前記コンバータ装置側にパラ接続された平滑コンデンサと、前記電力変換器のプラス側母線およびマイナス側母線に対し構造的に均等になる位置に前記平滑コンデンサとは別に接続された短絡検出用コンデンサと、前記短絡検出用コンデンサのプラス側またはマイナス側に設けられ前記半導体素子に流れる電流を検出するホールＣＴと、前記ホールＣＴにより検出された前記電力変換器の半導体素子に流れる電流が所定値を超えたときは異常信号を出力する異常検出部と、前記ゲート駆動部にゲート信号を送り前記電力変換器を制御する制御部とを備え、前記ゲート駆動部は、前記異常検出部の異常信号を入力したとき前記半導体素子のゲートを絞るゲート絞り手段と、前記電力変換器の停止のためのゲート遮断信号を出力するゲート遮断出力手段と、異常となった半導体素子のゲート信号をオン状態に保持し前記半導体素子の電流が所定値より小さくなってから前記半導体素子のゲート信号をオフするゲートオン手段とを備えたこと特徴とする電力変換器制御装置。
前記異常検出部は、前記電力変換器の半導体素子に流れる電流が所定値を超えたときは信号を出力するコンパレータと、前記コンパレータの出力信号をラッチするラッチ回路と、前記ラッチ回路の出力信号によりオンし前記ゲート駆動部の前記ゲート絞り手段と前記ゲート遮断出力手段を駆動するドライブ用トランジスタとを備えたことを特徴とする請求項１に記載の電力変換器制御装置。
前記ラッチ回路をクリアするラッチクリア回路を設けたことを特徴とする請求項２に記載の電力変換器制御装置。
前記ゲートオン手段は、前記異常検出部からの異常信号を入力したとき、異常となった半導体素子のゲート信号がオンの場合に、その半導体素子のゲート信号を強制的にオン状態に保持するようにしたことを特徴とする請求項１に記載の電力変換器制御装置。
前記ゲートオン手段は、前記異常検出部からの異常信号を入力したとき、異常となった半導体素子のゲート信号のオンオフに関係なく、その半導体素子のゲート信号を強制的にオン状態に保持するようにしたことを特徴とする請求項１に記載の電力変換器制御装置。
前記ゲートオン手段は、前記異常検出部からの異常信号を入力したとき、異常となった半導体素子だけなく、正常な半導体素子に対してもオンオフに関係なくすべての半導体素子のゲート信号を強制的にオン状態に保持するようにしたことを特徴とする請求項１に記載の電力変換器制御装置。
前記ゲートオン手段は、前記異常検出部からの異常信号を入力したときから、一定の時間だけすべての半導体素子を強制的にオン状態にし、一定の時間経過後、再びすべての半導体素子のゲート信号をオフするようにしたことを特徴とする請求項１に記載の電力変換器制御装置。