JP4471963B2 - 光電変換素子の製造方法 - Google Patents
光電変換素子の製造方法 Download PDFInfo
- Publication number
- JP4471963B2 JP4471963B2 JP2006282869A JP2006282869A JP4471963B2 JP 4471963 B2 JP4471963 B2 JP 4471963B2 JP 2006282869 A JP2006282869 A JP 2006282869A JP 2006282869 A JP2006282869 A JP 2006282869A JP 4471963 B2 JP4471963 B2 JP 4471963B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- photoelectric conversion
- conversion element
- film
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
Landscapes
- Photovoltaic Devices (AREA)
Description
特に、光入射側のドープ層の一つであるp層は、アモルファスシリコン系の窓層としての機能を果たすものであるが、光電変換層ではないため、光吸収量を小さくすると同時に、高導電率及び良好なp/i界面特性をもたせるという相反する性能を満足させる必要があり、種々の研究がなされている。
このように、セル特性にシリーズ抵抗を生じさせないような所望の導電率を得ようとすれば、光吸収量が無視できないほど大きくなり、十分な光電流が確保できないという課題がある。
しかし、これらバッファ層は、導電率が低く、素子の内部抵抗の増加の原因となり、結局F.F.の低下抑制は回避できない。
また、通常、素子形成用基板は、ガラス基板上にSnO2やZnO膜等の酸化物系透明導電膜による凹凸構造をもつものが用いられるが、これら酸化物系透明導電膜上にpin接合を作製する場合においては、特開平7−22638号公報又はAppl. Phys. 36 (1997) 467 におけるアモルファスボロン層と酸化物系透明導電膜との界面抵抗が高くなり、良好な素子特性を得ることは依然として困難である。
また、本発明の製造方法によれば、pin接合を有する光電変換素子を構成するp層が、5nm以下の膜厚を有する均一に不純物が添加された第1p層とp型不純物を含まないガス分解によって形成された第2p層とが積層してなる光電変換素子を製造することができるため、p層において、光吸収量が小さく、かつp層内の不純物によるp層を構成する半導体層からの水素の引き抜き防止により高導電率を確保し、しかもp層の下層及び上層に配設される酸化物系透明導電膜や光電変換層の双方に対して良好な界面特性をもつ光変換素子を実現することができる。さらに、従来使用されていたp層の半導体材料を大幅に変更させることなく、i層中に十分な内部電界を形成させることができ、比較的大きな開放電圧を実現でき、さらに光吸収量の増加抑制により比較的大きな短絡電流を得ることができる。
また、第1p層は、後述するように、その表面をプラズマ処理されていてもよい。このようにその表面をプラズマ処理することにより、良好なp/i界面特性をもたせることができる。
また、第2p層内の不純物濃度は、均一に拡散しているものでもよいが、第1p層から後述するi層にかけて、徐々に減少していることが好ましい。このように、第2p層内の不純物濃度が徐々に減少している場合には、i層にかけて光吸収係数を徐々に大きくすることができ、つまり、不純物による第2p層からの水素の引き抜き作用を抑制して光吸収量を徐々に小さくすることができ、かつ第2p層の膜質の低下を防止することができる。
また、第2p層は、1層で形成されてもよいが、成膜条件等を変化させた複数層で形成されていてもよい。換言すると、第2p層が、i層に近いほど光吸収係数が大きくなる複数層で構成されていてもよい。このように構成すれば、p/i界面の接合特性をより高める事ができ、F.F.とVocの低下を防止することができ、光電流のp/i界面での再結合確率の減少を実現することができる。
第2p層の膜厚は、特に限定されるものではないが、例えば、1〜200nm程度の膜厚が挙げられる。第2p層が複数層で形成されている場合には、各層の膜厚は、1〜30nm程度であることが好ましい。
本発明において、光電変換素子におけるi層及びn層は、通常、光電変換素子におけるpin接合に使用されるi層及びn層であれば、特に限定されるものではない。例えば、i層及びn層としては、いずれも上述したようなアモルファス層により形成され、i層はキャリアとなる不純物が導入されておらず、n層はドナーとなる不純物、例えばリン、砒素等が1018〜1019cm-3程度で導入された層が挙げられる。これらの膜厚は、光電変換素子により得ようとするエネルギー、p層、n層中等の不純物濃度等により適宜調整することができるが、例えば、それぞれ100〜600nm程度、30〜100nm程度が挙げられる。
なお、本発明において、光電変換素子は、基板上に、pin接合を1つだけ有していてもよいし、繰り返し複数個有していてもよい。また、pin接合を構成するn層、i層及びp層の全てが非晶質シリコンにより形成していなくてもよく、少なくともn層、i層が非晶質シリコンで形成されていればよい。さらに、透明電極層、p層、i層、n層、裏面電極層の間に、任意にバッファ層、中間層、導電層、絶縁層等をさらに備えていてもよい。
第1p層は、公知の方法、例えば、SiH4、GeH4、CH4、H2、Ar、He等の原料ガスを用いるCVD法、プラズマCVD法等により形成することができる。p層を構成するp型不純物(ボロン等)は、原料ガスに、例えば、B2H6ガスを混入して成膜と同時にドーピングしてもよいし、半導体層を形成した後、イオン注入又は熱拡散等の方法によりドーピングしてもよい。
このようなプラズマ処理により、第1p層中の光吸収係数を増大させることができ、つまり第1p層中の光吸収量増加を抑制できるため、比較的高い短絡電流が得られることとなる。
このような方法で成膜することにより、p型の不純物を積極的に含有させないが、下地である第1p層からp型不純物が拡散することにより、結果的に第2p層を形成することができる。また、第1及び第2p層が成膜装置、例えばプラズマCVD装置により成膜される場合であって、第2p層を第1p層と同じチャンバで成膜することにより、雰囲気中に存在する第1p層形成の際のp型不純物の混入により、結果的に第2p層を形成することができる。
また、所定膜厚毎にプラズマ処理を複数回施す場合には、プラズマ照射時間及び/又は処理時の投入電力を1回目よりも2回目、2回目よりも3回目と、徐々に小さくすることが好ましい。このようなプラズマ処理により、第2p層中の光吸収係数を、i層に近づくにつれて徐々に増大させることができ、つまり第1p層中の光吸収量増加を徐々に抑制できるため、短絡電流を向上できるとともに、Voc及びF.F.の低下を抑制することができる。
以下に、本発明の光電変換素子の製造方法の実施例を説明する。
まず、プラズマ気相成長装置におけるチャンバ内の基板支持体上に、透明ガラス基板を載置し、この透明ガラス基板上にSiH4:B2H6:H2=1:0.1:20の原料ガスを200sccmの流量で供給した。この際、成膜温度を200℃、基板温度を200℃、投入電力を200Wとし、10分間成膜し、ボロンが高濃度でドープされた高ドープp型a−Si層を作製した。得られた高ドープp型a−Si層は、光吸収量が無視できる膜厚、ここでは2nm程度の膜厚に設定した。
これら2種のp層を用いて、各層の光吸収量及び導電率を測定した。その結果を図1に示す。
導電率は各層とも5×10-4S/cm程度でほぼ同じ値であった。
この実施の形態の光電変換素子は、図2に示したように、透明ガラス基板1上に、透明電極層2、高ドープp型a−Si層7、p型a−Si層8、i層4、n層5及び裏面電極層6が順次形成されて構成されている。
まず、透明ガラス基板1上に、膜厚300nm程度の緩やかな凹凸形状を持つZnO膜を膜厚800nm程度で、スパッタリングにより成膜し、透明電極層2を形成する。
続いて、成膜装置におけるp層成膜チャンバ内の基板支持体上に、得られた透明ガラス基板1を載置し、この基板1上に、SiH4:B2H6:H2=1:0.1:20の混合ガスを200sccmの流量で供給した。この際、成膜温度を200℃、基板温度を200℃、投入電力を200Wとして成膜を行い、第1p層として、ボロンが高濃度でドープされた高ドープp型a−Si層7を膜厚2nm程度で作製した。
次いで、a−Si層8上に、i層成膜チャンバにて、SiH4:H2=200:500、投入電力100Wとして膜厚200nm程度のi層4を成膜し、さらに、i層4上に、n層成膜チャンバにて、SiH4:H2:PH3 =10:500:3、投入電力100Wとして膜厚30nm程度のn層5を成膜した。
このようにして図2に示すpin接合を有する光電変換素子を作製した。
得られた光電変換素子のI−V特性を評価した。
比較のため、図4に示したように、高ドープp型a−Si層7とp型a−Si層8との代わりに、SiH4:B2H6:H2=100:5:200の混合ガスで成膜した膜厚10nmの単一のp層を成膜した以外は、上記光電変換素子と同様の構成を有する光電変換素子を作製した。
図3から明らかなように、本実施の形態2における光電変換素子では、上記実施の形態1で示したように、p層の光吸収量が小さいために、短絡電流が15.0mA/cm2と比較的大きな値が得られた。また、Voc=0.85V、F.F.=0.65と、p層としてのキャリア密度も充分であることがわかる。
実施の形態1と同様の基板を用い、同様の方法で、約2nmの高ドープp型a−Si層上に約10nmのa−Si層を成膜し、さらに、a−Si層表面を、ヘリウムガスを用いて、表2に示す条件によりプラズマ処理した。これらの工程を繰り返して行い、総膜厚300nmのp層を形成した。
光吸収量は、図5から明らかなように、プラズマ処理を施すことにより、実施の形態1における高ドープp層/p層の繰り返しp層よりもさらに光吸収量が小さくなっていることがわかる。
また、上記においては、高ドープp層/p層の繰り返しp層におけるp層を10nm程度として、10nm程度ごとに高ドープp層を積層し、プラズマ処理を行っているが、p層を30nm程度以下とした場合には、同程度の光吸収量の低減効果が得られることがわかっている。
この実施の形態の光電変換素子は、図6に示したように、透明ガラス基板1上に、透明電極層2、高ドープp型a−Si層7、p型a−Si層8、i層4、n層5及び裏面電極層6が順次形成され、p型a−Si層8表面に、プラズマ処理が施された面9を有して構成されている。
まず、実施の形態2と同様の凹凸形状を持つZnO膜を表面に備えた透明ガラス基板1上に、実施の形態2と同様に、高ドープp型a−Si層、a−Si層8を形成する。
次いで、a−Si層8表面を、水素ガスを用いて、表3に示す条件によりプラズマ処理した。
得られた光電変換素子のI−V特性を評価した。
この光電変換素子のA.M.1.5下でのI−V特性を、図7に示す。なお、図7においては、比較のために、実施の形態2で得られた光電変換素子のI−V特性を併せて示す。
この実施の形態の光電変換素子は、透明ガラス基板上に、透明電極層、高ドープp型a−Si層、p型a−Si層、i層、n層及び裏面電極層が順次形成され、高ドープp型a−Si層表面に、プラズマ処理が施された面を有して構成されている。
まず、実施の形態2と同様の凹凸形状を持つZnO膜を表面に備えた透明ガラス基板1上に、実施の形態2と同様に、高ドープp型a−Si層を形成した後、水素ガスを用いて、表3に示す条件によりプラズマ処理した。
次いで、高ドープp型a−Si層上に、実施の形態2と同様にa−Si層、i層、n層及び裏面電極を形成し、光電変換素子を作製した。
この実施の形態の光電変換素子は、図8に示したように、透明ガラス基板1上に、透明電極層2、高ドープp型a−Si層7、p型グレーデッドプラズマ処理層10、i層4、n層5及び裏面電極層6が順次形成され、さらに高ドープp型a−Si層7表面にプラズマ処理が施された面を有し、グレーデッドプラズマ処理層10内及び表面にもプラズマ処理が施された面を有して構成されている。
まず、実施の形態2と同様の凹凸形状を持つZnO膜を表面に備えた透明ガラス基板1上に、実施の形態2と同様に、高ドープp型a−Si層7を形成し、実施の形態5と同様に水素ガスを用いて高ドープp型a−Si層7表面をプラズマ処理した。
その後、n層成膜チャンバで30nmのn層5を成膜し、続いて裏面電極6を形成することにより図8に示す光電変換素子を作製した。
得られた光電変換素子のI−V特性を評価した。
この光電変換素子のA.M.1.5下でのI−V特性を、図9に示す。なお、図9においては、比較のために、実施の形態3で得られたa−Si層8表面を水素でプラズマ処理した光電変換素子のI−V特性を併せて示す。
2 透明電極層
3 p型a−Si
4 i層
5 n層
6 裏面電極層
7 高ドープp型a−Si層(第1p層)
8 p型a−Si層(第2p層)
9 プラズマ処理界面
10 p型グレーデッドプラズマ処理層
Claims (4)
- pin接合を有する光電変換素子を構成するa−Si:H、a−Ge:H又はa−SiGe:Hよりなるp層を、p型不純物であるボロンが均一に添加された5nm以下の膜厚を有する第1p層を成膜チャンバ内で成膜する工程と、
該第1p層を成膜した後の同じ前記成膜チャンバ内でp型不純物であるボロンを含まないガス分解によって前記第1p層上に複数層からなる第2p層を成膜する工程とを含み、
第2p層を成膜する工程において、第2p層における各層表面にプラズマ処理を施し、かつプラズマ処理毎に、プラズマ照射時間及び/又は処理電力が小さく設定されることを特徴とする光電変換素子の製造方法。 - 前記第1p層を成膜した後、該第1p層表面にプラズマ処理を施す請求項1に記載の光電変換素子の製造方法。
- 前記プラズマ処理は、H2、He又はArを用いたプラズマにより行われる請求項1または2に記載の光電変換素子の製造方法。
- 前記第1p層及び第2p層を成膜した成膜チャンバとは異なる成膜チャンバ内で、第2p層上にi層を成膜する請求項1〜3のいずれか1つに記載の光電変換素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006282869A JP4471963B2 (ja) | 2004-07-16 | 2006-10-17 | 光電変換素子の製造方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004210171A JP2004289188A (ja) | 1998-06-12 | 2004-07-16 | 光電変換素子の製造方法 |
JP2006282869A JP4471963B2 (ja) | 2004-07-16 | 2006-10-17 | 光電変換素子の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004210171A Division JP2004289188A (ja) | 1998-06-12 | 2004-07-16 | 光電変換素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007013217A JP2007013217A (ja) | 2007-01-18 |
JP4471963B2 true JP4471963B2 (ja) | 2010-06-02 |
Family
ID=37751191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006282869A Expired - Lifetime JP4471963B2 (ja) | 2004-07-16 | 2006-10-17 | 光電変換素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4471963B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100996162B1 (ko) | 2009-03-10 | 2010-11-24 | 한국과학기술연구원 | 박막형 태양전지와 이의 제조방법, 및 박막형 태양전지의 광흡수층 제조방법 |
-
2006
- 2006-10-17 JP JP2006282869A patent/JP4471963B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2007013217A (ja) | 2007-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0969523B1 (en) | Process for producing a photovoltaic device | |
US6383898B1 (en) | Method for manufacturing photoelectric conversion device | |
KR960015529B1 (ko) | 공간적으로 변조된 진성층을 포함하는 박막 솔라 셀 | |
EP2110859B1 (en) | Laminate type photoelectric converter and method for fabricating the same | |
JP3218320B2 (ja) | 多接合光電デバイスおよびその製造法 | |
EP2095430B1 (en) | Solar cell | |
US5114498A (en) | Photovoltaic device | |
JP2006080557A (ja) | 高水素希釈低温プラズマ蒸着によって製造されるアモルファスシリコン系素子の向上せしめられた安定化特性 | |
JP5314697B2 (ja) | シリコン系薄膜太陽電池およびその製造方法 | |
US4398054A (en) | Compensated amorphous silicon solar cell incorporating an insulating layer | |
US5419783A (en) | Photovoltaic device and manufacturing method therefor | |
KR20090078275A (ko) | 요철 형태의 절연막을 포함하는 태양전지 및 그 제조방법 | |
JP4864077B2 (ja) | 光電変換装置およびその製造方法 | |
JP4471963B2 (ja) | 光電変換素子の製造方法 | |
JP3672471B2 (ja) | 光電変換素子の製造方法 | |
JPH065765B2 (ja) | 光電変換装置 | |
JP4443274B2 (ja) | 光電変換装置 | |
JP3753556B2 (ja) | 光電変換素子及びその製造方法 | |
JP4215697B2 (ja) | 光電変換装置およびその製造方法 | |
JP4187328B2 (ja) | 光起電力素子の製造方法 | |
JP4441298B2 (ja) | 光電変換装置およびその製造方法 | |
JPWO2006049003A1 (ja) | 薄膜光電変換装置の製造方法 | |
JP2004289188A (ja) | 光電変換素子の製造方法 | |
EP2521184A2 (en) | Photoelectric conversion device | |
JPS60163429A (ja) | アモルフアスシリコン太陽電池の製造法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061017 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090728 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090915 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091215 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100223 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100302 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |