JP4461982B2 - The receiving device - Google Patents

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JP4461982B2
JP4461982B2 JP2004277499A JP2004277499A JP4461982B2 JP 4461982 B2 JP4461982 B2 JP 4461982B2 JP 2004277499 A JP2004277499 A JP 2004277499A JP 2004277499 A JP2004277499 A JP 2004277499A JP 4461982 B2 JP4461982 B2 JP 4461982B2
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達男 増田
善文 末広
雅則 林
篤志 沖田
豊彦 辻本
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パナソニック電工株式会社
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本発明は、ウルトラワイドバンド通信の通信方法に関する。 The present invention relates to a communication method of ultra-wide band communication. そして、このような通信方法を利用する受信装置に関する。 Then, a receiving apparatus utilizing such a communication method.

近年、高速無線伝送方式の一つとして、所定の周期タイミングに同期したパルス信号からなるパルス信号列を用いて超広帯域な通信を行うウルトラワイドバンド(UWB:Ultra Wide Band)通信方式が注目されている。 Recently, as one of high-speed wireless transmission systems, ultra-wide band to perform ultra-wideband communication using a pulse signal train consisting of a pulse signal synchronized with a predetermined cycle timing (UWB: Ultra Wide Band) communication method is attention there. UWB通信の一態様では、搬送波を用いず、例えばパルス幅が1nsec以下等の極めて細かいパルス信号からなるパルス信号列を用いて通信を行うものがある。 In one aspect of the UWB communication, without using a carrier, for example, a pulse width is to perform communication using a pulse signal train consisting of very fine pulse signal follows, etc. 1 nsec. このようなUWB通信に用いられる変調方式として、パルスの発生タイミングを微妙に前後にずらした信号を用いて、「0」、「1」情報を表現するパルス位置変調(Pulse Position Modulation : PPM)が知られている(例えば、特許文献1参照。)。 As the modulation scheme used for such a UWB communication, the generation timing of the pulse with the signal shifted slightly back and forth, "0", a pulse position modulation for representing the "1" information (Pulse Position Modulation: PPM) is known (e.g., see Patent Document 1.). また、別の変調方式として、パルス信号の有無によって「1」、「0」情報を表現するオンオフキーイング(On−Off Keying : OOK)や、パルスの位相の変化で「0」、「1」情報を表現するバイフェーズ変調(Bi−phase Modulation)が知られている。 As another modulation method, "1" by the presence or absence of the pulse signal, on-off keying to represent "0" information (On-Off Keying: OOK) or "0" in the change in phase of the pulse, "1" information biphase modulation to represent (Bi-phase modulation) has been known.

図18は、背景技術に係るUWB通信の受信装置100を示すブロック図である。 Figure 18 is a block diagram showing a receiving apparatus 100 of the UWB communication according to the background art. 図18に示す受信装置100は、UWB通信による送信装置から送られてきたUWB通信信号を受信するアンテナ101と、アンテナ101で受信されたUWB通信信号を増幅するアンプ102と、その送信装置でUWB通信信号を生成するために用いられたものと同じ既知のPN(Pseudorandom Noise)コードに対応するデコード制御信号を生成するデコーダソース103と、受信した信号の各パルスと実質的に等価な波形を有するテンプレート信号のパルス列を含む周期タイミング信号を発生する調整可能時間ベース104と、デコード制御信号及び周期タイミング信号に基づき送信装置の既知のPNコードと時間的に一致したデコード信号を生成するデコード時間変調器105と、アンプ102で増幅された受信信号とデコード信号との相関 Receiving apparatus 100 shown in FIG. 18 includes an antenna 101 for receiving a UWB communications signal sent from the transmitting apparatus by UWB communications, an amplifier 102 for amplifying the UWB communications signal received by the antenna 101, UWB in the transmission device a decoder source 103 that generates a decode control signal corresponding to the same known PN as that used to generate the communication signal (Pseudorandom Noise) code, with each pulse substantially equivalent to the waveform of the received signal an adjustable time base 104 for generating a periodic timing signal includes a train of pulses of the template signal, decoding time modulator for generating a known PN code and temporally matched decoded signal of the transmission device based on the decoding control signal and the periodic timing signal 105, correlation between the received signal amplified by the amplifier 102 and the decoded signal 取って相関電圧を生成する相互相関器106と、その相関電圧を調整可能時間ベース104へフィードバックするローパスフィルタ107と、相関電圧からサブキャリアを除去して受信データを復元するサブキャリア復調器108とを備えている。 A cross-correlator 106 to generate a correlation voltage taking a low-pass filter 107 which feeds back the correlation voltage to the adjustable time base 104, a subcarrier demodulator 108 to recover the received data to remove subcarrier from the correlation voltage It is equipped with a.

そして、相互相関器106によって、アンプ102で増幅された受信信号と、送信装置の既知のPNコードと時間的に一致したデコード信号との間で相関が取られることにより、受信信号から1ビット毎のデータを取得することができるようになっている。 Then, the cross-correlator 106, a received signal amplified by the amplifier 102, by a correlation is taken between the known PN code and temporally matched decode signal transmitting apparatus, one bit per from the received signal and it is capable of acquiring the data.
特表平10−508725号公報 Kohyo 10-508725 JP

ところで、上述のような受信装置100では、受信信号から1ビットのデータを取得するためには、受信信号とPNコードとの間で相関値を生成する必要があるため、1ビットのデータを受信するためにはデータを表す一単位となる信号パターンであるPNコードの長さ以上のUWB通信信号を受信する必要があり、通信速度が低下するという不都合があった。 Meanwhile, the receiving apparatus 100 as described above, to obtain the 1-bit data from the received signal, it is necessary to generate a correlation value between the received signal and the PN code, receives the 1-bit data to it is necessary to receive a UWB communication signal over the length of the PN code is a signal pattern to be one unit representing data, the communication speed is a disadvantage of a decrease.

また、例えばアンプ102、相互相関器106等、受信装置100の一部が故障するとUWB通信信号からデータを取得することができず、通信が実行されていないのか受信装置100の故障であるのかを判別することができないため、受信装置100の故障を検出することができないという不都合もあった。 Further, for example amplifier 102, the cross-correlator 106 or the like, when a fault is part of the reception apparatus 100 can not acquire the data from the UWB communication signal, whether the communication that is failure of the or receiving device 100 is not running it is impossible to determine, it was also inconvenience that it is impossible to detect a failure of the receiving device 100.

本発明は、このような問題に鑑みて為された発明であり、受信装置の故障を検出して通信の信頼性を向上させることができる受信装置を提供することを目的とする。 The present invention aims to provide such an invention der was made in view of the problems it is, detecting and receiving device that can be made to improve the reliability of communication failures RECEIVER .

上述の目的を達成するために、本発明の第1の手段に係る通信方法は、オンオフキーイング方式により変調されたパルス列によってデータを表すデータ用パルス列を備えた通信フレームを用いて通信を行う通信方法であって、前記データ用パルス列は、データを表す一単位となる信号パターンに付与される時間であるパルス区間を複数の時間スロットに細分化した各時間スロットにそれぞれチャンネルが割り付けられ、前記信号パターンは、前記パルス区間の各チャンネルにおけるパルスの有無によって、複数ビットのデータを表すことを特徴としている。 To achieve the above object, a communication method according to the first aspect of the present invention, a communication method for performing communication using a communication frame with data pulse train representing the data by pulse train modulated by on-off keying a is, the data pulse train, to each time slot obtained by dividing the pulse period into a plurality of time slots is a time that is applied to the signal pattern, which is one unit indicating the data channel is assigned, wherein the signal pattern the presence or absence of pulses in each channel of the pulse interval is characterized by representing data of a plurality of bits.

そして、本発明の第2の手段に係る受信装置は、オンオフキーイング方式により変調されたパルス列によってデータを表すデータ用パルス列を備え、前記データ用パルス列は、データを表す一単位となる信号パターンに付与される時間であるパルス区間を複数の時間スロットに細分化した各時間スロットにそれぞれチャンネルが割り付けられ、前記信号パターンは、前記パルス区間の各チャンネルにおけるパルスの有無によって複数ビットのデータを表す通信フレームを受信する受信装置であって、前記通信フレームを受信する受信部と、前記受信部により受信された通信フレームの前記データ用パルス列における前記パルス区間の各チャンネルにおけるパルスの有無に基づき複数ビットのデータを取得するデータ取得部と、を備えることを The receiving apparatus according to the second aspect of the present invention comprises a data pulse train representing the data by modulated pulse train by on-off keying, the data pulse train, applied to the signal pattern to be one unit representing data channels, each assigned a pulse interval is the time in each time slot that is divided into a plurality of time slots, wherein the signal pattern, the communication frame representing multiple bits of data by the presence or absence of pulses in each channel of the pulse zone a receiving apparatus for receiving, a receiving unit that receives the communication frame, the data of plural bits on the basis of the presence or absence of pulses in each channel of the pulse interval in the data pulse train of a communication frame received by the receiving unit a data acquisition unit that acquires, in that it comprises 徴としている。 It is a symptom.

また、上述の受信装置において、前記通信フレームは、前記データ用パルス列における前記パルス区間に含まれるパルスの数によって、複数ビットのデータを表すものであり、前記データ取得部は、前記データ用パルス列の前記パルス区間についてパルスを積分する第1の積分回路と、前記第1の積分回路による積分値から複数ビットのデータを生成する第1の積分値判定部と、を備えることを特徴としている。 In the receiving apparatus mentioned above, the communication frame, the number of pulses included in the pulse interval in the data pulse train, which represent the data of a plurality of bits, the data acquisition unit, of the data pulse train have a first integrating circuit for integrating the pulses, and the first integration value determination unit for generating a plurality of bits of data from the integrated value by the first integrating circuit, characterized in that it comprises a for the pulse interval.

そして、上述の受信装置において、前記通信フレームは、前記データ用パルス列における前記パルス区間の各チャンネルにおけるパルスの配置パターンによって、複数ビットのデータを表すものであり、前記データ取得部は、前記パルス区間における複数のチャンネルをそれぞれ積分する複数の第2の積分回路と、前記複数の第2の積分回路による積分値から複数ビットのデータを生成する第2の積分値判定部と、を備えることを特徴としている。 Then, the receiving apparatus described above, the communication frame, the pulse placement pattern in each channel of the pulse interval in the data pulse train, which represent the data of a plurality of bits, the data acquisition unit, the pulse interval characterized in that it comprises a plurality of second integrating circuit for integrating a plurality of channels, respectively, and the second integration value determination unit for generating a plurality of bits of data from the integrated value by the plurality of second integrator, the in It is set to.

また、本発明の第3の手段に係る通信方法は、オンオフキーイング方式により変調されたパルス列によってデータを表すデータ用パルス列を備えた通信フレームを用いて通信を行う通信方法であって、前記データ用パルス列は、データを表す一単位となる信号パターンに付与される時間であるパルス区間を複数の時間スロットに細分化した各時間スロットにそれぞれチャンネルが割り付けられ、前記信号パターンは、前記パルス区間における第1のチャンネルにパルスを有することによりビットデータ「0」を表し、前記パルス区間における第1のチャンネルとは異なる第2のチャンネルにパルスを有することによりビットデータ「1」を表すことを特徴としている。 The communication method according to the third aspect of the present invention is a communication method for performing communication using a communication frame with data pulse train representing the data by pulse train modulated by on-off keying, for the data pulse train, the channel respectively assigned to each time slot obtained by dividing the pulse period is the time given to the signal pattern to be one unit representing data in a plurality of time slots, wherein the signal pattern is first in the pulse zone It indicates the bit data "0" by having a pulse in one channel, and characterized by representing a "1" bit data by having a pulse different from the second channel to the first channel in the pulse zone .

そして、本発明の第4の手段に係る受信装置は、オンオフキーイング方式により変調されたパルス列によってデータを表すデータ用パルス列を備え、前記データ用パルス列は、データを表す一単位となる信号パターンに付与される時間であるパルス区間を複数の時間スロットに細分化した各時間スロットにそれぞれチャンネルが割り付けられ、前記信号パターンは、前記パルス区間における第1のチャンネルにパルスを有することによりビットデータ「0」を表し、前記パルス区間における第1のチャンネルとは異なる第2のチャンネルにパルスを有することによりビットデータ「1」を表すものである通信フレームを受信する受信装置であって、前記通信フレームを受信する受信部と、前記受信部により受信された通信フレームの前記デー The receiving apparatus according to a fourth aspect of the present invention comprises a data pulse train representing the data by modulated pulse train by on-off keying, the data pulse train, applied to the signal pattern to be one unit representing data each channel on each time slot obtained by dividing the pulse period into a plurality of time slots is a time is assigned to the signal pattern, the bit data "0" by having a pulse to the first channel in the pulse zone the stands, wherein the first channel in the pulse intervals a receiver for receiving a communication frame is representative of the bit data "1" by having a pulse different from the second channel, receiving the communication frame a receiving unit for the data communication frame received by the receiving unit 用パルス列における前記パルス区間の前記第1及び第2のチャンネルにおけるパルスの有無をそれぞれ検出するパルス検出部と、前記パルス検出部により前記パルス区間から検出された前記第1及び第2のチャンネルにおけるパルスの有無に基づき前記パルス区間から1ビットのデータを取得するデータ取得部と、前記パルス検出部によって、前記パルス区間における前記第1及び第2のチャンネルの両方でパルスが検出された場合に、故障が生じていると判定する故障判定部と、を備えることを特徴としている。 A pulse detector for detecting the presence or absence of pulses respectively in the first and second channels of the pulse interval in use the pulse train, the pulse in the first and second channels that are detected from the pulse interval by the pulse detecting section a data acquisition unit that acquires 1-bit data from the pulse interval based on the presence or absence of, by the pulse detection unit, when a pulse is detected in both of the first and second channels in said pulse interval, failure It is characterized by and a failure determination section determines that the occurred.

さらに、上述の受信装置において、前記パルス検出部は、前記パルス区間における第1のチャンネルを積分する第3の積分回路と、前記パルス区間における第2のチャンネルを積分する第4の積分回路と、前記第3の積分回路による積分値が予め設定された閾値を超えた場合に前記第1のチャンネルにパルス有りと判定し、前記第4の積分回路による積分値が予め設定された閾値を超えた場合に前記第2のチャンネルにパルス有りと判定する第1の有無判定部と、を備えることを特徴としている。 Further, in the receiving apparatus described above, the pulse detection unit includes a fourth integrating circuit for integrating a third integration circuit for integrating the first channel in the pulse interval, the second channel in the pulse interval, the integral value of the third integrating circuit is determined that there pulse to the first channel if it exceeds a preset threshold, the integral value by the fourth integrator circuit exceeds a preset threshold value is characterized by comprising a first determining unit determines that there is a pulse, to the second channel when.

また、上述の受信装置において、前記パルス検出部は、前記パルス区間において、前記第1のチャンネルと第2のチャンネルとを逐次積分する第5の積分回路と、前記第5の積分回路による前記第1のチャンネルの積分値が予め設定された閾値を超えた場合に前記第1のチャンネルにパルス有りと判定し、前記第5の積分回路による前記第2のチャンネルの積分値が予め設定された閾値を超えた場合に前記第2のチャンネルにパルス有りと判定する第2の有無判定部と、を備えることを特徴としている。 In the receiving apparatus mentioned above, the pulse detecting section, in the pulse interval, and a fifth integrating circuit for sequentially integrating said first and second channels, said by the fifth integrator Primary the determines that there pulse to the first channel when the integrated value of the 1 channel exceeds a preset threshold, the fifth threshold integral value of the second channel has been set in advance by the integrating circuit It is characterized in that and a second determining unit determines that there is a pulse on the second channel when exceeded.

のような構成の受信装置は、データを表すデータ用パルス列は、データを表す一単位となる信号パターンに付与される時間であるパルス区間を複数の時間スロットに細分化した各時間スロットにそれぞれチャンネルが割り付けられ、前記信号パターンは、パルス区間における第1のチャンネルにパルスを有することによりビットデータ「0」を表し、パルス区間における第1のチャンネルとは異なる第2のチャンネルにパルスを有することによりビットデータ「1」を表すものである通信フレームを用いて通信を行うので、パルス検出部によって、受信部により受信された通信フレームのデータ用パルス列におけるパルス区間の第1及び第2のチャンネルにおけるパルスの有無がそれぞれ検出され、データ取得部によって、パルス検出部に Receiving device configuration as this, the data pulse train representing the data, in each time slot obtained by dividing the pulse period is the time given to the signal pattern to be one unit representing data into a plurality of time slots channels assigned respectively, the signal pattern represents a bit data "0" by having a pulse to the first channel in the pulse interval with a pulse different from the second channel to the first channel in the pulse interval since communication is performed using a communication frame is representative of the bit data "1" by, the pulse detecting section, the first and second channel pulse interval in the data pulse train of a communication frame received by the receiving unit the presence or absence of a pulse is detected, respectively, in, the data acquisition unit, the pulse detecting section りパルス区間から検出された第1及び第2のチャンネルにおけるパルスの有無に基づき前記パルス区間から1ビットのデータが取得される。 Ri 1-bit data from the pulse interval based on the presence or absence of a pulse in the first and second channels that are detected from the pulse interval is obtained. そして、故障判定部によって、パルス検出部によりパルス区間における第1及び第2のチャンネルの両方でパルスが検出された場合に故障が生じていると判定されるので、受信装置の故障を検出して通信の信頼性を向上させることができる。 Then, the failure determination section, since a failure when the pulse is detected in both the first and second channels in the pulse interval by the pulse detection unit is determined to be occurring, by detecting the failure of the receiving device it is possible to improve the reliability of communication.

以下、本発明に係る実施形態を図面に基づいて説明する。 It will be described below with reference to the embodiment of the present invention with reference to the drawings. なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。 Note that the structure denoted by the same reference numerals in each figure, show that the same configuration is omitted.

(第1実施形態) (First Embodiment)
図1は、本発明の一実施形態に係る通信方法に用いられる通信フレームの一例を示す図である。 Figure 1 is a diagram illustrating an example of a communication frame used in a communication method according to an embodiment of the present invention. まず、本発明の一実施形態に係る通信方法に用いられる信号について説明する。 First described signals used for a communication method according to an embodiment of the present invention. 図1に示す通信フレーム21は、オンオフキーイング方式によって変調されており、通信フレーム21におけるパルス位置の同期を取るためのパルス同期用パルス列22と、パルス同期後に通信フレーム21におけるビット位置の同期を取るためのビット同期用パルス列23と、データを表すデータ用パルス列24とを備えている。 Communication frame 21 shown in FIG. 1 is modulated by on-off keying, pulse synchronization pulse train 22 for synchronizing pulse position in the communication frame 21, synchronization of the bit positions in the communication frames 21 after pulse sync It includes a bit synchronization pulse train 23 for the data pulse train 24 that represents the data.

図2は、図1に示すパルス同期用パルス列22の詳細の一例を示す波形図である。 Figure 2 is a waveform diagram showing an example of the details of the pulse synchronization pulse train 22 shown in FIG. 図2に示すパルス同期用パルス列22は、例えばパルス幅が1nsecのパルスP1が最少のパルス周期、例えば10nsecのパルス周期T1で連続するパルス列である。 Pulse synchronization pulse train 22 shown in FIG. 2, for example, a pulse period of the pulse width is a pulse P1 of 1nsec is minimal, a pulse train continuous for example 10nsec pulse period T1. そして、後述する図6に示す受信装置1において、図略のパルス同期回路によってパルス同期用パルス列22に基づきパルス同期がとられ、パルス同期用パルス列22のパルスP1と同期するクロック信号CKが生成される。 Then, the receiving apparatus 1 shown in FIG. 6 to be described later, the pulse synchronization based on the pulse synchronization pulse train 22 by an unillustrated pulse synchronization circuit is taken, a clock signal CK synchronized with the pulse P1 of the pulse synchronization pulse train 22 is generated that.

図3は、図1に示すビット同期用パルス列23の詳細の一例を示す波形図である。 Figure 3 is a waveform diagram showing an example of the details of bit synchronization pulse train 23 shown in FIG. ビット同期用パルス列23において、データを表す一単位となる信号パターンに付与される時間であるパルス区間T2は、パルス周期T1の例えば4倍にされており、ビット同期用パルス列23は、例えばパルスP1が4つ連続するパルス区間T2と、パルスP1が無いパルス区間T2とが交互に繰り返して構成されている。 In the bit synchronization pulse train 23, the pulse interval T2 is a time that is applied to the signal pattern to be one unit representing data is, for example, four times the pulse period T1, the bit synchronization pulse train 23, for example, a pulse P1 There the pulse interval T2 consecutive four, and the pulse P1 is not pulse interval T2 are configured alternately and repeatedly. そして、図6に示す受信装置1において、図略のビット同期回路によってビット同期用パルス列23に基づきビット同期がとられ、クロック信号CKに基づいて、パルス区間T2が例えば4つのチャンネルに区分され、パルス区間T2の最初からチャンネル番号1,2,3,4が付与される。 Then, the receiving apparatus 1 shown in FIG. 6, bit synchronization based on the bit synchronization pulse train 23 by an unillustrated bit synchronization circuit is taken, based on a clock signal CK, is divided into the pulse interval T2 is, for example, four channels, channel number 1, 2, 3, 4 is given from the first pulse interval T2. これにより、図6に示す受信装置1によって受信された通信フレーム21とパルス区間T2及びチャンネルとが同期される。 Accordingly, a communication frame 21 is received and the pulse interval T2 and channels are synchronized by the receiving apparatus 1 shown in FIG.

図4(a)はチャンネル番号とクロック信号CKとを示す波形図であり、図4(b)〜(e)はデータ用パルス列24の構成の一例を示す波形図である。 4 (a) is a waveform diagram showing the channel number and the clock signal CK, FIG 4 (b) ~ (e) is a waveform diagram showing an example of the configuration of a data pulse train 24. 図6に示すデータ用パルス列24は、複数のパルス区間T2に区分され、複数のパルス区間T2、例えば127個のパルス区間T2によって、2ビットのデータを表すビット区間T3が構成されている。 Data pulse train 24 shown in Figure 6, is divided into a plurality of pulse intervals T2, a plurality of pulse section T2, for example, 127 pulse zone T2, the bit interval T3 representing the 2-bit data is configured. さらに各パルス区間T2は、それぞれ複数の時間スロット、例えば4個の時間スロットに区分され、その各時間スロットに1、2、3、4とチャンネルが割り付けられている。 Further each pulse interval T2 are each divided plurality of time slots, for example four time slots, and 1,2,3,4 and channels assigned to the respective time slots.

そして、オンオフキーイング方式による変調によって、予め定められたチャンネル、例えばチャンネル1にパルス位置の同期を取るための同期用パルスP2が配置される。 Then, the modulation by on-off keying, the channel predetermined, for example channel 1 synchronization pulse P2 for synchronizing pulse position is arranged. また、図4(b)に示すように、データ用パルス列24において、ビット区間T3が2ビットのバイナリデータ「11」を表す場合には、例えばチャンネル2,3,4にパルスP1が配置され、すなわちパルス区間T2にはパルスP1が3つ含まれる。 Further, as shown in FIG. 4 (b), in the data pulse train 24, when the bit interval T3 represent binary data "11" of 2 bits, the pulse P1 is arranged, for example, channel 2, 3, 4, that pulse P1 contained three pulse interval T2. 同様に、ビット区間T3が2ビットのバイナリデータ「10」を表す場合には、図4(c)に示すように例えばチャンネル2,3にパルスP1が配置され、すなわちパルス区間T2にはパルスP1が2つ含まれ、ビット区間T3が2ビットのバイナリデータ「01」を表す場合には、図4(d)に示すように例えばチャンネル2にパルスP1が配置され、すなわちパルス区間T2にはパルスP1が1つ含まれ、ビット区間T3が2ビットのバイナリデータ「00」を表す場合には、図4(e)に示すように例えばパルス区間T2にはパルスP1が含まれない。 Similarly, when the bit interval T3 represent binary data "10" of 2 bits, the pulse P1 is disposed for example channel 2 as shown in FIG. 4 (c), i.e. the pulse P1 in the pulse interval T2 There are included two, if the bit interval T3 represent binary data "01" of 2 bits are pulse P1 positioned example in the channel 2 as shown in FIG. 4 (d), i.e. pulses in the pulse interval T2 P1 is included one bit interval T3 is to represent the binary data "00" of 2 bits are not included pulse P1 in the example pulse section T2, as shown in FIG. 4 (e).

なお、ビット区間T3は、2ビットのデータを表す例に限られず、パルス区間T2におけるパルスP1を配置するためのチャンネル数を増加させることにより、3ビット以上のデータを表すようにしてもよい。 The bit period T3 is not limited to the examples represent the two-bit data, by increasing the number of channels for arranging the pulse P1 in the pulse interval T2, may represent a 3 or more bits of data. パルス区間T2は、同期用パルスP2を備えない構成であってもよい。 Pulse interval T2 may be configured without the synchronization pulse P2. また、パルス区間T2に割り付けられるチャンネル数は、ビット区間T3により表されるビット数と、同期用パルスP2の有無に応じて定められ、4チャンネルに限られない。 Further, the number of channels allocated to the pulse interval T2 is the number of bits represented by a bit interval T3, determined in accordance with the presence or absence of the synchronization pulses P2, is not limited to four channels. さらに、ビット区間T3に含まれるパルス区間T2の数は、例えば通信に要求される信頼性の程度に応じて定められ、127個のパルス区間T2によってビット区間T3が構成される例に限られない。 Furthermore, the number of pulse zone T2 included in the bit interval T3, for example determined according to the degree of reliability required for the communication is not limited to the example is constructed bit section T3 by 127 pulses interval T2 .

次に、このような信号を用いて通信を行う送信装置及び受信装置について説明する。 Next, the transmitting apparatus and a receiving apparatus that communicates be described with reference to such a signal. 図5は、図4に示すデータ用パルス列24を送信する送信装置の一例を示すブロック図である。 Figure 5 is a block diagram showing an example of a transmission apparatus for transmitting data pulse train 24 shown in FIG. 図6は、本発明の第1の実施形態に係る受信装置の一例を示すブロック図である。 Figure 6 is a block diagram showing an example of a receiving apparatus according to a first embodiment of the present invention. 図5に示す送信装置11は、例えば、パルス周期T1の送信クロック信号CKSを出力する送信クロック生成部12と、送信データを2ビットづつデータ用パルス列24におけるパルス信号パターンに変換するための制御信号SPを出力する信号パターン生成部13と、送信クロック信号CKSと制御信号SPとの論理積を信号パターンPP1として出力するアンド回路14と、信号パターンPP1から例えば1nsecのパルス信号を生成するパルス信号生成部15と、パルス信号生成部15で生成されたパルスの帯域制限を行うバンドパスフィルタ16と、バンドパスフィルタ16から出力された送信信号PP3を放射する送信用アンテナ17とを備えて構成されている。 Transmitting device shown in FIG. 5. 11, for example, a transmission clock generator 12 for outputting a transmission clock signal CKS pulse period T1, the control signal for converting the transmission data into a pulse signal pattern in the pulse train 24 for two bits data a signal pattern generation unit 13 for outputting the SP, the aND circuit 14 for outputting a logical product of the transmission clock signal CKS and the control signal SP as a signal pattern PP1, pulse signal generator for generating a pulse signal from the signal pattern PP1 example 1nsec and parts 15, a band-pass filter 16 performs band limitation of the pulse generated by the pulse signal generator 15, is configured by a transmitting antenna 17 for radiating a transmission signal PP3 output from the band pass filter 16 there.

図6に示す受信装置1は、受信部の一例である受信用のアンテナ2と、受信信号を増幅する増幅器3と、受信信号を検波する検波器4と、高周波ノイズを除去する低域通過フィルタ(LPF)5と、第1の積分回路の一例であるデータ用積分器6と、第1の積分値判定部の一例である積分値判定部7と、データ用パルス列24に含まれる同期用パルスP2を検出してパルス同期タイミングを補正する同期補正部8とを備える。 Receiving apparatus 1 shown in FIG. 6 includes an antenna 2 for reception, which is an example of a receiver, an amplifier 3 for amplifying the received signal, a detector 4 for detecting a received signal, a low pass filter for removing high frequency noise and (LPF) 5, a data integrator 6 is an example of the first integrating circuit, an integration value determination unit 7 is an example of a first integrated value determination unit, synchronization pulses included in the data pulse train 24 detects P2 and a synchronization correcting unit 8 for correcting the pulse synchronization timing. また、データ用積分器6と積分値判定部7とからデータ取得部が構成されている。 Further, the data acquisition unit and a data integrator 6 integrating value determination unit 7 for is constituted.

同期補正部8は、低域通過フィルタ5から出力されたデータ用パルス列24におけるパルス区間T2を、クロック信号CKに基づいて同期用パルスP2が配置されるチャンネル、例えばチャンネル1について積分する同期用積分器81と、同期用パルスP2が配置されるチャンネルよりも進んだタイミング、例えばチャンネル1よりもパルス周期T1だけ進んだタイミングでパルス区間T2を積分する進行積分器82と、同期用パルスP2が配置されるチャンネルよりも進んだタイミング、例えばチャンネル1よりもパルス周期T1だけ遅れたタイミングでパルス区間T2を積分する遅延積分器83と、同期用積分器81、進行積分器82、及び遅延積分器83の積分値に応じてクロック信号CKのタイミングを調整してデータ用積分器6と Synchronization correcting unit 8, a pulse interval T2 in data pulse train 24 output from the low-pass filter 5, the channel synchronization pulses P2 are arranged on the basis of the clock signal CK, for example for synchronization integrating the channel 1 integration a vessel 81, and proceeds integrator 82 for integrating a pulse interval T2 in synchronization pulses P2 is a timing advanced than the channel to be arranged, for example, advanced by the pulse period T1 than channel 1 timing, synchronization pulses P2 are arranged a delay integrator 83 for integrating the pulse interval T2 at a timing delayed by the pulse period T1 than the timing, for example, channel 1 advanced than the channel that is synchronous integrator 81, traveling integrator 82, and the delay integrators 83 the timing of the clock signal CK in response to the integral value and the data integrator 6 by adjusting the 分値判定部7とへ出力し、パルス同期タイミングを補正する同期タイミング検出部84とを備える。 Output to a separatory value determination unit 7 for, and a synchronization timing detecting section 84 for correcting the pulse synchronization timing.

データ用積分器6は、低域通過フィルタ5から出力されたデータ用パルス列24におけるパルス区間T2を、クロック信号CKと同期してパルスP1が配置されるチャンネル、例えばチャンネル2,3,4について積分し、その積分値SIを積分値判定部7へ出力する。 Data integrator 6, a pulse interval T2 in data pulse train 24 output from the low-pass filter 5, the channel pulse P1 in synchronization with the clock signal CK is arranged, for example, for channel 2, 3, 4 integral and, it outputs the integration value SI to the integral value determining section 7.

積分値判定部7は、データ用積分器6で得られた積分値SIを、予め設定された基準値Ref1,Ref2,Ref3と比較するコンパレータ71,72,73と、コンパレータ71,72,73による比較結果に応じてビット区間T3毎に2ビットのデータを取得し、受信データRDとして外部へ出力するデータ判定部74とを備えている。 Integral value determining unit 7, the integrated value SI obtained in the data integrator 6, a comparator 71, 72, 73 for comparing a predetermined reference value Ref1, Ref2, Ref3 and, according to the comparator 71, 72, 73 comparison result to get the 2-bit data to each bit interval T3 according to, and a data determination unit 74 to be output to the outside as received data RD. 基準値Ref1,Ref2,Ref3は、この順に値が増加するように設定されており、積分値SIが基準値Ref1以下の場合積分値SIで表されるデータ値は「00」、積分値SIが基準値Ref1を超えて基準値Ref2以下の場合積分値SIで表されるデータ値は「01」、積分値SIが基準値Ref2を超えて基準値Ref3以下の場合積分値SIで表されるデータ値は「10」、積分値SIが基準値Ref3を超える場合積分値SIで表されるデータ値は「11」とするべく基準値Ref1,Ref2,Ref3が設定されている。 Reference value Ref1, Ref2, Ref3 is set to a value in this order is increased, the data value integrated value SI is represented by the reference value Ref1 following when the integrated value SI is "00", the integral value SI is data data value represented by the reference value Ref2 following when the integrated value SI exceeds the reference value Ref1 is represented by "01", when the integration value SI is less than the reference value Ref3 exceeds the reference value Ref2 integrated value SI the value is set to the reference value Ref1, Ref2, Ref3 so as to obtain "10", the data value represented by the case the integrated value SI of the integrated value SI is greater than the reference value Ref3 is "11".

次に、上述のように構成された送信装置11及び受信装置1によるデータ用パルス列24の送受信動作を説明する。 Next, the operations of transmission and reception of data pulse train 24 by the transmission apparatus 11 and the receiving apparatus 1 configured as described above. なお、パルス同期用パルス列22の送信及びこれを用いたパルス同期と、ビット同期用パルス列23の送信及びこれを用いたビット同期の各動作については、従来と同様であるのでその説明を省略する。 Note omitted, and transmission and pulse synchronization with this pulse synchronization pulse train 22, for transmitting and bit synchronization the operation using the same bit synchronization pulse train 23, the conventional description thereof is the same. まず、送信装置11によるデータ用パルス列24の送信動作について説明する。 First, a description will be given of the transmission operation of the data pulse train 24 by the transmitter 11. 図7は、図5に示す送信装置11の動作を説明するためのタイミングチャートである。 Figure 7 is a timing chart for explaining the operation of the transmission apparatus 11 shown in FIG. まず、送信クロック生成部12により、パルス周期T1の周期でクロック信号CKSがアンド回路14へ出力される。 First, the transmission clock generator 12, the clock signal CKS at a period of the pulse period T1 is output to the AND circuit 14. 次に、送信対象となる送信データが信号パターン生成部13で受信される。 Next, the transmission data to be transmitted is received by the signal pattern generator 13.

そして、信号パターン生成部13によって、送信データを2ビットづつデータ用パルス列24におけるパルス信号パターンに変換するための制御信号SPがアンド回路14へ出力される。 Then, the signal pattern generator 13, a control signal SP to convert the transmission data into a pulse signal pattern in the pulse train 24 for two bits data are output to the AND circuit 14. 図7に示すように、制御信号SPは、信号パターン生成部13によって、例えば送信データが「11」であればクロック信号CKSにおける4パルス分の期間ハイレベルにされ、例えば送信データが「10」であればクロック信号CKSにおける3パルス分の期間ハイレベルにされ、例えば送信データが「01」であればクロック信号CKSにおける2パルス分の期間ハイレベルにされ、例えば送信データが「00」であればクロック信号CKSにおける1パルス分の期間ハイレベルにされる。 As shown in FIG. 7, the control signal SP is the signal pattern generation unit 13, for example, transmit data is in the period the high level of four pulses in the clock signal CKS if "11", for example, the transmission data is "10" it is if the period a high level of 3 pulses in the clock signal CKS is, there example transmit data is in the period the high level of two pulses in the clock signal CKS if "01", for example, the transmission data is "00" in the period a high level for one pulse in the clock signal CKS.

次に、アンド回路14によって、送信クロック信号CKSと制御信号SPとの論理積をとった信号パターンPP1が、パルス信号生成部15へ出力される。 Then, the AND circuit 14, the signal pattern PP1 taking a logical product of the transmission clock signal CKS and the control signal SP is output to the pulse signal generator 15. これにより、信号パターンPP1は、送信クロック信号CKSと同期して、同期用パルスP2が配置されるチャンネル例えばチャンネル1にパルスP11が設けられ、データを表すパルスP1が配置されるチャンネル例えばチャンネル2,3,4に、送信データに応じた数のパルスP12が設けられる。 Thus, the signal pattern PP1 is synchronized with the transmission clock signal CKS, the pulse P11 is provided in the channel such as channel 1 synchronization pulses P2 are arranged, the channel such as channel 2 pulse P1 representing the data are arranged, 3,4, the number of pulses P12 is provided in accordance with the transmission data.

次に、パルス信号生成部15によって、信号パターンPP1の各パルスが例えば1nsecのパルス信号に変換された信号PP2がバンドパスフィルタ16へ出力され、バンドパスフィルタ16により信号PP2が帯域制限され、送信信号PP3としてアンテナ17から放射される。 Then, the pulse signal generating unit 15, the signal PP2 each pulse is converted for example into a pulse signal of 1nsec signal pattern PP1 is outputted to the band-pass filter 16, the signal PP2 is band-limited by the band-pass filter 16, transmission It radiated from the antenna 17 as a signal PP3. これにより、データ用パルス列24を表す送信データがUWB通信信号としてアンテナ17から放射される。 Thus, transmission data representing the data pulse train 24 is radiated from the antenna 17 as a UWB communication signal.

次に、図6に示す受信装置1によるデータ用パルス列24の受信動作について説明する。 It will now be described receiving operation of the data pulse train 24 by the receiving apparatus 1 shown in FIG. まず、送信装置11の送信用アンテナ17から放射されたデータ用パルス列24が、アンテナ2によって受信され増幅器3によって増幅され検波器4によって例えば包絡線検波あるいはピーク検波により検波される。 First, the transmitting antenna 17 data pulse train 24 emitted from the transmitter 11 is detected by the amplified eg envelope detection or peak detection by detector 4 by the receiving amplifier 3 by the antenna 2. さらに、検波器4によって検波された信号は、低域通過フィルタ5によって高周波帯域の雑音成分が除去され、データ用パルス列24としてデータ用積分器6と同期補正部8とへ出力される。 Furthermore, signal detected by the detector 4 causes the low-pass filter 5 the noise component of the high frequency band is removed, is output to the data integrator 6 as a data pulse train 24 to the synchronization correcting unit 8.

そして、同期補正部8によって受信されたデータ用パルス列24は、同期用積分器81によってクロック信号CKと同期して同期用パルスP2が配置されるチャンネル1が積分され、進行積分器82によってクロック信号CKよりもパルス周期T1だけ進んだタイミングでチャンネル1が積分され、遅延積分器83によってクロック信号CKよりもパルス周期T1だけ遅れたタイミングでチャンネル1が積分される。 The synchronization correcting unit 8 data pulse train 24 received by the channel 1 synchronous integrator 81 by the clock signal CK synchronized with the synchronization pulses P2 are arranged are integrated, the clock signal by progressive integrator 82 CK channel 1 is integrated at a timing advanced by a pulse period T1 than the channel 1 is integrated at a timing delayed by the pulse period T1 than the clock signal CK by the delay integrator 83.

さらに、同期タイミング検出部84によって、同期用積分器81、進行積分器82、遅延積分器83のうち最も積分値が大きい積分器による積分タイミングと、クロック信号CKとが同期するようにクロック信号CKのタイミングが調整され、タイミングが調整されたクロック信号CKがデータ用積分器6と積分値判定部7とへ出力される。 Further, the synchronization timing detecting unit 84, synchronous integrator 81, traveling integrator 82, an integrator timing by most integral value is greater integrator of delay integrators 83, a clock signal as the clock signal CK synchronized CK timing is adjusted, the clock signal CK timing is adjusted is output to the data integrator 6 and the integral value determining section 7.

この場合、データ用パルス列24におけるパルス区間T2毎に同期用パルスP2が設けられているので、データ用パルス列24を受信しつつパルス同期タイミングを補正することができる。 In this case, since the synchronization pulses P2 each pulse interval T2 in the data pulse train 24 is provided, it is possible to correct the pulse synchronization timing while receiving the data pulse train 24. これにより、例えば送信装置11の送信クロック生成部12により生成される送信クロック信号CKSの周波数と受信装置1におけるクロック信号CKの周波数とが、例えばこれらクロック信号を生成する水晶発振子の精度誤差の影響等によりわずかに異なる場合であっても、図略のパルス同期回路によってパルス同期用パルス列22に基づきパルス同期がとられた後、さらに同期補正部8によってデータ用パルス列24に基づきパルス同期タイミングが補正され、パルス同期タイミングがずれてしまうことが低減される。 Thus, for example, the frequency of the clock signal CK in the frequency and the receiving apparatus 1 of the transmission clock signal CKS, which is generated by the transmission clock generator 12 of the transmitting apparatus 11, for example, the precision error of the crystal oscillator to generate these clock signals even when slightly different due to the influence or the like, after the pulse synchronization based on the pulse synchronization pulse train 22 is taken by an unillustrated pulse synchronization circuit, the pulse synchronization timing based on the data pulse train 24 further by the synchronization correction unit 8 is corrected, it is reduced to a pulse synchronization timing is deviated.

一方、図8は、データ用積分器6及び積分値判定部7の動作を説明するための説明図である。 On the other hand, FIG. 8 is an explanatory diagram for explaining the operation of the data integrator 6 and the integral value determining section 7. 図8において、縦軸が信号レベル、横軸が時間を示し、データ用パルス列24は1本の縦線がパルス区間T2に対応している。 8, the vertical axis is signal level and the horizontal axis represents time, the data pulse train 24 is one vertical line corresponds to the pulse interval T2. データ用積分器6によって受信されたデータ用パルス列24は、データ用積分器6によって、ビット区間T3について、パルス区間T2毎にクロック信号CKと同期してパルスP1が配置されるチャンネル、例えばチャンネル2,3,4について積分され、その積分値SIが積分値判定部7へ出力される。 Data integrator 6-pulse data received by the column 24, by the data integrator 6, the bit interval T3, the channel pulse P1 in synchronization with the clock signal CK in each pulse interval T2 is arranged, for example, channel 2 is integrated for 3,4, the integrated value SI is output to the integrating value determination unit 7. そして、コンパレータ71,72,73によって、積分値SIが基準値Ref1,Ref2,Ref3と比較される。 Then, by the comparator 71, 72 and 73, the integrated value SI is compared with a reference value Ref1, Ref2, Ref3.

なお、データ用積分器6は、パルスP1が配置されるチャンネルのみを積分する構成に限られず、パルスP2も含めてビット区間T3を積分する構成としてもよい。 The data integrator 6 is not limited to the configuration for integrating only the channel pulse P1 is arranged, pulse P2 also may be configured to integrate the bit period T3 including.

そして、データ用積分器6によって積分されたビット区間T3がバイナリデータ「11」を表している場合は、図4(b)に示すように各パルス区間T2にはパルスP1が3つ配置されているので、図8に示すように積分値SIが基準値Ref1,Ref2,Ref3を超え、コンパレータ71,72,73の出力信号CP1,CP2,CP3がハイレベルとなる。 When the bit interval T3, which is integrated by the data integrator 6 represents the binary data "11" is disposed pulses P1 are three in each pulse interval T2, as shown in FIG. 4 (b) because there, the integrated value SI as shown in FIG. 8 is greater than the reference value Ref1, Ref2, Ref3, the output signal CP1, CP2, CP3 of the comparator 71, 72, 73 becomes high level. 同様に、データ用積分器6によって積分されたビット区間T3がバイナリデータ「10」を表している場合は、図4(c)に示すように各パルス区間T2にはパルスP1が2つ配置されているので、図8に示すように積分値SIはバイナリデータ「11」の場合よりも減少して基準値Ref1,Ref2を超え基準値Ref3以下となる結果、コンパレータ71,72の出力信号CP1,CP2がハイレベルとなりコンパレータ73の出力信号CP3がローレベルとなる。 Similarly, if the bit interval T3, which is integrated by the data integrator 6 represents the binary data "10", the pulse P1 is arranged two in each pulse interval T2, as shown in FIG. 4 (c) since it is, the integrated value as shown in FIG. 8 SI is binary data "11" reference value decreases as compared with the case of the Ref1, Ref2 beyond reference value Ref3 hereinafter become result, the output signal CP1 of the comparator 71 and 72, CP2 output signal CP3 of the comparator 73 becomes the high level to a low level.

また、データ用積分器6によって積分されたビット区間T3がバイナリデータ「01」を表している場合は、図4(d)に示すように各パルス区間T2にはパルスP1が1つ配置されているので、図8に示すように積分値SIはバイナリデータ「10」の場合よりも減少して基準値Ref1を超え基準値Ref2,Ref3以下となる結果、コンパレータ71の出力信号CP1がハイレベルとなりコンパレータ72,73の出力信号CP2,CP3がローレベルとなる。 Also, when the bit interval T3, which is integrated by the data integrator 6 represents the binary data "01", the pulse P1 is disposed one in each pulse interval T2, as shown in FIG. 4 (d) are so integrated value SI as shown in FIG. 8 is a reference value Ref2 exceeds a reference value Ref1 reduced than in the case of binary data "10", Ref3 hereinafter become result, the output signal CP1 of the comparator 71 becomes the high level output signal CP2, CP3 of the comparator 72 and 73 becomes a low level. また、データ用積分器6によって積分されたビット区間T3がバイナリデータ「00」を表している場合は、図4(e)に示すように各パルス区間T2にはパルスP1が配置されていないので、図8に示すように積分値SIはバイナリデータ「01」の場合よりも減少して基準値Ref1,Ref2,Ref3のいずれも超えない結果、コンパレータ71,72,73の出力信号CP1,CP2,CP3がローレベルとなる。 Also, when the bit interval T3, which is integrated by the data integrator 6 represents the binary data "00", the pulse P1 is not disposed in each pulse interval T2, as shown in FIG. 4 (e) , the reference value is smaller than the case of the integral value SI is binary data "01" as shown in FIG. 8 Ref1, Ref2, result neither exceed the Ref3, the output signal CP1, CP2 of the comparator 71, 72, 73, CP3 becomes a low level.

つぎに、データ判定部74によって、コンパレータ71,72,73の出力信号CP1,CP2,CP3に基づいて、2ビット分の受信データRDが生成され外部へ出力される。 Next, the data determination unit 74, based on the output signal CP1, CP2, CP3 of the comparator 71, 72 and 73, the reception data RD of the 2 bits are output to be generated externally. 具体的には、コンパレータ71,72,73の出力信号CP1,CP2,CP3が全てハイレベルの場合に受信データRDは「11」とされ、コンパレータ71,72の出力信号CP1,CP2がハイレベル、コンパレータ73の出力信号CP3がローレベルの場合に受信データRDは「10」とされ、コンパレータ71の出力信号CP1がハイレベル、コンパレータ72,73の出力信号CP2,CP3がローレベルの場合に受信データRDは「01」とされ、コンパレータ71,72,73の出力信号CP1,CP2,CP3が全てローレベルの場合に受信データRDは「00」とされる。 Specifically, the received data RD when the output signal CP1, CP2, CP3 of the comparator 71, 72 and 73 are all high level is "11", the output signal CP1, CP2 is high level comparators 71 and 72, received data RD output signal CP3 is the case of the low level of the comparator 73 is "10", the output signal CP1 is high level of the comparator 71, received if the output signal CP2, CP3 of the comparator 72 and 73 is at the low level data RD is "01", the received data RD when the output signal CP1, CP2, CP3 of the comparator 71, 72 and 73 are all low level is set to "00".

これにより、パルス区間T2に含まれるパルスP1の数に応じてビット区間T3から複数ビットのデータを受信することができるので、通信速度を高速化することができる。 Thus, it is possible to receive a plurality of bits of data from the bit interval T3 according to the number of pulses P1 included in the pulse interval T2, it is possible to speed up the communication speed.

(第2実施形態) (Second Embodiment)
次に、本発明の第2の実施形態に係る受信装置について説明する。 It will now be described receiving apparatus according to a second embodiment of the present invention. 図9は、本発明の第2の実施形態に係る受信装置1aの構成の一例を示すブロック図である。 Figure 9 is a block diagram showing an example of the configuration of a receiving apparatus 1a according to the second embodiment of the present invention. 図9に示す受信装置1aと図6に示す受信装置1とでは、下記の点で異なる。 In the receiving apparatus 1 shown in the receiving device 1a and 6 to 9, it differs in the following points. すなわち、図9に示す受信装置1aでは、データ用積分器6aは、複数の第2の積分回路の一例である積分器61,62,63を備える。 That is, the receiving apparatus 1a shown in FIG. 9, the data integrator 6a comprises an integrator 61, 62 and 63 is an example of a plurality of the second integrating circuit. 積分器61は、ビット区間T3における各パルス区間T2についてチャンネル4のパルスP1を積分する。 The integrator 61 integrates the pulse P1 of the channel 4 for each pulse interval T2 in the bit interval T3. 積分器62は、ビット区間T3における各パルス区間T2についてチャンネル3のパルスP1を積分する。 The integrator 62 integrates the pulse P1 of the channel 3 for each pulse interval T2 in the bit interval T3. 積分器63は、ビット区間T3における各パルス区間T2についてチャンネル2のパルスP1を積分する。 The integrator 63 integrates the pulse P1 of the channel 2 for each pulse interval T2 in the bit interval T3.

そして、第2の積分値判定部の一例である積分値判定部7aにおけるコンパレータ71,72,73は、積分器61,62,63から出力された積分値SI1,SI2,SI3をそれぞれ予め設定された基準値Ref4と比較し、その比較結果を示す出力信号CP1,CP2,CP3をデータ判定部74aへ出力する。 The comparator 71, 72, 73 in the second, which is an example of the integration value determination unit integration value determination unit 7a, the integrator 61, 62, 63 integral value SI1 output from, SI2, SI3 a preset respectively was compared with a reference value Ref4, and outputs an output signal CP1, CP2, CP3 indicating the comparison result to the data determination unit 74a.

図10は、図9に示す受信装置1aで受信されるデータ用パルス列24aの構成の一例を示す波形図である。 Figure 10 is a waveform diagram showing an example of the configuration of a data pulse train 24a is received by the receiving device 1a shown in FIG. 図10(a)はチャンネル番号とクロック信号CKとを示し、図10(b)〜(i)は3ビットのバイナリデータ「111」,「110」,「101」,「100」,「011」,「010」,「001」,「000」を表すデータ用パルス列24aを示している。 10 (a) shows the channel number and the clock signal CK, FIG 10 (b) ~ (i) is the 3-bit binary data "111", "110", "101", "100", "011" , "010", "001" indicates the data pulse train 24a representing "000". 図10に示すデータ用パルス列24aでは、同期用パルスP2を細線で、データを表すパルスP1を太線で示している。 In the data pulse train 24a shown in FIG. 10, a thin line synchronization pulse P2, it shows a pulse P1 representing data in a thick line. 図10に示すデータ用パルス列24aでは、パルス区間T2におけるデータを表すパルスP1が配置されるチャンネル、例えばチャンネル2,3,4の各チャンネルがそれぞれバイナリデータの一桁に対応されており、例えば図10(c)に示すように、バイナリデータ「110」を表すビット区間T3のパルス区間T2は、例えばチャンネル2,3にパルスP1を備え、チャンネル4にはパルスP1を備えない。 In the data pulse train 24a shown in FIG. 10, a channel pulse P1 representing the data in the pulse interval T2 is arranged, for example, each channel of the channels 2, 3 and 4 are corresponding to one digit of binary data, respectively, for example, FIG. as shown in 10 (c), the pulse interval T2 bit interval T3 representing the binary data "110" includes, for example, a pulse P1 to the channel 2,3, without a pulse P1 to channel 4. 同様に、例えばバイナリデータ「101」を表すビット区間T3のパルス区間T2は、図10(d)に示すようにチャンネル2,4にパルスP1を備え、チャンネル3にはパルスP1を備えない。 Similarly, for example, a pulse interval T2 of the bit interval T3 representing the binary data "101" is provided with a pulse P1 to the channel 2,4, as shown in FIG. 10 (d), without a pulse P1 to channel 3.

また、図4に示すデータ用パルス列24と同様に、データ用パルス列24aにおけるパルス区間T2の予め定められたチャンネル、例えばチャンネル1にパルス位置の同期を取るための同期用パルスP2が配置されている。 Similar to the data pulse train 24 shown in FIG. 4, the predetermined channels of the pulse interval T2 in the data pulse train 24a, for example, channel 1 synchronization pulse P2 for synchronizing pulse position is disposed .

その他の構成は図6に示す受信装置1と同様であるのでその説明を省略し、以下、受信装置1aによるデータ用パルス列24aの受信動作について説明する。 Other configurations are the same as the receiving apparatus 1 shown in FIG. 6 and description thereof is omitted, will be described below reception operation of the data pulse train 24a by the receiving device 1a. まず、図6に示す受信装置1と同様に、アンテナ2によって受信されたデータ用パルス列24aが、データ用積分器6aと同期補正部8とへ出力され、同期補正部8によってパルス同期タイミングが補正される。 First, similarly to the receiving apparatus 1 shown in FIG. 6, the pulse train 24a for the received data by the antenna 2 is output to the data integrator 6a and synchronization correcting unit 8 Prefecture, pulse synchronization timing corrected by the synchronization correction unit 8 It is.

図11は、積分器61,62,63及び積分値判定部7aの動作を説明するための説明図である。 Figure 11 is an explanatory diagram for explaining the operation of the integrator 61, 62, 63 and the integral value determining unit 7a. 図11において、縦軸は信号レベル、横軸は時間を示し、データ用パルス列24aは1本の縦線がパルス区間T2に対応している。 11, the vertical axis represents signal level and the horizontal axis represents time, the data pulse train 24a is 1 vertical lines corresponds to the pulse interval T2. 積分器61,62,63によって受信されたデータ用パルス列24aは、ビット区間T3における各パルス区間T2について、チャンネル4のパルスP1が積分器61によって積分され、チャンネル3のパルスP1が積分器62によって積分され、チャンネル2のパルスP1が積分器63によって積分され、それぞれその積分値が、積分値SI1,SI2,SI3としてコンパレータ71,72,73へ出力される。 The data pulse train 24a received by the integrator 61, 62, 63, for each pulse interval T2 in the bit interval T3, the pulse P1 of the channel 4 is integrated by an integrator 61, the pulse P1 of the channel 3 by the integrator 62 is integrated, pulse P1 of the channel 2 is integrated by an integrator 63, the integration value respectively, are output to the comparator 71, 72 as an integral value SI1, SI2, SI3.

次に、コンパレータ71,72,73によって、積分値SI1,SI2,SI3が基準値Ref4と比較される。 Then, by the comparator 71, 72 and 73, the integral value SI1, SI2, SI3 are compared with a reference value Ref4. 基準値Ref4は、各チャンネルにおけるパルスP1の有無を判定するべく例えば積分値SI1,SI2,SI3の最大値の1/2にされている。 Reference value Ref4 is 1/2 of the maximum value of the order for example integrated value SI1, SI2, SI3 to determine the presence or absence of pulses P1 in each channel.

そして、ビット区間T3が3ビットのバイナリデータ「111」を表している場合は、図10(b)に示すように各パルス区間T2におけるチャンネル2,3,4にパルスP1が配置されているので、図11に示すように積分値SI1,SI2,SI3が基準値Ref4を超え、コンパレータ71,72,73の出力信号CP1,CP2,CP3が全てハイレベルとなる。 Then, if the bit interval T3 represents the binary data "111" of 3 bits, the pulse P1 is located in the channel 2, 3, 4 in each pulse interval T2, as shown in FIG. 10 (b) greater than the integral value SI1, SI2, SI3 reference value Ref4 as shown in FIG. 11, the output signal CP1, CP2, CP3 of the comparator 71, 72, 73 are all high. また、ビット区間T3が3ビットのバイナリデータ「101」を表している場合は、図10(d)に示すように各パルス区間T2におけるチャンネル2,4にパルスP1が配置されているので、図11に示すように積分値SI1,SI3が基準値Ref4を超え、コンパレータ71,73の出力信号CP1,CP3がハイレベルとなる。 Further, if the bit interval T3 represents the binary data "101" of 3 bits, the pulse P1 is located in the channel 2, 4 in each pulse interval T2, as shown in FIG. 10 (d), FIG. integral value SI1, SI3 as shown in 11 exceeds the reference value Ref4, output signal CP1, CP3 of the comparator 71 and 73 becomes the high level.

そして、ビット区間T3が3ビットのバイナリデータ「011」を表している場合は、図10(f)に示すように各パルス区間T2におけるチャンネル3,4にパルスP1が配置されているので、図11に示すように積分値SI1,SI2が基準値Ref4を超え、コンパレータ71,72の出力信号CP1,CP2がハイレベルとなる。 Then, if the bit interval T3 represents the binary data "011" of 3 bits, the pulse P1 in channel 3 and 4 in each pulse interval T2, as shown in FIG. 10 (f) are arranged, FIG. integral value SI1, SI2 as shown in 11 exceeds the reference value Ref4, output signal CP1, CP2 of the comparator 71 and 72 becomes the high level. さらに、ビット区間T3が3ビットのバイナリデータ「001」を表している場合は、図10(h)に示すように各パルス区間T2におけるチャンネル4にパルスP1が配置されているので、図11に示すように積分値SI1が基準値Ref4を超え、コンパレータ71の出力信号CP1がハイレベルとなる。 Further, if the bit interval T3 represents the binary data "001" of 3 bits, the pulse P1 to the channel 4 in each pulse interval T2, as shown in FIG. 10 (h) are arranged, in FIG. 11 integrated value SI1 shown exceeds the reference value Ref4, the output signal CP1 of the comparator 71 becomes high level.

つぎに、データ判定部74によって、コンパレータ71,72,73の出力信号CP1,CP2,CP3に基づいて、3ビット分の受信データRDが生成され外部へ出力される。 Next, the data determination unit 74, based on the output signal CP1, CP2, CP3 of the comparator 71, 72, 73, 3 received data RD bits are output to be generated externally. 具体的には、出力信号CP1,CP2,CP3のハイ/ローをそれぞれ1ビットの1/0に対応させて、例えば出力信号CP1,CP2,CP3がハイ、ロー、ハイであれば、受信データRDは「101」として出力される。 Specifically, in correspondence to the high / low of the output signal CP1, CP2, CP3 to 1/0 of 1 bit each, for example, the output signal CP1, CP2, CP3 is high, low, if high, the reception data RD is output as "101".

これにより、パルス区間T2におけるパルスP1の配置パターンに応じてビット区間T3から複数ビットのデータを受信することができ、また、パルス区間T2に設けられたチャンネル数が同じ条件で、図6に示す受信装置1よりもビット区間T3から取得できるビット数を増加させることができるので、通信速度を高速化することができる。 Thus, it is possible to receive a plurality of bits of data from the bit interval T3 according to the arrangement pattern of the pulse P1 in the pulse interval T2, also, the number of channels the same conditions provided in the pulse interval T2, shown in FIG. 6 since the number of bits that can be retrieved from the bit interval T3 than the reception apparatus 1 can be increased, it is possible to speed up the communication speed.

(第3実施形態) (Third Embodiment)
次に、本発明の第3の実施形態に係る受信装置について説明する。 It will now be described receiving apparatus according to a third embodiment of the present invention. 図12は、本発明の第3の実施形態に係る受信装置1bの構成の一例を示すブロック図である。 Figure 12 is a block diagram showing an example of the configuration of a receiving apparatus 1b according to a third embodiment of the present invention. 図12に示す受信装置1bと図6に示す受信装置1とでは、通信に用いられるデータ用パルス列24bの構成が異なる。 In the receiving apparatus 1 shown in the receiving apparatus 1b and 6 shown in FIG. 12, the configuration of the data pulse train 24b used for communication is different.

図13は、図12に示す受信装置1bにより受信されるデータ用パルス列24bの構成の一例を示すタイミングチャートである。 Figure 13 is a timing chart showing an example of a configuration of a data pulse train 24b which is received by the receiving apparatus 1b shown in FIG. 12. 図13(a)は、チャンネル番号とクロック信号CKとを示している。 FIG. 13 (a) shows the channel number and the clock signal CK. 図13(b)に示すパルス同期用パルス列22aは、各パルス区間T2におけるチャンネル1に同期用パルスP2を備え、他のチャンネル2,3,4にはパルスを備えない。 Pulse synchronization pulse train 22a shown in FIG. 13 (b), it includes a synchronization pulse P2 to channel 1 in each pulse interval T2, without a pulse on the other channels 2, 3 and 4.

図13(c)は、データ「1」を示すデータ用パルス列24bの一例を示す波形図で、予め定められたチャンネル、例えばチャンネル1に同期用パルスP2、チャンネル2にパルスP1を備えている。 13 (c) is the waveform diagram showing an example of a data pulse train 24b indicating the data "1", a channel, for example, synchronization pulse P2 to channel 1, channel 2 pulse P1 determined in advance. 図13(d)は、データ「0」を示すデータ用パルス列24bの一例を示す波形図で、同期用パルスP2はデータ「1」を示す場合と同じチャンネル、例えばチャンネル1に設けられ、パルスP1はデータ「1」を示す場合とは異なるチャンネル、例えばチャンネル4に設けられている。 FIG. 13 (d) is the waveform diagram showing an example of a data pulse train 24b indicating the data "0", the synchronization pulse P2 is the same channel as that shown the data "1", for example, provided in the channel 1, pulses P1 are provided different channel, for example channel 4 the case is shown a data "1".

また、図12に示す受信装置1bでは、データ用積分器6bは、積分器61,62を備える。 Also, the receiving apparatus 1b shown in FIG. 12, the data integrator 6b comprises an integrator 61, 62. 積分器61は、ビット区間T3における各パルス区間T2についてチャンネル2のパルスP1を積分し、その積分値SI1をコンパレータ71へ出力する。 The integrator 61, the pulse P1 of the channel 2 is integrated for each pulse interval T2 in the bit interval T3, and outputs the integrated value SI1 to the comparator 71. 積分器62は、ビット区間T3における各パルス区間T2についてチャンネル4のパルスP1を積分し、その積分値SI2をコンパレータ72へ出力する。 The integrator 62, the pulse P1 of the channel 4 is integrated for each pulse interval T2 in the bit interval T3, and outputs the integrated value SI2 to the comparator 72. そして、積分値判定部7bにおけるコンパレータ71,72は、積分器61,62から出力された積分値SI1,SI2をそれぞれ予め設定された基準値Ref4と比較し、その比較結果を示す出力信号CP1,CP2をデータ判定部74bへ出力する。 Then, the integral value comparator 71 and 72 in the determination unit 7b is an integrator 61, 62 output from the integral value SI1, SI2 and compared with a reference value Ref4 previously set respectively, the output signal CP1 indicating the comparison result, and outputs the CP2 to the data judging unit 74b. この場合、データ用積分器6b及びコンパレータ71,72はパルス検出部の一例に相当し、積分器61,62は第3、第4の積分回路の一例に相当し、コンパレータ71,72は第1の有無判定部の一例に相当している。 In this case, the data integrator 6b and the comparator 71 and 72 corresponds to an example of a pulse detecting section, the integrator 61 corresponds to an example of the third, fourth integrator circuit, comparator 71 and 72 first It corresponds to an example of the determining unit of.

データ判定部74bは、コンパレータ71,72からの出力信号CP1,CP2に基づいてビット区間T3から1ビットのデータを取得し、受信データRDとして外部へ出力する。 Data determination unit 74b acquires 1-bit data from the bit period T3 based on the output signal CP1, CP2 from the comparator 71, and outputs it to the outside as received data RD. さらに、図12に示す受信装置1bは、コンパレータ71,72からの出力信号CP1,CP2に基づいて、受信装置1bの故障を検出する故障判定部9を備える。 Furthermore, the receiving apparatus 1b shown in FIG. 12 is provided with a malfunction determining unit 9 based on the output signal CP1, CP2 from the comparator 71 and 72, for detecting a failure of the receiver 1b.

その他の構成は図6に示す受信装置1と同様であるのでその説明を省略し、以下本実施形態の動作について説明する。 Other configurations will not be described because it is similar to the receiving apparatus 1 shown in FIG. 6, the operation of the following embodiment. 図14は、図5に示す送信装置11が図13(c)(d)に示すデータ用パルス列24bを送信する場合の動作を説明するためのタイミングチャートである。 Figure 14 is a timing chart for explaining the operation of sending a data pulse train 24b shown in FIG. 13 the transmission device 11 shown in FIG. 5 (c) (d). まず、送信クロック生成部12により、パルス周期T1の周期でクロック信号CKSがアンド回路14へ出力される。 First, the transmission clock generator 12, the clock signal CKS at a period of the pulse period T1 is output to the AND circuit 14. 次に、送信対象となる送信データが信号パターン生成部13で受信される。 Next, the transmission data to be transmitted is received by the signal pattern generator 13.

そして、信号パターン生成部13によって、送信データを1ビットづつデータ用パルス列24におけるパルス信号パターンに変換するための制御信号SPがアンド回路14へ出力される。 Then, the signal pattern generator 13, a control signal SP to convert the transmission data into a pulse signal pattern in the pulse train 24 for one bit data is output to the AND circuit 14. 図14に示すように、制御信号SPは、信号パターン生成部13によって、例えば送信データが「1」であれば、チャンネル1に同期用パルスP2を、チャンネル2にパルスP1を配置するべくチャンネル1,2のタイミングでハイレベルにされる。 As shown in FIG. 14, the control signal SP, the channel 1 to the signal pattern generation unit 13, for example, if the transmission data is "1", the synchronization pulses P2 to channel 1, to place the pulse P1 in channel 2 , it is at a high level in the second timing. 一方、例えば送信データが「0」であれば、制御信号SPは、信号パターン生成部13によって、チャンネル1に同期用パルスP2を、チャンネル4にパルスP1を配置するべくチャンネル1,4のタイミングでハイレベルにされる。 On the other hand, for example, if the transmission data is "0", the control signal SP is the signal pattern generation unit 13, a synchronization pulse P2 to channel 1 at the timing of the channels 1,4 so as to place the pulse P1 in the channel 4 It is at a high level.

次に、アンド回路14によって、送信クロック信号CKSと制御信号SPとの論理積をとった信号パターンPP1が、パルス信号生成部15へ出力される。 Then, the AND circuit 14, the signal pattern PP1 taking a logical product of the transmission clock signal CKS and the control signal SP is output to the pulse signal generator 15. これにより、信号パターンPP1は、送信クロック信号CKSと同期して、同期用パルスP2が配置されるチャンネル例えばチャンネル1にパルスP11が設けられ、さらに、データが「1」であればチャンネル2に、データが「0」であればチャンネル4に、パルスP1を配置するべくパルスP12が設けられる。 Thus, the signal pattern PP1 is synchronized with the transmission clock signal CKS, the pulse P11 is provided in the channel such as channel 1 synchronization pulses P2 are arranged, furthermore, the channel 2 when the data is "1", data channel 4 if "0", the pulse P12 is provided in order to place the pulse P1.

次に、パルス信号生成部15によって、信号パターンPP1の各パルスが例えば1nsecのパルス信号に変換された信号PP2がバンドパスフィルタ16へ出力され、バンドパスフィルタ16により信号PP2が帯域制限され、送信信号PP3としてアンテナ17から放射される。 Then, the pulse signal generating unit 15, the signal PP2 each pulse is converted for example into a pulse signal of 1nsec signal pattern PP1 is outputted to the band-pass filter 16, the signal PP2 is band-limited by the band-pass filter 16, transmission It radiated from the antenna 17 as a signal PP3. これにより、データ用パルス列24bを表す送信データがUWB通信信号としてアンテナ17から放射される。 Thus, transmission data representing the data pulse train 24b is radiated from the antenna 17 as a UWB communication signal.

次に、図12に示す受信装置1bによるデータ用パルス列24bの受信動作を説明する。 Next, the reception operation of the data pulse train 24b by the receiving apparatus 1b shown in FIG. 12. まず、図6に示す受信装置1と同様に、アンテナ2によって受信されたデータ用パルス列24bが、データ用積分器6bと同期補正部8とへ出力され、同期補正部8によってパルス同期タイミングが補正される。 First, similarly to the receiving apparatus 1 shown in FIG. 6, the pulse train 24b for the received data by the antenna 2 is output to the data integrator 6b and a synchronization correcting unit 8 Prefecture, pulse synchronization timing corrected by the synchronization correction unit 8 It is.

図15は、データ用積分器6bにおける積分器61,62、及び積分値判定部7bの動作を説明するための説明図である。 Figure 15 is an explanatory diagram for explaining the integrators 61 and 62, and operation of the integration value determining part 7b in the data integrator 6b. 図15において、縦軸は信号レベル、横軸は時間を示し、データ用パルス列24bは1本の縦線がパルス区間T2に対応している。 15, the vertical axis represents signal level and the horizontal axis represents time, the data pulse train 24b has one vertical line corresponds to the pulse interval T2. データ用パルス列24bは、ビット区間T3における各パルス区間T2について、チャンネル2のパルスP1が積分器61によって積分され、チャンネル4のパルスP1が積分器62によって積分され、それぞれその積分値が、積分値SI1,SI2としてコンパレータ71,72へ出力される。 Data pulse train 24b, for each pulse interval T2 in the bit interval T3, the pulse P1 of the channel 2 is integrated by an integrator 61, the pulse P1 of the channel 4 is integrated by an integrator 62, whose integral value respectively, the integral value as SI1, SI2 is output to the comparator 71 and 72.

次に、コンパレータ71,72によって、積分値SI1,SI2が基準値Ref4と比較される。 Then, by the comparator 71 and 72, the integral value SI1, SI2 is compared with a reference value Ref4. 基準値Ref4は、各チャンネルにおけるパルスP1の有無を判定するべく例えば積分値SI1,SI2の最大値の1/2にされている。 Reference value Ref4 is 1/2 of the maximum value of the order for example integrated value SI1, SI2 determining the presence or absence of pulses P1 in each channel.

そして、ビット区間T3がデータ「1」を表している場合は、図13(c)に示すように各パルス区間T2におけるチャンネル2にパルスP1が配置されているので、図15に示すように積分値SI1は基準値Ref4を超え、積分値SI2は基準値Ref4以下となる。 Then, if the bit interval T3 represents a data "1", the pulse P1 is located in the channel 2 in each pulse interval T2, as shown in FIG. 13 (c), as shown in FIG. 15 integral values ​​SI1 exceeds the reference value Ref4, the integral value SI2 is equal to or less than the reference value Ref4. そうすると、コンパレータ71の出力信号CP1はハイレベルとなる一方、コンパレータ72の出力信号CP2はローレベルとなる。 Then, the output signal CP1 of the comparator 71 whereas a high level, the output signal CP2 of the comparator 72 becomes low.

一方、ビット区間T3がデータ「0」を表している場合は、図13(d)に示すように各パルス区間T2におけるチャンネル4にパルスP1が配置されているので、図15に示すように積分値SI1は基準値Ref4以下となり、積分値SI2は基準値Ref4を超える。 On the other hand, if the bit interval T3 represents the data "0", the pulse P1 to the channel 4 in each pulse interval T2, as shown in FIG. 13 (d) is arranged, the integration as shown in FIG. 15 values ​​SI1 becomes less than the reference value Ref4, the integral value SI2 exceeds the reference value Ref4. そうすると、コンパレータ71の出力信号CP1はローレベルとなる一方、コンパレータ72の出力信号CP2はハイレベルとなる。 Then, the output signal CP1 of the comparator 71 whereas a low level, the output signal CP2 of the comparator 72 becomes high level.

このように、データ用積分器6b及びコンパレータ71,72が正常に動作していれば、受信データが「1」、「0」のいずれであっても出力信号CP1,CP2の両方がハイレベル、又はローレベルになることが無いようにされている。 Thus, the data integrator 6b and a comparator 71, 72 is operating properly, the received data is "1", both also of the output signal CP1, CP2 either a "0" is a high level, or it is so no going low level.

つぎに、データ判定部74bによって、コンパレータ71,72の出力信号CP1,CP2に基づいて、1ビット分の受信データRDが生成され外部へ出力される。 Next, the data determination unit 74b, based on the output signal CP1, CP2 of the comparator 71, the received data RD for one bit is output to be generated externally. 具体的には、データ判定部74bによって、出力信号CP1,CP2の信号レベルがハイ、ローの場合、受信データRDは「1」として出力され、出力信号CP1,CP2の信号レベルがロー、ハイの場合、受信データRDは「0」として出力される。 Specifically, the data determination unit 74b, the output signal CP1, CP2 signal level is high, when low, the reception data RD is output as "1", the signal level of the output signal CP1, CP2 is low, the high case, the received data RD is output as "0". なお、データ判定部74bは、例えば出力信号CP1,CP2のうちいずれか一方の信号を用いて1ビット分の受信データRDを生成する構成としてもよい。 The data determination unit 74b may be configured to generate received data RD for one bit using one signal one of the example, the output signal CP1, CP2.

また、故障判定部9によって、コンパレータ71,72の出力信号CP1,CP2が受信され、出力信号CP1,CP2の信号レベルが両方ともロー、又は出力信号CP1,CP2の信号レベルが両方ともハイの場合、例えばデータ用積分器6bやコンパレータ71,72等、受信装置1bに故障が生じていると判定され、故障判定部9から故障の発生を示す故障通知信号が外部へ出力される。 Further, the failure determination section 9, the received output signal CP1, CP2 of the comparator 71 and 72, the output signal CP1, both CP2 signal level of both low, or the output signal CP1, when CP2 signal level is both high , for example, the data integrator 6b and a comparator 71, 72, etc., it is determined that a failure in the reception apparatus 1b has occurred, a fault notification signal indicating the occurrence of the failure from the failure determination section 9 is outputted to the outside.

これにより、受信装置1bの故障を検知することができるので、通信の信頼性を向上させることができる。 Thus, it is possible to detect a malfunction of the receiver 1b, it is possible to improve the reliability of communication.

なお、例えば積分器61,62やコンパレータ71,72が故障した場合、出力信号CP1,CP2の信号レベルがハイ、又はローに固定される可能性が高いと考えられる。 Incidentally, for example, if the integrator 61, 62 and comparators 71 and 72 fails, the signal level of the output signal CP1, CP2 is considered high, or is likely to be fixed at low. 例えば積分器61が故障して積分値SI1がハイレベル又はローレベルに固定された場合、コンパレータ71の出力信号CP1はハイレベル又はローレベルに固定される。 For example, if the integrator 61 is the integral value SI1 failed fixed to the high level or low level, the output signal CP1 of the comparator 71 is fixed at the high level or low level. 例えば、コンパレータ72が故障した場合、出力信号CP2の信号レベルがハイレベル又はローレベルに固定される可能性が高い。 For example, if the comparator 72 fails, there is a high possibility that the signal level of the output signal CP2 is fixed to the high or low level.

そこで、故障判定部9は、予め設定された所定の時間、例えば複数のパルス区間T2、あるいはビット区間T3の期間について出力信号CP1,CP2を監視し、当該監視期間内で出力信号CP1,CP2のうちいずれかの信号レベルがハイ、又はローに固定されていることを検出した場合、当該信号レベルが固定されている出力信号を示す故障信号通知信号をデータ判定部74bへ出力することが望ましい。 Therefore, the failure determination section 9, a predetermined time set in advance, for example, to monitor a plurality of pulse intervals T2 or the output signal for the period of the bit interval T3 CP1, CP2,, the monitoring period in the output signal CP1, CP2 of of when detecting that any of the signal level is fixed high or low, it is desirable to output a fault signal notification signal indicating an output signal in which the signal level is fixed to the data judging unit 74b.

また、データ判定部74bは、故障判定部9から故障信号通知信号を受信した場合、出力信号CP1,CP2のうち故障信号通知信号で示される出力信号とは異なる出力信号を用いて1ビット分の受信データRDを生成する構成としてもよい。 The data decision unit 74b, when receiving the fault signal notification signal from the fault determining unit 9, for one bit with a different output signal from the output signal indicated by the failure signal notification signal among the output signals CP1, CP2 it may be configured to generate received data RD. 具体的には、データ判定部74bは、例えば出力信号CP1の信号レベルが固定されている旨の故障信号通知信号を受信した場合、出力信号CP2における信号レベルのロー、ハイに基づいて、受信データRDを「1」、「0」とし、例えば出力信号CP2の信号レベルが固定されている旨の故障信号通知信号を受信した場合、出力信号CP1における信号レベルのハイ、ローに基づいて、受信データRDを「1」、「0」として出力する構成としてもよい。 Specifically, the data determination unit 74b, for example when the signal level of the output signal CP1 has received a fault signal notification signal indicating that the person is fixed, the signal level of the low in the output signal CP2, based on high, the received data the RD "1", and "0", for example, when the signal level of the output signal CP2 receives the fault signal notification signal indicating that the person is fixed, the signal level of the high at the output signal CP1, based on the low, the received data "1" RD, may be configured to output as "0".

この場合、データ「1」を表すべくパルスP1が配置されるチャンネル、例えばチャンネル2から出力信号CP1を生成する積分器61及びコンパレータ71と、データ「0」を表すべくパルスP1が配置されるチャンネル、例えばチャンネル4から出力信号CP2を生成する積分器62及びコンパレータ72と、のうちいずれか一方の積分器又はコンパレータが故障した場合、データ判定部74bは、他方の正常な積分器及びコンパレータからの出力信号に基づいて受信データRDを生成することができるので、通信の信頼性を向上させることができる。 Channel In this case, the channel pulse P1 is arranged to represent the data "1", for example, an integrator 61 and the comparator 71 generates an output signal CP1 from the channel 2, is the pulse P1 is arranged to represent the data "0" for example, when the integrator 62 and the comparator 72 generates an output signal CP2 from the channel 4, which is one of the integrator or comparator of failure, the data judging unit 74b is from the other normal integrator and a comparator it is possible to generate the reception data RD on the basis of the output signal, it is possible to improve the reliability of communication.

なお、図16に示す受信装置1cのように、例えばデータ用積分器6cを1つの積分器61を用いて構成し、積分器61は、図17に示すように、ビット区間T3の前半である期間T31についてデータ「1」を表すべくパルスP1が配置されるチャンネル、例えばチャンネル2についてパルスP1を積分し、ビット区間T3の後半である期間T32についてデータ「0」を表すべくパルスP1が配置されるチャンネル、例えばチャンネル4についてパルスP1を積分し、それぞれその積分値を積分値SI1として順次出力するようにしてもよい。 As in the receiving apparatus 1c shown in FIG. 16, for example, the data integrator 6c configured using a single integrator 61, integrator 61, as shown in FIG. 17 is the first half of the bit interval T3 channel pulse P1 is arranged to represent the data "1" for the period T31, for example, for channel 2 by integrating the pulse P1, a pulse P1 to represent the data "0" for the period T32 is a second half of the bit interval T3 is arranged that channel, for example, by integrating the pulse P1 for channel 4, may each be sequentially outputs the integral value as the integral value SI1. この場合、積分器61は第5の積分回路の一例に相当し、コンパレータ71は第2の有無判定部の一例に相当している。 In this case, the integrator 61 corresponds to an example of a fifth integrator circuit, the comparator 71 corresponds to an example of a second determining unit.

そして、データ判定部74c及び故障判定部9aは、期間T31におけるコンパレータ71の出力信号CP1を図12に示す受信装置1bにおける出力信号CP1として用い、期間T32におけるコンパレータ71の出力信号CP1を図12に示す受信装置1bにおける出力信号CP2として用いることにより、図12に示すデータ判定部74b及び故障判定部9と同様に機能する。 Then, the data judging unit 74c and the malfunction determining unit 9a uses the output signal CP1 of the comparator 71 in the period T31 as an output signal CP1 in the receiving apparatus 1b shown in FIG. 12, the output signal CP1 of the comparator 71 in the period T32 in FIG. 12 by using as an output signal CP2 in the receiving apparatus 1b shown, functions similarly to the data judging unit 74b and the abnormality determination unit 9 shown in FIG. 12.

これにより、積分回路62が不要となるので、図12に示す受信装置1bよりも回路を簡素化することができる。 Thus, the integrating circuit 62 is not required, it is possible to simplify the circuit than the reception apparatus 1b shown in FIG. 12.

本発明の一実施形態に係る通信方法に用いられる通信フレームの一例を示す図である。 Is a diagram illustrating an example of a communication frame used in a communication method according to an embodiment of the present invention. 図1に示すパルス同期用パルス列の詳細の一例を示す波形図である。 Is a waveform diagram showing an example of the details of the pulse synchronization pulse train shown in FIG. 図1に示すビット同期用パルス列の詳細の一例を示す波形図である。 Is a waveform diagram showing an example of the details of bit synchronization pulse train shown in FIG. (a)はチャンネル番号とクロック信号CKとを示す波形図であり、(b)〜(e)は図1に示すデータ用パルス列の構成の一例を示す波形図である。 (A) is a waveform diagram showing the channel number and the clock signal CK, (b) ~ (e) is a waveform diagram showing an example of the configuration of a data pulse train shown in FIG. 図4に示すデータ用パルス列を送信する送信装置の一例を示すブロック図である。 Is a block diagram showing an example of a transmission apparatus for transmitting a pulse train data shown in FIG. 本発明の第1の実施形態に係る受信装置の一例を示すブロック図である。 Is a block diagram showing an example of a receiving apparatus according to a first embodiment of the present invention. 図5に示す送信装置の動作を説明するためのタイミングチャートである。 Is a timing chart for explaining the operation of the transmitting apparatus shown in FIG. 図6に示すデータ用積分器及び積分値判定部の動作を説明するための説明図である。 It is an explanatory diagram for explaining the integrator and operation of the integration value determination unit data shown in FIG. 本発明の第2の実施形態に係る受信装置の構成の一例を示すブロック図である。 An example of a configuration of a receiving apparatus according to a second embodiment of the present invention is a block diagram showing. 図9に示す受信装置で受信されるデータ用パルス列の構成の一例を示す波形図である。 Is a waveform diagram showing an example of the configuration of a data pulse train received by the receiver shown in FIG. (a)はチャンネル番号とクロック信号CKとを示し、(b)〜(i)はデータ用パルス列を示している。 (A) shows the channel number and the clock signal CK, (b) ~ (i) shows a pulse sequence for data. 図9に示す積分器及び積分値判定部の動作を説明するための説明図である。 It is an explanatory diagram for explaining the operation of the integrator and the integral value determining unit shown in FIG. 本発明の第3の実施形態に係る受信装置の構成の一例を示すブロック図である。 An example of a configuration of a receiving apparatus according to a third embodiment of the present invention is a block diagram showing. 図12に示す受信装置により受信されるデータ用パルス列の構成の一例を示すタイミングチャートである。 Is a timing chart showing an example of a configuration of a data pulse train received by the receiving apparatus shown in FIG. 12. 図5に示す送信装置11が図13に示すデータ用パルス列を送信する場合の動作を説明するためのタイミングチャートである。 Transmitting device 11 shown in FIG. 5 is a timing chart for explaining the operation of sending a pulse train data shown in FIG. 13. 図12に示すデータ用積分器における積分器、及び積分値判定部の動作を説明するための説明図である。 Integrator in the data integrator shown in FIG. 12, and is an explanatory diagram for explaining the operation of the integration value determination unit. 図12に示す受信装置の変形例を示すブロック図である。 It is a block diagram showing a modified example of the receiving apparatus shown in FIG. 12. 図16に示す受信装置の動作を説明するための説明図である。 It is an explanatory diagram for explaining the operation of the receiver shown in FIG. 16. 背景技術に係る受信装置を示すブロック図である。 It is a block diagram illustrating a receiving apparatus according to the background art.

符号の説明 DESCRIPTION OF SYMBOLS

1,1a,1b,1c 受信装置3 増幅器4 検波器5 低域通過フィルタ6,6a,6b,6c データ用積分器7,7a,7b 積分値判定部8 同期補正部9,9a 故障判定部11 送信装置12 送信クロック生成部13 信号パターン生成部14 アンド回路15 パルス信号生成部16 バンドパスフィルタ17 送信用アンテナ21 通信フレーム22,22a パルス同期用パルス列23 ビット同期用パルス列24,24a,24b データ用パルス列61,62,63 積分器71,72,73 コンパレータ74,74a,74b,74c データ判定部81 同期用積分器82 進行積分器83 遅延積分器84 同期タイミング検出部CK クロック信号CKS 送信クロック信号P1 パルスP2 同期用パルスSI,SI1,SI2,SI3 積分値 1, 1a, 1b, 1c receiving apparatus 3 amplifier 4 detector 5 low-pass filter 6, 6a, 6b, 6c data integrator 7, 7a, 7b integral value determining section 8 synchronization correcting unit 9,9a malfunction determining unit 11 transmitting device 12 transmits a clock generating unit 13 signal pattern generation unit 14 and the circuit 15 the pulse signal generating unit 16 the band pass filter 17 transmitting antenna 21 communication frames 22,22a pulse sync pulse train 23 bit synchronization pulse train 24, 24a, for 24b data pulse train 61, 62 and 63 the integrators 71, 72, 73 comparators 74, 74a, 74b, 74c data determination unit 81 synchronization timing detecting unit synchronous integrator 82 proceeds integrator 83 delays the integrator 84 CK clock signal CKS transmission clock signal P1 pulse P2 synchronization pulse SI, SI1, SI2, SI3 integral value T1 パルス周期T2 パルス区間T3 ビット区間 T1 pulse period T2 pulse interval T3 bit section

Claims (3)

  1. オンオフキーイング方式により変調されたパルス列によってデータを表すデータ用パルス列を備え、前記データ用パルス列は、データを表す一単位となる信号パターンに付与される時間であるパルス区間を複数の時間スロットに細分化した各時間スロットにそれぞれチャンネルが割り付けられ、前記信号パターンは、前記パルス区間における第1のチャンネルにパルスを有することによりビットデータ「0」を表し、前記パルス区間における第1のチャンネルとは異なる第2のチャンネルにパルスを有することによりビットデータ「1」を表すものである通信フレームを受信する受信装置であって、 A data pulse train representing the data by modulated pulse train by on-off keying, the data pulse train, subdivide the pulse interval is the time given to the signal pattern to be one unit representing data into a plurality of time slots channels respectively assigned to each time slot that is, the signal pattern represents a bit data "0" by having a pulse to the first channel in the pulse interval, the different from the first channel in the pulse zone a receiving apparatus for receiving the communication frame is representative of the bit data "1" by having a pulse into two channels,
    前記通信フレームを受信する受信部と、 A receiver for receiving the communication frame,
    前記受信部により受信された通信フレームの前記データ用パルス列における前記パルス区間の前記第1及び第2のチャンネルにおけるパルスの有無をそれぞれ検出するパルス検出部と、 A pulse detector for detecting the presence or absence of pulses in the first and second channels of the pulse interval in the data pulse train of a communication frame received by the receiving unit, respectively,
    前記パルス検出部により前記パルス区間から検出された前記第1及び第2のチャンネルにおけるパルスの有無に基づき前記パルス区間から1ビットのデータを取得するデータ取得部と、 A data acquisition unit that acquires 1-bit data from the pulse interval based on the presence or absence of pulses in the pulse detection unit by the pulse interval detected first and second channels from,
    前記パルス検出部によって、前記パルス区間における前記第1及び第2のチャンネルの両方でパルスが検出された場合に、故障が生じていると判定する故障判定部と、 By the pulse detection unit, when the pulse in both of the first and second channels in said pulse interval is detected, and the determining malfunction determining unit failure has occurred,
    を備えることを特徴とする受信装置。 Receiving device, characterized in that it comprises a.
  2. 前記パルス検出部は、 The pulse detection unit,
    前記パルス区間における第1のチャンネルを積分する第3の積分回路と、 A third integration circuit for integrating the first channel in the pulse interval,
    前記パルス区間における第2のチャンネルを積分する第4の積分回路と、 A fourth integrating circuit for integrating the second channel in the pulse interval,
    前記第3の積分回路による積分値が予め設定された閾値を超えた場合に前記第1のチャンネルにパルス有りと判定し、前記第4の積分回路による積分値が予め設定された閾値を超えた場合に前記第2のチャンネルにパルス有りと判定する第1の有無判定部と、 The integral value of the third integrating circuit is determined that there pulse to the first channel if it exceeds a preset threshold, the integral value by the fourth integrator circuit exceeds a preset threshold value a first determining unit determines that there is a pulse on the second channel if,
    を備えることを特徴とする請求項記載の受信装置。 Receiving apparatus according to claim 1, characterized in that it comprises a.
  3. 前記パルス検出部は、 The pulse detection unit,
    前記パルス区間において、前記第1のチャンネルと第2のチャンネルとを逐次積分する第5の積分回路と、 In the pulse interval, and a fifth integrating circuit for sequentially integrating said first and second channels,
    前記第5の積分回路による前記第1のチャンネルの積分値が予め設定された閾値を超えた場合に前記第1のチャンネルにパルス有りと判定し、前記第5の積分回路による前記第2のチャンネルの積分値が予め設定された閾値を超えた場合に前記第2のチャンネルにパルス有りと判定する第2の有無判定部と、 The fifth integrated value of the first channel by the integral circuit is determined that there pulse to the first channel if it exceeds a preset threshold, the second channel by said fifth integrator circuit a second determining unit determines that there is a pulse on the second channel when the integrated value exceeds a preset threshold,
    を備えることを特徴とする請求項記載の受信装置。 Receiving apparatus according to claim 1, characterized in that it comprises a.
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